WO2005067113A1 - 半導体発光素子及びその製造方法 - Google Patents

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Akimasa Tanaka
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Definitions

  • the present invention relates to a semiconductor light emitting device and a method for manufacturing the same.
  • optical interconnection technology for transmitting signals within a system device and between devices by light has attracted attention.
  • optical semiconductor elements such as a semiconductor light receiving element and a semiconductor light emitting element are used.
  • a so-called back-emitting semiconductor light emitting device that includes a substrate and a plurality of compound semiconductor layers stacked on one main surface of the substrate and emits light from the other main surface of the substrate is disclosed in -128481, JP-A-10-200200 and JP-A-11-46038.
  • a part of the substrate located below the light-emitting region is partially thinned for the following purpose, and a part where the thickness of the substrate is maintained so as to surround the part is formed.
  • a first object is to prevent deterioration or loss of an optical signal due to light absorption of a substrate.
  • a second object is to prevent the semiconductor light emitting device from being damaged or damaged when the semiconductor light emitting device is mounted on an external substrate by wire bonding or bump bonding.
  • An object of the present invention is to provide a semiconductor light emitting device having sufficient mechanical strength and capable of being miniaturized, and a method for manufacturing the same.
  • the present invention relates to a semiconductor light emitting device including a multilayer structure.
  • the multilayer structure includes a plurality of stacked compound semiconductor layers and generates light. .
  • the multilayer structure has a light emitting surface that emits the light.
  • a glass substrate that is optically transparent to the light is fixed to the light exit surface via a film that also has silicon oxide capability.
  • the multilayer structure includes, as a plurality of compound semiconductor layers, a first distributed Bragg reflector (DBR) layer of the first conductivity type, a first cladding layer of the first conductivity type, an active layer, A second conductivity type second clad layer and a second conductivity type second DBR layer may be included.
  • the multilayer structure includes a multilayer region partially including the first DBR layer, the first cladding layer, the active layer, the second cladding layer, and the second DBR layer, and is insulated or semi-insulated surrounding the multilayer region. It may have a current confinement region.
  • the first DBR layer may be disposed between the first cladding layer and a film that also has silicon oxide force.
  • the multilayer structure may further include a contact layer of the first conductivity type located between the film having the silicon oxide force and the first DBR layer.
  • the multilayer structure has a light emitting portion including a multilayer region, and a pad electrode disposing portion partially including a first DBR layer, a first cladding layer, an active layer, a second cladding layer, and a second DBR layer. You can do it.
  • the semiconductor light emitting device includes a first pad electrode disposed on the light emitting portion and electrically connected to the multilayer region, and a second pad electrode disposed on the pad electrode disposed portion and electrically connected to the contact layer. May be further provided.
  • the second pad electrode may be electrically connected to the contact layer through an opening formed between the light emitting section and the pad electrode arrangement section.
  • the semiconductor light emitting device may further include a bump electrode disposed on each of the first pad electrode and the second pad electrode.
  • the multilayer structure may have a plurality of light emitting units arranged in parallel.
  • the semiconductor light emitting device may further include a light reflection film provided on the second DBR layer and covering the multilayer region.
  • the glass substrate has a front surface and a back surface, the front surface of the glass substrate is in contact with a film made of silicon oxide, and the back surface of the glass substrate has a multilayer structure. May be provided.
  • the lens portion may be recessed from the lowermost surface of the glass substrate.
  • the present invention relates to a method for manufacturing a semiconductor light emitting device having a multilayer structure.
  • the multilayer structure includes a plurality of stacked compound semiconductor layers and generates light.
  • a method according to the present invention comprises a semiconductor substrate having a front surface and a back surface; Providing a glass substrate that is optically transparent to the generated light; forming a multilayer structure on the surface of the semiconductor substrate; Forming a film made of silicon oxide, fusing a film made of silicon dioxide on a surface of a glass substrate, and fixing the multilayer structure to the glass plate, and fixing the multilayer structure to the glass substrate. And a step of removing the semiconductor substrate as it is!
  • the semiconductor substrate may be removed by wet etching.
  • a step of forming an etching stop layer for stopping the wet etching so that the etching stop layer is disposed between the semiconductor substrate and the multilayer structure Removing the etching stop layer by wet etching after the step of removing the semiconductor substrate.
  • the multilayer structure includes, as a plurality of compound semiconductor layers, a first distributed Bragg reflector (DBR) layer of the first conductivity type, a first clad layer of the first conductivity type, an active layer, and a second conductivity type of the first distributed Bragg reflector (DBR) layer. It may include a second cladding layer and a second DBR layer of the second conductivity type.
  • the step of forming the multilayer structure may include sequentially laminating a second DBR layer, a second clad layer, an active layer, a first clad layer, and a first DBR layer on the surface of the semiconductor substrate.
  • the step of forming the multilayer structure may further include, after laminating the first DBR layer, forming a first conductivity type contact layer located on the top of the multilayer structure.
  • the multi-layer region partially including the first DBR layer, the first clad layer, the active layer, the second clad layer, and the second DBR layer is surrounded by an insulating or semi-insulating material.
  • Forming a shielded current constriction region in the multilayer structure partially emitting the light emitting portion including the multilayer region, the first DBR layer, the first cladding layer, the active layer, the second cladding layer, and the second DBR layer.
  • the step of forming the light emitting section and the pad electrode arrangement section may include forming an opening between the light emitting section and the pad electrode arrangement section. Electrical connection between the second pad electrode and the contact layer The step of connecting the second pad electrode and the contact layer may be electrically connected through the opening.
  • the method according to the present invention may further include a step of forming a light reflecting film covering the multilayer region on the second DBR layer.
  • the back surface of the glass substrate may have a lens unit that receives light emitted from the multilayer structure.
  • the lens portion may be recessed from the lowermost surface of the glass substrate.
  • FIG. 1 is a schematic plan view showing a semiconductor light emitting device according to a first embodiment.
  • FIG. 2 is a schematic sectional view taken along line ⁇ - ⁇ in FIG. 1.
  • FIG. 3 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 4 is a schematic cross-sectional view showing a manufacturing step of the semiconductor light emitting device according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 7 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 8 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a step of manufacturing the semiconductor light emitting device according to the first embodiment.
  • FIG. 11 is a schematic sectional view showing a semiconductor light emitting device according to a second embodiment.
  • FIG. 12 is a schematic cross-sectional view showing a manufacturing step of the semiconductor light emitting device according to the second embodiment.
  • FIG. 13 is a schematic sectional view showing a manufacturing step of the semiconductor light emitting device according to the second embodiment.
  • FIG. 14 is a schematic cross-sectional view showing a manufacturing step of the semiconductor light emitting device according to the second embodiment.
  • FIG. 15 is a schematic sectional view showing a semiconductor light emitting element array according to the present embodiment.
  • FIG. 16 is a schematic sectional view showing a semiconductor light emitting element array according to the present embodiment.
  • FIG. 17 is a schematic plan view showing a semiconductor light emitting element array according to the present embodiment.
  • FIG. 18 is a schematic plan view showing a semiconductor light emitting element array according to the present embodiment.
  • FIG. 19 is a schematic diagram showing a configuration of an optical interconnection system according to the present embodiment.
  • FIG. 1 is a schematic plan view showing the semiconductor light emitting device according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along line ⁇ - ⁇ in FIG.
  • the semiconductor light emitting element LE 1 includes a multilayer structure LS and a glass substrate 1.
  • the semiconductor light emitting device LE1 is a vertical cavity surface emitting laser (VCSEL) of a back-side emission type that emits light from the glass substrate 1 side.
  • the semiconductor light emitting device LEI is a light emitting device for short-range optical communication in a wavelength band of 0.85 m, for example.
  • the multilayer structure LS includes a p-type (first conductivity type) contact layer 3, a p-type first Distributed Bragg Reflector (DBR) layer 4, and a p-type 1 includes a clad layer 5, an active layer 6, an n-type (second conductivity type) second clad layer 7, and an n-type second DBR layer 8.
  • the multilayer structure LS generates light when a voltage is applied, and emits the light from the light emission surface 62 that is the lowermost surface.
  • the glass substrate 1 is fixed to the light emitting surface 62 via the film 10.
  • the glass substrate 1 has a thickness of about 0.3 mm and is optically transparent to light generated by the multilayer structure LS.
  • the film 10 is formed on the first DBR layer 4 (contact layer 3) side of the multilayer structure LS.
  • the film 10 is made of silicon oxide (SiO 2) and has a thickness of 0.1 ⁇ m.
  • the contact layer 3 is located between the film 10 and the first DBR layer 4.
  • the multilayer structure LS has a light emitting section 11 and a pad electrode arrangement section 31.
  • the light emitting section 11 and the pad electrode arrangement section 31 are arranged on the contact layer 3 so as to be separated from each other.
  • An opening 13 is formed between the light emitting section 11 and the pad electrode arrangement section 31. The bottom of opening 13
  • the light emitting unit 11 includes a p-type first DBR layer 4a, a p-type first cladding layer 5a, an active layer 6a, an n-type second cladding layer 7a, and an n-type second DBR layer 8a. 13 Pad electrode placement part 3 Separated from one.
  • an insulated or semi-insulated current confinement region 11a is formed in the light emitting section 11.
  • the current confinement region 11a is arranged so as to surround the multilayer region 12 including a part of each of the first cladding layer 5a, the active layer 6a, the second cladding layer 7a, and the second DBR layer 8a.
  • the current confinement region 11a extends from the second DBR layer 8a in the light emitting section 11 to the vicinity of the boundary between the first DBR layer 4a and the first cladding layer 5a.
  • the insulating film 19 is formed on the surface of the light emitting unit 11.
  • the insulating film 19 is made of, for example, SiN.
  • the thickness is about 0.2 ⁇ m.
  • the first DBR layer 4a and the second DBR layer 8a sandwiching the active layer 6a form a vertical resonator. Further, in the light emitting section 11, the current supplied to the active layer 6a is narrowed by the current narrowing area 11a, and the light emitting area is limited. That is, in the light emitting section 11, the multilayer region 12 located inside the current confinement region 11a, in particular, the first cladding layer 5a, the active layer 6a and the second cladding sandwiched between the first DBR layer 4a and the second DBR layer 8a.
  • the layer 7a functions as the light emitting area 1 lb.
  • n-side electrode (force source) 15 is arranged on the surface of the light emitting unit 11.
  • the n-side electrode 15 is electrically connected to a portion of the second DBR layer 8a included in the multilayer region 12 through a contact hole 19a formed in the insulating film 19.
  • the n-side electrode 15 is made of a laminate of AuGe / NiZ Au and has a thickness of about 1. O / zm.
  • n-side pad electrode 23 (first pad electrode) is arranged on the insulating film 19 above the light emitting section 11.
  • the n-side pad electrode 23 has a thickness of about a TiZPtZAu laminate force.
  • a bump electrode 41 is provided on the n-side pad electrode 23, as shown in FIG.
  • the n-side electrode 15 and the n-side pad electrode 23 are electrically connected by a wiring electrode 25.
  • the portion of the second DBR layer 8a located inside the current confinement region 11a is electrically connected to the n-side pad electrode 23 and the bump electrode 41 via the n-side electrode 15 and the wiring electrode 25. That is, the extraction of the electrode on the force side is realized by the n-side electrode 15, the n-side pad electrode 23, the wiring electrode 25, and the bump electrode 41.
  • the wiring electrode 25 is disposed above the light emitting unit 11 and on the n-side electrode 15 and the insulating film 19.
  • the wiring electrode 25 has a thickness of about 2 ⁇ m due to the laminate force of TiZPtZAu. It is.
  • the wiring electrode 25 is formed so that a part thereof is located above the multilayer region 12 and the light emitting region lib, and that part functions as a light reflection film. Note that a light reflection film may be provided separately from the wiring electrode 25.
  • the nod electrode arrangement section 31 includes a p-type first DBR layer 4b, a p-type first cladding layer 5b, an active layer 6b, an n-type second cladding layer 7b, and an n-type second DBR layer 8b. And is separated from the light emitting unit 11 by the opening 13. As shown in FIG. 1, the pad electrode arrangement section 31 is formed so as to surround the light emitting section 11 when viewed from the light emitting direction.
  • the insulating film 19 is formed on the surface of the pad electrode disposing portion 31 as well as the light emitting portion 11.
  • a p-side electrode 17 is arranged in the opening 13.
  • the p-side electrode 17 is electrically connected to the contact layer 3 through a contact hole 19b formed in the insulating film 19.
  • the p-side electrode 17 is made of a laminate of CrZAu and has a thickness of about 1. O / zm.
  • a p-side pad electrode 33 (second pad electrode) is arranged above the insulating film 19 above the nod electrode arrangement part 31.
  • the p-side pad electrode 33 also has a laminate force of TiZPtZAu, and its thickness is about 2 / zm.
  • the p-side pad electrode 33 is formed so as to be connected to the p-side electrode 17.
  • the p-side pad electrode 33 is also provided with a bump electrode 41 similar to the n-side pad electrode 23.
  • the heights of the n-side pad electrode 23 and the p-side pad electrode 33 from the glass substrate 1 are substantially the same.
  • the p-side electrode 17 and the p-side pad electrode 33 are electrically connected.
  • the first DBR layer 4a is electrically connected to the p-side pad electrode 33 and the bump electrode 41 through the contact layer 3 and the p-side electrode 17. That is, the extraction of the anode-side electrode is realized by the contact layer 3, the p-side electrode 17, the p-side pad electrode 33, and the bump electrode 41.
  • the contact layer 3 is a compound semiconductor layer and is made of, for example, GaAs having a carrier concentration of about 1 ⁇ 10 19 / cm 3 .
  • the thickness of the contact layer 3 is about 0.2 m. Note that the contact layer 3 also functions as a buffer layer.
  • the first DBR layer 4 (4a, 4b) is a mirror layer having a structure in which a plurality of compound semiconductor layers having different compositions are alternately stacked.
  • the first DBR layer 4 (4a, 4b) has an AlGaAs (Al composition 0.9) layer having a carrier concentration of about 1 ⁇ 10 18 Zcm 3 and a carrier concentration of 1 ⁇ 10 18 Zcm 3 on the non-doped AlAs layer.
  • X 10 18 Zcm 3 AlGaAs (Al composition 0.2) layer alternately 20 It is configured by being laminated layer by layer.
  • the thickness of the AlAs layer is about 0.1 ⁇ m.
  • the thickness of each AlGaAs (Al composition 0.9) layer is about 0.1 m, and the thickness of each AlGaAs (Al composition 0.2) layer is about 0.02 / zm.
  • the first cladding layer 5 is a compound semiconductor layer, for example, a carrier concentration of-eight 10 & eight 5 of about 1 X 10 18 7 «11 3 .
  • the thickness of the first cladding layer 5 (5 &, 5b) is about 0 .: Lm.
  • the active layer 6 (6a, 6b) is a multiple quantum well (MQW) active layer having a structure in which different compound semiconductor layers are alternately stacked.
  • the active layer 6 (6a, 6b) is configured by alternately stacking three AlGaAs layers and three GaAs layers.
  • the thickness of each AlGaAs layer is about 0.5 m, and the thickness of each GaAs layer is about 0.05 ⁇ m.
  • the second cladding layer 7 (7a, 7b) is a compound semiconductor layer and has a carrier concentration of 1X, for example.
  • the thickness of the second cladding layer 7 (7a, 7b) is about 0 .: Lm.
  • the twentieth layer 8 (8 &, 8b) is a mirror layer having a structure in which a plurality of compound semiconductor layers having the same composition as the tenth layer 4 (4 &, 4b) are alternately stacked. It is.
  • the twentieth layer 8 (8 &, 8b) is composed of an AlGaAs (A1 composition 0.9) layer having a carrier concentration of about IX 10 18 Zcm 3 and an AlGaAs layer having a carrier concentration of about 1 ⁇ 10 18 Zcm 3. (Al composition: 0.2) layers are alternately laminated by 30 layers, and a non-doped GaAs layer is laminated thereon.
  • each AlGaAs (A1 composition 0.9) layer is about 0.04 m, and the thickness of each AlGaAs (A1 composition 0.2) layer is about 0.02 / zm.
  • the GaAs layer functions as a buffer layer, and its thickness is about 0.1 ⁇ m.
  • FIGS. 3 to 10 are views for explaining the method for manufacturing the semiconductor light emitting device according to the first embodiment, and show a longitudinal section of the semiconductor light emitting device.
  • the following Steps (1)-(9) are sequentially performed.
  • a semiconductor substrate 51 is prepared.
  • the semiconductor substrate 51 is made of, for example, n-type GaAs having a thickness of 300 to 500 ⁇ m and a carrier concentration of about 1 ⁇ 10 18 Zcm 3 .
  • An etching stop layer 53 and an n-type second DBR layer 8, n are formed on one main surface (front surface) 74 of the semiconductor substrate 51 by a metal organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxy (MBE) method, or the like.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the second clad layer 7, active layer 6, p-type first clad layer 5, p-type first DBR layer 4, and p-type contact layer 3 are sequentially grown and stacked (see FIG. 3). reference).
  • the etching stop layer 53 is made of non-doped AlGaAs (Al thread 0.5), and has a thickness of about 1. O / zm.
  • the etching stop layer 53 is formed so as to be located between the semiconductor substrate 51 and the second DBR layer 8.
  • the A1 composition ratio of the etching stopper layer 53 is preferably set to 0.4 or more. This is because this Al Ga As etches GaAs described later
  • a film 10 is formed on the contact layer 3 by a plasma chemical vapor deposition (PCVD) method (see FIG. 3).
  • PCVD plasma chemical vapor deposition
  • the multilayer structure LS, the etching stop layer 53 and the film 10 are formed on the surface 74 of the semiconductor substrate 51.
  • the semiconductor substrate 51 on which the multilayer structure LS, the etching stopper layer 53, and the film 10 are formed is bonded to the glass substrate 1 (see FIG. 4).
  • the glass substrate 1 is prepared, and one main surface (front surface) 71 of the glass substrate 1 is cleaned.
  • the glass substrate 1 and the semiconductor substrate 51 are overlapped so that the cleaned surface 71 of the glass substrate 1 and the uppermost film 10 on the semiconductor substrate 51 are in contact with each other.
  • the superposed glass substrate 1 and semiconductor substrate 51 are pressurized and heated, and both substrates 1 and 51 are bonded together by fusing them together.
  • the pressure at which the glass substrate 1 and the semiconductor substrate 51 are superposed is about 98 kPa, and the heating temperature is preferably 500 to 700 ° C. Since the uppermost film 10 on the semiconductor substrate 51 is made of silicon oxide, by applying pressure and heating under such conditions, the uppermost film 10 becomes The multilayer structure LS is bonded to the glass substrate 1 by fusing to the surface 71 of the glass substrate 1.
  • the bonding step it is desirable that the uppermost film 10 on the semiconductor substrate 51 which is separated from the surface 71 of the glass substrate 1 by force is also clean.
  • the power of the PCVD apparatus on which the uppermost film 10 has been formed may be modified by performing fusion work immediately after the semiconductor substrate 51 is taken out.
  • the glass substrate used preferably has a thermal expansion coefficient close to that of GaAs. As a result, in the cooling step after heating, the stress generated between the semiconductor substrate 51 and the glass substrate 1 due to the difference in the thermal expansion coefficient can be reduced as much as possible. Can be minimized.
  • the semiconductor substrate 51 is removed. After the glass substrate 1 and the semiconductor substrate 51 are bonded to each other, the other main surface (back surface) 73 of the semiconductor substrate 51 is exposed on the opposite side of the glass substrate 1. In this step, etching is performed from the back surface 73 side of the semiconductor substrate 51 to remove the semiconductor substrate 51 and the etching stop layer 53 (see FIG. 5).
  • the semiconductor substrate 51 is removed using an etching solution having a low etching rate for the etching stop layer 53.
  • the etching stopper layer 53 is removed using an etching solution having a low etching rate for the GaAs layer in the second DBR layer 8. Thereby, the glass substrate 1 on which the multilayer structure LS is mounted on the surface 71 is obtained.
  • the etchants used include aqueous ammonia (NH OH) and aqueous hydrogen peroxide (H 2 O).
  • the combined glass substrate 1 and semiconductor substrate 51 are immersed in a mixed solution of NH 4 OH water and H 2 O water.
  • the semiconductor substrate 51 is etched from the back side.
  • the etching stopper layer 53 is exposed in the etching solution.
  • the etch stop layer 53 (A1 Ga As) has a resistance to this etchant.
  • the etch rate is very slow. Therefore, the etching stops automatically when the etching stop layer 53 is exposed. Thus, first, the semiconductor substrate 51 is removed.
  • the glass substrate 1 on which the etching stop layer 53 and the multilayer structure LS and the like are left is Remove the mixed solution of H water and HO water, wash with water, and dry, then immerse in hydrochloric acid (HC1) solution.
  • HC1 hydrochloric acid
  • etching stopper layer 53 is etched this time, and the etching is automatically stopped when the GaAs layer of the second DBR layer 8 is exposed. Thus, the etching stop layer 53 is removed. Note that the semiconductor substrate 51 and the etching stopper layer 53 may be removed by chemical mechanical polishing (CMP) instead of etching.
  • CMP chemical mechanical polishing
  • a resist film 55 is formed on the second DBR layer 8.
  • the resist film 55 is patterned so as to have an opening 56 at a position corresponding to the current confinement region 11a.
  • protons H +
  • protons are implanted into the multilayer structure LS by an ion implantation apparatus. Protons are injected into the vicinity of the boundary between the first DBR layer 4 and the first cladding layer 5.
  • the region where the protons are implanted is semi-insulated, and as a result, the current confinement region 11a is formed (see FIG. 6).
  • an oxygen ion (O 2 —) or an iron ion (Fe 3+ ) may be used instead of the proton.
  • the resist film 55 is removed.
  • a resist film 57 is formed on the second DBR layer 8.
  • the resist film 57 is patterned so as to have an opening 58 at a position where the opening 13 is to be formed.
  • the multilayer structure LS is etched (wet-etched in the present embodiment) until the contact layer 3 is exposed. As a result, the opening 13 is formed, and the light emitting section 11 and the pad electrode arrangement section 31 are electrically separated from each other (see FIG. 7).
  • the light emitting section 11 includes the first DBR layer 4a, the first cladding layer 5a, the active layer 6a, the second cladding layer 7a, and the second DBR layer 8a
  • the pad electrode arrangement section 31 includes the first DBR layer 4b, This includes the first clad layer 5b, the active layer 6b, the second clad layer 7b, and the second DBR layer 8b.
  • etching solution to be used hydrogen peroxide solution and hydrochloric acid (HC1) are preferable. Thereafter, the resist film 57 is removed.
  • an insulating film 19 having a SiN force is formed on the surface of the second DBR layer 8 by the PCVD method.
  • a resist film (not shown) having an opening at a position corresponding to the p-side electrode 17 is formed on the insulating film 19.
  • contact holes 19b are formed by removing a part of the insulating film 19 using non-adhydrofluoric acid (BHF) (see FIG. 8). Subsequently, the resist film is removed.
  • a resist film (not shown) having an opening at a position corresponding to the opening 13 is formed on the insulating film 19 again.
  • a p-side electrode 17 made of CrZAu is formed on the contact layer 3 exposed by the formation of the opening 13 by vapor deposition using this resist film as a mask and a lift-off method (see FIG. 8). Subsequently, the resist film is removed.
  • a resist film (not shown) having an opening at a position corresponding to the n-side electrode 15 is formed. Then, using this resist film as a mask, the insulating film 19 is removed by BHF, and a contact hole 19a is formed in the insulating film 19 (see FIG. 9). Subsequently, the resist film is removed.
  • a resist film is formed again so as to have an opening at a position where the n-side electrode 15 is to be formed, and using the resist film as a mask, AuGe / NiZAu is formed by vapor deposition and a lift-off method.
  • An n-side electrode 15 is formed on the second DBR layer 8a (see FIG. 9). Subsequently, the resist film is removed.
  • a resist film (not shown) having openings at positions corresponding to the n-side pad electrode 23, the wiring electrode 25, and the p-side pad electrode 33 is formed. Then, using this resist film as a mask, an n-side pad electrode 23, a wiring electrode 25, and a P-side pad electrode 33 made of TiZPtZAu are formed by a lift-off method (see FIG. 10). At this time, the wiring electrode 25 is formed so as to cover the light emitting region lib. The n-side pad electrode 23 and the wiring electrode 25 are formed integrally. Subsequently, the resist film is removed. Then H
  • the force for integrally forming the n-side pad electrode 23 and the wiring electrode 25 is not limited to this, and may be formed separately from each other.
  • the bump electrode 41 can be obtained by forming solder on the n-side pad electrode 23 and the p-side pad electrode 33 by a plating method, a solder ball mounting method, or a printing method, and performing reflow. Further, the bump electrode 41 is not limited to solder, but may be a conductive resin bump containing a metal such as a conductive bumper such as a gold bump, a nickel bump, or a copper bump.
  • the contact layer 3, the first DBR layer 4, the first clad layer 5, the active layer 6, the second clad layer 7, and the second DBR layer 8 are thinned.
  • the mechanical strength of the multilayer structure LS (laminated contact layer 3, first DBR layer 4, first clad layer 5, active layer 6, second clad layer 7, and second DBR layer 8) is maintained by the glass substrate 1. Dripping. Also, unlike the conventional semiconductor light emitting device, it is not necessary to form a portion where the substrate thickness is maintained, so that the semiconductor light emitting device LE1 can be easily miniaturized.
  • the glass substrate 1 can be bonded to the multilayer structure LS without using any other adhesive.
  • the silicon oxide constituting the film 10 is optically transparent to light generated by the multilayer structure LS, similarly to the glass substrate 1. Therefore, light emitted from the multilayer structure LS can reach the glass substrate 1 without being absorbed by the adhesive.
  • the multilayer structure LS includes a light emitting section 11 and a pad electrode arrangement section 31, and is an n-side node / node electrically connected to the multilayer area 12 located inside the current confinement area 11a.
  • the electrode 23 is arranged on the light emitting section 11, and the p-side pad electrode 33 electrically connected to the contact layer 3 is arranged on the pad electrode arrangement section 31.
  • the n-side pad electrode 23 and the p-side pad electrode 33 are arranged on the opposite side of the light emitting surface, and the mounting of the semiconductor light emitting element LE1 is facilitated.
  • the p-side pad electrode 33 is electrically connected to the contact layer 3 through the opening 13 formed between the light emitting section 11 and the pad electrode arrangement section 31. This makes it possible to easily and reliably take out the electrode on the first cladding layer 5 side.
  • the wiring electrode 25 (light reflecting film) is formed so as to cover 1 lb of the light emitting region, the light reflected by the wiring electrode 25 is also emitted from the glass substrate 1. As a result, the light emission output can be improved.
  • the acid formed on the surface of the multilayer structure LS The glass substrate 1 is adhered to the semiconductor substrate 51 on which the multilayer structure LS is mounted so that the film 10 that also has a silicon nitride force contacts one of the main surfaces of the glass substrate 1, and then the semiconductor substrate 51 is removed.
  • the semiconductor light emitting element LE1 in which the glass substrate 1 is fixed to the multilayer structure LS via the film 10 can be easily manufactured.
  • the mechanical strength of the multilayer structure LS is maintained by the glass substrate 1 even in the subsequent manufacturing steps. Before bonding the glass substrate 1, the mechanical strength of the multilayer structure LS is maintained by the semiconductor substrate 51.
  • the manufacturing method according to the present embodiment is characterized in that the multilayer structure LS (the stacked contact layer 3, first DBR layer 4, first clad layer 5, active layer 6, second clad layer 7, and second DBR layer 8) forming an etching stop layer 53 so as to be located between the semiconductor substrate 51 and the multilayer structure LS before forming (8); and, after removing the semiconductor substrate 51, etching the etching stop layer 53 by wet etching. Removing step. Accordingly, an etching solution that can etch the semiconductor substrate 51 and cannot etch the etching stop layer 53 and an etching solution that can etch the etching stop layer 53 and etch the multilayer structure LS are appropriately selected. By using this, the semiconductor substrate 51 can be removed, and thereafter, only the etching stop layer 53 can be removed. Therefore, the semiconductor substrate 51 can be reliably and easily removed while leaving the multilayer structure LS.
  • the multilayer structure LS the stacked contact layer 3, first DBR layer 4, first clad layer 5, active layer 6, second cla
  • FIG. 11 is a schematic sectional view showing the configuration of the semiconductor light emitting device according to the second embodiment.
  • the semiconductor light emitting device LE2 according to the second embodiment is different from the semiconductor light emitting device LE1 according to the first embodiment in that a lens portion 72a is formed on the glass substrate 1.
  • the semiconductor light emitting element LE 2 includes a multilayer structure LS and a glass substrate 1.
  • This semiconductor light emitting element LE1 is a VCSEL of a back emission type in which light is emitted from the glass substrate 1 side.
  • the semiconductor light emitting element LE1 is, for example, a light emitting element for short-range optical communication in a wavelength band of 0.85 m.
  • a lens portion 72a that receives light emitted from the multilayer structure LS is formed on the back surface 72 of the glass substrate 1.
  • the other portion 72b in the back surface 72 is higher than the lens portion 72a.
  • the lens portion 72a is recessed from the highest portion 72b in the back surface 72.
  • 12 to 14 are views for explaining this manufacturing method, and show a cross section of the semiconductor light emitting device.
  • Steps (1) to (9) are sequentially performed. Steps (1) and (2) are sequentially performed. Steps (1) and (2) are sequentially performed. Steps (1) and (2) are sequentially performed.
  • the glass substrate 1 is bonded to the semiconductor substrate 51 on which the multilayer structure LS, the etching stop layer 53, and the film 10 are formed (see FIG. 12).
  • the bonding method is the same as step (3) in the first embodiment. Specifically, a glass substrate 1 having a lens portion 72a formed on a back surface 72 is provided, and the front surface 71 of the glass substrate 1 is cleaned. Next, the glass substrate 1 and the semiconductor substrate 51 are overlapped such that the cleaned surface 71 of the glass substrate 1 and the uppermost film 10 on the semiconductor substrate 51 are in contact with each other. The superposed glass substrate 1 and semiconductor substrate 51 are pressurized and heated, and both substrates 1 and 51 are bonded together by fusing them together.
  • the specific bonding method is the same as step (3) in the first embodiment.
  • the semiconductor substrate 51 and the etching stopper layer 53 are removed (see FIG. 13).
  • the removal method is the same as step (4) in the first embodiment.
  • a resist film 55 is formed on the second DBR layer 8, and the resist film 55 is patterned to provide an opening 56 at a position where the current confinement region 11a is to be formed (see FIG. 14).
  • a marker is provided on the surface 71 of the glass substrate 1 and a double-sided exposure machine is used to easily align the lens portion 72a with the position where the current confinement region 1la is to be formed based on the provided marker. You can be. Note that instead of providing a marker, the outer shape of the lens unit 72a may be used as a marker.
  • protons H +
  • ion implantation apparatus using the patterned resist film 55 as a mask, protons (H +) are implanted into the multilayer structure LS by an ion implantation apparatus. Protons are implanted to the vicinity of the boundary between the first DBR layer 4 and the first cladding layer 5, and semi-insulate the region where the protons are implanted. The As a result, the current confinement region 11a is formed (see FIG. 14). Thereafter, the resist film 55 is removed.
  • Steps (6)-(9) are the same as steps (6)-(9) in the first embodiment, and a description thereof will not be repeated. Through these steps (1) and (9), the semiconductor light emitting device LE2 having the structure shown in FIG. 11 is completed.
  • the multilayer structure LS (the stacked contact layer 3, the first DBR layer 4, the first clad layer 5, the active layer 6, the second clad
  • the mechanical strength of the layer 7 and the second DBR layer 8) is maintained by the glass substrate 1, and the size of the semiconductor light emitting element LE2 can be easily reduced.
  • the lens portion 72a is provided on the glass substrate 1. As a result, the directivity of the emitted light can be improved, and parallel light can be formed.
  • the lens portion 72a is formed so as to be recessed from the highest portion 72b in the back surface 72 of the glass substrate 1. For this reason, the glass substrate 1 on which the lens portion 72a is formed can be easily bonded to the multilayer structure LS. In addition, since the lens portion 72a can be processed before bonding, the degree of freedom in lens design is high, such as a lens shape that is less restricted by the processing method.
  • the lens portion 72a may be formed after the glass substrate 1 is bonded to the semiconductor substrate 51 on which the multilayer structure LS, the etching stop layer 53, and the film 10 are mounted. However, in consideration of the degree of freedom in lens design, it is preferable to bond the glass substrate 1 on which the lens portion 72a is formed in advance to the semiconductor substrate 51.
  • a plurality of light emitting units 11 are arranged one-dimensionally or two-dimensionally.
  • the light-emitting portion 11 corresponding to a certain light-emitting region lib and the pad electrode arrangement portion 31 corresponding to another adjacent light-emitting region lib are integrated, forming one mesa structure.
  • the p-side pad electrodes 33 are electrically connected to each other.
  • the multilayer structure LS (the stacked contact layer 3, the first DBR layer 4, the first clad layer 5, the active layer 6) is the same as the first and second embodiments described above.
  • the mechanical strength of the second clad layer 7 and the second DBR layer 8) is maintained by the glass substrate 1. Further, since the pitch between the light emitting units 11 can be reduced, the size of the light emitting element arrays LE3 to LE6 can be easily reduced.
  • FIG. 19 is a schematic diagram showing the configuration of the optical interconnection system.
  • the optical interconnection system 101 is a system for transmitting an optical signal between a plurality of modules (for example, a CPU, an integrated circuit chip, and a memory) Ml and M2, and includes a semiconductor light emitting element LE1, a drive circuit 103, and an optical waveguide. It includes a substrate 105, a semiconductor light receiving element 107, an amplifier circuit 109, and the like. As the semiconductor light receiving element 107, a back illuminated light receiving element can be used.
  • the module Ml is electrically connected to the drive circuit 103 via a bump electrode.
  • the drive circuit 103 is electrically connected to the semiconductor light emitting element LE1 via the bump electrode 41.
  • the semiconductor light receiving element 107 is electrically connected to an amplifier circuit 109 via a bump electrode.
  • the amplifier circuit 109 is electrically connected to the module M2 via a bump electrode.
  • the electric signal output from the module Ml is sent to the drive circuit 103, and is converted into an optical signal by the semiconductor light emitting element LE1.
  • the optical signal from the semiconductor light emitting element LE1 passes through the optical waveguide 105a on the optical waveguide substrate 105 and enters the semiconductor light receiving element 107.
  • the optical signal is converted into an electric signal by the semiconductor light receiving element 107, sent to the amplifier circuit 109, and amplified.
  • the amplified electric signal is sent to the module M2. In this way, the electric signal output from the module Ml is transmitted to the module M2.
  • a semiconductor light emitting element LE2 or a semiconductor light emitting element array LE3-LE6 may be used instead of the semiconductor light emitting element LE1.
  • the drive circuit 103, the optical waveguide substrate 105, the semiconductor light receiving element 107, and the amplifier circuit 109 are also arranged so as to form an array.
  • the present invention is not limited to the above-described embodiments, but does not depart from the gist thereof.
  • Various modifications are possible in the box.
  • the thickness, material, and the like of the second DBR layer 8 (8a, 8b) and the like are not limited to those described above.
  • the configuration of the multilayer structure LS is not limited to the above-described embodiment, but may be any configuration including a plurality of compound semiconductor layers stacked.
  • An opening may be formed separately from 13, and the p-side pad electrode 33 and the contact layer 3 may be electrically connected through the other opening! / ⁇ .
  • the present invention can provide a semiconductor light emitting device having sufficient mechanical strength and capable of being miniaturized, and a method for manufacturing the same.

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Abstract

　半導体発光素子は、多層構造体と、ガラス基板とを備える。多層構造体は、積層された複数の化合物半導体層を含んでおり、光を生成する。多層構造体は、生成される光を発する光出射面を有しており、その光に対して光学的に透明なガラス基板が、酸化シリコンからなる膜によって光出射面に接着されている。

Description

明 細 書
半導体発光素子及びその製造方法
技術分野
[0001] 本発明は、半導体発光素子及びその製造方法に関する。
背景技術
[0002] 近年、 CPUの駆動周波数の高速化 (例えば、 10GHz以上）に伴い、システム装置 内及び装置間の信号を光で伝送する光インターコネクション技術が着目されている。 この光インターコネクション技術には、半導体受光素子及び半導体発光素子といった 光半導体素子が用いられる。
[0003] 基板と、基板の一方の主面上に積層された複数の化合物半導体層とを備え、基板 の他方の主面から光を出射する、いわゆる裏面出射型の半導体発光素子が特開平 2-128481号公報、特開平 10— 200200号公報、及び特開平 11—46038号公報に 開示されている。これらの半導体発光素子では、下記の目的で、発光領域の下方に 位置する基板中の部分を部分的に薄化するとともに、当該部分を囲むように基板厚 みを維持した部分が形成されている。第 1の目的は、基板の光吸収による光信号劣 化あるいは消失を防ぐことである。第 2の目的は、半導体発光素子を外部基板の上に ワイヤボンディングあるいはバンプボンディングにより実装する際に、半導体発光素 子がダメージを受ける、あるいは破損するのを防ぐことである。
[0004] しかしながら、上述の半導体発光素子では、基板厚みを維持した部分が存在する ことから、半導体発光素子の小型化には限界がある。特に、複数の発光部を並設し て発光素子アレイを形成する場合、発光部間のピッチを狭くすることが困難なため、 発光素子アレイのサイズが大きくならざるを得な 、。
発明の開示
[0005] 本発明は、十分な機械的強度を有し、小型化の可能な半導体発光素子及びその 製造方法を提供することを目的とする。
[0006] 一つの側面において、本発明は、多層構造体を備える半導体発光素子に関する。
この多層構造体は、積層された複数の化合物半導体層を含んでおり、光を生成する 。多層構造体は、その光を発する光出射面を有している。その光に対して光学的に 透明なガラス基板が、酸ィ匕シリコン力もなる膜を介して光出射面に固定されている。
[0007] 多層構造体は、複数の化合物半導体層として、順次に積層された第 1導電型の第 1分布ブラッグ反射器 (DBR)層、第 1導電型の第 1クラッド層、活性層、第 2導電型の 第 2クラッド層、及び第 2導電型の第 2DBR層を含んでいてもよい。多層構造体は、 第 1DBR層、第 1クラッド層、活性層、第 2クラッド層、及び第 2DBR層を部分的に含 む多層領域と、その多層領域を囲み、絶縁化あるいは半絶縁化された電流狭窄領 域とを有していてもよい。第 1DBR層は、第 1クラッド層と酸ィ匕シリコン力もなる膜との 間に配置されていてもよい。
[0008] 多層構造体は、酸ィ匕シリコン力もなる膜と第 1DBR層との間に位置する第 1導電型 のコンタクト層を更に含んで 、てもよ 、。
[0009] 多層構造体は、多層領域を含む発光部と、第 1DBR層、第 1クラッド層、活性層、第 2クラッド層、及び第 2DBR層を部分的に含むパッド電極配置部と、を有していてもよ い。半導体発光素子は、発光部上に配置され、多層領域に電気的に接続された第 1 パッド電極と、パッド電極配置部上に配置され、コンタクト層に電気的に接続された第 2パッド電極と、を更に備えていてもよい。
[0010] 第 2パッド電極は、発光部とパッド電極配置部との間に形成された開口を通してコン タクト層に電気的に接続されていてもよい。また、半導体発光素子は、第 1パッド電極 及び第 2パッド電極上にそれぞれ配置されたバンプ電極を更に備えて 、てもよ 、。
[0011] 多層構造体は、並設された複数の発光部を有していてもよい。
[0012] 半導体発光素子は、第 2DBR層上に設けられ、多層領域を覆う光反射膜を更に備 えていてもよい。
[0013] ガラス基板は、表面及び裏面を有しており、ガラス基板の表面は、酸化シリコンから なる膜に接触しており、ガラス基板の裏面は、多層構造体力 出射する光を受けるレ ンズ部を有していてもよい。レンズ部は、ガラス基板の最下面より窪んでいてもよい。
[0014] 別の側面において、本発明は、多層構造体を有する半導体発光素子の製造方法 に関する。多層構造体は、積層された複数の化合物半導体層を含んでおり、光を生 成する。本発明に係る方法は、表面及び裏面を有する半導体基板と、表面及び裏面 を有し、生成される光に対して光学的に透明なガラス基板とを用意する工程と、半導 体基板の表面に多層構造体を形成する工程と、多層構造体上に、酸化シリコンから なる膜を形成する工程と、酸ィ匕シリコンカゝらなる膜をガラス基板の表面に融着して、多 層構造体をガラス板に固定する工程と、多層構造体がガラス基板に固定されたまま 半導体基板を除去する工程とを備えて!/ヽる。
[0015] 半導体基板を除去する工程は、半導体基板をウエットエッチングにより除去してもよ い。
[0016] 多層構造体を形成する工程の前に、上記ウエットエッチングを停止させるエツチン グ停止層を、そのエッチング停止層が半導体基板と多層構造体との間に配置される ように形成する工程と、半導体基板を除去する工程の後に、エッチング停止層をゥェ ットエッチングにより除去する工程と、を更に備えて 、てもよ 、。
[0017] 多層構造体は、複数の化合物半導体層として、第 1導電型の第 1分布ブラッグ反射 器 (DBR)層、第 1導電型の第 1クラッド層、活性層、第 2導電型の第 2クラッド層、及 び第 2導電型の第 2DBR層を含んでいてもよい。多層構造体を形成する工程は、半 導体基板の表面に第 2DBR層、第 2クラッド層、活性層、第 1クラッド層及び第 1DBR 層を順次に積層することを含んで 、てもよ 、。
[0018] 多層構造体を形成する工程は、第 1DBR層を積層した後、多層構造体の最上部に 位置する第 1導電型のコンタクト層を形成することを更に含んでいてもよい。
[0019] 半導体基板を除去する工程の後、第 1DBR層、第 1クラッド層、活性層、第 2クラッド 層、及び第 2DBR層を部分的に含む多層領域を囲み、絶縁ィ匕あるいは半絶縁ィ匕さ れた電流狭窄領域を多層構造体中に形成する工程と、多層領域を含む発光部と、 第 1DBR層、第 1クラッド層、活性層、第 2クラッド層、及び第 2DBR層を部分的に含 むパッド電極配置部とを形成する工程と、発光部の上に第 1パッド電極を形成し、そ の第 1パッド電極と多層領域とを電気的に接続するとともに、パッド電極配置部の上 に第 2パッド電極を形成し、その第 2パッド電極とコンタクト層とを電気的に接続する 工程と、を更に備えていてもよい。
[0020] 発光部及びパッド電極配置部を形成する工程は、発光部及びパッド電極配置部の 間に開口を形成することを含んでいてもよい。第 2パッド電極とコンタクト層とを電気的 に接続する工程は、その開口を通して第 2パッド電極とコンタクト層とを電気的に接続 してちよい。
[0021] 本発明に係る方法は、第 2DBR層上に、多層領域を覆う光反射膜を形成する工程 を更に備えていてもよい。
[0022] ガラス基板の裏面は、多層構造体から出射する光を受けるレンズ部を有していても よい。レンズ部は、ガラス基板の最下面より窪んでいてもよい。
[0023] 本発明の前記及び他の目的と新規な特徴は、以下の説明を添付図面と併せて読 むことにより、より完全に明らかになる。ただし、図面は単なる例示に過ぎず、本発明 の技術的範囲を限定するものではな 、。
図面の簡単な説明
[0024] [図 1]第 1実施形態に係る半導体発光素子を示す概略平面図である。
[図 2]図 1における Π-Π線に沿った概略断面図である。
[図 3]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 4]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 5]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 6]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 7]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 8]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 9]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 10]第 1実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 11]第 2実施形態に係る半導体発光素子を示す概略断面図である。
[図 12]第 2実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 13]第 2実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 14]第 2実施形態に係る半導体発光素子の製造工程を示す概略断面図である。
[図 15]本実施形態に係る半導体発光素子アレイを示す概略断面図である。
[図 16]本実施形態に係る半導体発光素子アレイを示す概略断面図である。
[図 17]本実施形態に係る半導体発光素子アレイを示す概略平面図である。
[図 18]本実施形態に係る半導体発光素子アレイを示す概略平面図である。 [図 19]本実施形態に係る光インターコネクションシステムの構成を示す概略図である 発明を実施するための最良の形態
[0025] 本発明の実施形態に係る半導体発光素子について図面を参照して説明する。同 一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明 は省略する。
[0026] 第 1実施形態
図 1は、第 1実施形態に係る半導体発光素子を示す概略平面図である。図 2は、図 1における Π-Π線に沿った概略断面図である。
[0027] 半導体発光素子 LE1は、多層構造体 LSと、ガラス基板 1とを備えている。この半導 体発光素子 LE1は、ガラス基板 1側力ゝら光を発する裏面出射型の垂直共振器型面 発光レーザ（VCSEL : Vertical Cavity Surface Emitting Laser)である。半導体発光 素子 LEIは、例えば波長帯 0. 85 mの近距離光通信用発光素子である。
[0028] 多層構造体 LSは、順次に積層された p型 (第 1導電型)のコンタクト層 3、 p型の第 1 分布ブラッグ反射器（Distributed Bragg Reflector : DBR)層 4、 p型の第 1クラッド層 5 、活性層 6、 n型 (第 2導電型）の第 2クラッド層 7、及び n型の第 2DBR層 8を含んでい る。多層構造体 LSは電圧が印加されることにより光を生成し、その光を最下面である 光出射面 62から出射する。光出射面 62には、膜 10を介してガラス基板 1が固定され ている。ガラス基板 1は、その厚みが 0. 3mm程度であり、多層構造体 LSで生成され る光に対して光学的に透明である。膜 10は、多層構造体 LSの第 1DBR層 4 (コンタ タト層 3)側に形成される。膜 10は、酸化シリコン (SiO )からなり、その厚みが 0. 1 μ
2
m程度である。コンタクト層 3は、膜 10と第 1DBR層 4との間に位置する。
[0029] 多層構造体 LSは、発光部 11と、パッド電極配置部 31とを有している。発光部 11及 びパッド電極配置部 31は、コンタクト層 3の上に、互いに分離されて配置されている。 発光部 11とパッド電極配置部 31との間には、開口 13が形成される。開口 13の底は
、コンタクト層 3に達している。
[0030] 発光部 11は、 p型の第 1DBR層 4a、 p型の第 1クラッド層 5a、活性層 6a、 n型の第 2 クラッド層 7a、及び n型の第 2DBR層 8aを含み、開口 13によってパッド電極配置部 3 1から隔てられている。発光部 11には、絶縁化あるいは半絶縁化された電流狭窄領 域 11aが形成されている。電流狭窄領域 11aは、第 1クラッド層 5a、活性層 6a、第 2ク ラッド層 7a、及び第 2DBR層 8aの各々の一部を含む多層領域 12を囲むように配置 されている。電流狭窄領域 11aは、発光部 11における第 2DBR層 8aから、第 1DBR 層 4aと第 1クラッド層 5aとの境界付近にまで及んでいる。
[0031] 発光部 11の表面には、絶縁膜 19が形成されている。絶縁膜 19は、例えば SiNか
X
らなり、厚みが 0. 2 μ m程度である。
[0032] 発光部 11では、活性層 6aを挟む第 1DBR層 4aと第 2DBR層 8aとによって垂直共 振器が構成される。また、発光部 11では、電流狭窄領域 11aによって、活性層 6aへ 供給される電流が狭窄され、発光する領域が制限される。すなわち、発光部 11にお いて電流狭窄領域 11aの内側に位置する上記の多層領域 12、特に第 1DBR層 4aと 第 2DBR層 8aとで挟まれる第 1クラッド層 5a、活性層 6a及び第 2クラッド層 7aが発光 領域 1 lbとして機能することとなる。
[0033] 発光部 11の表面には、 n側電極 (力ソード） 15が配置されている。この n側電極 15 は、絶縁膜 19に形成されたコンタクトホール 19aを通して、第 2DBR層 8aのうち多層 領域 12中に含まれる部分と電気的に接続されている。 n側電極 15は、 AuGe/NiZ Auの積層体からなり、その厚みは 1. O /z m程度である。
[0034] 発光部 11の上方において絶縁膜 19の上には、 n側パッド電極 23 (第 1パッド電極） が配置されている。 n側パッド電極 23は、 TiZPtZAuの積層体力 なり、その厚み は 程度である。 n側パッド電極 23上には、図 2に示されるように、バンプ電極 41 が設けられている。
[0035] n側電極 15と n側パッド電極 23とは、配線電極 25により電気的に接続されている。
これにより、第 2DBR層 8aにおいて電流狭窄領域 11aの内側に位置する部分は、 n 側電極 15及び配線電極 25を介して n側パッド電極 23及びバンプ電極 41に電気的 に接続される。すなわち、力ソード側の電極の取り出しは、 n側電極 15、 n側パッド電 極 23、配線電極 25及びバンプ電極 41により実現される。
[0036] 配線電極 25は、発光部 11の上方において n側電極 15及び絶縁膜 19の上に配置 されている。配線電極 25は、 TiZPtZAuの積層体力 なり、その厚みは 2 μ m程度 である。配線電極 25は、その一部が多層領域 12及び発光領域 l ibの上方に位置す るように形成されており、その部分は光反射膜として機能する。なお、配線電極 25と は別に光反射膜を設けてもよい。
[0037] ノッド電極配置部 31は、 p型の第 1DBR層 4b、 p型の第 1クラッド層 5b、活性層 6b 、 n型の第 2クラッド層 7b、及び n型の第 2DBR層 8bを含んでおり、開口 13によって 発光部 11から隔てられている。図 1に示されるように、パッド電極配置部 31は、光出 射方向から見て、発光部 11を囲むように形成されている。パッド電極配置部 31の表 面にも、発光部 11と同じぐ絶縁膜 19が形成されている。
[0038] 開口 13には、 p側電極 17が配置されている。この p側電極 17は、絶縁膜 19に形成 されたコンタクトホール 19bを通して、コンタクト層 3と電気的に接続されている。 p側 電極 17は CrZAuの積層体からなり、その厚みは 1. O /z m程度である。
[0039] ノッド電極配置部 31の上方において絶縁膜 19の上には、 p側パッド電極 33 (第 2 パッド電極）が配置されている。 p側パッド電極 33は、 TiZPtZAuの積層体力もなり 、その厚みは 2 /z m程度である。 p側パッド電極 33は、 p側電極 17と接続されるように 形成される。 p側パッド電極 33にも、 n側パッド電極 23と同じぐバンプ電極 41が設け られる。 n側パッド電極 23及び p側パッド電極 33のガラス基板 1からの高さは、ほぼ同 じである。
[0040] p側電極 17と p側パッド電極 33とは電気的に接続されている。これにより、第 1DBR 層 4aは、コンタクト層 3及び p側電極 17を通して p側パッド電極 33及びバンプ電極 41 に電気的に接続される。すなわち、アノード側の電極の取り出しは、コンタクト層 3、 p 側電極 17、 p側パッド電極 33及びバンプ電極 41により実現される。
[0041] コンタクト層 3は、化合物半導体層であって、例えばキャリア濃度が 1 X 1019/cm3 程度の GaAsからなる。コンタクト層 3の厚みは 0. 2 m程度である。なお、コンタクト 層 3は、バッファ層としても機能する。
[0042] 第 1DBR層 4 (4a, 4b)は、組成が異なる複数の化合物半導体層を交互に積層した 構造を有するミラー層である。第 1実施形態において、第 1DBR層 4 (4a, 4b)は、ノ ンドープの AlAs層上に、キャリア濃度が 1 X 1018Zcm3程度の AlGaAs (Al組成 0. 9)層とキャリア濃度が 1 X 1018Zcm3程度の AlGaAs (Al組成 0. 2)層とが交互に 20 層ずつ積層されることにより構成されている。 AlAs層の厚みは 0. 1 μ m程度である。 各 AlGaAs (Al組成 0. 9)層の厚みは 0. m程度であり、各 AlGaAs (Al組成 0. 2)層の厚みは 0. 02 /z m程度である。
[0043] 第 1クラッド層 5 (5a, 5b)は、化合物半導体層であって、例えばキャリア濃度が 1 X 10187«113程度の八10&八5からなる。第1クラッド層5 (5&, 5b)の厚みは 0.： L m程 度である。
[0044] 活性層 6 (6a, 6b)は、異なる化合物半導体層が交互に積層された構造を有する多 重量子井戸（MQW: Multiple Quantum Well)活性層である。本実施形態において、 活性層 6 (6a, 6b)は、 AlGaAs層と GaAs層とが交互に 3層ずつ積層されることにより 構成されている。各 AlGaAs層の厚みは 0.： m程度であり、各 GaAs層の厚みは 0 . 05 μ m程度である。
[0045] 第 2クラッド層 7 (7a, 7b)は、化合物半導体層であって、例えばキャリア濃度が 1 X
1018Zcm3程度の AlGaAsからなる。第 2クラッド層 7 (7a, 7b)の厚みは 0.： L m程 度である。
[0046] 第20 !^層8 (8&, 8b)は、第10 !^層4 (4&, 4b)と同じぐ組成が異なる複数の化 合物半導体層を交互に積層した構造を有するミラー層である。本実施形態において 、第20 !^層8 (8&, 8b)は、キャリア濃度が I X 1018Zcm3程度の AlGaAs (A1組成 0. 9)層とキャリア濃度が l X 1018Zcm3程度の AlGaAs (Al組成 0. 2)層とが交互に 30層ずつ積層され、その上にノンドープの GaAs層が積層されることにより構成され ている。各 AlGaAs (A1組成 0. 9)層の厚みは 0. 04 m程度であり、各 AlGaAs (A1 組成 0. 2)層の厚みは 0. 02 /z m程度である。 GaAs層はバッファ層として機能し、そ の厚みは 0. 1 μ m程度である。
[0047] 二つのバンプ電極 41を介して n側パッド電極 23及び p側パッド電極 33間に十分な 電圧が印加され、素子 LE1中に電流が流れると、発光領域 l ibで光が生成されるこ ととなる。
[0048] 以下では、半導体発光素子 LE1の製造方法について、図 3—図 10を参照して説 明する。図 3—図 10は、第 1実施形態に係る半導体発光素子の製造方法を説明する ための図であり、半導体発光素子の縦断面を示している。本製造方法では、以下の 工程（1)一 (9)を順次に実行する。
[0049] 工程（1)
まず、半導体基板 51を用意する。半導体基板 51は、例えば、その厚みが 300— 5 00 μ mであり、キャリア濃度が 1 X 1018Zcm3程度の n型 GaAsからなる。半導体基板 51の一方の主面 (表面） 74上に、有機金属化学気相蒸着 (MOCVD)法又は分子 線成長（MBE)法等により、エッチング停止層 53、 n型の第 2DBR層 8、 n型の第 2ク ラッド層 7、活性層 6、 p型の第 1クラッド層 5、 p型の第 1DBR層 4、及び p型のコンタク ト層 3を順次に成長させて、積層する（図 3参照)。
[0050] エッチング停止層 53は、ノンドープの AlGaAs (Al糸且成 0. 5)からなり、その厚みは 1. O /z m程度である。エッチング停止層 53は、半導体基板 51と第 2DBR層 8との間 に位置するよう〖こ形成されることとなる。エッチング停止層 53の A1組成比は 0. 4以上 とするのが好ましい。これは、この Al Ga Asは、後述する GaAsをエッチングする
0. 5 0. 5
際に使用されるエッチング液によってエッチングされにくいためである。
[0051] 工程（2)
次に、プラズマ化学気相蒸着（Plasma Chemical Vapor Deposition : PCVD)法によ り、コンタクト層 3の上に膜 10を形成する（図 3参照)。
[0052] 以上の工程（1)及び（2)により、多層構造体 LS、エッチング停止層 53及び膜 10が 半導体基板 51の表面 74上に形成されることとなる。
[0053] 工程（3)
次に、多層構造体 LS、エッチング停止層 53及び膜 10が形成された半導体基板 5 1とガラス基板 1とを接着する（図 4参照)。まず、ガラス基板 1を用意し、当該ガラス基 板 1の一方の主面 (表面） 71を清浄化する。次に、ガラス基板 1の清浄ィ匕された表面 71と半導体基板 51上の最上膜 10とが接触するように、ガラス基板 1と半導体基板 51 とを重ね合わせる。重ね合わせたガラス基板 1と半導体基板 51を加圧及び加熱し、 両基板 1及び 51を互いに融着させて貼り合わせる。
[0054] 具体的には、重ね合わせたガラス基板 1と半導体基板 51にカ卩える圧力は約 98kPa であり、加熱温度は 500— 700°Cが好ましい。半導体基板 51上の最上膜 10は酸ィ匕 シリコンより成るので、このような条件で加圧及び加熱を行うことにより、最上膜 10が ガラス基板 1の表面 71に融着し、多層構造体 LSがガラス基板 1に接着される。
[0055] なお、この貼り合わせ工程を実施するに際しては、ガラス基板 1の表面 71ば力りで はなぐ半導体基板 51上の最上膜 10も清浄であることが望ましい。そのためには、例 えば、最上膜 10を形成した PCVD装置力も半導体基板 51を取り出した直後に融着 作業を行うなどの工夫をするとよい。
[0056] また、使用するガラス基板は、 GaAsの熱膨張係数に近 、熱膨張係数を有すること が好ましい。これにより、加熱後の冷却工程において、熱膨張係数の差により半導体 基板 51とガラス基板 1との間に生じる応力を極力、低減でき、応力に起因する接着強 度の低下及び結晶欠陥の発生を最小限に抑えることができる。
[0057] 工程（4)
次に、半導体基板 51を除去する。ガラス基板 1と半導体基板 51とが貼り合わされた 後には、ガラス基板 1の反対側において、半導体基板 51の他方の主面 (裏面） 73が 露出している。この工程では、半導体基板 51の裏面 73側からエッチングを行い、半 導体基板 51及びエッチング停止層 53を除去する（図 5参照)。
[0058] 具体的には、まず、エッチング停止層 53に対しエッチング速度の遅いエッチング液 を用いて、半導体基板 51を除去する。次に、第 2DBR層 8中の GaAs層に対してエツ チング速度の遅いエッチング液を用いて、エッチング停止層 53を除去する。これによ り、多層構造体 LSを表面 71上に搭載したガラス基板 1が得られる。
[0059] 使用するエッチング液としては、アンモニア水 (NH OH)と過酸化水素水（H O )と
4 2 2 の混合溶液 (NH OH水： H O水 = 1 : 5)、及び塩酸 (HC1)が好ましい。まず、貼り
4 2 2
合わされたガラス基板 1と半導体基板 51とを NH OH水と H O水との混合溶液に浸
4 2 2
す。これにより、半導体基板 51は裏面側よりエッチングされていく。エッチングが進み 、半導体基板 51が除去されてしまうと、エッチング液中でエッチング停止層 53が露 出する。エッチング停止層 53(A1 Ga As)は、このエッチング液に対する耐性が
0. 5 0. 5
高いので、エッチング速度が非常に遅くなる。したがって、エッチング停止層 53が露 出したときにエッチングは自動的に停止する。このようにして、まず、半導体基板 51が 除去される。
[0060] 続いて、エッチング停止層 53及び多層構造体 LS等が残ったガラス基板 1を NH O H水と H O水との混合溶液力 取り出し、水洗、乾燥した後に、塩酸 (HC1)液に浸
2 2
す。エッチング速度を速くするために HC1液を予め 50°C程度に加熱しておくことが好 ましい。 GaAsは HC1ではほとんどエッチングされないので、今度はエッチング停止層 53のみがエッチングされ、第 2DBR層 8の GaAs層が露出したときにエッチングが自 動的に停止する。このようにして、エッチング停止層 53が除去される。なお、エツチン グの代わりに、化学機械研磨 (CMP)によって半導体基板 51及びエッチング停止層 53を除去してもよい。
[0061] 工程（5)
次に、第 2DBR層 8上にレジスト膜 55を形成する。レジスト膜 55は、電流狭窄領域 11aに対応する位置に開口 56を有するようにパターユングされる。その後、パター- ングされたレジスト膜 55をマスクとして使用し、イオン注入装置によってプロトン (H+) を多層構造体 LSに打ち込む。プロトンは、第 1DBR層 4と第 1クラッド層 5との境界付 近まで打ち込まれる。プロトンが打ち込まれた領域は半絶縁ィ匕し、その結果、電流狭 窄領域 11aが形成されることとなる（図 6参照)。なお、プロトンの代わりに、酸素イオン (O2— )や鉄イオン (Fe3+)を用いてもよい。この後、レジスト膜 55を除去する。
[0062] 工程（6)
次に、第 2DBR層 8上にレジスト膜 57を形成する。レジスト膜 57は、開口 13を形成 すべき位置に開口 58を有するようにパターユングされる。その後、パターユングされ たレジスト膜 57をマスクとして使用し、コンタクト層 3が露出するまで多層構造体 LSを エッチング (本実施形態ではウエットエッチング)する。これにより、開口 13が形成され 、発光部 11及びパッド電極配置部 31が互いに電気的に分離される（図 7参照)。す なわち、発光部 11が、第 1DBR層 4a、第 1クラッド層 5a、活性層 6a、第 2クラッド層 7a 、及び第 2DBR層 8aを含み、パッド電極配置部 31が、第 1DBR層 4b、第 1クラッド層 5b、活性層 6b、第 2クラッド層 7b、及び第 2DBR層 8bを含むこととなる。使用するェ ツチング液としては、過酸ィ匕水素水及び塩酸 (HC1)が好ましい。この後、レジスト膜 5 7を除去する。
[0063] 工程（7)
次に、 PCVD法により、第 2DBR層 8の表面に SiN力もなる絶縁膜 19を形成する。 次いで、 p側電極 17に対応する位置に開口を有するレジスト膜 (図示せず)を絶縁膜 19上に形成する。このレジスト膜をマスクとして使用し、ノ ッフアドフッ酸 (BHF)を用 いて絶縁膜 19の一部を除去することにより、コンタクトホール 19bを形成する（図 8参 照)。続いて、レジスト膜を除去する。
[0064] 次に、開口 13に対応する位置に開口を有するレジスト膜（図示せず)を絶縁膜 19 上に再度形成する。そして、開口 13の形成によって露出したコンタクト層 3上に、この レジスト膜をマスクとして使用する蒸着とリフトオフ法とによって、 CrZAuからなる p側 電極 17を形成する（図 8参照)。続いて、レジスト膜を除去する。
[0065] 工程（8)
次に、 n側電極 15に対応する位置に開口を有するレジスト膜（図示せず)を形成す る。そして、このレジスト膜をマスクとして使用して絶縁膜 19を BHFにより除去し、絶 縁膜 19にコンタクトホール 19aを形成する（図 9参照)。続いて、上記レジスト膜を除 去する。
[0066] 次に、 n側電極 15を形成すべき位置に開口を有するようにレジスト膜を再度形成し 直し、そのレジスト膜をマスクとして使用して、蒸着とリフトオフ法とにより、 AuGe/Ni ZAuからなる n側電極 15を第 2DBR層 8a上に形成する（図 9参照）。続いて、レジス ト膜を除去する。
[0067] 工程（9)
次に、 n側パッド電極 23、配線電極 25及び p側パッド電極 33に対応する位置に開 口を有するレジスト膜 (図示せず)を形成する。そして、このレジスト膜をマスクとして使 用し、リフトオフ法により、 TiZPtZAuからなる n側パッド電極 23、配線電極 25及び P側パッド電極 33を形成する（図 10参照)。このとき、配線電極 25は発光領域 libを 覆うように形成される。 n側パッド電極 23と配線電極 25とは一体に形成されることとな る。続いて、レジスト膜を除去する。その後、 H ンタリン
2雰囲気下でシ グを行う。なお、 n側パッド電極 23と配線電極 25とを一体に形成している力 これに限られることなぐ それぞれ別体に形成するようにしてもょ ヽ。
[0068] これらの工程（1)一（9)により、図 1及び図 2に示された構造の半導体発光素子 LE 1が完成する。 [0069] なお、バンプ電極 41は、メツキ法、半田ボール搭載法や印刷法で n側パッド電極 2 3及び p側パッド電極 33に半田を形成し、リフローすること〖こよって得ることができる。 また、バンプ電極 41は半田に限られるものではなぐ金バンプ、ニッケルバンプ、銅 バンプでもよぐ導電性フイラ一等の金属を含む導電性榭脂バンプでもよい。
[0070] 以上のように、本実施形態では、コンタクト層 3、第 1DBR層 4、第 1クラッド層 5、活 性層 6、第 2クラッド層 7、及び第 2DBR層 8を薄膜化した場合でも、多層構造体 LS ( 積層されたコンタクト層 3、第 1DBR層 4、第 1クラッド層 5、活性層 6、第 2クラッド層 7、 及び第 2DBR層 8)の機械的強度がガラス基板 1によって保たれる。また、従来の半 導体発光素子のように、基板厚みを維持した部分を形成する必要はなぐしたがって 、半導体発光素子 LE1の小型化が容易である。
[0071] 本実施形態では、多層構造体 LSが膜 10を介してガラス基板 1に固定されるので、 他に接着剤を用いることなく多層構造体 LSにガラス基板 1を接着することができる。 膜 10を構成する酸ィ匕シリコンは、ガラス基板 1と同様に、多層構造体 LSで生成され る光に対して光学的に透明である。そのため、多層構造体 LSから出射した光は、接 着剤によって吸収されることなくガラス基板 1に到達することができる。
[0072] 多層構造体 LSは、発光部 11とパッド電極配置部 31とを含んでおり、電流狭窄領 域 11aの内側に位置する多層領域 12に電気的に接続された n側ノ¾ /ド電極 23が発 光部 11上に配置され、コンタクト層 3に電気的に接続された p側パッド電極 33がパッ ド電極配置部 31上に配置されている。これにより、 n側パッド電極 23及び p側パッド 電極 33が光出射面の反対側に配置されることとなり、半導体発光素子 LE1の実装が 容易になる。
[0073] p側パッド電極 33は、発光部 11とパッド電極配置部 31との間に形成された開口 13 を通してコンタクト層 3に電気的に接続されている。これにより、第 1クラッド層 5側での 電極の取り出しを簡易かつ確実に行うことができる。
[0074] 配線電極 25 (光反射膜）は発光領域 1 lbを覆うように形成されて!ヽるので、配線電 極 25にて反射された光もガラス基板 1から出射することとなる。これにより、発光出力 を向上することができる。
[0075] また、本実施形態に係る製造方法では、多層構造体 LSの表面上に形成された酸 化シリコン力もなる膜 10がガラス基板 1の主面の一方と接触するように、多層構造体 LSを搭載する半導体基板 51にガラス基板 1を接着し、その後、半導体基板 51を除 去する。これにより、多層構造体 LSに膜 10を介してガラス基板 1が固定された半導 体発光素子 LE1を容易に製造することができる。
[0076] 半導体基板 51が除去された後もガラス基板 1は残るので、その後の製造工程にお いても、多層構造体 LSの機械的強度がガラス基板 1によって保たれる。なお、ガラス 基板 1を接着する前は、半導体基板 51によって多層構造体 LSの機械的強度が保た れる。
[0077] 本実施形態に係る製造方法は、多層構造体 LS (積層されたコンタクト層 3、第 1DB R層 4、第 1クラッド層 5、活性層 6、第 2クラッド層 7、及び第 2DBR層 8)を形成する前 に、エッチング停止層 53を半導体基板 51と多層構造体 LSとの間に位置するように 形成する工程と、半導体基板 51を除去した後に、エッチング停止層 53をウエットエツ チングにより除去する工程とを備えている。したがって、半導体基板 51をエッチング 可能であり、エッチング停止層 53をエッチング可能でないエッチング液と、エッチング 停止層 53をエッチング可能であり、多層構造体 LSをエッチング可能でな 、エツチン グ液とを適宜選択して用いることで、半導体基板 51を除去し、その後に、エッチング 停止層 53だけを除去できる。そのため、多層構造体 LSを残して半導体基板 51を確 実かつ容易に除去できる。
[0078] 第 2実施形態
図 11は、第 2実施形態に係る半導体発光素子の構成を示す概略断面図である。 第 2実施形態に係る半導体発光素子 LE2は、ガラス基板 1にレンズ部 72aが形成さ れている点で第 1実施形態に係る半導体発光素子 LE1と相違する。
[0079] 半導体発光素子 LE2は、多層構造体 LSと、ガラス基板 1とを備えている。この半導 体発光素子 LE1は、光がガラス基板 1側から出射する裏面出射型の VCSELである 。半導体発光素子 LE1は、例えば波長帯 0. 85 mの近距離光通信用発光素子で ある。
[0080] ガラス基板 1の裏面 72には、多層構造体 LSから出射した光を受けるレンズ部 72a が形成されている。裏面 72中の他の部分 72bは、レンズ部 72aよりも高い。すなわち 、このレンズ部 72aは、裏面 72中の最も高い部分 72bよりも窪んでいる。
[0081] 次に、図 12—図 14を参照しながら半導体発光素子 LE2の製造方法を説明する。
図 12—図 14は、この製造方法を説明するための図であり、半導体発光素子の断面 を示している。
[0082] 本製造方法では、以下の工程（1)一（9)を順次に実行する。工程（1)及び (2)は第
1実施形態における工程（1)及び (2)と同じであり、説明を省略する。
[0083] 工程（3)
次に、多層構造体 LS、エッチング停止層 53及び膜 10が形成された半導体基板 5 1にガラス基板 1を接着する（図 12参照)。接着方法は、第 1実施形態における工程（ 3)と同様である。具体的には、裏面 72にレンズ部 72aが形成されたガラス基板 1を用 意し、ガラス基板 1の表面 71を清浄化する。次に、ガラス基板 1の清浄化された表面 71と半導体基板 51上の最上膜 10とが接触するように、ガラス基板 1と半導体基板 51 とを重ね合わせる。重ね合わせたガラス基板 1と半導体基板 51を加圧及び加熱し、 両基板 1及び 51を互いに融着させて貼り合わせる。具体的な接着方法は、第 1実施 形態における工程（3)と同じである。
[0084] 工程（4)
次に、半導体基板 51及びエッチング停止層 53を除去する（図 13参照)。除去方法 は、第 1実施形態における工程 (4)と同じである。
[0085] 工程（5)
次に、第 2DBR層 8上にレジスト膜 55を形成し、レジスト膜 55をパターユングして、 電流狭窄領域 11aを形成すべき位置に開口 56を設ける（図 14参照)。このとき、ガラ ス基板 1の表面 71にマーカを付与し、両面露光機を用いることで、付与したマーカを 基準としてレンズ部 72aと電流狭窄領域 1 laを形成すべき位置とを容易に位置合わ せすることができる。なお、マーカを付与する代わりに、レンズ部 72aの外形をマーカ として利用してもよい。
[0086] その後、パターユングされたレジスト膜 55をマスクとして使用し、イオン注入装置に よってプロトン (H+)を多層構造体 LSに打ち込む。プロトンは、第 1DBR層 4と第 1ク ラッド層 5との境界付近まで打ち込まれ、プロトンが打ち込まれた領域を半絶縁ィ匕す る。これにより、電流狭窄領域 11aが形成されることとなる（図 14参照)。この後、レジ スト膜 55を除去する。
[0087] 工程 (6)—（9)は、第 1実施形態における工程 (6)—（9)と同じであり、ここでの説 明を省略する。これらの工程（1)一（9)により、図 11に示された構造の半導体発光素 子 LE2が完成する。
[0088] 以上のように、本実施形態では、第 1実施形態と同じぐ多層構造体 LS (積層され たコンタクト層 3、第 1DBR層 4、第 1クラッド層 5、活性層 6、第 2クラッド層 7、及び第 2 DBR層 8)の機械的強度がガラス基板 1によって保たれると共に、半導体発光素子 L E2を容易に小型化することができる。
[0089] さらに、本実施形態では、ガラス基板 1にレンズ部 72aが設けられている。これにより 、出射光の指向性を改善したり、平行光を形成したりすることができる。
[0090] レンズ部 72aは、ガラス基板 1の裏面 72中の最も高い部分 72bより窪んで形成され ている。このため、レンズ部 72aが形成されたガラス基板 1を多層構造体 LSに容易に 接着することができる。また、接着前にレンズ部 72aを加工できるので、加工方法に 制限を受けることが少なぐレンズ形状等、レンズ設計の自由度が高い。
[0091] なお、レンズ部 72aは、多層構造体 LS、エッチング停止層 53及び膜 10を搭載する 半導体基板 51にガラス基板 1を接着した後に形成してもよい。しカゝしながら、レンズ 設計の自由度を考慮すると、レンズ部 72aが予め形成されたガラス基板 1を半導体基 板 51に接着することが好ましい。
[0092] 次に、図 15—図 18を参照しながら、本実施形態の変形例を説明する。これらの変 形例は、発光部 11が複数並設された半導体発光素子アレイ LE3— LE6である。こ れらの発光素子アレイ LE3— LE6は、 V、わゆる裏面出射型である。
[0093] 発光素子アレイ LE3— LE6では、図 15—図 18にそれぞれ示されるように、複数の 発光部 11が 1次元もしくは 2次元的に配列されて 、る。発光素子アレイ LE3及び LE 4では、ある発光領域 l ibに対応する発光部 11と、隣接する別の発光領域 l ibに対 応するパッド電極配置部 31とが一体化され、一つのメサ構造を成している。なお、半 導体発光素子アレイ LE3— LE6において、 p側パッド電極 33同士は互いに電気的 に接続されている。 [0094] 発光素子アレイ LE3— LE6では、上述した第 1及び第 2実施形態と同じぐ多層構 造体 LS (積層されたコンタクト層 3、第 1DBR層 4、第 1クラッド層 5、活性層 6、第 2ク ラッド層 7、及び第 2DBR層 8)の機械的強度がガラス基板 1により保たれる。また、発 光部 11間のピッチを狭くすることができるので、発光素子アレイ LE3— LE6の小型 化が容易である。
[0095] 次に、図 19を参照して、上述した半導体発光素子 (または半導体発光素子アレイ） を用いた光インターコネクションシステムについて説明する。図 19は、光インターコネ クシヨンシステムの構成を示す概略図である。
[0096] 光インターコネクションシステム 101は、複数のモジュール（例えば、 CPU、集積回 路チップ、メモリー） Ml及び M2間で光信号を伝送するシステムであり、半導体発光 素子 LE1、駆動回路 103、光導波路基板 105、半導体受光素子 107、増幅回路 10 9等を含んでいる。半導体受光素子 107には、裏面入射型の受光素子を用いること ができる。モジュール Mlは、バンプ電極を介して駆動回路 103に電気的に接続され ている。駆動回路 103は、バンプ電極 41を介して半導体発光素子 LE1に電気的に 接続されている。半導体受光素子 107は、バンプ電極を介して増幅回路 109に電気 的に接続されている。増幅回路 109は、バンプ電極を介してモジュール M2に電気 的に接続されている。
[0097] モジュール Mlから出力された電気信号は、駆動回路 103に送られ、半導体発光 素子 LE1によって光信号に変換される。半導体発光素子 LE1からの光信号は、光導 波路基板 105上の光導波路 105aを通り、半導体受光素子 107に入射する。光信号 は、半導体受光素子 107によって電気信号に変換され、増幅回路 109に送られて増 幅される。増幅された電気信号は、モジュール M2に送られる。このようにして、モジュ ール Mlから出力された電気信号力 モジュール M2に伝送されることとなる。
[0098] なお、半導体発光素子 LE1の代わりに、半導体発光素子 LE2あるいは半導体発 光素子アレイ LE3— LE6を用いてもよ!、。半導体発光素子アレイ LE3— LE6を用い る場合、駆動回路 103、光導波路基板 105、半導体受光素子 107及び増幅回路 10 9もアレイを成すよう〖こ配列されることとなる。
[0099] 本発明は、前述した実施形態に限定されるものではなぐその要旨を逸脱しない範 囲で様々な変形が可能である。例えば、コンタクト層 3、第10 !^層4 (4&, 4b)、第 1 クラッド層 5 (5a, 5b)、活性層 6 (6a, 6b)、第 2クラッド層 7 (7a, 7b)、及び第 2DBR 層 8 (8a, 8b)等の厚み、材料等は、上述したものに限られない。また、多層構造体 L Sの構成も、上述した実施形態に限られるものではなぐ積層された複数の化合物半 導体層を含むものであればょ 、。
[0100] また、本実施形態では、 p側パッド電極 33を発光部 11とパッド電極配置部 31との 間に形成された開口 13を通してコンタクト層 3に電気的に接続する力 この代わりに 、開口 13とは別に開口を形成し、その別の開口を通して p側パッド電極 33とコンタクト 層 3とを電気的に接続してもよ!/ヽ。
[0101] 上述の発明から明らかなように、本発明の実施形態は様々な方法で変形を加える ことができる。このような変形は、本発明の範囲を逸脱するものとみなされるべきでは なぐ当業者にとっては明らかなように、このような全ての変形は、下記のクレームの 範囲内に含まれるものと意図されている。
産業上の利用可能性
[0102] 本発明は、十分な機械的強度を有し、小型化の可能な半導体発光素子及びその 製造方法を提供することができる。

Claims

請求の範囲
[1] 積層された複数の化合物半導体層を含み、光を生成する多層構造体を備える半 導体発光素子であって、
前記多層構造体は、生成される前記光を発する光出射面を有しており、前記光に 対して光学的に透明なガラス基板が、酸ィ匕シリコン力もなる膜を介して前記光出射面 に固定されている、半導体発光素子。
[2] 前記多層構造体は、前記複数の化合物半導体層として、順次に積層された第 1導 電型の第 1分布ブラッグ反射器 (DBR)層、第 1導電型の第 1クラッド層、活性層、第 2 導電型の第 2クラッド層、及び第 2導電型の第 2DBR層を含み、
前記多層構造体は、前記第 1DBR層、前記第 1クラッド層、前記活性層、前記第 2 クラッド層、及び前記第 2DBR層を部分的に含む多層領域と、前記多層領域を囲み 、絶縁ィ匕あるいは半絶縁ィ匕された電流狭窄領域とを有しており、
前記第 1DBR層は、前記第 1クラッド層と前記酸ィ匕シリコン力もなる膜との間に配置 されている、請求項 1に記載の半導体発光素子。
[3] 前記多層構造体は、前記酸ィ匕シリコン力もなる膜と前記第 1DBR層との間に位置 する第 1導電型のコンタクト層を更に含んで!/、る、請求項 2に記載の半導体発光素子
[4] 前記多層構造体は、
前記多層領域を含む発光部と、
前記第 1DBR層、前記第 1クラッド層、前記活性層、前記第 2クラッド層、及び前 記第 2DBR層を部分的に含むパッド電極配置部と、
を有しており、
前記発光部上に配置され、前記多層領域に電気的に接続された第 1パッド電極と、 前記パッド電極配置部上に配置され、前記コンタクト層に電気的に接続された第 2 パッド電極と、
を更に備える請求項 3に記載の半導体発光素子。
[5] 前記第 2パッド電極は、前記発光部と前記パッド電極配置部との間に形成された開 口を通して前記コンタクト層に電気的に接続されている、請求項 4に記載の半導体発 光素子。
[6] 前記第 1パッド電極及び前記第 2パッド電極上にそれぞれ配置されたバンプ電極を 更に備える請求項 4に記載の半導体発光素子。
[7] 前記多層構造体は、並設された複数の前記発光部を有して!/、る、請求項 4に記載 の半導体発光素子。
[8] 前記第 2DBR層上に設けられ、前記多層領域を覆う光反射膜を更に備える請求項
2— 7のいずれかに記載の半導体発光素子。
[9] 前記ガラス基板は、表面及び裏面を有しており、
前記ガラス基板の表面は、前記酸ィ匕シリコン力もなる膜に接触しており、 前記ガラス基板の裏面は、前記多層構造体から出射する光を受けるレンズ部を有 して 、る、請求項 1一 8の 、ずれかに記載の半導体発光素子。
[10] 前記レンズ部は、前記ガラス基板の裏面中の最も高い部分より窪んでいる、請求項
9に記載の半導体発光素子。
[11] 積層された複数の化合物半導体層を含み、光を生成する多層構造体を有する半 導体発光素子の製造方法であって、
表面及び裏面を有する半導体基板と、表面及び裏面を有し、生成される前記光に 対して光学的に透明なガラス基板とを用意する工程と、
前記半導体基板の表面に前記多層構造体を形成する工程と、
前記多層構造体上に、酸ィ匕シリコン力 なる膜を形成する工程と、
前記酸ィ匕シリコン力 なる膜を前記ガラス基板の表面に融着して、前記多層構造体 を前記ガラス板に固定する工程と、
前記多層構造体が前記ガラス基板に固定されたまま前記半導体基板を除去する 工程と、
を備える半導体発光素子の製造方法。
[12] 前記半導体基板を除去する前記工程は、前記半導体基板をウエットエッチングによ り除去する、請求項 11に記載の半導体発光素子の製造方法。
[13] 前記多層構造体を形成する前記工程の前に、上記ウエットエッチングを停止させる エッチング停止層を、そのエッチング停止層が前記半導体基板と前記多層構造体と の間に配置されるように形成する工程と、
前記半導体基板を除去する前記工程の後に、前記エッチング停止層をウエットエツ チングにより除去する工程と、
を更に備える請求項 12に記載の半導体発光素子の製造方法。
[14] 前記多層構造体は、前記複数の化合物半導体層として、第 1導電型の第 1分布ブ ラッグ反射器 (DBR)層、第 1導電型の第 1クラッド層、活性層、第 2導電型の第 2クラ ッド層、及び第 2導電型の第 2DBR層を含んでおり、
前記多層構造体を形成する前記工程は、前記半導体基板の表面に前記第 2DBR 層、前記第 2クラッド層、前記活性層、前記第 1クラッド層及び前記第 1DBR層を順次 に積層することを含んで 、る、請求項 11一 13の 、ずれかに記載の半導体発光素子 の製造方法。
[15] 前記多層構造体を形成する前記工程は、前記第 1DBR層を積層した後、前記多 層構造体の最上部に位置する第 1導電型のコンタクト層を形成することを更に含んで いる、請求項 14に記載の半導体発光素子の製造方法。
[16] 前記半導体基板を除去する前記工程の後に、前記第 1DBR層、前記第 1クラッド 層、前記活性層、前記第 2クラッド層、及び前記第 2DBR層を部分的に含む多層領 域を囲み、絶縁ィ匕あるいは半絶縁化された電流狭窄領域を前記多層構造体中に形 成する工程と、
前記多層領域を含む発光部と、前記第 1DBR層、前記第 1クラッド層、前記活性層 、前記第 2クラッド層、及び前記第 2DBR層を部分的に含むパッド電極配置部とを形 成する工程と、
前記発光部の上に第 1パッド電極を形成しその第 1パッド電極と前記多層領域とを 電気的に接続するとともに、前記パッド電極配置部の上に第 2パッド電極を形成し、 その第 2パッド電極と前記コンタクト層とを電気的に接続する工程と、
を更に備える請求項 15に記載の半導体発光素子の製造方法。
[17] 前記発光部及び前記パッド電極配置部を形成する前記工程は、前記発光部及び 前記パッド電極配置部の間に開口を形成することを含んでおり、
前記第 2パッド電極と前記コンタクト層とを電気的に接続する前記工程は、前記開 口を通して前記第 2パッド電極と前記コンタクト層とを電気的に接続することを含んで いる、請求項 16に記載の半導体発光素子の製造方法。
[18] 前記第 2DBR層上に、前記多層領域を覆う光反射膜を形成する工程を更に備える 請求項 16または 17に記載の半導体発光素子の製造方法。
[19] 前記ガラス基板の裏面は、前記多層構造体から出射する光を受けるレンズ部を有 して 、る、請求項 11に記載の半導体発光素子の製造方法。
[20] 前記レンズ部は、前記ガラス基板の裏面中の最も高 、部分より窪んで 、る、請求項
19に記載の半導体発光素子の製造方法。
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