JP2004031455A - 光インタコネクション装置 - Google Patents
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Abstract
【課題】より一層の小型化が可能であり、回路の変更に容易に対応することができて、製品コストを低減できる光インタコネクション装置を提供する。
【解決手段】例えば、サブマウント基板２０ａを挟んで面発光半導体レーザ２１とドライバＩＣ２２とを立体的に配置し、ドライバＩＣ２３の上にＣＰＵ等のＬＳＩ２３を搭載する。面発光半導体レーザ２１はエピタキシャルリフトオフ（ＥＬＯ）プロセスにより形成されたものであり、厚さ約１０μｍである。サブマウント基板２０ａ、面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３にはいずれも貫通孔が設けられており、これらの部品は貫通孔内の導電体を介して電気的に接続されている。
【選択図】 図１
【解決手段】例えば、サブマウント基板２０ａを挟んで面発光半導体レーザ２１とドライバＩＣ２２とを立体的に配置し、ドライバＩＣ２３の上にＣＰＵ等のＬＳＩ２３を搭載する。面発光半導体レーザ２１はエピタキシャルリフトオフ（ＥＬＯ）プロセスにより形成されたものであり、厚さ約１０μｍである。サブマウント基板２０ａ、面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３にはいずれも貫通孔が設けられており、これらの部品は貫通孔内の導電体を介して電気的に接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、サーバ及びクライアント等のコンピュータ並びにルータ等の装置内部に搭載し、ＣＰＵ及びメモリなどのＬＳＩと光電気混載基板との間のインタフェースとして使用する光インタコネクション装置に関する。
【０００２】
【従来の技術】
情報通信技術及び情報処理技術の発達と共に、コンピュータや大容量交換機等の装置内の電子回路間を接続する電気配線が高密度化して、システムの大規模化及び高性能化を阻む要因となってきた。また、近年のＬＳＩの著しい発達はＬＳＩの入出力端子の高密度化とＬＳＩ内部における電気配線の高密度化をもたらし、性能向上の隘路となってきている。このような問題を解決するために、電子回路間を光で接続する光インタコネクション技術が注目されるようになった。
【０００３】
光インタコネクション装置は、一般的に、面発光半導体レーザ（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）等の発光素子、該発光素子を駆動するドライバＩＣ、フォトダイオード等の受光素子及び該受光素子を駆動するレシーバＩＣ等の部品（以下、インタコネクションモジュールという）をサブマウント基板上に２次元配置して構成されている。これらのインタコネクションモジュールと共にＣＰＵ回路又はメモリ回路等が形成されたＬＳＩをサブマウント基板上に搭載する場合も多い。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の光インタコネクション装置は、各インタコネクションモジュールが２次元的に配置されているので実装面積が大きくなり、小型化が難しいという欠点がある。また、各インタコネクションモジュール間を接続する電気配線の配線長が長くなるので、高速動作が阻害されたり、クロストーク雑音によりＳ／Ｎ比が劣化するという問題点もある。
【０００５】
サブマウント基板としてシリコン基板を使用し、このシリコン基板にドライバ回路、レシーバ回路及びＣＰＵ回路等を形成して、シリコン基板上に発光素子及び受光素子を実装した光インタコネクション装置も開発されている。しかし、この種の光インタコネクション装置では、ドライバ回路、レシーバ回路及びＣＰＵ回路等がモノリシック集積されているため、回路を変更することが難しく、汎用性が低い。
【０００６】
光インタコネクション装置を小型化するために、各インタコネクションモジュールを立体的（３Ｄ）に配置することが考えられる。例えばサブマウント基板の下に光素子（発光素子又は受光素子）を搭載し、サブマウント基板の上にドライバＩＣ又はレシーバＩＣを搭載する。しかし、インタコネクションモジュールを立体的に配置すると、各インタコネクションモジュール間を電気的に接続することができなくなる。
【０００７】
また、例えば面発光半導体レーザでは光放出側の面とその反対側の面にそれぞれ電極があるため、一方の面側の電極はサブマウント基板に直接接続できるが、他方の面側の電極はワイヤボンディング等の方法によりサブマウント基板に接続する必要がある。このため、実装工程が煩雑であるという問題点もある。
【０００８】
更に、従来の光インタコネクション装置では、サブマウント基板としてセラミック基板やシリコンＰＬＣ（Ｐｌａｎａｒ Ｌｉｇｈｔｗａｖｅ Ｃｉｒｃｕｉｔ）基板等の比較的高価な基板を用いているため、製品コストが高くなるという欠点もある。
【０００９】
以上から、本発明の目的は、より一層の小型化が可能であり、回路の変更に容易に対応することができて、製品コストを低減できる光インタコネクション装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の光インタコネクション装置は、エピタキシャルリフトオフ（以下、ＥＬＯという）プロセスにより形成された光素子モジュールと、前記光素子モジュールを駆動する光素子駆動モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする。
【００１１】
本発明においては、光素子モジュール及び光素子駆動モジュールにはいずれも貫通孔が設けられている。そして、光素子モジュールと光素子駆動モジュールとは貫通孔内の導電体を介して電気的に接続されている。従って、光素子モジュールと光素子駆動モジュールとを立体的に配置して駆動することができる。これにより、光インタコネクション装置のより一層の小型化が可能になる。
【００１２】
また、本発明においては、各モジュール間を貫通孔内の導電体を介して配線しているので、配線長が短く、Ｓ／Ｎ比等の特性が良好である。
【００１３】
更に、各機能毎にモジュール化しておくことにより、回路の変更に容易に対応できる。更にまた、サブマウント基板として通常のプリント配線基板やフレキシブル基板を使用することが可能であり、サブマウント基板を使用しないことも可能であるので、従来に比べて製品コストを低減できる。
【００１４】
更にまた、光素子モジュールがＥＬＯプロセスにより形成されたものであるため、厚さを極めて薄くできる。このため、例えば光素子駆動モジュールをメイン基板にはんだバンプで接合する場合に、光素子駆動モジュールのメイン基板側の面に光素子モジュールを搭載することができる。これにより、光素子モジュールと導波路との間隔が極めて短くなり、光結合効率が高なる。また、ＥＬＯプロセスでは光素子モジュールを極めて小型に形成できるので、１つの光素子駆動モジュールに複数の光素子モジュールを搭載することも可能であり、ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ：波長分割多重方式）に容易に対応することが可能である。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１６】
（第１の実施の形態）
図１は本発明の第１の実施の形態の光コネクション装置の一例を示す模式図である。
【００１７】
光電気混載基板（メイン基板）１０には、光導波路１１及び電気配線（図示せず）がそれぞれ所定のパターンで形成されている。本実施の形態では、光電気混載基板１０として、ガラスエポキシプリント配線基板に高分子材料で形成されたシート状の光導波路を貼り付けたものを使用している。但し、本発明においてメイン基板はこれに限定されるものではない。
【００１８】
光導波路１１の所定の位置にはミラー１１ａが設けられており、後述する面発光半導体レーザ２１から出射された光を光導波路１１に導いたり、光導波路１１を通る光を後述するフォトダイオード２４に向けて反射するようになっている。
【００１９】
光電気混載基板１０の上にはサブマウント基板２０ａ，２０ｂがはんだバンプ１２により実装されている。本実施の形態では、サブマウント基板２０ａ，２０ｂは、例えば有機ポリマーにより形成されたリジッド基板又はフレキシブル基板である。
【００２０】
サブマウント基板２０ａの下には、ＥＬＯプロセスにより形成された厚さ１０μｍ程度の面発光半導体レーザ２１が搭載されている。この面発光半導体レーザ２１から出射された光はミラー１１ａにより反射されて光導波路１１内に導かれるようになっている。
【００２１】
また、サブマウント基板２０ａの上には面発光半導体レーザ２１を駆動する回路が形成されたドライバＩＣ２２が搭載されており、ドライバＩＣ２２の上にはＣＰＵ又はメモリ等の回路が形成されたＬＳＩ２３が搭載されている。
【００２２】
これらのサブマウント基板２０ａ、面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３は、いずれも上面及び下面に電極が設けられている。また、これらのサブマウント基板２０ａ、面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３には、上面から下面に貫通する貫通孔（図１中に破線で示す）が設けられており、一方の面側の電極は、貫通孔内の導電体を介して他方の面側の電極のうちの所定の電極と電気的に接続されている。
【００２３】
すなわち、本実施の形態においては、面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３の間、及びこれらの部品とサブマウント基板２０ａとの間の電気的接続は、各部品及びサブマウント基板２０ａに設けられた貫通孔内の導電体を介して行われる。
【００２４】
また、サブマウント基板２０ａの電気配線ははんだバンプ１２を介して光電気混載基板１０の電気配線に接続されており、これらの電気配線を介して面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３への電力の供給や電気信号の入出力が行われる。
【００２５】
これと同様に、サブマウント基板２０ｂの下にはＥＬＯプロセスにより形成された厚さ１０μｍ程度のフォトダイオード２４が搭載されており、サブマウント基板２０ｂの上にはフォトダイオード２４を駆動する回路が形成されたレシーバＩＣ２５が搭載されている。また、レシーバＩＣ２５の上にはＣＰＵ又はメモリ等の回路が形成されたＬＳＩ２６が搭載されている。
【００２６】
サブマウント基板２０ｂ、フォトダイオード２４、レシーバＩＣ２５及びＬＳＩ２６には、いずれも上面及び下面に電極が設けられている。また、これらのサブマウント基板２０ｂ、フォトダイオード２４、レシーバＩＣ２５及びＬＳＩ２６には上面から下面に貫通する貫通孔が設けられており、一方の面側の電極は、貫通孔内の導電体を介して他方の面側の電極のうちの所定の電極と電気的に接続されている。
【００２７】
また、サブマウント基板２０ｂの電気配線ははんだバンプ１２を介して光電気混載基板１０の電気配線に接続されており、これらの電気配線を介してフォトダイオード２４、レシーバＩＣ２５及びＬＳＩ２６への電力の供給及び電気信号の入出力が行われる。
【００２８】
図２は面発光半導体レーザ２１の模式断面図である。面発光半導体レーザ２１では、光出射側の面にアノード電極３１が設けられ、その裏面側にカソード電極３２が設けられている。本実施の形態では、光放出側の面に設けられたアノード電極３１は貫通孔３０内の導電体膜３５を介して裏面側の電極３３と電気的に接続している。
【００２９】
貫通孔３０は、例えば反応性イオンエッチング（ＲＩＥ）法により形成する。その後、ＣＶＤ法等により貫通孔３０内の壁面に絶縁膜３４を被着形成し、更にスパッタ法又はＣＶＤ法等により絶縁膜３４の上にＰｔ（白金）又はＡｕ（金）等の導電体膜３５を形成する。
【００３０】
図３はフォトダイオード２４の模式断面図である。フォトダイオード２４では、光受光面側にアノード電極４１及びカソード電極４２が設けられている。これらの電極４１，４２は、貫通孔４０内の導電体膜４４を介して裏面側の電極４５，４６と電気的に接続されている。なお、貫通孔４０の壁面と導電体膜４４との間には絶縁膜４３が形成されている。
【００３１】
図４はドライバＩＣ２２の模式断面図である。ドライバＩＣ２２も、一方の面から他方の面に貫通する貫通孔５０が設けられている。この貫通孔５０は、例えば反応性イオンエッチングにより形成する。そして、貫通孔５０の内壁面を覆う絶縁膜５１及び導電体膜５２を順次形成した後、一方の面側に電極５３を形成し、他方の面側に電極５５を形成する。なお、図４ではドライバＩＣ２２には１つの貫通孔しか図示していないが、実際には電力の供給や信号の伝達に必要な数の貫通孔が設けられている。
【００３２】
レシーバＩＣ２５、ＬＳＩ２３，２６にも、ドライバＩＣ２２と同様に、複数の貫通孔が設けられている。また、図２〜図４では貫通孔３０，４０，５０の内部が中空であるとしたが、貫通孔の内壁面に絶縁膜を形成した後に、貫通孔内に導電体を埋め込んでもよい。
【００３３】
本実施の形態においては、面発光半導体レーザ２１及びフォトダイオード２４は、ＥＬＯプロセスにより形成され、サブマウント基板２０ａ，２０ｂに実装される。以下、ＥＬＯプロセスについて説明する（ＩＥＥＥ Ｐｈｏｔｏｎ Ｌｅｔｔ．，１９９１，３，（１２）．ｐｐ．１１２３−１１２６）。
【００３４】
図５〜図７はＥＬＯプロセスの概要を示す模式図である。まず、図５（ａ）に示すように、ＧａＡｓ半導体基板６１上に例えばＡｌｘ Ｇａ１−ｘ Ａｓ（但し、０．３≦ｘ≦１）からなるエッチングストップ層６２を形成する。そして、エッチングストップ層６２上に、電子ビーム成長法（ＭＢＥ）又は有機金属気相成長法（ＭＯＣＶＤ）を使用してＧａＡｓ／ＡｌＡｓ系多層膜構造の面発光半導体レーザ（素子）６４を形成する。この場合、レーザ光が基板６１の下側に出射される構造とする。
【００３５】
次に、図５（ｂ）に示すように、反応性イオンエッチング法により各素子６４間を分離する。このとき、本実施の形態では、素子６４の表面からエッチングストップ層６２に到達する貫通孔を形成する。そして、ＣＶＤ法又はスパッタ法により、貫通孔の壁面を被覆する絶縁膜及び導電体膜を形成する（図２参照）。
【００３６】
次に、図５（ｃ）に示すように、素子６４の上面に所定の電極６５を形成する。
【００３７】
次に、図６（ａ）に示すように、素子６４をワックス６６で覆う。そして、塩素系のガスを使用し、図６（ｂ）に示すように、半導体基板６１を裏面側からエッチングストップ層６２までエッチングする。更に、ガス種を替えて反応性イオンエッチングを継続し、エッチングストップ層６１を除去する。その後、素子６４の裏面側に電極を形成する。
【００３８】
次に、図６（ｃ）に示すように、素子６４を例えば半導体を使用して形成したダイアフラム６７へ転写する。その後、ワックス６６を除去する。
【００３９】
次いで，図７に示すように、ダイアフラム６７の裏側から所望の光素子６４をピンで押し出し、光素子をサブマウント基板６８上に搭載する。
【００４０】
このようにしてＥＬＯプロセスで形成した光素子は厚さが１０μｍ程度であり、従来の一般的な光素子（厚さが１００μｍ程度）に比べて極めて薄くできる。
【００４１】
なお、上記の例では図５（ｂ）の工程で、光が基板６１の下側に出射されるように素子６４を構成するものとしたが、光が基板６１の上側に出射されるように構成した場合は、２回のワックス工程を行って素子６４の向きを反転させればよい。
【００４２】
本実施の形態では、光インタコネクション装置を構成する面発光半導体レーザ２１、サブマウント基板２０ａ，２０ｂ、ドライバＩＣ２２、フォトダイオード２４、レシーバＩＣ２５及びＬＳＩ２３，２６がいずれも貫通孔を有し、これらの貫通孔内の導電体を介して各部品間が電気的に接続されるので、各部品を立体的に配置して駆動することができる。これにより、光インタコネクション装置を従来に比べて小型化することができる。
【００４３】
また、本実施の形態では、インタコネクションモジュールとサブマウント基板２０ａ，２０ｂとをワイヤボンディング等で接続する工程が不要であり、組み立てが容易である。
【００４４】
更に、本実施の形態においては、各部品間を貫通孔内の導電体を介して接続するので、配線長が短縮される。これにより、従来に比べてより一層の高速動作が可能になるとともに、Ｓ／Ｎ比等の特性が向上する。更にまた、本実施の形態においては各機能を個別のモジュールとしているので、回路の変更に容易に対応することができると共に、製品の信頼性を向上させることができる。
【００４５】
また、本実施の形態においては、セラミック基板やシリコンＰＬＣ基板等が不要であり、製品コストを削減することができる。
【００４６】
なお、上記実施の形態では面発光半導体レーザ２１とドライバＩＣ２２とがサブマウント基板２０ａを挟んで配置され、フォトダイオード２４とレシーバＩＣ２５とがサブマウント基板２０ｂを挟んで配置されている場合について説明したが、図８に示すように、電気配線が形成された基板１５上に、ドライバＩＣ２２及び面発光半導体レーザ２１を重ねて搭載したサブマウント基板２０ａ、並びにレシーバＩＣ２５及びフォトダイオード２４を重ねて搭載したサブマウント基板２０ｂを実装してもよい。但し、図８に示す例では、基板１５とは別に、導波路１７ａが設けられた基板１７を用意する必要がある。また、図８に示す光インタコネクション装置の場合は、ＣＰＵ及びメモリ等のＬＳＩ（図示せず）は基板１５上に搭載されており、はんだバンプ１２ａを介してドライバＩＣ２２及びレシーバＩＣ２５に電気的に接続される。
【００４７】
（第２の実施の形態）
図９は本発明の第２の実施の形態の光インタコネクション装置を示す模式図、図１０は図９中に丸印で示す部分の拡大図である。
【００４８】
光電気混載基板７０には光導波路７１及び電気配線（図示せず）がそれぞれ所定のパターンで形成されている。光導波路７１の所定の位置にはミラー７１ａが設けられており、面発光半導体レーザ８１から出射された光を光導波路７１に導いたり、光導波路７１を通る光をフォトダイオード８３に向けて反射するようになっている。
【００４９】
本実施の形態においては、面発光半導体レーザ８１及びフォトダイオード８３は光電気混載基板７０の上に直接はんだバンプで接合されている。すなわち、図１０に示すように、光電気混載基板７０には面発光半導体レーザ８１及びフォトダイオード８３を接続するための電極７０ａが設けられており、面発光半導体レーザ８１及びフォトダイオード８３に設けられた電極８０ａとはんだバンプ７３により接合されている。なお、面発光半導体レーザ８１の光出射側の面に段差がある場合は、ポリイミド等により段差を無くすことが好ましい。
【００５０】
面発光半導体レーザ８１の上にはドライバＩＣ８２が搭載されており、フォトダイオード８３の上にはレシーバＩＣ８４が搭載されている。これらの面発光半導体レーザ８１、ドライバＩＣ８２、フォトダイオード８３及びレシーバＩＣ８４にはいずれも貫通孔（図９に破線で示す）が設けられている。これらの貫通孔内の導電体を介して光電気混載基板７０の電気配線と面発光半導体レーザ８１、ドライバＩＣ８２、フォトダイオード８３及びレシーバＩＣ８４の電極とが電気的に接続される。
【００５１】
なお、本実施の形態では、ＣＰＵ及びメモリ等のＬＳＩ（図示せず）は光電気混載基板７０上に搭載され、光電気混載基板７０の電気配線と面発光半導体レーザ８１及びフォトダイオード８３の貫通孔を介してドライバＩＣ８２及びレシーバＩＣ８４に接続されている。
【００５２】
本実施の形態においては、サブマウント基板を使用せず、光電気混載基板７０の上に各光コネクションモジュールが立体的に配置されているので、第１の実施の形態に比べて、光導波路７１と面発光半導体レーザ８１及びフォトダイオード８３とのアライメントが自己整合的に行われ、アライメント工程が削減できるという利点がある。すなわち、図１１に示すように、光電気混載基板７０の電極７０ａと面発光半導体レーザ８１（又は、フォトダイオード８３）の電極８０ａとをはんだバンプ７３で接合する場合に、光電気混載基板７０に対し面発光半導体レーザ８１（又はフォトダイオード８３）の位置が若干ずれていたとしても、はんだバンプ７３の表面張力により面発光半導体レーザ８１（又はフォトダイオード８３）の位置が自動的に所定の位置に修正される。これにより、面発光半導体レーザ８１及びフォトダイオード８３と光導波路とのアライメントを調整する工程が不要になり、製造コストが削減される。
【００５３】
また、本実施の形態においては、サブマウント基板が不要であるため、第１の実施の形態に比べてより一層の低コスト化が可能である。
【００５４】
なお、本実施の形態ではＣＰＵ又はメモリ等のＬＳＩが光電気混載基板７０上に搭載されている場合について説明したが、第１の実施の形態と同様に、ドライバＩＣ８２及びレシーバＩＣ８４の上にＣＰＵ又はメモリ等の回路が形成されたＬＳＩを搭載するようにしてもよい。
【００５５】
（第３の実施の形態）
図１２は本発明の第３の実施の形態の光インタコネクション装置の構成を示す模式図である。
【００５６】
本実施の形態においては、ドライバＩＣ９２がはんだバンプ７３により光電気混載基板７０の上に接合されている。このドライバＩＣ９２の下面側には、ＥＬＯプロセスにより形成された厚さが約１０μｍの面発光半導体レーザ９１が搭載されている。
【００５７】
これと同様に、レシーバＩＣ９４がはんだバンプ７３により光電気混載基板７０の上に接合されている。このレシーバＩＣ９４の下面側に、ＥＬＯプロセスにより形成された厚さが約１０μｍのフォトダイオード９３が搭載されている。
【００５８】
光電気混載基板７０とドライバＩＣ９２及びレシーバＩＣ９４との間隔は例えば３０μｍ程度であり、面発光半導体レーザ９１及びフォトダイオード９２は光導波路７１から極めて近い位置に配置される。本実施の形態においても、他の実施の形態と同様の効果を得ることができる。
【００５９】
なお、上記実施の形態ではいずれも１つのドライバＩＣ又はレシーバＩＣに１つの光素子モジュールが搭載されている場合について説明したが、１つのドライバＩＣ又はレシーバＩＣに複数の光素子モジュールを搭載してもよい。例えば、図１３に示すように、ドライバＩＣ９５の上に出力光の波長λ１ ，λ２ ，λ３ が相互に異なる複数の面発光半導体レーザ９６ａ，９６ｂ，９６ｃを搭載してもよい。これにより、ＷＤＭに容易に対応することができる。
【００６０】
（付記１）エピタキシャルリフトオフプロセスにより形成された光素子モジュールと、前記光素子モジュールを駆動する光素子駆動モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。
【００６１】
（付記２）メイン基板と、前記メイン基板に実装されたサブマウント基板と、エピタキシャルリフトオフプロセスにより形成され、前記サブマウント基板の一方の面側に搭載された光素子モジュールと、前記サブマウント基板の他方の面側に搭載された光素子駆動モジュールとを有し、前記サブマウント基板、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記サブマウント基板の配線、前記光素子モジュール及び前記光素子駆動モジュールは、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。
【００６２】
（付記３）メイン基板と、前記メイン基板に実装されたサブマウント基板と、前記サブマウント基板の一方の面側に搭載された光素子駆動モジュールと、エピタキシャルリフトオフプロセスにより形成され、前記光素子駆動モジュールに搭載された光素子モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記サブマウント基板の配線、前記光素子モジュール及び前記光素子駆動モジュールは、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。
【００６３】
（付記４）前記サブマウント基板がはんだバンプにより前記メイン基板に実装されていることを特徴とする付記２又は３に記載の光インタコネクション装置。
【００６４】
（付記５）メイン基板と、前記メイン基板上に搭載された光素子駆動モジュールと、エピタキシャルリフトオフプロセスにより形成され、前記光素子駆動モジュールに搭載された光素子モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、前記第１の面から前記第２の面に貫通する貫通孔と、前記貫通孔内に形成されて前記第１の電極と前記第２の電極とを電気的に接続する導電体とを有することを特徴とする光インタコネクション装置。
【００６５】
（付記６）前記光素子駆動モジュールが、はんだバンプにより前記メイン基板に接続されていることを特徴とする付記５に記載の光インタコネクション装置。
【００６６】
（付記７）メイン基板と、エピタキシャルリフトオフプロセスにより形成され、前記メイン基板上に搭載された光素子モジュールと、前記光素子モジュール上に搭載された光素子駆動モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、前記第１の面から前記第２の面に貫通する貫通孔と、前記貫通孔内に形成されて前記第１の電極と前記第２の電極とを電気的に接続する導電体とを有することを特徴とする光インタコネクション装置。
【００６７】
（付記８）前記光素子モジュールが、はんだバンプにより前記メイン基板に接続されていることを特徴とする付記７に記載の光インタコネクション装置。
【００６８】
（付記９）１つの光素子駆動モジュールに対し、複数個の前記光素子モジュールを有することを特徴とする付記１乃至８のいずれか１項に記載の光インタコネクション装置。
【００６９】
【発明の効果】
以上説明したように、本発明の光インタコネクション装置によれば、光素子モジュール及び光素子駆動モジュールに貫通孔が設けられており、各モジュール間が貫通孔内の導電体を介して接続するようになっているので、メイン基板又はサブマウント基板に光素子モジュール及び光素子駆動モジュールを立体的に搭載することができる。これにより、光インタコネクション装置を従来に比べて小型化できると共に、回路の変更に容易に対応することができる。また、サブマウント基板として通常のプリント配線基板を使用したり、サブマウント基板を使用しないことができるので、製品コストを低減できる。
【００７０】
更に、本発明においては、光素子モジュールがＥＬＯプロセスにより形成されたものであるので、素子サイズが小さく、１つの光素子駆動モジュールに対し複数の素子を搭載することができる。これにより、ＷＤＭに容易に対応することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の光コネクション装置の一例を示す模式図である。
【図２】図２は第１の実施の形態で用いた面発光半導体レーザの模式断面図である。
【図３】図３は第１の実施の形態で用いたフォトダイオードの模式断面図である。
【図４】図４は第１の実施の形態で用いたドライバＩＣの模式断面図である。
【図５】図５はＥＬＯプロセスの概要を示す模式図（その１）である。
【図６】図６はＥＬＯプロセスの概要を示す模式図（その２）である。
【図７】図７はＥＬＯプロセスの概要を示す模式図（その３）である。
【図８】図８は第１の実施の形態の他の変形例を示す模式図であり、サブマウント基板の一方の面側に２つの光インタコネクションモジュールを積み重ねて搭載した例を示している。
【図９】図９は本発明の第２の実施の形態の光インタコネクション装置を示す模式図である。
【図１０】図１０は図９中に丸印で示す部分の拡大図である。
【図１１】図１１は、はんだバンプの表面張力により面発光半導体レーザの位置が自動的に調整されるようすを示す模式図である。
【図１２】図１２は本発明の第３の実施の形態の光インタコネクション装置の構成を示す模式図である。
【図１３】図１３は、１つのドライバＩＣに出力光の波長が相互に異なる複数の面発光半導体レーザを搭載した例を示す模式図である。
【符号の説明】
１０，７０…光電気混載基板、
１１，１７ａ，１７ｂ，７１…光導波路、
１１ａ，７１ａ…ミラー、
１２，７３…はんだバンプ、
２０ａ，２０ｂ，６８…サブマウント基板、
２１，８１，９１，９６ａ，９６ｂ，９６ｃ…面発光半導体レーザ（ＶＣＳＥＬ）、
２２，８２，９２，９５…ドライバＩＣ，
２３，２６…ＬＳＩ、
２４，８３，９３…フォトダイオード、
２５，８４，９４…レシーバＩＣ，
３０，４０，５０…貫通孔、
３１，３２，３３，４１，４２，４５，４６，５３，５５，６５，７０ａ，８０ａ…電極、
３４，４３，５１…絶縁膜、
３５，４４，５２…導電体膜、
６１…ＧａＡｓ基板、
６２…エッチングストップ層、
６６…ワックス、
６７…ダイアフラム。
【発明の属する技術分野】
本発明は、サーバ及びクライアント等のコンピュータ並びにルータ等の装置内部に搭載し、ＣＰＵ及びメモリなどのＬＳＩと光電気混載基板との間のインタフェースとして使用する光インタコネクション装置に関する。
【０００２】
【従来の技術】
情報通信技術及び情報処理技術の発達と共に、コンピュータや大容量交換機等の装置内の電子回路間を接続する電気配線が高密度化して、システムの大規模化及び高性能化を阻む要因となってきた。また、近年のＬＳＩの著しい発達はＬＳＩの入出力端子の高密度化とＬＳＩ内部における電気配線の高密度化をもたらし、性能向上の隘路となってきている。このような問題を解決するために、電子回路間を光で接続する光インタコネクション技術が注目されるようになった。
【０００３】
光インタコネクション装置は、一般的に、面発光半導体レーザ（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）等の発光素子、該発光素子を駆動するドライバＩＣ、フォトダイオード等の受光素子及び該受光素子を駆動するレシーバＩＣ等の部品（以下、インタコネクションモジュールという）をサブマウント基板上に２次元配置して構成されている。これらのインタコネクションモジュールと共にＣＰＵ回路又はメモリ回路等が形成されたＬＳＩをサブマウント基板上に搭載する場合も多い。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の光インタコネクション装置は、各インタコネクションモジュールが２次元的に配置されているので実装面積が大きくなり、小型化が難しいという欠点がある。また、各インタコネクションモジュール間を接続する電気配線の配線長が長くなるので、高速動作が阻害されたり、クロストーク雑音によりＳ／Ｎ比が劣化するという問題点もある。
【０００５】
サブマウント基板としてシリコン基板を使用し、このシリコン基板にドライバ回路、レシーバ回路及びＣＰＵ回路等を形成して、シリコン基板上に発光素子及び受光素子を実装した光インタコネクション装置も開発されている。しかし、この種の光インタコネクション装置では、ドライバ回路、レシーバ回路及びＣＰＵ回路等がモノリシック集積されているため、回路を変更することが難しく、汎用性が低い。
【０００６】
光インタコネクション装置を小型化するために、各インタコネクションモジュールを立体的（３Ｄ）に配置することが考えられる。例えばサブマウント基板の下に光素子（発光素子又は受光素子）を搭載し、サブマウント基板の上にドライバＩＣ又はレシーバＩＣを搭載する。しかし、インタコネクションモジュールを立体的に配置すると、各インタコネクションモジュール間を電気的に接続することができなくなる。
【０００７】
また、例えば面発光半導体レーザでは光放出側の面とその反対側の面にそれぞれ電極があるため、一方の面側の電極はサブマウント基板に直接接続できるが、他方の面側の電極はワイヤボンディング等の方法によりサブマウント基板に接続する必要がある。このため、実装工程が煩雑であるという問題点もある。
【０００８】
更に、従来の光インタコネクション装置では、サブマウント基板としてセラミック基板やシリコンＰＬＣ（Ｐｌａｎａｒ Ｌｉｇｈｔｗａｖｅ Ｃｉｒｃｕｉｔ）基板等の比較的高価な基板を用いているため、製品コストが高くなるという欠点もある。
【０００９】
以上から、本発明の目的は、より一層の小型化が可能であり、回路の変更に容易に対応することができて、製品コストを低減できる光インタコネクション装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の光インタコネクション装置は、エピタキシャルリフトオフ（以下、ＥＬＯという）プロセスにより形成された光素子モジュールと、前記光素子モジュールを駆動する光素子駆動モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする。
【００１１】
本発明においては、光素子モジュール及び光素子駆動モジュールにはいずれも貫通孔が設けられている。そして、光素子モジュールと光素子駆動モジュールとは貫通孔内の導電体を介して電気的に接続されている。従って、光素子モジュールと光素子駆動モジュールとを立体的に配置して駆動することができる。これにより、光インタコネクション装置のより一層の小型化が可能になる。
【００１２】
また、本発明においては、各モジュール間を貫通孔内の導電体を介して配線しているので、配線長が短く、Ｓ／Ｎ比等の特性が良好である。
【００１３】
更に、各機能毎にモジュール化しておくことにより、回路の変更に容易に対応できる。更にまた、サブマウント基板として通常のプリント配線基板やフレキシブル基板を使用することが可能であり、サブマウント基板を使用しないことも可能であるので、従来に比べて製品コストを低減できる。
【００１４】
更にまた、光素子モジュールがＥＬＯプロセスにより形成されたものであるため、厚さを極めて薄くできる。このため、例えば光素子駆動モジュールをメイン基板にはんだバンプで接合する場合に、光素子駆動モジュールのメイン基板側の面に光素子モジュールを搭載することができる。これにより、光素子モジュールと導波路との間隔が極めて短くなり、光結合効率が高なる。また、ＥＬＯプロセスでは光素子モジュールを極めて小型に形成できるので、１つの光素子駆動モジュールに複数の光素子モジュールを搭載することも可能であり、ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ：波長分割多重方式）に容易に対応することが可能である。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１６】
（第１の実施の形態）
図１は本発明の第１の実施の形態の光コネクション装置の一例を示す模式図である。
【００１７】
光電気混載基板（メイン基板）１０には、光導波路１１及び電気配線（図示せず）がそれぞれ所定のパターンで形成されている。本実施の形態では、光電気混載基板１０として、ガラスエポキシプリント配線基板に高分子材料で形成されたシート状の光導波路を貼り付けたものを使用している。但し、本発明においてメイン基板はこれに限定されるものではない。
【００１８】
光導波路１１の所定の位置にはミラー１１ａが設けられており、後述する面発光半導体レーザ２１から出射された光を光導波路１１に導いたり、光導波路１１を通る光を後述するフォトダイオード２４に向けて反射するようになっている。
【００１９】
光電気混載基板１０の上にはサブマウント基板２０ａ，２０ｂがはんだバンプ１２により実装されている。本実施の形態では、サブマウント基板２０ａ，２０ｂは、例えば有機ポリマーにより形成されたリジッド基板又はフレキシブル基板である。
【００２０】
サブマウント基板２０ａの下には、ＥＬＯプロセスにより形成された厚さ１０μｍ程度の面発光半導体レーザ２１が搭載されている。この面発光半導体レーザ２１から出射された光はミラー１１ａにより反射されて光導波路１１内に導かれるようになっている。
【００２１】
また、サブマウント基板２０ａの上には面発光半導体レーザ２１を駆動する回路が形成されたドライバＩＣ２２が搭載されており、ドライバＩＣ２２の上にはＣＰＵ又はメモリ等の回路が形成されたＬＳＩ２３が搭載されている。
【００２２】
これらのサブマウント基板２０ａ、面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３は、いずれも上面及び下面に電極が設けられている。また、これらのサブマウント基板２０ａ、面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３には、上面から下面に貫通する貫通孔（図１中に破線で示す）が設けられており、一方の面側の電極は、貫通孔内の導電体を介して他方の面側の電極のうちの所定の電極と電気的に接続されている。
【００２３】
すなわち、本実施の形態においては、面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３の間、及びこれらの部品とサブマウント基板２０ａとの間の電気的接続は、各部品及びサブマウント基板２０ａに設けられた貫通孔内の導電体を介して行われる。
【００２４】
また、サブマウント基板２０ａの電気配線ははんだバンプ１２を介して光電気混載基板１０の電気配線に接続されており、これらの電気配線を介して面発光半導体レーザ２１、ドライバＩＣ２２及びＬＳＩ２３への電力の供給や電気信号の入出力が行われる。
【００２５】
これと同様に、サブマウント基板２０ｂの下にはＥＬＯプロセスにより形成された厚さ１０μｍ程度のフォトダイオード２４が搭載されており、サブマウント基板２０ｂの上にはフォトダイオード２４を駆動する回路が形成されたレシーバＩＣ２５が搭載されている。また、レシーバＩＣ２５の上にはＣＰＵ又はメモリ等の回路が形成されたＬＳＩ２６が搭載されている。
【００２６】
サブマウント基板２０ｂ、フォトダイオード２４、レシーバＩＣ２５及びＬＳＩ２６には、いずれも上面及び下面に電極が設けられている。また、これらのサブマウント基板２０ｂ、フォトダイオード２４、レシーバＩＣ２５及びＬＳＩ２６には上面から下面に貫通する貫通孔が設けられており、一方の面側の電極は、貫通孔内の導電体を介して他方の面側の電極のうちの所定の電極と電気的に接続されている。
【００２７】
また、サブマウント基板２０ｂの電気配線ははんだバンプ１２を介して光電気混載基板１０の電気配線に接続されており、これらの電気配線を介してフォトダイオード２４、レシーバＩＣ２５及びＬＳＩ２６への電力の供給及び電気信号の入出力が行われる。
【００２８】
図２は面発光半導体レーザ２１の模式断面図である。面発光半導体レーザ２１では、光出射側の面にアノード電極３１が設けられ、その裏面側にカソード電極３２が設けられている。本実施の形態では、光放出側の面に設けられたアノード電極３１は貫通孔３０内の導電体膜３５を介して裏面側の電極３３と電気的に接続している。
【００２９】
貫通孔３０は、例えば反応性イオンエッチング（ＲＩＥ）法により形成する。その後、ＣＶＤ法等により貫通孔３０内の壁面に絶縁膜３４を被着形成し、更にスパッタ法又はＣＶＤ法等により絶縁膜３４の上にＰｔ（白金）又はＡｕ（金）等の導電体膜３５を形成する。
【００３０】
図３はフォトダイオード２４の模式断面図である。フォトダイオード２４では、光受光面側にアノード電極４１及びカソード電極４２が設けられている。これらの電極４１，４２は、貫通孔４０内の導電体膜４４を介して裏面側の電極４５，４６と電気的に接続されている。なお、貫通孔４０の壁面と導電体膜４４との間には絶縁膜４３が形成されている。
【００３１】
図４はドライバＩＣ２２の模式断面図である。ドライバＩＣ２２も、一方の面から他方の面に貫通する貫通孔５０が設けられている。この貫通孔５０は、例えば反応性イオンエッチングにより形成する。そして、貫通孔５０の内壁面を覆う絶縁膜５１及び導電体膜５２を順次形成した後、一方の面側に電極５３を形成し、他方の面側に電極５５を形成する。なお、図４ではドライバＩＣ２２には１つの貫通孔しか図示していないが、実際には電力の供給や信号の伝達に必要な数の貫通孔が設けられている。
【００３２】
レシーバＩＣ２５、ＬＳＩ２３，２６にも、ドライバＩＣ２２と同様に、複数の貫通孔が設けられている。また、図２〜図４では貫通孔３０，４０，５０の内部が中空であるとしたが、貫通孔の内壁面に絶縁膜を形成した後に、貫通孔内に導電体を埋め込んでもよい。
【００３３】
本実施の形態においては、面発光半導体レーザ２１及びフォトダイオード２４は、ＥＬＯプロセスにより形成され、サブマウント基板２０ａ，２０ｂに実装される。以下、ＥＬＯプロセスについて説明する（ＩＥＥＥ Ｐｈｏｔｏｎ Ｌｅｔｔ．，１９９１，３，（１２）．ｐｐ．１１２３−１１２６）。
【００３４】
図５〜図７はＥＬＯプロセスの概要を示す模式図である。まず、図５（ａ）に示すように、ＧａＡｓ半導体基板６１上に例えばＡｌｘ Ｇａ１−ｘ Ａｓ（但し、０．３≦ｘ≦１）からなるエッチングストップ層６２を形成する。そして、エッチングストップ層６２上に、電子ビーム成長法（ＭＢＥ）又は有機金属気相成長法（ＭＯＣＶＤ）を使用してＧａＡｓ／ＡｌＡｓ系多層膜構造の面発光半導体レーザ（素子）６４を形成する。この場合、レーザ光が基板６１の下側に出射される構造とする。
【００３５】
次に、図５（ｂ）に示すように、反応性イオンエッチング法により各素子６４間を分離する。このとき、本実施の形態では、素子６４の表面からエッチングストップ層６２に到達する貫通孔を形成する。そして、ＣＶＤ法又はスパッタ法により、貫通孔の壁面を被覆する絶縁膜及び導電体膜を形成する（図２参照）。
【００３６】
次に、図５（ｃ）に示すように、素子６４の上面に所定の電極６５を形成する。
【００３７】
次に、図６（ａ）に示すように、素子６４をワックス６６で覆う。そして、塩素系のガスを使用し、図６（ｂ）に示すように、半導体基板６１を裏面側からエッチングストップ層６２までエッチングする。更に、ガス種を替えて反応性イオンエッチングを継続し、エッチングストップ層６１を除去する。その後、素子６４の裏面側に電極を形成する。
【００３８】
次に、図６（ｃ）に示すように、素子６４を例えば半導体を使用して形成したダイアフラム６７へ転写する。その後、ワックス６６を除去する。
【００３９】
次いで，図７に示すように、ダイアフラム６７の裏側から所望の光素子６４をピンで押し出し、光素子をサブマウント基板６８上に搭載する。
【００４０】
このようにしてＥＬＯプロセスで形成した光素子は厚さが１０μｍ程度であり、従来の一般的な光素子（厚さが１００μｍ程度）に比べて極めて薄くできる。
【００４１】
なお、上記の例では図５（ｂ）の工程で、光が基板６１の下側に出射されるように素子６４を構成するものとしたが、光が基板６１の上側に出射されるように構成した場合は、２回のワックス工程を行って素子６４の向きを反転させればよい。
【００４２】
本実施の形態では、光インタコネクション装置を構成する面発光半導体レーザ２１、サブマウント基板２０ａ，２０ｂ、ドライバＩＣ２２、フォトダイオード２４、レシーバＩＣ２５及びＬＳＩ２３，２６がいずれも貫通孔を有し、これらの貫通孔内の導電体を介して各部品間が電気的に接続されるので、各部品を立体的に配置して駆動することができる。これにより、光インタコネクション装置を従来に比べて小型化することができる。
【００４３】
また、本実施の形態では、インタコネクションモジュールとサブマウント基板２０ａ，２０ｂとをワイヤボンディング等で接続する工程が不要であり、組み立てが容易である。
【００４４】
更に、本実施の形態においては、各部品間を貫通孔内の導電体を介して接続するので、配線長が短縮される。これにより、従来に比べてより一層の高速動作が可能になるとともに、Ｓ／Ｎ比等の特性が向上する。更にまた、本実施の形態においては各機能を個別のモジュールとしているので、回路の変更に容易に対応することができると共に、製品の信頼性を向上させることができる。
【００４５】
また、本実施の形態においては、セラミック基板やシリコンＰＬＣ基板等が不要であり、製品コストを削減することができる。
【００４６】
なお、上記実施の形態では面発光半導体レーザ２１とドライバＩＣ２２とがサブマウント基板２０ａを挟んで配置され、フォトダイオード２４とレシーバＩＣ２５とがサブマウント基板２０ｂを挟んで配置されている場合について説明したが、図８に示すように、電気配線が形成された基板１５上に、ドライバＩＣ２２及び面発光半導体レーザ２１を重ねて搭載したサブマウント基板２０ａ、並びにレシーバＩＣ２５及びフォトダイオード２４を重ねて搭載したサブマウント基板２０ｂを実装してもよい。但し、図８に示す例では、基板１５とは別に、導波路１７ａが設けられた基板１７を用意する必要がある。また、図８に示す光インタコネクション装置の場合は、ＣＰＵ及びメモリ等のＬＳＩ（図示せず）は基板１５上に搭載されており、はんだバンプ１２ａを介してドライバＩＣ２２及びレシーバＩＣ２５に電気的に接続される。
【００４７】
（第２の実施の形態）
図９は本発明の第２の実施の形態の光インタコネクション装置を示す模式図、図１０は図９中に丸印で示す部分の拡大図である。
【００４８】
光電気混載基板７０には光導波路７１及び電気配線（図示せず）がそれぞれ所定のパターンで形成されている。光導波路７１の所定の位置にはミラー７１ａが設けられており、面発光半導体レーザ８１から出射された光を光導波路７１に導いたり、光導波路７１を通る光をフォトダイオード８３に向けて反射するようになっている。
【００４９】
本実施の形態においては、面発光半導体レーザ８１及びフォトダイオード８３は光電気混載基板７０の上に直接はんだバンプで接合されている。すなわち、図１０に示すように、光電気混載基板７０には面発光半導体レーザ８１及びフォトダイオード８３を接続するための電極７０ａが設けられており、面発光半導体レーザ８１及びフォトダイオード８３に設けられた電極８０ａとはんだバンプ７３により接合されている。なお、面発光半導体レーザ８１の光出射側の面に段差がある場合は、ポリイミド等により段差を無くすことが好ましい。
【００５０】
面発光半導体レーザ８１の上にはドライバＩＣ８２が搭載されており、フォトダイオード８３の上にはレシーバＩＣ８４が搭載されている。これらの面発光半導体レーザ８１、ドライバＩＣ８２、フォトダイオード８３及びレシーバＩＣ８４にはいずれも貫通孔（図９に破線で示す）が設けられている。これらの貫通孔内の導電体を介して光電気混載基板７０の電気配線と面発光半導体レーザ８１、ドライバＩＣ８２、フォトダイオード８３及びレシーバＩＣ８４の電極とが電気的に接続される。
【００５１】
なお、本実施の形態では、ＣＰＵ及びメモリ等のＬＳＩ（図示せず）は光電気混載基板７０上に搭載され、光電気混載基板７０の電気配線と面発光半導体レーザ８１及びフォトダイオード８３の貫通孔を介してドライバＩＣ８２及びレシーバＩＣ８４に接続されている。
【００５２】
本実施の形態においては、サブマウント基板を使用せず、光電気混載基板７０の上に各光コネクションモジュールが立体的に配置されているので、第１の実施の形態に比べて、光導波路７１と面発光半導体レーザ８１及びフォトダイオード８３とのアライメントが自己整合的に行われ、アライメント工程が削減できるという利点がある。すなわち、図１１に示すように、光電気混載基板７０の電極７０ａと面発光半導体レーザ８１（又は、フォトダイオード８３）の電極８０ａとをはんだバンプ７３で接合する場合に、光電気混載基板７０に対し面発光半導体レーザ８１（又はフォトダイオード８３）の位置が若干ずれていたとしても、はんだバンプ７３の表面張力により面発光半導体レーザ８１（又はフォトダイオード８３）の位置が自動的に所定の位置に修正される。これにより、面発光半導体レーザ８１及びフォトダイオード８３と光導波路とのアライメントを調整する工程が不要になり、製造コストが削減される。
【００５３】
また、本実施の形態においては、サブマウント基板が不要であるため、第１の実施の形態に比べてより一層の低コスト化が可能である。
【００５４】
なお、本実施の形態ではＣＰＵ又はメモリ等のＬＳＩが光電気混載基板７０上に搭載されている場合について説明したが、第１の実施の形態と同様に、ドライバＩＣ８２及びレシーバＩＣ８４の上にＣＰＵ又はメモリ等の回路が形成されたＬＳＩを搭載するようにしてもよい。
【００５５】
（第３の実施の形態）
図１２は本発明の第３の実施の形態の光インタコネクション装置の構成を示す模式図である。
【００５６】
本実施の形態においては、ドライバＩＣ９２がはんだバンプ７３により光電気混載基板７０の上に接合されている。このドライバＩＣ９２の下面側には、ＥＬＯプロセスにより形成された厚さが約１０μｍの面発光半導体レーザ９１が搭載されている。
【００５７】
これと同様に、レシーバＩＣ９４がはんだバンプ７３により光電気混載基板７０の上に接合されている。このレシーバＩＣ９４の下面側に、ＥＬＯプロセスにより形成された厚さが約１０μｍのフォトダイオード９３が搭載されている。
【００５８】
光電気混載基板７０とドライバＩＣ９２及びレシーバＩＣ９４との間隔は例えば３０μｍ程度であり、面発光半導体レーザ９１及びフォトダイオード９２は光導波路７１から極めて近い位置に配置される。本実施の形態においても、他の実施の形態と同様の効果を得ることができる。
【００５９】
なお、上記実施の形態ではいずれも１つのドライバＩＣ又はレシーバＩＣに１つの光素子モジュールが搭載されている場合について説明したが、１つのドライバＩＣ又はレシーバＩＣに複数の光素子モジュールを搭載してもよい。例えば、図１３に示すように、ドライバＩＣ９５の上に出力光の波長λ１ ，λ２ ，λ３ が相互に異なる複数の面発光半導体レーザ９６ａ，９６ｂ，９６ｃを搭載してもよい。これにより、ＷＤＭに容易に対応することができる。
【００６０】
（付記１）エピタキシャルリフトオフプロセスにより形成された光素子モジュールと、前記光素子モジュールを駆動する光素子駆動モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。
【００６１】
（付記２）メイン基板と、前記メイン基板に実装されたサブマウント基板と、エピタキシャルリフトオフプロセスにより形成され、前記サブマウント基板の一方の面側に搭載された光素子モジュールと、前記サブマウント基板の他方の面側に搭載された光素子駆動モジュールとを有し、前記サブマウント基板、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記サブマウント基板の配線、前記光素子モジュール及び前記光素子駆動モジュールは、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。
【００６２】
（付記３）メイン基板と、前記メイン基板に実装されたサブマウント基板と、前記サブマウント基板の一方の面側に搭載された光素子駆動モジュールと、エピタキシャルリフトオフプロセスにより形成され、前記光素子駆動モジュールに搭載された光素子モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記サブマウント基板の配線、前記光素子モジュール及び前記光素子駆動モジュールは、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。
【００６３】
（付記４）前記サブマウント基板がはんだバンプにより前記メイン基板に実装されていることを特徴とする付記２又は３に記載の光インタコネクション装置。
【００６４】
（付記５）メイン基板と、前記メイン基板上に搭載された光素子駆動モジュールと、エピタキシャルリフトオフプロセスにより形成され、前記光素子駆動モジュールに搭載された光素子モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、前記第１の面から前記第２の面に貫通する貫通孔と、前記貫通孔内に形成されて前記第１の電極と前記第２の電極とを電気的に接続する導電体とを有することを特徴とする光インタコネクション装置。
【００６５】
（付記６）前記光素子駆動モジュールが、はんだバンプにより前記メイン基板に接続されていることを特徴とする付記５に記載の光インタコネクション装置。
【００６６】
（付記７）メイン基板と、エピタキシャルリフトオフプロセスにより形成され、前記メイン基板上に搭載された光素子モジュールと、前記光素子モジュール上に搭載された光素子駆動モジュールとを有し、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、前記第１の面から前記第２の面に貫通する貫通孔と、前記貫通孔内に形成されて前記第１の電極と前記第２の電極とを電気的に接続する導電体とを有することを特徴とする光インタコネクション装置。
【００６７】
（付記８）前記光素子モジュールが、はんだバンプにより前記メイン基板に接続されていることを特徴とする付記７に記載の光インタコネクション装置。
【００６８】
（付記９）１つの光素子駆動モジュールに対し、複数個の前記光素子モジュールを有することを特徴とする付記１乃至８のいずれか１項に記載の光インタコネクション装置。
【００６９】
【発明の効果】
以上説明したように、本発明の光インタコネクション装置によれば、光素子モジュール及び光素子駆動モジュールに貫通孔が設けられており、各モジュール間が貫通孔内の導電体を介して接続するようになっているので、メイン基板又はサブマウント基板に光素子モジュール及び光素子駆動モジュールを立体的に搭載することができる。これにより、光インタコネクション装置を従来に比べて小型化できると共に、回路の変更に容易に対応することができる。また、サブマウント基板として通常のプリント配線基板を使用したり、サブマウント基板を使用しないことができるので、製品コストを低減できる。
【００７０】
更に、本発明においては、光素子モジュールがＥＬＯプロセスにより形成されたものであるので、素子サイズが小さく、１つの光素子駆動モジュールに対し複数の素子を搭載することができる。これにより、ＷＤＭに容易に対応することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の光コネクション装置の一例を示す模式図である。
【図２】図２は第１の実施の形態で用いた面発光半導体レーザの模式断面図である。
【図３】図３は第１の実施の形態で用いたフォトダイオードの模式断面図である。
【図４】図４は第１の実施の形態で用いたドライバＩＣの模式断面図である。
【図５】図５はＥＬＯプロセスの概要を示す模式図（その１）である。
【図６】図６はＥＬＯプロセスの概要を示す模式図（その２）である。
【図７】図７はＥＬＯプロセスの概要を示す模式図（その３）である。
【図８】図８は第１の実施の形態の他の変形例を示す模式図であり、サブマウント基板の一方の面側に２つの光インタコネクションモジュールを積み重ねて搭載した例を示している。
【図９】図９は本発明の第２の実施の形態の光インタコネクション装置を示す模式図である。
【図１０】図１０は図９中に丸印で示す部分の拡大図である。
【図１１】図１１は、はんだバンプの表面張力により面発光半導体レーザの位置が自動的に調整されるようすを示す模式図である。
【図１２】図１２は本発明の第３の実施の形態の光インタコネクション装置の構成を示す模式図である。
【図１３】図１３は、１つのドライバＩＣに出力光の波長が相互に異なる複数の面発光半導体レーザを搭載した例を示す模式図である。
【符号の説明】
１０，７０…光電気混載基板、
１１，１７ａ，１７ｂ，７１…光導波路、
１１ａ，７１ａ…ミラー、
１２，７３…はんだバンプ、
２０ａ，２０ｂ，６８…サブマウント基板、
２１，８１，９１，９６ａ，９６ｂ，９６ｃ…面発光半導体レーザ（ＶＣＳＥＬ）、
２２，８２，９２，９５…ドライバＩＣ，
２３，２６…ＬＳＩ、
２４，８３，９３…フォトダイオード、
２５，８４，９４…レシーバＩＣ，
３０，４０，５０…貫通孔、
３１，３２，３３，４１，４２，４５，４６，５３，５５，６５，７０ａ，８０ａ…電極、
３４，４３，５１…絶縁膜、
３５，４４，５２…導電体膜、
６１…ＧａＡｓ基板、
６２…エッチングストップ層、
６６…ワックス、
６７…ダイアフラム。
Claims (6)
- エピタキシャルリフトオフプロセスにより形成された光素子モジュールと、
前記光素子モジュールを駆動する光素子駆動モジュールとを有し、
前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。 - メイン基板と、
前記メイン基板に実装されたサブマウント基板と、
エピタキシャルリフトオフプロセスにより形成され、前記サブマウント基板の一方の面側に搭載された光素子モジュールと、
前記サブマウント基板の他方の面側に搭載された光素子駆動モジュールとを有し、
前記サブマウント基板、前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記サブマウント基板の配線、前記光素子モジュール及び前記光素子駆動モジュールは、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。 - メイン基板と、
前記メイン基板に実装されたサブマウント基板と、
前記サブマウント基板の一方の面側に搭載された光素子駆動モジュールと、
エピタキシャルリフトオフプロセスにより形成され、前記光素子駆動モジュールに搭載された光素子モジュールとを有し、
前記光素子モジュール及び前記光素子駆動モジュールは、いずれも一方の面から他方の面に貫通する貫通孔を有し、前記サブマウント基板の配線、前記光素子モジュール及び前記光素子駆動モジュールは、前記貫通孔内の導電体を介して電気的に接続されていることを特徴とする光インタコネクション装置。 - メイン基板と、
前記メイン基板上に搭載された光素子駆動モジュールと、
エピタキシャルリフトオフプロセスにより形成され、前記光素子駆動モジュールに搭載された光素子モジュールとを有し、
前記光素子モジュール及び前記光素子駆動モジュールは、いずれも第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、前記第１の面から前記第２の面に貫通する貫通孔と、前記貫通孔内に形成されて前記第１の電極と前記第２の電極とを電気的に接続する導電体とを有することを特徴とする光インタコネクション装置。 - メイン基板と、
エピタキシャルリフトオフプロセスにより形成され、前記メイン基板上に搭載された光素子モジュールと、
前記光素子モジュール上に搭載された光素子駆動モジュールとを有し、
前記光素子モジュール及び前記光素子駆動モジュールは、いずれも第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、前記第１の面から前記第２の面に貫通する貫通孔と、前記貫通孔内に形成されて前記第１の電極と前記第２の電極とを電気的に接続する導電体とを有することを特徴とする光インタコネクション装置。 - １つの光素子駆動モジュールに対し、複数個の前記光素子モジュールを有することを特徴とする請求項１乃至５のいずれか１項に記載の光インタコネクション装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182142A JP2004031455A (ja) | 2002-06-21 | 2002-06-21 | 光インタコネクション装置 |
| US10/465,812 US6912333B2 (en) | 2002-06-21 | 2003-06-20 | Optical interconnection apparatus and interconnection module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182142A JP2004031455A (ja) | 2002-06-21 | 2002-06-21 | 光インタコネクション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004031455A true JP2004031455A (ja) | 2004-01-29 |
Family
ID=31178778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002182142A Withdrawn JP2004031455A (ja) | 2002-06-21 | 2002-06-21 | 光インタコネクション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004031455A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776848B1 (ko) * | 2004-08-17 | 2007-11-16 | 가부시끼가이샤 도시바 | 전송선로 실장체 |
| US7489514B2 (en) | 2004-08-17 | 2009-02-10 | Kabushiki Kaisha Toshiba | LSI package equipped with interface module, interface module and connection holding mechanism |
| US7801396B2 (en) | 2004-02-26 | 2010-09-21 | Shinko Electric Industries Co., Ltd. | Optoelectric composite substrate and method of manufacturing the same |
| US8159835B2 (en) | 2008-12-25 | 2012-04-17 | Mitsubishi Electric Corporation | Laser apparatus |
| JP2013182990A (ja) * | 2012-03-01 | 2013-09-12 | Denso Corp | 半導体装置および基板組立体 |
| JP2014038910A (ja) * | 2012-08-13 | 2014-02-27 | Toshiba Corp | 光電気集積パッケージモジュール |
-
2002
- 2002-06-21 JP JP2002182142A patent/JP2004031455A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7873245B2 (en) | 2004-02-26 | 2011-01-18 | Shinko Electric Industries Co., Ltd. | Optoelectric composite substrate and method of manufacturing the same |
| KR100776848B1 (ko) * | 2004-08-17 | 2007-11-16 | 가부시끼가이샤 도시바 | 전송선로 실장체 |
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