WO2005020315A1 - 素子接合用基板、素子接合基板及びその製造方法 - Google Patents

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WO2005020315A1
WO2005020315A1 PCT/JP2004/011775 JP2004011775W WO2005020315A1 WO 2005020315 A1 WO2005020315 A1 WO 2005020315A1 JP 2004011775 W JP2004011775 W JP 2004011775W WO 2005020315 A1 WO2005020315 A1 WO 2005020315A1
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WO
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layer
metal
substrate
solder
forming
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PCT/JP2004/011775
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Hiroki Yokoyama
Yasuko Takeda
Reo Yamamoto
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Tokuyama Corporation
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    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • Element bonding substrate element bonding substrate, and method of manufacturing the same
  • the present invention relates to an element bonding substrate for bonding and fixing elements, an element bonding substrate in which elements are bonded to the substrate, and a method for manufacturing the same.
  • first and second base metal layers which are firmly bonded to the ceramic substrate by metallization are formed, and then the base is formed.
  • an electrode layer made of a noble metal such as gold is formed on a metal layer, and an element is attached to the electrode layer.
  • a soldering method for such an element a reflow method is often used in terms of efficiency, so that a solder layer having a specific pattern for bonding the element is previously formed on the electrode layer of the substrate. It must be formed.
  • solder layer formed on such a substrate for a reflow method also needs to be formed in a very small area with high precision using thin film technology.
  • the solder layer is generally formed by sequentially laminating various metal thin film layers so that the desired solder composition is obtained when the solder layer is melted.
  • a solder layer is referred to as a “thin film solder layer”
  • a ceramic substrate having the thin film solder layer formed on an electrode layer is referred to as a “ceramic substrate with a thin film solder layer”.
  • solder layer in such a ceramic substrate having a thin-film laminated solder layer a substrate on which an Au—Sn-based thin-film laminated solder layer is formed (see Patent Document 1), a Sn having a melting point of 183 ° C. —Substrate on which a thin-film laminated solder layer that gives 37% by weight Pb eutectic solder or tin and tin (hereinafter collectively referred to as Sn—Pb eutectic solder) to which a small amount of dissimilar metal is added at the time of melting is formed.
  • Sn—Pb eutectic solder a substrate on which an Au—Sn-based thin-film laminated solder layer is formed
  • the above-mentioned Sn-Pb eutectic solder is the most common and widely used solder for the electronic industry, and has a thin-film laminated solder layer (for example, a solder layer in which a Pb layer and a Sn layer are alternately laminated as shown in FIG. 12). ), The element can be bonded with high bonding strength.
  • Pb-free solder containing no lead component has been used.
  • a solder having a melting point equivalent to that of the solder is also desired from the viewpoint of an alternative to the Sn—Pb eutectic solder.
  • a Sn—Zn—In solder is used.
  • Patent Document 3 and Sn—Ag—Bi-based solder are known.
  • these solders are alloy solders prepared so as to have a predetermined composition in advance, and there is no known example of the thin-film laminated solder layer as described above.
  • solder layer made of an alloy solder having been adjusted to a predetermined composition in advance
  • alloy solder layer is distinguished from the above-described thin-film laminated solder layer.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-373960
  • Patent Document 2 JP-A-5-186884
  • Patent Document 3 JP-A-7-155984
  • Patent Document 4 JP 2003-200288 A
  • Pb-free is an important technical issue for ceramic substrates with a thin-film laminated solder layer, and from a thin-film laminated solder layer that gives Sn-Pb eutectic solder during melting to a Pb-free thin-film laminated solder layer. It is desired to change
  • the entire thin-layer solder layer has a predetermined solder composition in a molten state, its performance is greatly affected by the layer structure, unlike the case of an alloy solder layer. It is also evident from the comparison between Examples and Comparative Examples. For example, even if a high bonding strength can be obtained with an alloy solder layer, the same composition as that of the alloy solder layer is given during melting. In many cases, sufficient bonding strength cannot be obtained with a thin-film laminated solder layer formed in such a manner.
  • the process of bonding the element to a ceramic substrate having a Sn-Pb eutectic thin-film laminated solder layer has been completed, and the transition from the Sn-Pb eutectic thin-film laminated solder layer to a Pb-free thin-film laminated solder layer has been completed.
  • the melting point of the Pb-free thin film laminated solder layer used must be 170-230 ° C, preferably 180-200 ° C.
  • the present inventors have conducted intensive studies in order to solve the above problems. As a result, they came to the knowledge that the melting point of Sn-Pb eutectic solder can be made almost the same as that of Sn-Pb eutectic solder by adding metals such as Bi and In to Pb-free solder such as Sn-based solder containing Au. . However, it has been found that the thin film laminated solder layer to which these metals are added has a problem that the bonding strength when the element is soldered is low.
  • the gist of the present invention is as follows.
  • An element bonding substrate comprising a substrate having an electrode layer and a solder layer formed on the electrode layer,
  • a base metal consisting of (i) Sn, (ii) Sn and Au or (iii) In;
  • a Pb-free solder layer comprising
  • An element bonding substrate in which the thickness of the solder layer is 11 to 15 m and the surface roughness (Ra) is 0.11 m or less.
  • a basic metal layer consisting of (i) Sn, (ii) Sn and Au or (iii) In,
  • One or more low-melting metal layers At least one metal selected from the group consisting of Bi, In (only when the base metal is Sn or Sn and Au), Zn, Au (only when the base metal is In) and Sb
  • One or more low-melting metal layers At least one metal selected from the group consisting of Bi, In (only when the base metal is Sn or Sn and Au), Zn, Au (only when the base metal is In) and Sb
  • At least one kind of metal power selected from the group consisting of Ag, Ni, Fe, Al, Cu and Pt, and at least one surface smoothing metal layer,
  • each of the low melting point metal layers is adjacent to any one of the surface smoothing metal layers.
  • a base metal consisting of (i) Sn, (ii) Sn and Au or (iii) In;
  • the solder layer forming step includes a step of forming a layer made of the base metal, a step of forming Bi, In (only when the base metal is Sn or Sn and Au), Zn, Au (when the base metal is In). And forming a low melting point metal layer having at least one metal force selected from the group consisting of: Sb and Sb; and at least one type of metal selected from the group consisting of Ag, Ni, Fe, Al, Cu, and Pt.
  • a base metal consisting of (i) Sn, (ii) Sn and Au or (iii) In;
  • the solder layer forming step includes a step of forming a layer made of the base metal, a step of forming Bi, In (only when the base metal is Sn or Sn and Au), Zn, Au (when the base metal is In). And forming a low melting point metal layer having at least one metal force selected from the group consisting of: Sb and Sb; and at least one type of metal selected from the group consisting of Ag, Ni, Fe, Al, Cu, and Pt.
  • the device bonding substrate of the present invention is a device bonding substrate comprising a substrate having an electrode layer and a solder layer formed on the electrode layer, wherein the solder layer force (1) (i) Basic metal consisting of Sn, (ii) Sn and Au or (iii) In; (2) Bi, In (only when the basic metal is Sn or Sn and Au), Zn, Au (basic metal And at least one metal selected from the group consisting of: Sb, and (3) at least one metal selected from the group consisting of Ag, Ni, Fe, Al, Cu, and Pt; And a Pb-free solder layer comprising: 11 15 / ⁇ and a surface roughness (Ra) of 0.11 m or less.
  • the solder layer force (1) (i) Basic metal consisting of Sn, (ii) Sn and Au or (iii) In; (2) Bi, In (only when the basic metal is Sn or Sn and Au), Zn, Au (basic metal And at least one metal selected from the group consisting of:
  • the “substrate having an electrode layer” in the present invention is not particularly limited as long as it is a substrate on which an electrode layer made of a noble metal serving as an electrode is formed on a part of or the entire surface thereof.
  • ceramic substrates or Si substrates such as aluminum nitride, alumina, and SiC, especially with a surface roughness Ra of 0.05 ⁇ m or less and Rmax of 0.2 ⁇ m or less
  • Ra surface roughness
  • Rmax of 0.2 ⁇ m or less
  • Au which has an extremely low power conduction resistance, such as Au, Ag, Pd, and Pt.
  • the noble metal electrode layer is generally formed directly or indirectly on a base metal layer firmly bonded to a ceramics substrate.
  • an electrode pattern made of a high melting point metal paste such as tungsten or molybdenum is printed on an alumina green sheet, and the pattern is simultaneously sintered with the green sheet, and if necessary, a nickel layer is formed on the high melting point metal layer.
  • a noble metal electrode layer of gold or the like formed thereon can be suitably used.
  • the electrode pattern is basically formed by sputtering or the like on the surface of the sintered substrate after molding by adding a sintering aid to aluminum nitride powder.
  • a metal layer first underlayer
  • a layer mainly composed of platinum is formed on the first underlayer by a sputtering method or the like.
  • the metallized substrate obtained by forming the electrode layer of gold or the like on the platinum layer as the second underlayer and further forming the electrode layer by sputtering or the like can be suitably used.
  • the thickness of the solder layer in the present invention is 1 15 / zm, and from the viewpoint of precise bonding of elements and bonding strength, 2-8 ⁇ m is preferable. If the thickness of the solder layer is less than L m, sufficient bonding strength may not be obtained. If the thickness is more than 15 m, the amount of solder is too large. In some cases, a problem of blocking the upper surface (which also serves as a light emitting surface in a semiconductor device) may occur.
  • the surface roughness (Ra) of the solder layer in the present invention is 0.11 ⁇ m or less, preferably 0.06 ⁇ m or less, particularly preferably 0.05 ⁇ m or less. With such a surface roughness (Ra) of the solder layer, high bonding strength can be obtained when the element is soldered, but if it exceeds 0.11 m, high bonding strength cannot be obtained. Sometimes. Furthermore, the bonding strength is also sensitive to the surface shape of the solder layer.In addition to the above range of Ra, Rmax is preferably 0.90 m or less, and more preferably 0.55 m or less. is there.
  • the surface roughness (Ra) is an arithmetic average value of the surface irregularities based on the center plane of the measurement range, and is a parameter representing the shape and size of the surface irregularities by numerical values.
  • Rma X is the difference in height between the highest point and the lowest point on the surface.
  • the measurement of surface roughness (Ra) and Rmax is performed using AFM (atomic force microscope).
  • AFM can measure the surface topography three-dimensionally at the atomic-level (A order) resolution, and knows the exact surface roughness (Ra) and Rmax by processing the resulting three-dimensional profile. be able to.
  • Base metal is the base metal of solder and determines the basic melting point. It is a component that develops basic bonding strength.
  • As the base metal (i) Sn, (ii) Sn and Au or (iii) In can be used. However, because the reliability after bonding is high, (i) Sn or (ii) Sn and Preferably, Au is used.
  • the content of the base metal in the solder layer is preferably from 10 to 95% by weight, particularly from 34 to 90% by weight, based on the total weight of the solder layer.
  • the content ratio of Sn and Au is preferably 80 to 99% by weight and Au is 112 to 20% by weight based on the total weight of the base metal.
  • Sn is 87-97% by weight and Au is 3-13% by weight.
  • the low melting point metal has a function of lowering the melting point of the solder layer.
  • the metal having a low melting point is at least one metal selected from the group consisting of Bi, In, Zn, Au and Sb.
  • In is used only when the base metal is Sn, or Sn and Au, and Au is used as the low melting point metal when the base metal is In. Limited.
  • As the metal having a low melting point it is preferable to use Bihara Bi, which has a high melting point lowering effect on all basic metals.
  • the base metal is Sn or Sn and Au
  • In and In can be suitably used in addition to Bi. In has the following advantages: not only the effect of lowering the melting point, but also softness itself!
  • the content of the metal having a low melting point is preferably 0.1 to 30% by weight, particularly 3 to 16% by weight based on the total weight of the solder layer. It is. With such a low melting point metal content, the melting point of the solder layer can be 170-230 ° C, preferably 180-200 ° C. When the content of the metal having a low melting point is small, the melting point of the solder layer tends to be high. When the content is lower than the above range, the melting point of the solder layer often exceeds 230 ° C.
  • the surface smoothing metal has a function of smoothing the surface of the solder layer. It is preferable to use Ag as the surface smoothing metal because the surface smoothing effect has a high squeezing force and an effect of lowering the melting point.
  • the content of the surface smoothing metal is based on the total weight of the solder layer from the viewpoint of its smoothing effect. It is preferably 4.9 to 60% by weight, especially 7 to 50% by weight.
  • solder layer is less than 20% by weight, more preferably less than 10% by weight based on the total weight of the solder layer, Ga, Pd, P, Mn, Cr, Ti And rare earth and other components.
  • the element bonding substrate of the present invention having a solder layer having the above-described characteristics enables high-strength element soldering to be performed in a temperature range of 170 to 230 ° C. It can be applied without changing the reflow process for crystal solder.
  • the existence form of the above various components contained in the solder layer in the present invention is not particularly limited. That is, the solder layer may be, for example, the above-described thin-film solder layer or an alloy solder layer. However, since a solder layer having a fine pattern can be formed with high accuracy, the solder layer may be a thin-film solder layer. Preferred ⁇ .
  • the method for forming the thin film laminated solder layer is not particularly limited, and for example, a sputtering method, an ion plating method, a vapor deposition method, a CVD method, and a plating method are suitable.
  • the solder layer in the present invention is a thin-film laminated solder layer
  • the solder layer includes (1) a basic metal layer made of (0 Sn, (ii) Sn and Au or (iii) In, and (2) Bi , In (only when the base metal is Sn or Sn and Au), Zn, Au (only when the base metal force is n), and at least one kind of metal force selected from the group consisting of Sb 1
  • one or more surface smoothing metal layers also having at least one kind of metal force selected from the group consisting of Ag, Ni, Fe, Al, Cu and Pt
  • each of the low melting point metal layers is adjacent to any of the surface smoothing metal layers.
  • the basic metal layer is made of Sn and Au
  • the basic metal layer is made of Sn and Au.
  • multiple layers containing one or more Sn layers and one or more Au layers May be a structure.
  • the above-mentioned Ga, Pd, P, Mn, Cr, Ti, optional components such as the rare earth may be introduced during the formation of the basic metal layer.
  • the layer structure in which the low melting point metal layer is adjacent to the surface smoothing metal layer includes a layer structure in which the surface smoothing metal layer is present on the low melting point metal layer, and a low melting point metal layer.
  • a layer structure in which a surface smoothing metal layer exists below the layer There are three types: a layer structure in which a surface smoothing metal layer exists below the layer, and a layer structure in which a surface smoothing metal layer exists above and below the low melting point metal layer.
  • the low layer is formed on a layer other than the surface smoothing metal layer (such as a Pb-free solder layer). A melting metal layer is formed.
  • the low melting point metal layer formed at this time is partially agglomerated, and the surface is roughened without forming a clean continuous layer.
  • a surface smoothing metal layer is further formed thereon, it is probably This is probably due to the interaction between the low melting point metal and the surface smoothing metal, but the surface roughness is repaired and a smooth surface is formed.
  • the metal layer having a low melting point is formed on the metal layer having a smooth surface when forming a thin-film laminated solder layer. .
  • the formed low-melting metal layer becomes a smooth continuous layer, though aggregation occurs to some extent.
  • the low-melting metal layer included in the solder layer is adjacent to the surface smoothing metal layer, the low-melting metal layer temporarily aggregates due to the force of forming a continuous surface with a smooth surface. Even a discontinuous layer is repaired by a surface smoothing metal layer further laminated thereon to provide a smooth surface. Therefore, the finally obtained solder layer has a high surface smoothness, and exhibits a large bonding force at the time of element bonding.
  • a layer structure in which a surface smoothing metal layer exists above and below the low melting point metal layer is particularly preferable because it gives a solder layer having the highest smoothness and a large bonding force.
  • the metal layer having a low melting point when the metal layer having a low melting point is not adjacent to any of the metal layers having a smooth surface, the metal layer having a low melting point may be agglomerated and repaired during the formation of the thin-film laminated solder layer. Therefore, the surface smoothness of the finally obtained solder layer is lowered, and a large bonding force may not be obtained at the time of element bonding. As a result, soldering in the temperature range of 170-230 ° C with high joint strength may not be possible.
  • a layer for example, Pt
  • a noble metal other than the noble metal constituting the electrode layer and a transition metal are arranged between the substrate having the electrode layer and the solder layer in the order of the electrode layer side force.
  • An adhesive layer for example, Ti
  • a layer structure in which the layers 522 are stacked in this order is preferable.
  • the thickness of each layer may be appropriately determined in consideration of the overall composition.
  • the AulO—Sn layer 501 located closer to the substrate is closer to the far side.
  • the thickness of the AulO—Sn layer 504 is preferably 1Z32-1Z2.
  • the thickness of the surface smoothing metal layer 500 which is the lowest layer in the solder layer, is preferably 0.1 to 5 ⁇ m, particularly preferably 0.2 to 3 ⁇ m. It is. If the thickness force of the layer is less than 0.1 ⁇ m, the surface smoothing effect is low, and even if it is 5 ⁇ m or more, the effect is almost the same as that of 0.2 to 3 ⁇ m.
  • the surface smoothing metal layer preferably has an Ag force.
  • the method for producing the element bonding substrate of the present invention is not particularly limited. For example, after a solder layer having the above composition is formed on the electrode layer of a substrate having an electrode layer, the thickness and the surface roughness satisfy the above conditions. Can be obtained by polishing the surface of the solder layer so that the device bonding substrate can be obtained simply and with high yield with good reproducibility.
  • the following method (the manufacturing method of the present invention) It is preferable to employ That is, on the electrode layer of the substrate having an electrode layer, a basic metal consisting of (1) (i) Sn, (ii) Sn and Au or (iii) In, and (2) Bi, In (where the basic metal is (3) Ag, Ni, Fe and at least one metal selected from the group consisting of Sn, or Sn and Au), Zn, Au (only when the base metal is In) and Sb.
  • a Pb-free solder layer comprising at least one metal selected from the group consisting of Al, Cu and Pt and having a thickness of 115 ⁇ m and a surface roughness (Ra) of 0.11 ⁇ m or less.
  • a method for manufacturing a device bonding substrate comprising a solder layer forming step of forming a base layer, wherein the solder layer forming step includes a step of forming a layer made of the basic metal, A low melting point metal layer having at least one metal selected from the group consisting of Sn, or Sn and Au), Zn, Au (only when the base metal is In) and Sb Forming at least one metal layer selected from the group consisting of Ag, Ni, Fe, Al, Cu and Pt. It is preferable to employ a method of performing any one of the steps of forming the surface smoothing metal layer immediately before the step of forming the melting point metal layer and immediately after or after Z.
  • the solder layer is not directly formed on the electrode layer of the substrate having the electrode layer.
  • Such an adhesive layer may be formed, and the solder layer may be formed on the adhesive layer.
  • the method of joining a device such as a semiconductor device to the device joining substrate of the present invention is not particularly limited, and a known soldering method can be adopted without any limitation. It is preferable that a device having an electrode on the solder layer of the element bonding substrate of the present invention is mounted so that the electrode contacts the solder layer, and then subjected to reflow soldering.
  • reflow soldering means that solder is supplied in advance to a predetermined land on a board, component electrodes, or both, and after the components are fixed at a predetermined position on the board, the solder is applied. It is a method of melting (flowing) and joining the component and the board.
  • the method of reflowing the solder is not particularly limited, and a method using a reflow conveyor, a method using a hot plate, a vapor reflow method, or the like can be adopted.
  • the heating temperature and heating time may be appropriately determined according to the type of solder to be used, but when the element bonding substrate of the present invention is used, the ceramic having the Sn-Pb eutectic thin film laminated structure solder pattern is used. Good soldering can be performed at substantially the same temperature as when the element is bonded to the substrate, specifically at 170 to 230 ° C, more preferably 180 to 200 ° C.
  • an element having an electrode made of a metal or the like that can be joined by solder is used.
  • Specific examples include electrical components such as resistors and capacitors having electrodes that can be directly connected to other electrical wiring, and semiconductor elements.
  • the above-mentioned electrode is made of gold, and many electrodes are not limited to this.
  • the surface smoothing metal diffuses throughout the molten solder layer when the solder layer is heated and melted in the above-described element bonding method. At this time, not all of the surface smoothing metal constituting the surface smoothing metal layer is necessarily diffused, and the surface smoothing metal may remain in a layer form near the bottom surface of the smoothing metal layer.
  • FIG. 1 is a cross-sectional view of a typical element bonding substrate 101 of the present invention, in which a first underlayer 202 mainly composed of Ti, On the gold electrode layer of the substrate 200 on which the second underlayer 203 and the gold electrode layer 204 are laminated in this order, a Pt layer 301 for preventing solder from flowing out, an adhesion layer 401 containing Ti as a main component, and a first Ag A layer 500, a first AulO—Sn layer 501, a Bi layer 502, a second Ag layer 503, and a second AulO—Sn layer 504 are stacked in this order to form a solder layer 509.
  • a first underlayer mainly composed of Ti and having a thickness of 0.66 / zm, a second underlayer mainly composed of platinum and having a thickness of 0.2 m, and a gold having a thickness of 0.6 ⁇ m are formed by sputtering. Electrode layers were sequentially formed.
  • a pattern jungle for preventing solder from flowing out was performed using a photolitho, and a Pt film was formed to a thickness of 0.25 / zm using a sputtering method. Further subjected to solder putter Jung using photolithography, on the Pt for preventing flow out the solder using a vacuum deposition apparatus, a thickness of 0. 06 i um adhesion layer Ti and l.
  • 5 i Ag layer is formed of um Au-Sn alloy with a gold content of 10% by weight ⁇ melting point 217 ° C and Young's modulus 45.0GPa (at 25 ° C) ⁇ by successive binary evaporation using Au and Sn as targets
  • a Au / Sn layer with a thickness of 1.0 / zm was formed, then the Bi layer was 0.33 m, the Ag layer was 0.2 m, and finally the gold content was determined by the simultaneous dual deposition method using Au and Sn. 2.
  • a 10% by weight Au-Sn layer was deposited.
  • a bonding substrate No. 1 was produced.
  • the measurement of the surface roughness was performed as follows using Contact AFM NanoScopelll made by Digital Instruments. Immediately, a double-sided tape is applied to the side opposite to the surface on which the solder layer is formed on the element bonding substrate of the present invention, and the disk is fixed to a steel disk having a diameter of 12 mm and fixed to the upper portion of the piezo scanner by a magnet method. Then, the cantilever provided with the probe was brought into contact with the surface of the binder layer. The cantilever is displaced in direct response to surface irregularities, and the displacement was measured by the "optical lever method".
  • the cantilever is made of V-shaped SiN, with a panel constant of 0.12 NZm,
  • the height, radius of curvature 5-40 nm, lZ2Corn Angle35 °, and the shape of a square pyramid were used. Before the measurement, a static elimination blower was applied to minimize the effects of static electricity on the substrate surface.
  • the measurement range was 20 m square, and the number of measurement fields was set to 3 fields per chip for element bonding substrate.
  • Ra and Rmax were calculated by performing image processing of the measured three-dimensional profile using NanoScopelll software, and the average value of the three visual fields was calculated.
  • Ra is an average value of the surface with respect to the center plane of the measurement range, and is calculated by the equation (1).
  • Rmax is the difference between the height of the highest point and the lowest point of the surface.
  • Ra F (l, L L) 1 (0, L, 1 (0, L
  • f ( ⁇ , y) represents the surface based on the center plane, and the L method.
  • a Ga-As semiconductor device having an Au electrode was placed on the solder layer of the device bonding substrate thus manufactured, and bonded at 220 ° C. for 180 seconds using a die bonder. Then, an element bonding substrate was manufactured. Similarly prepare a 10 element bonded substrate was measured the bonding strength by Daisheate Star (IMADA Inc.), the average bonding strength 3. a lkgf / mm 2, all peeling mode was within the semiconductor element Was.
  • the melting point of the solder layer in this example and the comparative example was determined by DTA measurement using a TGZDTA apparatus SSC 5200 manufactured by Seiko Instruments Inc.
  • the film thicknesses of the Bi layer, the Au—Sn layer (Aul0—Sn layer) having a gold content of 10% by weight, and the Ag layer were changed as shown in Table 1, and the element bonding substrate No. 2— 8 and manufacture the same The strength and bonding strength were measured. Table 1 also shows the results.
  • the peel mode being “inside the semiconductor element” means that the semiconductor element has been separated due to destruction
  • “inside the solder layer” means having been separated due to the destruction of the solder layer.
  • the destruction of the semiconductor element occurs at 2.5 kgfZmm 2 or more.
  • the average bonding strength be at least 2. Okgf Zmm 2 . If the peeling occurs between the semiconductor element and the solder, it can be said that the bonding reliability is low.
  • the components other than Au, Bi and Ag are all Sn, so the weight percent of Sn is omitted.
  • Thickness of metallized layer Thickness of metallized layer
  • the structure of the solder layer is shown on the first Ag layer 500 with a thickness of 1.5 m, as shown at 510 in Fig. 2.
  • a device bonding substrate was prepared in the same manner as in Example 1 except that a layer 512 and a first AulO-Sn layer 513 having a thickness of 3 were stacked in this order, and the bonding temperature was set to the same value as in Example 1.
  • An element bonding substrate No. 9) was manufactured in the same manner. In the same manner, ten element bonding substrates were prepared, and the surface roughness and bonding strength were measured in the same manner as in Example 1.
  • the structure of the solder layer is shown in Fig. 3 at 520, with a Bi layer 521 with a thickness of 0.33 m on the first Ag layer 500 with a thickness of 1.5 m and a first Ag layer with a thickness of 3.67 m.
  • An element bonding substrate (No. 16) was produced in the same manner as in Example 1 except that the structure of the AulO—Sn layer was 522.
  • the thicknesses of the Bi layer and the AulO—Sn layer were changed as shown in Table 1, and the device bonding substrates Nos. 17 to 19 of the present invention were manufactured, and the bonding strength was measured in the same manner. Table 1 also shows the results.
  • the structure of the solder layer is shown in Fig. 4 at 530, on the first Ag layer 500 with a thickness of 1.5 m, the first AulO-Sn layer 531 with a thickness of 1, and an In layer with a thickness of 0.33 m
  • a device was manufactured in the same manner as in Example 1 except that a layer 532, a second Ag layer 533 having a thickness of 0, and a second AulO—Sn layer 534 having a thickness of 2.47 ⁇ m were laminated in this order.
  • a bonding substrate was manufactured, and an element bonding substrate (No. 21) was manufactured at the same bonding temperature as in Example 1.
  • the average bonding strength was 2.5 kgfZmm 2
  • the main peeling mode was in the semiconductor element.
  • the film thicknesses of the In layer, the AulO—Sn layer, and the second Ag layer were changed as shown in Table 2, and the device bonding substrates Nos. 22 to 28 of the present invention were manufactured. Done. Table 2 also shows the results.
  • Thickness of metal oxide layer Thickness of metal oxide layer
  • Thickness m) m) thickness ( ⁇ ) ( w t%) ( w t%) ( ⁇ 10)
  • the structure of the solder layer is shown in Fig. 5 at 540, on the 1.5m thick first Ag layer 500, a 0.33m thick In layer 541, and a 0.2m thick second Ag layer.
  • An element bonding substrate (No. 29) was produced in the same manner as in Example 1 except that the layer 542 and the first AulO-Sn layer 543 having a thickness of 3.47 m were stacked in this order.
  • ten element bonding substrates were prepared, and the surface roughness and bonding strength were measured in the same manner as in Example 1.
  • Ra 0.035 m
  • Rmax 0.370 / zm
  • the average bonding strength was 2.7 kgfZmm 2 , and the main peeling mode was in the semiconductor device.
  • the film thicknesses of the In layer and the AulO—Sn layer were changed as shown in Table 2, element bonding substrates Nos. 30 to 35 of the present invention were manufactured, and the bonding strength was measured in the same manner. Table 2 also shows the results.
  • the structure of the solder layer is shown on the first Ag layer 500 with a thickness of 1.5 m, the In layer 551 with a thickness of 0.33 m, and the first layer with a thickness of 3.67 m.
  • An element bonding substrate (No. 36) was prepared in the same manner as in Example 1 except that the structure of the AulO—Sn layer was 552.
  • the film thicknesses of the In layer and the AulO—Sn layer were changed as shown in Table 2, and the device bonding substrates Nos. 37 to 39 of the present invention were manufactured, and the bonding strength was measured in the same manner.
  • Table 2 shows the results.
  • the structure of the solder layer is shown on the first Ag layer 500 with a thickness of 1.5 m, as shown at 560 in Fig. 7, with a thickness of 0.33 / ⁇ 561,) ⁇ ⁇ 0.2 m of second Ag.
  • An element-joined substrate No. 40 was produced in the same manner as in Example 1, except that the layer 562 and the first Sn layer 563 having a thickness of 3.47 m were stacked in this order.
  • a 5kgfZmm 2 main peeling mode was within the semiconductor element children.
  • the film thicknesses of the Bi layer and the Sn layer were changed as shown in Table 3, and the device connection of the present invention was changed. Substrates No. 41-43 were manufactured and joint strength was measured in the same manner. Table 3 shows the results.
  • the structure of the solder layer is shown on the first Ag layer 500 with a thickness of 1.5 m, an In layer 571 with a thickness of 0.33 m, and a second Ag layer with a thickness of 0.2 m.
  • An element-joined substrate (No. 44) was produced in the same manner as in Example 1 except that the layer 572 and the first Sn layer 573 having a thickness of 3.47 m were stacked in this order.
  • ten element bonding substrates were prepared, and the surface roughness and bonding strength were measured in the same manner as in Example 1.
  • Ra 0.046 m
  • Rmax 0.512 / zm
  • the structure of the solder layer is 1.735 m ⁇ on the first Ag layer 500 with a thickness of 1.5 m. ) ⁇ ⁇ 0.33 m Bi layer 582 and 1.75 ⁇ m second AulO-Sn layer 583 are stacked in this order except that they are stacked in the same manner as in Example 1.
  • a substrate for device No. 20 was prepared, and a device bonding substrate was prepared in the same manner as in Example 1 for the bonding temperature and conditions.
  • the structure of the solder layer is shown on the first Ag layer 500 with a thickness of 1.5 m, the first AulO-Sn layer 591 with a thickness of 1.156 m and a thickness of 0.33 m, as shown at 590 in Fig. 10.
  • An element bonding substrate was manufactured in the same manner as in Example 1, except that the structure was such that 595 were stacked in this order, and an element bonding substrate was manufactured in the same manner as in Example 1 except for the bonding temperature and conditions.
  • Sn- Pb solder layer 600 shown in FIG. 12 the solder layer, namely c Sunda sequentially thickness 0. 55 i from preventing Pt layer side flows um first over Pb layer 601, the thickness l. 45 / zm first Sn layer 602, 0.55 / zm second Pb layer 603, 1.45 m thick second Sn layer 604 Force S
  • a device bonding substrate was prepared in the same manner as in Example 1, and a device bonding substrate was prepared in the same manner as in Example 1 at the bonding temperature.
  • prepared ten elements bonded substrate was measured the bonding strength in the same manner as in Example 1, the average junction strength was 3. 4kgfZmm 2, main peeling mode was within the semiconductor element .
  • FIG. 1 is a cross-sectional view of an element bonding substrate of the present invention used in Example 1.
  • FIG. 2 is a cross-sectional view of an element bonding substrate of the present invention used in Example 2.
  • FIG. 3 is a cross-sectional view of an element bonding substrate of the present invention used in Example 3.
  • FIG. 4 is a cross-sectional view of an element bonding substrate of the present invention used in Example 4.
  • FIG. 5 is a cross-sectional view of an element bonding substrate of the present invention used in Example 5.
  • FIG. 6 is a cross-sectional view of an element bonding substrate of the present invention used in Example 6.
  • FIG. 7 is a cross-sectional view of an element bonding substrate of the present invention used in Example 7.
  • FIG. 8 is a cross-sectional view of an element bonding substrate of the present invention used in Example 8.
  • FIG. 9 is a cross-sectional view of an element bonding substrate used in Comparative Example 1.
  • FIG. 10 is a cross-sectional view of an element bonding substrate used in Comparative Example 2.
  • FIG. 11 is a cross-sectional view of an element bonding substrate used in Comparative Example 3.
  • FIG. 12 is a cross-sectional view of a conventional Sn—Pb solder element bonding substrate used in Reference Example 1.
  • FIG. 13 is a cross-sectional polished photograph of the element bonding substrate used in Example 1.
  • FIG. 14 is a cross-sectional polished photograph of the element bonding substrate used in Example 2.
  • FIG. 15 is a cross-sectional polished photograph of the element bonding substrate used in Example 3.
  • FIG. 16 is a cross-sectional polished photograph of the element bonding substrate used in Comparative Example 1.
  • FIG. 17 is a three-dimensional image obtained by measuring the surface of the solder layer of the element bonding substrate used in Example 1 by AFM.
  • FIG. 18 is a three-dimensional image obtained by measuring the surface of the solder layer of the element bonding substrate used in Example 2 by AFM.
  • FIG. 19 is a three-dimensional image obtained by measuring the surface of a solder layer of a substrate for element bonding used in Example 3 by AFM.
  • FIG. 20 is a three-dimensional image obtained by measuring the surface of the solder layer of the element bonding substrate used in Comparative Example 1 by AFM.
  • Bonder layer 501 Bonder layer 501, 513, 522, 531, 543, 552, 581, 591 and 5A2: 1st AulO-Sn layer
  • Bi layer low melting point metal layer
  • Second Ag layer (surface smoothing metal layer)

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Abstract

 本発明の目的は、ハンダ層付きセラミックス基板において環境問題が懸念されているPbを含むSn−Pb共晶ハンダと同等の融点や接合強度を満たすPbフリーハンダ層付きセラミックス基板を提供することである。  本発明の素子接合用基板は、電極層を有する基板と該電極層上に形成されたハンダ層とからなる素子接合用基板であって、該ハンダ層が(1)(i)Sn、(ii)Sn及びAu又は(iii)Inからなる基本金属と、(2)Bi、In(基本金属がSn、又はSn及びAuであるときに限る)、Zn、Au(基本金属がInであるときに限る)及びSbからなる群より選ばれる少なくとも1種の金属と、(3)Ag、Ni、Fe、Al、Cu及びPtからなる群より選ばれる少なくとも1種の金属と、を含んでなるPbフリーハンダ層であり、該ハンダ層の厚さが1~15μm、表面粗さ(Ra)が0.11μm以下である素子接合用基板である。  

Description

明 細 書
素子接合用基板、素子接合基板及びその製造方法
技術分野
[0001] 本発明は、素子を接合、固定するための素子接合用基板、該基板に素子が接合さ れた素子接合基板及びその製造方法に関する。
背景技術
[0002] 携帯電話や光通信などの普及に伴い高周波帯域で作動する高出力'高消費電力 の GaAs系 FET、 Si— Ge系 HBT、 Si系 MOSFETあるいは GaN系レーザーダイォ ードなどの半導体素子実装用基板としては、高周波の誘電損失が少ないという理由 力もセラミックス基板が使用されている。セラミックス基板の中でも窒化アルミニウム焼 結体基板は、熱伝導率が高く熱膨張係数が半導体素子に近いという優れた特徴を 有しているため、特に注目されている。
通常、窒化アルミニウム焼結体等のセラミックス基板上に素子を接合する場合には 、メタライゼーシヨンによりセラミックス基板に強固に接合した第一、及び第二下地金 属層を形成した後、該下地金属層上に金等の貴金属からなる電極層を形成し、該電 極層に素子をノ、ンダ付けするのが一般的である。このような素子のハンダ付け法とし ては、効率性の観点カもリフロー法が採用されることが多ぐそのために基板の電極 層上には素子を接合するための特定パターンのハンダ層を予め形成しておく必要が める。
[0003] 近年の半導体装置の高集積ィ匕に伴い、このようなリフロー法用基板の基板上に形 成されるハンダ層も薄膜技術を用いて微小領域に高精度に形成される必要があり、 該ハンダ層は、溶融時に所期のハンダ組成となるように各種金属薄膜層を順次積層 して形成されるのが一般的である。以下、このようなハンダ層を「薄膜積層ハンダ層」 といい、電極層上に該薄膜積層ハンダ層が形成されたセラミックス基板を「薄膜積層 ハンダ層付きセラミックス基板」と 、う。
このような薄膜積層ハンダ層付きセラミックス基板におけるハンダ層としては、 Au— Sn系の薄膜積層ハンダ層が形成された基板 (特許文献 1参照)、融点が 183°Cの Sn —37重量%Pb共晶ハンダ或いはこれに微量の異種金属を添加したノ、ンダ(以下、総 称して Sn— Pb共晶ハンダともいう。 )を溶融時に与える薄膜積層ハンダ層が形成され た基板等が知られている(特許文献 2参照)。上記 Sn-Pb共晶ハンダは、電子工業 用ハンダとして最も一般的なもので広く普及しており、薄膜積層ハンダ層(例えば図 1 2に示す Pb層と Sn層を交互に積層したノヽンダ層)であつても高 ヽ接合強度で素子を 接合することができる。
[0004] 一方、近年、鉛の有害性が問題となり鉛成分を含まな 、所謂 Pbフリーハンダが用 いられるようになってきている。 Pbフリーハンダとしては、 Sn— Pb共晶ハンダの代替と いう観点カも該ハンダと同等の融点を持つものが望まれており、そのような Pbフリー ハンダとしては、 Sn— Zn— In系ハンダ(特許文献 3)および Sn— Ag— Bi系ハンダ(特 許文献 4参照)が知られている。し力しながら、これらのハンダは予め所定の組成を持 つように調製された合金ハンダであり、上記したような薄膜積層ハンダ層とした例は知 られていない。なお、本明細書では便宜上、このような予め所定の組成に調整された 合金ハンダカゝらなるハンダ層を「合金ハンダ層」と呼び、前述した薄膜積層ハンダ層 と区別する。
特許文献 1:特開 2002— 373960号公報
特許文献 2:特開平 5— 186884号公報
特許文献 3 :特開平 7 - 155984号公報
特許文献 4:特開 2003— 200288号公報
発明の開示
発明が解決しょうとする課題
[0005] 薄膜積層ハンダ層付きセラミックス基板にぉ 、ても Pbフリー化は重要な技術課題で あり、 Sn— Pb共晶ハンダを溶融時に与える薄膜積層ハンダ層から Pbフリーの薄膜積 層ハンダ層への転換が望まれて 、る。
しカゝしながら、薄膜積層ハンダ層は溶融した状態で層全体が所定のハンダ組成と なるため、合金ハンダ層の場合とは異なりその性能は層構造に大きく影響を受ける( この点は、後述する実施例と比較例との対比からも明らかである)。例えば、合金ハン ダ層では高い接合強度が得られても、溶融時にその合金ハンダ層と同一組成を与え るように形成された薄膜積層ハンダ層では十分な接合強度が得られな ヽことも多 ヽ。 また、 Sn— Pb共晶薄膜積層ハンダ層を有するセラミックス基板に素子を接合するプロ セスは完成されており、 Sn— Pb共晶薄膜積層ハンダ層から Pbフリーの薄膜積層ハン ダ層への移行に際しては、 Sn— Pb共晶薄膜積層ハンダ層を用いた時と同等の接合 強度が得られることは勿論、プロセス上の大きな変更を伴わな 、ことが望まれて 、る。 そして、この要望を満足するためには、採用される Pbフリーの薄膜積層ハンダ層の融 点は 170— 230°C、好ましくは 180— 200°Cであることが必要である。
[0006] 本発明は、このような要求を満足する Pbフリーの薄膜積層ハンダ層を有する素子 接合用基板を提供することを目的とする。
課題を解決するための手段
[0007] 本発明者は上記課題を解決すべく鋭意検討を行なった。その結果、 Auを含有する Sn系ハンダ等の Pbフリーハンダに Biや In等の金属を添加することにより Sn— Pb共 晶ハンダとほぼ同等の融点とすることができるという知見を得るに至った。しかしなが ら、これら金属を添加した薄膜積層ハンダ層には素子をハンダ付けした場合の接合 強度が低いという問題があることが判明した。そして、このような問題を解決すべく更 に検討を行なったところ、 Ag等の特定の金属を添加することによって高 、接合強度 力 S得られる場合があることと、接合強度は薄膜積層ハンダ層表面の表面粗さの影響 を強く受け、該表面粗さが特定の値より小さい場合には高い接合強度が得られること を見出すとともに、表面粗さがこの条件を満たすようなハンダ層を安定して形成する 方法を見出すことに成功し、本発明を完成するに至った。
[0008] 即ち、本発明の要旨は以下のとおりである。
[1] 電極層を有する基板と該電極層上に形成されたハンダ層とからなる素子接合 用基板であって、
該ハンダ層が、
(1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金属と、
(2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属 が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属と、
(3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属と、を 含んでなる Pbフリーハンダ層であり、
該ハンダ層の厚さが 1一 15 m、表面粗さ(Ra)が 0. 11 m以下である素子接合 用基板。
[2] 前記ハンダ層が、
(1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金属層と、
(2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属 が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属力もなる 1 以上の低融点化金属層と、
(3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属力もな る 1以上の表面平滑化金属層と、を含み、
該低融点化金属層の各々が該表面平滑ィ匕金属層の何れかと隣接して 、る [1]に 記載の素子接合用基板。
[3] 電極層を有する基板の該電極層上に、
(1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金属と、
(2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属 が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属と、
(3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属とを含 んでなる、
厚さが 1一 15 /ζ πι、表面粗さ(Ra)が 0. 11 m以下の Pbフリーハンダ層を形成する ハンダ層形成工程を含んでなる [1]又は [2]に記載の素子接合用基板を製造する方 法であって、
該ハンダ層形成工程が、前記基本金属からなる層を形成する工程と、 Bi、 In (基本 金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属が Inであるときに 限る)及び Sbからなる群より選ばれる少なくとも 1種の金属力もなる低融点化金属層 を形成する工程と、 Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1 種の金属力 なる表面平滑ィ匕金属層を形成する工程と、をそれぞれ 1以上含み、 該低融点化金属層を形成する工程の直前および Zまたは直後には該表面平滑ィ匕 金属層を形成する工程の何れかが行われる素子接合用基板の製造方法。 [4] 電極層を有する基板の該電極層上に、遷移金属からなる接着層を形成する接 着層形成工程と、
該接着層上に、
(1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金属と、
(2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属 が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属と、
(3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属とを含 んでなる、
厚さが 1一 15 /ζ πι、表面粗さ(Ra)が 0. 11 m以下の Pbフリーハンダ層を形成する ハンダ層形成工程とを含んでなる [1]又は [2]に記載の素子接合用基板を製造する 方法であって、
該ハンダ層形成工程が、前記基本金属からなる層を形成する工程と、 Bi、 In (基本 金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属が Inであるときに 限る)及び Sbからなる群より選ばれる少なくとも 1種の金属力もなる低融点化金属層 を形成する工程と、 Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1 種の金属力 なる表面平滑ィ匕金属層を形成する工程と、をそれぞれ 1以上含み、 該低融点化金属層を形成する工程の直前および Zまたは直後には該表面平滑ィ匕 金属層を形成する工程の何れかが行われる素子接合用基板の製造方法。
[5] [1]又は [2]に記載の素子接合用基板のハンダ層上に、電極を有する素子を 当該電極が前記ハンダ層に接触するように載置した後にリフローハンダ付けする素 子接合基板の製造方法。
[6] [5]に記載の方法で製造される素子接合基板。
発明の効果
本発明の素子接合用基板によれば、有害性が懸念されている Sn— Pb共晶ハンダ を用いること無ぐ半導体素子の接合が可能となる。また、本発明の素子接合用基板 で用いられるハンダは、融点が Sn— Pb共晶ハンダと同程度であるため、従来の Sn— Pb共晶ハンダを用いたリフロープロセスを大きく変更する事無く適用でき、半導体素 子を低温で高接合強度にハンダ付けすることが可能となる。特に基板として表面に電 極層が形成された窒化アルミニウムを主成分とするセラミックス基板を用いたものは、 このような特長に加えて高周波の誘電損失が少ないば力りでなぐ使用時に発生す る熱を放熱する放熱特性が良好であるという特長を併せ持つ非常に優れた素子接 合用基板である。
さらに、本発明の製造方法によれば、上記のような優れた素子接合用基板を効率よ く製造することが可能である。
発明を実施するための最良の形態
[0010] 本発明の素子接合用基板は、電極層を有する基板と該電極層上に形成されたノヽ ンダ層とからなる素子接合用基板であって、該ハンダ層力 (1) (i) Sn、(ii) Sn及び A u又は(iii) Inからなる基本金属と、(2) Bi、 In (基本金属が Sn、又は Sn及び Auであ るときに限る)、 Zn、 Au (基本金属が Inであるときに限る)及び Sbからなる群より選ば れる少なくとも 1種の金属と、(3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる 少なくとも 1種の金属と、を含んでなる Pbフリーハンダ層であり、該ハンダ層の厚さが 1一 15 /ζ πι、表面粗さ (Ra)が 0. 11 m以下である素子接合用基板である。
本発明における「電極層を有する基板」は、その表面の一部又は全面に電極として 機能する貴金属カゝらなる電極層が形成された基板であれば特に限定されないが、半 導体素子を接合して使用した時の高周波の誘電損失が少ないという観点から、窒化 アルミニウム、アルミナ、 SiC等のセラミックス基板又は Si基板、特に表面粗さ Raが 0. 05 μ m以下で Rmaxが 0. 2 μ m以下であるセラミックス基板上にメタライゼーシヨンに より貴金属電極層を形成したメタライズ基板を用いるのが好適である。電極層を構成 する貴金属としては、 Au、 Ag、 Pd、 Pt等を挙げることができる力 導通抵抗が極めて 低 ヽ Auを使用するのが好適である。
[0011] これらメタライズ基板においては、前記したように貴金属電極層は、セラミックス基板 に強固に接合した下地金属層上に直接又は間接的に形成されるのが一般的であり 、例えばアルミナ基板にぉ 、てはアルミナグリーンシート上にタングステン又はモリブ デン等の高融点金属ペーストからなる電極パターンを印刷し、該パターンをグリーン シートと同時焼結した後に、必要に応じて高融点金属層上にニッケル層を形成し、更 にその上に金等の貴金属電極層を形成したものが好適に使用できる。また、窒化ァ ルミ-ゥムを主成分とするセラミックス基板にぉ 、ては、(0窒化アルミニウム粉末に焼 結助剤を添加して成形した後に焼結した基板の表面にスパッタリング法等により基本 的に電極パターンと同一形状のチタンを主成分とする金属層(第一下地層)を形成し た後に該第一下地層上に同じくスパッタリング法等により白金を主成分とする層を形 成しこれを電極層としたメタライズ基板、 GO該白金層を第二下地層とし、さらにその上 にスパッタリング法等により金等の電極層を形成して得たメタライズ基板が好適に使 用できる。本発明の素子結合用基板においては、素子を接合して使用した時に発生 する熱を放熱する放熱特性が良好であると 、う観点から、上記 (0又は GOの様にして 得られる窒化アルミニウム系メタライズ基板を用いるのが特に好適である。
[0012] 本発明におけるハンダ層の厚さは 1一 15 /z mであり、素子の精密接合および接合 強度の観点から 2— 8 μ mが好適である。ハンダ層の厚さが: L m未満の場合には十 分な接合強度が得られないことがあり、 15 mを超える場合にはハンダ量が多すぎ るために接合後にハンダが素子の側面や上面(半導体素子においては発光面ともな る)を遮る不具合が生じることがある。
本発明におけるハンダ層の表面粗さ(Ra)は 0. 11 μ m以下であり、好ましくは 0. 0 6 μ m以下、特に好ましくは 0. 05 μ m以下である。このようなハンダ層の表面粗さ(R a)であれば、素子をノ、ンダ付けした際に高い接合強度が得られるが、 0. 11 mを 超える場合には高い接合強度が得られないことがある。さらに、接合強度はハンダ層 の表面形状にも敏感であり、 Raが上記範囲であることに加えて Rmaxは 0. 90 m以 下が好適であり、 0. 55 m以下であればより好適である。
[0013] ここで、表面粗さ (Ra)とは、測定範囲の中心面を基準にした表面凹凸の算術平均 値であり、表面の凹凸の形や大きさを数値ィ匕して表すパラメータの一つである。 Rma Xとは、表面の最高位点と最下位点の高さの差である。
本発明にお 、て、表面粗さ (Ra)および Rmaxの測定は AFM (原子間力顕微鏡)を 用いて行う。 AFMは、原子レベル( Aオーダー)の分解能で 3次元的に試料の表面 微細形状を計測でき、得られた 3次元プロファイルを画像処理することにより、正確な 表面粗さ(Ra)および Rmaxを知ることができる。
基本金属(base metal)は、ハンダの基本となる金属であり、基本的な融点を決定し 更に基本的な接合強度を発現させる成分である。基本金属としては、(i) Sn、 (ii) Sn 及び Au又は (iii) Inが使用できるが、接合後の信頼性が高 、と 、う理由から (i) Sn又 は (ii) Sn及び Auを使用するのが好適である。
[0014] 前記ハンダ層における基本金属の含有量は、ハンダ層の総重量を基準として 10— 95重量%、特に 34— 90重量%であるのが好適である。なお、基本金属として(ii) Sn 及び Auを使用する場合における両者の含有割合は基本金属の総重量を基準として Snが 80— 99重量%であり Auが 1一 20重量%であるのが好適であり、特に接合強 度の観点から Snが 87— 97重量%であり Auが 3— 13重量%であるのが最も好適で める。
低融点化金属は、ハンダ層の融点を低下させる機能を有する。低融点化金属は、 Bi、 In、 Zn、 Au及び Sbからなる群より選ばれる少なくとも 1種の金属である。但し、低 融点化金属として Inが使用されるのは基本金属が Sn、又は Sn及び Auであるときに 限られ、低融点化金属として Auが使用されるのは基本金属が Inであるときに限られ る。低融点化金属としては、全ての基本金属に対して融点低下効果が高いという理 由カゝら Biを使用するのが好適である。また、基本金属が Sn、又は Sn及び Auである 場合には Biの他に Inも同様の理由力も好適に使用できる。 Inについては、低融点化 効果だけでなく、それ自体が柔らか!/、ため接合時の緩衝効果が高 、と 、う利点もある
[0015] 低融点化金属の含有量は、ハンダ層の融点及び密着強度の観点から、ハンダ層 の総重量を基準として 0. 1— 30重量%、特に 3— 16重量%であるのが好適である。 このような低融点化金属の含有量であれば、ハンダ層の融点は 170— 230°C、好ま しくは 180— 200°Cとすることができる。低融点化金属の含有量が少ないとハンダ層 の融点が高くなる傾向があり、上記した範囲を下回るとハンダ層の融点が 230°Cを越 えるケースが多くなる。
表面平滑化金属は、ハンダ層の表面を平滑化する機能を有する。表面平滑化効果 が高ぐし力も融点を低下させる効果もあることから表面平滑ィ匕金属としては Agを使 用するのが好適である。
表面平滑化金属の含有量は、その平滑化効果の観点からハンダ層の総重量を基 準として 4. 9一 60重量%、特に 7— 50重量%であるのが好適である。
[0016] なお、当該ハンダ層は必要に応じて、ハンダ層の総重量を基準として 20重量%未 満、より好ましくは 10重量%未満であれば、 Ga、 Pd、 P、 Mn、 Cr、 Ti、希土類等の 成分を含んでいてもよい。
上記のような特性のハンダ層を有する本発明の素子接合用基板は、高接合強度の 素子ハンダ付けを 170— 230°Cの温度範囲で行なうことが可能であり、従来の Sn— P b共晶ハンダ用リフロープロセスを大きく変更する事無く適用できる。
本発明におけるハンダ層に含まれる上記各種成分の存在形態は特に限定されな い。すなわち、当該ハンダ層は、たとえば前述した薄膜積層ハンダ層であっても合金 ハンダ層であってもよいが、微細なパターンのハンダ層を高精度で形成できるので、 薄膜積層ハンダ層であることが好まし ヽ。薄膜積層ハンダ層を形成する方法は特に 限定されず、例えば、スパッタリング法、イオンプレーティング法、蒸着法、 CVD法、 メツキ法が好適である。
[0017] 本発明におけるハンダ層が薄膜積層ハンダ層である場合、当該ハンダ層は(1) (0 Sn、(ii) Sn及び Au又は(iii) Inからなる基本金属層と、(2) Bi、 In (基本金属が Sn、 又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属力 nであるときに限る)及び S bからなる群より選ばれる少なくとも 1種の金属力もなる 1以上の低融点化金属層と、 ( 3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属力もなる 1以上の表面平滑化金属層と、を含み、該低融点化金属層の各々が該表面平滑ィ匕 金属層の何れかと隣接しているのが好ましい。なお、前記基本金属層が Sn及び Au からなる場合、当該基本金属層は Snと Auとを同時蒸着して形成するような均一組成 の単層構造であっても、 1又は 2以上の Sn層と 1又は 2以上の Au層とを含む複層構 造であってもよい。更に、前記した Ga、 Pd、 P、 Mn、 Cr、 Ti、希土類等の任意成分 は基本金属層を形成する際に導入することができる。
[0018] 低融点化金属層が表面平滑ィ匕金属層と隣接している層構造としては、低融点化金 属層の上に表面平滑化金属層が存在する層構造、低融点化金属層の下に表面平 滑化金属層が存在する層構造、低融点化金属層の上下に表面平滑化金属層が存 在する層構造の 3種類が挙げられる。 低融点化金属層の上に表面平滑ィ匕金属層が存在する層構造では、薄膜積層ハン ダ層形成の際、表面平滑化金属層以外の層(Pbフリーハンダの層など)の上に低融 点化金属層が形成される。このとき形成された低融点化金属層は一部が凝集し、き れいな連続層とならずに表面が荒れてしまうが、その上にさらに表面平滑ィ匕金属層 が形成される際に、恐らく低融点化金属と表面平滑化金属の相互作用によるものと 思われるが、表面の荒れは修復され平滑な表面が形成される。
[0019] 低融点化金属層の下に表面平滑ィ匕金属層が存在する層構造では、薄膜積層ハン ダ層形成の際、低融点化金属層は表面平滑化金属層の上に形成される。形成され た低融点化金属層は、凝集は多少起こるが、平滑な連続層になる。
低融点化金属層の上下に表面平滑ィ匕金属層が存在する層構造では、薄膜積層ハ ンダ層形成の際、低融点化金属の凝集は最も起こりにくぐ低融点化金属層は平滑 性の高い連続層になる。
上記のように、ハンダ層に含まれる低融点化金属層が表面平滑化金属層と隣接し ていれば、低融点化金属層は、表面が平滑な連続層となる力、一時的に凝集して不 連続な層になつてもさらに上に積層される表面平滑化金属層によって修復されて平 滑な表面を与える。したがって、最終的に得られるハンダ層は表面平滑性の高いも のとなり、素子接合の際に大きな接合力を発揮する。中でも、低融点化金属層の上 下に表面平滑化金属層が存在する層構造が、最も平滑性が高く接合力が大きいハ ンダ層を与えるので特に好まし 、。
[0020] 一方、低融点化金属層が表面平滑ィ匕金属層の何れとも隣接していない場合、該低 融点化金属層は、薄膜積層ハンダ層形成の際に凝集し、修復されることもないので、 最終的に得られるハンダ層の表面平滑性は低くなり、素子接合の際に大きな接合力 が得られなくなることがある。その結果 170— 230°Cの温度範囲のハンダ付けを高接 合強度で行うことができなくなる場合がある。
なお本発明の素子接合用基板において、電極層を有する基板とハンダ層との間に 、該電極層側力 順に該電極層を構成する貴金属以外の貴金属力 なる層(たとえ ば Pt)及び遷移金属からなる接着層(たとえば Ti)が存在して 、てもよ 、。
次に、上記した特定の層構造を有するハンダ層の好ましい実施態様を以下図面を 参照しながら具体的に説明する。
[0021] 例えば、図 1に示すような表面平滑ィ匕金属層 500、基本金属層としての金含有量 1 0重量%の金-錫合金 (AulO-Snと略記することもある)層 501、 Bi等の低融点化金 属層 502、表面平滑化金属層 503および AulO— Sn層 504がこの順番で積層された 構造;図 2に示すような表面平滑化金属層 500、低融点化金属層 511、表面平滑ィ匕 金属層 512および AulO— Sn層 513がこの順番で積層された構造;或いは図 3に示 すような表面平滑化金属層 500、低融点化金属化層 521及び AulO - Sn層 522がこ の順番で積層された層構造が好適である。
これら態様にぉ 、て、各層の厚さは全体の組成を考慮して適宜決定すればょ ヽが 、図 1に示す態様においては、基板に近い側に位置する AulO— Sn層 501は遠い側 の AulO— Sn層 504の厚さの 1Z32— 1Z2であるのが好適である。
[0022] ハンダ層内で最も下層に位置する表面平滑化金属層 500の厚さはコストパフォー マンスの観点から、 0. 1一 5 μ m、特に 0. 2— 3 μ mであるのが好適である。該層の厚 さ力 O. 1 μ m未満だと表面平滑化効果が低ぐまた 5 μ m以上としてもその効果は 0. 2-3 μ mのときと殆ど変わらない。該表面平滑ィ匕金属層は Ag力もなるのが好適であ る。
本発明の素子接合用基板の製造方法は特に限定されず、例えば電極層を有する 基板の該電極層上に上記組成のハンダ層を形成した後に、その厚さと表面粗さが前 記条件を満足するようにハンダ層表面を研磨することによって得ることもできるが、簡 便且つ高歩留まりで再現性よく素子接合用基板を得ることができるという理由力 次 のような方法 (本発明の製造方法)を採用するのが好適である。すなわち、電極層を 有する基板の該電極層上に、 ( 1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金 属と、(2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本 金属が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属と、 ( 3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属とを含ん でなる、厚さが 1一 15 μ m、表面粗さ(Ra)が 0. 11 μ m以下の Pbフリーハンダ層を 形成するハンダ層形成工程を含んでなる素子接合用基板を製造する方法であって、 該ハンダ層形成工程が、前記基本金属からなる層を形成する工程と、 Bi、 In (基本金 属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属が Inであるときに限 る)及び Sbからなる群より選ばれる少なくとも 1種の金属力もなる低融点化金属層を 形成する工程と、 Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種 の金属力 なる表面平滑ィ匕金属層を形成する工程と、をそれぞれ 1以上含み、該低 融点化金属層を形成する工程の直前および Zまたは直後には該表面平滑化金属 層を形成する工程の何れかを行う方法を採用するのが好適である。
[0023] また、前記製造方法にお!、て、電極層を有する基板の該電極層上に当該ハンダ層 を直接形成するのではなぐ電極層を有する基板の該電極層上に、遷移金属からな る接着層を形成し、該接着層の上に当該ハンダ層を形成してもよい。
本発明の素子接合用基板に半導体素子等の素子を接合する方法は特に限定され ず、公知のハンダ付け法が限定なく採用できるが、精度よい接合を効率的に行なうこ とができるという理由より、本発明の素子接合用基板のハンダ層上に電極を有する素 子を当該電極が前記ハンダ層に接触するように載置した後にリフローハンダ付けす るのが好適である。なお、リフローハンダ付け(リフローソルダリング)とは、基板の所定 のランド上、又は部品電極、あるいはその両方に予めハンダを供給しておき、部品を 基板上の所定の位置に固定した後に、ハンダを溶かし (フローさせ)て、部品と基板と の接合を行なう方法である。上記方法において、ハンダをリフローさせる方法は特に 限定されずリフローコンペャを利用する方法、熱板を用いる方法、ベーパーリフロー 法等が採用できる。また、加熱温度や加熱時間は用いるハンダの種類に応じて適宜 決定すればよいが、本発明の素子接合用基板を用いた場合には、 Sn - Pb共晶薄膜 積層構造ノヽンダパターンを有するセラミックス基板に素子を接合する時とほぼ同じ温 度、具体的には 170— 230°C、より好適には 180— 200°Cで良好なハンダ付けを行 なうことが可能である。
[0024] ハンダ付けする「素子」としては、ハンダにより接合可能な金属等から成る電極を有 する素子が用いられる。具体的には、他の電気的な配線に直接接続できる電極を有 する抵抗やキャパシタ等の電気的な部品及び半導体素子が挙げられる。半導体分 野で一般に用いられる素子にぉ 、ては、上記電極は金で構成されて 、るものが多!ヽ 力 これに限定されない。 なお、ハンダ層内の最下層が表面平滑化金属層である場合、上記素子接合方法 にお ヽてハンダ層を加熱溶融した際に、当該表面平滑化金属は溶融したハンダ層 全体に拡散する。このとき必ずしも当該表面平滑化金属層を構成する表面平滑化金 属の全てが拡散するとは限らず、当該平滑化金属層の底面近傍では層状に表面平 滑化金属が残ることもある。
<実施例 >
以下、実施例及び比較例を挙げて本発明を更に詳しく説明するが、本発明はこれ ら実施例に限定されるものではない。
実施例 1
図 1に示すような構造の素子接合用基板を、以下の様にして作製した。なお図 1は 、代表的な本発明の素子接合用基板 101の断面図であり、窒化アルミニウム焼結体 基板 201上に、 Tiを主成分とする第 1下地層 202、白金を主成分とする第 2下地層 2 03、及び金電極層 204がこの順番で積層された基板 200の金電極層上に、ハンダ 流れ出し防止用 Pt層 301、 Tiを主成分とする密着層 401、並びに第一 Ag層 500、 第一 AulO— Sn層 501、 Bi層 502、第二 Ag層 503および第二 AulO— Sn層 504がこ の順番で積層されてなるハンダ層 509が積層された構造を有する。
先ず、窒化アルミニウム焼結体基板 0. 8mm X 50. 8mm X O. 3mmt、表面粗さ Ra=0. 02 m、 Rmax=0. 179 m (株)トクャマ製 }の表面にスパッタリング装置 を用いてスパッタリング法により厚さ 0. 06 /z mの Tiを主成分とする第 1下地層、厚さ 0 . 2 mの白金を主成分とする第 2下地層、及び厚さ 0. 6 μ mの金電極層を順次形成 した。次いで、フォトリソを用いてハンダ流れ出し防止用のパターユングを行い、スパ ッタリング法を用いて Ptを 0. 25 /z m成膜した。さらにフォトリソを用いてハンダパター ユングを行い、真空蒸着装置を用いて上記ハンダ流れ出し防止用の Pt上に、厚さ 0 . 06 iu mの密着層Ti及びl. 5 iu mのAg層を形成し、引続きターゲットとして Au及び Snを用いた二元同時蒸着法により、金含有量が 10重量%の Au— Sn合金 {融点 217 °C及びヤング率 45. 0GPa (at25°C) }力 成る厚さ 1. 0 /z mの Au— Sn層を形成し、 次いで Bi層を 0. 33 m、Ag層を 0. 2 m、最後に Au及び Snを用いた二元同時蒸 着法により、金含有量が 10重量%の Au— Sn層を 2. 成膜し、本発明の素子 接合用基板 (No. 1)を作製した。
[0026] このようにして得た素子接合用基板のハンダ層の表面粗さを測定したところ、 Ra = 0. 058 μ m、 Rmax=0. 689 μ mであった。なお、表面粗さの測定は、 Digital Ins truments社製 Contact AFM NanoScopelllを用い次のようにして行なった。即 ち、本発明の素子接合用基板のハンダ層形成面と反対側に両面テープを貼り、直径 12mm φのスチール製円板に固定後、該円板をピエゾ 'スキャナの上部にマグネット 方式で固定し、探針を付けたカンチレバーをノヽンダ層表面に接触させた。カンチレバ 一は、表面の凹凸に直接応答して変位するが、その変位を『光てこ方式』により測定 した。尚、カンチレバーは、 V字型の Si N製で、かつ、パネ定数 0. 12NZm、探針
3 4
高さ 、曲率半径 5— 40nm、 lZ2Corn Angle35° 、先端形状が四角錐のも のを使用した。測定前に除電ブロア をかけ、基板表面の静電気による影響をできる 限り少なくした。また、測定範囲は 20 m四方、測定視野数は素子接合用基板 1チ ップにっき 3視野とした。測定後、 NanoScopelllのソフトウェアを利用し、測定した 3 次元プロファイルの画像処理を行うことにより、 Ra、 Rmaxを計算し、 3視野の平均値 を算出した。尚、本発明で Raは、測定範囲の中心面を基準にした表面の平均値であ り、式(1)により計算されるものである。また、 Rmaxは、表面の最高位点と最下位点 の高さの差である。
Ra = F (l, L L ) 1 (0, L , 1 (0, L | f (x, y) | dx) dy) (1)
X Υ
尚、 f (χ, y)は中心面を基準にした表面、 L 法を表す。
X、 Lは、表面の寸
Y
[0027] 次に、このようにして作製した素子接合用基板のハンダ層上に Au電極を有する Ga - As製の半導体素子を載置し、ダイボンダ一装置を用いて 220°Cで 180秒接合し、 素子接合基板を作製した。同様にして 10個の素子接合基板を作製し、ダイシェアテ スタ (IMADA社製)により接合強度を測定したところ、平均接合強度は 3. lkgf/m m2であり、剥離モードは全て半導体素子内であった。なお、本実施例及び比較例に おけるハンダ層の融点はセイコーインスツルメンッ株式会社製 TGZDTA装置 SSC 5200を用いて DTA測定により決定した。
また、 Bi層、金含有量が 10重量%の Au— Sn層(Aul0—Sn層)、 Ag層の膜厚を表 1に示すように変更し、本発明の素子接合用基板 No. 2— 8を製造し、同様に表面粗 さ及び接合強度の測定を行なった。その結果を併せて表 1に示す。
[0028] なお、剥離モードが「半導体素子内」であるということは半導体素子の破壊によって 剥離したことを意味し、「ハンダ層内」とはハンダ層の破壊によって剥離したことを意 味する。なお、半導体素子の破壊は 2. 5kgfZmm2以上で起こる。一般に、信頼性 の観点から、剥離モードが「ノヽンダ層内」である場合には、平均接合強度は 2. Okgf Zmm2以上である事が望ましいといわれている。また、剥離が半導体素子-ハンダ間 で起こる場合には接合の信頼性は低いといえる。また、表 1のハンダ層の組成におい て Au、 Bi及び Ag以外の成分はすべて Snであるので Snの重量%は省略して!/、る。
[0029] [表 1]
第一 第二
Βί層 ハンダ層の組成
AgH 第一 Ag層 第二 (下記以外の成分は Sn)
(低融点化 ノ、
-Sn(i ンダ層
(表面平滑 Au10 - Sn層 (表面平滑 Au10 主な Ra Rmax
No. 金厲暦) の融点
化金属層) の厚み 化金属層) の厚み 剥離モ
の厚み Au Bi Ag ード (μ m)
(°C)
の厚み ( U m) の厚み {β τη)
( m) (wt¾) (wt¾) (wt%)
(^m) (/ m)
1 1.5 1 0.33 0.2 2.47 5.61 6.71 37.13 180 3.1 半導体素子内 0.058 0.689
2 1.5 1 0.164 0.2 2.636 5.92 3.36 37.39 186 2.9 半導体素子内 0.055 0.659
3 1.5 1 0.501 0.2 2.299 5.30 10.13 36.87 175 半導体素子内 0.053 0.743 施 4 1.5 1 0.675 0.2 2.125 4.98 13.55 36.60 168 3.3 半導体素子内 0.058 0.721 例 5 1.5 0.077 0.33 0.2 2.393 5.61 6.71 37.13 180 2.8 半溝体素子内 0.056 0.681
1 6 1.5 1.235 0.33 0.2 1.235 5.61 6.71 37.13 180 2.2 ハンダ層内 0.057 0.711
7 1.5 1 0.348 0.81 1.842 D.OO 182 2.1 ハンダ層内 0.061 0.744
8 0.2 1 0.33 0.2 2.47 7.39 9.38 12.20 181 3.2 半導体素子内 0.052 0.672
9 1.5 3.47 0.33 0.2 5.61 6.71 37.13 180 3.1 半導体素子内 0.044 0.390
10 1.5 3.636 0.164 0.2 5.92 3.36 37.39 186 2.8 半導体素子内 0.047 0.516 実
11 1.5 3.299 0.501 0.2 - 5.30 10.13 36.87 175 2.9 半導体素子内 0.041 0,418 施
12 1.5 3.125 0.675 0.2 4.98 13.55 36.60 168 3 半導体素子内 0.039 0.466 例
13 1.5 3.13 0.34 0.4 5.11 6.99 41.89 179 3.7 半導体素子内 0.048 0.432
2
14 l.o 2,842 0.348 0.81 4.44 6.85 48.73 185 2.3 ハノタ feR U.UJJ 0.364
15 0.2 3.47 0.33 0.2 7.39 9.38 12.20 179 3.4 半導体素子内 0.044 0.452 実 16 1.5 3.67 0.33 6.00 6.80 33.14 185 3.2 半導体素子内 0.101 0.807 施 17 1.5 3.836 0.164 6.32 3.40 33.37 193 2.8 半導体素子内 0.106 0.898 例 18 1.5 3.508 0.492 5.70 10.06 32.91 182 3 半導体素子内 0.104 0.902 3 19 1.5 3.336 0.664 5.38 13.48 32.68 176 2.9 半導体素子内 0.107 0.986 比
較 20 1.5 1.735 0.33 0.2 1.735 5.61 導体素子
6.71 37.13 半
185 0.7 0.120 1.060 例 ハンダ層間
1
実施例 2
ハンダ層の構造を図 2の 510に示されるように、厚さ 1. 5 mの第一 Ag層 500上に 厚さ 0. 33 /ζ πι Βϋϊ511、)ϊ^0. 2 mの第二 Ag層 512および厚さ 3. の第 一 AulO-Sn層 513がこの順番で積層された構造とする他は実施例 1と同様にして、 素子接合用基板を作製し、接合温度を実施例 1と同様にして素子接合基板 (No. 9) を作製した。同様にして 10個の素子接合基板を作製し、実施例 1と同様にして表面 粗さ及び接合強度を測定したところ、 Ra=0. 044 m、 Rmax=0. 390 mであり 、平均接合強度は 3. lkgfZmm2であり、主な剥離モードは半導体素子内であった 。また、 Bi層、 AulO— Sn層、 Ag層の厚さを表 1に示すように変更し、本発明の素子 接合用基板 No. 10— 15を製造し、同様に接合強度の測定を行なった。その結果を 併せて表 1に示す。
[0030] 実施例 3
ハンダ層の構造を図 3の 520に示されるように、厚さ 1. 5 mの第一 Ag層 500上に 厚さ 0. 33 mの Bi層 521、および厚さ 3. 67 mの第一 AulO— Sn層 522力 ^この川頁 番で積層された構造とする他は実施例 1と同様にして、素子接合基板 (No. 16)を作 製した。同様にして 10個の素子接合基板を作製し、実施例 1と同様にして表面粗さ 及び接合強度を測定したところ、 Ra = 0. 101 μ m、 Rmax=0. 807 μ mであり、平 均接合強度は 3. 2kgfZmm2であり、主な剥離モードは半導体素子内であった。ま た、 Bi層、 AulO— Sn層の厚さを表 1に示すように変更し、本発明の素子接合用基板 No. 17— 19を製造し、同様に接合強度の測定を行なった。その結果を併せて表 1 に示す。
[0031] 実施例 4
ハンダ層の構造を図 4の 530に示されるように、厚さ 1. 5 mの第一 Ag層 500上に 厚さ 1. の第一 AulO— Sn層 531、厚さ 0. 33 mの In層 532、厚さ 0. の 第二 Ag層 533および厚さ 2. 47 μ mの第二 AulO— Sn層 534がこの順番で積層され た構造とする他は実施例 1と同様にして、素子接合用基板を作製し、接合温度を実 施例 1と同様にして素子接合基板 (No. 21)を作製した。同様にして 10個の素子接 合基板を作製し、実施例 1と同様にして表面粗さ及び接合強度を測定したところ、 Ra =0. 049 ^ πι, Rmax=0. 644 mであり、平均接合強度は 2. 5kgfZmm2であり 、主な剥離モードは半導体素子内であった。また、 In層、 AulO— Sn層、第二 Ag層 の膜厚を表 2に示すように変更し、本発明の素子接合用基板 No. 22— 28を製造し 、同様に接合強度の測定を行なった。その結果を併せて表 2に示す。
[表 2]
第一 第二 ハンダ層の組成
In層
Ag層 ¾― (低融 化 Ag層 第二 (下記以外の成分は Sn) 平均接合 ハンダ層
(表面平滑 Aul O- Sn層 (表面平滑 Au l O - Sn層 強度
No. 金廛層〉 の <¾
化金属層) の厚み 化金属層) の厚み (k
の厚み ん J In g gf/mm2)
(°C)
の厚み m) m) の厚み (^ ) (wt%) (wt%) (η= 10)
( m) m)
21 1.5 1 0.33 0.2 2.47 5,71 5.06 37.79 192 2.5
22 1.5 1 0,164 0.2 2.636 5.97 2.51 37.72 193 2.6 実 23 1.5 1 0.501 0.2 2.299 5.44 7.70 37.86 184 2.2 施 24 1.5 1 0.675 0.2 2.125 5.16 10.39 37,92 179 2.9 例 25 1.5 0.077 0.33 0.2 2.393 5.71 5.06 37.79 188 2.3
4 26 1 .5 1.235 0.33 0.2 1.235 5.71 5.06 37.79 191 2.1
27 1.5 1 0.348 0.81 1.842 1 υ .D 1 91 2.3
28 0.2 1 0.33 0.2 2.47 8.03 7.12 12.51 1 90 2.7
29 1 .5 3.47 0.33 0.2 5.71 5.06 37.79 189 2.7
30 1 .5 3.636 0.1 64 0.2 5.97 2.51 37.72 194 3.1
31 1.5 3.299 0.501 0.2 5.44 7.70 37.86 188 2.6 施
32 1.5 3.125 0.675 0.2 5.16 10.39 37.92 1 80 3.2 例
33 1.5 3.13 0.34 0.4 5.20 5.27 42.66 1 91 2.8 5
34 1.5 2.842 0.348 0.81 4.52 5.16 49.62 194 2.3
35 0.2 3.47 0.33 0.2 8.03 7.12 12.51 191 2.8 実 36 1.5 3.67 0.33 6.1 1 5.12 33.73 197 2.7 施 37 1.5 3.836 0.164 6.38 2.54 33.67 204 2.4 例 38 1.5 3.508 0.492 5.85 7.65 33.79 193 3.1 6 39 1.5 3.336 0.664 5.58 10,34 33.86 188 2.9
実施例 5
ハンダ層の構造を図 5の 540に示されるように、厚さ 1. 5 mの第一 Ag層 500上に 厚さ 0. 33 mの In層 541、厚さ 0. 2 mの第二 Ag層 542および厚さ 3. 47 mの第 一 AulO-Sn層 543がこの順番で積層された構造とする他は実施例 1と同様にして、 素子接合基板 (No. 29)を作製した。同様にして 10個の素子接合基板を作製し、実 施例 1と同様にして表面粗さ及び接合強度を測定したところ、 Ra = 0. 035 m、 Rm ax=0. 370 /z mであり、平均接合強度は 2. 7kgfZmm2であり、主な剥離モードは 半導体素子内であった。また、 In層、 AulO— Sn層の膜厚を表 2に示すように変更し 、本発明の素子接合用基板 No. 30— 35を製造し、同様に接合強度の測定を行な つた。その結果を併せて表 2に示す。
[0033] 実施例 6
ハンダ層の構造を図 6の 550に示されるように、厚さ 1. 5 mの第一 Ag層 500上に 厚さ 0. 33 mの In層 551、および厚さ 3. 67 mの第一 AulO— Sn層 552力 ^この川頁 番で積層された構造とする他は実施例 1と同様にして、素子接合基板 (No. 36)を作 製した。同様にして 10個の素子接合基板を作製し、実施例 1と同様にして表面粗さ 及び接合強度を測定したところ、 Ra = 0. 105 μ m、 Rmax=0. 854 μ mであり、平 均接合強度は 2. 7kgfZmm2であり、主な剥離モードは半導体素子内であった。ま た、 In層、 AulO— Sn層の膜厚を表 2に示すように変更し、本発明の素子接合用基板 No. 37— 39を製造し、同様に接合強度の測定を行なった。その結果を併せて表 2 に示す。
[0034] 実施例 7
ハンダ層の構造を図 7の 560に示されるように、厚さ 1. 5 mの第一 Ag層 500上に 厚さ 0. 33 /ζ πι Βϋϊ561、)ϊ^0. 2 mの第二 Ag層 562および厚さ 3. 47 mの第 一 Sn層 563がこの順番で積層された構造とする他は実施例 1と同様にして、素子接 合基板 (No. 40)を作製した。同様にして 10個の素子接合基板を作製し、実施例 1と 同様にして表面粗さ及び接合強度を測定したところ、 Ra = 0. 044 m、 Rmax=0. 410 /z mであり、平均接合強度は 2. 5kgfZmm2であり、主な剥離モードは半導体素 子内であった。また、 Bi層、 Sn層の膜厚を表 3に示すように変更し、本発明の素子接 合用基板 No. 41— 43を製造し、同様に接合強度の測定を行なった。その結果を併 せて表 3に示す。
[表 3]
Figure imgf000023_0001
実施例 8
ハンダ層の構造を図 8の 570に示されるように、厚さ 1. 5 mの第一 Ag層 500上に 厚さ 0. 33 mの In層 571、厚さ 0. 2 mの第二 Ag層 572および厚さ 3. 47 mの第 一 Sn層 573がこの順番で積層された構造とする他は実施例 1と同様にして、素子接 合基板 (No. 44)を作製した。同様にして 10個の素子接合基板を作製し、実施例 1と 同様にして表面粗さ及び接合強度を測定したところ、 Ra = 0. 046 m、 Rmax=0. 512 /z mであり、平均接合強度は 3. lkgfZmm2であり、主な剥離モードは半導体素 子内であった。また、 In層、 Sn層の膜厚を表 3に示すように変更し、本発明の素子接 合用基板 No. 44— 47を製造し、同様に接合強度の測定を行なった。その結果を併 せて表 3に示す。
比較例 1
ハンダ層の構造を図 9の 580に示されるように、厚さ 1. 5 mの第一 Ag層 500上に 厚さ 1. 735 /ζ
Figure imgf000024_0001
)ϊ^0. 33 mの Bi層 582および厚さ 1. 7 35 μ mの第二 AulO— Sn層 583がこの順番で積層された構造とする他は実施例 1と 同様にして、素子接合用基板 (No. 20)を作製し、接合温度や条件を実施例 1と同 様にして素子接合基板を作製した。同様にして 10個の素子接合基板を作製し、実施 例 1と同様にして表面粗さ及び接合強度を測定したところ、 Ra = 0. 120 /z m、 Rmax = 1. 06 /z mであり、平均接合強度は 0. 7kgfZmm2であり、剥離モードは全て半導 体素子ーノヽンダ間であった。
比較例 2
ハンダ層の構造を図 10の 590に示されるように、厚さ 1. 5 mの第一 Ag層 500上 に厚さ 1. 156 mの第一 AulO— Sn層 591、厚さ 0. 33 mの Bi層 592および厚さ 1 . 156 /z mの第二 AulO— Sn層 593、厚さ 0. 2 /z mの第二 Ag層 594および厚さ 1. 15 6 μ mの第三 Aul0-Sn層 595がこの順番で積層された構造とする他は実施例 1と同 様にして、素子接合用基板を作製し、接合温度や条件を実施例 1と同様にして素子 接合基板を作製した。同様にして 10個の素子接合基板を作製し、実施例 1と同様に して表面粗さ及び接合強度を測定したところ、 Ra=0. 119 ^ πι, Rmax=0. 972 mであり、平均接合強度は 0. 8kgfZmm2であり、剥離モードは全て半導体素子ーノ、 ンダ間であった。
[0037] 比較例 3
第一 Ag層を形成せず、更にハンダ層の構造を図 11の 5A0に示されるようにハンダ 流れ出し防止用 Pt側力 順に厚さ 0. 33 iu mのBi層5Al、ぉょび厚さ3. 67 mの第 一 AulO— Sn層 5A2がこの順番で積層された構造とする他は実施例 1と同様にして 素子接合基板を作製した。同様にして 10個の素子接合基板を作製し、実施例 1と同 様にして表面粗さ及び接合強度を測定したところ、 Ra = 0. 131 m、 Rmax= l. 2 であり、平均接合強度は 0. 4kgfZmm2であり、剥離モードは全て半導体素 子ーノヽンダ間であった。
参考例 1
第一 Ag層を形成せず、ハンダ層を図 12に示される Sn— Pbハンダ層 600、即ちハ ンダ流れ出し防止用 Pt層側から順に厚さ 0. 55 iu m第ーPb層601、厚さl. 45 /z m の第一 Sn層 602、厚さ 0. 55 /z m第二 Pb層 603、厚さ 1. 45 mの第二 Sn層 604力 S 積層された構造のハンダ層とする他は実施例 1と同様にして、素子接合用基板を作 製し、接合温度を実施例 1と同様にして素子接合基板を作製した。同様にして 10個 の素子接合基板を作製し、実施例 1と同様にして接合強度を測定したところ、平均接 合強度は 3. 4kgfZmm2であり、主な剥離モードは半導体素子内であった。
[0038] なお、実施例 1一 3および比較例 1の素子接合用基板については、断面研磨写真 を図 13— 16に、表面粗さの測定 (AFM)の際に得られたハンダ層表面の 3次元画 像を図 17— 20に、それぞれ示す。
図面の簡単な説明
[0039] [図 1]実施例 1で用いた本発明の素子接合用基板の断面図である。
[図 2]実施例 2で用いた本発明の素子接合用基板の断面図である。
[図 3]実施例 3で用いた本発明の素子接合用基板の断面図である。
[図 4]実施例 4で用いた本発明の素子接合用基板の断面図である。
[図 5]実施例 5で用いた本発明の素子接合用基板の断面図である。
[図 6]実施例 6で用いた本発明の素子接合用基板の断面図である。
[図 7]実施例 7で用いた本発明の素子接合用基板の断面図である。 [図 8]実施例 8で用いた本発明の素子接合用基板の断面図である。
[図 9]比較例 1で用いた素子接合用基板の断面図である。
[図 10]比較例 2で用いた素子接合用基板の断面図である。
[図 11]比較例 3で用いた素子接合用基板の断面図である。
[図 12]参考例 1で用いた従来の Sn-Pbハンダの素子接合基板の断面図である。
[図 13]実施例 1で用いた素子接合用基板の断面研磨写真である。
[図 14]実施例 2で用いた素子接合用基板の断面研磨写真である。
[図 15]実施例 3で用いた素子接合用基板の断面研磨写真である。
[図 16]比較例 1で用いた素子接合用基板の断面研磨写真である。
[図 17]実施例 1で用いた素子接合用基板のハンダ層表面を AFMにより測定して得ら れた 3次元画像である。
[図 18]実施例 2で用いた素子接合用基板のハンダ層表面を AFMにより測定して得ら れた 3次元画像である。
[図 19]実施例 3で用いた素子接合用基板のハンダ層表面を AFMにより測定して得ら れた 3次元画像である。
[図 20]比較例 1で用いた素子接合用基板のハンダ層表面を AFMにより測定して得ら れた 3次元画像である。
符号の説明
101— 112 :素子接合用基板
200:表面に金電極層が形成されてなる基板
201:窒化アルミニウム焼結体基板
202 :Tiを主成分とする第一下地層
203: Ptを主成分とする第二下地層
204 :金電極層
301:ハンダ流れ出し防止用 Pt
401: Tiを主成分とした密着層
500:第一 Ag層 (表面平滑化金属層)
509、 510、 520、 530、 540、 550、 560、 570、 580、 590及び 5A0 :ノヽンダ層 501、 513、 522、 531、 543、 552、 581、 591及び 5A2 :第一 AulO— Sn層
502、 511、 521、 561、 582、 592及び 5A1 : Bi層(低融点ィ匕金属層)
503、 512、 533、 542、 562、 572及び 594 :第二 Ag層(表面平滑ィ匕金属層)
504、 534、 583及び 593 :第二 AulO— Sn層
532、 541、 551及び 571 :In層(低融点化金属層)
563及び 573 :第一 Sn層
595第三 AulO— Sn層
600 Sn— Pbハンダ層
601 第一 Pb層
602第一 Sn層
603第二 Pb層
604第二 Sn層

Claims

請求の範囲 [1] 電極層を有する基板と該電極層上に形成されたハンダ層とからなる素子接合用基 板であって、 該ハンダ層が、 (1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金属と、 (2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属 が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属と、(3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属と、を 含んでなる Pbフリーハンダ層であり、 該ハンダ層の厚さが 1一 15 m、表面粗さ(Ra)が 0. 11 m以下である素子接合 用基板。 [2] 前記ハンダ層が、 (1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金属層と、 (2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属 が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属力もなる 1 以上の低融点化金属層と、 (3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属力もな る 1以上の表面平滑化金属層と、を含み、 該低融点化金属層の各々が該表面平滑化金属層の何れかと隣接して!/、る請求項 1に記載の素子接合用基板。 [3] 電極層を有する基板の該電極層上に、
(1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金属と、
(2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属 が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属と、
(3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属とを含 んでなる、
厚さが 1一 15 /ζ πι、表面粗さ(Ra)が 0. 11 m以下の Pbフリーハンダ層を形成する ハンダ層形成工程を含んでなる請求項 1又は 2に記載の素子接合用基板を製造する 方法であって、
該ハンダ層形成工程が、前記基本金属からなる層を形成する工程と、 Bi、 In (基本 金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属が Inであるときに 限る)及び Sbからなる群より選ばれる少なくとも 1種の金属力もなる低融点化金属層 を形成する工程と、 Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1 種の金属力 なる表面平滑ィ匕金属層を形成する工程と、をそれぞれ 1以上含み、 該低融点化金属層を形成する工程の直前および Zまたは直後には該表面平滑ィ匕 金属層を形成する工程の何れかが行われる素子接合用基板の製造方法。
[4] 電極層を有する基板の該電極層上に、遷移金属からなる接着層を形成する接着層 形成工程と、
該接着層上に、
(1) (i) Sn、(ii) Sn及び Au又は (iii) Inからなる基本金属と、
(2) Bi、 In (基本金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属 が Inであるときに限る)及び Sbからなる群より選ばれる少なくとも 1種の金属と、
(3) Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1種の金属とを含 んでなる、
厚さが 1一 15 /ζ πι、表面粗さ(Ra)が 0. 11 m以下の Pbフリーハンダ層を形成する ハンダ層形成工程とを含んでなる請求項 1又は 2に記載の素子接合用基板を製造す る方法であって、
該ハンダ層形成工程が、前記基本金属からなる層を形成する工程と、 Bi、 In (基本 金属が Sn、又は Sn及び Auであるときに限る)、 Zn、 Au (基本金属が Inであるときに 限る)及び Sbからなる群より選ばれる少なくとも 1種の金属力もなる低融点化金属層 を形成する工程と、 Ag、 Ni、 Fe、 Al、 Cu及び Ptからなる群より選ばれる少なくとも 1 種の金属力 なる表面平滑ィ匕金属層を形成する工程と、をそれぞれ 1以上含み、 該低融点化金属層を形成する工程の直前および Zまたは直後には該表面平滑ィ匕 金属層を形成する工程の何れかが行われる素子接合用基板の製造方法。
[5] 請求項 1又は 2に記載の素子接合用基板のハンダ層上に、電極を有する素子を当 該電極が前記ハンダ層に接触するように載置した後にリフローハンダ付けする素子 接合基板の製造方法。
[6] 請求項 5に記載の方法で製造される素子接合基板。
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