WO2003067596A2 - Halbleiterspeicherzelle mit einem graben und einem planaren auswahltransistor und verfahren zu ihrer herstellung - Google Patents
Halbleiterspeicherzelle mit einem graben und einem planaren auswahltransistor und verfahren zu ihrer herstellung Download PDFInfo
- Publication number
- WO2003067596A2 WO2003067596A2 PCT/DE2003/000284 DE0300284W WO03067596A2 WO 2003067596 A2 WO2003067596 A2 WO 2003067596A2 DE 0300284 W DE0300284 W DE 0300284W WO 03067596 A2 WO03067596 A2 WO 03067596A2
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- trench
- memory cell
- semiconductor memory
- insulation
- substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000009413 insulation Methods 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 30
- 238000002513 implantation Methods 0.000 claims abstract description 20
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 14
- 230000003647 oxidation Effects 0.000 claims abstract description 11
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 11
- 229910052786 argon Inorganic materials 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 4
- 239000000126 substance Substances 0.000 claims abstract 14
- 239000004020 conductor Substances 0.000 claims description 38
- 238000009792 diffusion process Methods 0.000 claims description 31
- 230000008569 process Effects 0.000 claims description 24
- 238000002955 isolation Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000002245 particle Substances 0.000 claims description 2
- 230000001427 coherent effect Effects 0.000 claims 1
- 239000011159 matrix material Substances 0.000 claims 1
- 238000003079 width control Methods 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 69
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 238000003860 storage Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
Definitions
- the shallow trench insulation extends so deep into the substrate that it reaches the upper edge of the insulation collar on the inner wall of the trench, so that no electrically conductive connection is established between the trenches 22, 23 arranged next to one another of two adjacent memory cells. It is taken into account that the shallow isolation trench 20 covers approximately half the diameter of the trench 12, so that a sufficiently large buried contact of the conductive material, for example in the upper region of the trench 12, to the substrate of the diffusion region 14 is available.
- An arrangement of a plurality of memory cells in a memory cell array can be carried out by the present invention in such a way that the orientation of a memory cell predetermined by the relative alignment of the gate contact and trench is chosen to be the same for all memory cells.
- the trench for all memory cells can be arranged on the left and the gate contact on the right of the horizontally viewed rectangular area of a memory cell area. This has the advantage that lithographic problems of structures close to one another on the mask, such as trench capacitor pairs, are avoided, for example by lens aberrations according to the present invention.
- the process of thermal oxidation of silicon can be accelerated by a factor of more than 2 by implanting argon.
- the implanted side of the trench has a layer thickness which has increased by more than twice compared to the non-implanted side.
- the etching process is preferably ended at precisely this point.
- the implanted side then has an oxide layer that is slightly more than half as thick as it was before the beginning of the etching process.
- FIG. 3 shows an example of the method according to the invention with a process sequence with argon implantation
- FIG. 5c shows the advantageous structure of long lines as structures 31 for the formation of active areas or in between the shallow trench isolation 20 (STI).
- STI shallow trench isolation
- isolation trenches (STI) 2 222 20 isolation trenches (STI) 2 222 ,, 2 233 oval trench shape on the wafer
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
Ein Graben (12) einer Halbleiterspeicherzelle (1) besitzt einen Isolationskragen (44), welcher auf nur einer Seite (50) zum Substrat (42) hin geöffnet ist. Auf der anderen Seite (52) ist der Isolationskragen (44, 47, 55) bis zu dem Isolationsdeckel (62) hochgezogen. Eine Shallow Trench Isolation ist daher nicht notwendig. Der einseitig vergrabene Kontakt (70) wird gebildet durch Schrägimplantation, beispielsweise mit N2 oder Argon, wobei die Implantation aus einer fest vorgegebenen Richtung mit einem Neigungswinkel zwischen 15 und 40° erfolgt. Die Implantationssubstanzen bewirken unterschiedliche Ätz- oder Oxidationseigenschaften etc. des implantierten Materials. In Kombination mit diesem Verfahren wird ein neues Layout für die Halbleiterspeicherzelle (1) ermöglicht, bei dem die Strukturen zur Bildung der aktiven Gebiete sich über mehrere benachbarte Halbleiterspeicherzellen erstreckende lange Linien (31) bilden. Dadurch wird auf vorteilhafte Weise das Problem strikter Overlay-Toleranzen zwischen den Gräben 12 und den Strukturen 31 zur Bildung der aktiven Gebiete gelöst. Desweiteren wird eine schachbrettmusterartige Anordnung der Gräben (12, 13) gebildet, welche das Problem der lithographischen Strukturbreitenkontrolle benachbarter Gräben löst.
Description
Beschreibung
Halbleiterspeicherzelle mit einem Graben und einem pianarren Auswahltransistor und Verfahren zu ihrer Herstellung
Die vorliegende Erfindung betrifft eine Halbleiterspeicherzelle mit einem Graben und einem planaren Auswahltransistor sowie zwei Verfahren zu ihrer Herstellung. Insbesondere betrifft die vorliegende Erfindung auch eine Anordnung von Halbleiterspeicherzellen in einem Speicherzellenfeld.
Halbleiterspeicherzellen mit wahlfreiem Zugriff auf eine in einem Speicherkondensator gespeicherte Information weisen in einer bekannten Ausführungsform als dynamische Speicherzellen einen planaren Auswahltransistor und einen tiefen Graben, in welchem der Speicherkondensator gebildet ist, auf. Bei dem planaren Auswahltransistor ist ein Gate-Kontakt auf der Substratoberfläche angeordnet, welcher unmittelbar zwischen zwei dotierten Diffusionsgebieten an der Substratoberfläche gebil- det ist. Als Gate-Kontakte werden in diesem Dokument die aktiven Flächen des Transistors, d.h. die Schnittflächen von Wortleitungen und aktiven Gebieten bezeichnet, welche z.B. nur durch eine sehr dünne Gate-Oxidschicht voneinander getrennt sein können.
An einem ersten der Diffusionsgebiete ist eine Bitleitungskontakt angeschlossen, über den eine durch den Auswahltransi- stor freigegebene elektrische Ladung aus dem Speicherkondensator ausgelesen werden kann. Das andere Diffusionsgebiet ist über einen vergrabenen Kontakt mit einem leitenden Material - typischerweise Poly-Silizium - in dem neben dem Diffusionsgebiet angeordneten Graben verbunden. Das leitende Material in dem tiefen Graben fungiert als eine Speicherelektrode des Kondensators, während beispielsweise eine tief vergrabene do- tierte Platte im Substrat als zweite Kondensatorelektrode dient, wobei sich zwischen den beiden Elektroden eine dünne dielektrische Schicht befindet. Eine Wortleitung steuert den
Auswahltransistor über den Gate-Kontakt zur Schaltung einer elektrisch leitenden Verbindung vom Speicherkondensator zur Bitleitung.
Um möglichst hohe Integrationsdichten in einem Speicherzellenfeld zu erreichen, wird im allgemeinen angestrebt, die Fläche einer einzelnen Halbleiterspeicherzelle möglichst gering zu halten. Für eine Speicherzelle mit planare Auswahl- transistor beträgt die Grundfläche der kleinsten, konventio- nell herstellbaren Speicherzelle 8 F2, wobei F die kleinst- mögliche lithographisch herstellbare Längendimension auf einem Wafer ist. Derzeit wird für F in Produktionsanlagen für Speicherprodukte der Übergang von 0,15 μm auf 0,13 μm bewerkstelligt.
Die Fläche von 8 F2 ergibt sich aus der Summe der beiden lithographisch erzeugten Strukturen - nämlich des Gate- Kontaktes und des Grabens - einer Halbleiterspeicherzelle, welche bei planarer Anordnung des Auswahltransistors einen gegenseitigen Abstand von etwa 1 F besitzen müssen, und der notwendigen Grabenisolation, welche die aktiven Diffusionsbereiche der Zelle von denen einer benachbarten Speicherzelle isoliert .
Halbleiterspeicherzellen gemäß dem Stand der Technik mit Graben und planarem Auswahltransistor sind beispielsweise aus den Druckschriften EP 0 908 948 A2 und EP 0 949 684 A2 bekannt .
Ein derzeit häufig verwendetes Layout einer Halbleiterspeicherzelle ist beispielsweise in Figur 1 dargestellt, wobei zur Darstellung der relativen Anordnung in einem Speicherzellenfeld eine benachbarte Zelle zusätzlich eingezeichnet ist. Die beiden Halbleiterspeicherzellen 1, 2 sind dabei spiegel- symmetrisch um eine Grenzfläche 30 angeordnet, welche senkrecht zur Zeichenebene in Figur 1 steht. Die Grenzfläche 30 sowie auch die Grenzflächen der weiteren Seiten der Speicher-
zellen stellen deren gedachte, logische Außengrenzen dar und dienen der erleichterten Zuordnung von einzelnen Strukturen in einem dichten, periodischen Feld zu den jeweiligen Speicherzellen. Im vorliegenden Beispiel wird die Grenzfläche 30 durch eine Spiegelebene der zwei benachbarten Speicherzellen zugeordneten Strukturen definiert .
In der schematischen Draufsicht der Figur 1 sind die Gräben 12, 13 als Rechtecke dargestellt, so wie sie auf einer Maske für die Strukturierung der Gräben auf dem Wafer gebildet werden. Auf dem Wafer werden bei der Projektion allerdings Gräben mit ovalen Querschnitten 22 bzw. 23 abgebildet. Ein an eine Wortleitung WL angeschlossener Gate-Kontakt 10, welcher einen Transistor bildet, ermöglicht eine elektrisch leitende Verbindung von dem Graben 12 über ein erstes Diffusionsgebiet 14 zu einem zweiten Diffusionsgebiet 16, welches in der Zeichenebene der Figur 1 von oben durch einen Bitleitungskontakt 18 kontaktiert wird. Die Speicherzellen 1 und 2 teilen sich den Bitleitungskontakt 18 und das zweite Diffusionsgebiet 16 und 17. Der Bitleitungskontakt 18 ist an eine oberhalb der
Zeichenebene der Figur 1 in X-Richtung verlaufende Bitleitung BL angeschlossen.
Die Definition der Diffusionsgebiete 14, 15, 16, 17 in den beiden Zellen 1, 2 sowie des Isolationsgrabens 20 zur Isolation der aktiven Gebiete der Halbleiterspeicherzellen 1, 2 von weiteren, nicht dargestellten benachbarten Halbleiterspeicherzellen wird durch die lithografische Projektion genau einer Struktur 31 in jeweils zwei Zellen in dem zu bildenden Speicherzellenfeld auf dem Wafer erreicht. Die balkenförmige Struktur 31 wird dabei zunächst als Resist-Maske auf der Oberfläche ausgebildet, so daß die flachen Isolationsgräben 20 (Shallow Trench Isolation, STI) in einem Ätzschritt in dem Silizium-Substrat gebildet werden können. Nach dem Entfernen der Resist-Maske wird z.B in einem HDP-Verfahren (High-
Density-Plasma) ein Oxid in den Gräben abgeschieden und anschließend planarisiert . Anschließend werden die Gate-
Kontakte 10, 11, die Wortleitungen WL und durch Implantation mit anschließender Aktivierung der Diffusionsgebiete 14 - 17 gebildet .
In einem herkömmlichen Verfahren zur Bildung der Speicherzellen 1, 2 wird zunächst der Graben in einem Substrat gebildet. Auf die Innenwand des Grabens wird eine dielektrische Schicht abgeschieden, welche als Kondensator-Dielektrikum dient. Anschließend wird der Graben mit einem leitenden Material erst- mals verfüllt. Das leitende Material wird zusammen mit der dielektrischen Schicht zurückgeätzt, so daß die Kondensator- Elektrode nur in einem unteren Bereich des Grabens gebildet ist. Oberhalb des zurückgeätzten leitenden Materials, welches beispielsweise Poly-Silizium umfaßt, wird in einem CVD- Verfahren ein aus Oxid bestehender Isolationskragen (englisch: collar) an der Grabeninnenwand gebildet. In einem zweiten Füllprozeß wird dann in einem CVD-Verfahren ein zei- tes Mal leitendes Material in den Graben abgeschieden und zurückgeätzt, so daß ein Abstand der Oberkante des leitenden Materials von der Silizium-Oberfläche von beispielsweise 100 nm besteht. Der über diese Oberkante herausragende Isolationskragen wird in einem Ätzschritt entfernt, so daß in einem oberen Bereich des Grabens die aus Silizium bestehende Grabeninnenwand freiliegt. Darauf wird nun eine dritte Füllung mit leitendem Material, welches nun für eine Ausdiffusion unter Temperatureinfluß hochdotiert ist, abgeschieden.
Über den Gräben 12, 13 verlaufen in der fertiggestellten Speicherzelle passive zweite Wortleitungen WL ' , durch welche Gate-Kontakte von in Figur 1 nicht dargestellten benachbarten Speicherzellen angesteuert werden können. Daher ist oberhalb des leitenden Materials der dritten Füllung in den Gräben 12, 13 eine Isolationsschicht zu der oberhalb verlaufenden zweiten, passiven Wortleitung WL' notwendig. Dies wird ermöglicht durch Abscheidung eines Oxids oberhalb des leitenden Materials der dritten Füllung in einem gemeinsamen Schritt mit der Füllung der flachen Grabenisolation 20.
Die flache Grabenisolation reicht dabei so tief in das Substrat, daß sie die Oberkante des Isolationskragens an der Grabeninnenwand erreicht, so daß keine elektrisch leitende Verbindung zwischen den nebeneinander angeordneten Gräben 22, 23 zweier benachbarter Speicherzellen zustandekommt. Dabei wird berücksichtigt, daß der flache Isolationsgraben 20 etwa die Hälfte des Durchmessers des Grabens 12 überdeckt, so daß ein noch hinreichend großer vergrabener Kontakt (engl.: bu- ried strap) des leitenden Materials z.B. in dem oberen Bereich des Grabens 12 zu dem Substrat des Diffusionsgebietes 14 zur Verfügung steht .
Wird hingegen die Struktur 31 ungenau auf der Grabenstruktur 12 plaziert, so kann es einerseits bei Bildung eines zu geringen Überlappbereiches 33 zwischen der Struktur 31 und der Grabenstruktur 12 zu einer Verringerung oder gar zu einer Verhinderung der Kontaktfläche bei dem vergrabenen Kontakt kommen; andererseits kann es aber bei Bildung eines zu großen Überlappbereiches 33 zu einem unerwünschten Diffusionskontakt auf der gegenüberliegenden Seite des Grabens 12 kommen. Infolgedessen sind zur Erhaltung der Qualität solcher Halbleiterspeicherzellen gemäß dem Stand der Technik sehr hohe Anforderungen an die Lagegenauigkeit und Größen von Strukturen zu stellen bzw. sehr enge Toleranzen 32 bezüglich Lagegenauigkeit oder kritischer Dimension (CD) zu stellen. Mit den sich immer weiter verringernden Strukturgrößen sind diese Forderungen mit lithografischen Techniken jedoch immer schwieriger zu erfüllen.
Es ist demzufolge die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeicherzelle vorzuschlagen, bei welcher die vorgenannten Probleme bezüglich der relativen Lagegenauigkeit von Grabenstrukturen 12, 13 und Grabenisolationsstrukturen 20 reduziert sind bzw. nicht sehr hohen Anforderungen an die Lagegenauigkeitstoleranzen unterliegen.
Es ist desweiteren eine Aufgabe der vorliegenden Erfindung, die mit einer nur geringen Lageungenauigkeit verbundene Schwankung des Kontaktwiderstands des vergrabenen Kontaktes zu vermeiden.
Die Aufgabe wird gelöst durch eine Halbleiterspeicherzelle mit den Merkmalen gemäß Anspruch 1 sowie durch eine Anordnung von Halbleiterspeicherzellen gemäß Anspruch 6. Die Aufgabe wird außerdem gelöst durch ein Verfahren zur Herstellung der Halbleiterspeicherzelle nach Anspruch 7 und einem Verfahren zur Herstellung der Halbleiterspeicherzelle nach Anspruch 9.
Die erfindungsgemäße Halbleiterspeicherzelle besitzt einen Isolationskragen, welcher eine Öffnung auf nur einer Seite der Grabeninnenwand umfaßt. Das von dem Isolationskragen ummantelte leitende Material hat durch die Öffnung Kontakt mit dem Substrat an der Grabeninnenwand auf genau dieser Seite . Diese Seite befindet sich in Richtung des ersten Diffusionsgebietes, so daß ein vergrabener Kontakt (buried strap) zu dem ersten Diffusionsgebiet hergestellt ist.
Auf der der Öffnung im Graben gegenüberliegenden Seite ist hingegen der Isolationskragen auf gleicher Höhe wie die Öf- nung an der Innenwand bis zu der Isolationsschicht hochgezo- gen, so daß das leitende Material auf der gegenüberliegenden
Seite der Öffnung keinen elektrisch leitenden Kontakt zum Silizium-Substrat besitzt. Im herkömmlichen Fall ist der vergrabene Kontakt realisiert, indem das leitende Material über die Oberkante des Isolationskragens hinausreicht und dort das Substrat kontaktiert. Die notwendige Isolierung der gegenüberliegenden Seite ist dort durch den tief eingeätzten flachen Isolationsgraben (STI) gewährleistet. Erfindungsgemäß bleibt der Isolationskragen gegenüber der Öffnung für den vergrabenen Kontakt erhalten, so daß keine zusätzliche Isola- tion zu der dem vergrabenen Kontakt gegenüberliegenden Seite vorgesehen werden muß.
Die Öffnung besteht erfindungsgemäß vorzugsweise in einem Einschnitt auf genau einer Seite an der Oberkante des Isolationskragens. Die Oberkante ist dann auf der Seite der Öffnung, der Kontaktseite, gegenüber der anderen Seite, auf welcher der Isolationskragen mit dem Isolationsdeckel bzw. der Isolationsschicht verbunden ist, vertieft. Sie kann aber auch in einem Loch auf der Seite des Kontaktes bestehen, so daß die Oberkante des Isolationskragens rundum an der Grabeninnenwand erhalten bleibt .
Durch Bildung des erfindungsgemäßen Isolationskragens entsteht der erhebliche Vorteil, daß die Strukturen zur Bildung der aktiven Gebiete nicht zur Bildung genau justierter Überlappbereiche 33 über den Gräben enden müssen, sondern sich vielmehr darüber hinaus bis zu einer an die Nachbarzelle grenzenden Grenzfläche erstrecken können. An dieser Grenzfläche trifft sie auf die entsprechende Struktur der Nachbarzelle, so daß sich eine sich über viele Halbleiterspeicherzellen erstreckende Linienstruktur gemäß der vorliegenden Erfindung ergibt. Da somit die Balkenstrukturen in den Halbleiterspeicherzellen mehr begrenzt sind, sondern durchlaufende Linien bilden, ist das Problem der Lagegenauigkeit von Strukturen zur Definition der aktiven Gebiete bzw. Grabenisolation zu den Grabenstrukturen zur Definition der Speicherkondensatoren erheblich reduziert. Dies gilt insbesondere für die Längsrichtung der Strukturen zur Definition der aktiven Gebiete.
Ein weiterer Vorteil entsteht dadurch, daß es durch den möglichen Verzicht auf die flache Grabenisolation zwischen zwei benachbarten Gräben möglich wird, jeder Zelle einen eigenen Bitleitungskontakt zuzuordnen. Ein Bitleitungskontakt kann dabei selbstjustiert zwischen einer ersten, aktiven Wortleitung mit Gate-Kontakt und einer zweiten, passiven Wortleitung, welche oberhalb eines Grabens gebildet ist, struktu- riert werden. Der Gate-Kontakt - und somit der Auswahltransi- stor - kann daher in vergrößerter Breite im Vergleich zu einem Querschnitt der gleichen Wortleitung an einem Ort, wo sie
als passive Wortleitung einen Graben einer benachbarten Zelle überquert, ausgeführt werden. Dies ist möglich, ohne daß der Schwerpunkt des Gate-Kontaktes in Richtung auf den vergrabenen Kontakt bewegt werden muß.
Eine Anordnung von mehreren Speicherzellen in einem Speicherzellenfeld kann durch die vorliegende Erfindung derart vorgenommen werden, daß die durch die relative Ausrichtung von Gate-Kontakt und Graben vorgegebene Orientierung einer Spei- cherzelle für alle Speicherzellen gleich gewählt wird. Beispielsweise kann im Layout eines Speicherzellenfeldes für alle Speicherzellen der Graben jeweils links und der Gate- Kontakt jeweils rechts der horizontal betrachteten Rechteckfläche einer Speicherzellenfläche angeordnet werden. Dies hat den Vorteil, daß lithografische Probleme von auf der Maske nah aneinanderliegender Strukturen wie Grabenkondensatorpaare etwa durch Linsenaberationen gemäß der vorliegenden Erfindung vermieden werden.
Gemäß dem Stand der Technik konnten dabei nämlich Links- Rechts-Asymmetrien von Linienbreiten auftreten. Durch die gleichmäßige, symmetrische Anordnung von Strukturen tritt dieser Fall gemäß der vorliegenden Erfindung nicht auf. Die Gräben werden im Layout dabei gegenüber der matrixförmigen Anordnung von sich schneidenden Bit- und Wortleitungen in Form eines Schachbrettmusters auf dem Substrat angeordnet. D.h., daß beispielsweise abwechselnd jeder zweite Schnittpunkt einer Wortleitung mit einer Bitleitung - betrachtet in Draufsicht - genau am Ort eines Grabens liegt.
Die vorteilhafte Strukturierung des Isolationskragens mit einer Öffnung, welche in Richtung des Gate-Kontaktes weist und somit einen vergrabenen Kontakt bildet, und eine auf der gegenüberliegenden Seite im Vergleich zur Öffnung erhöht lie- genden Oberkante wird gemäß zweier erfindungsgemäßer Verfahren zur Herstellung der Speicherzelle jeweils insbesondere durch einen zusätzlichen Implantationsschritt erreicht. Die
Implantation dient hierbei nicht der Änderung von elektrischen Leiteigenschaften des Substrats bzw. Oxids, welches implantiert wird, sondern vielmehr der Änderung von Eigenschaften des implantierten Materials in einem nachfolgenden Prozeßschritt im Vergleich zu dem gleichen Material, welches nicht implantiert wird. Mittels einer Schrägimplantation aus nur einer Richtung wird damit erfindungsgemäß die Änderung von Prozeßeigenschaften einer Grabeninnenwandseite gegenüber der gegenüberliegenden Grabeninnenwandseite ermöglicht.
Die beiden Verfahren unterscheiden sich darin, daß in einem ersten Verfahren nach einem Ätzschritt auf der nicht implantierten Seite ein Isolationskragen geöffnet wird, während bei einem zweiten Verfahren nach einem entsprechenden Ätzschritt auf der implantierten Seite der Isolationskragen geöffnet wird. In Ausgestaltungen sind jeweils hierfür Argon und N2 aufgeführt. Diese werden in Ausführungsbeispielen genauer beschrieben.
Beispielsweise kann der Prozeß der thermischen Oxidation von Silizium durch Implantation von Argon um einen Faktor von mehr als 2 beschleunigt werden. Das bedeutet, daß nach dem Prozeß der thermischen Oxidation die implantierte Seite des Grabens eine um mehr als das Doppelte angewachsene Schicht- dicke gegenüber der nicht implantierten Seite aufweist. Bei konstanter Abtragrate in einem isotropen Ätzprozeß ist daher auf der der implantierten Seite gegenüberliegenden Seite der Grabeninnenwand eher eine Öffnung zum Silizium-Substrat freigelegt. Vorzugsweise wird an genau diesem Punkt der Ätzprozeß beendet. Im vorliegenden Fall besitzt die implantierte Seite dann noch eine etwas mehr als halb so dicke Oxidschicht, als sie vor Beginn des Ätzprozesses vorlag.
Auch die Ätzselektivität kann durch die Implantation beein- flußt werden. Im Falle von N2 wird ein implantiertes Oxid unter gleichen Ätzbedingungen mit einer etwas mehr als verdoppelten Abtragrate geätzt im Vergleich zu einem nicht implan-
tierten Oxid. Erfindungsgemäß wird dies auf vorteilhafte Weise auf einem Oxid des Isolationskragens eingesetzt, welcher im Vergleich zum Stand der Technik nicht direkt nach dem zweiten Rückätzen durchgeführt wird. Vielmehr bleibt der Oxid-Isolationskragen hier stehen und wird mit N2 implantiert. In dem folgenden Ätzschritt wird die implantierte Seite wesentlich schneller abgetragen, so daß auf dieser Seite zuerst eine Öffnung zu dem Silizium-Substrat entsteht. Vorzugsweise wird zu diesem Zeitpunkt der Ätzprozeß beendet, so daß noch eine hinreichende Dicke der Oxidschicht auf der gegenüberliegenden Seite vorliegt.
Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind den den nebengeordneten Ansprüchen 1, 6, 7, 9 un- tergeordneten Ansprüchen zu entnehmen.
Die vorliegende Erfindung soll nun anhand von Ausführungsbeispielen mit Hilfe von Zeichnungen näher erläutert werden. Darin zeigen:
Figur 1 die Draufsicht zweier benachbarter Speicherzellen gemäß dem Stand der Technik,
Figur 2 ein Beispiel für die Prozeßfolge des erfindungsge- mäßen Verfahrens mit N2-Implantation,
Figur 3 ein Beispiel des erfindungsgemäßen Verfahrens mit einer Prozeßfolge mit Argon-Implantation,
Figur 4 die Fortsetzung der Prozeßfolgen der Figuren 2 und 3,
Figur 5 ein erfindungsgemäßes Beispiel der Strukturen in einer Halbleiterspeicherzelle in Draufsicht mit Wortleitungen (a) , Gräben (b) , aktiven Gebieten (c) sowie in einer Zusammenschau (d) ,
Figur 6 in Draufsicht das Beispiel zweier benachbarter erfindungsgemäßer Halbleiterspeicherzellen.
Ein Ausführungsbeispiel für das erfindungsgemäße Verfahren zur Herstellung einer Halbleiterspeicherzelle 1 ist in einer Prozeßabfolge in Figur 2 dargestellt. Bis zu einem Prozeßschritt, bei welchem ein Graben 12 in einem Substrat 42 gebildet ist, wobei an der Grabeninnenwand 48 ein Isolationskragen 44 beispielsweise in einer TEOS-Abscheidung gebildet wurde und sich ein rückgeätztes leitendes Material 46 in dem Graben befindet, entspricht der Prozeßablauf im wesentlichen dem Stand der Technik. In Figur 2a ist ein Querschnitt durch einen Graben 12 in einer Halbleiterspeicherzelle 1 zu einem solchen Prozeßzeitpunkt gezeigt. Es fanden bis zu diesem Pro- zeßschritt zwei Grabenfüllungen mit jeweils einem Rückätzschritt statt. Das leitende Material umfaßt im wesentlichen Poly-Silizium. Der Isolationskragen 44 wird durch thermische Oxidation und anschließende Oxidabscheidung gebildet. Auf der Oberfläche des Substrats 42 außerhalb des Grabens 12 befindet sich eine Pad-Nitridschicht 40, welche als Prozeßendemarke beispielsweise von Ätzschritten dient.
Nach dem zweiten Rückätzschritt des Poly-Siliziums 46 wird eine Schrägimplantation mit N2 mit einem Neigungswinkel von beispielsweise 30° gegen das Lot auf der Substratoberfläche durchgeführt. Die Schrägimplantation wird aus nur einer Richtung durchgeführt, es findet insbesondere also keine wesentliche Drehung des Wafers während der Implantation statt. Auf diese Weise wird innerhalb des Grabens 12 die Oxidschicht 45 des Isolationskragens auf nur einer Seite 50 des Grabens implantiert. Die gegenüberliegende Seite 52 befindet sich im Schatten des Implantationsbeschusses . Wie auf der rechten Seite von Figur 2b dargestellt ist, wird ein Ausschnitt des Isolationskragens 44 etwa in Form eines Halbmondes auf der Seite 50 implantiert.
Anschließend wird auf den Wafer ein isotroper Naß-Ätzschritt angewandt, wobei das implantierte Oxid 45 des Isolationskragens 44 einer doppelt so hohen Ätzrate unterliegt wie das nicht implantierte Oxid auf der gegenüberliegenden Seite 52. Teile des Isolationskragens 44, welche etwas unterhalb der Oberkante des Poly-Siliziums 46 liegen, bleiben beidseitig unimplantiert .
Durch die erhöhte Ätzrate wird die Oberfläche des Substrats 42 an der Grabeninnenwand 48 auf der Seite 50 des Grabens 12 zuerst freigelegt. Auf der gegenüberliegenden Seite 52 besitzt die verbliebene Oxidschicht 47 des Isolationskragens 44 eine nur noch halb so große Dicke 58 wir zu Anfang des Ätz- schrittes.
Bevor der Fortgang der Prozeßabfolge dieses Beispiels beschrieben werden soll, wird im Folgenden ein alternatives Beispiel für den Prozeßablauf zum Erlangen des gerade im ersten Ausführungsbeispiel erreichten Zustands beschrieben: Ausgehend von dem in Figur 3a dargestellten Querschnittsprofil des Grabens 12, welcher identisch zu dem in Figur 2a dargestellten Profil ist, wird anstatt wie beim ersten Ausführungsbeispiel vor dem Schrägimplantationsschritt ein Naß- Ätzschritt zur Entfernung der über das leitende Material 46 ■ hinausragenden Teile des Isolationskragens 44 vorgenommen. In den Grabeninnenwänden 48 liegt nun das Substrat 42 frei. Anschließend wird eine Argon-Implantation mit einem Neigungswinkel von beispielsweise 30° gegen eine Senkrechte aus dem Wafer auf genau eine Seite 52 des Grabens durchgeführt. Die gegenüberliegende Seite 50 liegt demzufolge in dem Graben 12 im Schatten des Implantationsbeschusses . Ein Bereich 49 in dem Substrat 42 wird durch den Argon-Besch ß dotiert (Figur 3b) . Anschließend wird eine thermische Oxidation der freiliegenden Oberflächen des Substrats 42 in dem Graben 12 durchge- führt. Da das Argon-implantierte Substrat 42 bei thermischer Oxidation eine um den Faktor 2 höhere Oxidationsrate aufweist, beträgt die Dicke 58 des gewachsenen Oxids 55 auf der
Seite 52 einen im Vergleich zur Dicke 60 der gegenüberliegenden Seite 50 doppelt so hohen Wert. Ähnliches gilt für die Dicke 57 der auf der Poly-Silizium-Füllung 46 gebildeten Oxidschicht .
Figur 3d zeigt das Ergebnis eines anschließenden isotropen Ätzschrittes, welcher beendet wird, wenn die Oberfläche der Grabeninnenwand 48 auf der Seite 50 freigelegt ist.
Die Dosisstärken der in dem ersten und zweiten Ausführungs- beispiel gezeigten Implantationsschritte betrug jeweils 1015 Teilchen pro QuadratZentimeter .
Figur 4 zeigt den Fortgang der Prozeßschritte gemäß dem er- findungsgemäßen Verfahren. Einziger Unterschied zwischen dem ersten und zweiten Ausführungsbeispiel ist der gemäß dem ersten Ausführungsbeispiel bis zur Oberkante des Pad-Nitrides 40 gezogene, gedünnte Oxidkragen 44, während gemäß dem zweiten Ausführungsbeispiel naturgemäß eine Oxidation an der In- nenwand des Pad-Nitrids 40 kaum vorliegt. Auf die bisherige Poly-Silizium-Füllung 46 wird eine hochdotierte Poly- Siliziumschicht 59 abgeschieden und zurückgeätzt, so daß die Oberkante des Silizium-Substrats 42 noch oberhalb der Oberkante der dotierten Poly-Siliziumschicht 59 liegt (Figur 4a) . Vorzugsweise wird vor der dritten Füllung mit Poly-Silizium 59 eine Nitridation der freiliegenden Oberfläche des Substrats 42 in dem Graben 12 durchgeführt, um eine vorteilhafte Behandlung des Substrates im Bereich des vergrabenen Kontaktes, welcher im folgenden Schritt gebildet wird, zu gewähr- leisten.
Anschließend werden die flachen Isolationsgräben (STI) 20 in einem lithografischen Schritt strukturiert. Der in Figur 4 gezeigte Ausschnitt wird dabei vollständig durch eine Re- sistmaske geschützt.
Nach Entfernen der Resistmaske werden die flachen Isolationsgräben (STI) 20 und der noch offene Graben 12 mit einer Isolationsschicht versehen. Wie in Figur 4b zu sehen ist, führt dies zur Bildung eines Oxid-Deckels 62 in der Grabenöffnung. Vorzugsweise wird der Isolationsdeckel 62 in einem HDP-Prozeß abgeschieden. Der Isolationsdeckel 62 kann auch als Top- Trench-Oxide (TTO) bezeichnet werden.
Wie in Figur 4c gezeigt ist, entsteht ein vergrabener Kontakt 70 durch Ausdiffusion in einem Wärmeprozess aus dem dotierten Poly-Silizium 59 heraus. Im weiteren Prozeßverlauf werden erste Diffusionsgebiete 14 und zweite Diffusionsgebiete 16 in dem Substrat 42 gebildet. Diese fungieren als Source- bzw. Drain-Gebiete für den zu bildenden planaren Auswahltransi- stör. Auf dem Substrat werden eine aktive Wortleitung 80 und eine passive Wortleitung 82 gebildet, wobei die aktive Wort- leitung 80 den Gate-Kontakt 10 umfaßt. Die Wortleitungen 80, 82 umfassen einen Schichtstapel aus Poly-Silizium 84, Wolf- ram-Silizid 85 und Silizium-Nitrid 86, wobei seitlich Spacer 87 angeordnet sind. Auf dem zweiten Diffusionsgebiet 16 wird selbstjustiert ein Bitleitungskontakt 18 gebildet. Wie in Figur 4c zu sehen ist, ist die Poly-Silizium-Füllung 46, 59 des Grabens 12 der Halbleiterspeicherzelle 1 von dem Substrat 42 der Halbleiterspeicherzelle 2 durch den Isolationskragen 44 und den Isolationsdeckel 62 isoliert. Hingegen besteht zum
Substrat 42 der eigenen Halbleiterspeicherzelle 1 der vergrabene Kontakt 70.
Figur 5 zeigt eine für die erfindungsgemäße Halbleiterspei- cherzelle 1 beispielhafte Anordnung von Strukturen für die lithografische Strukturierung auf dem Wafer. In Figur 5a sind die Wortleitungen 80, 82 dargestellt. In den verbreiterten Bereichen der Wortleitungen stellen sie aktive Wortleitungen 80 dar, während in den verdünnten Stellen passive Wortleitun- gen 82, welche oberhalb des Isolationsdeckels eines Grabens
12 verlaufen, zu finden sind - je nach betrachteter Speicherzelle, welche von der Wortleitung überquert wird.
In Figur 5b sind Rechteckstrukturen für die Bildung von Gräben 12 dargestellt. Die gezeigte, vorteilhafte reguläre Struktur für die Anordnung von Gräben 12 anstatt von Grabenpaaren gemäß dem Stand der Technik wird ermöglicht durch Kombination eines solchen Layouts für Grabenzellen in Kombination mit dem Verfahren zur selbstadjustierten Bildung eines einseitigen vergrabenen Kontakts 70 zum Anschluß des Grabenkondensators .
Figur 5c zeigt die vorteilhafte Struktur langer Linien als Strukturen 31 zur Bildung aktiver Gebiete bzw. dazwischenliegend der flachen Grabenisolation 20 (STI) .
Figur 5d zeigt die Strukturen aus den Figuren 5a-c in einer Zusammenschau. Man erkennt, daß insbesondere für die Strukturen 31 in der Abbildung eine horizontale TranslationsSymmetrie vorliegt, wodurch Probleme mit entsprechenden Overlay- Toleranzen mit den Gräben 12 vermieden werden.
Figur 6 zeigt die Draufsicht einer er indungsgemäßen Halbleiterspeicherzelle 1 sowie ihrer benachbarten Halbleiterspeicherzelle 2. Beide Halbleiterspeicherzellen 1, 2 sind in gleicher relativer Ausrichtung von Gate-Kontakt 10 zu Graben 12 bzw. Gate-Kontakt 11 zu Graben 13 nebeneinander angeordnet. Jede Halbleiterspeicherzelle besitzt ihren eigenen Bitleitungskontakt 18, 19. Die Isolation des Grabens 12 zum Diffusionsgebiet 17 der benachbarten Halbleiterspeicherzelle 2 wird durch den erhöhten Isolationskragen 44, 47, 55 bewerk- stelligt, welcher nur auf einer Seite des Grabens 12 angeordnet ist. Auf der anderen Seite befindet sich die Öffnung für den vergrabenen Kontakt 70.
Bezugszeichenliste
i, : 2 Halbleiterspeicherzellen
10, 11 Gate-Kontakt
12, 13 Graben
14, 15 erstes Diffusionsgebiet
16, 17 zweites Diffusionsgebiet
18, 19 Bitleitungskontakt
20 Isolationsgraben (STI) 2 222,, 2 233 ovale Grabenform auf dem Wafer
30 Grenzfläche zwischen benachbarten Speicherzellen
31 Struktur zur Bildung aktiver Gebiete
32 Overlay-Toleranz
33 Überlappbereich zwischen Graben und aktivem Gebiet 4 400 Pad-Nitrid
42 Substrat
44 Isolationskragen
46 leitendes Material, Poly-Si der zweiten Füllung
47 gedünnter oberer Teil des Isolationskragens 4 488 Grabeninnenwand
49 implantiertes Substrat an Grabeninnenwand
50 Seite des Grabens mit zu bildender Öffnung
52 Seite des Grabens mit zu bildender Isolation
55 thermisch gebildeter oberer Teil des Isolationskra- gens
58, 57 60 Oxiddicken
62 Isolationsschicht / Isolationsdeckel (Trench Top Oxide, TTO)
70 vergrabener Kontakt 5 599 leitendes Material, Poly-Si der dritten Füllung
80 aktive Wortleitung
82 passive Wortleitung
84 Poly-Silizium
85 Wolfram-Silizid 8 866 Silizium-Nitrid
87 Spacer
88 BPSG (Bor-Phosphor-Silikat-Glas)
Claims
1. Halbleiterspeicherzelle (1) mit einem Graben (12) und einem planarem Auswahltransistor, umfassend - ein Substrat (42) ,
- den Graben (12) , der im Substrat (24) angeordnet ist und eine Grabeninnenwand (48) mit einem unteren Bereich, einem mittleren Bereich und einem oberen Bereich aufweist,
- eine dielektrische Schicht, die im unteren Bereich an der Grabeninnenwand (48) angeordnet ist,
- einen ersten Isolationskragen (44, 47, 55), der an der Grabeninnenwand in dem mittleren und oberen Bereich angeordnet ist und einen oberen Rand aufweist,
- eine erste Füllung des Grabens mit leitendem Material (46, 59) in dem unteren und mittleren Bereich,
- eine erste Isolationsschicht (62) zur Bildung eines Isolationsdeckels, welche in dem Graben (12) auf dem leitenden Material (46, 59) in einem oberen Bereich des Grabens (12) angeordnet und mit dem Isolationskragen (44, 47, 55) ver- bunden ist,
- eine Öffnung in dem Isolationskragen (44, 47, 55), welche a) auf einer Seite (50) des Grabens (12) vollständig unterhalb der Isolationsschicht angelegt ist, b) von dem Graben (12) aus in Richtung eines ersten Gate- Kontaktes (10) derselben Halbleiterspeicherzelle (10) weist, c) mit dem leitenden Material (59) gefüllt ist,
- ein vergrabenes dotiertes Gebiet in dem Substrat, welches mit dem leitenden Material in der Öffnung zur Bildung eines vergrabenen Kontaktes (70) elektrisch leitend verbunden ist,
- den planaren Auswahltransistor mit dem ersten Gate-Kontakt (10) einer ersten Wortleitung (80) , einem ersten (14) und einem zweiten (16) Diffusionsgebiet, - wobei das erste Diffusionsgebiet (14) in dem Substrat (42) angeordnet ist und mit dem vergrabenen dotierten Gebiet elektrisch leitend verbunden ist, - wobei das zweite Diffusionsgebiet (16) in dem Substrat (42) angeordnet und mit einem Bitleitungskontakt (18) elektrisch leitend verbunden ist.
2. Speicherzelle (1) nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß
- das zweite Diffusionsgebiet (16) auf der dem Graben (12) und dem ersten Gate-Kontakt (10) gegenüberliegenden Seite an einen zweiten Graben (13) einer zweiten Halbleiterspei- cherzelle (2) grenzt, und
- der zweite Graben (13) der zweiten Halbleiterspeicherzelle (2) auf einer dem zweiten Diffusionsgebiet (16) zugewandten Seite (52') einen zweiten Isolationskragen (44 ', 47', 55') und eine mit dem zweiten Isolationskragen (44', 47', 55') verbundene zweite Isolationsschicht (62') aufweist, so daß ein zweites leitendes Material (46', 59') in dem zweiten Graben (13) vom zweiten Diffusionsgebiet (16) der ersten Halbleiterspeicherzelle (1) isoliert ist.
3. Speicherzelle nach einem der Ansprüche 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß oberhalb der Isolationsschicht (62) eine für die erste Halbleiterspeicherzelle (1) passive zweite Wortleitung (82) angeordnet ist, welche mit einem zweiten Gate-Kontakt (11) in ei- ner benachbarten dritten Halbleiterspeicherzelle verbunden ist.
4. Speicherzelle nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß der erste Gate-Kontakt (10) einer ersten Wortleitung (80) eine erste Breite besitzt und daß die zweite Wortleitung (80) an einem Ort innerhalb der Speicherzelle (1) oberhalb der Isolationsschicht (62) eine zweite Breite besitzt, wobei die erste Breite größer als die zweite Breite ist.
5. Speicherzelle nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß die Speicherzelle (1) jeweils durch genau einen Isolationsgraben (20) auf je einer Längsseite von einer der benachbarten dritten Halbleiterspeicherzelle isoliert ist.
6. Anordnung von mehreren unmittelbar aneinandergrenzenden Halbleiterspeicherzellen (1, 2) jeweils mit Graben (12, 13) und planarem Auswahltransistor nach einem der Ansprüche 1 bis 5 in einem Speicherzellenfeld, wobei
- die Halbleiterspeicherzellen (1, 2) der Anordnung jeweils eine relative Orientierung des planaren Auswahltransistors zum Graben in dem Substrat (42) besitzen, wobei die relative Orientierung in dem Speicherzellenfeld für die mehreren Halbleiterspeicherzellen (1, 2) identisch ist, und
- jeweils eine Fläche von weniger als 8 F2 aufweisen, wobei F die in lithographischer Projektion minimal auflösbare Längeneinheit einer Struktur ist.
7. Anordnung nach Anspruch 6 , d a d u r c h g e k e n n z e i c h n e t , daß die Gräben (12, 13) der Halbleiterspeicherzellen auf dem Substrat (42) schachbrettmusterartig in einer von sich gegenseitig kreuzenden Wort- und Bitleitungen gebildeten Matrixanan- ordnung angeordnet sind, wobei die Wort- (80, 82) und Bitleitungen im wesentlichen senkrecht zueinander angeordnet sind.
8. Anordnung nach Anspruch 7 , d a d u r c h g e k e n n z e i c h n e t , daß ein Anteil von mehr als zwei der Halbleiterspeicherzellen (1, 2) ein gemeinsames, zusammenhängendes aktives Gebiet aufwei- sen.
9. Verfahren zur Herstellung einer Halbleiterspeicherzelle (1) nach einem der Ansprüche 1 bis 5, umfassend die Schritte:
- Bereitstellung eines Substrates (42) , - Bildung eines Grabens (12) mit einer Innenwand (48) und einer darauf abgeschiedenen dielektrischen Schicht, - Bilden einer ersten Füllung des Grabens (12) mit einem leitenden Material (46) ,
- erstes Rückätzen des leitenden Materials (46) und der dielektrischen Schicht in dem Graben (12) , - Bildung eines unteren Teils des Isolationskragens (44) auf der Innenwand oberhalb der leitenden Materials,
- Bilden einer zweiten Füllung des Grabens mit leitendem Material (46) oberhalb der ersten Füllung,
- zweites Rückätzen des leitenden Materials (46) und des Iso- lationskragens (44) in dem Graben (12) ,
- Schrägimplantation des Substrates mit einem Neigungswinkel mit einer chemischen Substanz auf genau einer Seite (52) der Innenwand, wobei die chemische Substanz die Eigenschaft aufweist, eine Oxidation eines mit der Substanz implantier- ten Substrates zu beschleunigen,
- Oxidation des Substrates (42) zur Bildung eines oberen Teils (55) des Isolationskragens (44) in dem Graben (12) oberhalb des unteren Teils des Isolationskragens (44) ,
- Ätzung des oberen Teils (55) des Isolationskragens (44) zur Freilegung einer Öffnung in dem oberen Teil (55) des Isolationskragens (44) an der der genau einen Seite (52) gegenüberliegenden Seite (50) , welche nicht implantiert wurde,
- Bilden einer dritten Füllung des Grabens mit leitendem Material (59) , - drittes Rückätzen des leitenden Materials (59) bis zu einer Höhe unterhalb der Oberkante des oberen Teils (55) des Isolationskragens (44) zur Definition eines vergrabenen Kontaktes (70) in der Öffnung des Isolationskragens (44) zum Substrat (42) , - Bilden einer Füllung des Grabens mit einer isolierenden Schicht (62) zur Bildung eines Isolationsdeckels.
10. Verfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , d a ß - das Substrat (42 ) im Silizium umfaßt und - die chemische Substanz mit der Eigenschaft, eine Oxidation eines mit der Substanz implantierten Siliziums zu beschleunigen, Argon umfaßt.
11. Verfahren zur Herstellung einer Halbleiterspeicherzelle (1) nach einem der Ansprüche 1 bis 5, umfassend die Schritte:
- Bereitstellung eines Substrates (42) ,
- Bildung eines Grabens (12) mit einer Innenwand (48) und einer darauf abgeschiedenen dielektrischen Schicht, - Bilden einer ersten Füllung des Grabens (12) mit einem leitenden Material (46) ,
- erstes Rückätzen des leitenden Materials (46) und der dielektrischen Schicht in dem Graben,
- Bildung eines Isolationskragens (44) auf der Innenwand oberhalb der leitenden Materials (46) ,
- Bilden einer zweiten Füllung des Grabens mit leitendem Material (46) oberhalb der ersten Füllung,
- zweites Rückätzen des leitenden Materials (46) in dem Graben zur Freilegung eines Teils des Isolationskragens (44) , - Schrägimplantation des freigelegten Teils des Isolationskragens (44) mit einem Neigungswinkel auf genau einer Seite (50) mit einer chemischen Substanz, wobei die chemische Substanz die Eigenschaft aufweist, die Selektivität eines mit der Substanz implantierten Materials des Isolationskra- gens (44) gegenüber einem Ätzprozeß zu erhöhen,
- Ätzung des Isolationskragens (44) zur Freilegung einer Öffnung in dem Isolationskragen (44) auf der einen Seite des Isolationskragens, welche mit der Substanz implantiert wurde, - Bilden einer dritten Füllung des Grabens mit leitendem Material (59),
- drittes Rückätzen des leitenden Materials (59) bis zu einer Höhe unterhalb der Oberkante des Isolationskragens (44) zur Definition eines vergrabenen Kontaktes (70) in der Öffnung des Isolationskragens (44) zum Substrat (42) ,
- Verfüllen des Grabens (12) mit einer isolierenden Schicht
(62) zur Bildung eines Isolationsdeckels.
12. Verfahren nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t , d a ß der Isolationskragen (44) ein Oxid umfaßt, und die chemische Substanz mit der Eigenschaft, die Selektivität des mit der Substanz implantierten Oxids des Isolationskragens (44) gegenüber einem Ätzprozeß zu erhöhen, N2 ist.
13. Verfahren nach einem der Ansprüchen 9 bis 12, d a d u r c h g e k e n n z e i c h n e t , d a ß nach dem dritten Rückätzen
- ein streifenförmiger Bereich (31) zur Definition wenigstens eines aktiven Gebietes und wenigstens eines Isolationsgrabens mit einer Maske bedeckt wird, wobei der streifenförmi- ge Bereich (31) zusammenhängend Flächenanteile wenigstens dreier benachbarter Halbleiterspeicherzellen (1, 2) bedeckt,
- in den nicht durch die Maske bedeckten Bereichen ein Isolationsgraben (20) zur Isolation der Halbleiterspeicherzelle (1) von wenigstens zwei benachbarten Halbleiterspeicherzellen gebildet wird, welche an der Längsseite der Halbleiterspeicherzelle (1) eine Grenzfläche mit dieser bilden,
- die Maske entfernt wird,
- eine Isolationsschicht (62) abgeschieden wird, so daß der Graben (12) der Halbleiterspeicherzelle (1) mit der Isolationsschicht (62) verschlossen wird.
14. Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t , d a ß nach dem Füllen des Grabens (12) mit einer Isolationsschicht
(62) die Schritte durchgeführt werden:
- Bilden einer ersten Wortleitung (80) mit einem Gate-Kontakt
(10) auf dem Substrat (42) neben dem Graben (12) auf derjenigen Seite (50) , auf welcher die Öffnung freigelegt wurde, und Bildung einer zweiten Wortleitung (82) auf der Isolationsschicht (62) , - Bildung eines ersten Diffusionsgebietes (14) in dem Substrat (42) zwischen dem Gate-Kontakt (10) und dem Graben (12) sowie eines zweiten Diffusionsgebietes (16) zwischen dem Gate-Kontakt (10) und einem weiteren Graben (13) einer benachbarten Halbleiterspeicherzelle (2) .
15. Verfahren nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t , d a ß ein Bitleitungskontakt (18) auf dem zweiten Diffusionsgebiet (16) gebildet wird.
16. Verfahren nach einem der Ansprüche 9 bis 15, d a d u r c h g e k e n n z e i c h n e t , d a ß der Neigungswinkel der Schrägimplantation relativ zur Sub- stratoberflache mehr als 15 ° und weniger als 40 ° beträgt.
17. Verfahren nach einem der Ansprüche 7 bis 16, d a d u r c h g e k e n n z e i c h n e t , d a ß die Dosis für die Implantation mehr als 1014 und weniger als 1016 Teilchen der Substanz pro Quadratzentimeter beträgt.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020047012083A KR100585440B1 (ko) | 2002-02-07 | 2003-01-31 | 반도체 메모리 셀의 제조 방법 |
| US10/913,797 US7256440B2 (en) | 2002-02-07 | 2004-08-06 | Semiconductor memory cell having a trench and a planar selection transistor and method for producing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10205077A DE10205077B4 (de) | 2002-02-07 | 2002-02-07 | Halbleiterspeicherzelle mit einem Graben und einem planaren Auswahltransistor und Verfahren zu ihrer Herstellung |
| DE10205077.5 | 2002-02-07 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| US10/913,797 Continuation US7256440B2 (en) | 2002-02-07 | 2004-08-06 | Semiconductor memory cell having a trench and a planar selection transistor and method for producing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| WO2003067596A2 true WO2003067596A2 (de) | 2003-08-14 |
| WO2003067596A3 WO2003067596A3 (de) | 2003-10-09 |
Family
ID=27634790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/DE2003/000284 WO2003067596A2 (de) | 2002-02-07 | 2003-01-31 | Halbleiterspeicherzelle mit einem graben und einem planaren auswahltransistor und verfahren zu ihrer herstellung |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7256440B2 (de) |
| KR (1) | KR100585440B1 (de) |
| DE (1) | DE10205077B4 (de) |
| TW (1) | TWI223893B (de) |
| WO (1) | WO2003067596A2 (de) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7273790B2 (en) | 2003-07-29 | 2007-09-25 | Infineon Technologies Ag | Method for fabricating trench capacitor with insulation collar electrically connected to substrate through buried contact, in particular, for a semiconductor memory cell |
| WO2009092657A1 (en) * | 2008-01-21 | 2009-07-30 | International Business Machines Corporation | Method for forming a trench dram cell with asymmetric strap using ion bombardment and corresponding dram structure |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10355225B3 (de) * | 2003-11-26 | 2005-03-31 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle |
| TWI235426B (en) * | 2004-01-28 | 2005-07-01 | Nanya Technology Corp | Method for manufacturing single-sided buried strap |
| JP4398829B2 (ja) * | 2004-09-17 | 2010-01-13 | 株式会社東芝 | 半導体装置 |
| DE102004049667B3 (de) * | 2004-10-12 | 2006-05-18 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle und entsprechender Grabenkondensator |
| US7316978B2 (en) * | 2005-08-02 | 2008-01-08 | Nanya Technology Corporation | Method for forming recesses |
| US7179748B1 (en) * | 2005-08-02 | 2007-02-20 | Nanya Technology Corporation | Method for forming recesses |
| US7371645B2 (en) * | 2005-12-30 | 2008-05-13 | Infineon Technologies Ag | Method of manufacturing a field effect transistor device with recessed channel and corner gate device |
| US7777266B2 (en) * | 2007-11-29 | 2010-08-17 | Qimonda Ag | Conductive line comprising a capping layer |
| TWI455290B (zh) * | 2008-11-13 | 2014-10-01 | Inotera Memories Inc | 記憶體元件及其製造方法 |
| TWI440190B (zh) * | 2009-09-11 | 2014-06-01 | Inotera Memories Inc | 堆疊式隨機動態存取記憶體之雙面電容之製造方法 |
| TWI418018B (zh) * | 2009-11-03 | 2013-12-01 | Taiwan Memory Corp | 電子裝置及其製造方法、記憶體裝置 |
| US10229832B2 (en) * | 2016-09-22 | 2019-03-12 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming patterned features using directional ions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908948A2 (de) * | 1997-09-23 | 1999-04-14 | Siemens Aktiengesellschaft | Flachgraben-Isolation für DRAM Grabenkondensator |
| EP0949684A2 (de) * | 1998-04-06 | 1999-10-13 | Siemens Aktiengesellschaft | Grabenkondensator mit epitaktischer vergrabener Schicht |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936271A (en) * | 1994-11-15 | 1999-08-10 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers |
| US6100131A (en) * | 1997-06-11 | 2000-08-08 | Siemens Aktiengesellschaft | Method of fabricating a random access memory cell |
| US6018174A (en) * | 1998-04-06 | 2000-01-25 | Siemens Aktiengesellschaft | Bottle-shaped trench capacitor with epi buried layer |
| US5945704A (en) * | 1998-04-06 | 1999-08-31 | Siemens Aktiengesellschaft | Trench capacitor with epi buried layer |
| DE10120053A1 (de) * | 2001-04-24 | 2002-11-14 | Infineon Technologies Ag | Stressreduziertes Schichtsystem |
-
2002
- 2002-02-07 DE DE10205077A patent/DE10205077B4/de not_active Expired - Fee Related
-
2003
- 2003-01-31 KR KR1020047012083A patent/KR100585440B1/ko not_active IP Right Cessation
- 2003-01-31 WO PCT/DE2003/000284 patent/WO2003067596A2/de not_active Application Discontinuation
- 2003-02-07 TW TW092102539A patent/TWI223893B/zh not_active IP Right Cessation
-
2004
- 2004-08-06 US US10/913,797 patent/US7256440B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908948A2 (de) * | 1997-09-23 | 1999-04-14 | Siemens Aktiengesellschaft | Flachgraben-Isolation für DRAM Grabenkondensator |
| EP0949684A2 (de) * | 1998-04-06 | 1999-10-13 | Siemens Aktiengesellschaft | Grabenkondensator mit epitaktischer vergrabener Schicht |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7273790B2 (en) | 2003-07-29 | 2007-09-25 | Infineon Technologies Ag | Method for fabricating trench capacitor with insulation collar electrically connected to substrate through buried contact, in particular, for a semiconductor memory cell |
| WO2009092657A1 (en) * | 2008-01-21 | 2009-07-30 | International Business Machines Corporation | Method for forming a trench dram cell with asymmetric strap using ion bombardment and corresponding dram structure |
| US8008160B2 (en) | 2008-01-21 | 2011-08-30 | International Business Machines Corporation | Method and structure for forming trench DRAM with asymmetric strap |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040086344A (ko) | 2004-10-08 |
| DE10205077B4 (de) | 2007-03-08 |
| US7256440B2 (en) | 2007-08-14 |
| DE10205077A1 (de) | 2003-08-28 |
| TWI223893B (en) | 2004-11-11 |
| TW200303086A (en) | 2003-08-16 |
| WO2003067596A3 (de) | 2003-10-09 |
| KR100585440B1 (ko) | 2006-06-07 |
| US20050077563A1 (en) | 2005-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE10125967C1 (de) | DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung | |
| DE19521489B4 (de) | Kondensatorplatte und Kondensator, je in einer Halbleitervorrichtung gebildet, die Verwendung eines solchen Kondensators als Speicherkondensator einer Halbleitervorrichtung, Verfahren zur Herstellung eines Kondensators und Verwendung eines solchen Verfahrens zur Herstellung von DRAM-Vorrichtungen | |
| DE102004031385B4 (de) | Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung | |
| DE4424933C2 (de) | Verfahren zur Herstellung einer dynamischen Speicherzelle | |
| DE10142580B4 (de) | Verfahren zur Herstellung einer Grabenstrukturkondensatoreinrichtung | |
| DE19928781C1 (de) | DRAM-Zellenanordnung und Verfahren zu deren Herstellung | |
| DE10021385B4 (de) | Verfahren zur Herstellung eines Kondensators mit Erzeugung einer unteren Kondensatorelektrode unter Verwendung einer CMP-Stoppschicht | |
| EP1166350B1 (de) | Verfahren zur herstellung einer dram-struktur mit vergrabenen bitleitungen oder grabenkondensatoren | |
| DE4220497A1 (de) | Halbleiterspeicherbauelement und verfahren zu dessen herstellung | |
| EP1179849A2 (de) | Speicherzelle und Herstellungsverfahren | |
| DE10228096A1 (de) | Speicherzellenlayout mit Doppelgate-Vertikalarray-Transistor | |
| DE10139827A1 (de) | Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich | |
| DE3785317T2 (de) | Matrix hoher Packungsdichte aus dynamischen VMOS RAM. | |
| DE19842704C2 (de) | Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform | |
| DE102004043858A1 (de) | Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung | |
| DE10205077B4 (de) | Halbleiterspeicherzelle mit einem Graben und einem planaren Auswahltransistor und Verfahren zu ihrer Herstellung | |
| DE102011004757B4 (de) | Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren | |
| DE19929859B4 (de) | Herstellungsverfahren für Trenchkondensator | |
| EP1125328B1 (de) | Verfahren zur herstellung einer dram-zellenanordnung | |
| EP1129482B1 (de) | Verfahren zur Herstellung von einer DRAM-Zellenanordnung | |
| DE4229837C2 (de) | Verfahren zur Herstellung eines Speicherkondensators für eine Halbleiter-Speicherzelle | |
| EP1202333B1 (de) | Speicherkondensator und zugehörige Kontaktierungsstruktur sowie Verfahren zu deren Herstellung | |
| DE102005001904A1 (de) | Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung | |
| DE10351030A1 (de) | Transistorstruktur, Speicherzelle, DRAM und Verfahren zur Herstellung einer Transistorstruktur in einem Halbleitersubstrat | |
| EP0647355B1 (de) | Herstellungsverfahren fur eine halbleiterspeicheranordnung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AK | Designated states |
Kind code of ref document: A2 Designated state(s): CN JP KR US |
|
| AL | Designated countries for regional patents |
Kind code of ref document: A2 Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT SE SI SK TR |
|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
| DFPE | Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101) | ||
| WWE | Wipo information: entry into national phase |
Ref document number: 1020047012083 Country of ref document: KR |
|
| WWE | Wipo information: entry into national phase |
Ref document number: 10913797 Country of ref document: US |
|
| 122 | Ep: pct application non-entry in european phase | ||
| NENP | Non-entry into the national phase |
Ref country code: JP |
|
| WWW | Wipo information: withdrawn in national office |
Ref document number: JP |