TWI223893B - Semiconductor memory unit having trench and planar selection transistor and its manufacturing method - Google Patents

Description

0) ，、發明說明 (發明說明應敘明··發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 本發明係有關一種半導體記憶體單元，其包括一溝渠及 1卞回造擇電晶體，並有關兩種該半導體記憶體單元之掣 k方法。本發明尤其亦有關一種記憶體單元 憶體單元的配置。 體兄 J曰田孖取儲存在一記憶體電容器中之資料的半導體 體單元設作習知動態記憶體單元時具有一平面選擇電 脰及-深溝，該深溝中產生記憶體電容器。該平面選擇 :體的間極接點在基板表面上，其直接生成於基板表面 t雜擴散區之間。此處閘極接點係指電晶體主動面，亦 t元線與主純之交接面，其只以極料閘極氧化物層 彼此隔離。 弟一微錢運接-位元線接點，經該接點可 :器讀出:-一選擇電晶體釋放的電荷。另-擴散區經一： 接點而與鄰接擴散區之溝渠中的導電材料，通常為多曰 2:::中的:電材料係作為電容器之記憶 入基板中之一摻雜板則構成電容器第二電極，兩電 間存在一薄介電層。字元繞 、、t、'·二閘極而控制選擇 接通記憶體電容器與位元線的導電連接。 ^吏-沒憶體單元場達到最高之集積密度，通常需使 + ·己:憶體早兀的面積為最小。具平 的 憶體單元可製出的最小記憶 電日日體的 中F是-晶圓上微影可製出之Ή之基本面積為"2, 體產品的生產設備中已由〇…、縱向尺寸。目前F在記 備中已由〇.15_進展到〇·13陶。 (2) (2) 發明說明繽頁 面積8 F2p ώ ^ 、 付目一半導體記憶體單元兩微影圖案，即閘極 接點與潘、;巨 吐 〃’與所需溝渠隔離的總和，為平面選擇電晶體 3 ’閑極接愛上伽、装、s /、溝‘彼此需有約1 F的距離，隔離溝使記 k篮早元的Φ ^ 勤擴政區與相鄰記憶體單元隔離。 一白知技術中具溝渠與平面選擇電晶體的半導體記憶體單 J 士多閱專利 EP 0 9〇8 948 A2及 EP 0 949 684 A2 〇 ，.肩不—目前經常使用的半導體記體單元配置。 切一印，陰辦加- σ - Μ早7场中的相對關係，故亦顯示出一相鄰記憶 ，一 m半導體記憶體單以，2對界面3G互為鏡像對稱 /界®垂直於圖“斤在平面。界面％及記憶體單元其他 岡2界:構成想像的邏輯外界，而使—緊密週期場中的各 ^ j合°己^體早兀。所不貫施例中界面30 疋義為兩相鄰記憶體單元所屬圖案的鏡面。 ，二圖1俯視圖所示，溝渠12，13為矩形，其係利用使歲 2形的:光罩而成形於晶圓上。但投影時晶圓上溝渠成像 圓形22,23。—與字元線机連接構成-電晶體的閉 極接點10使得溝渠12可經-第—擴散區U而與-第二擴散 & 16電連接’該第二擴散區在圖^面上與上方一位元線 接點1 8接觸。記憶體單元1及2平八- 久二十刀位兀線接點18及第二擴 散區1 6，1 7。位元線接點丨8連拯一 ’、 二 逆獲位在圖1平面上方X方向 的位元線BL。 兩記憶體單元1，2擴散區14，〗 — 一 15 16，1 7及使記憶體單 元1 ’ 2主動區與一未示出之另一 另 相鄰記憶體單元隔離之隔 離溝20可利用晶圓記憶體單元 凡％中兩記憶體單元中一圖案 (3) (3)1223893 發明說明續頁 31之精確微影投影而定義。條形圖案31首先以光阻光罩成 形於表面，故淺隔離溝20 (shall〇w Τγ_ Lotion 可以-敍刻步驟而成形於一石夕基板上。移除光阻光罩後以 HDP (Hlgh Density Plasma)法等使一氧化物沉積於溝準中 ，接著平坦化。然後形成閉極接點1〇, u、字元線机及 以植入及活性化而形成擴散區14-1 7。 f知記憶體單元1，2之製程首先使基板產生一溝渠。再 於该溝渠内壁上沉積一介電； ’、 谓；丨电層以作為電容器介電質。桩 著才將一導電材料埴人兮潜、;巨士 $ 包貝接 针填人該溝渠中。導電材料與介電層一起 :回敍，使得電容器電極產生於溝渠下部。 材料，例如多晶矽，卜古堪泪〜V ^ 、 内壁以—CVD法而沉積一由

邑緣％ (collar)。然後在第二填入步驟中以 CVD法在溝準中笛—a、_姓、皆 少知甲U 、, /、 一-人 >儿積v電材料並回蝕，使得 料上緣與石夕表面的距離例 除突出於:導電材料上再以一韻刻步㈣ 緣環，使得溝渠上部由矽構成 的溝渠内壁外露。妙健贫一 苒戍 ^ 然後弟二次填入導電材料，該導雷好袓 南度摻雜並可受溫度作用而擴散。 枓 完成的記憶體單元之溝渠12, 13被 WL，通過，閘極接點可經兮车-綠 的第一子兀線 記憶體單元控制。因此、^Γ 圖1未示出的相鄰 上方與被、字元、㈣，之;=，13第三導電材料填入物 溝20的填人步料 ^在、氏隔# 氧化物。 弟-V電材枓填入物上方沉積一 基板淺隔離溝的深度需使其達溝渠内壁絕緣環上緣，使 1223893 v， 發明說明^^ 得兩相鄰記憶體單元溝渠22，23不會有導電連接。由於淺 隔離溝約覆蓋溝渠12直徑的一半，故對擴散區14基板有足 夠大的導電材料埋入接點（buried Strap)，例如在溝渠12上 部。 圖案3 1未能精確地成形於溝渠圖案丨2時，如圖案3丨與溝 木圖案12之重豎部分3 3太小，則會導致埋入接點的接觸面 縮小甚至消失，重疊部分33太大，則會導致溝渠12另一侧 不需要的擴散接觸。因此，為維持此種半導體記憶體單元 的品質，習知技術的位置及圖案大小精確度要求極高，故 位置精確度或臨界尺寸（CD)公差32極小。由於圖案有越來 越小的趨勢’故此要求越來越難以微影技術達成。 本發明之目的因此在於提供一種半導體記憶體單元之製 造方法，其可減少上述溝渠圖案12，1 3與淺隔離溝圖案20 相對位置精確度問題，且位置精確度要求不高。 二 本發明走另一目的在於避免因低位置精確度而產生的埋 入接點接觸電阻波動。 本目的由申請專利範圍第1項所述之半導體記憶體單元 及申請專利範圍第6項所述之半導體記憶體單元配置達成 。此外，本發明尚由申請專利範圍第7項所述之半導體記 憶體單元製造方法及申請專利範圍第9項所述之半導體記 憶體單元"·製造方法達成。 - 本發明半導體記憶體單元具一絕緣環，該絕緣環只在溝 渠内壁一側有一窗口。被絕緣層包圍的導電材料在該側由 於此窗口而與溝渠内壁的基板接觸。此側在第一擴散區之 ^23893 (5) ___ 發明說明繽頁 方二=…擴散區的埋入接點一，)。 -伸至絕緣層，使得導電：：：'由與窗口相同的高度 Γ1上緣而與基板接觸。另-側所需的絕二 =r 次隔離溝（STD。本發明絕緣環在埋入」利用餘刻的 被保留，故不雨為4 囪口的另一側 故不而為埋入接點相對側另設一絕緣。 本發明之窗口優先由絕緣環上緣一侧的续 在固口側（即接觸側）的深度於是比 上緣 覆蓋層或絕緣層連接側)為深。與絕緣 構成，故絕緣環上緣仍保留在溝渠内壁上由接觸側一開孔 。又本發明絕緣環的優點在於， 形成溝渠上精確校正的重疊部分圖案不需為 部分延伸至鄰接相鄰記憶體單元的界面 ^越該重疊 相“隐鑪…相應圖案相接，故本發明 吝 固+導體記憶體單元的直線圖案。由於半 中的條形圖案被連續的直線圖案取 D心體早几 離溝之圖案及定義記憶體電容器之溝準圖欠2主動區及隔 問題被減少。尤其是圖案縱向定義的位置精確度 另-優點在於，由於捨棄兩相鄰溝 每-記憶:體單元可有一自己的位元線接：溝=故 自動校正地成形於一含閘極接點的主兀、、’點二可 ^ ^ ^ ^ 勒弟一子元線與一被 子π線之間。因此，閘極接點，即選擇電曰體，* 度大於相同字元線構成被動字元線並穿過-相^憶體單 -10- ^223893 (6) -——— 發明說明績頁 元之處’而無須將閘極接點的重心移向埋入接點。 2記《單元場中設多個記憶體單元可藉本發明而使 :广己：體早凡皆具相同的閘極接點與溝渠位置相對關 如：:己憶體单元場中所有記憶體單元的溝渠皆在記 早：水平矩形面的左邊’而閑極接點皆在右邊。其優 本發明可避免光罩上圖案彼此極#近時，例如—對 溝如電容器，透鏡像差所產生的微影問題。 :知技術可能會出現線寬的左右不對稱。由於圖案均勾 =稱設置，故本發明不會出現此種情形。此處之配置中溝 『棋盤式設置於位元線與字元線相交所構成的陣列中 即，以俯視圖來看，字元線盥位 渠所在處。 〜位m心-個交點便是溝 =本發明記憶體單元之兩製程’尤其可利用一附加的 ::而使絕緣環具朝向閑極接點而構成一埋入接點之 :及另側較高的上緣。此處植入之目的 被 ::之基板或氧化物的導電性，而在於相對未植入之= 料在㈣製程步驟中的特性。故本發日月 斜植人使得溝渠内壁—側的特性相對於另一 兩製程的差別在於，第一赞# ,,„咖二 弟裟知中蝕刻後在絕緣環未植入 。二…第二製程中蝕刻後在絕緣環植入側開一窗:口 月:施例中植入分別使用氬及％。其將在下述之實施例 5兄明中被詳細說明。 植入氬可使石夕熱氧化速率變為兩倍以上。此意味，熱氧 1223893 發明說明績頁 土佈、纟巴緣％ 44，且溝渠中有一被回蝕 圖—導體記憶體單元丨在該步驟開始== 填入溝兩溝渠填入物各在步驟中被 化及接菩的〃 $ ;斗基本上為多晶石夕。絕、緣環44以埶氧 :的乳化物沉積而生成。基板42表面溝渠。以外部 刀夕虱化物層40，其係蝕刻步驟等的停止層。 :晶：46第二回#步驟後，以一傾斜角，例如， N2植入基板表面的薄膜中。此傾斜植入只 亦即植入時不旋轉晶圓。如 仃 層45被棺入s . 、便屏木12 一側邊50的氧化 - 另—側邊52則未被植人轟擊。如圖2b右側所 不，絕緣環44側壁50上的半月形部分被植入。 接著在晶圓上進行-等向性濕式_， 的氧化層㈣刻速率為另-側邊52未被植人 ;= 倍：邑_多晶㈣表面以下的部分兩側皆

由於银:刻速率提高，溝渠12内壁48側邊5()的上基板 面被移除。另-側邊52所留下的絕緣環44氧化層 下蝕刻前厚度58的一半。 J 在繼續說明本實施例前，以下將先說明另一實施例到達 此狀態的製程；圖化所示溝渠12截面圖與圖2a相同，其不 同於第一實施例而在傾斜植入前先進行濕式㈣而移除絕 緣環44突-出於導電材料46的部分。故溝渠内壁48的基板h 外露。接著以一傾斜角’例如與晶圓垂直線呈3〇。，朝-向 溝渠的側邊52而植人氬。相對的側邊5()則未被植入爲擊1 基板的一部份49由於氬轟擊而被摻雜（圖补）。接著使溝準 -13- (9) ——- 發明說明縝頁 12中外露的基板42 一 在熱氧化時氧化連率熱氧化。由於植人氬的基板 55的严；交為兩倍，故㈣52所成長氧化物 亦”子：疋另一側邊50所成長氧化物厚度60的兩倍，且 /、疋夕晶碎填人物46上所生成氧化層厚度W兩倍。 在3蠢^不接者所進行等向性韻刻的結果，該等向性姓刻 在側邊50的溝渠内壁48外露時結束。 :-及第二實施例植入步驟的劑量濃度各 10 5個粒子―。 刀

圖4顯示本發明製程 ^ 唯-的差別在於，第一W〜弟一與弟二貫施例 eκ知例有一延伸至氮化物40表面的 :辱氧化層44 ’第一貫施例氮化物4〇内壁則幾乎無氧化。接 著所進形的步驟為在多晶石夕填人物46上沉積—高度推雜的 多晶石夕層59並㈣’使得⑪基板42上緣仍高於摻雜的多晶 夕g 9上緣（圖4a)。在填入第三填入物多晶矽層$9之前—费 先使溝㈣巾基板42外露的表面進行—£化，錢基板溝 渠接下來生成的埋入接點較為有利。

一接著以-微影步驟使淺隔離溝（STI) 2〇形成圖案，圖4所 示部分完全被一光阻光罩保護。

移除光阻光罩後使淺隔離溝（STI) 2〇及尚開口的溝渠U 被塗佈一絕緣層。如圖仆所示，在溝渠開口中生成一氧化 物覆蓋層62。該絕緣覆蓋層62優先以HDp法沉積。絕緣―覆 蓋層 62亦可被稱作 Top_Trench_〇xide (TT(>)。 二是 如圖4c所示，加熱時由於摻雜之多晶矽層”的擴散而產 生一埋入接點70。在接下來的步驟中出現一第一擴散區“ -14 - 1223893 (ίο) 發明說明績頁 及第一擴政區16。其構成所製成平面選擇電晶體的源極 及汲極。基板上生成一主動字元線8〇及一被動字元線“， 其中主動字元線80包含閘極接點1〇。字元線8〇, Μ由多晶 夕84石夕化嫣85及氮化石夕86堆疊而成，並具側向的隔離 層、。第一擴散區1 6上構成_位元線接點i 8。如圖&所示， 半導體記憶體單it 1溝渠12中的多晶碎填人物46，59由於 絕緣環44及絕緣覆蓋層62而與半導體記憶體單^的基板 42隔離。但與本身半導體記憶體單元1的基板42間則存在 一埋入接點70。 圖5顯示本發明半導體記憶體單元1晶圓微影成形的可能 圖案。圖5a顯示字元線8〇, 82。 — 82子兀線較寬的部分構成主 動子το線80’車交窄的部分則構成被動字元線82，在所示被 過的記憶體單元中該被動字元線位在—溝渠 緣覆盍層之上。 圖5b顯:本構成溝渠12的矩形 ^ . , 0 m 口系甶於使用可自動校正 而生成-早侧埋人接點7G以連接溝渠電容器之方法 以所示規則性溝渠12圖案取代習知技術的成對溝準。 =顯示形成主動區及其間之淺隔離溝、

長線形圖案3 1。 」J屬矛J 在圖Γ—示圖5a-c圖案之組合。可看出，成像中圖宰31存 在:平移-對稱，故可避免與溝渠12之重疊公差問題:存 圖6顯示本發明半導體記憶體單元旧― ： 體單元2之俯視圖。兩半導體記憶體單元卜^^憶 10與溝渠12及閘極接點丨丨與溝 3極接點 荐木13具相同的相對位置關係 -15- 1223893 (η) 發明說明縝頁 。母半‘體§己憶體單元具—自己的位元線】 12與相鄰半導體記憶體單元2擴散區i7的隔 。溝渠 側則構成一埋入接點7〇的窗 圖式代表符號說明 側上 另 10 2 半導體記憶體單元 5 11 閘極接點 5 13 —溝渠 5 15 第一擴散區 5 17 第一擴散區 • 5 19 位元線接點 隔離溝（STI) 5 23 晶圓橢圓形溝渠形狀 兩相鄰記憶體單元之界面 形成主動區之圖案 -. 重疊公差 溝知與主動區之重疊部分 - 氮化物 基板 絕緣環 • 導電材料，多晶矽第二填入物 絕緣環削薄的上部 溝渠内壁 溝渠壁被植入之基板 的絕緣環44,47,55,該絕緣環只設在溝渠12用1高 18 20 22 30 31 32 33 40 42 44 46 47 48 49 -16 - 1223893 (12) 發明說明續頁 50 52 55 58， 62 70 59 80 82 84 85 86 87 溝渠構成窗口側 溝渠構成隔離側 絕緣環熱形成的上部 57，60氧化物厚度 絕緣層/絕緣覆蓋層（Trench Top Oxide，TTO) 埋入接點 導電材料’多晶碎第二填入物 '主動字元線 被動字元線 多晶矽 矽化鎢 氮化矽 隔離層 BPSG (硼磷矽酸玻璃） = 88

Claims (1)

1223893 第092102539號專利申請案 中文申請專利範圍替換本(93年5月） 拾、申請專利範圍 木（12)及一平面選 1·一種半導體記憶體單元（1),其具_溝 擇電晶體，該半導體記憶體單元包括 _ 一基板（42) /冓木（12)，其設在基板（24) ,具一溝渠内壁（48)， 包括一下部、令部及上部， η笔層，其在溝渠内壁（48)下部， 一第一絕緣環（44，47，55)，JL在、、盖泪七 ，、在溝木内壁（48)中部及 上部亚具一上緣， 一第一溝渠填入物，為導電材料（46，59)，填入 及中部， 、 位在導電材 絕緣環（44， 一第一絕緣層（62)，其構成絕緣覆蓋層， 料（46，59)上方的溝渠（12)上部，與第_ 47，55)連接， - 一第一絕緣環（44，47，55)窗口，其 a) 在溝渠（12) —側完全在絕緣層下方， b) 由溝渠（12)朝向同一半導體記憶體單元（ι)的第一 極接點（10)， 甲 c) 被填入導電材料（59)， -一基板中之埋入摻雜區，其與窗口之導電材料導電連 接而構成埋入接點（70)， _ 一平面選擇電晶體，其包括第一閘極接點〇 〇)、第一 字元線（80)、第一（14)及第二擴散區（16)， -該第一擴散區（14)在基板（42)内，與埋入摻雜區導電連 O:\83\83479-930506 DOC 7 民國93年5月6日修正頁 中請專利範圍續頁 接， -該第二擴散區（16)在基板（42)内，與位元線接 電連接。 2·如申明專利範圍第丨項所述之記憶體單元（1)，其中 _第二擴散區（16)在不朝向溝渠（12)及第一閘極接點⑽ 的-側鄰接第二半導體記憶體單元⑺之第二溝渠⑽ ，及 -第一半導體§己憶體單元之第二溝渠（丨3)在朝向第二 擴散區（16)的一側（52，）具一第二絕緣環（44,，47,，55，） 及=與第二絕緣環（44,，47，，55，）連接的第二絕緣層 (62 ) ’使得第二溝渠中之第二導電材料（46,，59，） 被與第一半導體記憶體單元⑴之第二擴散區（16)隔離。 3·如申明專利範圍第1或2項所述之記憶體單元，其中絕緣 層（62)上方為第一半導體記憶體單元（1)之被動第二字元 線（82)，其與一相鄰第三半導體記憶體單元之第二閘極 接點（11)連接。 4·如申請專利範圍第1或2項所述之記憶體單元，其中第一 字兀線（80)之第一閘極接點（1〇)具一第一寬度，記憶體 單元（1)絕緣層（62)上方第二字元線（82)具一第二寬度， 第一寬度大於第二寬度。 5_如申睛專利範圍第1或2項所述之記憶體單元，其中記憶 體單元（1)一縱側以一隔離溝（2〇)與相鄰第三半導體記憶 體單元隔離。 6· —種記憶體單元場中多個鄰接半導體記憶體單元（丨，2) O:\83\83479-930506.DOC 7 6W 之配置’其各包括如申請專利範圍第…項所述之溝渠 (12，13)及平面選擇電晶體，其特徵為 -半導體記憶體單元（1，2)基板（42)之溝渠（丨2，⑶與平 面選擇電晶體具-相對位置關係，記憶體單元場中多 個半導體記憶體單元（1 ’ 2)皆具該相對位置關係，且 -半導體記憶體單元面積小於8 F2，其中F是微影可製出 之圖案最小縱向尺寸。 ^申明專利|&圍第6項所述之配置，其中半導體記憶體 單疋之溝渠（12，13)在基板（42)上棋盤式設在相交字元 線與位元線所構成陣列中，該字元線（80，82)與位元線 基本上彼此垂直。 8·如申租專利範圍第7項所述之配置，其中半導體記憶體單 元（1，2)中兩個以上記憶體單元共有一連接的主動區。 9·種如申睛專利範圍第1項所述之半導體記憶體單元 之製造方法，其包含下述步驟： -準備一基板（42)， 製作一溝渠（12),其包括一内壁（48)及一其沉積於其上 之介電層， 填入一由導電材料（46)構成的溝渠（12)第一填入物， 第-人回餘溝渠（12)中之導電材料（46)及介電層， 在導電材料上方溝渠内壁產生絕緣環（44)下部， -yr ^ - 乐一填入物上方填入一由導電材料（46)構成的溝渠 第二填入物， 第一-人回餘溝渠（12)中之導電材料（46)及絕緣環（44)， O:\83\83479-930506 DOC 7 民國93年5月6日修正頁 申請專利範圍續頁 -以一傾斜角朝向内壁一側邊（52)使用一化學物質進行 基板的傾斜植人， -使基板（42)氧化而在溝渠（12)中絕緣環（44)下部之上產 生絕緣環（44)上部（55)， -#刻絕緣環（44)上部（55)而在與侧邊（52)相對未被植入 之側邊（50)的絕緣環（44)上部（55)開一窗口， -填入一由導電材料（59)構成的溝渠第三填入物， -第二次回姓導電材料（59.)，使其上緣在絕緣環（44)上部 (55)上緣之下，而在絕緣環（44)對基板（42)的窗口產生 一埋入接點（70)， -填入一由絕緣層（62)構成的溝渠填入物而產生一絕緣 覆蓋層。 10·如申請專利範圍第9項所述之方法，其中 -基板（42)由矽構成， -化學物質為氬，其可使被植入該物質的矽氧化速率增 加0 11.一種如申請專利範圍第i項所述之半導體記憶體單元（1) 之‘ia·方法’其包含下述步驟： -準備一基板（42)， -製作一溝渠（12)，其包括一内壁（48)及一其沉積於其上 之介電層， -填入一由導電材料（46)構成的溝渠（12)第一填入物， -第一次回蝕溝渠（12)中之導電材料（46)及介電層， 在^電材料（46)上方溝渠内壁產生一絕緣環（44)， O:\83\83479-930506 DOC 7 民國93年5月6曰修正頁 f申請專纖 -在第一填入物上方填入一由導電材料（46)構成的溝渠 弟二填入物， -第二次回蝕溝渠2)中之導電材料（46)以露出絕緣環 (44)一部份， -以一傾斜角朝向内壁一側邊（5〇)使用一化學物質進行 絕緣環（44)露出部之傾斜植入，該化學物質可提高絕 緣環（44)被植入部蝕刻時的選擇性， -姓刻絕緣環（44)而在該物質植入側邊的絕緣環（44)開一 窗〇， -填入一由導電材料（59)構成的溝渠第三填入物， •第三次回蝕導電材料（59)，使其上緣在絕緣環（44)上緣 之下’而在絕緣環（44)對基板（42)的窗口產生一埋入接 點（70)， -填入一由絕緣層（62)構成的溝渠（12)填入物而產生一絕 緣覆蓋層。 12. 如申請專利範圍第11項所述之方法，其中絕緣環為 一氧化物’且化學物質為N2，其可提高絕緣環（44)被植 入該物質之氧化物蝕刻時的選擇性。 13. 如申請專利範圍第9至12項中任一項所述之方法，其中 ，第三次蝕刻後 -以一光罩覆蓋定義至少一主動區及至少一隔離溝的條 形部分（31)，該條形部分（31)覆蓋至少三相鄰半導體記 憶體單元（1，2)， -未被光罩覆蓋的部分形成一隔離溝（20)，以使半導體 O:\83\83479-930506.DOC 7 1223893 民國93年5月6日修正頁 利範圍續頁 記憶體單元⑴至少與兩相鄰半導體記憶體單元隔離， 其在半導體a己憶體單元（1 )縱側構成與半導體記憶體單 元之界面， _沉積一絕緣層（62)，使得半導體記憶體單元（1)之溝渠 (12)被該半導體記憶體單元（1)封閉。 14·如申明專利範圍第丨3項所述之方法，其中將絕緣層（62) 填入溝渠（12)後進行如下之步驟： -以溝渠（12)窗口側（5〇)基板（42)上的閘極接點（10)產生 一字元線（80)，在絕緣層（62)上產生一第二字元線（82), -在閘極接點（1〇)與溝渠（12)間基板（42)中產生一第一擴 散區（14)，並在閘極接點（1〇)與一相鄰半導體記憶體單 兀（2)之另一溝渠間產生一第二擴散區（16)。 1 5 ·如申请專利範圍第9至12項中任一項所述之方法，其中 在第一擴散區（16)產生一位元線接點（18)。 1 6 ·如申請專利範圍第9至12項中任一項所述之方法，其中 對基板表面之傾斜植入的傾斜角大於15。小於4〇。。 1 7 ·如申請專利範圍第9至12項中任一項所述之方法，其中植 入的劑量每立方公分含1014以上1010以下個物質粒子。 O:\83\83479-930506.DOC 7 -6-