JP2010157923A - クロック生成回路 - Google Patents

Abstract

【課題】広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現。
【解決手段】基準クロックを第１の個数の電圧制御遅延素子１２−1〜１２−Ｎで遅延させて第１の遅延クロックを生成し、第２の個数の電圧制御遅延素子１２−1〜１２−Ｋで遅延させて第２の遅延クロックを生成する遅延部１１と、前記基準クロックの位相と前記第１の遅延クロックの位相とを比較する位相比較部２１と、遅延制御電流を出力するチャージポンプ２２と、遅延制御部２３と、前記基準クロックの位相と前記第２の遅延クロックの位相とを比較し、前記基準クロックと前記第１の遅延クロックとの位相差を判定する判定部１３ａと、前記位相差が閾値より大きい場合、前記遅延制御電流が第１の値になり、前記閾値以下の場合、前記第１の値より小さい第２の値になるように制御するチャージ制御部１３ｂとを備える。
【選択図】図１

Description

本発明は、クロック生成回路に関する。

遅延同期ループ回路（以下ＤＬＬ回路と略す。ＤＬＬ; Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）は、基準クロックと、電圧制御遅延線（以下ＶＣＤＬと略す。ＶＣＤＬ; Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）から出力された基準クロックに対する遅延クロックの遅延量をロックさせる回路である。ＤＬＬ回路は、その遅延クロックを半導体集積回路へ出力することにより、その半導体集積回路のクロックの同期がとられるようにする。ＤＬＬ回路には、ロックするまでの時間を短くすることが要求されている。

特許文献１及び特許文献２には、ロックするまでの時間を短くするための技術が記載されている。

特許文献１に示されたＤＬＬ回路では、制御電圧ＶＣを生成するための回路として、位相比較器２１、チャージポンプ２２及びループフィルタ２３のほかに、設定値判定回路２６および電圧設定回路２７が設けられている。また、位相比較器２１、チャージポンプ２２及びループフィルタ２３により制御電圧ＶＣを生成する状態と、設定値判定回路２６および電圧設定回路２７により制御電圧ＶＣを生成する状態とを切り替えるために、タイマ２８及び電源制御回路２９が設けられている。すなわち、特許文献１に示されたＤＬＬ回路では、制御電圧ＶＣを生成するための回路が２系統設けられているとともに、その２系統のいずれをアクティブにするのか切り替えるための回路が設けられているため、全体として回路構成が複雑になる。これにより、チップ面積が増大する可能性がある。

特許文献２には、特許文献２の図１に示されたＰＬＬ回路１００の具体的な構成として、特許文献２の図５に示されたＰＬＬ回路３００が記載されている。ＰＬＬ回路３００では、ロック検出回路６が、充電回路１５、ＮチャネルＭＯＳトランジスタ（放電回路）２０、及びキャパシタ２１を含んでいる。充電回路１５は、位相比較器５１’から受けた信号ＵＰ又は信号ＤＯＷＮに応じてキャパシタ２１へ充電電流を供給することにより、キャパシタ２１を充電する。ＮチャネルＭＯＳトランジスタ２０は、ドレイン側のノードＮ１５からソース側の固定電位Ｖｓへ微小電流Ｉ_Ｌをリークさせることにより、キャパシタ２１を放電する。

ここで、ＮチャネルＭＯＳトランジスタ２０等のデバイス特性を高精度に設計しなければならない。すなわち、キャパシタ２１からＮチャネルＭＯＳトランジスタ２０への放電電流Ｉ_Ｌが、ロック時における充電回路１５からキャパシタ２１への充電電流より小さければ、チャージポンプ１０の電流が止まり、ＰＬＬ回路３００が動作しなくなる。また、逆に、キャパシタ２１からＮチャネルＭＯＳトランジスタ２０への放電電流Ｉ_Ｌが、ロック時における充電回路１５からキャパシタ２１への充電電流より大きければ、位相比較器２１は、次のような動作を行ってしまう。位相比較器２１は、放電電流Ｉ_Ｌと充電電流とを合わせるためにオフセットを持ったＵＰ信号とＤＯＷＮ信号を出力したままとなる。

すなわち、特許文献２に示されたＰＬＬ回路（又はＤＬＬ回路）は、位相関係（又は遅延量）がロックしたとき、充電回路１５からの充電電流とＮチャネルＭＯＳトランジスタ２０への放電電流Ｉ_Ｌとが完全に同じでないと、安定して動作できない。このように充電電流と放電電流Ｉ_Ｌとが完全に同じになるようにＰＬＬ回路（又はＤＬＬ回路）を設計することは、現実的に困難である。
特開２００６−０２５１３１号公報 特許第３５６１０３５号公報

ところで、ＤＬＬ回路が用いられる機器では、基準クロックの周波数が広帯域に渡る場合がある。この場合、広帯域に渡る連続的な周波数範囲におけるどの周波数の基準クロックをＤＬＬ回路が受けても、ＤＬＬ回路がロックするまでの時間を短くする必要がある。

また、ＤＬＬ回路が用いられる機器には、小型化が要求されている機器もある。この場合、ＤＬＬ回路の実装面積を減らすために、ＤＬＬ回路のチップ面積を低減する必要がある。そのためには、ＤＬＬ回路の構成を簡略化する必要がある。

本発明の目的は、広帯域に渡る周波数範囲におけるどの周波数の基準クロックを受けてもロックするまでの時間を短くできるクロック生成回路を簡易な回路構成で実現することにある。

本発明の１つの側面に係るクロック生成回路は、直列に接続された第１の個数の電圧制御遅延素子を含み、基準クロックを前記第１の個数の電圧制御遅延素子で遅延させることにより前記基準クロックに対して第１の遅延量を有した第１の遅延クロックを生成して出力するとともに、前記基準クロックを前記第１の個数の電圧制御遅延素子の一部である第２の個数の電圧制御遅延素子で遅延させることにより前記基準クロックに対して前記第１の遅延量より小さい第２の遅延量を有した第２の遅延クロックを生成する遅延部と、前記基準クロックの位相と前記第１の遅延クロックの位相とを比較し、比較結果に応じた上昇信号又は下降信号を出力する位相比較部と、前記上昇信号又は前記下降信号に応じて、遅延制御電流を出力するチャージポンプと、前記遅延制御電流に応じて遅延制御電圧を生成し、生成した前記遅延制御電圧を前記第１の個数の電圧制御遅延素子のそれぞれに供給することにより、前記基準クロックに対して前記第１の遅延クロックが同期するように前記第１の遅延量を制御する遅延制御部と、前記基準クロックの位相と前記第２の遅延クロックの位相とを比較することにより前記基準クロックと前記第１の遅延クロックとの位相差が閾値以下であるか否かを判定する判定部と、前記位相差が前記閾値より大きいと前記判定部により判定された場合、前記遅延制御電流が第１の値になり、前記位相差が前記閾値以下であると前記判定部により判定された場合、前記遅延制御電流が前記第１の値より小さい第２の値になるように、前記チャージポンプを制御するチャージ制御部とを備えたことを特徴とする。

本発明によれば、広帯域に渡る周波数範囲におけるどの周波数の基準クロックを受けてもロックするまでの時間を短くできるクロック生成回路を簡易な回路構成で実現することができる。

本発明の第１実施形態に係るＤＬＬ回路１を、図１を用いて説明する。図１は、本発明の第１実施形態に係るＤＬＬ回路１の構成を示す図である。以下、ｐチャンネル型ＭＯＳトランジスタはｐＭＯＳ、ｎチャンネル型ＭＯＳトランジスタはｎＭＯＳと省略する。

ＤＬＬ回路（クロック生成回路）１は、基準クロックＣＫ０を受けて、基準クロックＣＫ０に対して遅延した遅延クロックＣＫ−Ｎを出力する。ＤＬＬは、Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ（遅延同期ループ）の略である。基準クロックＣＫ０は、デューティー比ｒを有する。

ＤＬＬ回路１は、ＶＣＤＬ（遅延部）１１、位相比較器（位相比較部）２１、インバータ３５、チャージポンプ２２、ループフィルタ（遅延制御部）２３、及び判定回路１３を含む。ここで、ＶＣＤＬは、Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ（電圧制御遅延線）の略である。

ＶＣＤＬ１１は、直列に接続されたＮ個（第１の個数）の電圧制御遅延素子１２−１〜１２−Ｎを含む。Ｎ個の電圧制御遅延素子１２−１〜１２−Ｎのそれぞれは、ループフィルタ２３から受けた制御電圧ＶＣに応じた伝播遅延量を有する。Ｎ個の電圧制御遅延素子１２−１〜１２−Ｎの伝播遅延量は、互いに同じであることが好ましい。また、例えば、Ｎ＝３２である。

ＶＣＤＬ１１は、基準クロックＣＫ０をＮ個の電圧制御遅延素子１２−１〜１２−Ｎで遅延させることにより、基準クロックＣＫ０に対して第１の遅延量を有した遅延クロック（第１の遅延クロック）ＣＫ−Ｎを生成して出力する。第１の遅延量は、Ｎ個の電圧制御遅延素子１２−１〜１２−Ｎの伝播遅延量の合計に対応している。

それとともに、ＶＣＤＬ１１は、基準クロックＣＫ０をＮ個の電圧制御遅延素子１２−１〜１２−Ｎの一部であるＫ個（第２の個数）の電圧制御遅延素子１２−１〜１２−Ｋで遅延させる。これにより、ＶＣＤＬ１１は、基準クロックＣＫ０に対して第２の遅延量を有した遅延クロック（第２の遅延クロック）ＣＫ−Ｋを生成する。第２の遅延量は、第１の遅延量より小さい。Ｋ個の電圧制御遅延素子１２−１〜１２−Ｋは、Ｎ個の電圧制御遅延素子１２−１〜１２−ＮにおけるＮ個より少なくＮ個に（１−ｒ）を掛けた数より多くの電圧制御遅延素子である。すなわち、
Ｎ×（１−ｒ）＜Ｋ＜Ｎ・・・数式１
である。例えば、基準クロックＣＫ０の有するデューティー比ｒ＝０．５のとき、
Ｎ／２＜Ｋ＜Ｎ・・・数式２
である。例えば、ｒ＝０．５、Ｎ＝３２である場合、数式２より、Ｋ＝１７である。

ここで、第２の遅延量は、Ｋ個の電圧制御遅延素子１２−１〜１２−Ｋの伝播遅延量の合計に対応している。すなわち、第２の遅延量は、用いる電圧制御遅延素子の個数に依存しているので、基準クロックＣＫ０の周波数がどのような周波数であっても、第１の遅延量より小さくなる。

位相比較器２１は、外部から基準クロックＣＫ０を受け、ＶＣＤＬ１１から遅延クロックＣＫ−Ｎを受ける。位相比較器２１は、基準クロックＣＫ０の位相と遅延クロックＣＫ−Ｎの位相とを比較し、比較結果に応じた上昇信号ＵＰ又は下降信号ＤＯＷＮをチャージポンプ２２へ出力する。下降信号ＤＯＷＮは、例えば、Ｈレベルがアクティブレベルである。

インバータ３５は、位相比較器２１から上昇信号ＵＰを受けた際に、上昇信号ＵＰの論理レベルを反転して、論理レベルが反転された上昇信号ＵＰ￣をチャージポンプ２２へ出力する。上昇信号ＵＰ￣は、例えば、Ｌレベルがアクティブレベルである。

チャージポンプ２２は、上昇信号ＵＰ￣又は下降信号ＤＯＷＮに応じて、遅延制御電流をループフィルタ２３へ出力する。チャージポンプ２２は、出力ノードＮＣＰ、充電部２２１、及び放電部２２２を含む。充電部２２１は、上昇信号ＵＰ￣に応じて、出力ノードＮＣＰへ充電電流を流し出す。放電部２２２は、下降信号ＤＯＷＮに応じて、出力ノードＮＣＰから放電電流を吸い込む。

充電部２２１は、ソース電流源（充電電流源）２９、付加ソース電流源（可変電流源）３３、及びｐＭＯＳスイッチ３１を含む。放電部２２２は、シンク電流源（放電電流源）３０、付加シンク電流源（可変電流源）３４、及びｎＭＯＳスイッチ３２を含む。

出力ノードＮＣＰは、ｐＭＯＳスイッチ３１のドレイン、ｎＭＯＳスイッチ３２のドレイン、及びループフィルタ２３の入力端子を互いに接続している。出力ノードＮＣＰは、遅延制御電流を出力するためのノードである。

ソース電流源２９は、定電流を流し出す定電流源である。付加ソース電流源３３は、判定回路１３から供給されたチャージ制御信号ＣＲに応じた電流を流し出す可変電流源である。

ｐＭＯＳスイッチ３１は、アクティブレベル（例えばＬレベル）の上昇信号ＵＰ￣を受けた際に、ソース電流源２９及び付加ソース電流源３３と出力ノードＮＣＰとを接続するようにオンする。これにより、ソース電流源２９が流し出す定電流と付加ソース電流源３３が流し出す電流との合計が充電電流として出力ノードＮＣＰを介してループフィルタ２３へ供給される。すなわち、チャージポンプ２２は、チャージポンプ２２からループフィルタ２３へ向かう方向の充電電流を遅延制御電流としてループフィルタ２３へ出力する。

シンク電流源３０は、定電流を吸い込む定電流源である。付加シンク電流源３４は、判定回路１３から供給されたチャージ制御信号ＣＲに応じた電流を吸い込む可変電流源である。

ｎＭＯＳスイッチ３２は、アクティブレベル（例えばＨレベル）の下降信号ＤＯＷＮを受けた際に、シンク電流源３０及び付加シンク電流源３４と出力ノードＮＣＰとを接続するようにオンする。これにより、シンク電流源３０が吸い込む定電流と付加シンク電流源３４が吸い込む電流との合計が放電電流としてループフィルタ２３から出力ノードＮＣＰを介して吸い込まれる。すなわち、チャージポンプ２２は、ループフィルタ２３からチャージポンプ２２へ向かう方向の放電電流を遅延制御電流としてループフィルタ２３へ出力する。

ループフィルタ２３は、遅延制御電流に応じて遅延制御電圧ＶＣを生成する。すなわち、ループフィルタ２３は、遅延制御電流の高周波成分を取り除くことにより遅延制御電流を平滑化する。ループフィルタ２３は、平滑化された遅延制御電流を遅延制御電圧ＶＣに変換することにより、遅延制御電圧ＶＣを生成する。ループフィルタ２３は、生成した遅延制御電圧ＶＣをＮ個の電圧制御遅延素子１２−１〜１２−Ｎのそれぞれに供給する。また、ループフィルタ２３は、遅延制御ノードＮＣにおける遅延制御電圧ＶＣの変動を緩和し、遅延クロックＣＫ−Ｎのジッタを小さくする働きも行う。これにより、ループフィルタ２３は、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとが同期したロック状態になるように制御する。言い換えると、ループフィルタ２３は、基準クロックＣＫ０に対して第１の遅延クロックが同期するように第１の遅延量を制御する。

判定回路１３は、判定部１３ａ及びチャージ制御部１３ｂを含む。

判定部１３ａは、外部から基準クロックＣＫ０を受け、電圧制御遅延素子１２−Ｋの出力端子（中間タップ）から遅延クロックＣＫ−Ｋを受ける。判定部１３ａは、基準クロックＣＫ０の位相と遅延クロックＣＫ−Ｋの位相とを比較することにより、ＤＬＬ回路１がロック状態の近傍にあるか否かを判定する。具体的には、判定部１３ａは、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値以下であるか否かを判定する。

例えば、判定部１３ａは、基準クロックＣＫ０に同期したタイミングにおいて遅延クロックＣＫ−Ｋのレベルが第１の論理レベル（例えばＬレベル）にある場合、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値より大きいと判定する。判定部１３ａは、基準クロックＣＫ０に同期したタイミングにおいて遅延クロックＣＫ−Ｋのレベルが第２の論理レベル（例えばＨレベル）にある場合、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値以下であると判定する。判定部１３ａは、判定結果をチャージ制御部１３ｂへ供給する。

チャージ制御部１３ｂは、判定結果に応じてチャージ制御信号ＣＲを生成し、生成したチャージ制御信号ＣＲをチャージ制御ノードＮＩ経由でチャージポンプ２２へ供給する。これにより、チャージ制御部１３ｂは、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値より大きいと判定部１３ａにより判定された場合、遅延制御電流が第１の値になるように、チャージポンプ２２を制御する。チャージ制御部１３ｂは、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値以下であると判定部１３ａにより判定された場合、遅延制御電流が第１の値より小さい第２の値になるように、チャージポンプ２２を制御する。

具体的には、チャージ制御部１３ｂは、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値より大きいと判定部１３ａにより判定された場合、次のような制御を行う。チャージ制御部１３ｂは、充電部２２１が第１の充電電流を流し出す又は放電部２２２が第１の放電電流を吸い込むように、充電部２２１及び放電部２２２を制御する。

チャージ制御部１３ｂは、ＤＬＬ回路１が基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値以下であると判定部１３ａにより判定された場合、次のような制御を行う。チャージ制御部１３ｂは、充電部２２１が第２の充電電流を流し出す又は放電部２２２が第２の放電電流を吸い込むように、充電部２２１及び放電部２２２を制御する。第２の充電電流は、第１の充電電流より小さい。第２の放電電流は、第１の放電電流より小さい。

例えば、チャージ制御部１３ｂは、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値より大きいと判定された場合、アクティブレベル（例えばＨレベル）のチャージ制御信号ＣＲを付加ソース電流源３３及び付加シンク電流源３４へ供給する。これにより、付加ソース電流源３３がオンするので、充電部２２１が、ソース電流源２９の流し出す定電流と付加ソース電流源３３の流し出す電流とを合わせた第１の充電電流を出力ノードＮＣＰへ流し出す。あるいは、付加シンク電流源３４がオンするので、放電部２２２が、シンク電流源３０の吸い込む定電流と付加ソース電流源３３の吸い込む電流とを合わせた第１の放電電流を出力ノードＮＣＰから吸い込む。

例えば、チャージ制御部１３ｂは、基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値以下であると判定された場合、ノンアクティブレベル（例えばＬレベル）のチャージ制御信号ＣＲを付加ソース電流源３３及び付加シンク電流源３４へ供給する。これにより、付加ソース電流源３３がオフするので、充電部２２１が、アクティブレベルの上昇信号ＵＰ￣に応じて、ソース電流源２９の流し出す定電流を第２の充電電流として出力ノードＮＣＰへ流し出す。あるいは、付加シンク電流源３４がオフするので、放電部２２２が、アクティブレベルの下降信号ＤＯＷＮに応じて、シンク電流源３０の吸い込む定電流を第２の放電電流として出力ノードＮＣＰから吸い込む。

このように、Ｎ個の電圧制御遅延素子１２−１〜１２−Ｎを用いて遅延クロックＣＫ−Ｎを生成し、Ｎ個より少ないＫ個の電圧制御遅延素子１２−１〜１２−Ｋを用いて遅延クロックＣＫ−Ｋを生成する。そして、基準クロックＣＫ０の位相と遅延クロックＣＫ−Ｋの位相とを比較することにより基準クロックＣＫ０と遅延クロックＣＫ−Ｎとの位相差が閾値以下であるか否かを判定する。これにより、出力すべき遅延クロックＣＫ−Ｎと基準クロックＣＫとが同期した状態になる前に遅延クロックＣＫ−Ｎと基準クロックＣＫ０とが同期した状態に近づいたことを判定することができる。

また、遅延クロックＣＫ−Ｎと基準クロックＣＫ０とが同期した状態すなわちロック状態から遠いときに大きな第１の値の遅延制御電流に応じてロック動作を行うので、ＤＬＬ回路がロック状態の近傍になるまでのロック動作を高速に行うことができる。また、ＤＬＬ回路がロック状態の近傍にあるときに小さな第２の値の遅延制御電流に応じてロック動作を行うので、遅延制御電圧の変動を低減できる。すなわち、広帯域に渡る周波数範囲におけるどの周波数の基準クロックを受けても、ロック状態から遠いときに大きなロック動作を高速に行うことができるとともに、ロック状態の近傍における遅延制御電圧の変動を低減できる。これにより、広帯域に渡る周波数範囲におけるどの周波数の基準クロックを受けても、ロックするまでの時間を短くできる。

また、遅延制御電圧を生成するための回路が、位相比較器２１、判定回路１３、チャージポンプ２２、及びループフィルタ２３を含む１系統の回路となっている。このため、全体として回路構成が簡易になっている。さらに、判定回路１３は、基準クロックＣＫ０と遅延クロックＣＫ−Ｋとの位相比較を行い、その比較結果に応じた制御信号を出力する機能を有していれば良いので、簡易な回路構成で実現可能である。この点からも、全体として回路構成が簡易になっている。

したがって、本実施形態によれば、広帯域に渡る周波数範囲におけるどの周波数の基準クロックを受けてもロックするまでの時間を短くできるＤＬＬ回路を簡易な回路構成で実現することができる。

また、ロック状態の近傍における遅延制御電圧の変動を低減できるので、ロック状態になる前からＤＬＬ回路のジッタを低減できる。

また、チャージポンプを複数設けるのでなく、チャージポンプの付加電流源（付加ソース電流源、付加シンク電流源）でチャージポンプの電流を増加させている。このため、位相比較器が駆動するゲート数が少なく、位相比較器の負担が小さい。

さらに、チャージポンプの付加電流源として、付加ソース電流源と付加シンク電流源との両方を用意しているため、チャージポンプのバランスが良い。

次に、Ｎ個の電圧制御遅延素子１２−１〜１２−Ｎのそれぞれの内部構成を、図２を用いて説明する。図２は、本発明の第１実施形態におけるＮ個の電圧制御遅延素子１２−１〜１２−Ｎのそれぞれの内部構成を示す図である。

電圧制御遅延素子１２−Ｋは、ｎＭＯＳ１２１〜１２４、及びｐＭＯＳ１２５，１２６を含む。ｎＭＯＳ１２３及び１２５はインバータＩＮＶ１として動作し、ｎＭＯＳ１２４及び１２６はインバータＩＮＶ２として動作する。ｎＭＯＳ１２１，１２２はそれぞれインバータＩＮＶ１，ＩＮＶ２の応答時においてほぼ定電流源と見なすことができる。この電流値に依存して本遅延素子の伝播遅延量がほぼ決まる。これにより、電圧制御遅延素子１２−Ｋは、入力された遅延クロックＣＫ−（Ｋ−１）に対してその決定された伝播遅延量に応じた遅延量を有する遅延クロックＣＫ−Ｋを出力端子Ｔ−Ｋへ出力する。

ここで、遅延制御電圧ＶＣが遅延制御ノードＮＣを介してｎＭＯＳ１２１、１２２のゲートへ供給される。すなわち、ｎＭＯＳ１２１、１２２のゲート電圧を制御することによりｎＭＯＳ１２１、１２２のドレイン電流値を制御することが可能であり、その結果、本遅延素子の伝播遅延量を制御することが可能である。図２の場合、ｎＭＯＳ１２１、１２２のゲート電圧が上がると、遅延素子の伝播遅延量が小さくなる。

このように、複数のｎＭＯＳ及び複数のｐＭＯＳを用いて各電圧制御遅延素子が構成されているので、各電圧制御遅延素子を簡易な回路構成で実現することができる。

なお、他の電圧制御遅延素子１２−１〜１２−（Ｋ−１），１２−（Ｋ＋１）〜１２−Ｎの内部構成も、電圧制御遅延素子１２−Ｋの内部構成と同様である。

次に、判定回路１３の内部構成を、図３を用いて説明する。図３は、本発明の第１実施形態における判定回路１３の内部構成を示す図である。

判定回路１３は、ＣＫ端子の立ち上がりエッジ検出型のＤフリップフロップ１４を含む。すなわち、判定部１３ａ及びチャージ制御部１３ｂは、Ｄフリップフロップ１４を含む。

判定部１３ａは、Ｄフリップフロップ１４におけるＤ端子及びＣＫ端子に対応した部分を含み、Ｄ端子及びＣＫ端子の一方で基準クロックＣＫ０を受け、Ｄ端子及びＣＫ端子の他方で遅延クロックＣＫ−Ｋを受ける。図３には、Ｄ端子で基準クロックＣＫ０を受け、ＣＫ端子で遅延クロックＣＫ−Ｋを受ける場合が例示されている。

判定部１３ａは、ＣＫ端子で受けた基準クロックＣＫ０の立ち上がり時に、Ｄ端子で受けた遅延クロックＣＫ−ＫのレベルがＬレベルならば、ＤＬＬ回路１がロック状態の近傍にないと判定する。この場合、判定部１３ａは、ロック状態の近傍にないことを示すＬレベルの信号を、基準クロックＣＫ０の次の立ち上がり時まで、判定結果としてチャージ制御部１３ｂへ供給しつづける。

判定部１３ａは、ＣＫ端子で受けた基準クロックＣＫ０の立ち上がり時に、Ｄ端子で受けた遅延クロックＣＫ−ＫのレベルがＨレベルならば、ＤＬＬ回路１がロック状態の近傍にあると判定する。この場合、判定部１３ａは、ロック状態の近傍にあることを示すＨレベルの信号を、基準クロックＣＫ０の次の立ち上がり時まで、判定結果としてチャージ制御部１３ｂへ供給しつづける。

チャージ制御部１３ｂは、ＤフリップフロップにおけるＱ端子又はＱＢ端子に対応した部分を含み、Ｑ端子又はＱＢ端子からチャージポンプを制御するためのチャージ制御信号ＣＲをチャージ制御ノードＮＩへ出力する。図３には、ＱＢ端子からチャージ制御信号ＣＲをチャージ制御ノードＮＩへ出力する場合が例示されている。

チャージ制御部１３ｂは、ロック状態の近傍にないことを示すＬレベルの信号を判定部１３ａから受けた場合、遅延制御電流が第１の値になるように、ＱＢ端子からＨレベルの信号をチャージ制御信号ＣＲとして出力する。この場合、チャージ制御部１３ｂは、基準クロックＣＫ０の次の立ち上がり時まで、Ｈレベルのチャージ制御信号ＣＲをＱＢ端子から出力しつづける。すなわち、チャージ制御部１３ｂは、ＤＬＬ回路１がロック状態の近傍にないと判定部１３ａにより判定されている間、アクティブレベル（例えばＨレベル）のチャージ制御信号ＣＲを付加ソース電流源３３及び付加シンク電流源３４へ供給しつづける。

チャージ制御部１３ｂは、ロック状態の近傍にあることを示すＨレベルの信号を判定部１３ａから受けた場合、遅延制御電流が第２の値になるように、ＱＢ端子からＬレベルの信号をチャージ制御信号ＣＲとして出力する。この場合、チャージ制御部１３ｂは、基準クロックＣＫ０の次の立ち上がり時まで、Ｌレベルのチャージ制御信号ＣＲをＱＢ端子から出力しつづける。すなわち、チャージ制御部１３ｂは、ＤＬＬ回路１がロック状態の近傍にあると判定部１３ａにより判定されている間、ノンアクティブレベル（例えばＬレベル）のチャージ制御信号ＣＲを付加ソース電流源３３及び付加シンク電流源３４へ供給しつづける。

このように、本実施形態では、判定部１３ａ及びチャージ制御部１３ｂを含む判定回路１３がＤフリップフロップを含むので、判定部１３ａ及びチャージ制御部１３ｂを簡易な回路構成で実現することができる。

次に、充電部２２１におけるソース電流源２９及び付加ソース電流源３３のそれぞれの内部構成と、放電部２２２におけるシンク電流源３０及び付加シンク電流源３４のそれぞれの内部構成とを、図４を用いて説明する。図４は、本発明の第１実施形態におけるソース電流源２９、付加ソース電流源３３、シンク電流源３０、及び付加シンク電流源３４のそれぞれの内部構成を示す図である。

ソース電流源２９は、ｐＭＯＳ２９１を含む。ｐＭＯＳ２９１は、ソースが電源電圧ＶＤＤに接続され、ドレインがｐＭＯＳスイッチ３１に接続されている。ソース電流源２９は、定電圧供給回路（図示せず）から定電圧（例えばグランド電圧）がゲートに供給されている。これにより、ｐＭＯＳ２９１は、一定のドレイン電流を定電流としてｐＭＯＳスイッチ３１側へ流し出す。

付加ソース電流源３３は、ｐＭＯＳ３３１、インバータ３３３、及びｐＭＯＳ３３２を含む。

ｐＭＯＳ３３１は、ソースが電源電圧ＶＤＤに接続され、ドレインがｐＭＯＳ３３２に接続され、定電圧供給回路（図示せず）から定電圧（例えばグランド電圧）がゲートに供給されている。これにより、ｐＭＯＳ３３１は、ｐＭＯＳ３３２側へ電流を流し出す。

インバータ３３３は、チャージ制御ノードＮＩとｐＭＯＳ３３２のゲートとの間に接続されている。インバータ３３３は、チャージ制御ノードＮＩを介してチャージ制御信号ＣＲを受け、論理レベルが反転されたチャージ制御信号ＣＲ￣を生成する。チャージ制御信号ＣＲは、例えばＨレベルがアクティブレベルである。チャージ制御信号ＣＲ￣は、例えばＬレベルがアクティブレベルである。インバータ３３３は、生成したチャージ制御信号ＣＲ￣をｐＭＯＳ３３２のゲートへ供給する。例えば、インバータ３３３は、Ｈレベルのチャージ制御信号ＣＲを受けた際にＬレベルのチャージ制御信号ＣＲ￣をｐＭＯＳ３３２のゲートへ供給する。例えば、インバータ３３３は、Ｌレベルのチャージ制御信号ＣＲを受けた際にＨレベルのチャージ制御信号ＣＲ￣をｐＭＯＳ３３２のゲートへ供給する。

ｐＭＯＳ３３２は、ソースがｐＭＯＳ３３１に接続され、ドレインがｐＭＯＳスイッチ３１に接続されている。ｐＭＯＳ３３２は、インバータ３３３からチャージ制御信号ＣＲ￣がゲートに供給されている。これにより、ｐＭＯＳ３３２は、アクティブレベル（例えばＬレベル）のチャージ制御信号ＣＲ￣がゲートに供給された際にオンすることにより、ｐＭＯＳ３３１とともにチャージ制御信号ＣＲ￣に応じた電流をｐＭＯＳスイッチ３１側へ流し出す。

ここで、ソース電流源２９が流し出す電流をＩｃ２９、付加ソース電流源３３が流し出す電流をＩｃ３３とすると、
Ｉｃ２９＜Ｉｃ３３・・・数式３
であることが好ましい。例えば、Ｍを１より大きい整数とすると、
Ｉｃ２９＋Ｉｃ３３＝Ｍ×Ｉｃ２９・・・数式４
であることが好ましい。この場合、ＤＬＬ回路１は、ロック状態の近傍にあるときに比べて、ロック状態から遠いときに、Ｍ倍の充電電流を遅延制御電流として流すことができる。

例えば、Ｉｃ２９＝５μＡ、Ｉｃ３３＝４５μＡのとき、Ｍ＝１０となる。この場合、ＤＬＬ回路１は、ロック状態の近傍にあるときに比べて、ロック状態から遠いときに、Ｍ倍の充電電流を遅延制御電流として流すことができるので、１０倍高速にロック動作を行うことができる。

一方、シンク電流源３０は、ｎＭＯＳ３０１を含む。ｎＭＯＳ３０１は、ソースがグランド電圧ＧＮＤに接続され、ドレインがｎＭＯＳスイッチ３２に接続されている。シンク電流源３０は、定電圧（例えば電源電圧）がゲートに供給されている。これにより、ｎＭＯＳ３０１は、一定のドレイン電流を定電流としてｎＭＯＳスイッチ３２側から吸い込む。

付加シンク電流源３４は、ｎＭＯＳ３４１、及びｎＭＯＳ３４２を含む。

ｎＭＯＳ３４１は、ソースがグランド電圧ＧＮＤに接続され、ドレインがｎＭＯＳ３４２に接続され、定電圧供給回路（図示せず）から定電圧（例えばグランド電圧）がゲートに供給されている。これにより、ｎＭＯＳ３４１は、ｎＭＯＳ３４２側から電流を吸い込む。

ｎＭＯＳ３４２は、ソースがｎＭＯＳ３４１に接続され、ドレインがｎＭＯＳスイッチ３２に接続されている。ｎＭＯＳ３４２は、チャージ制御ノードＮＩを介してチャージ制御信号ＣＲがゲートに供給されている。これにより、ｎＭＯＳ３４２は、アクティブレベル（例えばＨレベル）のチャージ制御信号ＣＲがゲートに供給された際にオンすることにより、ｎＭＯＳ３４１とともにチャージ制御信号ＣＲに応じた電流をｎＭＯＳスイッチ３２側から吸い込む。

ここで、シンク電流源３０が吸い込む電流をＩｄ２９、付加シンク電流源３４が吸い込む電流をＩｄ３３とすると、
Ｉｄ２９＜Ｉｄ３３・・・数式５
であることが好ましい。例えば、Ｍを１より大きい整数とすると、
Ｉｄ２９＋Ｉｄ３３＝Ｍ×Ｉｄ２９・・・数式６
であることが好ましい。この場合、ＤＬＬ回路１は、ロック状態の近傍にあるときに比べて、ロック状態から遠いときに、Ｍ倍の放電電流を遅延制御電流として流すことができるので、Ｍ倍高速にロック動作を行うことができる。

例えば、Ｉｄ２９＝５μＡ、Ｉｄ３３＝４５μＡのとき、Ｍ＝１０となる。この場合、ＤＬＬ回路１は、ロック状態の近傍にあるときに比べて、ロック状態から遠いときに、Ｍ倍の充電電流を遅延制御電流として流すことができる。

このように、本実施形態では、ＤＬＬ回路１が、ロック状態の近傍にあるときに比べて、ロック状態から遠いときに、Ｍ倍の充電電流又はＭ倍の放電電流を遅延制御電流として流すことができる。これにより、ＤＬＬ回路１は、ロック状態の近傍にあるときに比べて、ロック状態から遠いときに、Ｍ倍（例えば１０倍）高速にロック動作を行うことができる。

また、ＤＬＬ回路１は、ロック状態から遠いときに比べて、ロック状態の近傍にあるときに、１／Ｍ倍の充電電流又は１／Ｍ倍の放電電流を遅延制御電流として流すことができる。これにより、ＤＬＬ回路１は、ロック状態の近傍にあるときに、遅延制御電圧の変動が発生する期間を効果的に低減することができる（図６参照）。

さらに、複数のｐＭＯＳと１つのインバータを用いて充電部２２１が構成され、複数のｎＭＯＳを用いて放電部２２２が構成されているので、チャージポンプ２２を簡易な回路構成で実現することができる。

次に、ＤＬＬ回路１の動作を、図５を用いて説明する。図５は、本発明の第１実施形態に係るＤＬＬ回路１の動作を示すタイミングチャートである。

図５（ａ）は、ＤＬＬ回路１の起動時におけるＤＬＬ回路１の動作を示す。図５（ｂ）は、ＤＬＬ回路１のロック状態の近傍におけるＤＬＬ回路１の動作を示す。図５（ｃ）は、ＤＬＬ回路１のロック状態におけるＤＬＬ回路１の動作を示す。

「ＣＫ０」は、基準クロックＣＫ０の波形を示す。「ＣＫ−Ｋ」は、遅延クロックＣＫ−Ｋの波形を示す。「ＣＫ−Ｎ」は、遅延クロックＣＫ−Ｎの波形を示す。「ＵＰ」は、上昇信号ＵＰの波形を示す。「ＤＯＷＮ」は、下降信号ＤＯＷＮの波形を示す。「ＣＲ」は、チャージ制御信号ＣＲの波形を示す。なお、チャージ制御信号ＣＲ￣の波形は、チャージ制御信号ＣＲの波形を反転させたものとなる。

図５（ａ）に示すように、ＤＬＬ回路の起動時は、ＶＣＤＬ１１の遅延制御ノードＮＣの遅延制御電圧ＶＣのレベルが電源電圧ＶＤＤのレベルになっている。このため、遅延クロックＣＫ−Ｎの立ち上がり時ｂ１は、基準クロックＣＫ０の立ち上がり時ａ１に対する遅延時間が小さくなっている。

判定回路１３に入力される遅延クロックＣＫ−Ｋは、起動時、図５（ａ）に示すようなパルスとなっている。つまり、基準クロックＣＫ０の立ち上がり時（ａ１またはｃ１）、遅延クロックＣＫ−ＫはＨレベルである。このため、図３のＤフリップフロップ１４のＱＢ出力すなわちチャージ制御信号ＣＲはＨレベルとなり、付加ソース電流源３３と付加シンク電流源３４とをオンさせる設定となる。このとき、チャージポンプ２２は、例えば５０μＡの電流を流しており、付加ソース電流源３３と付加シンク電流源３４とが無い場合に比べ、約Ｍ（例えば１０）倍速くロック状態の近傍に近づく。

ＤＬＬ回路１は、遅延クロックＣＫ−Ｎの立ち上がり時ｂ１と基準クロックＣＫ０の立ち上がり時ｃ１とが同時になるように、Ｎ個の電圧制御遅延素子のそれぞれの伝播遅延量を制御する。このため、位相比較器２１は、遅延クロックＣＫ−Ｎの立ち上がり時ｂ１と基準クロックＣＫ０の立ち上がり時ｃ１との時間差と同じ時間の下降信号ＤＯＷＮを出力する。すると、出力ノードＮＣＰからシンク電流源３０と付加シンク電流源３４とにより第１の放電電流が吸い込まれるため、出力ノードＮＣＰの電圧が下がる。すると、ループフィルタ２３から遅延制御ノードＮＣへ出力される遅延制御電圧ＶＣのレベルも下がり、Ｎ個の電圧制御遅延素子のそれぞれの伝播遅延量が大きくなっていく。それにともない、遅延クロックＣＫ−Ｎの立ち上がり時ｂ１の位置が後ろにずれていく。

図５（ｂ）に示すように、遅延クロックＣＫ−Ｎの立ち上がり時ａ２と基準クロックＣＫ０の立ち上がり時ｄ２との位置がある程度近づいたが十分近づいていない状態では、ＤＬＬ回路１がロック状態の近傍の直前となっている。ＤＬＬ回路１がロック状態の近傍直前となっているときには、基準クロックＣＫ０の立ち上がり時ａ２に遅延クロックＣＫ−ＫがＬレベルであるため、チャージ制御信号ＣＲがＨレベルである。

そして、遅延クロックＣＫ−Ｎの立ち上がり時ｂ２と基準クロックＣＫ０の立ち上がり時ｃ２との位置が十分近づくと、ＤＬＬ回路１はロック状態の近傍となる。ＤＬＬ回路１がロック状態の近傍となっているときには、基準クロックＣＫ０の立ち上がり時ｃ２に遅延クロックＣＫ−ＫがＨレベルであるため、チャージ制御信号ＣＲがＬレベルになる。このため、基準クロックＣＫ０の立ち上がり時ｃ２以降、チャージ制御信号ＣＲはＬレベルとなる。よって、付加ソース電流源３３と付加シンク電流源３４とがオフする設定になり、チャージポンプには例えば５μＡしか電流が流れなくなる。この状態でも、遅延クロックＣＫ−Ｎの立ち上がり時ｂ２と基準クロックＣＫ０の立ち上がり時ｃ２との時間差に応じ、位相比較器２１は下降信号ＤＯＷＮを出力している。このため、さらに遅延クロックＣＫ−Ｎの立ち上がり時ｂ２はさらに遅れてロック状態に近づいていく。

そして、図５（ｃ）に示すように、遅延クロックＣＫ−Ｎの立ち上がり時ｂ３と基準クロックＣＫ０の立ち上がり時ｃ３とが同時となると、ＤＬＬ回路１はロック状態になる。ロック状態では、位相比較器２１の下降信号ＤＯＷＮと上昇信号ＵＰとのパルス幅が同じになり、チャージ制御ノードＮＣにおける電圧変動が遷移すべき電圧範囲内に収まるようになる。この状態では、チャージポンプ２２は例えば５μＡという小さな電流で動いており、消費電流を下げられるばかりでなく、チャージ制御ノードＮＣにおける電圧変動が小さいため、遅延クロックＣＫ−Ｎのジッタが小さくなる。

このように、基準クロックＣＫ０の位相と、基準クロックＣＫ０に対してロック状態における位相差が（１―ｒ）周期より大きくかつ１周期より小さくなるような遅延クロックＣＫ−Ｋの位相とを比較する。これにより、ＤＬＬ回路１がロック状態の近傍か否かを判定できる。

次に、本発明の効果を明確にするため、本発明の第１実施形態に係るＤＬＬ回路１における遅延制御電圧ＶＣの時間的な変化のシミュレーション結果を、図６に示す。図６は、本発明の第１実施形態に係るＤＬＬ回路１における遅延制御電圧ＶＣの時間的な変化のシミュレーション結果を示す図である。

図６では、ＶＣＤＬ１１の遅延制御ノードＮＣにおける遅延制御電圧ＶＣのレベルの、ＤＬＬ回路１の起動時からの時間的変化が示されている。ＤＬＬ回路１の起動からタイミングｄまでの間は、チャージポンプ２２が、シンク電流源３０と付加シンク電流源３４とをオンさせて、５０μＡの電流を流している。このため、シンク電流源３０のみで５μＡの電流しか流さない場合に比べ、約１０倍速くロック近傍のタイミングｄに辿りつける。そして、タイミングｄ以降は、付加ソース電流源３３と付加シンク電流源３４とがオフとなり、ソース電流源２９とシンク電流源３０とにより、遅延制御電圧ＶＣは緩やかにロックタイミングｅまで変化する。ロックタイミングｅ以降は、ソース電流源２９とシンク電流源３０とが流す電流が釣り合うため、遅延制御電圧ＶＣは遷移すべき電圧範囲内で変動するようになる。すなわち、タイミングｄ〜ｅの期間において、遅延制御電圧ＶＣが遷移すべき電圧範囲を超えて変動することがなく、遅延制御電圧ＶＣの変動が低減されている。

以上のように、本実施形態によれば、判定回路の論理による判定で、チャージポンプの電流を増減するので、基準クロックの周波数が広帯域にわたっても、ロック状態までの時間を短くすることができる。また、ロック状態では、遅延クロックＣＫ−Ｎのジッタを小さくすることができ、位相オフセットも小さい。

また、判定回路は論理回路からなるので、中間電圧を用意する必要がないうえに充電回路も必要ない。よって、本実施形態に係るＤＬＬ回路は簡易な回路構成であり占有面積も小さい。

次に、本発明の第２実施形態に係るＤＬＬ回路１ｉを説明する。

ＤＬＬ回路１ｉは、チャージポンプ２２ｉを備える。チャージポンプ２２ｉは、図７に示すように、充電部２２１ｉを含む。充電部２２１ｉは、付加ソース電流源３３（図４参照）を含まない。図７は、本発明の第２実施形態におけるチャージポンプ２２ｉの構成を示す図である。

ここで、電圧制御遅延素子に第１実施形態同様のｎＭＯＳ電流源制御型の電圧制御遅延素子を用いる。よって、ＤＬＬ回路１ｉの起動時におけるＶＣＤＬ１１に対する遅延制御電圧ＶＣのレベルは、アクティブレベルである電源電圧ＶＤＤのレベルである。このため、ロック状態から遠い電流増加モードときチャージポンプ２２ｉは、付加ソース電流源を必要としない。よって、付加ソース電流源を除去し、付加電流源は、付加シンク電流源３４のみとしている。これにより、ｐＭＯＳで構成される付加ソース電流源が必要ないので、占有面積を小さくできる効果がある。

以上の説明は、電圧制御遅延素子に第１実施形態同様のｎＭＯＳ電流源制御型の電圧制御遅延素子を用いた例で説明した。一方、電圧制御遅延素子にｐＭＯＳ電流源制御型の電圧制御遅延素子を用いた場合、ＤＬＬ回路の起動時におけるＶＣＤＬに対する遅延制御電圧ＶＣのレベルは、アクティブレベルである接地電圧ＧＮＤのレベルになる。この場合は、付加電流源は、付加ソース電流源のみとし、付加シンク電流源を省くのが望ましい。

次に、本発明の第３実施形態に係るＤＬＬ回路１ｊを、図８を用いて説明する。図８は、本発明の第３実施形態に係るＤＬＬ回路１ｊの構成を示す図である。

ＤＬＬ回路１ｊは、チャージポンプ４６−１〜４６−ＬをＬ個すなわち複数備え、判定回路１３ｊを備える。

Ｌ個のチャージポンプ４６−１〜４６−Ｌのそれぞれは、第１実施形態におけるチャージポンプ２２から付加ソース電流源３３及び付加シンク電流源３４を除いたものと同様である。

判定回路１３ｊは、チャージ制御部１３ｂｊを含む。チャージ制御部１３ｂｊは、ロック状態の近傍にないと判定部１３ａにより判定された場合、Ｌ個のチャージポンプ４６−１〜４６−Ｌにおける第３の個数Ｑ１（≦Ｌ）のチャージポンプ４６−１〜４６−Ｑ１を動作させる。チャージ制御部１３ｂｊは、ロック状態の近傍にあると判定部１３ａにより判定された場合、Ｌ個のチャージポンプ４６−１〜４６−Ｌにおける第４の個数Ｑ２のチャージポンプ４６−１〜４６−Ｑ２を動作させる。第４の個数Ｑ２は、第３の個数Ｑ１より少ない。すなわち、
０＜Ｑ２＜Ｑ１≦Ｌ・・・数式７
である。

例えば、Ｌ＝２である場合、数式７より、例えば、Ｑ１＝２、Ｑ２＝１である。この場合、チャージ制御部１３ｂｊは、ＤＬＬ回路がロック状態から遠く判定回路１３ｊの出力するチャージ制御信号がＨレベルのとき、２個のチャージポンプ４６−１及び４６−２を動作させる。ＤＬＬ回路がロック状態近傍になり判定回路１３ｊの出力するチャージ制御電流がＬレベルになれば、チャージポンプ４６−２をオフして、１個のチャージポンプ４６−１を動作させる。

この構成は、ロック状態の近傍で使用するｐＭＯＳスイッチ３１とｎＭＯＳスイッチ３２のソース電極に寄生する拡散容量が小さい利点がある。

なお、上記の第１〜第３実施形態において、判定回路１３は、図９（ａ）〜９（ｄ）に示す構成であっても良い。図９は、本発明の第１〜第３実施形態における判定回路１３の他の内部構成例を示す図である。

図９（ａ）では、判定回路１３がＣＫ端子の立ち上がりエッジ検出型のＤフリップフロップ４１からなっている点で、図３の構成と同様であるが、Ｄ端子及びＣＫ端子に入力される信号が異なっている。基準クロックＣＫ０をＤ端子に入力し、遅延クロックＣＫ−ＫをＣＫ端子に入力している。そして、Ｑ端子からチャージ制御信号ＣＲをチャージ制御ノードＮＩに出力している。判定回路１３に入力する遅延クロックＣＫ−Ｋと基準クロックＣＫ０とは、ロック状態でのパルスの立ち上がり位相差が、基準クロックＣＫ０における正のデューティ比が例えば０.５である場合、半周期より大きく１周期より小さいという関係を満たしている。また、判定回路１３に入力する遅延クロックは、基準クロックＣＫ０における正のデューティ比が０.３であれば、０.７（＝１−０.３）周期より大きく１周期より小さいという関係を満たすような遅延クロックを使うのが良い。例えば、Ｎ＝３２の場合における遅延クロックＣＫ−２２〜ＣＫ−３１を使うのが良い。

図９（ｂ）では、判定回路１３がＣＫ端子の立ち上がりエッジ検出型のＤフリップフロップ４１からなっている点で、図３の構成と同様であるが、Ｄ端子及びＣＫ端子に入力される信号が異なっている。遅延クロックＣＫ−ＫをＤ端子に入力し、遅延クロックＣＫ−ＮをＣＫ端子に入力している。そして、Ｑ端子からチャージ制御信号ＣＲをチャージ制御ノードＮＩに出力している。判定回路１３に入力する遅延クロックＣＫ−Ｋと遅延クロックＣＫ−Ｎとは、ロック状態でのパルスの立ち上がり位相差は、基準クロックＣＫ０における正のデューティ比が例えば０.５である場合、半周期より大きく１周期より小さいという関係を満たしている。

図９（ｃ）では、判定回路１３がＡＮＤゲート４３とＤラッチ４４からなっている。基準クロックＣＫ０には、正のデューティ比が０.５のものを使う。ＡＮＤゲート４３の入力には、遅延クロックＣＫ−（Ｋ−２）と遅延クロックＣＫ−Ｋとを入力し、その出力をＤラッチ４４のＤ端子に接続する。Ｄラッチ４４のＣＫ端子には、基準クロックＣＫ０を入力する。そして、Ｑ端子からチャージ制御信号ＣＲをチャージ制御ノードＮＩに出力している。Ｄラッチ４４のＤ端子への入力パルスは、ＡＮＤゲート４３を介すことにより、その正のデュティ比を小さくしている。判定回路１３に入力するクロックのうち、少なくとも２つである遅延クロックＣＫ−Ｋと基準クロックＣＫ０とは、ロック状態でのパルスの立ち上がり位相差が、半周期より大きく１周期より小さいという関係を満たしている。

図９（ｄ）では、判定回路１３がＣＫ端子の立ち上がりエッジ検出型のＪＫフリップフロップ４５からなっている。基準クロックＣＫ０には、正のデューティ比が０.５のものを使う。Ｊ端子には遅延クロックＣＫ−Ｎ、ＣＫ端子には遅延クロックＣＫ−Ｋ、Ｋ端子には基準クロックＣＫ０を入力している。そして、Ｑ端子からチャージ制御信号ＣＲをチャージ制御ノードＮＩに出力している。判定回路１３に入力するクロックのうち、少なくとも２つである遅延クロックＣＫ−Ｋと基準クロックＣＫ０とは、ロック状態でのパルスの立ち上がり位相差が、半周期より大きく１周期より小さいという関係を満たしている。

以上の説明では、判定回路は、立ち上がりパルス同期型の論理回路で説明したが、これに代えて、立ち下がり同期型の論理回路で構成されてもよい。

ＶＣＤＬ１１は、ｎＭＯＳ電流源制御型の電圧制御遅延素子であったが、本発明の電圧制御遅延素子はこれに限られない。例えば、ｐＭＯＳ電流源制御型の電圧制御遅延素子であっても良いし、ｎＭＯＳ−ｐＭＯＳ両電流源制御型の電圧制御遅延素子であっても良いし、入力差動−出力差動型の電圧制御遅延素子であっても構わない。

本発明の第１実施形態に係るＤＬＬ回路１の構成を示す図。 本発明の第１実施形態におけるＮ個の電圧制御遅延素子１２−１〜１２−Ｎのそれぞれの内部構成を示す図。 本発明の第１実施形態における判定回路１３の内部構成を示す図。 本発明の第１実施形態におけるソース電流源２９、付加ソース電流源３３、シンク電流源３０、及び付加シンク電流源３４のそれぞれの内部構成を示す図。 本発明の第１実施形態に係るＤＬＬ回路１の動作を示すタイミングチャート。 本発明の第１実施形態に係るＤＬＬ回路１における遅延制御電圧ＶＣの時間的な変化のシミュレーション結果を示す図。 本発明の第２実施形態におけるチャージポンプ２２ｉの構成を示す図。 本発明の第３実施形態に係るＤＬＬ回路１ｊの構成を示す図。 本発明の第１〜第３実施形態における判定回路１３の他の内部構成例を示す図。

符号の説明

１、１ｉ、１ｊ ＤＬＬ回路

Claims (6)

1. 直列に接続された第１の個数の電圧制御遅延素子を含み、基準クロックを前記第１の個数の電圧制御遅延素子で遅延させることにより前記基準クロックに対して第１の遅延量を有した第１の遅延クロックを生成して出力するとともに、前記基準クロックを前記第１の個数の電圧制御遅延素子の一部である第２の個数の電圧制御遅延素子で遅延させることにより前記基準クロックに対して前記第１の遅延量より小さい第２の遅延量を有した第２の遅延クロックを生成する遅延部と、
   前記基準クロックの位相と前記第１の遅延クロックの位相とを比較し、比較結果に応じた上昇信号又は下降信号を出力する位相比較部と、
   前記上昇信号又は前記下降信号に応じて、遅延制御電流を出力するチャージポンプと、
   前記遅延制御電流に応じて遅延制御電圧を生成し、生成した前記遅延制御電圧を前記第１の個数の電圧制御遅延素子のそれぞれに供給することにより、前記基準クロックに対して前記第１の遅延クロックが同期するように前記第１の遅延量を制御する遅延制御部と、
   前記基準クロックの位相と前記第２の遅延クロックの位相とを比較することにより前記基準クロックと前記第１の遅延クロックとの位相差が閾値以下であるか否かを判定する判定部と、
   前記位相差が前記閾値より大きいと前記判定部により判定された場合、前記遅延制御電流が第１の値になり、前記位相差が前記閾値以下であると前記判定部により判定された場合、前記遅延制御電流が前記第１の値より小さい第２の値になるように、前記チャージポンプを制御するチャージ制御部と、
   を備えたことを特徴とするクロック生成回路。
2. 前記基準クロックの位相と前記第２の遅延クロックの位相との差は、前記基準クロックに対して前記第１の遅延クロックが同期した状態において、前記基準クロックのデューティー比をｒとするとき、前記基準クロックの周期の（１―ｒ）倍より大きく前記基準クロックの周期より小さい
   ことを特徴とする請求項１に記載のクロック生成回路。
3. 前記判定部は、前記基準クロックに同期したタイミングにおいて前記第２の遅延クロックのレベルが第１の論理レベルにある場合、前記位相差が前記閾値より大きいと判定し、前記基準クロックに同期したタイミングにおいて前記第２の遅延クロックのレベルが第２の論理レベルにある場合、前記位相差が前記閾値以下であると判定する
   ことを特徴とする請求項１又は２に記載のクロック生成回路。
4. 前記判定部及び前記チャージ制御部は、Ｄフリップフロップを含み、
   前記判定部は、前記ＤフリップフロップにおけるＤ端子及びＣＫ端子に対応した部分を含み、前記Ｄ端子及び前記ＣＫ端子の一方で前記基準クロックを受け、前記Ｄ端子及び前記ＣＫ端子の他方で前記第２の遅延クロックを受け、
   前記チャージ制御部は、前記ＤフリップフロップにおけるＱ端子又はＱＢ端子に対応した部分を含み、前記Ｑ端子又は前記ＱＢ端子から前記チャージポンプを制御するための信号を出力する
   ことを特徴とする請求項３のクロック生成回路。
5. 前記チャージポンプは、
   出力ノードと、
   前記上昇信号に応じて、前記出力ノードへ充電電流を流し出す充電部と、
   前記下降信号に応じて、前記出力ノードから放電電流を吸い込む放電部と、
   を含み、
   前記チャージ制御部は、前記位相差が前記閾値より大きいと前記判定部により判定された場合、前記充電部が第１の充電電流を流し出し又は前記放電部が第１の放電電流を吸い込み、前記位相差が前記閾値以下であると前記判定部により判定された場合、前記充電部が前記第１の充電電流より小さい第２の充電電流を流し出す又は前記放電部が前記第１の放電電流より小さい第２の放電電流を吸い込むように、前記充電部及び前記放電部を制御する
   ことを特徴とする請求項１から４のいずれか１項に記載のクロック生成回路。
6. 前記クロック生成回路は、前記チャージポンプを複数備え、
   前記チャージ制御部は、前記位相差が前記閾値より大きいと前記判定部により判定された場合、前記複数の前記チャージポンプにおける第３の個数の前記チャージポンプを動作させ、前記位相差が前記閾値以下であると前記判定部により判定された場合、前記複数の前記チャージポンプにおける前記第３の個数より少ない第４の個数の前記チャージポンプを動作させる
   ことを特徴とする請求項１から５のいずれか１項に記載のクロック生成回路。

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