WO1999012214A1 - Dispositif a semi-conducteur a grille isolee et procede de fabrication - Google Patents

Dispositif a semi-conducteur a grille isolee et procede de fabrication Download PDF

Info

Publication number
WO1999012214A1
WO1999012214A1 PCT/JP1997/003040 JP9703040W WO9912214A1 WO 1999012214 A1 WO1999012214 A1 WO 1999012214A1 JP 9703040 W JP9703040 W JP 9703040W WO 9912214 A1 WO9912214 A1 WO 9912214A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
main surface
upper main
layer
insulating film
Prior art date
Application number
PCT/JP1997/003040
Other languages
English (en)
French (fr)
Inventor
Atsushi Narazaki
Hidetoshi Souno
Yasunori Yamashita
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
Ryoden Semiconductor System Engineering Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Denki Kabushiki Kaisha, Ryoden Semiconductor System Engineering Corporation filed Critical Mitsubishi Denki Kabushiki Kaisha
Priority to DE69729963T priority Critical patent/DE69729963T2/de
Priority to PCT/JP1997/003040 priority patent/WO1999012214A1/ja
Priority to EP97937855A priority patent/EP1009035B1/en
Priority to JP51655099A priority patent/JP3299283B2/ja
Priority to US09/485,702 priority patent/US6285058B1/en
Priority to KR1020007001841A priority patent/KR100334445B1/ko
Publication of WO1999012214A1 publication Critical patent/WO1999012214A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate

Definitions

  • Insulated gate type semiconductor device and manufacturing method thereof
  • the present invention relates to an insulated gate semiconductor device and a method of manufacturing the same, and more particularly, to an improvement for improving gate withstand voltage.
  • a gate electrode buried in a trench (trench) formed in the main surface of a semiconductor substrate that is, an insulated gate semiconductor device having a trench gate (tentatively called a “vertical device”) has a gate electrode Unlike an insulated gate type semiconductor device (provisionally referred to as a “horizontal type device”) formed so as to face the main surface of the semiconductor substrate, the gate electrode is formed in a direction perpendicular to the main surface.
  • the area occupied by the unit cell on the main surface can be reduced. For this reason, the number of cells per unit area, that is, the cell density can be increased by using the fine processing technology.
  • the main current flowing between the pair of main electrodes of the device increases when the device is in the conducting state (on state).
  • the electrical resistance between a pair of main electrodes when an insulated gate semiconductor device is in a conductive state is called “on-resistance” and is one of the important indices for evaluating device characteristics. I have.
  • j-FET resistance one of the components of the on-resistance, “j-FET resistance”, becomes non-negligibly high. For this reason, there is a limit in increasing the main current while keeping the on-resistance within a certain limit in a horizontal device.
  • vertical devices have the advantage that there is no limit due to the j-FET resistance.
  • Typical examples that take advantage of the vertical device are MOSFETs with trench gates (M0S-type field-effect transistors) and IGBTs with trench gates. ar Trans ist or) is widely known.
  • FIG. 69 is a plan view of a gate wiring region of a conventional MOSFET having a trench gate.
  • FIGS. 70 and 71 are cross-sectional views taken along lines AA and BB in FIG. 69, respectively.
  • an n-type epitaxial layer 72 having a lower impurity concentration is formed on an n-type substrate layer 71 containing a high concentration of n-type impurities. With these semiconductor layers, the semiconductor substrate 9 9 Is configured.
  • a p-type semiconductor layer 96 and a p-type layer 73 are selectively formed on the surface of the n-type epitaxial layer 72, that is, on the upper main surface of the semiconductor substrate 99.
  • the p-type layer 73 is connected to the p-type semiconductor layer 96 and is formed so as to surround the periphery of the p-type semiconductor layer 96.
  • a plurality of gate grooves 76 arranged in parallel with each other are formed in a band shape on the upper main surface of the semiconductor substrate 99.
  • Gate groove 76 is formed deeper than p-type semiconductor layer 96 and shallower than n-type epitaxial layer 72.
  • a longitudinal edge of the gate groove 76 exists in the gate wiring region depicted in FIGS.
  • the inner wall of the gate groove 76 is covered with a gate insulating film 78, and the gate groove 76 is made of polysilicon doped with a high concentration of impurities through the gate insulating film 78.
  • Gate electrode 7 7 is buried.
  • a region in the upper main surface of the semiconductor substrate 99 where the gate electrode 7 does not exist is covered with the insulating film 87 or the insulating film 74.
  • the insulating film 7 4 which is formed thicker than the insulating film 8 7 as a LOCOS (local ox i da ti on of silic on) film, is spaced from the gate groove 6 on the p-well layer 73. It is selectively formed along the direction of arrangement of the gate grooves 6 while maintaining the same.
  • the gate electrode 77 is connected to the gate wiring 79 near the longitudinal end of the gate groove 6.
  • the gate wiring 79 is made of the same material as the gate electrode 77, and is integrally continuous with the gate electrode 77. Further, the gate wiring 79 is provided on the insulating film 74, and in order to realize connection with the gate electrode 77, the gate groove 6 is formed so as to cover the edge of the gate electrode 77. It extends toward.
  • the insulating film 74 is provided to maintain a high breakdown voltage between the gate wiring 79 and the p-type layer 73.
  • An n-type semiconductor layer 75 further containing arsenic at a high concentration is selectively formed on the upper main surface of the semiconductor substrate 99. The n-type semiconductor layer 75 is formed so as to surround the upper end UE of the longitudinal edge of the gate groove 6.
  • a gate groove 76 and an insulating film 87 are formed by thermal oxidation. At this time, oxidation is accelerated by the action of impurities contained in the n-type semiconductor layer 75, so that the gate groove 76 covering the vicinity of the upper end portion UE and the insulating layer are formed.
  • the film 87 is finished thickly. By doing so, the gate electrode near the upper end UE
  • the surfaces of the gate electrode 77 and the gate wiring 79 are covered with a three-layered insulator composed of the insulating film 86, the BPSG layer 81, and the insulating film 89.
  • Both 8 and 9 are composed of oxides.
  • a source electrode 84 and a gate wiring 83 are provided on the insulating film 89. Both the source electrode 84 and the gate wiring 83 are composed of A to Si.
  • an opening 95 is selectively formed in a portion above the insulating film 74, and the gate wiring 79 and the gate wiring 83 are formed through the opening 95. It is electrically connected.
  • a drain electrode 85 is provided on the lower main surface of the semiconductor substrate 99, that is, on the surface of the n-type substrate layer 71.
  • an n-type source layer is selectively formed in a region adjacent to the gate groove 76 in the upper main surface of the semiconductor substrate 99.
  • the source electrode 84 is connected to the n-type epitaxial layer 72 and the n-type source layer exposed on the upper main surface of the semiconductor substrate 99 in the cell region.
  • the portion of the P-type semiconductor layer 96 sandwiched between the n-type source layer and the n-type epitaxial layer 72 and facing the gate electrode 77 functions as a channel region.
  • a positive voltage is applied to the source electrode 84 and the drain electrode 85.
  • the magnitude of the main current flowing from the drain electrode 85 to the source electrode 84 is controlled by adjusting the voltage applied to the gate electrode 77 through the gate wiring 83 and the gate wiring 79. .
  • a zero or negative voltage is applied as the gate voltage.
  • the gate voltage is a negative value (-VGS)
  • the insulating film must have a withstand voltage that can withstand these electric fields. A reliability test is performed at the final stage of the manufacturing process to evaluate the reliability of the dielectric strength.
  • HTGB high-temperature gate bias
  • the height of the applied gate voltage is often set to a value close to the guaranteed performance value for the device 150.
  • the device 150 is subjected to such harsh conditions for an extended period of time. During that period, the state of deterioration of the gate insulating film 78 and the insulating film 87 and the degree of change in other characteristics are investigated. Through such a test, a portion covering the upper end UE of the gate groove 6 described above is pointed out as one of the weak points in the insulating film.
  • the upper end UE is a portion where the semiconductor layer 75 projects at right angles to the gate electrode 77 and the gate wiring 79, as shown in an enlarged manner in FIG. For this reason, the electric field EF concentrates on a portion of the gate insulating film 78 and the insulating film 87 that covers the upper end UE. In addition, at the upper end portion U E, the gate insulating film 78 and the insulating film 87 are sharply bent, so that the film thickness is easily made thin. That is, in the gate insulating film 78 and the insulating film 87, the portion covering the upper end UE is a weak point in a double sense in increasing the gate breakdown voltage (gate-source breakdown voltage) of the device. .
  • the n-type semiconductor layer 75 is provided for the purpose of improving the weak point by increasing the thickness of the insulating film covering the upper end portion UE.
  • the present invention solves the above-mentioned problems, and improves the withstand voltage of the insulating film related to the insulation of the gate electrode and the gate wiring, that is, the gate withstand voltage, and the reliability, thereby improving the product yield. It is an object of the present invention to provide an insulated gate semiconductor device capable of performing the method described above, and to provide a method suitable for manufacturing the insulated gate semiconductor device.
  • a device is the insulated gate semiconductor device, further comprising: a semiconductor substrate defining an upper main surface and a lower main surface, wherein the semiconductor substrate is of a first conductivity type exposed on the upper main surface.
  • a third semiconductor layer of a first conductivity type having an impurity concentration higher than that of the first semiconductor layer wherein the third semiconductor layer has an opening in the upper main surface.
  • a groove penetrating the third and second semiconductor layers and reaching the first semiconductor layer is formed.
  • the device may further include an insulating film covering an inner wall of the groove and the upper main surface, a gate electrode buried in the groove via the insulating film, and a position separated from a longitudinal edge of the groove. And over the gate electrode and the insulating film covering the upper main surface, and are made of the same material as the gate electrode, and integrated with the gate electrode.
  • a first gate wiring which is continuously provided; and a first gate wiring is provided on the upper main surface via the insulating film, away from the edge of the groove on a side opposite to the first gate wiring.
  • a second gate wiring made of the same material as the gate electrode, a third gate wiring electrically connecting the first gate wiring and the second gate wiring, and a surface of the semiconductor substrate. And a pair of main electrodes each electrically connected.
  • the third gate wiring is disposed apart from the edge of the groove, and one of the pair of main electrodes is electrically connected to the second and third semiconductor layers on the upper main surface. And the upper surface of the gate electrode is located on the same plane as the upper main surface or lower than the upper main surface at a portion in contact with the edge of the groove.
  • the device according to a second aspect of the present invention is the insulating gate type semiconductor device according to the first aspect, wherein the first gate wiring and the second gate wiring are covered and the first gate wiring and the second gate wiring are formed on the first gate wiring and the second gate wiring.
  • An insulating layer having selectively formed first and second openings, the third gate line being formed on the insulating layer;
  • the groove is divided into a plurality of unit grooves arranged in parallel with each other, and the first gate wiring includes: The plurality of unit grooves are arranged in a strip shape so as to intersect with each other.
  • the first opening is formed in a band shape along a longitudinal direction of the first gate wiring. .
  • the first openings are dispersedly formed so as to avoid above the plurality of unit grooves. .
  • the first opening is formed by dispersing by selecting above the plurality of unit grooves. I have.
  • the third gate wiring is disposed on the upper main surface via the insulating film;
  • the semiconductor device includes a connection wiring made of the same material as the first and second gate wirings, and further integrally and continuously with the first and second gate wirings.
  • the device according to an eighth aspect of the present invention is the insulated gate semiconductor device according to the seventh aspect, wherein the first and second gate wirings are covered and the first and second gate wirings are respectively provided on the first and second gate wirings.
  • Another connection wiring for electrically connecting the first gate wiring and the second gate wiring through the opening is further provided.
  • the groove is divided into a plurality of unit grooves arranged in parallel with each other, and the first gate wiring Are arranged in a band shape so as to intersect with the plurality of unit grooves, and the connection wiring is arranged along a region between the plurality of unit grooves in the upper main surface.
  • the insulating film covering the upper main surface of the semiconductor substrate may be formed in a region immediately below the second gate wiring. As a thick insulating film, it is formed thicker than in other regions.
  • the semiconductor substrate is provided on the upper main surface so as to surround an upper end portion of the edge of the groove.
  • a high-concentration semiconductor layer of a first conductivity type which is selectively formed and has an impurity concentration higher than that of the first semiconductor layer, wherein the high-concentration semiconductor layer is provided immediately below an edge of the thick insulating film. It is formed so as to cover also.
  • the second gate wiring may be connected to the second semiconductor layer and may surround the periphery thereof.
  • the insulated gate semiconductor device of the first aspect is provided.
  • the second semiconductor layer extends to a region directly below the second gate wiring in the upper main surface.
  • the semiconductor substrate is selected as the upper main surface so as to surround an upper end portion of the edge of the groove.
  • the semiconductor device further includes a high-concentration semiconductor layer of the first conductivity type, which is formed in a uniform manner and has a higher impurity concentration than the first semiconductor layer.
  • the high-concentration semiconductor layer is formed so as to cover a region immediately below the first gate wiring.
  • the manufacturing method is the method for manufacturing an insulated gate semiconductor device, wherein the upper main surface and the lower main surface are defined and the first conductive type is exposed to the upper main surface.
  • (1) a step of preparing a semiconductor substrate having a semiconductor layer; and selectively introducing a second conductivity type impurity into the upper main surface to form a second semiconductor layer of the second conductivity type into the first semiconductor layer.
  • a first gate wiring which straddles over the upper surface and the insulating film covering the upper main surface, and which is provided continuously and integrally with the gate electrode; and a first gate wiring extending from the edge of the groove.
  • a first opening and a second opening and forming respectively, cover the top of the insulating layer, the second Filling a first opening and a second opening to form a connection wiring for electrically connecting the first gate wiring and the second gate wiring, each of which forms an electrical connection on the surface of the semiconductor substrate; And a main electrode forming step of forming a pair of main electrodes so as to be connected to each other.
  • one of the pair of main electrodes is formed so as to be electrically connected to the second and third semiconductor layers on the upper main surface, and the gate forming step Then, the gate electrode is formed such that an upper surface of the gate electrode is located on the same plane as the upper main surface or below the upper main surface at a portion in contact with the edge of the groove.
  • the shielding film selectively opening is formed on the upper main surface. Forming a thick insulating film thicker than the insulating film in a region where the shielding film is opened by performing a thermal oxidation process on the upper main surface. In the groove forming step, the groove is formed avoiding the thick insulating film, and in the gate forming step, the second gate wiring is formed on the thick insulating film. You.
  • the manufacturing method according to an eighteenth aspect of the present invention is the method for manufacturing an insulated gate semiconductor device according to the sixteenth aspect, wherein the method is performed simultaneously with the third semiconductor forming step, and selectively includes a first conductive layer on the upper main surface.
  • the upper end of the edge of the groove is formed so as to be surrounded by the high-concentration semiconductor layer.
  • a manufacturing method is a method of manufacturing an insulated gate semiconductor device, comprising: defining an upper main surface and a lower main surface and exposing the first conductive type to the upper main surface. (1) a step of preparing a semiconductor substrate having a semiconductor layer; and selectively introducing a second conductivity type impurity into the upper main surface to form a second semiconductor layer of the second conductivity type into the first semiconductor layer.
  • one of the pair of main electrodes is formed so as to be electrically connected to the second and third semiconductor layers on the upper main surface, and the gate forming step Then, the gate electrode is formed such that an upper surface of the gate electrode is located on the same plane as the upper main surface or below the upper main surface at a portion in contact with the edge of the groove.
  • the manufacturing method according to a 20th aspect of the present invention is the manufacturing method of the insulated gate semiconductor device according to the ninth aspect, further comprising: depositing an insulating layer so as to cover the first and second gate wirings; Forming a first opening and a second opening selectively on the first and second gate wirings in the layer, and covering the insulating layer, Forming another connection wiring for electrically connecting the first gate wiring and the second gate wiring by filling the second opening.
  • all of the first to third gate wirings and the gate electrode are disposed apart from the insulating film covering the upper end of the longitudinal end of the groove. For this reason, The concentration of the electric field generated in the insulating film covering the upper end of the groove due to the gate voltage applied to the gate electrode and the gate wiring is reduced or eliminated. For this reason, the gate breakdown voltage and the yield of the device are improved.
  • the first and second gate lines are connected by a connection line formed on the first and second gate lines. Therefore, it is not necessary to accurately adjust the relative position between the connection wiring and the groove, so that manufacturing is easy.
  • the groove is divided into a plurality of unit grooves, the density of the main current is increased. Also, since the first gate wiring is arranged in a strip shape so as to intersect with the plurality of unit grooves, high precision is not required for the alignment of the first gate wiring in the arrangement direction of the plurality of unit grooves. , Easy to manufacture.
  • the first opening is formed in a strip shape along the longitudinal direction of the strip-shaped first gate wiring, and high precision is not required for the position of the first opening. Easy.
  • the first openings are formed in a dispersed manner, when forming the first openings, the effect on the insulating film located immediately below the first gate wiring is relatively small. Can be suppressed. For this reason, relatively high reliability is obtained for the portion of the insulating film located immediately below the first gate wiring. Also, by avoiding above the plurality of unit grooves, a relatively wide flat portion on the upper surface of the insulating layer is selected to form the first opening. Therefore, the formation of the first opening is relatively easy.
  • the first opening is formed by selecting above the plurality of unit grooves, when the first opening is formed, the first opening is formed on the insulating film located immediately below the first gate wiring. There is no influence. Therefore, high reliability can be obtained for the portion of the insulating film located immediately below the first gate wiring.
  • the first and second gate wirings are composed of the same material as the first and second gate wirings, and are connected to the first and second gate wirings integrally. Is connected, the electric resistance between the first and second gate lines can be kept low. Therefore, the switching speed of the device is increased.
  • the electric resistance between the first and second gate wirings is further reduced. Can be suppressed. Therefore, the switching speed of the device is further increased.
  • the groove is divided into a plurality of unit grooves, the density of the main current is increased.
  • the connection wiring is provided along a region sandwiched between a plurality of unit grooves in the upper main surface, that is, a region close to the gate electrode, the connection wiring is provided between the gate electrode and the second gate wiring. The electric fan can be kept low.
  • the device according to the tenth aspect since a thick insulating film having a large thickness is interposed between the second gate wiring and the semiconductor base, a high withstand voltage between the second gate wiring and the semiconductor base is ensured. Is done.
  • the insulating film covering the upper end is formed thick. Further, since the high-concentration semiconductor layer is also formed immediately below the edge of the thick insulating film, which is the weak point of the insulating film, this weak point is reinforced. As a result, the reliability of the insulating film is improved.
  • the fourth semiconductor layer is formed so as to surround the second semiconductor layer and the lower end portion of the edge of the groove, the breakdown voltage of the device is improved.
  • the second semiconductor layer extends to a region immediately below the second gate wiring, a relatively high withstand voltage can be obtained without separately providing the fourth semiconductor layer. Can be.
  • the insulating film covering the upper end is formed thick. Therefore, the reliability of the insulating film is improved.
  • the high-concentration semiconductor layer is formed so as to cover the region immediately below the first gate wiring, the opening of the insulating layer is formed on the first gate wiring.
  • the deterioration of the insulating layer immediately below the first gate wiring caused by the deterioration is compensated. That is, the reliability of the insulating layer is improved.
  • a device in which the concentration of an electric field generated in the insulating film covering the upper end portion of the groove is reduced or eliminated can be easily manufactured by a combination of conventionally known techniques.
  • the first and second gate wirings are connected by the connection wiring formed on the first and second gate wirings, it is necessary to accurately match the relative positions between the connection wirings and the grooves. Absent. For this reason, manufacture is particularly easy.
  • a device having a high withstand voltage between the second gate wiring and the semiconductor substrate can be easily manufactured.
  • a device having a high reliability of the insulating film can be easily manufactured.
  • the concentration of the electric field generated in the insulating film covering the upper end portion of the groove is reduced or eliminated, and a device having a high switching speed can be easily manufactured by a combination of conventionally known technologies. Can be.
  • a device having a higher switching speed can be easily manufactured.
  • FIG. 1 is a front sectional view of the device according to the first embodiment.
  • FIG. 2 is a plan sectional view of the device according to the first embodiment.
  • FIG. 3 is a plan view of the device according to the first embodiment.
  • FIG. 4 is a front sectional view of the device according to the first embodiment.
  • FIG. 5 is a side sectional view of the device according to the first embodiment.
  • FIG. 6 is an enlarged front sectional view of the device of the first embodiment.
  • FIG. 7 is a plan sectional view of another example of the device according to the first embodiment.
  • FIG. 37 is a plan view of the device of the second embodiment.
  • FIG. 38 is a front sectional view of the device of the second embodiment.
  • FIG. 39 is a side sectional view of the device of the second embodiment.
  • FIG. 40 is a plan view of another example of the device according to the second embodiment.
  • FIG. 41 is a plan view of the device of the third embodiment.
  • FIGS. 42 and 43 are front cross-sectional views of the device of the third embodiment.
  • FIG. 44 is a plan view of another example of the device according to the third embodiment.
  • FIG. 45 is a front sectional view of the device of the fourth embodiment.
  • FIG. 46 is a plan view of the device of the fifth embodiment.
  • 47 and 48 are front sectional views of the device of the fifth embodiment.
  • 49 to 60 are manufacturing process diagrams of the device of the fifth embodiment.
  • FIG. 61 is a plan view of the device according to the sixth embodiment.
  • FIGS. 62 and 63 are front cross-sectional views of the device of the sixth embodiment.
  • FIG. 64 is a front sectional view of the device of the seventh embodiment.
  • FIG. 65 is a plan view of the device of the eighth embodiment.
  • FIG. 66 is a front sectional view of the device of the eighth embodiment.
  • FIG. 67 is a plan view of another device example of the eighth embodiment.
  • FIG. 68 is a front sectional view of another example of the apparatus according to the eighth embodiment.
  • FIG. 69 is a plan view of a conventional device.
  • FIGS. 70 and 71 are front sectional views of a conventional device.
  • FIG. 72 is an enlarged front sectional view of a conventional device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 2 is a plan cross-sectional view showing an upper main surface of a semiconductor base provided in the semiconductor device of the first embodiment.
  • This device 101 is configured as a trench type M0SFET having a large number of unit cells.
  • the semiconductor substrate 90 is a flat plate having an upper main surface and a lower main surface, and a number of gate grooves (trench) 6 are arranged in a stripe shape along the upper main surface so as to be arranged in parallel with each other. Is formed. One gate groove 6 is formed for each unit cell.
  • the central portion of the semiconductor substrate 90 in which the unit cells are arranged (the region surrounded by the dotted line in FIG. 2) is called a “cell region CR”.
  • a gate wiring (not shown) is provided around the cell region CR.
  • the region where the gate wiring is provided is referred to as “gate wiring region GR”.
  • the plan sectional view shown in FIG. 2 is a plan sectional view common to not only the device 101 of the first embodiment but also the devices of the following embodiments. is there.
  • FIG. 3 is a plan view of the device 101 in the gate wiring region GR.
  • FIG. 1 is a cross-sectional view taken along the line AA shown in FIGS. 2 and 3
  • FIG. 4 is a cross-sectional view taken along the line BB shown in FIG.
  • FIG. 5 is a cross-sectional view taken along the line CC in FIG. That is, FIGS. 1, 3, and 4 show the structure of the device 101 in the gate wiring region GR, and FIG. 5 shows the structure in the cell region CR.
  • FIGS. 1, 3, and 4 show the structure of the device 101 in the gate wiring region GR
  • FIG. 5 shows the structure in the cell region CR.
  • a semiconductor substrate 90 made of silicon as a base material includes a flat n-type substrate layer 1 exposed on the lower main surface thereof, and an n-type epitaxial layer similarly formed on the n-type substrate layer 1. It has a unique layer 2. On the upper principal surface of the semiconductor substrate 90, that is, on the surface of the n-type epitaxial layer 2, a p-type semiconductor layer 22 and a p-type layer 3 are selectively formed.
  • the n-type substrate layer 1 contains a high concentration of n-type impurities.
  • the impurity concentration of the n-type epitaxial layer 2 is set lower than that of the n-type substrate layer 1.
  • the p-type semiconductor layer 22 is formed so as to cover the entire cell region CR.
  • the p-type layer 3 surrounds the p-type semiconductor layer 22 in the gate wiring region GR, and is formed so as to include the side edge of the p-type semiconductor layer 22.
  • Both the p-type semiconductor layer 22 and the p-type layer 3 are formed shallower than the n-type epitaxial layer 2, that is, formed so that their bottoms do not reach the n-type substrate layer 1.
  • Gate groove 6 opening on the upper main surface of semiconductor substrate 90 is formed deeper than p-type semiconductor layer 22 and shallower than n-type epitaxial layer 2.
  • the gate wiring region The G-sized P-well layer 3 is formed to increase the breakdown voltage of the device.
  • the p-type layer 3 is formed not to be shallower than the p-type semiconductor layer 22 so as to include the side edge of the p-type semiconductor layer 22.
  • the p-type layer 3 is deeper than the p-type semiconductor layer 22 as shown in FIG. 4, and the longitudinal end of the gate groove 6 as shown in FIG. Desirably, it is formed so as to cover the lower end BE of the edge.
  • an n-type semiconductor is formed so as to surround the upper end UE of the longitudinal edge of the gate groove 6.
  • Body layer 5 is selectively formed on the upper main surface of semiconductor substrate 90.
  • the n-type semiconductor layer 5 contains an n-type impurity at a higher concentration than the n-type epitaxial layer 2.
  • the n-type semiconductor layer 23 is selectively formed on the upper main surface of the semiconductor substrate 90, that is, on the surface of the p-type semiconductor layer 22 so as to be adjacent to the gate groove 6. . That is, in the cell region CR, the n-type semiconductor layer 23 and the p-type semiconductor layer 22 are selectively exposed in a region between the plurality of gate grooves 6 on the upper main surface of the semiconductor substrate 90. ing.
  • the n-type semiconductor layer 23 contains an n-type impurity at a higher concentration than the n-type epitaxial layer 2.
  • the n-type semiconductor layer 23 is formed shallower than the p-type semiconductor layer 22.
  • a gate insulating film 8 made of silicon oxide is formed on the inner wall of the gate groove 6. Then, the gate electrode 7 is buried in the gate groove 6 via the gate insulating film 8. Gate electrode 7 is made of polysilicon doped with impurities at a high concentration. The upper surface of the gate electrode 7 and the surface of the gate electrode 7 protruding from the gate groove 6 (FIG. 5) are covered with an insulating film 16 made of silicon oxide.
  • the upper main surface of the semiconductor substrate 90 excluding the gate groove 6 is also covered with the insulating film 17 made of silicon oxide.
  • a part of the upper main surface in the gate wiring region GR is covered with an insulating film 4 formed as an L0C0S oxide film thicker than the insulating film 17 instead of the insulating film 17.
  • an opening is selectively formed in the insulating film 17, and through this opening, the source electrode 14 and the p-type semiconductor layer 22 and n It is connected to both of the mold semiconductor layers 23.
  • the drain electrode 15 is formed on the exposed surface of the n-type substrate layer 1, that is, on the lower main surface of the semiconductor substrate 90.
  • a drain current flows through the source electrode 14 and the drain electrode 15. That is, the source electrode 14 and the drain electrode 15 function as a pair of main electrodes.
  • One source electrode 14 is made of, for example, Ato Si
  • the other drain electrode 15 is made of, for example, a Ti / Ni / Au alloy.
  • the n-type semiconductor is opposed to the gate electrode 7 through the gate insulating film 8.
  • the portion of the p-type semiconductor layer 22 sandwiched between the body layer 23 and the n-type epitaxial layer 2 functions as a channel region CH.
  • the magnitude of the main current is controlled by the voltage applied to the gate electrode 7. That is, the device 101 is configured as an n-channel M0SFET.
  • gate wirings 9 and 10 are provided in the gate wiring area GR. These gate wires 9 and 10 are made of the same material as the gate electrode 7.
  • the gate wiring 9 extends in the direction in which the gate grooves 6 are arranged so as to extend over the upper surface of the gate electrode 7 near the longitudinal edge of the row of the gate grooves 6 and the upper main surface of the semiconductor substrate 90. Along and above them are arranged.
  • the gate wiring 9 is integrally connected to the column of the gate electrode 7.
  • the gate wiring 9 is preferably formed in a strip shape so as to be orthogonal to the column of the gate electrode 7 as shown in FIG.
  • the gate wiring 9 is arranged at a position slightly receded from the edge so as not to cover the upper end UE of the edge in the longitudinal direction of the row of the gate grooves 6. Further, as shown in an enlarged view in the vicinity of the upper end portion UE in FIG. 6, the position of the upper surface of the gate electrode 7 is at least in the vicinity of the longitudinal edge of the gate groove 6 and the upper main surface of the semiconductor substrate 90. It is set on the same plane as or below, and is preferably set below, as shown in FIG. By setting it below, it is possible to eliminate the effects of manufacturing errors. Further, as shown in FIG. 1, the upper end UE is surrounded by the n-type semiconductor layer 5 described above.
  • An insulating film 17 is interposed between the upper main surface of the semiconductor substrate 90 and the gate wiring 9, and the two are electrically insulated by the insulating film 17.
  • An insulating film 4 is formed on the exposed surface of the p-type layer 3 in a region located in the extension direction of the longitudinal edge of the gate groove 6.
  • a gate wiring 10 is provided on the insulating film 4 so as to extend in the direction in which the gate electrodes 7 are arranged.
  • the gate wiring 10 and the p-type layer 3 are electrically insulated by the insulating film 4.
  • the surfaces of the gate wirings 9 and 10, that is, the side walls and the upper surface are also covered with the insulating film 18 made of a silicon oxide film, like the insulating film 16 covering the upper surface of the gate electrode 7.
  • BPSG silicate glass containing boron and phosphorus
  • Layer 11 has been formed.
  • the upper surface of the BPSG layer 11 is covered with an insulating film 19 composed of a silicon oxide film.
  • an opening is selectively formed at a connection portion between the source electrode 14 and the semiconductor substrate 90. As a result, the connection between the source electrode 14 and the semiconductor substrate 90 is realized.
  • the above-mentioned multilayer insulator further includes an opening 20 formed in a band along the upper surface of the gate wiring 9 and an opening 21 formed in a band along the upper surface of the gate wiring 10. Is formed. Then, a gate wiring 13 is formed on the multilayer insulator so as to fill both of the openings 20 and 21 and connect them to each other. That is, the gate wiring 13 electrically connects the gate wiring 9 and the gate wiring 10 to each other through the openings 20 and 21.
  • the gate wiring 13 is made of the same material as the source electrode 14 unlike the gate wirings 9 and 10.
  • the gate wiring 13 and the source electrode 14 are electrically insulated from each other.
  • a positive voltage is applied to the drain electrode 15 with reference to the source electrode 14 by connecting an external power supply (not shown).
  • a load (not shown) is inserted between the external power supply and, for example, the drain electrode 15.
  • the magnitude of the main current is controlled by adjusting the voltage applied to the gate electrode 7 through the gate wires 9, 10, and 13.
  • an n-type inversion layer is formed in the p-type channel region CH. It is formed. As a result, the channel region CH becomes conductive, so that a main current flows from the drain electrode 15 to the source electrode 14. That is, the device 101 becomes conductive.
  • the gate voltage applied between the source electrode 14 and the gate electrode 7 is returned to zero or a negative (reverse bias) value (the gate is turned off)
  • the inversion layer formed in the channel region CH becomes Disappears and the channel region CH returns to the original p-type conductivity type.
  • the upper end UE of the gate groove 6 is Not covered by any of the nine.
  • the upper surface of the gate electrode 7 is not located above the upper main surface of the semiconductor substrate 90 at the upper end UE, and the gate wiring 9 is disposed apart from the upper end UE.
  • the connection between the gate wiring 9 and the gate wiring 10 is realized by the gate wiring 13 arranged on the multilayer insulator including the BPSG layer 11. In other words, unlike the conventional device 150, the gate wiring is arranged so as to avoid the upper end UE.
  • the concentration of the electric field generated in the gate insulating film 8 and the insulating film 17 at the upper end UE due to the gate voltage applied to the gate electrode 7 and the gate wirings 9, 10, 13 is reduced. Or be resolved. Therefore, the gate breakdown voltage of the device 101 and the yield as a product are improved.
  • the gate insulating film 8 and the insulating film 17 at the upper end portion U E are formed thicker. Furthermore, since an insulating film 4 formed thicker than the insulating film 17 is interposed between the gate wiring 10 and the p-type layer 3, the gap between the gate wiring 10 and the p-type layer 3 is increased. The withstand voltage of this is sufficiently high. These factors also contribute to the improvement of the breakdown voltage and reliability of the equipment.
  • FIG. 2 shows an example in which the rows of the gate grooves 6 are arranged in a strip shape (striped shape) parallel to each other
  • the structure in the gate wiring region GR is shown in FIGS. 1 to 4 and FIG. It is sufficient if the structure in the cell region CR is the form shown in FIG.
  • the gate grooves 6 may be arranged in a grid pattern (cross stripe pattern).
  • the cross-sectional structures along the A-A cutting line, the BB cutting line, and the C-C cutting line in FIG. 7 are the same as those shown in FIGS. Are identical.
  • FIG. 8 to 37 are manufacturing process diagrams showing a preferred method of manufacturing the device 101.
  • the process shown in FIG. 8 is first performed.
  • a semiconductor substrate containing silicon as a base material and containing n-type impurities at a high concentration is prepared.
  • This semiconductor substrate corresponds to the n-type substrate layer 1 described above.
  • an n-type epitaxial layer is formed on the upper main surface of the n-type substrate layer 1 by using an epitaxial growth method.
  • the taxi layer 2 is formed.
  • a flat semiconductor substrate 90 made of silicon as a base material is completed.
  • a thermal oxide film 32 is formed on the entire upper main surface of the semiconductor substrate 90.
  • the portion of the thermal oxide film 32 corresponding to the p-type layer 3 is selectively removed.
  • a new thermal oxide film 31 is formed thinner than the thermal oxide film 32 in the removed region.
  • the selective removal of the thermal oxide film 32 is performed by performing selective etching using a resist pattern formed by photolithography as a shield. This technique is well known in the art.
  • boron is injected into the surface of the n-type epitaxial layer 2, that is, the upper main surface of the semiconductor substrate 90. Thereafter, heat treatment is performed to diffuse boron. As a result, the p-type layer 3 is selectively formed on the upper main surface of the n-type epitaxial layer 2. It is obvious that the diffusion step is performed along with the implantation step, and the description is omitted below.
  • a resist layer is first deposited on the thermal oxide films 31 and 32. Thereafter, a region corresponding to the p-type semiconductor layer 22 of the resist layer is selectively removed to form a resist pattern 33. Next, the thermal oxide films 31 and 32 are selectively removed by performing etching while using the resist pattern 33 as a shield.
  • boron is implanted into the upper main surface of the semiconductor substrate 90, that is, the surface of the n-type epitaxial layer 2.
  • a p-type semiconductor layer 22 is formed on the surface of the n-type epitaxial layer 2 so as to be connected to the p-type layer 3.
  • the resist pattern 33 is removed.
  • the remaining thermal oxide film 31 is removed.
  • FIG. 13 is a cross-sectional view of the gate wiring region GR taken along section line A—A.
  • FIG. 14 is a cross-sectional view of the gate wiring area GR taken along section line B—B.
  • FIG. 15 is a cross-sectional view of the cell region CR taken along the line C-C.
  • a thermal oxide film 91 is formed.
  • the upper main surface of semiconductor substrate 90 is covered with insulating film 4 and thermal oxide film 91.
  • a resist layer is deposited on the upper surfaces of the insulating film 4 and the thermal oxide film 91, openings are formed in portions corresponding to the n-type semiconductor layers 23 and 5.
  • the thermal oxide film 91 is selectively removed by performing a wet etching process while using the patterned resist layer 35 as a shield.
  • arsenic is selectively implanted into the upper main surface of the semiconductor substrate 90 while using the insulating film 4 and the patterned thermal oxide film 91 as a shield.
  • n-type semiconductor layers 23 and 5 are selectively formed on the upper main surface of semiconductor substrate 90.
  • thermal oxide film 91 is removed.
  • the entire upper surface of the intermediate product for example, a thermal oxide film 36 and the HT0 layer 37 are formed.
  • an opening is selectively formed in a portion corresponding to the gate groove 6 of the thermal oxide film 36 and the HT0 layer 37.
  • Gate groove 6 is formed to penetrate n-type semiconductor layer 23 and n-type semiconductor layer 5. Therefore, n-type semiconductor layer 23 and n-type semiconductor layer 5 are adjacent to the side wall of gate groove 6. Thereafter, the thermal oxide film 36 and the HT0 layer 37 are removed.
  • the gate groove 6 A thermal oxide film is formed on the entire inner wall of semiconductor substrate 90 and the upper main surface of semiconductor substrate 90. That is, a gate insulating film 8 covering the gate groove 6 and an insulating film 17 covering the upper main surface of the semiconductor substrate 90 are formed.
  • the polysilicon layer with a high concentration of n-type impurity Force is deposited over the entire upper surface of the intermediate product.
  • the polysilicon layer 38 fills the gate groove 6 and is deposited until the thickness from the upper main surface of the semiconductor substrate 90 becomes a certain value or more.
  • the deposition of the polysilicon layer 38 is performed by using, for example, a CVD method.
  • a resist layer is formed on the upper surface of the polysilicon layer 38. Is deposited. Thereafter, the resist layer is selectively removed except for portions corresponding to the gate wiring 9 and the gate wiring 10. As a result, a resist pattern 39 is formed.
  • the resist pattern 39 is used as a shield while the polysilicon is used.
  • the layer 38 By selectively etching the layer 38, the gate electrode 7 and the gate wiring 9, 10 are formed. At this time, the etching is controlled so that the upper surface of the gate electrode 7 is not positioned above the upper main surface of the semiconductor substrate 90 near the upper end portion UE.
  • the gate electrode 7 and the gate wiring 9, 10 A thermal oxide film is formed on the entire surface of the substrate. That is, the insulating film 16 covering the surface of the gate electrode 7 and the insulating film 18 covering the surfaces of the gate wires 9 and 10 are formed to a thickness of, for example, about 20 to 30 nm. Thereafter, the BPSG layer 11 is formed on the insulating films 16 and 18 by using the CVD method. Thereafter, an oxide film as an insulating film 19 is formed on the BPSG layer 11 to a thickness of, for example, about 100 nm by using a CVD method. As a result, a multilayer insulator having a three-layer structure is formed by the insulating films 16, 17, 18, the BPSG layer 11, and the insulating film 19.
  • the multilayer insulator is selectively etched using a resist pattern (not shown). Is applied. This selective etching is based on a wet method and a dry method. Performed using As a result, openings 20 and 21 and an opening for connecting source electrode 14 and semiconductor substrate 90 are formed in the multilayer insulator.
  • an A-Si layer is deposited so as to fill each opening formed in the multilayer insulator and cover the upper surface of the multilayer insulator.
  • the deposition of the A-Si layer is performed by using, for example, a sputtering method.
  • the source electrode 14 and the gate wiring 13 are formed as shown in FIG. 1 and FIGS.
  • the drain electrode 15 is formed on the surface of the n-type substrate layer 1, that is, on the lower main surface of the semiconductor substrate 90, whereby the device 101 is completed.
  • the formation of the drain electrode 15 is performed by, for example, depositing a Ti / Ni / Au alloy on the surface of the n-type substrate layer 1 by using a sputtering method.
  • the apparatus 101 can be easily manufactured by combining the conventionally known technologies such as the photolithography technology, the ion implantation technology, the CVD method, and the thermal oxidation process.
  • FIG. 37 is a plan view of the gate wiring region GR of the device 102 according to the second embodiment.
  • FIG. 38 and FIG. 39 are cross-sectional views taken along the line A—A and the line D—D in FIG. 37, respectively.
  • the cross-sectional view taken along the BB cutting line in FIG. 37 is drawn in the same manner as FIG.
  • the plan sectional view of FIG. 3 is common to all the embodiments, and the A—A section line and the B—B section line shown in FIG. — Corresponds to section A and section B — section B, respectively.
  • an opening 40 formed in a portion deposited on the gate wiring 9 avoids a portion above the gate groove 6. It is characteristically different from the device 101 of the first embodiment in that it is formed. That is, the openings 40 are not formed in a strip shape along the strip-shaped gate wiring 9 but are formed discretely in each region sandwiched between the adjacent gate grooves 6.
  • the gate wiring 13 is connected to the gate wiring 9 through the opening 40.
  • the upper surface of the BPSG layer 11 is slightly Retreating downward. That is, a periodic step appears on the upper surface of the BPSG layer 11 according to the arrangement of the gate grooves 6.
  • the width of the gate groove 6 is, for example, about 1 m.
  • the interval between the gate grooves 6 is, for example, about 3, which is generally wider than the width of the gate groove 6. Therefore, the flat portion of the BPSG layer 11 is narrow above the gate groove 6 and wide above the region between the gate grooves 6. Since the opening 40 is formed by selecting this wide flat portion, the alignment of the mask pattern for forming the opening 40 is relatively easy.
  • the opening 40 when the opening 40 is formed, dry etching is used because fine processing is required. For this reason, as shown in FIG. 39, the upper surface of the gate wiring 9 is also somewhat etched back at the opening 40. The same applies to the gate wiring 9 immediately below the opening 20 (FIG. 1) in the first embodiment. This also affects the reliability of the insulating film 17 located immediately below.
  • the opening formed on the gate wiring 9 be as narrow as possible.
  • the opening 40 is provided locally, which is more desirable in this respect than the device 101.
  • the opening 20 since the position of the opening 20 does not need to be aligned with a specific flat portion on the upper surface of the BPSG layer 11, the opening 20 is formed. There is an advantage that the alignment of the mask pattern is not required to be as precise as the opening 40, and the manufacturing is easy. In addition, since the contact area between the gate wiring 13 and the gate wiring 9 is low because the opening area of the opening 20 is large, good results are obtained with respect to the switching speed of the device.
  • the opening 40 is formed. Then, it is preferable to selectively remove the BPSG layer 11 and the like. For this purpose, it is only necessary to simply replace the resist pattern as a shield capable of forming the openings 20 with a resist pattern capable of forming the openings 40.
  • FIG. 40 is a plan view of another device 102 a according to the second embodiment in the gate wiring region GR.
  • This device 102 a comprises a multilayer insulator including a BPSG layer 11, Opening 41 formed in the portion deposited on gate wiring 9 1 Force Characteristically different from device 102 in that it is formed by selecting the upper part of gate groove 6 . That is, the opening 41 is selectively formed at the position of the narrow flat portion in the upper surface of the BPSG layer 11 in FIG.
  • the opening 41 is provided locally, but also the portion above the insulating film 17 and the portion above the gate electrode 7 are selected. Therefore, there is an advantage that deterioration of the insulating film 17 due to dry etching can be avoided.
  • the opening 41 is formed instead of forming the opening 20. Then, it is preferable to selectively remove the BPSG layer 11 and the like. For this purpose, it is only necessary to replace the resist pattern as a shield capable of forming the openings 20 with a resist pattern capable of forming the openings 41.
  • FIG. 41 is a plan view of the device 103 according to the third embodiment in the gate wiring region GR.
  • FIGS. 42 and 43 are cross-sectional views taken along the line A—A and the line BB in FIG. 41, respectively.
  • the device 103 is characteristically different from the device 101 of the first embodiment in that an n-type semiconductor layer 45 is formed instead of the n-type semiconductor layer 5.
  • the n-type semiconductor layer 45 formed so as to surround the upper end UE of the gate groove 6 extends to a position overlapping with the insulating film 4.
  • the connecting portion LE between the insulating film 17 formed relatively thin and the insulating film 4 formed thick is a portion where thermal stress remains.
  • the insulating film 17 is locally thinner than its average thickness. It may be finished well. That is, it can be said that the connection portion LE is a weak point portion as the insulating film 17.
  • the insulating film 17 is also finished thick at the connection portion LE. That is, the device 103 is configured to reinforce the weak point in the insulating film 17. As shown in FIGS.
  • the n-type semiconductor layer 45 covers the entire region of the upper main surface of the semiconductor substrate 90 directly below the gate wiring 9. In addition, there is no gap between the adjacent gate grooves 6. As described above, the dry etching step for forming the opening 20 may cause deterioration of a portion of the insulating film 17 located immediately below the opening 20 in some cases.
  • the n-type semiconductor layer 45 is preferably formed in a strip shape along the direction in which the gate grooves 6 are arranged. In this case, high accuracy is not required for the alignment of the mask pattern for forming the n-type semiconductor layer 45, so that the manufacturing becomes easy.
  • the n-type semiconductor layer 45 is formed.
  • a selective implant of arsenic may be performed to form.
  • the resist layer 35 is preferably patterned so as to have an opening at a portion corresponding to the n-type semiconductor layer 23 and the n-type semiconductor layer 45.
  • FIG. 44 is a plan view of the gate wiring region GR of another device 103 a according to the third embodiment.
  • This device 103 a has an n-type semiconductor layer 46 instead of the n-type semiconductor layer 45.
  • the n-type semiconductor layer 46 formed so as to surround the upper end portion UE of the gate groove 6 is different from the n-type semiconductor layer 45 in that the gate in the upper main surface of the semiconductor substrate 90 is different from the n-type semiconductor layer 45. It is not formed so as to cover the entire area corresponding directly below the wiring 9. However, like the n-type semiconductor layer 45, the n-type semiconductor layer 46 is formed so as to cover immediately below the connection portion LE. For this reason, similarly to the device 103, the weak points in the insulating film 17 are reinforced.
  • the n-type semiconductor layer 46 is formed.
  • a selective implant of arsenic may be performed to form.
  • the resist layer 35 is preferably patterned so as to have an opening at a portion corresponding to the n-type semiconductor layer 23 and the n-type semiconductor layer 46.
  • FIG. 45 is a cross-sectional view of the gate wiring region GR of the device 104 according to the fourth embodiment, taken along section line BB (FIG. 2).
  • the device 104 is characteristically different from the device 101 of the first embodiment in that the p-type layer 3 is formed at the same depth as the p-type semiconductor layer 22. Therefore, the lower end BE of the longitudinal edge of the gate groove 6 is not covered with the p-type layer 3 but is directly surrounded by the n-type epitaxial layer 2.
  • the lower end BE be covered with the p-type layer 3 as in the device 101 of the first embodiment.
  • the impurity concentration in the p-type layer 3 is set to be the same as that of the p-type semiconductor layer 22, the p-type layer 3 and the n-type semiconductor layer 23 are formed simultaneously. It is possible to simplify the manufacturing process. At this time, the p-type layer 3 is the same as that the p-type semiconductor layer 22 is formed simply extending to the region of the p-type layer 3.
  • the device 104 is suitable for applications where the required withstand voltage is not so high.
  • the step of FIG. 9 in the method of manufacturing the device 101 is omitted, and in the steps of FIGS. 10 to 11, the p-type semiconductor layer 22 is It is good to expand to the area.
  • the resist layer 33 shown in FIG. 10 is preferably formed so as to be selectively opened in regions corresponding to both the p-type semiconductor layer 22 and the p-type layer 3.
  • FIG. 46 is a plan view of the gate wiring region GR of the device 105 of the fifth embodiment.
  • FIGS. 47 and 48 are cross-sectional views taken along the line AA and the line BB in FIG. 46, respectively.
  • A--A cutting line shown in Figure 46 and And the BB cutting line corresponds to the A-A cutting line and the BB cutting line in Fig. 3, respectively.
  • the opening of the multilayer insulator including the BPSG layer 11 is not provided above the gate wiring 9, and the upper main surface of the semiconductor substrate 90 is formed so as to avoid the gate groove 6.
  • the device 101 of the first embodiment differs from the device 101 of the first embodiment in that the gate wire 9 and the gate wire 10 are connected by a gate wire 93 provided on the insulating film 17 via the insulating film 17.
  • the gate wiring 93 is made of the same material as the gate wirings 9 and 10, and is integrally continuous with the gate wirings 9 and 10. That is, the gate wirings 9, 10, and 93 constitute one continuous and continuous gate wiring 42.
  • a gate wiring 49 is formed instead of the gate wiring 13 in the device 101.
  • the gate wiring 49 is made of the same material as the source electrode 14, similarly to the gate wiring 13.
  • the gate wiring 49 is electrically connected to the gate wiring 10 through the opening 20.
  • the gate wiring is arranged so as to avoid the upper end UE of the gate groove 6, the gate insulating film in the upper end UE is caused by the application of the gate voltage.
  • the concentration of the electric field generated in the insulating film 8 and the insulating film 17 is reduced or eliminated.
  • the breakdown voltage of the device 104 and the yield as a product are improved.
  • the gate wiring 9 is not connected to the gate wiring 10 through an opening provided in the BPSG layer 11 or the like, but is connected integrally to the gate wiring 10 through the gate wiring 93. Therefore, there is obtained an advantage that the electric resistance between the gate wiring 9 and the gate wiring 10 is low and the switching speed of the device is improved. Further, since no opening is formed above the gate wiring 9, there is an advantage that deterioration of the insulating film 17 due to dry etching can be avoided.
  • the device 101 of the first embodiment does not require the alignment of the mask pattern required for forming the gate wiring 93 and the gate groove 6 between them. Therefore, there is an advantage that manufacturing is easy. In addition, since the connecting portion LE between the insulating film 4 and the insulating film 17 is not covered with the gate wiring 93, there is an advantage that the breakdown voltage and reliability of the device are improved.
  • the polysilicon layer 38 is selectively etched while the resist pad 50 is used as a shield.
  • the gate electrode 7 and the gate wiring 42 are formed.
  • the etching is controlled so that the upper surface of the gate electrode 7 is not positioned above the upper main surface of the semiconductor substrate 90 near the upper end UE.
  • a thermal oxide film is first formed on the entire surface of the gate electrode 7 and the gate wiring 42.
  • the insulating film 16 covering the surface of the gate electrode 7 and the insulating film 18 covering the surface of the gate wiring 42 are formed to a thickness of, for example, about 20 to 30 nm.
  • the insulating film 1 6, 1 8 by using the CVD method, then t the BPSG layer 1 1 is formed, on the BPSG layer 1 1, the oxide film as an insulating film 1 9, CVD
  • the film is formed to have a thickness of, for example, about 100 nm.
  • the insulating films 16, 17, 18, the BPSG layer 11, and the insulating film 19 form a multilayer insulator having a three-layer structure.
  • the multilayer insulator is selectively etched using a resist pattern (not shown). This selective etching is performed using a wet method and a dry method. As a result, an opening 21 and an opening for connecting the source electrode 14 and the semiconductor substrate 90 are formed in the multilayer insulator.
  • an A-Si layer is deposited so as to fill each opening formed in the multilayer insulator and cover the upper surface of the multilayer insulator.
  • the deposition of the A-Si layer is performed by using, for example, a sputtering method.
  • a source electrode 14 and a gate wiring 49 are formed.
  • a drain electrode 15 is formed on the surface of the n-type substrate layer 1, that is, on the lower main surface of the semiconductor substrate 90, whereby the device 1.05 is completed.
  • the formation of the drain electrode 15 is performed by, for example, depositing a Ti / Ni / Au alloy on the surface of the n-type substrate layer 1 using a sputtering method.
  • the device 100 is formed by combining the conventionally known technologies such as the photolithography technology, the ion implantation technology, the CVD method, and the thermal oxidation treatment. 5 can be easily manufactured.
  • FIG. 57 is a plan view of the gate wiring region GR of another device 105a according to the fifth embodiment.
  • FIG. 58 is a cross-sectional view taken along the line BB in FIG.
  • a cross-sectional view taken along the line AA in FIG. 57 is shown in the same manner as FIG.
  • an opening 20 is provided in the BPSG layer 11 or the like also on the gate wiring 9 included in the gate wiring 42, and the gate wiring 9 and the gate wiring 10 are connected to each other.
  • the device is characteristically different from the device 105 in that it is connected not only through the gate wire 93 but also through the gate wire 13 filling the openings 20 and 21. Since the gate wiring 9 and the gate wiring 10 are connected through both the paths of the gate wiring 93 and the gate wiring 13, the electrical resistance between them can be kept low. As a result, there is an advantage that the switching speed of the device is improved.
  • the steps of FIGS. 59 and 60 may be performed after the steps of FIGS. 53 and 54 in the method of manufacturing the apparatus 105.
  • the steps of FIGS. 59 (A-A section) and 60 (B-B section) first, the multilayer insulator is selectively etched using a resist pattern (not shown). This selective etching is performed using a wet method and a dry method. As a result, openings 20 and 21 and openings for connecting source electrode 14 and semiconductor substrate 90 are formed in the multilayer insulator.
  • an A-Si layer is deposited so as to fill each opening formed in the multilayer insulator and cover the upper surface of the multilayer insulator.
  • the deposition of the A-Si layer is performed by using, for example, a sputtering method.
  • the source electrode 14 and the gate wiring 13 are formed as shown in FIG. 58 by patterning the AutoSi layer.
  • the drain electrode 15 is formed on the surface of the n-type substrate layer 1, that is, on the lower main surface of the semiconductor substrate 90, whereby the device 101 is completed.
  • the formation of the drain electrode 15 is performed, for example, by depositing a Ti / Ni / Au alloy on the surface of the n-type substrate layer 1 by using a sputtering method.
  • FIG. 61 is a plan view of the gate wiring region GR of the device 106 of the sixth embodiment.
  • FIGS. 62 and 63 are cross-sectional views taken along the line AA and the line BB in FIG. 61, respectively.
  • the device 106 according to the fifth embodiment differs from the device 103 according to the fifth embodiment in that an n-type semiconductor layer 45 is formed instead of the n-type semiconductor layer 5 as in the device 103 according to the third embodiment. Characteristically different from 05.
  • the insulating film 17 is also finished thick at the connecting portion LE between the insulating film 17 and the insulating film 4.
  • the device 106 has an advantage that the weak point in the insulating film 17 is reinforced.
  • the device 106 unlike the device 103, since the top of the connection LE is covered with the gate wiring 42, the advantage of reinforcing the connection LE with the n-type semiconductor layer 45 is more advantageous. Even bigger.
  • the n-type semiconductor layer 45 is formed in the adjacent gate groove so as to cover the entire area corresponding to the area directly below the gate wiring 9 in the upper main surface of the semiconductor substrate 90. There is no gap between them. Therefore, there is an advantage that the deterioration of the insulating film 17 due to dry etching is compensated for in a region corresponding to the region immediately below the gate wiring 9. Further, as shown in FIG. 61, by forming the n-type semiconductor layer 45 in a strip shape along the arrangement direction of the gate grooves 6, it is possible to facilitate the alignment of the mask pattern in the manufacturing process. Become.
  • the n-type semiconductor layer 45 is formed.
  • a selective implant of arsenic may be performed to form.
  • the resist layer is formed so as to have an opening at a portion corresponding to the n-type semiconductor layer 23 and the n-type semiconductor layer 45. It is good to carry out the patterning of 35.
  • FIG. 64 is a cross-sectional view of the gate wiring region GR of the device 107 of the seventh embodiment, taken along the line BB (FIG. 2).
  • the device 107 is similar to the device 104 of the fourth embodiment except that the p-type layer 3 is formed at the same depth as the p-type semiconductor layer 22 similarly to the device 104 of the fourth embodiment. Characteristically different from 105. Therefore, the lower end BE of the longitudinal edge of the gate groove 6 is not covered by the p-type layer 3 but is directly surrounded by the n-type epitaxial layer 2.
  • This device 107 also has the same advantages as the device 104. That is, if the impurity concentration in the P-type layer 3 is set to be the same as that of the P-type semiconductor layer 22, the p-type layer 3 and the n-type semiconductor layer 23 can be simultaneously formed. The advantage is that the process is simplified.
  • the step of FIG. 9 in the method of manufacturing the device 101 is omitted, and in the steps of FIG. 10 to FIG. ) It is good to form it so as to extend to the area of the p-layer 3.
  • the resist layer 33 shown in FIG. 10 is preferably formed so as to be selectively opened in regions corresponding to both the p-type semiconductor layer 22 and the p-type layer 3.
  • the steps from 49 to 56 are preferably performed.
  • FIG. 65 is a plan view of the gate wiring region GR of the device 108 of the eighth embodiment.
  • FIG. 66 is a cross-sectional view taken along the line AA in FIG. 65.
  • the device 108 is characteristically different from the device 101 of the first embodiment in that the n-type semiconductor layer 5 is not formed. Since the n-type semiconductor layer 5 is not formed, the effect of forming the gate insulating film 8 and the insulating film 17 in the upper end portion UE of the gate groove 6 thick cannot be obtained. However, similarly to the device 101, the gate The wiring is arranged so as to avoid the upper end UE.
  • the effect of reducing or eliminating the concentration of the electric field generated in the gate insulating film 8 and the insulating film 17 in the upper end portion UE by the application of the gate voltage is appropriately obtained.
  • the n-type semiconductor layer 23 is formed and the n-type semiconductor layer 5 is formed in the steps of FIGS. 13 to 15 in the method of manufacturing the device 101.
  • a selective implant of arsenic should be performed.
  • the resist layer 35 is preferably patterned so as to have an opening only at a portion corresponding to the n-type semiconductor layer 23.
  • FIG. 67 is a plan view of a gate wiring region GR of another device 108a according to the eighth embodiment.
  • FIG. 68 is a cross-sectional view taken along the line AA in FIG. 67.
  • the device 108 a is characteristically different from the device 105 of the fifth embodiment in that the n-type semiconductor layer 5 is not formed.
  • the gate wiring is disposed so as to avoid the upper end UE, so that the gate voltage is generated in the gate insulating film 8 and the insulating film 17 in the upper end UE by application of the gate voltage. The effect of reducing or eliminating the concentration of the electric field can be obtained accordingly.
  • the resist layer 35 is preferably patterned so as to have an opening only in a portion corresponding to the n-type semiconductor layer 23.
  • an n-channel type M0SFET is taken as an example.
  • the present invention can be similarly applied to a p-channel type M0SFET, and has the same effect. .
  • the present invention can be applied to a device having no p-type layer 3 although the withstand voltage is inferior. Even in the device configured in this way, the gate wiring avoids the upper end UE. As long as the gate voltage is applied, the effect of reducing or eliminating the concentration of the electric field generated in the gate insulating film 8 and the insulating film 17 at the upper end UE by the application of the gate voltage can be obtained accordingly.
  • the insulating film 4 thicker than the insulating film 17 was formed between the p-type layer 3 and the gate wiring 10.
  • the present invention can be applied to a device configured so that insulation between the p-type layer 3 and the gate wiring 10 is maintained by the insulating film 17.
  • the gate insulating film 8 and the insulating film 17 at the upper end UE are applied by the application of the gate voltage. The effect of reducing or eliminating the concentration of the generated electric field can be obtained accordingly.
  • the M0SFET is taken as an example.
  • the present invention can be similarly applied to an insulated gate semiconductor device such as an IGBT other than the M0SFET.
  • an IGBT is realized. That is, the present invention can be generally applied to an insulated gate semiconductor device in which a gate electrode facing a channel region with an insulating film interposed is buried in a trench.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

明 細 書
絶緣ゲー卜型半導体装置とその製造方法
技術分野
この発明は絶縁ゲート型半導体装置およびその製造方法に関し、 特に、 ゲート 耐圧を向上させるための改良に関する。
背景技術
半導体基体の主面に形成された溝 （トレンチ） に埋設されたゲート電極、 すな わちトレンチゲートを有する絶縁ゲート型半導体装置 （仮に、 「縦型の装置」 と 称する） は、 ゲート電極が、 半導体基体の主面に対向するように形成された絶縁 ゲート型半導体装置 （仮に、 「横型の装置」 と称する） とは異なり、 ゲート電極 が、 主面に垂直な方向に形成されるために、 単位セルが主面に占める面積を節減 することができる。 このため、 微細加工技術を用いることによって、 単位面積当 たりのセルの個数、 すなわち、 セル密度を高めることが可能である。
セル密度が高まるのにともなって、 装置が導通状態 （オン状態） にあるときに 装置の一対の主電極の間を流れる主電流が高くなる。 絶縁ゲート型半導体装置が 導通状態にあるときの、 一対の主電極の間の電気抵抗は、 「オン抵抗」 と称され、 装置の特性を評価する上での、 重要な指標の一つとなっている。 横型の装置では、 セル密度がある限度を超えて高くなると、 オン抵抗の成分の一つである 「j - FET抵 抗」 が無視できないほどに高くなる。 このため、 横型の装置では、 オン抵抗をあ る限度内に抑えつつ主電流を高める上で、 限界がある。
これに対して、 縦型の装置では、 j -FET抵抗に由来する限界が存在しないという 利点がある。 縦型の装置の利点を生かした代表例として、 トレンチゲートを有す る MOSFET (M0S型電界効果卜ランジス夕） 、 および、 トレンチゲートを有する I GB T ( I nsu l a t ed Ga t e B i po l ar Trans i s t or) が、 広く知られている。
図 6 9は、 従来のトレンチゲートを有する MOSFETのゲ一ト配線領域における平 面図である。 また、 図 7 0よび図 7 1、 それぞれ、 図 6 9における A— A切断線、 および、 B— B切断線に沿った断面図である。 この装置 1 5 0では、 n型不純物 を高濃度に含む n型基板層 7 1の上に、 それよりも不純物濃度の低い n型ェピ夕 キシャル層 7 2が形成されている。 これらの半導体層によって、 半導体基体 9 9 が構成されている。
そして、 n型ェピタキシャル層 7 2の表面、 すなわち、 半導体基体 9 9の上主 面には、 選択的に p型半導体層 9 6と、 pゥエル層 7 3とが形成されている。 p ゥエル層 7 3は、 p型半導体層 9 6に連結し、 しかも、 p型半導体層 9 6の周囲 を包囲するように形成されている。
半導体基体 9 9の上主面には、 互いに平行に配列する複数のゲート溝 7 6が帯 状に形成されている。 ゲート溝 7 6は、 p型半導体層 9 6よりも深く、 かつ、 n 型ェピタキシャル層 7 2よりも浅く形成される。 図 6 9〜図 7 1に描かれるゲー ト配線領域には、 ゲート溝 7 6の長手方向の端縁が存在する。 ゲート溝 7 6の内 壁はゲート絶縁膜 7 8で覆われており、 このゲート絶縁膜 7 8を介して、 ゲート 溝 7 6には、 不純物が高濃度にドープされたポリシリコンで構成されるゲー卜電 極 7 7が埋設されている。
ゲート配線領域では、 半導体基体 9 9の上主面の中のゲート電極 7が存在しな い領域は、 絶縁膜 8 7または絶縁膜 7 4で覆われている。 LOCOS ( l oc a l ox i da t i on o f s i l i c on) 膜として絶縁膜 8 7よりも厚く形成される絶縁膜 7 4は、 pゥェ ル層 7 3の上において、 ゲ一卜溝 6とは間隔を保ちつつゲ一ト溝 6の配列方向に 沿うように、 選択的に形成されている。 ゲート溝 6の長手方向の端部付近におい て、 ゲート電極 7 7は、 ゲート配線 7 9へと接続されている。
ゲート配線 7 9は、 ゲート電極 7 7と同一材料で構成され、 しかも、 ゲート電 極 7 7に一体的に連続している。 また、 ゲート配線 7 9は、 絶縁膜 7 4の上に配 設されるとともに、 ゲート電極 7 7との接続を実現するために、 ゲート電極 7 7 の端縁部分をも覆うようにゲート溝 6の方へと延在している。 絶縁膜 7 4は、 ゲ 一ト配線 7 9と pゥエル層 7 3の間の耐圧を高く維持するために設けられている。 半導体基体 9 9の上主面には、 さらに砒素を高濃度に含有する n型半導体層 7 5が選択的に形成されている。 この n型半導体層 7 5は、 ゲート溝 6の長手方向 の端縁の上端部 U Eを包囲するように形成されている。 装置の製造工程では、 n 型半導体層 7 5が形成された後に、 熱酸化処理によってゲート溝 7 6および絶縁 膜 8 7が形成される。 このとき、 n型半導体層 7 5に含まれる不純物の作用によ り、 酸化が加速されるために、 上端部 U Eの近傍を覆うゲート溝 7 6および絶縁 膜 8 7が厚く仕上がる。 そうすることで、 上端部 U Eの近傍におけるゲート電極
7 7および絶縁膜 8 7の絶縁耐量を高める効果を得ている。
ゲート電極 7 7およびゲート配線 7 9の表面は、 絶縁膜 8 6、 BPSG層 8 1、 お よび、 絶縁膜 8 9で構成される 3層構造の絶縁体で覆われている。 絶縁膜 8 6，
8 9は、 ともに酸化物で構成される。 絶縁膜 8 9の上には、 ソース電極 8 4およ びゲート配線 8 3が配設されている。 これらのソース電極 8 4およびゲート配線 8 3は、 ともに A卜 S iで構成される。 3層構造の絶縁体には、 絶縁膜 7 4の上方の 部位において、 開口部 9 5が選択的に形成されており、 この開口部 9 5を通じて、 ゲート配線 7 9とゲート配線 8 3とが電気的に接続されている。 半導体基体 9 9 の下主面、 すなわち、 n型基板層 7 1の表面には、 ドレイン電極 8 5が配設され ている。
なお、 図示を略するが、 装置のセル領域においては、 半導体基体 9 9の上主面 の中のゲート溝 7 6に隣接する領域に選択的に、 n型ソース層が形成されている。 そして、 ソース電極 8 4は、 セル領域において、 半導体基体 9 9の上主面に露出 する n型ェピタキシャル層 7 2と n型ソース層とに接続されている。 そして、 n 型ソース層と n型ェピタキシャル層 7 2とに挟まれ、 ゲ一卜電極 7 7に対向する P型半導体層 9 6の部分が、 チャネル領域として機能する。
装置を使用する際には、 ソース電極 8 4に対してドレイン電極 8 5に正の電圧 が印加される。 そして、 ゲート配線 8 3およびゲート配線 7 9を通じて、 ゲート 電極 7 7に印加される電圧を調整することによって、 ドレイン電極 8 5からソー ス電極 8 4へと流れる主電流の大きさが制御される。
ドレイン電極 8 5とソース電極 8 4の間を導通させるためには、 ゲ一卜電極 7 7へソース電極 8 4に対する正のゲー卜電圧が印加される。 ゲー卜電極 7 7とゲ ート配線 7 9とは互いに接続されているために、 それらの電位は同一の高さであ る。 また、 pゥエル層 7 3とソース電極 1 4とは互いに接続されているために、 それらの電位も同一の電位となる。 このため、 装置が導通状態にあるときには、 ゲート電極 7 7およびゲート配線 7 9と、 pゥエル層 7 3との間に、 介在するゲ ート絶縁膜 7 8および絶縁膜 8 7には、 ゲート電圧 V c; S、 絶縁膜の厚さ clに対し て、 E = V G S Z d、 の大きさの電界 Eが発生する。 装置を遮断状態とするためには、 ゲート電圧として、 ゼロまたは負の電圧が印 加される。 ゲート電圧がゼロであるときには、 絶縁膜に発生する電界 Eは、 E = 0、 となる。 すなわち、 絶縁膜における電界は消滅する。 ゲート電圧が負の値 ( - V G S ) であるときには、 E =— V G S, d、 の大きさの電界 Eが発生する。 絶 緣膜は、 これらの電界に耐えるだけの絶縁耐圧を備える必要がある。 この絶縁耐 圧に関する信頼性を評価するために、 製造工程の最終段階において、 信頼性試験 が実行される。
よく知られる H T G B (高温ゲートバイアス） 試験を例にとると、 高温槽ある いはホッ トプレートを用いることにより、 試験対象としての装置 1 5 0が高温状 態に保たれる。 この状態を保ちつつ、 しかも、 ソース電極 8 4とドレイン電極 8 5とが、 外部配線を通じて短絡された状態で、 ゲート電極 7 7とソース電極 1 4 の間にゲート電圧が印加される。 ゲート電圧として、 正、 負双方の電圧が付与さ れる。
しかも、 付与されるゲート電圧の高さは、 装置 1 5 0に対する保証実力値に近 い高さに設定されることが多い。 装置 1 5 0は、 長時間にわたって、 このような 過酷な条件下に置かれる。 その期間において、 ゲート絶縁膜 7 8および絶縁膜 8 7の劣化の状況、 その他の特性の変化の度合いが調査される。 このような試験を 通じて、 絶縁膜の中の弱点部の一つとして、 上述したゲート溝 6の上端部 U Eを 覆う部分が指摘される。
この上端部 U Eは、 図 7 2に拡大して示すように、 半導体層 7 5がゲート電極 7 7およびゲート配線 7 9へと、 直角に突起する部分である。 このため、 ゲート 絶縁膜 7 8および絶縁膜 8 7の中で、 上端部 U Eを覆う部分には、 電界 E Fが集 中する。 さらに加えて、 上端部 U Eでは、 ゲート絶縁膜 7 8および絶縁膜 8 7が 鋭く折れ曲がるために、 膜厚が薄く仕上がり易い。 すなわち、 ゲート絶縁膜 7 8 および絶縁膜 8 7の中で、 上端部 U Eを覆う部分は、 装置のゲート耐圧 （ゲート —ソース間耐圧） を高める上で、 二重の意味で弱点となっている。
n型半導体層 7 5は、 上端部 U Eを覆う絶縁膜の厚さを厚くすることによって、 弱点を改良することを意図して設けられている。 しかしながら、 n型半導体層 7 5に含有される砒素による、 いわゆる 「増速酸化」 の効果を引き出すためには、 絶縁膜 7 8 , 8 7を形成するための熱処理の時間が、 ある程度以上長く確保され る必要がある。 熱処理時間が長いと、 ゲート絶縁膜 7 8の中の上端部 U E以外の 部分も相当の厚くなる。 このことは、 ゲート閾電圧の低下を招き、 さらにオン抵 抗の増大を招く。 このため、 ゲート絶縁膜 7 8の効果を期待できる装置は、 ゲー 卜印加電圧が低い装置、 あるいは、 絶縁膜 7 8 , 8 7を形成するための熱処理の 時間を長くし得る装置に限られる。
このように、 従来の絶縁ゲート型半導体装置においては、 ゲート電極およびゲ 一ト配線の絶縁に関わる絶縁膜に絶縁耐圧の弱い部分が存在しており、 そのため に、 絶縁膜の信頼性が低く、 製品としての装置の歩留まりにも反映されるという 問題があった。 発明の開示
本発明は、 上記のような問題点を解決し、 ゲート電極およびゲート配線の絶縁 に関わる絶縁膜の絶縁耐圧すなわちゲート耐圧、 および、 信頼性を向上させ、 そ のことによって、 製品の歩留まりを改善することのできる絶縁ゲート型半導体装 置を提供することを目的としており、 さらに、 この絶縁ゲート型半導体装置の製 造に適した方法を提供することを目的とする。
この発明にかかる第 1局面の装置は、 絶縁ゲート型半導体装置において、 上主 面と下主面を規定する半導体基体を備え、 当該半導体基体は、 前記上主面に露出 する第 1導電型の第 1半導体層と、 当該第 1半導体層の中で前記上主面の部分に 選択的に形成された第 2導電型の第 2半導体層と、 前記第 2半導体層の中で前記 上主面の部分に選択的に形成され、 前記第 1半導体層よりも不純物濃度の高い第 1導電型の第 3半導体層と、 を備えており、 前記半導体基体には、 前記上主面に 開口するとともに前記第 3および第 2半導体層を貫通し前記第 1半導体層にまで 達する溝が形成されている。
また、 前記装置は、 前記溝の内壁と前記上主面とを覆う絶縁膜と、 前記絶縁膜 を介して前記溝に埋設されたゲート電極と、 前記溝の長手方向の端縁から離れた 位置における前記ゲ一ト電極の上と、 前記上主面を覆う前記絶縁膜の上とに跨が り、 前記ゲート電極と同一材料で構成され、 しかも、 前記ゲート電極に一体的に 連続して配設された第 1ゲート配線と、 前記溝の前記端縁から前記第 1ゲート配 線とは反対側に離れて、 前記上主面の上に前記絶縁膜を介して配設され、 前記ゲ 一ト電極と同一材料で構成された第 2ゲート配線と、 前記第 1ゲート配線と前記 第 2ゲート配線とを電気的に接続する第 3ゲート配線と、 前記半導体基体の表面 に、 各々が電気的に接続された一対の主電極と、 をさらに備えている。
そして、 前記第 3ゲート配線は、 前記溝の前記端縁を離れて配設されており、 前記一対の主電極の一方は、 前記上主面において前記第 2および第 3半導体層に 電気的に接続されており、 前記ゲート電極の上面は、 前記溝の前記端縁に接する 部位において、 前記上主面と同一平面ないしそれより下方に位置している。
この発明にかかる第 2局面の装置は、 第 1局面の絶縁ゲー卜型半導体装置にお いて、 前記第 1および第 2ゲート配線を覆うとともに、 前記第 1および第 2ゲー ト配線の上に、 それぞれ選択的に形成された第 1開口部および第 2開口部を有す る絶縁層を、 さらに備え、 前記第 3ゲート配線は、 前記絶縁層の上に形成される とともに、 前記第 1および第 2開口部を通じて、 前記第 1ゲート配線と前記第 2 ゲート配線とを電気的に接続する接続配線を備える。
この発明にかかる第 3局面の装置では、 第 2局面の絶縁ゲート型半導体装置に おいて、 前記溝が、 互いに平行に配列する複数の単位溝に分割されており、 前記 第 1ゲート配線は、 前記複数の単位溝に交差するように帯状に配設されている。 この発明にかかる第 4局面の装置では、 第 3局面の絶縁ゲ一卜型半導体装置に おいて、 前記第 1開口部が、 前記第 1ゲート配線の長手方向に沿って帯状に形成 されている。
この発明にかかる第 5局面の装置では、 第 3局面の絶縁ゲート型半導体装置に おいて、 前記第 1開口部が、 前記複数の単位溝の上方を避けるように、 分散して 形成されている。
この発明にかかる第 6局面の装置では、 第 3局面の絶縁ゲー卜型半導体装置に おいて、 前記第 1開口部が、 前記複数の単位溝の上方を選んで、 分散して形成さ れている。
この発明にかかる第 7局面の装置では、 第 1局面の絶縁ゲ一ト型半導体装置に おいて、 前記第 3ゲート配線が、 前記絶縁膜を介して前記上主面の上に配設され、 前記第 1および第 2ゲート配線と同一材料で構成され、 しかも、 前記第 1および 第 2ゲ一ト配線と一体的に連続している接続配線を備える。
この発明にかかる第 8局面の装置は、 第 7局面の絶縁ゲート型半導体装置にお いて、 前記第 1および第 2ゲート配線を覆うとともに、 前記第 1および第 2ゲー ト配線の上に、 それぞれ選択的に形成された第 1開口部および第 2開口部を有す る絶縁層を、 さらに備え、 前記第 3ゲート配線は、 前記絶縁層の上に形成される とともに、 前記第 1および第 2開口部を通じて、 前記第 1ゲート配線と前記第 2 ゲート配線とを電気的に接続するもう一つの接続配線を、 さらに備える。
この発明にかかる第 9局面の装置では、 第 7局面の絶縁ゲート型半導体装置に おいて、 前記溝が、 互いに平行に配列する複数の単位溝に分割されており、 前記 第 1ゲ一ト配線は、 前記複数の単位溝に交差するように帯状に配設されており、 前記接続配線は、 前記上主面の中の前記複数の単位溝に挟まれた領域に沿って配 設されている。
この発明にかかる第 1 0局面の装置では、 第 1局面の絶縁ゲート型半導体装置 において、 前記半導体基体の前記上主面を覆う前記絶緣膜が、 前記第 2ゲート配 線の直下の領域において、 肉厚絶縁膜として、 その他の領域におけるよりも厚く 形成されている。
この発明にかかる第 1 1局面の装置では、 第 1 0局面の絶縁ゲート型半導体装 置において、 前記半導体基体が、 前記溝の前記端縁の上端部を包囲するように、 前記上主面に選択的に形成され、 不純物濃度が前記第 1半導体層よりも高い第 1 導電形式の高濃度半導体層を、 さらに備え、 当該高濃度半導体層は、 前記肉厚絶 縁膜の端縁の直下をも覆うように形成されている。
この発明にかかる第 1 2局面の装置では、 第 1局面の絶縁ゲート型半導体装置 において、 前記半導体基体が、 前記第 2半導体層に連結するとともにその周囲を 包囲するように、 前記第 2ゲート配線の直下の領域を含む前記上主面の部分に、 選択的に形成された第 2導電型の第 4半導体層を、 さらに備え、 前記第 4半導体 層は、 前記第 2半導体層よりも深く、 しかも、 .前記溝の前記端縁の下端部を包囲 している。
この発明にかかる第 1 3局面の装置では、 第 1局面の絶縁ゲート型半導体装置 において、 前記第 2半導体層が、 前記上主面の中の前記第 2ゲート配線の直下の 領域にまで延在している。
この発明にかかる第 1 4局面の装置では、 第 1局面の絶縁ゲート型半導体装置 において、 前記半導体基体が、 前記溝の前記端縁の上端部を包囲するように、 前 記上主面に選択的に形成され、 不純物濃度が前記第 1半導体層よりも高い第 1導 電形式の高濃度半導体層を、 さらに備える。
この発明にかかる第 1 5局面の装置では、 第 1 4局面の絶縁ゲート型半導体装 置において、 前記高濃度半導体層が、 前記第 1ゲート配線の直下の領域をも覆う ように形成されている。
この発明にかかる第 1 6局面の製造方法は、 絶縁ゲート型半導体装置の製造方 法において、 上主面と下主面とを規定するとともに当該上主面に露出する第 1導 電型の第 1半導体層を備える半導体基体を準備する工程と、 前記上主面に選択的 に、 第 2導電型の不純物を導入することによって、 第 2導電型の第 2半導体層を、 前記第 1半導体層の中の前記上主面の部分に選択的に形成する工程と、 前記上主 面に選択的に第 1導電型の不純物を導入することにより、 前記第 1半導体層より も不純物濃度が高い第 1導電型の第 3半導体層を、 前記第 2半導体層の中の前記 上主面の部分に選択的に形成する第 3半導体層形成工程と、 前記上主面から選択 的にエッチングを施すことにより、 前記第 3および第 2半導体層を貫通し前記第 1半導体層に達する溝を、 前記半導体基体に選択的に形成する溝形成工程と、 前 記溝の内壁と前記上主面とを覆う絶縁膜を形成する工程と、 前記絶縁膜を覆うよ うに導電層を堆積する工程と、 前記導電層を選択的に除去することによって、 前 記絶縁膜を介して前記溝に埋設されたゲート電極と、 前記溝の長手方向の端緣か ら離れた位置における前記ゲート電極の上と前記上主面を覆う前記絶縁膜の上と に跨がり、 前記ゲート電極に一体的に連続して配設された第 1ゲート配線と、 前 記溝の前記端縁から前記第 1ゲー卜配線とは反対側に離れて、 前記上主面の上に 前記絶縁膜を介して配設される第 2ゲート配線と、 を形成するゲート形成工程と、 前記第 1および第 2ゲート配線を覆うように絶縁層を堆積する工程と、 前記絶縁 層の中で、 前記第 1および第 2ゲート配線の上に選択的に、 第 1開口部および第 2開口部を、 それぞれ形成する工程と、 前記絶縁層の上を覆うとともに、 前記第 1および第 2開口部を充填することによって、 前記第 1ゲート配線と前記第 2ゲ 一ト配線とを電気的に接続する接続配線を形成する工程と、 各々が前記半導体基 体の表面に電気的に接続するように、 一対の主電極を形成する主電極形成工程と、 を備えている。
そして、 当該主電極形成工程では、 前記一対の主電極の一方が、 前記上主面に おいて前記第 2および第 3半導体層に電気的に接続するように形成され、 前記ゲ ート形成工程では、 前記ゲート電極の上面が、 前記溝の前記端縁に接する部位に おいて、 前記上主面と同一平面ないしそれより下方に位置するように、 前記ゲー ト電極が形成される。
この発明にかかる第 1 7局面の製造方法は、 第 1 6局面の絶縁ゲ一ト型半導体 装置の製造方法において、 前記溝形成工程に先立って、 選択的に開口する遮蔽膜 を前記上主面の上に形成する工程と、 前記上主面に熱酸化処理を施すことによつ て、 前記遮蔽膜が開口する領域に選択的に、 前記絶縁膜よりも厚い肉厚絶縁膜を 形成する工程とを、 さらに備え、 前記溝形成工程では、 前記溝が、 前記肉厚絶縁 膜を避けて形成され、 前記ゲート形成工程では、 前記第 2ゲート配線が、 前記肉 厚絶縁膜の上に形成される。
この発明にかかる第 1 8局面の製造方法は、 第 1 6局面の絶縁ゲート型半導体 装置の製造方法において、 前記第 3半導体形成工程と同時に実行され、 前記上主 面に選択的に第 1導電型の不純物を導入することにより、 不純物濃度が前記第 1 半導体層よりも高い第 1導電形式の高濃度半導体層を、 前記半導体基体の前記上 主面の部分に選択的に形成する工程を、 さらに備えている。 そして、 前記溝形成 工程では、 前記溝の前記端縁の上端部が、 前記高濃度半導体層に包囲されるよう に形成される。
この発明にかかる第 1 9局面の製造方法は、 絶縁ゲート型半導体装置の製造方 法において、 上主面と下主面とを規定するとともに当該上主面に露出する第 1導 電型の第 1半導体層を備える半導体基体を準備する工程と、 前記上主面に選択的 に、 第 2導電型の不純物を導入することによって、 第 2導電型の第 2半導体層を、 前記第 1半導体層の中の前記上主面の部分に選択的に形成する工程と、 前記上主 面に選択的に第 1導電型の不純物を導入することにより、 前記第 1半導体層より も不純物濃度が高い第 1導電型の第 3半導体層を、 前記第 2半導体層の中の前記 上主面の部分に選択的に形成する第 3半導体層形成工程と、 前記上主面から選択 的にエッチングを施すことにより、 前記第 3および第 2半導体層を貫通し前記第 1半導体層に達する溝を、 前記半導体基体に選択的に形成する溝形成工程と、 前 記溝の内壁と前記上主面とを覆う絶縁膜を形成する工程と、 前記絶縁膜を覆うよ うに導電層を堆積する工程と、 前記導電層を選択的に除去することによって、 前 記絶縁膜を介して前記溝に埋設されたゲ一ト電極と、 前記溝の長手方向の端縁か ら離れた位置における前記ゲー卜電極の上と前記上主面を覆う前記絶縁膜の上と に跨がり、 前記ゲート電極に一体的に連続して配設された第 1ゲート配線と、 前 記溝の前記端縁から前記第 1ゲート配線とは反対側に離れて、 前記上主面の上に 前記絶縁膜を介して配設される第 2ゲ一ト配線と、 前記絶縁膜を介して前記上主 面の上に前記溝の前記端縁から離れて配設され、 前記第 1および第 2ゲート配線 と一体的に連続している接続配線と、 を形成するゲート形成工程と、 各々が前記 半導体基体の表面に電気的に接続するように、 一対の主電極を形成する主電極形 成工程と、 を備えている。
そして、 当該主電極形成工程では、 前記一対の主電極の一方が、 前記上主面に おいて前記第 2および第 3半導体層に電気的に接続するように形成され、 前記ゲ ート形成工程では、 前記ゲート電極の上面が、 前記溝の前記端縁に接する部位に おいて、 前記上主面と同一平面ないしそれより下方に位置するように、 前記ゲー ト電極が形成される。
この発明にかかる第 2 0局面の製造方法は、 第 1 9局面の絶縁ゲート型半導体 装置の製造方法において、 前記第 1および第 2ゲート配線を覆うように絶縁層を 堆積する工程と、 前記絶縁層の中で、 前記第 1および第 2ゲート配線の上に選択 的に、 第 1開口部および第 2開口部を、 それぞれ形成する工程と、 前記絶縁層の 上を覆うとともに、 前記第 1および第 2開口部を充填することによって、 前記第 1ゲート配線と前記第 2ゲート配線とを電気的に接続するもう一つの接続配線を 形成する工程と、 をさらに備える。
第 1局面の装置では、 第 1〜第 3ゲート配線、 およびゲート電極のいずれも溝 の長手方向の端緣の上端部を覆う絶縁膜から離れて配設されている。 このため、 ゲート電極およびゲ一ト配線に印加されるゲート電圧に起因して、 溝の上端部を 覆う絶縁膜に発生する電界の集中が、 緩和ないし解消される。 このため、 装置の ゲート耐圧および歩留まりが向上する。
第 2局面の装置では、 第 1および第 2ゲート配線が、 第 1および第 2ゲート配 線の上に形成された接続配線によって接続される。 このため、 接続配線と溝との 間の相対位置を精度よく整合させる必要がないので、 製造が容易である。
第 3局面の装置では、 溝が複数の単位溝に分割されているので、 主電流の密度 が高められる。 また、 第 1ゲート配線が、 複数の単位溝に交差するように帯状に 配設されており、 複数の単位溝の配列方向への第 1ゲート配線の位置合わせに高 い精度が必要とされないので、 製造が容易である。
第 4局面の装置では、 第 1開口部が、 帯状の第 1ゲート配線の長手方向に沿つ て帯状に形成されており、 第 1開口部の位置に高い精度が要求されないので、 製 造が容易である。
第 5局面の装置では、 第 1開口部が、 分散して形成されているので、 第 1開口 部を形成する際に、 第 1ゲート配線の直下に位置する絶縁膜への影響を、 比較的 抑えることができる。 このため、 第 1ゲート配線の直下に位置する絶縁膜の部分 に関して、 比較的高い信頼性が得られる。 また、 複数の単位溝の上方を避けるこ とで、 絶縁層の上面における比較的広い平坦部を選んで第 1開口部が形成される こととなる。 したがって、 第 1開口部の形成が、 比較的容易である。
第 6局面の装置では、 第 1開口部が、 複数の単位溝の上方を選んで形成されて いるので、 第 1開口部の形成する際に、 第 1ゲート配線の直下に位置する絶縁膜 への影響がない。 このため、 第 1ゲート配線の直下に位置する絶縁膜の部分に関 して、 高い信頼性が得られる。
第 7局面の装置では、 第 1および第 2ゲート配線と同一材料で構成され、 しか も、 第 1および第 2ゲート配線と一体的に連続している接続配線で、 第 1および 第 2ゲート配線が接続されるので、 第 1および第 2ゲート配線の間の電気抵抗が 低く抑えられる。 このため、 装置のスイッチング速度が高められる。
第 8局面の装置では、 第 1および第 2ゲート配線が、 さらに、 もう一つの接続 配線で接続されるので、 第 1および第 2ゲート配線の間の電気抵抗が、 さらに低 く抑えられる。 このため、 装置のスイッチング速度が一層高められる。
第 9局面の装置では、 溝が複数の単位溝に分割されているので、 主電流の密度 が高められる。 また、 接続配線が、 上主面の中の複数の単位溝に挟まれた領域、 すなわちゲー卜電極に近い領域に沿って配設されているので、 ゲート電極と第 2 ゲ一ト配線の間の電気抵枋を低く抑えることができる。
第 1 0局面の装置では、 第 2ゲート配線と半導体基体との間に肉厚の大きい肉 厚絶縁膜が介挿されるので、 第 2ゲート配線と半導体基体との間の絶縁耐圧が高 く確保される。
第 1 1局面の装置では、 溝の端縁の上端部が、 高濃度半導体層に包囲されてい るので、 この上端部を覆う絶縁膜が、 厚く形成される。 また、 絶縁膜の弱点部で ある肉厚絶縁膜の端縁の直下にも高濃度半導体層が形成されているので、 この弱 点部が補強される。 その結果、 絶縁膜の信頼性が向上する。
第 1 2局面の装置では、 第 2半導体層の周囲、 および、 溝の端縁の下端部を包 囲するように、 第 4半導体層が形成されているので、 装置の耐圧が向上する。 第 1 3局面の装置では、 第 2半導体層が、 第 2ゲート配線の直下の領域にまで 延在しているので、 第 4半導体層を別個に設けることなく、 比較的高い耐圧を得 ることができる。
第 1 4局面の装置では、 溝の端縁の上端部が、 高濃度半導体層に包囲されてい るので、 この上端部を覆う絶縁膜が、 厚く形成される。 このため、 絶縁膜の信頼 性が向上する。
第 1 5局面の装置では、 高濃度半導体層が、 第 1ゲート配線の直下の領域をも 覆うように形成されているので、 第 1ゲ一ト配線の上に絶縁層の開口部を形成す る際に引き起こされる第 1ゲート配線の直下の絶縁層の劣化が補償される。 すな わち、 絶縁層の信頼性が高められる。
第 1 6局面の製造方法では、 溝の上端部を覆う絶縁膜に発生する電界の集中が、 緩和ないし解消される装置を、 従来周知の技術の組み合わせによって容易に製造 することができる。 しかも、 第 1および第 2ゲート配線が、 第 1および第 2ゲー ト配線の上に形成された接続配線によって接続されるので、 接続配線と溝との間 の相対位置を精度よく整合させる必要がない。 このため、 製造が特に容易である。 第 1 7局面の製造方法では、 第 2ゲート配線と半導体基体との間の絶縁耐圧の 高い装置を、 容易に製造可能である。
第 1 8局面の製造方法では、 絶縁膜の信頼性の高い装置を、 容易に製造可能で ある。
第 1 9局面の製造方法では、 溝の上端部を覆う絶縁膜に発生する電界の集中が、 緩和ないし解消され、 しかもスイッチング速度の高い装置を、 従来周知の技術の 組み合わせによって容易に製造することができる。
第 2 0局面の製造方法では、 スイッチング速度がさらに高い装置を、 容易に製 造可能である。
この発明の目的、 特徴、 局面、 および利点は、 以下の詳細な説明と添付図面と によって、 より明白となる。 図面の簡単な説明
図 1は、 実施の形態 1の装置の正面断面図である。
図 2は、 実施の形態 1の装置の平面断面図である。
図 3は、 実施の形態 1の装置の平面図である。
図 4は、 実施の形態 1の装置の正面断面図である。
図 5は、 実施の形態 1の装置の側面断面図である。
図 6は、 実施の形態 1の装置の拡大正面断面図である。
図 7は、 実施の形態 1の別の装置例の平面断面図である。
図 8〜図 3 6は、 実施の形態 1の装置の製造工程図である。
図 3 7は、 実施の形態 2の装置の平面図である。
図 3 8は、 実施の形態 2の装置の正面断面図である。
図 3 9は、 実施の形態 2の装置の側面断面図である。
図 4 0は、 実施の形態 2の別の装置例の平面図である。
図 4 1は、 実施の形態 3の装置の平面図である。
図 4 2および図 4 3は、 実施の形態 3の装置の正面断面図である。
図 4 4は、 実施の形態 3の別の装置例の平面図である。
図 4 5は、 実施の形態 4の装置の正面断面図である。 図 4 6は、 実施の形態 5の装置の平面図である。
図 4 7および図 4 8は、 実施の形態 5の装置の正面断面図である。
図 4 9〜図 6 0は、 実施の形態 5の装置の製造工程図である。
図 6 1は、 実施の形態 6の装置の平面図である。
図 6 2および図 6 3は、 実施の形態 6の装置の正面断面図である。
図 6 4は、 実施の形態 7の装置の正面断面図である。
図 6 5は、 実施の形態 8の装置の平面図である。
図 6 6は、 実施の形態 8の装置の正面断面図である。
図 6 7は、 実施の形態 8の別の装置例の平面図である。
図 6 8は、 実施の形態 8の別の装置例の正面断面図である。
図 6 9は、 従来の装置の平面図である。
図 7 0および図 7 1は、 従来の装置の正面断面図である。
図 7 2は、 従来の装置の拡大正面断面図である。 発明を実施するための最良の形態
< 1 .実施の形態 1 >
はじめに、 実施の形態 1の半導体装置について説明する。
<卜 1 .装置の構成と動作 >
図 2は、 実施の形態 1の半導体装置に備わる半導体基体の上主面を示す平面断 面図である。 この装置 1 0 1は、 多数のユニットセルを有するトレンチ型 M0SFET として構成されている。 半導体基体 9 0は上主面と下主面とを有する平板状であ り、 その上主面に沿って、 互いに平行に配列するように、 多数のゲート溝 （トレ ンチ） 6がストライプ状に形成されている。 ゲート溝 6は、 ユニッ トセルごとに 1本ずつ形成されている。
ュニットセルが配列する半導体基体 9 0の中央部 （図 2において点線で囲まれ た領域） は" セル領域 C R " と称される。 セル領域 C Rの周囲には、 図示しない ゲート配線が配設されている。 このゲート配線が配設される領域は" ゲート配線 領域 G R " と称される。 なお、 図 2に示す平面断面図は、 実施の形態 1の装置 1 0 1だけでなく、 以下に述べるすべての実施の形態の装置に共通の平面断面図で ある。
図 3は、 ゲート配線領域 G Rにおける装置 1 0 1の平面図である。 また、 図 1 は、 図 2および図 3に示す A— A切断線に沿った断面図であり、 図 4は同じく B — B切断線に沿った断面図である。 さらに、 図 5は、 図 2における C— C切断線 に沿った断面図である。 すなわち、 図 1、 図 3、 および図 4は、 ゲート配線領域 G Rにおける装置 1 0 1の構造を示しており、 図 5はセル領域 C Rにおける構造 を示している。 以下に、 これらの図を参照しつつ、 装置 1 0 1の構成と動作につ いて説明する。
シリコンを母材とする半導体基体 9 0には、 その下主面に露出する平板状の n 型基板層 1と、 同じく平板状で n型基板層 1の上に形成された n型ェピ夕キシャ ル層 2とが備わっている。 そして、 半導体基体 9 0の上主面、 すなわち n型ェピ タキシャル層 2の表面には、 p型半導体層 2 2と pゥエル層 3とが、 それぞれ選 択的に形成されている。 n型基板層 1は n型不純物を高濃度に含有している。 n 型ェピタキシャル層 2における不純物濃度は、 n型基板層 1よりも低く設定され ている。
p型半導体層 2 2は、 セル領域 C Rの全体にわたるように形成されている。 p ゥエル層 3は、 ゲート配線領域 G Rにおいて、 p型半導体層 2 2を包囲し、 しか も、 p型半導体層 2 2の側端縁を包含するように形成されている。 p型半導体層 2 2および pゥエル層 3のいずれも、 n型ェピタキシャル層 2よりも浅く、 すな わち、 それらの底部が n型基板層 1には達しないように形成されている。
半導体基体 9 0の上主面に開口するゲート溝 6は、 p型半導体層 2 2よりは深 く、 n型ェピタキシャル層 2よりは浅く形成されている。 ゲート配線領域 G尺の Pゥエル層 3は、 装置の耐圧を高めるために形成されるものである。 この目的の ために、 pゥエル層 3は、 p型半導体層 2 2の側端縁を包含し得るように、 p型 半導体層 2 2よりも浅くならないように形成される。
さらに耐圧を向上させる上で、 pゥエル層 3は、 図 4に示すように、 p型半導 体層 2 2よりも深く、 また、 図 1に示すように、 ゲート溝 6の長手方向の端縁の 下端部 B Eを包含するように形成されるのが望ましい。 また、 ゲート配線領域 G Rでは、 ゲート溝 6の長手方向の端縁の上端部 U Eを包囲するように、 n型半導 体層 5が、 半導体基体 9 0の上主面に選択的に形成されている。 n型半導体層 5 は、 n型ェピタキシャル層 2よりも高い濃度で、 n型不純物を含有する。
セル領域 C Rにおいては、 ゲート溝 6に隣接するように、 半導体基体 9 0の上 主面、 すなわち p型半導体層 2 2の表面に、 選択的に n型半導体層 2 3が形成さ れている。 すなわち、 セル領域 C Rでは、 半導体基体 9 0の上主面の複数のゲ一 卜溝 6に挟まれた領域において、 n型半導体層 2 3と p型半導体層 2 2とが選択 的に露出している。 n型半導体層 2 3は、 n型不純物を n型ェピタキシャル層 2 よりも高濃度に含んでいる。 また、 n型半導体層 2 3は、 p型半導体層 2 2より も浅く形成されている。
ゲート溝 6の内壁には、 シリコン酸化物で構成されるゲート絶縁膜 8が形成さ れている。 そして、 ゲート溝 6には、 このゲート絶縁膜 8を介して、 ゲート電極 7が埋設されている。 ゲート電極 7は、 不純物が高濃度にドープされたポリシリ コンで構成されている。 ゲート電極 7の上面、 および、 ゲート溝 6から突出した ゲート電極 7の部分の表面 （図 5 ) は、 シリコン酸化物で構成される絶縁膜 1 6 で覆われている。
さらに、 ゲート溝 6を除く、 半導体基体 9 0の上主面も、 シリコン酸化物で構 成される絶緣膜 1 7で覆われている。 ただし、 ゲート配線領域 G Rにおける上主 面の一部は、 絶縁膜 1 7の代わりに、 L0C0S酸化膜として絶縁膜 1 7よりも厚く形 成された絶縁膜 4によって覆われている。 また、 図 5に示すように、 セル領域 C Rでは、 絶縁膜 1 7には開口部が選択的に形成されており、 この開口部を通じて、 ソース電極 1 4が、 p型半導体層 2 2と n型半導体層 2 3の双方に接続されてい る。
n型基板層 1の露出面、 すなわち半導体基体 9 0の下主面の上には、 ドレイン 電極 1 5が形成されている。 これらのソース電極 1 4およびドレイン電極 1 5を 通じて、 ドレイン電流 （主電流） が流れる。 すなわち、 ソース電極 1 4およびド レイン電極 1 5は、 一対の主電極として機能する。 一方のソース電極 1 4は、 例 えば、 A卜 S iで構成され、 他方のドレイン電極 1 5は、 例えば、 T i/N i /Au合金で構 成される。
図 5に示すように、 ゲート絶緣膜 8を介してゲート電極 7に対向し、 n型半導 体層 2 3と n型ェピタキシャル層 2とに挟まれた p型半導体層 2 2の部分が、 チ ャネル領域 C Hとして機能する。 ゲート電極 7に印加される電圧によって、 主電 流の大きさが制御される。 すなわち、 この装置 1 0 1は、 nチャネル型の M0SFET として構成されている。
ゲート配線領域 G Rには、 二種類のゲート配線 9、 1 0が配設されている。 こ れらのゲート配線 9、 1 0は、 ゲート電極 7と同一の材料で構成されている。 ゲ 一ト配線 9は、 ゲート溝 6の列の長手方向の端縁の付近におけるゲ一ト電極 7の 上面、 および半導体基体 9 0の上主面にまたがるように、 ゲート溝 6の配列方向 に沿って、 それらの上に配設されている。 しかも、 ゲート配線 9は、 ゲート電極 7の列に一体的に連結している。 また、 ゲート配線 9は、 図 3に示すように、 好 ましくは、 ゲート電極 7の列に直交するように、 帯状に形成される。
図 1に示すように、 ゲート配線 9は、 ゲート溝 6の列の長手方向の端縁の上端 部 U Eを覆わないように、 端縁から幾分後退した位置に配設される。 さらに、 図 6に上端部 U E付近を拡大して示すように、 ゲート電極 7の上面の位置は、 少な くともゲート溝 6の長手方向の端縁付近においては、 半導体基体 9 0の上主面と 同一平面、 ないし、 それより下方に設定され、 好ましくは、 図 1に示すように、 下方に設定される。 下方に設定することによって、 製造誤差の影響をも解消する ことが可能となる。 また、 図 1に示すように、 上端部 U Eは、 上述した n型半導 体層 5で包囲されている。
半導体基体 9 0の上主面とゲート配線 9との間には、 絶縁膜 1 7が介挿されて おり、 この絶縁膜 1 7によって、 双方の間が電気的に絶縁されている。 ゲート溝 6の長手方向の端縁の延長方向に位置する領域において、 pゥエル層 3の露出面 に、 絶縁膜 4が形成されている。 そして、 この絶縁膜 4の上に、 ゲート電極 7の 配列方向に沿うように、 ゲート配線 1 0が配設されている。 ゲート配線 1 0と p ゥエル層 3とは、 絶縁膜 4によって、 電気的に絶縁されている。 また、 ゲート配 線 9 , 1 0の表面、 すなわち側壁および上面も、 ゲート電極 7の上面を覆う絶縁 膜 1 6と同様に、 シリコン酸化膜で構成される絶縁膜 1 8で覆われている。
半導体基体 9 0、 ゲート電極 7、 ゲート配線 9， 1 0の表面を覆う、 絶縁膜 1 7， 4 , 1 6， 1 8の上には、 BPSG (ボロンとリンを含有したシリケ一トガラス） 層 1 1が形成されている。 BPSG層 1 1の上面は、 シリコン酸化膜で構成される絶 縁膜 1 9で覆われている。 絶縁膜 1 8、 BPSG層 1 1、 および、 絶縁膜 1 9で構成 される多層絶縁体には、 ソース電極 1 4と半導体基体 9 0との接続部において、 開口部が選択的に形成されており、 そのことによって、 ソース電極 1 4と半導体 基体 9 0との間の接続が実現している。
上記した多層絶縁体には、 さらに、 ゲート配線 9の上面に沿って帯状に形成さ れた開口部 2 0、 および、 ゲート配線 1 0の上面に沿って帯状に形成された開口 部 2 1が形成されている。 そして、 これらの開口部 2 0 , 2 1の双方を充填し、 しかも、 それらを互いに連結するように多層絶縁体の上に、 ゲート配線 1 3が形 成されている。 すなわち、 ゲート配線 1 3は、 ゲート配線 9とゲート配線 1 0と を、 開口部 2 0 , 2 1を通じて、 互いに電気的に接続している。 ゲート配線 1 3 は、 ゲート配線 9 , 1 0とは異なり、 ソース電極 1 4と同一の材料で構成される。 また、 ゲート配線 1 3とソース電極 1 4とは、 互いに電気的に絶縁されている。 装置 1 0 1を使用するには、 まず、 図示しない外部電源を接続することによつ て、 ソース電極 1 4を基準として正の電圧がドレイン電極 1 5へ印加される。 通 常は、 外部電源と例えばドレイン電極 1 5との間には、 図示しない負荷が介挿さ れる。 この状態で、 ゲート配線 9 , 1 0， 1 3を通じてゲート電極 7に印加され る電圧を調整することよって、 主電流の大きさが制御される。
ソース電極 1 4を基準として所定のゲート閾電圧を超える正のゲート電圧を、 ゲート電極 7へ印加する （ゲートをオンする） ことによって、 p型のチャネル領 域 C Hに、 n型の反転層が形成される。 その結果、 チャネル領域 C Hが導通状態 となるので、 ドレイン電極 1 5から、 ソース電極 1 4へと主電流が流れる。 すな わち、 装置 1 0 1は導通状態となる。
つぎに、 ソース電極 1 4とゲート電極 7の間に印加されるゲート電圧を、 ゼロ あるいは負 （逆バイアス） の値に戻す （ゲートをオフする） と、 チャネル領域 C Hに形成された反転層は消滅し、 チャネル領域 C Hは本来の p型の導電型式へと 復帰する。 その結果、 ソース電極 1 4とドレイン電極 1 5の間には、 主電流が流 れなくなる。 すなわち、 装置 1 0 1は遮断状態 （オフ状態） となる。
. 0 1では、 ゲート溝 6の上端部 U Eが、 ゲート電極 7およびゲート配線 9のいずれによっても覆われない。 ゲート電極 7の上面は、 上端部 U Eにおいて は、 半導体基体 9 0の上主面より上方には位置せず、 また、 ゲート配線 9は、 上 端部 U Eから離れて配設されている。 そして、 ゲート配線 9とゲート配線 1 0と の間の接続は、 BPSG層 1 1を含む多層絶縁体の上に配設されたゲート配線 1 3に よって実現されている。 言い換えると、 従来装置 1 5 0とは異なり、 ゲート配線 は、 上端部 U Eを回避するように配設されている。
その結果、 ゲート電極 7、 ゲート配線 9 , 1 0， 1 3に印加されるゲート電圧 に起因して、 上端部 U Eにおけるゲート絶縁膜 8および絶縁膜 1 7に発生する電 界の集中が、 緩和ないし解消される。 このため、 装置 1 0 1のゲート耐圧、 およ び製品としての歩留まりも向上する。
また、 上端部 U Eが n型半導体層 5によって包囲されているので、 上端部 U E におけるゲート絶縁膜 8および絶縁膜 1 7力 厚く形成される。 さらに、 ゲート 配線 1 0と pゥエル層 3との間には、 絶縁膜 1 7よりも厚く形成された絶縁膜 4 が介挿されているので、 ゲート配線 1 0と pゥエル層 3との間の絶縁耐圧が、 十 分に高く得られる。 これらのことも、 装置の耐圧の向上および信頼性の向上に寄 与している。
なお、 図 2には、 ゲート溝 6の列が互いに平行な帯状 （ストライプ状） に配列 された例を示したが、 ゲート配線領域 G Rにおける構造が図 1〜図 4 , 図 6に示 した形態であって、 セル領域 C Rにおける構造が図 5に示す形態であればよい。 例えば図 7に示すように、 ゲート溝 6が格子状 （クロスストライプ状） に配列さ れていてもよい。 この装置 1 0 1 aにおいても、 図 7の中の A— A切断線、 B— B切断線、 および、 C一 C切断線に沿った断面構造は、 図 1〜図 6に示した構造 と同一である。
ぐ卜 2.装置の製造方法 >
図 8〜図 3 7は、 装置 1 0 1の好ましい製造方法を示す製造工程図である。 装 置 1 0 1を製造するためには、 図 8の工程がはじめに実行される。 図 8の工程で は、 まず、 シリコンを母材とし、 n型不純物を高濃度に含む半導体基板が準備さ れる。 この半導体基板が、 前述の n型基板層 1に相当する。 つぎに、 この n型基 板層 1の上主面の上に、 ェピタキシャル成長法を用いることによって、 n型ェピ タキシャル層 2が形成される。 その結果、 シリコンを母材とする平板状の半導体 基体 9 0が出来上がる。
つづく、 図 9の工程では、 まず、 半導体基体 9 0の上主面全体に熱酸化膜 3 2 が形成される。 つぎに、 熱酸化膜 3 2の中で、 pゥエル層 3に対応する部分が、 選択的に除去される。 さらに、 除去された領域に、 新たな熱酸化膜 3 1が、 熱酸 化膜 3 2よりも薄く形成される。 熱酸化膜 3 2の選択的除去は、 写真製版技術を 用いて形成されたレジス卜パターンを遮蔽体として、 選択的エッチングを施すこ とによって実行される。 この技術は従来周知である。
つづいて、 パターニングされた熱酸化膜 3 2を遮蔽体として用いつつ、 ボロン が n型ェピタキシャル層 2の表面、 すなわち、 半導体基体 9 0の上主面へと、 注 入される。 その後、 熱処理を施すことによって、 ボロンが拡散させられる。 その 結果、 n型ェピタキシャル層 2の上主面に、 pゥエル層 3が選択的に形成される。 なお、 注入工程に付随して拡散工程が実行されることは自明であり、 以下では説 明を略する。
つぎの図 1 0の工程では、 まず、 熱酸化膜 3 1 , 3 2の上に、 レジスト層が堆 積される。 その後、 このレジスト層の p型半導体層 2 2に対応する領域が選択的 に除去されることによって、 レジストパターン 3 3が形成される。 つぎに、 レジ ストパターン 3 3を遮蔽体として用いつつ、 エッチングを施すことによって、 熱 酸化膜 3 1， 3 2が選択的に除去される。
つづく図 1 1の工程では、 まず、 半導体基体 9 0の上主面、 すなわち、 n型ェ ピ夕キシャル層 2の表面に、 ボロンが注入される。 その結果、 n型ェピタキシャ ル層 2の表面に、 pゥエル層 3と連結するように、 p型半導体層 2 2が形成され る。 その後、 レジストパターン 3 3は除去される。 その後、 残留する熱酸化膜 3 1は除去される。
つぎの図 1 2の工程では、 まず、 半導体基体 9 0の上主面全体に窒化膜が形成 された後、 絶縁膜 4を形成すべき領域において、 窒化膜が選択的に除去される。 その結果、 パ夕一ニングされた窒化膜 3 4が形成される。 この窒化膜 3 4を遮蔽 体として用いつつ、 熱酸化処理を実行することによって、 窒化膜 3 4の開口部に、 絶縁膜 4が選択的に形成される。 つづいて、 図 1 3、 図 1 4、 および、 図 1 5に示す工程が実行される。 図 1 3 は、 ゲート配線領域 G Rの A— A切断線に沿った断面図であり、 図 1 4は、 ゲ一 ト配線領域 G Rの B— B切断線に沿った断面図である。 また、 図 1 5は、 セル領 域 C Rの C一 C切断線に沿った断面図である。
この工程では、 まず、 窒化膜 3 4が除去された後に、 熱酸化膜 9 1が形成され る。 その結果、 半導体基体 9 0の上主面は、 絶縁膜 4と熱酸化膜 9 1とによって 覆われる。 つぎに、 絶縁膜 4および熱酸化膜 9 1の上面に、 レジスト層が堆積さ れた後に、 n型半導体層 2 3および n型半導体層 5に対応する部位に、 開口部が 形成される。 そして、 パターニングされたレジスト層 3 5を遮蔽体として用いつ つ、 ウエッ トエッチング処理を実行することによって、 熱酸化膜 9 1が選択的に 除去される。
つづいて、 絶縁膜 4およびパターニングされた熱酸化膜 9 1を遮蔽体として用 いつつ、 半導体基体 9 0の上主面に、 砒素が選択的に注入される。 その結果、 半 導体基体 9 0の上主面に、 n型半導体層 2 3， 5が選択的に形成される。 その後、 熱酸化膜 9 1は除去される。
つぎの図 1 6 ( A— A断面） 、 図 1 7 ( B— B断面） 、 および、 図 1 8 ( C— C断面） の工程では、 中間生成物の上面全体に、 例えば、 熱酸化膜 3 6および HT 0層 3 7が形成される。 つぎに、 熱酸化膜 3 6および HT0層 3 7のゲート溝 6に対 応する部位に、 開口部が選択的に形成される。 このパ夕一ニングされた熱酸化膜 3 6および HT0層 3 7を遮蔽体として用いつつ、 MAG- RIE法を実行することによつ て、 半導体基体 9 0の上主面に開口するゲ一ト溝 6が形成される。
ゲー卜溝 6は、 n型半導体層 2 3および n型半導体層 5を貫通するように形成 される。 したがって、 ゲート溝 6の側壁には、 n型半導体層 2 3および n型半導 体層 5が隣接する。 その後、 熱酸化膜 3 6および HT0層 3 7は除去される。
つぎの図 1 9 ( A— A断面） 、 図 2 0 ( B— B断面） 、 および、 図 2 1 ( C— C断面） の工程では、 熱酸化処理が実行されることによって、 ゲート溝 6の内壁 および半導体基体 9 0の上主面の全体にわたって熱酸化膜が形成される。 すなわ ち、 ゲート溝 6を覆うゲート絶縁膜 8、 および、 半導体基体 9 0の上主面を覆お う絶縁膜 1 7が形成される。 つづく図 2 2 (A— A断面） 、 図 2 3 (B— B断面） 、 および、 図 24 (C— C断面） の工程では、 n型不純物が高濃度にドープされたポリシリコン層 3 8力 中間生成物の上面全体に堆積される。 このポリシリコン層 3 8は、 ゲート溝 6を 埋め尽くし、 しかも、 半導体基体 9 0の上主面からの厚さが一定以上となるまで 堆積される。 ポリシリコン層 3 8の堆積は、 例えば CVD法を用いることによって実 行される。
つぎの図 2 5 (A— A断面） 、 図 2 6 (B— B断面） 、 および、 図 2 7 (C— C断面） の工程では、 まず、 ポリシリコン層 3 8の上面に、 レジスト層が堆積さ れる。 その後、 このレジスト層は、 ゲート配線 9およびゲート配線 1 0に対応す る部位を除いて、 選択的に除去される。 その結果、 レジストパ夕一ン 3 9が形成 される。
つぎの図 2 8 (A - A断面） 、 図 2 9 (B— B断面） 、 および、 図 3 0 (C— C断面） の工程では、 レジストパターン 3 9を遮蔽体として用いつつ、 ポリシリ コン層 3 8に選択的エッチングを施すことによって、 ゲート電極 7および、 ゲ一 ト配線 9, 1 0が形成される。 このとき、 ゲート電極 7の上面が、 上端部 UEの 付近においては、 半導体基体 9 0の上主面よりも上方に位置しないように、 エツ チングの制御が行われる。
つづく図 3 1 (A - A断面） 、 図 3 2 (B— B断面） 、 および、 図 3 3 (C— C断面） の工程では、 まず、 ゲート電極 7、 および、 ゲート配線 9， 1 0の表面 全体に、 熱酸化膜が形成される。 すなわち、 ゲート電極 7の表面を覆う絶縁膜 1 6、 および、 ゲート配線 9, 1 0の表面を覆う絶縁膜 1 8が、 例えば 20〜30nm程 度の厚さに形成される。 その後、 絶縁膜 1 6， 1 8の上に、 CVD法を用いることに よって、 BPSG層 1 1が形成される。 その後、 BPSG層 1 1の上に、 絶縁膜 1 9とし ての酸化膜が、 CVD法を用いることによって、 例えば lOOnm程度の厚さに形成され る。 その結果、 絶縁膜 1 6， 1 7 , 1 8と、 BPSG層 1 1と、 絶縁膜 1 9とによつ て、 3層構造の多層絶縁体が出来上がる。
つづく図 34 (A— A断面） 、 図 3 5 (B— B断面） 、 および、 図 3 6 (C— C断面） の工程では、 図示しないレジストパターンを用いて、 多層絶縁体に選択 的エッチングが施される。 この選択的エッチングは、 ウエット法とドライ法とを 用いて実行される。 その結果、 多層絶縁体に、 開口部 2 0， 2 1、 および、 ソー ス電極 1 4と半導体基体 9 0を接続するための開口部が形成される。
その後、 多層絶縁体に形成された各開口部を充填するとともに、 多層絶縁体の 上面を覆うように、 A卜 S i層が堆積される。 A卜 S i層の堆積は、 例えばスパッタリ ング法を用いて実行される。
つづいて、 A卜 S i層にパ夕一ニングを施すことによって、 図 1、 および、 図 3〜 図 5に示すように、 ソース電極 1 4およびゲート配線 1 3が形成される。 その後、 n型基板層 1の表面、 すなわち、 半導体基体 9 0の下主面にドレイン電極 1 5を 形成することによって、 装置 1 0 1が完成する。 ドレイン電極 1 5の形成は、 例 えば、 スパッタリング法を用いて、 T i /N i /Au合金を n型基板層 1の表面に蒸着す ることによって遂行される。
以上のように、 従来周知の写真製版技術、 イオン注入技術、 CVD法、 熱酸化処理 などの従来周知の技術を組み合わせることによって、 装置 1 0 1を容易に製造す ることが可能である。
ぐ 2.実施の形態 2 >
図 3 7は、 実施の形態 2の装置 1 0 2のゲート配線領域 G Rにおける平面図で ある。 また、 図 3 8および図 3 9は、 それぞれ、 図 3 7における A— A切断線、 および、 D — D切断線に沿った断面図である。 また、 図 3 7における B— B切断 線に沿った断面図は、 図 4と同一に描かれる。 さらに、 すでに述べたように、 図 3の平面断面図は、 すべての実施の形態に共通であり、 図 3 7に示す A— A切断 線、 および、 B— B切断線は、 図 3の A— A切断線、 および、 B— B切断線に、 それぞれ相当する。
この装置 1 0 2は、 BPSG層 1 1を含む多層絶縁体の中で、 ゲート配線 9の上に 堆積された部分に形成される開口部 4 0が、 ゲート溝 6の上方の部位を避けて形 成されている点において、 実施の形態 1の装置 1 0 1とは、 特徴的に異なる。 す なわち、 開口部 4 0は、 帯状のゲート配線 9に沿って、 帯状に形成されるのでは なく、 隣り合うゲート溝 6に挟まれた領域ごとに、 とびとびに形成されている。 ゲー卜配線 1 3は、 この開口部 4 0を通じてゲート配線 9に接続されている。 図 3 9に示すように、 BPSG層 1 1の上面は、 ゲート溝 6の上方の位置では幾分 下方に後退している。 すなわち、 BPSG層 1 1の上面には、 ゲート溝 6の配列に対 応して周期的な段差が現れる。 ゲート溝 6の横幅は、 例えば約 1 mであり、 こ れに対して、 ゲート溝 6の間隔は、 例えば約 3 とゲート溝 6の横幅よりも広 く設定されるのが通例である。 したがって、 BPSG層 1 1の平坦部は、 ゲート溝 6 の上方においては狭く、 ゲート溝 6に挟まれた領域の上方では広くなつている。 開口部 4 0は、 この広い平坦部を選んで形成されるので、 開口部 4 0を形成する ためのマスクパターンの位置合わせが比較的容易である。
また、 開口部 4 0を形成する際には、 微細加工を要するために、 ドライエッチ ングが用いられる。 このため、 図 3 9に示されるように、 ゲート配線 9の上面も、 開口部 4 0の部位において、 幾分エッチバックされる。 このことは、 実施の形態 1の開口部 2 0 (図 1 ) の直下のゲート配線 9においても同様である。 このこと は、 その直下に位置する絶縁膜 1 7の信頼性にも影響する。
したがって、 ゲート配線 9および絶縁膜 1 7の信頼性を確保する上で、 ゲート 配線 9の上に形成される開口部は、 できるだけ狭いことが望ましい。 装置 1 0 2 では、 開口部 4 0が局所的に設けられており、 装置 1 0 1に比べて、 この点で望 ましいと言える。
これに対して、 実施の形態 1の装置 1 0 1では、 開口部 2 0の位置を BPSG層 1 1の上面の特定の平坦部に整合させる必要がないので、 開口部 2 0を形成するた めのマスクパターンの位置合わせに、 開口部 4 0ほどにも高い精度が要求されず、 製造が容易であるという利点がある。 また、 開口部 2 0の開口面積が広いために、 ゲート配線 1 3とゲート配線 9の間の接触抵抗が低いので、 装置のスイッチング 速度に関しては、 良好な結果がもたらされる。
装置 1 0 2を製造するには、 装置 1 0 1の製造方法の中の図 3 4〜図 3 6のェ 程において、 開口部 2 0を形成する代わりに、 開口部 4 0を形成するように、 BP SG層 1 1等の選択的除去を実行するとよい。 そのためには、 単に、 開口部 2 0を 形成可能な遮蔽体としてのレジストパターンを、 開口部 4 0を形成可能なレジス トパターンへと置き換えるだけでよい。
図 4 0は、 実施の形態 2のもう一つの装置 1 0 2 aのゲ一ト配線領域 G Rにお ける平面図である。 この装置 1 0 2 aは、 BPSG層 1 1を含む多層絶縁体の中で、 ゲ一ト配線 9の上に堆積された部分に形成される開口部 4 1力 ゲート溝 6の上 方の部位を選んで形成されている点において、 装置 1 0 2とは、 特徴的に異なる。 すなわち、 開口部 4 1は、 図 3 9における BPSG層 1 1の上面の中の狭い方の平坦 部の位置に、 選択的に形成されている。
ゲート溝 6の配列方向に沿つた開口部 4 1の開口幅に制約があることから、 ド ライエッチングにおける、 いわゆるローデイング効果 （開口幅が狭いとエツチン グ速度が低下する現象） を補償する上で、 図 4 0に示されるように、 開口部 4 1 のゲート溝 6の長手方向に沿った開口幅を、 長く設定することが望ましい。 その ためには、 図 4 0に示されるように、 ゲート配線 9の横幅を広く設定する必要が ある。
装置 1 0 2 aでは、 装置 1 0 2と同様に、 開口部 4 1が局所的に設けられるだ けでなく、 絶縁膜 1 7の上方の部位を避け、 ゲート電極 7の上方の部位を選んで 設けられるので、 ドライエッチングにともなう絶縁膜 1 7の劣化を回避すること ができるという利点がある。
装置 1 0 2 aを製造するには、 装置 1 0 1の製造方法の中の図 3 4〜図 3 6の 工程において、 開口部 2 0を形成する代わりに、 開口部 4 1を形成するように、 BPSG層 1 1等の選択的除去を実行するとよい。 そのためには、 単に、 開口部 2 0 を形成可能な遮蔽体としてのレジストパターンを、 開口部 4 1を形成可能なレジ ストパターンへと置き換えるだけでよい。
< 3.実施の形態 3 >
図 4 1は、 実施の形態 3の装置 1 0 3のゲート配線領域 G Rにおける平面図で ある。 また、 図 4 2および図 4 3は、 それぞれ、 図 4 1おける A— A切断線、 お よび、 B— B切断線に沿った断面図である。 この装置 1 0 3は、 n型半導体層 5 の代わりに、 n型半導体層 4 5が形成されている点において、 実施の形態 1の装 置 1 0 1とは、 特徴的に異なっている。
ゲート溝 6の上端部 U Eを包囲するように形成されている n型半導体層 4 5は、 絶縁膜 4と重なり合う位置まで延びている。 比較的薄く形成される絶縁膜 1 7と、 厚く形成される絶縁膜 4との間の接続部 L Eは、 熱応力が残留する部位である。 しかも、 接続部 L Eでは、 絶縁膜 1 7が、 その平均的な厚さに比べて局所的に薄 く仕上がる場合がある。 すなわち、 接続部 L Eは、 絶縁膜 1 7としての弱点部で あるといえる。 装置 1 0 3では、 n型半導体層 4 5力 接続部 L Eの直下をも覆 つているので、 接続部 L Eにおいても、 絶縁膜 1 7が厚く仕上がる。 すなわち、 装置 1 0 3は、 絶縁膜 1 7における弱点部を補強するように構成されている。 また、 n型半導体層 4 5は、 図 4 1および図 4 3に示されるように、 半導体基 体 9 0の上主面の中のゲ一ト配線 9の直下に対応する領域全体を覆うように、 隣 接するゲート溝 6の間にも、 隙間なく形成されている。 すでに述べたように、 開 口部 2 0を形成するためのドライエッチング工程は、 絶縁膜 1 7の中の開口部 2 0の直下に位置する部位に、 劣化をもたらす場合がある。
しかしながら、 装置 1 0 3では、 絶縁膜 1 7の中のゲート配線 9の直下に相当 する領域が、 n型半導体層 4 5で覆われているので、 この領域において、 絶縁膜 1 7が厚く仕上がる。 このことによって、 ドライエッチングによる絶縁膜 1 7の 劣化が補償される。 また、 図 4 1に示すように、 n型半導体層 4 5は、 好ましく は、 ゲート溝 6の配列方向に沿って、 帯状に形成される。 このときには、 n型半 導体層 4 5を形成するためのマスクパターンの位置合わせに、 高い精度が要求さ れないので、 製造が容易となる。
装置 1 0 3を製造するには、 装置 1 0 1の製造方法の中の図 1 3〜図 1 5のェ 程において、 n型半導体層 5を形成する代わりに、 n型半導体層 4 5を形成する ように、 砒素の選択的注入を実行するとよい。 そのためには、 n型半導体層 2 3 および n型半導体層 4 5に対応する部位に、 開口部を有するように、 レジスト層 3 5のパターニングを実行するとよい。
図 4 4は、 実施の形態 3のもう一つの装置 1 0 3 aのゲート配線領域 G Rにお ける平面図である。 この装置 1 0 3 aは、 n型半導体層 4 5の代わりに、 n型半 導体層 4 6が形成されている。 ゲー卜溝 6の上端部 U Eを包囲するように形成さ れている n型半導体層 4 6は、 n型半導体層 4 5とは異なり、 半導体基体 9 0の 上主面の中のゲ一ト配線 9の直下に対応する領域全体を覆うようには形成されて いない。 しかしながら、 n型半導体層 4 6は、 n型半導体層 4 5と同様に、 接続 部 L Eの直下をも覆うように形成されている。 このため、 装置 1 0 3と同様に、 絶縁膜 1 7における弱点部が補強される。 装置 1 0 3 aを製造するには、 装置 1 0 1の製造方法の中の図 1 3〜図 1 5の 工程において、 n型半導体層 5を形成する代わりに、 n型半導体層 4 6を形成す るように、 砒素の選択的注入を実行するとよい。 そのためには、 n型半導体層 2 3および n型半導体層 4 6に対応する部位に、 開口部を有するように、 レジスト 層 3 5のパターニングを実行するとよい。
< 4.実施の形態 4〉
図 4 5は、 実施の形態 4の装置 1 0 4のゲート配線領域 G Rにおける、 B— B 切断線 （図 2 ) に沿った断面図である。 この装置 1 0 4は、 pゥヱル層 3が p型 半導体層 2 2と同一の深さに形成されている点において、 実施の形態 1の装置 1 0 1とは、 特徴的に異なっている。 このため、 ゲート溝 6の長手方向の端縁の下 端部 B Eは、 pゥエル層 3に覆われず、 n型ェピタキシャル層 2に直接に包囲さ れる。
装置の耐圧を高く維持する上では、 実施の形態 1の装置 1 0 1のように、 下端 部 B Eが pゥエル層 3に覆われることが望ましい。 しかしながら、 装置 1 0 4で は、 pゥエル層 3における不純物濃度を、 P型半導体層 2 2と同一に設定するの であれば、 pゥエル層 3と n型半導体層 2 3とを、 同時に形成することが可能で あり、 製造工程が簡略化されるという利点がある。 このとき、 pゥエル層 3は、 P型半導体層 2 2が pゥエル層 3の領域にまで単に延長して形成されていること と同一である。 装置 1 0 4は、 要求される耐圧がそれほどに高くない用途に適し ている。
装置 1 0 4を製造するには、 装置 1 0 1の製造方法の中の図 9の工程を略し、 図 1 0〜図 1 1の工程において、 p型半導体層 2 2を pゥエル層 3の領域まで拡 大して形成するとよい。 そのためには、 図 1 0におけるレジスト層 3 3を、 p型 半導体層 2 2と pゥエル層 3の双方に対応する領域に、 選択的に開口するように 形成するとよい。
< 5.実施の形態 5〉
図 4 6は、 実施の形態 5の装置 1 0 5のゲート配線領域 G Rにおける平面図で ある。 また、 図 4 7および図 4 8は、 それぞれ、 図 4 6における A— A切断線、 および、 B— B切断線に沿った断面図である。 図 4 6に示す A— A切断線、 およ び、 B— B切断線は、 図 3の A— A切断線、 および、 B— B切断線に、 それぞれ 相当する。
この装置 1 0 5は、 BPSG層 1 1を含む多層絶縁体の開口部がゲ一ト配線 9の上 には設けられず、 ゲート溝 6を回避するように半導体基体 9 0の上主面の上に絶 縁膜 1 7を介して配設されたゲート配線 9 3によって、 ゲート配線 9とゲ一ト配 線 1 0とが接続されている点において、 実施の形態 1の装置 1 0 1とは、 特徴的 に異なっている。 ゲート配線 9 3は、 ゲート配線 9， 1 0と同一材料で構成され、 しかも、 ゲート配線 9 , 1 0と一体的に連続している。 すなわち、 ゲート配線 9， 1 0， 9 3は、 一体的に連続した一つのゲート配線 4 2を構成している。
装置 1 0 1におけるゲー卜配線 1 3の代わりに、 ゲ一ト配線 4 9が形成されて いる。 ゲート配線 4 9は、 ゲート配線 1 3と同様に、 ソース電極 1 4と同一の材 料で構成される。 そして、 ゲート配線 4 9は、 開口部 2 0を通じて、 ゲート配線 1 0と電気的に接続されている。
この装置 1 0 4においても、 ゲート配線は、 ゲート溝 6の上端部 U Eを回避す るように配設されているので、 ゲート電圧の印加に起因して、 上端部 U Eにおけ るゲート絶縁膜 8および絶縁膜 1 7に発生する電界の集中が、 緩和ないし解消さ れる。
このため、 装置 1 0 4の耐圧、 および製品としての歩留まりも向上する。 また、 ゲート配線 9は、 BPSG層 1 1等に設けられた開口部を通じてゲート配線 1 0へと 接続されるのではなく、 ゲート配線 9 3を通じてゲ一卜配線 1 0へと一体的に連 続しているので、 ゲート配線 9とゲート配線 1 0との間の電気抵抗が低く、 装置 のスイッチング速度が向上するという利点が得られる。 さらに、 ゲート配線 9の 上方に開口部が形成されないために、 ドライエッチングにともなう絶縁膜 1 7の 劣化を回避することができるという利点がある。
一方、 この装置 1 0 4と比較すると、 実施の形態 1の装置 1 0 1では、 ゲート 配線 9 3とゲート溝 6との間で、 それらの形成に要するマスクパターンの位置合 わせを必要としないので、 製造が容易であるという利点がある。 また、 絶縁膜 4 と絶縁膜 1 7の接続部 L Eが、 ゲート配線 9 3で覆われないので、 装置の耐圧お よび信頼性が高まるという利点がある。 装置 1 0 5を製造するには、 装置 1 0 1の製造方法の中の図 8〜図 2 4の工程 を実行した後、 図 4 9〜図 5 6の工程を実行するとよい。 図 4 9 ( A— A断面） 、 および、 図 5 0 ( B— B断面） の工程では、 まず、 ポリシリコン層 3 8の上面に、 レジスト層が堆積される。 その後、 このレジスト層は、 ゲート配線 4 2に対応す る部位を除いて、 選択的に除去される。 その結果、 レジストパターン 5 0が形成 される。
つぎの図 5 1 ( A— A断面） 、 および、 図 5 2 ( B— B断面） の工程では、 レ ジストパ夕一ン 5 0を遮蔽体として用いつつ、 ポリシリコン層 3 8に選択的エツ チングを施すことによって、 ゲート電極 7および、 ゲート配線 4 2が形成される。 このとき、 ゲート電極 7の上面が、 上端部 U Eの付近においては、 半導体基体 9 0の上主面よりも上方に位置しないように、 エッチングの制御が行われる。
つづく図 5 3 ( A— A断面） 、 および、 図 5 4 ( B— B断面） の工程では、 ま ず、 ゲート電極 7、 および、 ゲート配線 4 2の表面全体に、 熱酸化膜が形成され る。 すなわち、 ゲート電極 7の表面を覆う絶縁膜 1 6、 および、 ゲート配線 4 2 の表面を覆う絶縁膜 1 8が、 例えば 20〜30nm程度の厚さに形成される。 その後、 絶縁膜 1 6 , 1 8の上に、 CVD法を用いることによって、 BPSG層 1 1が形成される t その後、 BPSG層 1 1の上に、 絶縁膜 1 9としての酸化膜が、 CVD法を用いることに よって、 例えば l OOnm程度の厚さに形成される。 その結果、 絶縁膜 1 6， 1 7， 1 8と、 BPSG層 1 1と、 絶縁膜 1 9とによって、 3層構造の多層絶縁体が出来上が る。
つづく図 5 5 ( A— A断面） 、 および、 図 5 6 ( B— B断面） の工程では、 図 示しないレジストパターンを用いて、 多層絶縁体に選択的エッチングが施される。 この選択的エッチングは、 ウエッ ト法とドライ法とを用いて実行される。 その結 果、 多層絶縁体に、 開口部 2 1、 および、 ソース電極 1 4と半導体基体 9 0を接 続するための開口部が形成される。
その後、 多層絶縁体に形成された各開口部を充填するとともに、 多層絶縁体の 上面を覆うように、 A卜 S i層が堆積される。 A卜 S i層の堆積は、 例えばスパッタリ ング法を用いて実行される。
つづいて、 A卜 S i層にパターニングを施すことによって、 図 4 7、 および、 図 4 8に示すように、 ソース電極 1 4およびゲート配線 4 9が形成される。 その後、 n型基板層 1の表面、 すなわち、 半導体基体 9 0の下主面にドレイン電極 1 5を 形成することによって、 装置 1.0 5が完成する。 ドレイン電極 1 5の形成は、 例 えば、 スパッタリング法を用いて、 T i/Ni/Au合金を n型基板層 1の表面に蒸着す ることによって遂行される。
以上のように、 装置 1 0 1の製造方法と同様に、 従来周知の写真製版技術、 ィ オン注入技術、 CVD法、 熱酸化処理などの従来周知の技術を組み合わせることによ つて、 装置 1 0 5を容易に製造することが可能である。
図 5 7は、 実施の形態 5のもう一つの装置 1 0 5 aのゲート配線領域 G Rにお ける平面図である。 また、 図 5 8は、 図 5 7における B— B切断線に沿った断面 図である。 また、 図 5 7の A— A切断線に沿った断面図は、 図 1と同様に表され る。
この装置 1 0 5 aは、 ゲート配線 4 2に含まれるゲート配線 9の上にも、 BPSG 層 1 1等に開口部 2 0が設けられており、 ゲート配線 9とゲ一ト配線 1 0とが、 ゲート配線 9 3だけでなく、 開口部 2 0 , 2 1を充填するゲート配線 1 3を通じ ても接続されている点において、 装置 1 0 5とは特徴的に異なっている。 ゲート 配線 9とゲ一卜配線 1 0とが、 ゲート配線 9 3とゲート配線 1 3との双方の経路 を通じて接続されているので、 それらの間の電気抵抗が低く抑えられる。 その結 果、 装置のスィツチング速度が向上するという利点が得られる。
装置 1 0 5 aを製造するには、 装置 1 0 5の製造方法の中の図 5 3および図 5 4の工程の後に、 図 5 9および図 6 0の工程を実行するとよい。 図 5 9 ( A— A 断面） 、 および、 図 6 0 ( B— B断面） の工程では、 まず、 図示しないレジスト パターンを用いて、 多層絶縁体に選択的エッチングが施される。 この選択的エツ チングは、 ウエット法とドライ法とを用いて実行される。 その結果、 多層絶縁体 に、 開口部 2 0 , 2 1、 および、 ソース電極 1 4と半導体基体 9 0を接続するた めの開口部が形成される。
その後、 多層絶縁体に形成された各開口部を充填するとともに、 多層絶縁体の 上面を覆うように、 A卜 S i層が堆積される。 A卜 S i層の堆積は、 例えばスパッタリ ング法を用いて実行される。 つづいて、 A卜 S i層にパターニングを施すことによって、 図 5 8に示すように、 ソース電極 1 4およびゲート配線 1 3が形成される。 その後、 n型基板層 1の表 面、 すなわち、 半導体基体 9 0の下主面にドレイン電極 1 5を形成することによ つて、 装置 1 0 1が完成する。 ドレイン電極 1 5の形成は、 例えば、 スパッタリ ング法を用いて、 T i/Ni/Au合金を n型基板層 1の表面に蒸着することによって遂 行される。
< 6.実施の形態 6 >
図 6 1は、 実施の形態 6の装置 1 0 6のゲート配線領域 G Rにおける平面図で ある。 また、 図 6 2および図 6 3は、 それぞれ、 図 6 1おける A— A切断線、 お よび、 B— B切断線に沿った断面図である。 この装置 1 0 6は、 実施の形態 3の 装置 1 0 3と同様に、 n型半導体層 5の代わりに、 n型半導体層 4 5が形成され ている点において、 実施の形態 5の装置 1 0 5とは、 特徴的に異なっている。 装置 1 0 6では、 n型半導体層 4 5力 接続部 L Eの直下をも覆っているので、 絶縁膜 1 7と絶縁膜 4の接続部 L Eにおいても、 絶縁膜 1 7が厚く仕上がる。 す なわち、 装置 1 0 6では、 絶縁膜 1 7における弱点部を補強されるという利点が ある。 装置 1 0 6では、 装置 1 0 3とは異なり、 接続部 L Eの上がゲート配線 4 2によって覆われているので、 n型半導体層 4 5によって接続部 L Eを補強する ことによる利点は、 より一層大きい。
また、 装置 1 0 3と同様に、 n型半導体層 4 5は、 半導体基体 9 0の上主面の 中のゲ一ト配線 9の直下に対応する領域全体を覆うように、 隣接するゲート溝 6 の間にも、 隙間なく形成されている。 このため、 ゲート配線 9の直下に相当する 領域において、 ドライエッチングによる絶縁膜 1 7の劣化が補償されるという利 点が得られる。 また、 図 6 1に示すように、 n型半導体層 4 5をゲート溝 6の配 列方向に沿って帯状に形成することによって、 製造工程においてマスクパターン の位置合わせを容易化することが可能となる。
装置 1 0 6を製造するには、 装置 1 0 1の製造方法の中の図 1 3〜図 1 5のェ 程において、 n型半導体層 5を形成する代わりに、 n型半導体層 4 5を形成する ように、 砒素の選択的注入を実行するとよい。 そのためには、 n型半導体層 2 3 および n型半導体層 4 5に対応する部位に、 開口部を有するように、 レジスト層 3 5のパターニングを実行するとよい。 また、 図 8〜図 2 4の工程が完了した後 に、 実施の形態 5の図 4 9〜図 5 6の工程を実行するとよい。
< 7.実施の形態 7〉
図 6 4、 実施の形態 7の装置 1 0 7のゲート配線領域 G Rにおける、 B— B切 断線 （図 2 ) に沿った断面図である。 この装置 1 0 7は、 実施の形態 4の装置 1 0 4と同様に、 pゥエル層 3が p型半導体層 2 2と同一の深さに形成されている 点において、 実施の形態 5の装置 1 0 5とは、 特徴的に異なっている。 このため、 ゲート溝 6の長手方向の端縁の下端部 B Eは、 pゥエル層 3に覆われず、 n型ェ ピ夕キシャル層 2に直接に包囲される。
この装置 1 0 7においても、 装置 1 0 4と同様の利点が得られる。 すなわち、 Pゥエル層 3における不純物濃度を、 P型半導体層 2 2と同一に設定するのであ れば、 pゥエル 3と n型半導体層 2 3とを、 同時に形成することが可能であり、 製造工程が簡略化されるという利点が得られる。
装置 1 0 7を製造するには、 装置 1 0 1の製造方法の中の図 9の工程を略し、 図 1 0〜図 1 1の工程において、 p型半導体層 2 2を！）ゥエル層 3の領域まで拡 大して形成するとよい。 そのためには、 図 1 0におけるレジスト層 3 3を、 p型 半導体層 2 2と pゥエル層 3の双方に対応する領域に、 選択的に開口するように 形成するとよい。 また、 図 8〜図 2 4の工程が完了した後に、 実施の形態 5の図
4 9〜図 5 6の工程を実行するとよい。
< 8.実施の形態 8 >
図 6 5は、 実施の形態 8の装置 1 0 8のゲート配線領域 G Rにおける平面図で ある。 また、 図 6 6は、 図 6 5おける A— A切断線に沿った断面図である。 この 装置 1 0 8は、 n型半導体層 5が形成されていない点において、 実施の形態 1の 装置 1 0 1とは、 特徴的に異なっている。 n型半導体層 5が形成されないので、 ゲート溝 6の上端部 U Eにおけるゲ一ト絶縁膜 8および絶縁膜 1 7が厚く形成さ れる効果は得られないが、 装置 1 0 1と同様に、 ゲート配線は、 上端部 U Eを回 避するように配設されている。 このため、 ゲート電圧の印加によって上端部 U E におけるゲ一ト絶縁膜 8および絶縁膜 1 7に発生する電界の集中が緩和ないし解 消される効果は、 相応に得られる。 装置 1 0 8を製造するには、 装置 1 0 1の製造方法の中の図 1 3〜図 1 5のェ 程において、 n型半導体層 2 3のみを形成し、 n型半導体層 5を形成しないよう に、 砒素の選択的注入を実行するとよい。 そのためには、 n型半導体層 2 3に対 応する部位にのみ、 開口部を有するように、 レジスト層 3 5のパターニングを実 行するとよい。
図 6 7は、 実施の形態 8のもう一つの装置 1 0 8 aのゲート配線領域 G Rにお ける平面図である。 また、 図 6 8は、 図 6 7おける A— A切断線に沿った断面図 である。 この装置 1 0 8 aは、 n型半導体層 5が形成されていない点において、 実施の形態 5の装置 1 0 5と、 特徴的に異なっている。 この装置 1 0 8 aにおい ても、 ゲート配線は、 上端部 U Eを回避するように配設されているので、 ゲート 電圧の印加によって上端部 U Eにおけるゲート絶縁膜 8および絶縁膜 1 7に発生 する電界の集中が緩和ないし解消される効果は、 相応に得られる。
装置 1 0 8 aを製造するには、 装置 1 0 1の製造方法の中の図 1 3〜図 1 5の 工程において、 n型半導体層 2 3のみを形成し、 n型半導体層 5を形成しないよ うに、 砒素の選択的注入を実行するとよい。 そのためには、 n型半導体層 2 3に 対応する部位にのみ、 開口部を有するように、 レジスト層 3 5のパターニングを 実行するとよい。 また、 図 8〜図 2 4の工程が完了した後に、 実施の形態 5の図 4 9〜図 5 6の工程を実行するとよい。
< 9.変形例 >
(1 ) 以上の各実施の形態では、 nチャネル型の M0SFETを例として取り上げたが、 この発明は、 pチャネル型の M0SFETに対しても同様に実施が可能であり、 しかも 同様の効果を奏する。
(2) 以上の各実施の形態では、 ゲート溝 6の横断面 （図 2の C一 C切断線に沿 つた断面） の形状が、 " U " 型である、 いわゆる U-M0SFETを例示したが、 この発 明は、 断面形状が" V " 型である、 いわゆる V- M0SFETに対しても、 同様に実施が 可能である。
(3) 以上の各実施の形態では、 pゥエル層 3が備わる例を示したが、 この発明 は、 耐圧は劣るが、 pゥエル層 3を備えない装置に対しても実施が可能である。 このように構成された装置においても、 ゲート配線が、 上端部 U Eを回避するよ うに配設されている限り、 ゲート電圧の印加によって上端部 U Eにおけるゲート 絶縁膜 8および絶縁膜 1 7に発生する電界の集中が緩和ないし解消される効果は, 相応に得られる。
(4) 以上の各実施の形態では、 pゥエル層 3とゲート配線 1 0との間に、 絶縁 膜 1 7よりも厚い絶縁膜 4が形成されていたが、 この発明は、 絶縁膜 4が形成さ れずに、 絶縁膜 1 7によって pゥエル層 3とゲート配線 1 0との絶縁が保たれる ように構成された装置に対しても実施が可能である。 このように構成された装置 においても、 ゲート配線が、 上端部 U Eを回避するように配設されている限り、 ゲート電圧の印加によって上端部 U Eにおけるゲ一ト絶縁膜 8および絶縁膜 1 7 に発生する電界の集中が緩和ないし解消される効果は、 相応に得られる。
(5) 以上の各実施の形態では、 半導体基体 9 0の二つの主面に、 ソース電極 1 4とドレイン電極 1 5と力 それぞれ配設された例を示したが、 この発明は、 ゲ 一ト溝 6が開口する側の主面に、 ソース電極 1 4とドレイン電極 1 5との双方が 接続された装置に対しても、 実施が可能である。
(6) 以上の各実施の形態では M0SFETを例として取り上げたが、 この発明は、 I G BTなど M0SFET以外の絶縁ゲ一ト型半導体装置に対しても同様に実施が可能である。 例えば、 n型基板層 1を p型の基板層へと置き換えると、 I GBTが実現する。 すな わち、 この発明は、 絶縁膜を挟んでチャネル領域に対向するゲート電極がトレン チに埋設された絶縁ゲート型半導体装置一般に、 実施可能である。
(7) 以上の各実施の形態では、 複数個のゲート溝 6が列状に配列する例を取り 上げたが、 この発明は、 単一のゲート溝 6を有する装置に対しても実施が可能で ある。
この発明は詳細に説明されたが、 上記した説明は、 すべての局面において、 例 示であって、 この発明がそれに限定されるものではない。 例示されていない無数 の変形例が、 この発明の範囲から外れることなく想定され得るものと解される。

Claims

請求の範囲
1. 絶縁ゲート型半導体装置において、
上主面と下主面を規定する半導体基体 （90) を備え、
当該半導体基体は、
前記上主面に露出する第 1導電型の第 1半導体層 （2) と、
当該第 1半導体層の中で前記上主面の部分に選択的に形成された第 2導電型の 第 2半導体層 （22) と、
前記第 2半導体層の中で前記上主面の部分に選択的に形成され、 前記第 1半導 体層よりも不純物濃度の高い前記第 1導電型の第 3半導体層 （23) と、 を備え ており、
前記半導体基体には、 前記上主面に開口するとともに前記第 3および第 2半導 体層を貫通し前記第 1半導体層にまで達する溝 （6) が形成されており、
前記装置は、
前記溝の内壁と前記上主面とを覆う絶縁膜 （8， 1 7, 4) と、
前記絶縁膜を介して前記溝に埋設されたゲート電極 （7) と、
前記溝の長手方向の端縁から離れた位置における前記ゲート電極の上と、 前記 上主面を覆う前記絶縁膜の上とに跨がり、 前記ゲート電極と同一材料で構成され、 しかも、 前記ゲート電極に一体的に連続して配設された第 1ゲート配線 （9) と、 前記溝の前記端緣から前記第 1ゲー卜配線とは反対側に離れて、 前記上主面の 上に前記絶縁膜を介して配設され、 前記ゲート電極と同一材料で構成された第 2 ゲ一ト配線 （ 1 0) と、
前記第 1ゲート配線と前記第 2ゲート配線とを電気的に接続する第 3ゲート配 線 （ 1 3， 93) と、
前記半導体基体の表面に、 各々が電気的に接続された一対の主電極 （ 14， 1 5) と、
をさらに備え、
前記第 3ゲート配線は、 前記溝の前記端緣を離れて配設されており、
前記一対の主電極の一方 （ 14) は、 前記上主面において前記第 2および第 3 半導体層に電気的に接続されており、 前記ゲート電極の上面は、 前記溝の前記端縁に接する部位において、 前記上主 面と同一平面ないしそれより下方に位置している絶縁ゲート型半導体装置。
2 . 請求の範囲第 1項に記載の絶縁ゲート型半導体装置において、 前記第 1および第 2ゲート配線を覆うとともに、 前記第 1および第 2ゲート配 線の上に、 それぞれ選択的に形成された第 1開口部 （2 0， 4 0， 4 1 ) および 第 2開口部 （2 1 ) を有する絶縁層 （ 1 1， 1 8， 1 9 ) を、 さらに備え、 前記第 3ゲート配線は、 前記絶縁層の上に形成されるとともに、 前記第 1およ び第 2開口部を通じて、 前記第 1ゲート配線と前記第 2ゲート配線とを電気的に 接続する接続配線 （ 1 3 ) を備える、 絶縁ゲート型半導体装置。
3 . 請求の範囲第 2項に記載の絶縁ゲー卜型半導体装置において、 前記溝が、 互いに平行に配列する複数の単位溝 （6 ) に分割されており、 前記第 1ゲ一ト配線は、 前記複数の単位溝に交差するように帯状に配設されて いる絶縁ゲート型半導体装置。
4 . 請求の範囲第 3項に記載の絶縁ゲート型半導体装置において、 前記第 1開口部 （2 0 ) が、 前記第 1ゲート配線の長手方向に沿って帯状に形 成されている絶緣ゲー卜型半導体装置。
5 . 請求の範囲第 3項に記載の絶縁ゲ一ト型半導体装置において、 前記第 1開口部 （4 0 ) 力 前記複数の単位溝の上方を避けるように、 分散し て形成されている絶縁ゲート型半導体装置。
6 . 請求の範囲第 3項に記載の絶縁ゲート型半導体装置において、 前記第 1開口部 （4 1 ) 力 前記複数の単位溝の上方を選んで、 分散して形成 されている絶緣ゲート型半導体装置。
7 . 請求の範囲第 1項に記載の絶縁ゲート型半導体装置において、 前記第 3ゲート配線は、 前記絶縁膜を介して前記上主面の上に配設され、 前記 第 1および第 2ゲート配線と同一材料で構成され、 しかも、 前記第 1および第 2 ゲート配線と一体的に連続している接続配線 （9 3 ) を備える、 絶縁ゲート型半 導体装置。
8 . 請求の範囲第 7項に記載の絶縁ゲート型半導体装置において、 前記第 1および第 2ゲート配線を覆うとともに、 前記第 1および第 2ゲート配 線の上に、 それぞれ選択的に形成された第 1開口部 （ 2 0 , 4 0， 4 1 ) および 第 2開口部 （2 1 ) を有する絶縁層 （ 1 1 , 1 8， 1 9 ) を、 さらに備え、 前記第 3ゲート配線は、 前記絶縁層の上に形成されるとともに、 前記第 1およ び第 2開口部を通じて、 前記第 1ゲート配線と前記第 2ゲート配線とを電気的に 接続するもう一つの接続配線 （ 1 3 ) を、 さらに備える、 絶縁ゲート型半導体装 置。
9 . 請求の範囲第 7項に記載の絶縁ゲート型半導体装置において、 前記溝が、 互いに平行に配列する複数の単位溝 （6 ) に分割されており、 前記第 1ゲート配線は、 前記複数の単位溝に交差するように帯状に配設されて おり、
前記接続配線は、 前記上主面の中の前記複数の単位溝に挟まれた領域に沿って 配設されている絶縁ゲー卜型半導体装置。
1 0 . 請求の範囲第 1項に記載の絶縁ゲート型半導体装置において、 前記半導体基体の前記上主面を覆う前記絶縁膜が、 前記第 2ゲ一ト配線の直下 の領域において、 肉厚絶縁膜 （4 ) として、 その他の領域におけるよりも厚く形 成されている絶縁ゲ一ト型半導体装置。
1 1 . 請求の範囲第 1 0項に記載の絶縁ゲート型半導体装置において、 前記半導体基体が、
前記溝の前記端縁の上端部 （U E ) を包囲するように、 前記上主面に選択的に 形成され、 不純物濃度が前記第 1半導体層よりも高い第 1導電形式の高濃度半導 体層 （4 5 , 4 6 ) を、 さらに備え、
当該高濃度半導体層は、 前記肉厚絶縁膜の端縁 （L E ) の直下をも覆うように 形成されている絶緣ゲート型半導体装置。
1 2 . 請求の範囲第 1項に記載の絶縁ゲート型半導体装置において、 前記半導体基体が、
前記第 2半導体層に連結するとともにその周囲を包囲するように、 前記第 2ゲ 一ト配線の直下の領域を含む前記上主面の部分に、 選択的に形成された前記第 2 導電型の第 4半導体層を、 さらに備え、
前記第 4半導体層は、 前記第 2半導体層よりも深く、 しかも、 前記溝の前記端 縁の下端部 （B E ) を包囲している、 絶縁ゲート型半導体装置。
1 3 . 請求の範囲第 1項に記載の絶縁ゲート型半導体装置において、 前記第 2半導体層が、 前記上主面の中の前記第 2ゲ一ト配線の直下の領域にま で延在している絶緣ゲート型半導体装置。
1 4 . 請求の範囲第 1項に記載の絶縁ゲート型半導体装置において、 前記半導体基体が、
前記溝の前記端縁の上端部 （U E ) を包囲するように、 前記上主面に選択的に 形成され、 不純物濃度が前記第 1半導体層よりも高い第 1導電形式の高濃度半導 体層 （5， 4 5， 4 6 ) を、 さらに備える絶縁ゲート型半導体装置。
1 5 . 請求の範囲第 1 4項に記載の絶縁ゲート型半導体装置において、 前記高濃度半導体層 （5， 4 5 ) 力 前記第 1ゲート配線の直下の領域をも覆 うように形成されている絶縁ゲー卜型半導体装置。
1 6 . 上主面と下主面とを規定するとともに当該上主面に露出する第 1導電 型の第 1半導体層 （2 ) を備える半導体基体 （9 0 ) を準備する工程と、
前記上主面に選択的に、 第 2導電型の不純物を導入することによって、 前記第 2導電型の第 2半導体層 （2 2 ) を、 前記第 1半導体層の中の前記上主面の部分 に選択的に形成する工程と、
前記上主面に選択的に前記第 1導電型の不純物を導入することにより、 前記第 1半導体層よりも不純物濃度が高い前記第 1導電型の第 3半導体層 （2 3 ) を、 前記第 2半導体層の中の前記上主面の部分に選択的に形成する第 3半導体層形成 工程と、
前記上主面から選択的にエッチングを施すことにより、 前記第 3および第 2半 導体層を貫通し前記第 1半導体層に達する溝 （6 ) を、 前記半導体基体に選択的 に形成する溝形成工程と、
前記溝の内壁と前記上主面とを覆う絶縁膜 （8 , 1 7 , 4 ) を形成する工程と、 前記絶縁膜を覆うように導電層 （3 8 ) を堆積する工程と、
前記導電層を選択的に除去することによって、 前記絶縁膜を介して前記溝に埋 設されたゲート電極 （7 ) と、 前記溝の長手方向の端縁から離れた位置における 前記ゲート電極の上と前記上主面を覆う前記絶緣膜の上とに跨がり、 前記ゲート 電極に一体的に連続して配設された第 1ゲート配線 （9) と、 前記溝の前記端縁 から前記第 1ゲート配線とは反対側に離れて、 前記上主面の上に前記絶縁膜を介 して配設される第 2ゲート配線 （ 1 0) と、 を形成するゲート形成工程と、 前記第 1および第 2ゲート配線を覆うように絶縁層 （ 1 1， 1 8， 1 9) を堆 積する工程と、
前記絶縁層の中で、 前記第 1および第 2ゲート配線の上に選択的に、 第 1開口 部 （20, 40， 41) および第 2開口部 （2 1 ) を、 それぞれ形成する工程と、 前記絶縁層の上を覆うとともに、 前記第 1および第 2開口部を充填することに よって、 前記第 1ゲート配線と前記第 2ゲート配線とを電気的に接続する接続配 線 （ 1 3) を形成する工程と、
各々が前記半導体基体の表面に電気的に接続するように、 一対の主電極 （ 14, 1 5) を形成する主電極形成工程と、 を備え、
当該主電極形成工程では、 前記一対の主電極の一方 （ 14) 力 前記上主面に おいて前記第 2および第 3半導体層に電気的に接続するように形成され、
前記ゲート形成工程では、 前記ゲート電極の上面が、 前記溝の前記端縁に接す る部位において、 前記上主面と同一平面ないしそれより下方に位置するように、 前記ゲート電極が形成される絶縁ゲー卜型半導体装置の製造方法。
1 7. 請求の範囲第 1 6項に記載の絶縁ゲート型半導体装置の製造方法にお いて、
前記溝形成工程に先立って、 選択的に開口する遮蔽膜 （34) を前記上主面の 上に形成する工程と、
前記上主面に熱酸化処理を施すことによって、 前記遮蔽膜が開口する領域に選 択的に、 前記絶縁膜よりも厚い肉厚絶縁膜を形成する工程とを、 さらに備え、 前記溝形成工程では、 前記溝が、 前記肉厚絶縁膜を避けて形成され、
前記ゲート形成工程では、 前記第 2ゲート配線が、 前記肉厚絶縁膜の上に形成 される絶縁ゲート型半導体装置の製造方法。
1 8. 請求の範囲第 1 6項に記載の絶縁ゲート型半導体装置の製造方法にお いて、
前記第 3半導体形成工程と同時に実行され、 前記上主面に選択的に前記第 1導 電型の不純物を導入することにより、 不純物濃度が前記第 1半導体層よりも高い 第 1導電形式の高濃度半導体層 （5， 4 5， 4 6 ) を、 前記半導体基体の前記上 主面の部分に選択的に形成する工程を、 さらに備え、
前記溝形成工程では、 前記溝の前記端縁の上端部が、 前記高濃度半導体層に包 囲されるように形成される、 絶縁ゲート型半導体装置の製造方法。
1 9 . 上主面と下主面とを規定するとともに当該上主面に露出する第 1導電 型の第 1半導体層 （2 ) を備える半導体基体 （9 0 ) を準備する工程と、
前記上主面に選択的に、 第 2導電型の不純物を導入することによって、 前記第 2導電型の第 2半導体層 （2 2 ) を、 前記第 1半導体層の中の前記上主面の部分 に選択的に形成する工程と、
前記上主面に選択的に前記第 1導電型の不純物を導入することにより、 前記第 1半導体層よりも不純物濃度が高い前記第 1導電型の第 3半導体層 （2 3 ) を、 前記第 2半導体層の中の前記上主面の部分に選択的に形成する第 3半導体層形成 工程と、
前記上主面から選択的にエッチングを施すことにより、 前記第 3および第 2半 導体層を貫通し前記第 1半導体層に達する溝 （6 ) を、 前記半導体基体に選択的 に形成する溝形成工程と、
前記溝の内壁と前記上主面とを覆う絶縁膜 （8， 1 7 , 4 ) を形成する工程と、 前記絶縁膜を覆うように導電層 （3 8 ) を堆積する工程と、
前記導電層を選択的に除去することによって、 前記絶縁膜を介して前記溝に埋 設されたゲート電極 （7 ) と、 前記溝の長手方向の端縁から離れた位置における 前記ゲ一ト電極の上と前記上主面を覆う前記絶縁膜の上とに跨がり、 前記ゲート 電極に一体的に連続して配設された第 1ゲート配線 （9 ) と、 前記溝の前記端縁 から前記第 1ゲート配線とは反対側に離れて、 前記上主面の上に前記絶縁膜を介 して配設される第 2ゲート配線 （ 1 0 ) と、 前記絶縁膜を介して前記上主面の上 に前記溝の前記端縁から離れて配設され、 前記第 1および第 2ゲート配線と一体 的に連続している接続配線 （9 3 ) と、 を形成するゲート形成工程と、
各々が前記半導体基体の表面に電気的に接続するように、 一対の主電極 （ 1 4，
1 5 ) を形成する主電極形成工程と、 を備え、 当該主電極形成工程では、 前記一対の主電極の一方 （ 14) 力 前記上主面に おいて前記第 2および第 3半導体層に電気的に接続するように形成され、
前記ゲート形成工程では、 前記ゲート電極の上面が、 前記溝の前記端縁に接す る部位において、 前記上主面と同一平面ないしそれより下方に位置するように、 前記ゲー卜電極が形成される絶縁ゲート型半導体装置の製造方法。
20. 請求の範囲第 1 9項に記載の絶縁ゲート型半導体装置の製造方法にお いて、
前記第 1および第 2ゲート配線を覆うように絶縁層 （ 1 1， 1 8， 1 9) を堆 積する工程と、
前記絶縁層の中で、 前記第 1および第 2ゲート配線の上に選択的に、 第 1開口 部 （20， 40， 4 1) および第 2開口部 （2 1) を、 それぞれ形成する工程と、 前記絶縁層の上を覆うとともに、 前記第 1および第 2開口部を充填することに よって、 前記第 1ゲート配線と前記第 2ゲート配線とを電気的に接続するもう一 つの接続配線 （ 1 3) を形成する工程と、 をさらに備える絶縁ゲート型半導体装 置の製造方法。
PCT/JP1997/003040 1997-08-29 1997-08-29 Dispositif a semi-conducteur a grille isolee et procede de fabrication WO1999012214A1 (fr)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE69729963T DE69729963T2 (de) 1997-08-29 1997-08-29 Halbleiterbauelement mit isoliertem gatter und verfahren zu deren herstellung
PCT/JP1997/003040 WO1999012214A1 (fr) 1997-08-29 1997-08-29 Dispositif a semi-conducteur a grille isolee et procede de fabrication
EP97937855A EP1009035B1 (en) 1997-08-29 1997-08-29 Insulated gate semiconductor device and method for manufacturing the same
JP51655099A JP3299283B2 (ja) 1997-08-29 1997-08-29 絶縁ゲート型半導体装置とその製造方法
US09/485,702 US6285058B1 (en) 1997-08-29 1997-08-29 Insulated gate semiconductor device and method of manufacturing the same
KR1020007001841A KR100334445B1 (ko) 1997-08-29 1997-08-29 절연 게이트형 반도체장치와 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1997/003040 WO1999012214A1 (fr) 1997-08-29 1997-08-29 Dispositif a semi-conducteur a grille isolee et procede de fabrication

Publications (1)

Publication Number Publication Date
WO1999012214A1 true WO1999012214A1 (fr) 1999-03-11

Family

ID=14181048

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1997/003040 WO1999012214A1 (fr) 1997-08-29 1997-08-29 Dispositif a semi-conducteur a grille isolee et procede de fabrication

Country Status (6)

Country Link
US (1) US6285058B1 (ja)
EP (1) EP1009035B1 (ja)
JP (1) JP3299283B2 (ja)
KR (1) KR100334445B1 (ja)
DE (1) DE69729963T2 (ja)
WO (1) WO1999012214A1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008018A (ja) * 2001-06-20 2003-01-10 Denso Corp 半導体装置及びその製造方法
JP2003258253A (ja) * 2001-12-26 2003-09-12 Toshiba Corp 絶縁ゲート型バイポーラトランジスタ
JP2003258254A (ja) * 2002-03-07 2003-09-12 Mitsubishi Electric Corp 絶縁ゲート型半導体装置及びゲート配線構造の製造方法
JP2004140086A (ja) * 2002-10-16 2004-05-13 Toyota Central Res & Dev Lab Inc トレンチゲート型半導体装置
JP2004207289A (ja) * 2002-12-24 2004-07-22 Toyota Motor Corp 埋設ゲート型半導体装置
JP2004327644A (ja) * 2003-04-24 2004-11-18 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2005057059A (ja) * 2003-08-05 2005-03-03 Shindengen Electric Mfg Co Ltd 半導体装置
US6927455B2 (en) 2002-12-25 2005-08-09 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device having semiconductor-layer-forming position controlled by ion implantation without using photoresist pattern, and method of manufacturing such power semiconductor device
JP2007067249A (ja) * 2005-09-01 2007-03-15 Renesas Technology Corp 半導体装置およびその製造方法
JP2017098344A (ja) * 2015-11-19 2017-06-01 トヨタ自動車株式会社 半導体装置
JP2018074126A (ja) * 2016-11-04 2018-05-10 トヨタ自動車株式会社 半導体装置
WO2019017447A1 (ja) * 2017-07-21 2019-01-24 株式会社デンソー 半導体装置およびその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3528750B2 (ja) * 2000-03-16 2004-05-24 株式会社デンソー 半導体装置
WO2003021684A1 (en) * 2001-09-04 2003-03-13 Koninklijke Philips Electronics N.V. Method for producing a semiconductor device having an edge structure
GB0122122D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
JP2004111885A (ja) * 2002-07-23 2004-04-08 Toshiba Corp 半導体装置
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
US7767529B2 (en) * 2007-04-20 2010-08-03 Semiconductor Componenets Industries, LLC Semiconductor component and method of manufacture
DE102007063229B4 (de) * 2007-12-31 2013-01-24 Advanced Micro Devices, Inc. Verfahren und Teststruktur zur Überwachung von Prozesseigenschaften für die Herstellung eingebetteter Halbleiterlegierungen in Drain/Source-Gebieten
JP2011049393A (ja) 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
JP2012134198A (ja) * 2010-12-20 2012-07-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2013232533A (ja) * 2012-04-27 2013-11-14 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US10438813B2 (en) 2017-11-13 2019-10-08 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device having one or more titanium interlayers and method of making the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01292862A (ja) * 1988-05-20 1989-11-27 Toshiba Corp 半導体装置
JPH04129227A (ja) * 1990-09-20 1992-04-30 Nec Corp 半導体装置
JPH07131012A (ja) * 1993-11-05 1995-05-19 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH07249769A (ja) * 1994-01-20 1995-09-26 Mitsubishi Electric Corp トレンチ構造を有する半導体装置およびその製造方法
JPH0823096A (ja) * 1994-07-08 1996-01-23 Toshiba Corp 半導体装置
JPH09129877A (ja) * 1995-10-30 1997-05-16 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316959A (en) * 1992-08-12 1994-05-31 Siliconix, Incorporated Trenched DMOS transistor fabrication using six masks
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
US5468982A (en) * 1994-06-03 1995-11-21 Siliconix Incorporated Trenched DMOS transistor with channel block at cell trench corners
JP3155894B2 (ja) * 1994-09-29 2001-04-16 株式会社東芝 半導体装置およびその製造方法
US5763915A (en) * 1996-02-27 1998-06-09 Magemos Corporation DMOS transistors having trenched gate oxide
US6114205A (en) * 1998-10-30 2000-09-05 Sony Corporation Epitaxial channel vertical MOS transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01292862A (ja) * 1988-05-20 1989-11-27 Toshiba Corp 半導体装置
JPH04129227A (ja) * 1990-09-20 1992-04-30 Nec Corp 半導体装置
JPH07131012A (ja) * 1993-11-05 1995-05-19 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH07249769A (ja) * 1994-01-20 1995-09-26 Mitsubishi Electric Corp トレンチ構造を有する半導体装置およびその製造方法
JPH0823096A (ja) * 1994-07-08 1996-01-23 Toshiba Corp 半導体装置
JPH09129877A (ja) * 1995-10-30 1997-05-16 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1009035A4 *

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008018A (ja) * 2001-06-20 2003-01-10 Denso Corp 半導体装置及びその製造方法
JP2003258253A (ja) * 2001-12-26 2003-09-12 Toshiba Corp 絶縁ゲート型バイポーラトランジスタ
JP2003258254A (ja) * 2002-03-07 2003-09-12 Mitsubishi Electric Corp 絶縁ゲート型半導体装置及びゲート配線構造の製造方法
JP2004140086A (ja) * 2002-10-16 2004-05-13 Toyota Central Res & Dev Lab Inc トレンチゲート型半導体装置
JP4604444B2 (ja) * 2002-12-24 2011-01-05 トヨタ自動車株式会社 埋設ゲート型半導体装置
JP2004207289A (ja) * 2002-12-24 2004-07-22 Toyota Motor Corp 埋設ゲート型半導体装置
US6927455B2 (en) 2002-12-25 2005-08-09 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device having semiconductor-layer-forming position controlled by ion implantation without using photoresist pattern, and method of manufacturing such power semiconductor device
JP2004327644A (ja) * 2003-04-24 2004-11-18 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP4576799B2 (ja) * 2003-04-24 2010-11-10 富士電機システムズ株式会社 半導体装置およびその製造方法
JP2005057059A (ja) * 2003-08-05 2005-03-03 Shindengen Electric Mfg Co Ltd 半導体装置
JP4562362B2 (ja) * 2003-08-05 2010-10-13 新電元工業株式会社 半導体装置
JP2007067249A (ja) * 2005-09-01 2007-03-15 Renesas Technology Corp 半導体装置およびその製造方法
JP2017098344A (ja) * 2015-11-19 2017-06-01 トヨタ自動車株式会社 半導体装置
JP2018074126A (ja) * 2016-11-04 2018-05-10 トヨタ自動車株式会社 半導体装置
WO2019017447A1 (ja) * 2017-07-21 2019-01-24 株式会社デンソー 半導体装置およびその製造方法
JP2019021871A (ja) * 2017-07-21 2019-02-07 株式会社デンソー 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP3299283B2 (ja) 2002-07-08
EP1009035A1 (en) 2000-06-14
KR20010023212A (ko) 2001-03-26
DE69729963T2 (de) 2005-08-25
KR100334445B1 (ko) 2002-05-04
US6285058B1 (en) 2001-09-04
EP1009035B1 (en) 2004-07-21
DE69729963D1 (de) 2004-08-26
EP1009035A4 (en) 2003-01-08

Similar Documents

Publication Publication Date Title
WO1999012214A1 (fr) Dispositif a semi-conducteur a grille isolee et procede de fabrication
US7319256B1 (en) Shielded gate trench FET with the shield and gate electrodes being connected together
TWI407548B (zh) 積體有感應電晶體的分立功率金屬氧化物半導體場效應電晶體
US7732876B2 (en) Power transistor with trench sinker for contacting the backside
US9520468B2 (en) Integrated power device on a semiconductor substrate having an improved trench gate structure
KR100856299B1 (ko) 절연 게이트형 반도체 장치
US20100320461A1 (en) Integration of sense fet into discrete power mosfet
US20030137016A1 (en) Lateral power MOSFET for high switching speeds
US20030168713A1 (en) Insulated gate semiconductor device having first trench and second trench connected to the same
US20100267211A1 (en) Method of manufacturing semiconductor apparatus
JPH1098188A (ja) 絶縁ゲート半導体装置
US20210242342A1 (en) Semiconductor device and method for manufacturing same
KR20220136019A (ko) 분할-게이트 트렌치 mosfet
US9257517B2 (en) Vertical DMOS-field effect transistor
JP3448138B2 (ja) 半導体装置の製造方法
US7507630B2 (en) Method of fabricating a semiconductor device
CN112864248A (zh) Sgtmosfet器件及制造方法
US9508846B2 (en) Vertical MOS semiconductor device for high-frequency applications, and related manufacturing process
JPH10233500A (ja) 半導体装置
JP2003309129A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase
WWE Wipo information: entry into national phase

Ref document number: 1020007001841

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 1997937855

Country of ref document: EP

Ref document number: 09485702

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1997937855

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020007001841

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1020007001841

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1997937855

Country of ref document: EP