JP2003258254A - 絶縁ゲート型半導体装置及びゲート配線構造の製造方法 - Google Patents
絶縁ゲート型半導体装置及びゲート配線構造の製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート絶縁耐量の向上、ドレイン−ソー
ス間主耐圧の低下防止、ゲート配線抵抗の低減。 【解決手段】 第２トレンチ１０５ｂは、ベース層１０
３を貫通しつつ半導体層１０２内に形成されており、し
かも、第１方向Ｄ１に延在する第１トレンチ１０５ａの
第１部分Ｐ１の一端部に連結しつつ、第２方向Ｄ２に延
在する。第２ゲート制御電極１０７ｂは、上記一端部に
おいて第１ゲート制御電極１０７ａと接続しつつ、第２
トレンチ１０５ｂ内を充填する。第２方向Ｄ２に延在す
るゲートコンタクト部１０９は、第２ゲート制御電極１
０７ｂの上面の一部を露出させている。ゲートアルミニ
ウム電極１０８は、ゲートコンタクト部１０９を介して
第２ゲート制御電極１０７ｂと接続すると共に、ベース
層１０３の終端１０３ｅよりも距離Ｗ０だけ外側に張り
出している。
ス間主耐圧の低下防止、ゲート配線抵抗の低減。 【解決手段】 第２トレンチ１０５ｂは、ベース層１０
３を貫通しつつ半導体層１０２内に形成されており、し
かも、第１方向Ｄ１に延在する第１トレンチ１０５ａの
第１部分Ｐ１の一端部に連結しつつ、第２方向Ｄ２に延
在する。第２ゲート制御電極１０７ｂは、上記一端部に
おいて第１ゲート制御電極１０７ａと接続しつつ、第２
トレンチ１０５ｂ内を充填する。第２方向Ｄ２に延在す
るゲートコンタクト部１０９は、第２ゲート制御電極１
０７ｂの上面の一部を露出させている。ゲートアルミニ
ウム電極１０８は、ゲートコンタクト部１０９を介して
第２ゲート制御電極１０７ｂと接続すると共に、ベース
層１０３の終端１０３ｅよりも距離Ｗ０だけ外側に張り
出している。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチゲート構
造を有する絶縁ゲート型半導体装置に関するものであ
る。特に本発明は、同装置のゲート配線構造に関してい
る。
造を有する絶縁ゲート型半導体装置に関するものであ
る。特に本発明は、同装置のゲート配線構造に関してい
る。
【０００２】
【従来の技術】トレンチゲート構造を有する絶縁ゲート
型半導体装置は、一般的に、縦型ＭＯＳトランジスタ
(トレンチの形状からＵＭＯＳ)と呼ばれている。縦型Ｍ
ＯＳトランジスタにおいては、プレーナーゲートを有す
る横型ＭＯＳトランジスタとは違い、ゲート電極を垂直
方向に形成するため、１セル当たりの必要面積を縮小す
ることが可能となるため、微細加工技術を用いることに
よって単位面積当たりのセル個数を増やすことが可能で
ある。この単位面積当たりのセル個数（密度）を増やす
ことによりチャネル面積が増し、より多くの電流がオン
状態で流れることになる。このときのＵＭＯＳトランジ
スタの抵抗を「オン抵抗(Ron)」と呼び、それはデバイ
スの特性を表す重要な項目となっている。対照的に、横
型のＭＯＳトランジスタでは、セル密度を増すことによ
りｊ−ＦＥＴ抵抗が増すので、オン抵抗Ronを下げるこ
とには限界がある。この様なＵＭＯＳトランジスタの特
性を生かすために、ゲートトレンチ構造は、ＭＯＳＦＥ
Ｔ(ＭＯＳ型電界効果トランジスタ)、あるいはＩＧＢＴ
(Insulated Gate Bipolar Transistor)と言ったパワー
デバイスに、主に採用されている。
型半導体装置は、一般的に、縦型ＭＯＳトランジスタ
(トレンチの形状からＵＭＯＳ)と呼ばれている。縦型Ｍ
ＯＳトランジスタにおいては、プレーナーゲートを有す
る横型ＭＯＳトランジスタとは違い、ゲート電極を垂直
方向に形成するため、１セル当たりの必要面積を縮小す
ることが可能となるため、微細加工技術を用いることに
よって単位面積当たりのセル個数を増やすことが可能で
ある。この単位面積当たりのセル個数（密度）を増やす
ことによりチャネル面積が増し、より多くの電流がオン
状態で流れることになる。このときのＵＭＯＳトランジ
スタの抵抗を「オン抵抗(Ron)」と呼び、それはデバイ
スの特性を表す重要な項目となっている。対照的に、横
型のＭＯＳトランジスタでは、セル密度を増すことによ
りｊ−ＦＥＴ抵抗が増すので、オン抵抗Ronを下げるこ
とには限界がある。この様なＵＭＯＳトランジスタの特
性を生かすために、ゲートトレンチ構造は、ＭＯＳＦＥ
Ｔ(ＭＯＳ型電界効果トランジスタ)、あるいはＩＧＢＴ
(Insulated Gate Bipolar Transistor)と言ったパワー
デバイスに、主に採用されている。
【０００３】
【発明が解決しようとする課題】本発明における問題点
を以下に指摘するに際して、先ず、本願出願人の未公表
社内製品であるＵＭＯＳＦＥＴ（no prior art）のゲー
ト配線構造について、概観しておく。この未公知構造
は、ＵＭＯＳＦＥＴのセル終端部において、ｐ型ベース
層を貫通するトレンチの内部に埋め込まれているゲート
制御電極を、当該トレンチの表面上方へ引き上げると共
に、この引き上げられたゲート制御電極の部分を、ゲー
トコンタクト部を介して、ゲートパッドに接続されたゲ
ート電極に電気的に接続させると言う構成を、有してい
る。
を以下に指摘するに際して、先ず、本願出願人の未公表
社内製品であるＵＭＯＳＦＥＴ（no prior art）のゲー
ト配線構造について、概観しておく。この未公知構造
は、ＵＭＯＳＦＥＴのセル終端部において、ｐ型ベース
層を貫通するトレンチの内部に埋め込まれているゲート
制御電極を、当該トレンチの表面上方へ引き上げると共
に、この引き上げられたゲート制御電極の部分を、ゲー
トコンタクト部を介して、ゲートパッドに接続されたゲ
ート電極に電気的に接続させると言う構成を、有してい
る。
【０００４】次に、本発明の主たる解決課題に関連する
ＵＭＯＳＦＥＴのゲート信頼性試験について、記載す
る。尚、ここでは、一般的な試験であるＨＴＧＢ試験
(高温ゲートバイアス試験)について、記載する。
ＵＭＯＳＦＥＴのゲート信頼性試験について、記載す
る。尚、ここでは、一般的な試験であるＨＴＧＢ試験
(高温ゲートバイアス試験)について、記載する。
【０００５】先ず、恒温槽又はホットプレートを用い
て、ＵＭＯＳＦＥＴを高温状態に保持する。その状態で
ドレイン電極とソース電極とを外部配線によって短絡
し、ゲート電圧VGSをゲート電極とソース電極間に印加
する。このとき、ゲート電圧の極性がプラスの場合の試
験と、マイナスの場合の試験とが、共に実施される。し
かも、ゲート電圧VGSを、ＵＭＯＳＦＥＴにおけるゲー
ト保証実力電圧に近い値に設定した上で、当該試験が実
行される。そして、この状態下でＵＭＯＳＦＥＴの温度
を一定に保ったまま長時間ゲート電圧VGSを印加し、ゲ
ート酸化膜の劣化、及び、その他の特性変化の度合い
を、調査する。
て、ＵＭＯＳＦＥＴを高温状態に保持する。その状態で
ドレイン電極とソース電極とを外部配線によって短絡
し、ゲート電圧VGSをゲート電極とソース電極間に印加
する。このとき、ゲート電圧の極性がプラスの場合の試
験と、マイナスの場合の試験とが、共に実施される。し
かも、ゲート電圧VGSを、ＵＭＯＳＦＥＴにおけるゲー
ト保証実力電圧に近い値に設定した上で、当該試験が実
行される。そして、この状態下でＵＭＯＳＦＥＴの温度
を一定に保ったまま長時間ゲート電圧VGSを印加し、ゲ
ート酸化膜の劣化、及び、その他の特性変化の度合い
を、調査する。
【０００６】このとき、トレンチ終端のコーナー部にお
いては、オン動作状態と同じく、トレンチ内壁に形成さ
れたゲート酸化膜に対してゲート電圧VGS相当の電界が
発生する。しかし、高温雰囲気であること、ゲート
電圧VGSの値が通常のオン動作時の値よりも高いこと、
及び、長時間連続通電であることによって、コーナー
部におけるゲート酸化膜に発生する電界ストレスは、オ
ン動作時の値よりも遥かに強い。従って、ＨＴＧＢ試験
は、ゲート酸化膜の絶縁耐量の実力を加速的に確認する
手段であると言え、ゲート酸化膜本来の寿命見極め等に
も活用される。
いては、オン動作状態と同じく、トレンチ内壁に形成さ
れたゲート酸化膜に対してゲート電圧VGS相当の電界が
発生する。しかし、高温雰囲気であること、ゲート
電圧VGSの値が通常のオン動作時の値よりも高いこと、
及び、長時間連続通電であることによって、コーナー
部におけるゲート酸化膜に発生する電界ストレスは、オ
ン動作時の値よりも遥かに強い。従って、ＨＴＧＢ試験
は、ゲート酸化膜の絶縁耐量の実力を加速的に確認する
手段であると言え、ゲート酸化膜本来の寿命見極め等に
も活用される。
【０００７】ところで、上記のゲート配線構造を有する
社内品のＵＭＯＳＦＥＴにおいては、ＨＴＧＢ試験によ
ってゲート酸化膜全面に電界ストレスが加えられるので
あるが、トレンチ終端のコーナー部においては特に強い
電界ストレスが印加される。その理由は、トレンチ終
端部においては、ゲート制御電極をトレンチ上方にまで
引き上げるために、シリコン基板が直角に近い形状に穿
設されており、しかも、ゲート酸化膜は、その直角に折
れ曲がった面に沿って形成されるので、当該シリコン直
角部においては酸化速度が低下する結果、ゲート酸化膜
の膜圧がその他の部分と比べて極めて薄くなってしまう
ためであり、しかも、トレンチ終端部におけるゲート
酸化膜は比較的大きな曲率を有する形状を呈しているた
め、その他の部分と比較して極めて強い電界ストレスが
当該ゲート酸化膜に対して加わり、トレンチ終端部にお
いては、平坦な酸化膜部分よりも、絶縁耐量が低下する
ためである。
社内品のＵＭＯＳＦＥＴにおいては、ＨＴＧＢ試験によ
ってゲート酸化膜全面に電界ストレスが加えられるので
あるが、トレンチ終端のコーナー部においては特に強い
電界ストレスが印加される。その理由は、トレンチ終
端部においては、ゲート制御電極をトレンチ上方にまで
引き上げるために、シリコン基板が直角に近い形状に穿
設されており、しかも、ゲート酸化膜は、その直角に折
れ曲がった面に沿って形成されるので、当該シリコン直
角部においては酸化速度が低下する結果、ゲート酸化膜
の膜圧がその他の部分と比べて極めて薄くなってしまう
ためであり、しかも、トレンチ終端部におけるゲート
酸化膜は比較的大きな曲率を有する形状を呈しているた
め、その他の部分と比較して極めて強い電界ストレスが
当該ゲート酸化膜に対して加わり、トレンチ終端部にお
いては、平坦な酸化膜部分よりも、絶縁耐量が低下する
ためである。
【０００８】この様な問題点を解決する手法としては、
以下の方法が考えられる。
以下の方法が考えられる。
【０００９】１） トレンチ終端部にｎ+型不純物であ
るＡｓ(砒素)を注入することにより、熱処理によってゲ
ート酸化膜を形成する際にｎ+型不純物を注入した領域
の酸化速度が上がることを利用して、トレンチの内壁上
及び平坦部上に形成される酸化膜よりも厚い酸化膜をコ
ーナー部に形成する方法。
るＡｓ(砒素)を注入することにより、熱処理によってゲ
ート酸化膜を形成する際にｎ+型不純物を注入した領域
の酸化速度が上がることを利用して、トレンチの内壁上
及び平坦部上に形成される酸化膜よりも厚い酸化膜をコ
ーナー部に形成する方法。
【００１０】２） トレンチ形成直後に等方性のシリコ
ンエッチングを行いコーナー部にラウンドを設けること
で、電界ストレスを緩和させる方法。
ンエッチングを行いコーナー部にラウンドを設けること
で、電界ストレスを緩和させる方法。
【００１１】３） ゲート酸化膜形成時の処理条件(熱
履歴、ガス雰囲気)を最適化して酸化膜形状を緩やかに
することで、電界ストレスを緩和させる方法。
履歴、ガス雰囲気)を最適化して酸化膜形状を緩やかに
することで、電界ストレスを緩和させる方法。
【００１２】しかしながら、１）の方法では、製造時の
熱処理を長くすることができるデバイス、即ち、ある程
度厚いゲート酸化膜を有するデバイスの用途では、その
効果を奏すると言えるが、熱処理時間が長くできないデ
バイス、即ち、比較的薄いゲート酸化膜を有するデバイ
スの用途では、十分な効果が得られないと言う問題点が
ある。
熱処理を長くすることができるデバイス、即ち、ある程
度厚いゲート酸化膜を有するデバイスの用途では、その
効果を奏すると言えるが、熱処理時間が長くできないデ
バイス、即ち、比較的薄いゲート酸化膜を有するデバイ
スの用途では、十分な効果が得られないと言う問題点が
ある。
【００１３】又、２）の方法では、エッチング工程を追
加する必要性があるために製造工程が煩雑にならざるを
得ないと言う問題点が生じる。加えて、２）の方法によ
れば、トレンチ全体も同時にエッチングされるためにト
レンチ幅が広がってしまい、これにより、設計マージン
不足が生じて製造歩留まりの低下をもたらすと共に、メ
ッシュ構造を有するトランジスタセルではチャネル幅の
減少を引き起こす結果、オン抵抗の上昇を招くと言う問
題点も生じる。
加する必要性があるために製造工程が煩雑にならざるを
得ないと言う問題点が生じる。加えて、２）の方法によ
れば、トレンチ全体も同時にエッチングされるためにト
レンチ幅が広がってしまい、これにより、設計マージン
不足が生じて製造歩留まりの低下をもたらすと共に、メ
ッシュ構造を有するトランジスタセルではチャネル幅の
減少を引き起こす結果、オン抵抗の上昇を招くと言う問
題点も生じる。
【００１４】又、３）の方法では、この点は上記２）の
方法に関しても言えることであるが、ゲート酸化膜はコ
ーナー部においてある程度のラウンド形状を有するの
で、電界ストレスはある程度緩和されるけれども、その
膜厚がより厚くなるわけではないので、コーナー部にお
けるゲート酸化膜の絶縁耐量は、平坦な部分におけるゲ
ート酸化膜のそれには到底及ばない。従って、３）の方
法は根本的な解決方法とは成り得ない。
方法に関しても言えることであるが、ゲート酸化膜はコ
ーナー部においてある程度のラウンド形状を有するの
で、電界ストレスはある程度緩和されるけれども、その
膜厚がより厚くなるわけではないので、コーナー部にお
けるゲート酸化膜の絶縁耐量は、平坦な部分におけるゲ
ート酸化膜のそれには到底及ばない。従って、３）の方
法は根本的な解決方法とは成り得ない。
【００１５】本発明はこの様な状況に鑑みて成されたも
のであり、その第１目的は、ゲート絶縁耐量及びゲート
信頼性を向上させることにより、歩留りの向上を図るこ
との出来る絶縁ゲート型半導体装置を提供することにあ
る。更に、その第２目的は、絶縁ゲート型半導体装置に
おける第１及び第２主電極間の主耐圧向上を図ることに
ある。更に、その第３目的は、ゲート配線抵抗の低減化
を図ることにある。更に、その第４目的は、その様な絶
縁ゲート型半導体装置の製造方法における製造工数の削
減化を図ることにある。
のであり、その第１目的は、ゲート絶縁耐量及びゲート
信頼性を向上させることにより、歩留りの向上を図るこ
との出来る絶縁ゲート型半導体装置を提供することにあ
る。更に、その第２目的は、絶縁ゲート型半導体装置に
おける第１及び第２主電極間の主耐圧向上を図ることに
ある。更に、その第３目的は、ゲート配線抵抗の低減化
を図ることにある。更に、その第４目的は、その様な絶
縁ゲート型半導体装置の製造方法における製造工数の削
減化を図ることにある。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
ＭＯＳトランジスタ構造を備える絶縁ゲート型半導体装
置であって、第３方向に関して対面し合う第１及び第２
主面を有する第１導電型の半導体基板と、前記第１主面
の内で、セル領域、及び、前記セル領域に隣接するター
ミナル領域と前記セル領域との境界である一端と前記境
界から前記ターミナル領域内に第１方向に沿って第１距
離だけ離れた他端とで規定される領域から、前記第３方
向に沿って、前記半導体基板の内部に向けて形成され
た、第２導電型のベース層と、前記第１主面の前記セル
領域から前記第３方向に沿って前記ベース層を貫通しつ
つ前記半導体基板の前記内部にまで形成された第１トレ
ンチと、前記第１トレンチの底面上及び側面上に全面的
に形成された第１ゲート絶縁膜と、前記第２主面上に形
成された第１主電極とを備え、前記第１方向は前記第１
主面に平行で且つ前記第３方向に直交しており、前記第
１主面から前記ベース層の底面迄の第１深さは、前記第
１主面から前記第１トレンチの前記底面迄の第２深さよ
りも小さく、前記第１トレンチは複数の第１部分及び複
数の第２部分を有しており、前記複数の第１部分は前記
第１及び第３方向に直交する第２方向に沿って配列して
おり、前記複数の第１部分の各々は、前記セル領域と前
記ターミナル領域との前記境界に位置する一端部を有
し、前記第１方向に沿って前記一端部に向けて延在して
おり、前記複数の第２部分の各々は、前記複数の第１部
分の内で隣り合う第１部分同士の間に位置しており、前
記第２方向に沿って延在して前記隣り合う第１部分同士
を互いに連結しており、前記絶縁ゲート型半導体装置
は、更に、前記第１主面の前記セル領域の内で、前記隣
り合う第１部分同士と、前記複数の第２部分の内で前記
隣り合う第１部分同士に対応する隣り合う第２部分同士
とで囲まれた各領域から、前記隣り合う第１部分同士の
側面上部及び前記隣り合う第２部分同士の側面上部に沿
って、前記ベース層内に向けて形成された、前記第１導
電型の複数の第２主電極領域と、前記第１トレンチの上
面よりも下部に位置する様に前記第１トレンチ内に形成
されて、前記第１ゲート絶縁膜を介して前記第１トレン
チを充填する第１ゲート制御電極と、前記第１主面の内
で、前記境界である一端と前記境界から前記ターミナル
領域内に前記第１方向に沿って前記第１距離よりも短い
第２距離だけ離れた他端とで規定される領域から、前記
第３方向に沿って、前記ベース層を貫通しつつ前記半導
体基板の前記内部にまで形成されており、前記第１深さ
よりも大きい第３深さを有すると共に、前記複数の第１
部分の各々が有する前記一端部と連結しつつ前記第２方
向に沿って延在した第２トレンチと、前記第２トレンチ
の底面上及び側面上に全面的に形成された第２ゲート絶
縁膜と、前記第２トレンチの上面よりも下部に位置する
様に前記第２トレンチ内に形成されて前記第２ゲート絶
縁膜を介して前記第２トレンチを充填すると共に、前記
複数の第１部分の各々が有する前記一端部において前記
第１ゲート制御電極と電気的に接続された第２ゲート制
御電極と、前記ベース層の上面上、前記第１ゲート制御
電極の上面上、前記第１ゲート絶縁膜の上面上、前記第
２ゲート制御電極の上面上、前記第２ゲート絶縁膜の上
面上及び前記第１主面の前記ターミナル領域内で前記ベ
ース層の終端よりも外側の領域上に形成された絶縁層
と、前記複数の第２主電極領域の各々が有する上面の一
部、及び、前記ベース層の内で前記複数の第２主電極領
域の各々で囲まれた部分の上面を露出する様に、前記絶
縁層内に形成された複数の第１コンタクト部と、前記ベ
ース層の内で、前記第２トレンチの前記境界側の側面
と、前記隣り合う第１部分同士の側面と、前記複数の第
２部分の内で前記第２トレンチに対面した第２部分の側
面とで囲まれた各部分の一部上面を露出する様に、前記
絶縁層内に形成された複数の第２コンタクト部と、前記
複数の第１コンタクト部内、前記複数の第２コンタクト
部内、及び前記絶縁層の内で前記第１主面の前記セル領
域上に位置する部分の上に形成されており、前記第２方
向に沿って延在していると共に、前記複数の第２主電極
領域の各々及び前記ベース層と電気的に接続された第２
主電極と、前記第２ゲート制御電極の前記上面の一部を
露出する様に、前記絶縁層内に形成された第３コンタク
ト部と、前記第３コンタクト部内、前記絶縁層の内で前
記境界と前記境界から前記セル領域側へ前記第１方向に
沿って前記第２主電極の端部にまで至ることのない第３
距離だけ離れた箇所とで規定される部分の上、及び、前
記絶縁層の内で前記境界と前記境界から前記ターミナル
領域側へ前記第１方向に沿って前記第１距離よりも大き
い第４距離だけ離れた箇所とで規定される部分の上に形
成されており、前記第２方向に沿って延在していると共
に、前記第３コンタクト部を介して前記第２ゲート制御
電極と電気的に接続されたゲート電極とを備えることを
特徴とする。
ＭＯＳトランジスタ構造を備える絶縁ゲート型半導体装
置であって、第３方向に関して対面し合う第１及び第２
主面を有する第１導電型の半導体基板と、前記第１主面
の内で、セル領域、及び、前記セル領域に隣接するター
ミナル領域と前記セル領域との境界である一端と前記境
界から前記ターミナル領域内に第１方向に沿って第１距
離だけ離れた他端とで規定される領域から、前記第３方
向に沿って、前記半導体基板の内部に向けて形成され
た、第２導電型のベース層と、前記第１主面の前記セル
領域から前記第３方向に沿って前記ベース層を貫通しつ
つ前記半導体基板の前記内部にまで形成された第１トレ
ンチと、前記第１トレンチの底面上及び側面上に全面的
に形成された第１ゲート絶縁膜と、前記第２主面上に形
成された第１主電極とを備え、前記第１方向は前記第１
主面に平行で且つ前記第３方向に直交しており、前記第
１主面から前記ベース層の底面迄の第１深さは、前記第
１主面から前記第１トレンチの前記底面迄の第２深さよ
りも小さく、前記第１トレンチは複数の第１部分及び複
数の第２部分を有しており、前記複数の第１部分は前記
第１及び第３方向に直交する第２方向に沿って配列して
おり、前記複数の第１部分の各々は、前記セル領域と前
記ターミナル領域との前記境界に位置する一端部を有
し、前記第１方向に沿って前記一端部に向けて延在して
おり、前記複数の第２部分の各々は、前記複数の第１部
分の内で隣り合う第１部分同士の間に位置しており、前
記第２方向に沿って延在して前記隣り合う第１部分同士
を互いに連結しており、前記絶縁ゲート型半導体装置
は、更に、前記第１主面の前記セル領域の内で、前記隣
り合う第１部分同士と、前記複数の第２部分の内で前記
隣り合う第１部分同士に対応する隣り合う第２部分同士
とで囲まれた各領域から、前記隣り合う第１部分同士の
側面上部及び前記隣り合う第２部分同士の側面上部に沿
って、前記ベース層内に向けて形成された、前記第１導
電型の複数の第２主電極領域と、前記第１トレンチの上
面よりも下部に位置する様に前記第１トレンチ内に形成
されて、前記第１ゲート絶縁膜を介して前記第１トレン
チを充填する第１ゲート制御電極と、前記第１主面の内
で、前記境界である一端と前記境界から前記ターミナル
領域内に前記第１方向に沿って前記第１距離よりも短い
第２距離だけ離れた他端とで規定される領域から、前記
第３方向に沿って、前記ベース層を貫通しつつ前記半導
体基板の前記内部にまで形成されており、前記第１深さ
よりも大きい第３深さを有すると共に、前記複数の第１
部分の各々が有する前記一端部と連結しつつ前記第２方
向に沿って延在した第２トレンチと、前記第２トレンチ
の底面上及び側面上に全面的に形成された第２ゲート絶
縁膜と、前記第２トレンチの上面よりも下部に位置する
様に前記第２トレンチ内に形成されて前記第２ゲート絶
縁膜を介して前記第２トレンチを充填すると共に、前記
複数の第１部分の各々が有する前記一端部において前記
第１ゲート制御電極と電気的に接続された第２ゲート制
御電極と、前記ベース層の上面上、前記第１ゲート制御
電極の上面上、前記第１ゲート絶縁膜の上面上、前記第
２ゲート制御電極の上面上、前記第２ゲート絶縁膜の上
面上及び前記第１主面の前記ターミナル領域内で前記ベ
ース層の終端よりも外側の領域上に形成された絶縁層
と、前記複数の第２主電極領域の各々が有する上面の一
部、及び、前記ベース層の内で前記複数の第２主電極領
域の各々で囲まれた部分の上面を露出する様に、前記絶
縁層内に形成された複数の第１コンタクト部と、前記ベ
ース層の内で、前記第２トレンチの前記境界側の側面
と、前記隣り合う第１部分同士の側面と、前記複数の第
２部分の内で前記第２トレンチに対面した第２部分の側
面とで囲まれた各部分の一部上面を露出する様に、前記
絶縁層内に形成された複数の第２コンタクト部と、前記
複数の第１コンタクト部内、前記複数の第２コンタクト
部内、及び前記絶縁層の内で前記第１主面の前記セル領
域上に位置する部分の上に形成されており、前記第２方
向に沿って延在していると共に、前記複数の第２主電極
領域の各々及び前記ベース層と電気的に接続された第２
主電極と、前記第２ゲート制御電極の前記上面の一部を
露出する様に、前記絶縁層内に形成された第３コンタク
ト部と、前記第３コンタクト部内、前記絶縁層の内で前
記境界と前記境界から前記セル領域側へ前記第１方向に
沿って前記第２主電極の端部にまで至ることのない第３
距離だけ離れた箇所とで規定される部分の上、及び、前
記絶縁層の内で前記境界と前記境界から前記ターミナル
領域側へ前記第１方向に沿って前記第１距離よりも大き
い第４距離だけ離れた箇所とで規定される部分の上に形
成されており、前記第２方向に沿って延在していると共
に、前記第３コンタクト部を介して前記第２ゲート制御
電極と電気的に接続されたゲート電極とを備えることを
特徴とする。
【００１７】請求項２記載の発明は、請求項１記載の絶
縁ゲート型半導体装置であって、前記複数の第１部分の
各々を充填している前記第１ゲート制御電極の各部分の
内で、前記境界と前記境界から前記セル領域側へ前記第
１方向に沿って前記第３距離だけ離れた箇所とで規定さ
れる部分の一部上面を露出する様に、前記絶縁層内に形
成されており、前記ゲート電極によって充填された複数
の第４コンタクト部を更に備えており、前記ゲート電極
は、前記複数の第４コンタクト部を介した前記第１ゲー
ト制御電極との電気的接続をも有することを特徴とす
る。
縁ゲート型半導体装置であって、前記複数の第１部分の
各々を充填している前記第１ゲート制御電極の各部分の
内で、前記境界と前記境界から前記セル領域側へ前記第
１方向に沿って前記第３距離だけ離れた箇所とで規定さ
れる部分の一部上面を露出する様に、前記絶縁層内に形
成されており、前記ゲート電極によって充填された複数
の第４コンタクト部を更に備えており、前記ゲート電極
は、前記複数の第４コンタクト部を介した前記第１ゲー
ト制御電極との電気的接続をも有することを特徴とす
る。
【００１８】請求項３記載の発明は、請求項１記載の絶
縁ゲート型半導体装置であって、前記第２トレンチは前
記複数の第１部分の各々の第１幅と等しい第２幅を有す
ることを特徴とする。
縁ゲート型半導体装置であって、前記第２トレンチは前
記複数の第１部分の各々の第１幅と等しい第２幅を有す
ることを特徴とする。
【００１９】請求項４記載の発明は、請求項１記載の絶
縁ゲート型半導体装置であって、前記第１主面の前記タ
ーミナル領域上に形成された前記絶縁層の内で、前記ベ
ース層の前記終端よりも外側に位置し且つ少なくとも前
記ゲート電極の下方に位置する部分の内部に配設されて
おり、前記第２方向に沿って延在した第３ゲート制御電
極と、前記第３ゲート制御電極の上面の一部を露出する
様に前記絶縁層内に形成されており、前記ゲート電極に
よって充填された第４コンタクト部とを更に備えてお
り、前記ゲート電極は、前記第４コンタクト部を介した
前記第３ゲート制御電極との電気的接続をも有すること
を特徴とする。
縁ゲート型半導体装置であって、前記第１主面の前記タ
ーミナル領域上に形成された前記絶縁層の内で、前記ベ
ース層の前記終端よりも外側に位置し且つ少なくとも前
記ゲート電極の下方に位置する部分の内部に配設されて
おり、前記第２方向に沿って延在した第３ゲート制御電
極と、前記第３ゲート制御電極の上面の一部を露出する
様に前記絶縁層内に形成されており、前記ゲート電極に
よって充填された第４コンタクト部とを更に備えてお
り、前記ゲート電極は、前記第４コンタクト部を介した
前記第３ゲート制御電極との電気的接続をも有すること
を特徴とする。
【００２０】請求項５記載の発明は、請求項４記載の絶
縁ゲート型半導体装置であって、前記第４コンタクト部
は複数のコンタクトホールを備えることを特徴とする。
縁ゲート型半導体装置であって、前記第４コンタクト部
は複数のコンタクトホールを備えることを特徴とする。
【００２１】請求項６記載の発明は、請求項１乃至５の
何れかに記載の絶縁ゲート型半導体装置であって、前記
第３コンタクト部は前記第２方向に沿って前記第２トレ
ンチと平行に延在したストライプ形状を有することを特
徴とする。
何れかに記載の絶縁ゲート型半導体装置であって、前記
第３コンタクト部は前記第２方向に沿って前記第２トレ
ンチと平行に延在したストライプ形状を有することを特
徴とする。
【００２２】請求項７記載の発明は、請求項１記載の絶
縁ゲート型半導体装置であって、前記第１主面の前記タ
ーミナル領域の内で前記第２トレンチよりも外側の領域
から前記ターミナル領域下方に位置する前記ベース層を
貫通しつつ前記第３方向に沿って前記半導体基板の前記
内部までに形成されており、しかも、前記第２トレンチ
と連結しつつ前記第１及び第２方向に沿って延在してメ
ッシュ形状を成す第３トレンチと、前記第３トレンチの
底面上及び側面上に全面的に形成された第３ゲート絶縁
膜と、前記第３トレンチの上面よりも下部に位置する様
に前記第３トレンチ内に形成されて前記第３ゲート絶縁
膜を介して前記第３トレンチ内を充填すると共に、前記
第２トレンチと前記第３トレンチの前記第１方向に沿っ
て延在する各部分との各連結部分において前記第２ゲー
ト制御電極と電気的に接続された第３ゲート制御電極
と、前記第１及び第２方向に沿って延在してメッシュ形
状を成しつつ前記第３ゲート制御電極の上面を露出する
様に、前記絶縁層内に形成されており、前記ゲート電極
で充填された第４コンタクト部とを更に備えており、前
記ゲート電極は、前記第４コンタクト部を介した前記第
３ゲート制御電極との電気的接続をも有しており、前記
第３コンタクト部は前記第２方向に沿って前記第２トレ
ンチと平行に延在したストライプ形状を有すると共に、
前記第４コンタクト部の前記第１方向に沿って延在する
各横部分と連結していることを特徴とする。
縁ゲート型半導体装置であって、前記第１主面の前記タ
ーミナル領域の内で前記第２トレンチよりも外側の領域
から前記ターミナル領域下方に位置する前記ベース層を
貫通しつつ前記第３方向に沿って前記半導体基板の前記
内部までに形成されており、しかも、前記第２トレンチ
と連結しつつ前記第１及び第２方向に沿って延在してメ
ッシュ形状を成す第３トレンチと、前記第３トレンチの
底面上及び側面上に全面的に形成された第３ゲート絶縁
膜と、前記第３トレンチの上面よりも下部に位置する様
に前記第３トレンチ内に形成されて前記第３ゲート絶縁
膜を介して前記第３トレンチ内を充填すると共に、前記
第２トレンチと前記第３トレンチの前記第１方向に沿っ
て延在する各部分との各連結部分において前記第２ゲー
ト制御電極と電気的に接続された第３ゲート制御電極
と、前記第１及び第２方向に沿って延在してメッシュ形
状を成しつつ前記第３ゲート制御電極の上面を露出する
様に、前記絶縁層内に形成されており、前記ゲート電極
で充填された第４コンタクト部とを更に備えており、前
記ゲート電極は、前記第４コンタクト部を介した前記第
３ゲート制御電極との電気的接続をも有しており、前記
第３コンタクト部は前記第２方向に沿って前記第２トレ
ンチと平行に延在したストライプ形状を有すると共に、
前記第４コンタクト部の前記第１方向に沿って延在する
各横部分と連結していることを特徴とする。
【００２３】請求項８記載の発明は、請求項１記載の絶
縁ゲート型半導体装置であって、前記第１主面の前記タ
ーミナル領域の内で前記第２トレンチよりも外側の領域
から前記ターミナル領域下方に位置する前記ベース層を
貫通しつつ前記第３方向に沿って前記半導体基板の前記
内部までに形成されており、しかも、前記第２トレンチ
と連結しつつ前記第１及び第２方向に沿って延在してメ
ッシュ形状を成す第３トレンチと、前記第３トレンチの
底面上及び側面上に全面的に形成された第３ゲート絶縁
膜と、前記第３トレンチの上面よりも下部に位置する様
に前記第３トレンチ内に形成されて前記第３ゲート絶縁
膜を介して前記第３トレンチ内を充填すると共に、前記
第２トレンチと前記第３トレンチの前記第１方向に沿っ
て延在する各横部分との各連結部分において前記第２ゲ
ート制御電極と電気的に接続された第３ゲート制御電極
と、前記第３ゲート制御電極の上面を露出する様に前記
絶縁層内に形成されており、前記ゲート電極で充填され
た第４コンタクト部とを更に備えており、前記ゲート電
極は、前記第４コンタクト部を介した前記第３ゲート制
御電極との電気的接続をも有しており、前記第３コンタ
クト部は、前記第２トレンチと前記第３トレンチとの前
記各連結部分近傍において形成された複数のコンタクト
ホールを備えており、前記第４コンタクト部は、前記第
３トレンチの前記第１方向に沿って延在する前記各横部
分と前記第３トレンチの前記第２方向に沿って延在する
各縦部分との各交差部分において形成された複数のコン
タクトホールを備えることを特徴とする。
縁ゲート型半導体装置であって、前記第１主面の前記タ
ーミナル領域の内で前記第２トレンチよりも外側の領域
から前記ターミナル領域下方に位置する前記ベース層を
貫通しつつ前記第３方向に沿って前記半導体基板の前記
内部までに形成されており、しかも、前記第２トレンチ
と連結しつつ前記第１及び第２方向に沿って延在してメ
ッシュ形状を成す第３トレンチと、前記第３トレンチの
底面上及び側面上に全面的に形成された第３ゲート絶縁
膜と、前記第３トレンチの上面よりも下部に位置する様
に前記第３トレンチ内に形成されて前記第３ゲート絶縁
膜を介して前記第３トレンチ内を充填すると共に、前記
第２トレンチと前記第３トレンチの前記第１方向に沿っ
て延在する各横部分との各連結部分において前記第２ゲ
ート制御電極と電気的に接続された第３ゲート制御電極
と、前記第３ゲート制御電極の上面を露出する様に前記
絶縁層内に形成されており、前記ゲート電極で充填され
た第４コンタクト部とを更に備えており、前記ゲート電
極は、前記第４コンタクト部を介した前記第３ゲート制
御電極との電気的接続をも有しており、前記第３コンタ
クト部は、前記第２トレンチと前記第３トレンチとの前
記各連結部分近傍において形成された複数のコンタクト
ホールを備えており、前記第４コンタクト部は、前記第
３トレンチの前記第１方向に沿って延在する前記各横部
分と前記第３トレンチの前記第２方向に沿って延在する
各縦部分との各交差部分において形成された複数のコン
タクトホールを備えることを特徴とする。
【００２４】請求項９記載の発明は、ＭＯＳトランジス
タ構造を備える絶縁ゲート型半導体装置であって、第３
方向に関して対面し合う第１及び第２主面を有する第１
導電型の半導体基板と、前記第１主面の内で、セル領
域、及び、前記セル領域に隣接するターミナル領域と前
記セル領域との境界である一端と前記境界から前記ター
ミナル領域内に第１方向に沿って第１距離だけ離れた他
端とで規定される領域から、前記第３方向に沿って、前
記半導体基板の内部に向けて形成された、第２導電型の
ベース層と、前記第１主面の前記セル領域から前記第３
方向に沿って前記ベース層を貫通しつつ前記半導体基板
の前記内部にまで形成された第１トレンチと、前記第１
トレンチの底面上及び側面上に全面的に形成された第１
ゲート絶縁膜と、前記第２主面上に形成された第１主電
極とを備え、前記第１方向は前記第１主面に平行で且つ
前記第３方向に直交しており、前記第１主面から前記ベ
ース層の底面迄の第１深さは、前記第１主面から前記第
１トレンチの前記底面迄の第２深さよりも小さく、前記
第１トレンチは複数の第１部分及び複数の第２部分を有
しており、前記複数の第１部分は前記第１及び第３方向
に直交する第２方向に沿って配列しており、前記複数の
第１部分の各々は、前記セル領域と前記ターミナル領域
との前記境界に位置する一端部を有し、前記第１方向に
沿って前記一端部に向けて延在しており、前記複数の第
２部分の各々は、前記複数の第１部分の内で隣り合う第
１部分同士の間に位置しており、前記第２方向に沿って
延在して前記隣り合う第１部分同士を互いに連結してお
り、前記絶縁ゲート型半導体装置は、更に、前記第１主
面の前記セル領域の内で、前記隣り合う第１部分同士
と、前記複数の第２部分の内で前記隣り合う第１部分同
士に対応する隣り合う第２部分同士とで囲まれた各領域
から、前記隣り合う第１部分同士の側面上部及び前記隣
り合う第２部分同士の側面上部に沿って、前記ベース層
内に向けて形成された、前記第１導電型の複数の第２主
電極領域と、前記第１トレンチの上面よりも下部に位置
する様に前記第１トレンチ内に形成されて、前記第１ゲ
ート絶縁膜を介して前記第１トレンチを充填する第１ゲ
ート制御電極と、前記第１主面の内で、前記境界である
一端と前記境界から前記ターミナル領域内に前記第１方
向に沿って前記第１距離よりも短い第２距離だけ離れた
他端とで規定される領域から、前記第３方向に沿って、
前記ベース層を貫通しつつ前記半導体基板の前記内部に
まで形成されており、前記第１深さよりも大きい第３深
さを有すると共に、前記複数の第１部分の各々が有する
前記一端部と連結しつつ前記第２方向に沿って延在した
第２トレンチと、前記第２トレンチの底面上及び側面上
に全面的に形成された第２ゲート絶縁膜と、前記第２ト
レンチの上面よりも下部に位置する様に前記第２トレン
チ内に形成されて前記第２ゲート絶縁膜を介して前記第
２トレンチを充填すると共に、前記複数の第１部分の各
々が有する前記一端部において前記第１ゲート制御電極
と電気的に接続された第２ゲート制御電極と、前記ベー
ス層の上面上、前記第１ゲート制御電極の上面上、前記
第１ゲート絶縁膜の上面上、前記第２ゲート制御電極の
上面上、前記第２ゲート絶縁膜の上面上及び前記第１主
面の前記ターミナル領域内で前記ベース層の終端よりも
外側の領域上に形成された絶縁層と、前記複数の第２主
電極領域の各々が有する上面の一部、及び、前記ベース
層の内で前記複数の第２主電極領域の各々で囲まれた部
分の上面を露出する様に、前記絶縁層内に形成された複
数の第１コンタクト部と、前記ベース層の内で、前記第
２トレンチの前記境界側の側面と、前記隣り合う第１部
分同士の側面と、前記複数の第２部分の内で前記第２ト
レンチに対面した第２部分の側面とで囲まれた各部分の
一部上面を露出する様に、前記絶縁層内に形成された複
数の第２コンタクト部と、前記複数の第１コンタクト部
内、前記複数の第２コンタクト部内、及び前記絶縁層の
内で前記第１主面の前記セル領域上に位置する部分の上
に形成されており、前記境界から前記第１方向に沿って
第７距離だけ離れた一端部を有し且つ前記第２方向に沿
って延在していると共に、前記複数の第２主電極領域の
各々及び前記ベース層と電気的に接続された第２主電極
用第１電極層と、前記第２ゲート制御電極の前記上面の
一部を露出する様に、前記絶縁層内に形成された第３コ
ンタクト部と、前記第３コンタクト部内、前記絶縁層の
内で前記境界と前記境界から前記セル領域側へ前記第１
方向に沿って前記第７距離よりも短い第３距離だけ離れ
た箇所とで規定される部分の上、及び、前記絶縁層の内
で前記境界と前記境界から前記ターミナル領域側へ前記
第１方向に沿って前記第１距離よりも短い第４距離だけ
離れた箇所とで規定される部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記第３コ
ンタクト部を介して前記第２ゲート制御電極と電気的に
接続されたゲート電極と、前記ベース層の内で、前記境
界から前記ターミナル領域側へ向けて前記第１方向に沿
って前記第１距離よりも短く且つ前記第４距離よりも長
い第５距離だけ離れた箇所と、前記境界から前記第１距
離だけ離れた前記ベース層の前記他端とで挟まれた部分
の一部上面を露出する様に、前記絶縁層内に形成された
第４コンタクト部と、前記第４コンタクト部内、及び、
前記絶縁層の内で、前記境界から前記ターミナル領域側
へ向けて前記第１方向に沿って前記第５距離だけ離れた
前記箇所と、前記境界から前記ターミナル領域側へ向け
て前記第１方向に沿って前記第１距離よりも長い第６距
離だけ離れた箇所とで規定される部分の上に形成されて
おり、前記第２方向に沿って延在していると共に、前記
第４コンタクト部を介して前記ベース層と電気的に接続
された第２主電極用第２電極層とを備えており、前記第
２主電極用第１電極層及び前記第２主電極用第２電極層
の前記第２方向における長さは共に前記ゲート電極の前
記第２方向における長さよりも大きく、前記絶縁ゲート
型半導体装置は、前記ゲート電極の前記第２方向におけ
る一端部から前記第２方向に関して所定の距離だけ離れ
且つ前記第１方向に沿って延在した側面を有しており、
前記第２主電極用第１電極層の前記一端部と前記境界か
ら前記ターミナル領域側へ向けて前記第１方向に沿って
前記第５距離だけ離れた前記箇所とで規定される前記絶
縁層の部分上に形成されており、前記第２主電極用第１
電極層及び前記第２主電極用第２電極層を互いに電気的
に接続する接続層を更に備えることを特徴とする。
タ構造を備える絶縁ゲート型半導体装置であって、第３
方向に関して対面し合う第１及び第２主面を有する第１
導電型の半導体基板と、前記第１主面の内で、セル領
域、及び、前記セル領域に隣接するターミナル領域と前
記セル領域との境界である一端と前記境界から前記ター
ミナル領域内に第１方向に沿って第１距離だけ離れた他
端とで規定される領域から、前記第３方向に沿って、前
記半導体基板の内部に向けて形成された、第２導電型の
ベース層と、前記第１主面の前記セル領域から前記第３
方向に沿って前記ベース層を貫通しつつ前記半導体基板
の前記内部にまで形成された第１トレンチと、前記第１
トレンチの底面上及び側面上に全面的に形成された第１
ゲート絶縁膜と、前記第２主面上に形成された第１主電
極とを備え、前記第１方向は前記第１主面に平行で且つ
前記第３方向に直交しており、前記第１主面から前記ベ
ース層の底面迄の第１深さは、前記第１主面から前記第
１トレンチの前記底面迄の第２深さよりも小さく、前記
第１トレンチは複数の第１部分及び複数の第２部分を有
しており、前記複数の第１部分は前記第１及び第３方向
に直交する第２方向に沿って配列しており、前記複数の
第１部分の各々は、前記セル領域と前記ターミナル領域
との前記境界に位置する一端部を有し、前記第１方向に
沿って前記一端部に向けて延在しており、前記複数の第
２部分の各々は、前記複数の第１部分の内で隣り合う第
１部分同士の間に位置しており、前記第２方向に沿って
延在して前記隣り合う第１部分同士を互いに連結してお
り、前記絶縁ゲート型半導体装置は、更に、前記第１主
面の前記セル領域の内で、前記隣り合う第１部分同士
と、前記複数の第２部分の内で前記隣り合う第１部分同
士に対応する隣り合う第２部分同士とで囲まれた各領域
から、前記隣り合う第１部分同士の側面上部及び前記隣
り合う第２部分同士の側面上部に沿って、前記ベース層
内に向けて形成された、前記第１導電型の複数の第２主
電極領域と、前記第１トレンチの上面よりも下部に位置
する様に前記第１トレンチ内に形成されて、前記第１ゲ
ート絶縁膜を介して前記第１トレンチを充填する第１ゲ
ート制御電極と、前記第１主面の内で、前記境界である
一端と前記境界から前記ターミナル領域内に前記第１方
向に沿って前記第１距離よりも短い第２距離だけ離れた
他端とで規定される領域から、前記第３方向に沿って、
前記ベース層を貫通しつつ前記半導体基板の前記内部に
まで形成されており、前記第１深さよりも大きい第３深
さを有すると共に、前記複数の第１部分の各々が有する
前記一端部と連結しつつ前記第２方向に沿って延在した
第２トレンチと、前記第２トレンチの底面上及び側面上
に全面的に形成された第２ゲート絶縁膜と、前記第２ト
レンチの上面よりも下部に位置する様に前記第２トレン
チ内に形成されて前記第２ゲート絶縁膜を介して前記第
２トレンチを充填すると共に、前記複数の第１部分の各
々が有する前記一端部において前記第１ゲート制御電極
と電気的に接続された第２ゲート制御電極と、前記ベー
ス層の上面上、前記第１ゲート制御電極の上面上、前記
第１ゲート絶縁膜の上面上、前記第２ゲート制御電極の
上面上、前記第２ゲート絶縁膜の上面上及び前記第１主
面の前記ターミナル領域内で前記ベース層の終端よりも
外側の領域上に形成された絶縁層と、前記複数の第２主
電極領域の各々が有する上面の一部、及び、前記ベース
層の内で前記複数の第２主電極領域の各々で囲まれた部
分の上面を露出する様に、前記絶縁層内に形成された複
数の第１コンタクト部と、前記ベース層の内で、前記第
２トレンチの前記境界側の側面と、前記隣り合う第１部
分同士の側面と、前記複数の第２部分の内で前記第２ト
レンチに対面した第２部分の側面とで囲まれた各部分の
一部上面を露出する様に、前記絶縁層内に形成された複
数の第２コンタクト部と、前記複数の第１コンタクト部
内、前記複数の第２コンタクト部内、及び前記絶縁層の
内で前記第１主面の前記セル領域上に位置する部分の上
に形成されており、前記境界から前記第１方向に沿って
第７距離だけ離れた一端部を有し且つ前記第２方向に沿
って延在していると共に、前記複数の第２主電極領域の
各々及び前記ベース層と電気的に接続された第２主電極
用第１電極層と、前記第２ゲート制御電極の前記上面の
一部を露出する様に、前記絶縁層内に形成された第３コ
ンタクト部と、前記第３コンタクト部内、前記絶縁層の
内で前記境界と前記境界から前記セル領域側へ前記第１
方向に沿って前記第７距離よりも短い第３距離だけ離れ
た箇所とで規定される部分の上、及び、前記絶縁層の内
で前記境界と前記境界から前記ターミナル領域側へ前記
第１方向に沿って前記第１距離よりも短い第４距離だけ
離れた箇所とで規定される部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記第３コ
ンタクト部を介して前記第２ゲート制御電極と電気的に
接続されたゲート電極と、前記ベース層の内で、前記境
界から前記ターミナル領域側へ向けて前記第１方向に沿
って前記第１距離よりも短く且つ前記第４距離よりも長
い第５距離だけ離れた箇所と、前記境界から前記第１距
離だけ離れた前記ベース層の前記他端とで挟まれた部分
の一部上面を露出する様に、前記絶縁層内に形成された
第４コンタクト部と、前記第４コンタクト部内、及び、
前記絶縁層の内で、前記境界から前記ターミナル領域側
へ向けて前記第１方向に沿って前記第５距離だけ離れた
前記箇所と、前記境界から前記ターミナル領域側へ向け
て前記第１方向に沿って前記第１距離よりも長い第６距
離だけ離れた箇所とで規定される部分の上に形成されて
おり、前記第２方向に沿って延在していると共に、前記
第４コンタクト部を介して前記ベース層と電気的に接続
された第２主電極用第２電極層とを備えており、前記第
２主電極用第１電極層及び前記第２主電極用第２電極層
の前記第２方向における長さは共に前記ゲート電極の前
記第２方向における長さよりも大きく、前記絶縁ゲート
型半導体装置は、前記ゲート電極の前記第２方向におけ
る一端部から前記第２方向に関して所定の距離だけ離れ
且つ前記第１方向に沿って延在した側面を有しており、
前記第２主電極用第１電極層の前記一端部と前記境界か
ら前記ターミナル領域側へ向けて前記第１方向に沿って
前記第５距離だけ離れた前記箇所とで規定される前記絶
縁層の部分上に形成されており、前記第２主電極用第１
電極層及び前記第２主電極用第２電極層を互いに電気的
に接続する接続層を更に備えることを特徴とする。
【００２５】請求項１０記載の発明は、ＭＯＳトランジ
スタ構造を備える絶縁ゲート型半導体装置であって、第
３方向に関して対面し合う第１及び第２主面を有する第
１導電型の半導体基板と、前記第１主面のセル領域から
前記第３方向に沿って前記半導体基板の内部に位置する
第１底面に向けて形成されており、前記セル領域に隣接
するターミナル領域と前記セル領域との境界に位置する
一端部を有すると共に、前記第１主面から前記第１底面
迄の第１深さを有する第２導電型のベース層と、前記境
界において前記ベース層の前記一端部と結合しつつ、前
記第１主面の前記ターミナル領域の内で、前記境界であ
る一端と前記境界から前記ターミナル領域内に第１方向
に沿って第１距離だけ離れた他端とで規定される領域か
ら、前記第３方向に沿って、前記半導体基板の前記内部
に位置する第４底面に向けて形成されており、前記第１
主面から前記第４底面迄の第４深さを有する前記第２導
電型のウエル層と、前記第１主面の前記セル領域から前
記第３方向に沿って前記ベース層を貫通しつつ前記半導
体基板の前記内部に位置する第２底面にまで形成されて
おり、前記第１主面から前記第２底面迄の第２深さを有
する第１トレンチと、前記第１トレンチの前記第２底面
上及び側面上に全面的に形成された第１ゲート絶縁膜
と、前記第２主面上に形成された第１主電極とを備え、
前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、前記第１深さは前記第２深さよりも小
さく、前記第２深さは前記第４深さよりも小さく、前記
ウエル層は、前記ベース層の前記第１底面の内で前記境
界と前記境界から前記第１方向に沿って第５距離だけ離
れた箇所とで挟まれた部分から前記ウエル層の前記第４
底面に向けて前記半導体基板の前記内部に形成されたベ
ース層被覆部分を更に有しており、前記第１トレンチは
複数の第１部分及び複数の第２部分を有しており、前記
複数の第１部分は前記第１及び第３方向に直交する第２
方向に沿って配列しており、前記複数の第１部分の各々
は、前記セル領域と前記ターミナル領域との前記境界に
位置する一端部を有し、前記第１方向に沿って前記一端
部に向けて延在しており、前記複数の第２部分の各々
は、前記複数の第１部分の内で隣り合う第１部分同士の
間に位置しており、前記第２方向に沿って延在して前記
隣り合う第１部分同士を互いに連結しており、前記絶縁
ゲート型半導体装置は、更に、前記第１主面の前記セル
領域の内で、前記隣り合う第１部分同士と、前記複数の
第２部分の内で前記隣り合う第１部分同士に対応する隣
り合う第２部分同士とで囲まれた各領域から、前記隣り
合う第１部分同士の側面上部及び前記隣り合う第２部分
同士の側面上部に沿って、前記ベース層内に向けて形成
された、前記第１導電型の複数の第２主電極領域と、前
記第１トレンチの上面よりも下部に位置する様に前記第
１トレンチ内に形成されて、前記第１ゲート絶縁膜を介
して前記第１トレンチを充填する第１ゲート制御電極
と、前記第１主面の内で、前記境界である一端と前記境
界から前記ターミナル領域内に前記第１方向に沿って前
記第１距離よりも短い第２距離だけ離れた他端とで規定
される領域から、前記第３方向に沿って、前記ウエル層
の内部に位置する第３底面にまで形成されており、前記
第１主面から前記第３底面迄の第３深さを有すると共
に、前記複数の第１部分の各々が有する前記一端部と連
結しつつ前記第２方向に沿って延在した第２トレンチ
と、前記第２トレンチの前記第３底面上及び側面上に全
面的に形成された第２ゲート絶縁膜と、前記第２トレン
チの上面よりも下部に位置する様に前記第２トレンチ内
に形成されて前記第２ゲート絶縁膜を介して前記第２ト
レンチを充填すると共に、前記複数の第１部分の各々が
有する前記一端部において前記第１ゲート制御電極と電
気的に接続された第２ゲート制御電極と、前記ベース層
の上面上、前記第１ゲート制御電極の上面上、前記第１
ゲート絶縁膜の上面上、前記第２ゲート制御電極の上面
上、前記第２ゲート絶縁膜の上面上、前記ウエル層の上
面上及び前記第１主面の前記ターミナル領域内で前記ウ
エル層の終端よりも外側の領域上に形成された絶縁層
と、前記複数の第２主電極領域の各々が有する上面の一
部、及び、前記ベース層の内で前記複数の第２主電極領
域の各々で囲まれた部分の上面を露出する様に、前記絶
縁層内に形成された複数の第１コンタクト部と、前記ベ
ース層の内で、前記第２トレンチの前記境界側の側面
と、前記隣り合う第１部分同士の側面と、前記複数の第
２部分の内で前記第２トレンチに対面した第２部分の側
面とで囲まれた各部分の一部上面を露出する様に、前記
絶縁層内に形成された複数の第２コンタクト部と、前記
複数の第１コンタクト部内、前記複数の第２コンタクト
部内、及び前記絶縁層の内で前記第１主面の前記セル領
域上に位置する部分の上に形成されており、前記境界か
ら前記第１方向に沿って前記第５距離よりも大きい第６
距離だけ離れた一端部を有し且つ前記第２方向に沿って
延在していると共に、前記複数の第２主電極領域の各々
及び前記ベース層と電気的に接続された第２主電極と、
前記第２ゲート制御電極の前記上面の一部を露出する様
に、前記絶縁層内に形成された第３コンタクト部と、前
記第３コンタクト部内、前記絶縁層の内で前記境界と前
記境界から前記セル領域側へ前記第１方向に沿って前記
第５距離よりも短い第３距離だけ離れた箇所とで規定さ
れる部分の上、及び、前記絶縁層の内で前記境界と前記
境界から前記ターミナル領域側へ前記第１方向に沿って
前記第１距離よりも大きい第４距離だけ離れた箇所とで
規定される部分の上に形成されており、前記第２方向に
沿って延在していると共に、前記第３コンタクト部を介
して前記第２ゲート制御電極と電気的に接続されたゲー
ト電極とを備えており、前記第３深さは前記第１深さよ
りも大きく、前記第４深さは前記第３深さよりも大きい
ことを特徴とする。
スタ構造を備える絶縁ゲート型半導体装置であって、第
３方向に関して対面し合う第１及び第２主面を有する第
１導電型の半導体基板と、前記第１主面のセル領域から
前記第３方向に沿って前記半導体基板の内部に位置する
第１底面に向けて形成されており、前記セル領域に隣接
するターミナル領域と前記セル領域との境界に位置する
一端部を有すると共に、前記第１主面から前記第１底面
迄の第１深さを有する第２導電型のベース層と、前記境
界において前記ベース層の前記一端部と結合しつつ、前
記第１主面の前記ターミナル領域の内で、前記境界であ
る一端と前記境界から前記ターミナル領域内に第１方向
に沿って第１距離だけ離れた他端とで規定される領域か
ら、前記第３方向に沿って、前記半導体基板の前記内部
に位置する第４底面に向けて形成されており、前記第１
主面から前記第４底面迄の第４深さを有する前記第２導
電型のウエル層と、前記第１主面の前記セル領域から前
記第３方向に沿って前記ベース層を貫通しつつ前記半導
体基板の前記内部に位置する第２底面にまで形成されて
おり、前記第１主面から前記第２底面迄の第２深さを有
する第１トレンチと、前記第１トレンチの前記第２底面
上及び側面上に全面的に形成された第１ゲート絶縁膜
と、前記第２主面上に形成された第１主電極とを備え、
前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、前記第１深さは前記第２深さよりも小
さく、前記第２深さは前記第４深さよりも小さく、前記
ウエル層は、前記ベース層の前記第１底面の内で前記境
界と前記境界から前記第１方向に沿って第５距離だけ離
れた箇所とで挟まれた部分から前記ウエル層の前記第４
底面に向けて前記半導体基板の前記内部に形成されたベ
ース層被覆部分を更に有しており、前記第１トレンチは
複数の第１部分及び複数の第２部分を有しており、前記
複数の第１部分は前記第１及び第３方向に直交する第２
方向に沿って配列しており、前記複数の第１部分の各々
は、前記セル領域と前記ターミナル領域との前記境界に
位置する一端部を有し、前記第１方向に沿って前記一端
部に向けて延在しており、前記複数の第２部分の各々
は、前記複数の第１部分の内で隣り合う第１部分同士の
間に位置しており、前記第２方向に沿って延在して前記
隣り合う第１部分同士を互いに連結しており、前記絶縁
ゲート型半導体装置は、更に、前記第１主面の前記セル
領域の内で、前記隣り合う第１部分同士と、前記複数の
第２部分の内で前記隣り合う第１部分同士に対応する隣
り合う第２部分同士とで囲まれた各領域から、前記隣り
合う第１部分同士の側面上部及び前記隣り合う第２部分
同士の側面上部に沿って、前記ベース層内に向けて形成
された、前記第１導電型の複数の第２主電極領域と、前
記第１トレンチの上面よりも下部に位置する様に前記第
１トレンチ内に形成されて、前記第１ゲート絶縁膜を介
して前記第１トレンチを充填する第１ゲート制御電極
と、前記第１主面の内で、前記境界である一端と前記境
界から前記ターミナル領域内に前記第１方向に沿って前
記第１距離よりも短い第２距離だけ離れた他端とで規定
される領域から、前記第３方向に沿って、前記ウエル層
の内部に位置する第３底面にまで形成されており、前記
第１主面から前記第３底面迄の第３深さを有すると共
に、前記複数の第１部分の各々が有する前記一端部と連
結しつつ前記第２方向に沿って延在した第２トレンチ
と、前記第２トレンチの前記第３底面上及び側面上に全
面的に形成された第２ゲート絶縁膜と、前記第２トレン
チの上面よりも下部に位置する様に前記第２トレンチ内
に形成されて前記第２ゲート絶縁膜を介して前記第２ト
レンチを充填すると共に、前記複数の第１部分の各々が
有する前記一端部において前記第１ゲート制御電極と電
気的に接続された第２ゲート制御電極と、前記ベース層
の上面上、前記第１ゲート制御電極の上面上、前記第１
ゲート絶縁膜の上面上、前記第２ゲート制御電極の上面
上、前記第２ゲート絶縁膜の上面上、前記ウエル層の上
面上及び前記第１主面の前記ターミナル領域内で前記ウ
エル層の終端よりも外側の領域上に形成された絶縁層
と、前記複数の第２主電極領域の各々が有する上面の一
部、及び、前記ベース層の内で前記複数の第２主電極領
域の各々で囲まれた部分の上面を露出する様に、前記絶
縁層内に形成された複数の第１コンタクト部と、前記ベ
ース層の内で、前記第２トレンチの前記境界側の側面
と、前記隣り合う第１部分同士の側面と、前記複数の第
２部分の内で前記第２トレンチに対面した第２部分の側
面とで囲まれた各部分の一部上面を露出する様に、前記
絶縁層内に形成された複数の第２コンタクト部と、前記
複数の第１コンタクト部内、前記複数の第２コンタクト
部内、及び前記絶縁層の内で前記第１主面の前記セル領
域上に位置する部分の上に形成されており、前記境界か
ら前記第１方向に沿って前記第５距離よりも大きい第６
距離だけ離れた一端部を有し且つ前記第２方向に沿って
延在していると共に、前記複数の第２主電極領域の各々
及び前記ベース層と電気的に接続された第２主電極と、
前記第２ゲート制御電極の前記上面の一部を露出する様
に、前記絶縁層内に形成された第３コンタクト部と、前
記第３コンタクト部内、前記絶縁層の内で前記境界と前
記境界から前記セル領域側へ前記第１方向に沿って前記
第５距離よりも短い第３距離だけ離れた箇所とで規定さ
れる部分の上、及び、前記絶縁層の内で前記境界と前記
境界から前記ターミナル領域側へ前記第１方向に沿って
前記第１距離よりも大きい第４距離だけ離れた箇所とで
規定される部分の上に形成されており、前記第２方向に
沿って延在していると共に、前記第３コンタクト部を介
して前記第２ゲート制御電極と電気的に接続されたゲー
ト電極とを備えており、前記第３深さは前記第１深さよ
りも大きく、前記第４深さは前記第３深さよりも大きい
ことを特徴とする。
【００２６】請求項１１記載の発明は、請求項１０記載
の絶縁ゲート型半導体装置であって、前記第１主面の前
記ターミナル領域上に形成された前記絶縁層の内で、前
記ウエル層の前記終端よりも外側に位置し且つ少なくと
も前記ゲート電極の下方に位置する部分の内部に配設さ
れており、前記第２方向に沿って延在した第３ゲート制
御電極と、前記第３ゲート制御電極の上面の一部を露出
する様に前記絶縁層内に形成されており、前記ゲート電
極によって充填された第４コンタクト部とを更に備えて
おり、前記ゲート電極は、前記第４コンタクト部を介し
た前記第３ゲート制御電極との電気的接続をも有するこ
とを特徴とする。
の絶縁ゲート型半導体装置であって、前記第１主面の前
記ターミナル領域上に形成された前記絶縁層の内で、前
記ウエル層の前記終端よりも外側に位置し且つ少なくと
も前記ゲート電極の下方に位置する部分の内部に配設さ
れており、前記第２方向に沿って延在した第３ゲート制
御電極と、前記第３ゲート制御電極の上面の一部を露出
する様に前記絶縁層内に形成されており、前記ゲート電
極によって充填された第４コンタクト部とを更に備えて
おり、前記ゲート電極は、前記第４コンタクト部を介し
た前記第３ゲート制御電極との電気的接続をも有するこ
とを特徴とする。
【００２７】請求項１２記載の発明は、ＭＯＳトランジ
スタ構造を備える絶縁ゲート型半導体装置であって、第
３方向に関して対面し合う第１及び第２主面を有する第
１導電型の半導体基板と、前記第１主面のセル領域から
前記第３方向に沿って前記半導体基板の内部に位置する
第１底面に向けて形成されており、前記セル領域に隣接
するターミナル領域と前記セル領域との境界に位置する
一端部を有すると共に、前記第１主面から前記第１底面
迄の第１深さを有する第２導電型のベース層と、前記境
界において前記ベース層の前記一端部と結合しつつ、前
記第１主面の前記ターミナル領域の内で、前記境界であ
る一端と前記境界から前記ターミナル領域内に第１方向
に沿って第１距離だけ離れた他端とで規定される領域か
ら、前記第３方向に沿って、前記半導体基板の前記内部
に位置する第４底面に向けて形成されており、前記第１
主面から前記第４底面迄の第４深さを有する前記第２導
電型のウエル層と、前記第１主面の前記セル領域から前
記第３方向に沿って前記ベース層を貫通しつつ前記半導
体基板の前記内部に位置する第２底面にまで形成されて
おり、前記第１主面から前記第２底面迄の第２深さを有
する第１トレンチと、前記第１トレンチの前記第２底面
上及び側面上に全面的に形成された第１ゲート絶縁膜
と、前記第２主面上に形成された第１主電極とを備え、
前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、前記第１深さは前記第２深さよりも小
さく、前記第２深さは前記第４深さよりも小さく、前記
ウエル層は、前記ベース層の前記第２底面の内で前記境
界と前記境界から前記第１方向に沿って第８距離だけ離
れた箇所とで挟まれた部分から前記ウエル層の前記第４
底面に向けて前記半導体基板の前記内部に形成されたベ
ース層被覆部分を更に有しており、前記第１トレンチは
複数の第１部分及び複数の第２部分を有しており、前記
複数の第１部分は前記第１及び第３方向に直交する第２
方向に沿って配列しており、前記複数の第１部分の各々
は、前記セル領域と前記ターミナル領域との前記境界に
位置する一端部を有し、前記第１方向に沿って前記一端
部に向けて延在しており、前記複数の第２部分の各々
は、前記複数の第１部分の内で隣り合う第１部分同士の
間に位置しており、前記第２方向に沿って延在して前記
隣り合う第１部分同士を互いに連結しており、前記絶縁
ゲート型半導体装置は、更に、前記第１主面の前記セル
領域の内で、前記隣り合う第１部分同士と、前記複数の
第２部分の内で前記隣り合う第１部分同士に対応する隣
り合う第２部分同士とで囲まれた各領域から、前記隣り
合う第１部分同士の側面上部及び前記隣り合う第２部分
同士の側面上部に沿って、前記ベース層内に向けて形成
された、前記第１導電型の複数の第２主電極領域と、前
記第１トレンチの上面よりも下部に位置する様に前記第
１トレンチ内に形成されて、前記第１ゲート絶縁膜を介
して前記第１トレンチを充填する第１ゲート制御電極
と、前記第１主面の内で、前記境界である一端と前記境
界から前記ターミナル領域内に前記第１方向に沿って前
記第１距離よりも短い第２距離だけ離れた他端とで規定
される領域から、前記第３方向に沿って、前記ウエル層
の内部に位置する第３底面にまで形成されており、前記
第１主面から前記第３底面迄の第３深さを有すると共
に、前記複数の第１部分の各々が有する前記一端部と連
結しつつ前記第２方向に沿って延在した第２トレンチ
と、前記第２トレンチの前記第３底面上及び側面上に全
面的に形成された第２ゲート絶縁膜と、前記第２トレン
チの上面よりも下部に位置する様に前記第２トレンチ内
に形成されて前記第２ゲート絶縁膜を介して前記第２ト
レンチを充填すると共に、前記複数の第１部分の各々が
有する前記一端部において前記第１ゲート制御電極と電
気的に接続された第２ゲート制御電極と、前記ベース層
の上面上、前記第１ゲート制御電極の上面上、前記第１
ゲート絶縁膜の上面上、前記第２ゲート制御電極の上面
上、前記第２ゲート絶縁膜の上面上、前記ウエル層の上
面上及び前記第１主面の前記ターミナル領域内で前記ウ
エル層の終端よりも外側の領域上に形成された絶縁層
と、前記複数の第２主電極領域の各々が有する上面の一
部、及び、前記ベース層の内で前記複数の第２主電極領
域の各々で囲まれた部分の上面を露出する様に、前記絶
縁層内に形成された複数の第１コンタクト部と、前記ベ
ース層の内で、前記第２トレンチの前記境界側の側面
と、前記隣り合う第１部分同士の側面と、前記複数の第
２部分の内で前記第２トレンチに対面した第２部分の側
面とで囲まれた各部分の一部上面を露出する様に、前記
絶縁層内に形成された複数の第２コンタクト部と、前記
複数の第１コンタクト部内、前記複数の第２コンタクト
部内、及び前記絶縁層の内で前記第１主面の前記セル領
域上に位置する部分の上に形成されており、前記境界か
ら前記第１方向に沿って前記第８距離よりも長い第７距
離だけ離れた一端部を有し且つ前記第２方向に沿って延
在していると共に、前記複数の第２主電極領域の各々及
び前記ベース層と電気的に接続された第２主電極用第１
電極層と、前記第２ゲート制御電極の前記上面の一部を
露出する様に、前記絶縁層内に形成された第３コンタク
ト部と、前記第３コンタクト部内、前記絶縁層の内で前
記境界と前記境界から前記セル領域側へ前記第１方向に
沿って前記第８距離よりも短い第３距離だけ離れた箇所
とで規定される部分の上、及び、前記絶縁層の内で前記
境界と前記境界から前記ターミナル領域側へ前記第１方
向に沿って前記第１距離よりも短い第４距離だけ離れた
箇所とで規定される部分の上に形成されており、前記第
２方向に沿って延在していると共に、前記第３コンタク
ト部を介して前記第２ゲート制御電極と電気的に接続さ
れたゲート電極と、前記ウエル層の内で、前記境界から
前記ターミナル領域側へ向けて前記第１方向に沿って前
記第１距離よりも短く且つ前記第４距離よりも長い第５
距離だけ離れた箇所と、前記境界から前記第１距離だけ
離れた前記ウエル層の前記他端とで挟まれた部分の一部
上面を露出する様に、前記絶縁層内に形成された第４コ
ンタクト部と、前記第４コンタクト部内、及び、前記絶
縁層の内で、前記境界から前記ターミナル領域側へ向け
て前記第１方向に沿って前記第５距離だけ離れた前記箇
所と、前記境界から前記ターミナル領域側へ向けて前記
第１方向に沿って前記第１距離よりも長い第６距離だけ
離れた箇所とで規定される部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記第４コ
ンタクト部を介して前記ウエル層と電気的に接続された
第２主電極用第２電極層とを備えており、前記第２主電
極用第１電極層及び前記第２主電極用第２電極層の前記
第２方向における長さは共に前記ゲート電極の前記第２
方向における長さよりも大きく、前記絶縁ゲート型半導
体装置は、前記ゲート電極の前記第２方向における一端
部から前記第２方向に関して所定の距離だけ離れ且つ前
記第１方向に沿って延在した側面を有しており、前記第
２主電極用第１電極層の前記一端部と前記境界から前記
ターミナル領域側へ向けて前記第１方向に沿って前記第
５距離だけ離れた前記箇所とで規定される前記絶縁層の
部分上に形成されており、前記第２主電極用第１電極層
及び前記第２主電極用第２電極層を互いに電気的に接続
する接続層を更に備えており、前記第３深さは前記第１
深さよりも大きく、前記第４深さは前記第３深さよりも
大きいことを特徴とする。
スタ構造を備える絶縁ゲート型半導体装置であって、第
３方向に関して対面し合う第１及び第２主面を有する第
１導電型の半導体基板と、前記第１主面のセル領域から
前記第３方向に沿って前記半導体基板の内部に位置する
第１底面に向けて形成されており、前記セル領域に隣接
するターミナル領域と前記セル領域との境界に位置する
一端部を有すると共に、前記第１主面から前記第１底面
迄の第１深さを有する第２導電型のベース層と、前記境
界において前記ベース層の前記一端部と結合しつつ、前
記第１主面の前記ターミナル領域の内で、前記境界であ
る一端と前記境界から前記ターミナル領域内に第１方向
に沿って第１距離だけ離れた他端とで規定される領域か
ら、前記第３方向に沿って、前記半導体基板の前記内部
に位置する第４底面に向けて形成されており、前記第１
主面から前記第４底面迄の第４深さを有する前記第２導
電型のウエル層と、前記第１主面の前記セル領域から前
記第３方向に沿って前記ベース層を貫通しつつ前記半導
体基板の前記内部に位置する第２底面にまで形成されて
おり、前記第１主面から前記第２底面迄の第２深さを有
する第１トレンチと、前記第１トレンチの前記第２底面
上及び側面上に全面的に形成された第１ゲート絶縁膜
と、前記第２主面上に形成された第１主電極とを備え、
前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、前記第１深さは前記第２深さよりも小
さく、前記第２深さは前記第４深さよりも小さく、前記
ウエル層は、前記ベース層の前記第２底面の内で前記境
界と前記境界から前記第１方向に沿って第８距離だけ離
れた箇所とで挟まれた部分から前記ウエル層の前記第４
底面に向けて前記半導体基板の前記内部に形成されたベ
ース層被覆部分を更に有しており、前記第１トレンチは
複数の第１部分及び複数の第２部分を有しており、前記
複数の第１部分は前記第１及び第３方向に直交する第２
方向に沿って配列しており、前記複数の第１部分の各々
は、前記セル領域と前記ターミナル領域との前記境界に
位置する一端部を有し、前記第１方向に沿って前記一端
部に向けて延在しており、前記複数の第２部分の各々
は、前記複数の第１部分の内で隣り合う第１部分同士の
間に位置しており、前記第２方向に沿って延在して前記
隣り合う第１部分同士を互いに連結しており、前記絶縁
ゲート型半導体装置は、更に、前記第１主面の前記セル
領域の内で、前記隣り合う第１部分同士と、前記複数の
第２部分の内で前記隣り合う第１部分同士に対応する隣
り合う第２部分同士とで囲まれた各領域から、前記隣り
合う第１部分同士の側面上部及び前記隣り合う第２部分
同士の側面上部に沿って、前記ベース層内に向けて形成
された、前記第１導電型の複数の第２主電極領域と、前
記第１トレンチの上面よりも下部に位置する様に前記第
１トレンチ内に形成されて、前記第１ゲート絶縁膜を介
して前記第１トレンチを充填する第１ゲート制御電極
と、前記第１主面の内で、前記境界である一端と前記境
界から前記ターミナル領域内に前記第１方向に沿って前
記第１距離よりも短い第２距離だけ離れた他端とで規定
される領域から、前記第３方向に沿って、前記ウエル層
の内部に位置する第３底面にまで形成されており、前記
第１主面から前記第３底面迄の第３深さを有すると共
に、前記複数の第１部分の各々が有する前記一端部と連
結しつつ前記第２方向に沿って延在した第２トレンチ
と、前記第２トレンチの前記第３底面上及び側面上に全
面的に形成された第２ゲート絶縁膜と、前記第２トレン
チの上面よりも下部に位置する様に前記第２トレンチ内
に形成されて前記第２ゲート絶縁膜を介して前記第２ト
レンチを充填すると共に、前記複数の第１部分の各々が
有する前記一端部において前記第１ゲート制御電極と電
気的に接続された第２ゲート制御電極と、前記ベース層
の上面上、前記第１ゲート制御電極の上面上、前記第１
ゲート絶縁膜の上面上、前記第２ゲート制御電極の上面
上、前記第２ゲート絶縁膜の上面上、前記ウエル層の上
面上及び前記第１主面の前記ターミナル領域内で前記ウ
エル層の終端よりも外側の領域上に形成された絶縁層
と、前記複数の第２主電極領域の各々が有する上面の一
部、及び、前記ベース層の内で前記複数の第２主電極領
域の各々で囲まれた部分の上面を露出する様に、前記絶
縁層内に形成された複数の第１コンタクト部と、前記ベ
ース層の内で、前記第２トレンチの前記境界側の側面
と、前記隣り合う第１部分同士の側面と、前記複数の第
２部分の内で前記第２トレンチに対面した第２部分の側
面とで囲まれた各部分の一部上面を露出する様に、前記
絶縁層内に形成された複数の第２コンタクト部と、前記
複数の第１コンタクト部内、前記複数の第２コンタクト
部内、及び前記絶縁層の内で前記第１主面の前記セル領
域上に位置する部分の上に形成されており、前記境界か
ら前記第１方向に沿って前記第８距離よりも長い第７距
離だけ離れた一端部を有し且つ前記第２方向に沿って延
在していると共に、前記複数の第２主電極領域の各々及
び前記ベース層と電気的に接続された第２主電極用第１
電極層と、前記第２ゲート制御電極の前記上面の一部を
露出する様に、前記絶縁層内に形成された第３コンタク
ト部と、前記第３コンタクト部内、前記絶縁層の内で前
記境界と前記境界から前記セル領域側へ前記第１方向に
沿って前記第８距離よりも短い第３距離だけ離れた箇所
とで規定される部分の上、及び、前記絶縁層の内で前記
境界と前記境界から前記ターミナル領域側へ前記第１方
向に沿って前記第１距離よりも短い第４距離だけ離れた
箇所とで規定される部分の上に形成されており、前記第
２方向に沿って延在していると共に、前記第３コンタク
ト部を介して前記第２ゲート制御電極と電気的に接続さ
れたゲート電極と、前記ウエル層の内で、前記境界から
前記ターミナル領域側へ向けて前記第１方向に沿って前
記第１距離よりも短く且つ前記第４距離よりも長い第５
距離だけ離れた箇所と、前記境界から前記第１距離だけ
離れた前記ウエル層の前記他端とで挟まれた部分の一部
上面を露出する様に、前記絶縁層内に形成された第４コ
ンタクト部と、前記第４コンタクト部内、及び、前記絶
縁層の内で、前記境界から前記ターミナル領域側へ向け
て前記第１方向に沿って前記第５距離だけ離れた前記箇
所と、前記境界から前記ターミナル領域側へ向けて前記
第１方向に沿って前記第１距離よりも長い第６距離だけ
離れた箇所とで規定される部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記第４コ
ンタクト部を介して前記ウエル層と電気的に接続された
第２主電極用第２電極層とを備えており、前記第２主電
極用第１電極層及び前記第２主電極用第２電極層の前記
第２方向における長さは共に前記ゲート電極の前記第２
方向における長さよりも大きく、前記絶縁ゲート型半導
体装置は、前記ゲート電極の前記第２方向における一端
部から前記第２方向に関して所定の距離だけ離れ且つ前
記第１方向に沿って延在した側面を有しており、前記第
２主電極用第１電極層の前記一端部と前記境界から前記
ターミナル領域側へ向けて前記第１方向に沿って前記第
５距離だけ離れた前記箇所とで規定される前記絶縁層の
部分上に形成されており、前記第２主電極用第１電極層
及び前記第２主電極用第２電極層を互いに電気的に接続
する接続層を更に備えており、前記第３深さは前記第１
深さよりも大きく、前記第４深さは前記第３深さよりも
大きいことを特徴とする。
【００２８】請求項１３記載の発明は、ＭＯＳトランジ
スタ構造を備える絶縁ゲート型半導体装置であって、第
３方向に関して対面し合う第１及び第２主面を有する第
１導電型の半導体基板と、前記第１主面のセル領域から
前記第３方向に沿って前記半導体基板の内部に位置する
第１底面に向けて形成されており、前記セル領域に隣接
するターミナル領域と前記セル領域との境界に位置する
一端部を有すると共に、前記第１主面から前記第１底面
迄の第１深さを有する第２導電型のベース層と、前記第
１主面の前記セル領域から前記第３方向に沿って前記ベ
ース層を貫通しつつ前記半導体基板の前記内部に位置す
る第２底面にまで形成されており、前記第１主面から前
記第２底面迄の第２深さを有する第１トレンチと、前記
第１トレンチの前記第２底面上及び側面上に全面的に形
成された第１ゲート絶縁膜と、前記第２主面上に形成さ
れた第１主電極とを備え、前記第１方向は前記第１主面
に平行で且つ前記第３方向に直交しており、前記第１深
さは前記第２深さよりも小さく、前記第１トレンチは複
数の第１部分及び複数の第２部分を有しており、前記複
数の第１部分は前記第１及び第３方向に直交する第２方
向に沿って配列しており、前記複数の第１部分の各々
は、前記セル領域と前記ターミナル領域との前記境界に
位置する一端部を有し、前記第１方向に沿って前記一端
部に向けて延在しており、前記複数の第２部分の各々
は、前記複数の第１部分の内で隣り合う第１部分同士の
間に位置しており、前記第２方向に沿って延在して前記
隣り合う第１部分同士を互いに連結しており、前記絶縁
ゲート型半導体装置は、更に、前記第１主面の前記セル
領域の内で、前記隣り合う第１部分同士と、前記複数の
第２部分の内で前記隣り合う第１部分同士に対応する隣
り合う第２部分同士とで囲まれた各領域から、前記隣り
合う第１部分同士の側面上部及び前記隣り合う第２部分
同士の側面上部に沿って、前記ベース層内に向けて形成
された、前記第１導電型の複数の第２主電極領域と、前
記第１トレンチの上面よりも下部に位置する様に前記第
１トレンチ内に形成されて、前記第１ゲート絶縁膜を介
して前記第１トレンチを充填する第１ゲート制御電極
と、前記第１主面の内で、前記境界である一端と前記境
界から前記ターミナル領域内に前記第１方向に沿って第
１距離だけ離れた他端とで規定される領域から、前記第
３方向に沿って、前記半導体基板の前記内部に位置する
第３底面にまで形成されており、前記第１主面から前記
第３底面迄の第３深さを有すると共に、前記複数の第１
部分の各々が有する前記一端部と連結しつつ前記第２方
向に沿って延在した第２トレンチと、前記第２トレンチ
の前記第３底面上及び側面上に全面的に形成された第２
ゲート絶縁膜と、前記第２トレンチの上面よりも下部に
位置する様に前記第２トレンチ内に形成されて前記第２
ゲート絶縁膜を介して前記第２トレンチを充填すると共
に、前記複数の第１部分の各々が有する前記一端部にお
いて前記第１ゲート制御電極と電気的に接続された第２
ゲート制御電極と、前記ベース層の上面上、前記第１ゲ
ート制御電極の上面上、前記第１ゲート絶縁膜の上面
上、前記第２ゲート制御電極の上面上、前記第２ゲート
絶縁膜の上面上、及び前記第２トレンチの前記側面の内
で前記ターミナル領域側の側面の外側に位置する前記第
１主面上に、形成された絶縁層と、前記複数の第２主電
極領域の各々が有する上面の一部、及び、前記ベース層
の内で前記複数の第２主電極領域の各々で囲まれた部分
の上面を露出する様に、前記絶縁層内に形成された複数
の第１コンタクト部と、前記ベース層の内で、前記第２
トレンチの前記境界側の側面と、前記隣り合う第１部分
同士の側面と、前記複数の第２部分の内で前記第２トレ
ンチに対面した第２部分の側面とで囲まれた各部分の一
部上面を露出する様に、前記絶縁層内に形成された複数
の第２コンタクト部と、前記複数の第１コンタクト部
内、前記複数の第２コンタクト部内、及び前記絶縁層の
内で前記第１主面の前記セル領域上に位置する部分の上
に形成されており、前記境界から前記第１方向に沿って
第４距離だけ離れた一端部を有し且つ前記第２方向に沿
って延在していると共に、前記複数の第２主電極領域の
各々及び前記ベース層と電気的に接続された第２主電極
と、前記第２ゲート制御電極の前記上面の一部を露出す
る様に、前記絶縁層内に形成された第３コンタクト部
と、前記第３コンタクト部内、前記絶縁層の内で前記境
界と前記境界から前記セル領域側へ前記第１方向に沿っ
て前記第４距離よりも短い第３距離だけ離れた箇所とで
規定される部分の上、及び、前記絶縁層の内で前記境界
と前記境界から前記ターミナル領域側へ前記第１方向に
沿って前記第１距離よりも長い第２距離だけ離れた箇所
とで規定される部分の上に形成されており、前記第２方
向に沿って延在していると共に、前記第３コンタクト部
を介して前記第２ゲート制御電極と電気的に接続された
ゲート電極とを備えており、前記第３深さは前記第１深
さよりも大きく、前記第２トレンチの前記ターミナル領
域側側面と、前記境界から前記ターミナル領域側へ前記
第１方向に沿って前記第２距離だけ離れた前記箇所とで
規定される、前記ゲート電極の直下に位置する前記半導
体基板の部分には、前記第２導電型の半導体層が一切形
成されていないことを特徴とする。
スタ構造を備える絶縁ゲート型半導体装置であって、第
３方向に関して対面し合う第１及び第２主面を有する第
１導電型の半導体基板と、前記第１主面のセル領域から
前記第３方向に沿って前記半導体基板の内部に位置する
第１底面に向けて形成されており、前記セル領域に隣接
するターミナル領域と前記セル領域との境界に位置する
一端部を有すると共に、前記第１主面から前記第１底面
迄の第１深さを有する第２導電型のベース層と、前記第
１主面の前記セル領域から前記第３方向に沿って前記ベ
ース層を貫通しつつ前記半導体基板の前記内部に位置す
る第２底面にまで形成されており、前記第１主面から前
記第２底面迄の第２深さを有する第１トレンチと、前記
第１トレンチの前記第２底面上及び側面上に全面的に形
成された第１ゲート絶縁膜と、前記第２主面上に形成さ
れた第１主電極とを備え、前記第１方向は前記第１主面
に平行で且つ前記第３方向に直交しており、前記第１深
さは前記第２深さよりも小さく、前記第１トレンチは複
数の第１部分及び複数の第２部分を有しており、前記複
数の第１部分は前記第１及び第３方向に直交する第２方
向に沿って配列しており、前記複数の第１部分の各々
は、前記セル領域と前記ターミナル領域との前記境界に
位置する一端部を有し、前記第１方向に沿って前記一端
部に向けて延在しており、前記複数の第２部分の各々
は、前記複数の第１部分の内で隣り合う第１部分同士の
間に位置しており、前記第２方向に沿って延在して前記
隣り合う第１部分同士を互いに連結しており、前記絶縁
ゲート型半導体装置は、更に、前記第１主面の前記セル
領域の内で、前記隣り合う第１部分同士と、前記複数の
第２部分の内で前記隣り合う第１部分同士に対応する隣
り合う第２部分同士とで囲まれた各領域から、前記隣り
合う第１部分同士の側面上部及び前記隣り合う第２部分
同士の側面上部に沿って、前記ベース層内に向けて形成
された、前記第１導電型の複数の第２主電極領域と、前
記第１トレンチの上面よりも下部に位置する様に前記第
１トレンチ内に形成されて、前記第１ゲート絶縁膜を介
して前記第１トレンチを充填する第１ゲート制御電極
と、前記第１主面の内で、前記境界である一端と前記境
界から前記ターミナル領域内に前記第１方向に沿って第
１距離だけ離れた他端とで規定される領域から、前記第
３方向に沿って、前記半導体基板の前記内部に位置する
第３底面にまで形成されており、前記第１主面から前記
第３底面迄の第３深さを有すると共に、前記複数の第１
部分の各々が有する前記一端部と連結しつつ前記第２方
向に沿って延在した第２トレンチと、前記第２トレンチ
の前記第３底面上及び側面上に全面的に形成された第２
ゲート絶縁膜と、前記第２トレンチの上面よりも下部に
位置する様に前記第２トレンチ内に形成されて前記第２
ゲート絶縁膜を介して前記第２トレンチを充填すると共
に、前記複数の第１部分の各々が有する前記一端部にお
いて前記第１ゲート制御電極と電気的に接続された第２
ゲート制御電極と、前記ベース層の上面上、前記第１ゲ
ート制御電極の上面上、前記第１ゲート絶縁膜の上面
上、前記第２ゲート制御電極の上面上、前記第２ゲート
絶縁膜の上面上、及び前記第２トレンチの前記側面の内
で前記ターミナル領域側の側面の外側に位置する前記第
１主面上に、形成された絶縁層と、前記複数の第２主電
極領域の各々が有する上面の一部、及び、前記ベース層
の内で前記複数の第２主電極領域の各々で囲まれた部分
の上面を露出する様に、前記絶縁層内に形成された複数
の第１コンタクト部と、前記ベース層の内で、前記第２
トレンチの前記境界側の側面と、前記隣り合う第１部分
同士の側面と、前記複数の第２部分の内で前記第２トレ
ンチに対面した第２部分の側面とで囲まれた各部分の一
部上面を露出する様に、前記絶縁層内に形成された複数
の第２コンタクト部と、前記複数の第１コンタクト部
内、前記複数の第２コンタクト部内、及び前記絶縁層の
内で前記第１主面の前記セル領域上に位置する部分の上
に形成されており、前記境界から前記第１方向に沿って
第４距離だけ離れた一端部を有し且つ前記第２方向に沿
って延在していると共に、前記複数の第２主電極領域の
各々及び前記ベース層と電気的に接続された第２主電極
と、前記第２ゲート制御電極の前記上面の一部を露出す
る様に、前記絶縁層内に形成された第３コンタクト部
と、前記第３コンタクト部内、前記絶縁層の内で前記境
界と前記境界から前記セル領域側へ前記第１方向に沿っ
て前記第４距離よりも短い第３距離だけ離れた箇所とで
規定される部分の上、及び、前記絶縁層の内で前記境界
と前記境界から前記ターミナル領域側へ前記第１方向に
沿って前記第１距離よりも長い第２距離だけ離れた箇所
とで規定される部分の上に形成されており、前記第２方
向に沿って延在していると共に、前記第３コンタクト部
を介して前記第２ゲート制御電極と電気的に接続された
ゲート電極とを備えており、前記第３深さは前記第１深
さよりも大きく、前記第２トレンチの前記ターミナル領
域側側面と、前記境界から前記ターミナル領域側へ前記
第１方向に沿って前記第２距離だけ離れた前記箇所とで
規定される、前記ゲート電極の直下に位置する前記半導
体基板の部分には、前記第２導電型の半導体層が一切形
成されていないことを特徴とする。
【００２９】請求項１４記載の発明は、請求項１３記載
の絶縁ゲート型半導体装置であって、前記第１主面の前
記ターミナル領域上に形成された前記絶縁層の内で、前
記第２トレンチの前記ターミナル領域側側面よりも外側
に位置し且つ少なくとも前記ゲート電極の下方に位置す
る部分の内部に配設されており、前記第２方向に沿って
延在した第３ゲート制御電極と、前記第３ゲート制御電
極の上面の一部を露出する様に前記絶縁層内に形成され
ており、前記ゲート電極によって充填された第４コンタ
クト部とを更に備えており、前記ゲート電極は、前記第
４コンタクト部を介した前記第３ゲート制御電極との電
気的接続をも有することを特徴とする。
の絶縁ゲート型半導体装置であって、前記第１主面の前
記ターミナル領域上に形成された前記絶縁層の内で、前
記第２トレンチの前記ターミナル領域側側面よりも外側
に位置し且つ少なくとも前記ゲート電極の下方に位置す
る部分の内部に配設されており、前記第２方向に沿って
延在した第３ゲート制御電極と、前記第３ゲート制御電
極の上面の一部を露出する様に前記絶縁層内に形成され
ており、前記ゲート電極によって充填された第４コンタ
クト部とを更に備えており、前記ゲート電極は、前記第
４コンタクト部を介した前記第３ゲート制御電極との電
気的接続をも有することを特徴とする。
【００３０】請求項１５記載の発明は、ＭＯＳトランジ
スタ構造を備える絶縁ゲート型半導体装置であって、第
３方向に関して対面し合う第１及び第２主面を有する第
１導電型の半導体基板と、前記第１主面の内で、セル領
域、及び、前記セル領域に隣接するターミナル領域と前
記セル領域との境界である一端と前記境界から前記ター
ミナル領域内に第１方向に沿って第１距離だけ離れた他
端とで規定される領域から、前記第３方向に沿って、前
記半導体基板の内部に向けて形成された、第２導電型の
ベース層と、前記第１主面の前記セル領域から前記第３
方向に沿って前記ベース層を貫通しつつ前記半導体基板
の前記内部にまで形成されたトレンチと、前記トレンチ
の底面上及び側面上に全面的に形成されたゲート絶縁膜
と、前記第２主面上に形成された第１主電極とを備え、
前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、前記第１主面から前記ベース層の底面
迄の第１深さは、前記第１主面から前記トレンチの前記
底面迄の第２深さよりも小さく、前記トレンチは複数の
第１部分及び複数の第２部分を有しており、前記複数の
第１部分は前記第１及び第３方向に直交する第２方向に
沿って配列しており、前記複数の第１部分の各々は、前
記セル領域と前記ターミナル領域との前記境界に位置す
る一端部を有し、前記第１方向に沿って前記一端部に向
けて延在しており、前記複数の第２部分の各々は、前記
複数の第１部分の内で隣り合う第１部分同士の間に位置
しており、前記第２方向に沿って延在して前記隣り合う
第１部分同士を互いに連結しており、前記絶縁ゲート型
半導体装置は、更に、前記第１主面の前記セル領域の内
で、前記隣り合う第１部分同士と、前記複数の第２部分
の内で前記隣り合う第１部分同士に対応する隣り合う第
２部分同士とで囲まれた各領域から、前記隣り合う第１
部分同士の側面上部及び前記隣り合う第２部分同士の側
面上部に沿って、前記ベース層内に向けて形成された、
前記第１導電型の複数の第２主電極領域と、前記トレン
チの上面よりも下部に位置する様に前記トレンチ内に形
成されて、前記ゲート絶縁膜を介して前記トレンチを充
填するゲート制御電極と、前記ベース層の上面上、前記
ゲート制御電極の上面上、前記ゲート絶縁膜の上面上、
及び前記第１主面の前記ターミナル領域内で前記ベース
層の終端よりも外側の領域上に形成された絶縁層と、前
記複数の第２主電極領域の各々が有する上面の一部、及
び、前記ベース層の内で前記複数の第２主電極領域の各
々で囲まれた部分の上面を露出する様に、前記絶縁層内
に形成された複数の第１コンタクト部と、前記ベース層
の内で、前記境界と、前記隣り合う第１部分同士の側面
と、前記複数の第２部分の内で前記境界に対面した第２
部分の側面とで規定される各部分の一部上面を露出する
様に、前記絶縁層内に形成された複数の第２コンタクト
部と、前記複数の第１コンタクト部内、前記複数の第２
コンタクト部内、及び前記絶縁層の内で前記第１主面の
前記セル領域上に位置する部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記複数の
第２主電極領域の各々及び前記ベース層と電気的に接続
された第２主電極と、前記複数の第１部分の各々を充填
する前記ゲート制御電極の各部における上面の内で、前
記境界から前記第１方向に沿って第４距離だけ離れた第
１箇所と、前記境界から前記第１方向に沿って前記第４
距離よりも長い第５距離だけ離れた第２箇所とで挟まれ
た部分を露出する様に、前記複数の第１部分の各々毎に
前記絶縁層内に形成された複数の第３コンタクト部と、
前記複数の第３コンタクト部の各々内、前記絶縁層の内
で前記境界と前記境界から前記セル領域側へ前記第１方
向に沿って前記第５距離よりも長い第３距離だけ離れた
箇所とで規定される部分の上、及び、前記絶縁層の内で
前記境界と前記境界から前記ターミナル領域側へ前記第
１方向に沿って前記第１距離よりも大きい第２距離だけ
離れた箇所とで規定される部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記複数の
第３コンタクト部を介して前記ゲート制御電極と電気的
に接続されたゲート電極とを備えることを特徴とする。
スタ構造を備える絶縁ゲート型半導体装置であって、第
３方向に関して対面し合う第１及び第２主面を有する第
１導電型の半導体基板と、前記第１主面の内で、セル領
域、及び、前記セル領域に隣接するターミナル領域と前
記セル領域との境界である一端と前記境界から前記ター
ミナル領域内に第１方向に沿って第１距離だけ離れた他
端とで規定される領域から、前記第３方向に沿って、前
記半導体基板の内部に向けて形成された、第２導電型の
ベース層と、前記第１主面の前記セル領域から前記第３
方向に沿って前記ベース層を貫通しつつ前記半導体基板
の前記内部にまで形成されたトレンチと、前記トレンチ
の底面上及び側面上に全面的に形成されたゲート絶縁膜
と、前記第２主面上に形成された第１主電極とを備え、
前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、前記第１主面から前記ベース層の底面
迄の第１深さは、前記第１主面から前記トレンチの前記
底面迄の第２深さよりも小さく、前記トレンチは複数の
第１部分及び複数の第２部分を有しており、前記複数の
第１部分は前記第１及び第３方向に直交する第２方向に
沿って配列しており、前記複数の第１部分の各々は、前
記セル領域と前記ターミナル領域との前記境界に位置す
る一端部を有し、前記第１方向に沿って前記一端部に向
けて延在しており、前記複数の第２部分の各々は、前記
複数の第１部分の内で隣り合う第１部分同士の間に位置
しており、前記第２方向に沿って延在して前記隣り合う
第１部分同士を互いに連結しており、前記絶縁ゲート型
半導体装置は、更に、前記第１主面の前記セル領域の内
で、前記隣り合う第１部分同士と、前記複数の第２部分
の内で前記隣り合う第１部分同士に対応する隣り合う第
２部分同士とで囲まれた各領域から、前記隣り合う第１
部分同士の側面上部及び前記隣り合う第２部分同士の側
面上部に沿って、前記ベース層内に向けて形成された、
前記第１導電型の複数の第２主電極領域と、前記トレン
チの上面よりも下部に位置する様に前記トレンチ内に形
成されて、前記ゲート絶縁膜を介して前記トレンチを充
填するゲート制御電極と、前記ベース層の上面上、前記
ゲート制御電極の上面上、前記ゲート絶縁膜の上面上、
及び前記第１主面の前記ターミナル領域内で前記ベース
層の終端よりも外側の領域上に形成された絶縁層と、前
記複数の第２主電極領域の各々が有する上面の一部、及
び、前記ベース層の内で前記複数の第２主電極領域の各
々で囲まれた部分の上面を露出する様に、前記絶縁層内
に形成された複数の第１コンタクト部と、前記ベース層
の内で、前記境界と、前記隣り合う第１部分同士の側面
と、前記複数の第２部分の内で前記境界に対面した第２
部分の側面とで規定される各部分の一部上面を露出する
様に、前記絶縁層内に形成された複数の第２コンタクト
部と、前記複数の第１コンタクト部内、前記複数の第２
コンタクト部内、及び前記絶縁層の内で前記第１主面の
前記セル領域上に位置する部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記複数の
第２主電極領域の各々及び前記ベース層と電気的に接続
された第２主電極と、前記複数の第１部分の各々を充填
する前記ゲート制御電極の各部における上面の内で、前
記境界から前記第１方向に沿って第４距離だけ離れた第
１箇所と、前記境界から前記第１方向に沿って前記第４
距離よりも長い第５距離だけ離れた第２箇所とで挟まれ
た部分を露出する様に、前記複数の第１部分の各々毎に
前記絶縁層内に形成された複数の第３コンタクト部と、
前記複数の第３コンタクト部の各々内、前記絶縁層の内
で前記境界と前記境界から前記セル領域側へ前記第１方
向に沿って前記第５距離よりも長い第３距離だけ離れた
箇所とで規定される部分の上、及び、前記絶縁層の内で
前記境界と前記境界から前記ターミナル領域側へ前記第
１方向に沿って前記第１距離よりも大きい第２距離だけ
離れた箇所とで規定される部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記複数の
第３コンタクト部を介して前記ゲート制御電極と電気的
に接続されたゲート電極とを備えることを特徴とする。
【００３１】請求項１６記載の発明は、請求項１５記載
の絶縁ゲート型半導体装置であって、前記ゲート制御電
極を第１ゲート制御電極と定義するとき、前記第１主面
の前記ターミナル領域上に形成された前記絶縁層の内
で、前記ベース層の前記終端よりも外側に位置し且つ少
なくとも前記ゲート電極の下方に位置する部分の内部に
配設されており、前記第２方向に沿って延在した第２ゲ
ート制御電極と、前記第２ゲート制御電極の上面の一部
を露出する様に前記絶縁層内に形成されており、前記ゲ
ート電極によって充填された第４コンタクト部とを更に
備えており、前記ゲート電極は、前記第４コンタクト部
を介した前記第２ゲート制御電極との電気的接続をも有
することを特徴とする。
の絶縁ゲート型半導体装置であって、前記ゲート制御電
極を第１ゲート制御電極と定義するとき、前記第１主面
の前記ターミナル領域上に形成された前記絶縁層の内
で、前記ベース層の前記終端よりも外側に位置し且つ少
なくとも前記ゲート電極の下方に位置する部分の内部に
配設されており、前記第２方向に沿って延在した第２ゲ
ート制御電極と、前記第２ゲート制御電極の上面の一部
を露出する様に前記絶縁層内に形成されており、前記ゲ
ート電極によって充填された第４コンタクト部とを更に
備えており、前記ゲート電極は、前記第４コンタクト部
を介した前記第２ゲート制御電極との電気的接続をも有
することを特徴とする。
【００３２】請求項１７記載の発明は、ゲート配線構造
の製造方法であって、（ａ）第１導電型の半導体基板の
主面から第３方向に沿って前記半導体基板の内部にまで
第２導電型のベース層を形成する工程と、（ｂ）前記ベ
ース層を貫通しつつ、前記主面に平行で且つ前記第３方
向に直交する第１方向に向けて延在しており、前記半導
体基板の前記内部に底面を有する第１トレンチと、前記
ベース層を貫通しつつ、且つ、前記第１トレンチの前記
第１方向における一端部と連結しつつ前記第１方向及び
前記第３方向に直交する第２方向に向けて延在してお
り、前記半導体基板の前記内部に底面を有する第２トレ
ンチとを形成する工程と、（ｃ）前記第１トレンチの前
記底面上及び側面上に第１ゲート酸化膜を形成し、且
つ、前記第２トレンチの前記底面上及び側面上に第２ゲ
ート酸化膜を形成する工程と、（ｄ）前記第１ゲート酸
化膜を介して前記第１トレンチ内を充填する第１ゲート
制御電極と、前記第２ゲート酸化膜を介して前記第２ト
レンチ内を充填する第２ゲート制御電極とを形成する工
程と、（ｅ）前記第１ゲート制御電極の上面及び前記第
２ゲート制御電極の上面を被覆する絶縁層を前記半導体
基板の前記主面上に形成する工程と、（ｆ）前記第２ゲ
ート制御電極の前記上面を露出させるゲートコンタクト
部を前記絶縁層内に形成する工程と、（ｇ）前記ゲート
コンタクト部を充填すると共に、前記ベース層の前記第
１方向における終端部よりも外側に張り出した一端部を
有するゲート電極を前記絶縁層の上面上に形成する工程
とを備えたことを特徴とする。
の製造方法であって、（ａ）第１導電型の半導体基板の
主面から第３方向に沿って前記半導体基板の内部にまで
第２導電型のベース層を形成する工程と、（ｂ）前記ベ
ース層を貫通しつつ、前記主面に平行で且つ前記第３方
向に直交する第１方向に向けて延在しており、前記半導
体基板の前記内部に底面を有する第１トレンチと、前記
ベース層を貫通しつつ、且つ、前記第１トレンチの前記
第１方向における一端部と連結しつつ前記第１方向及び
前記第３方向に直交する第２方向に向けて延在してお
り、前記半導体基板の前記内部に底面を有する第２トレ
ンチとを形成する工程と、（ｃ）前記第１トレンチの前
記底面上及び側面上に第１ゲート酸化膜を形成し、且
つ、前記第２トレンチの前記底面上及び側面上に第２ゲ
ート酸化膜を形成する工程と、（ｄ）前記第１ゲート酸
化膜を介して前記第１トレンチ内を充填する第１ゲート
制御電極と、前記第２ゲート酸化膜を介して前記第２ト
レンチ内を充填する第２ゲート制御電極とを形成する工
程と、（ｅ）前記第１ゲート制御電極の上面及び前記第
２ゲート制御電極の上面を被覆する絶縁層を前記半導体
基板の前記主面上に形成する工程と、（ｆ）前記第２ゲ
ート制御電極の前記上面を露出させるゲートコンタクト
部を前記絶縁層内に形成する工程と、（ｇ）前記ゲート
コンタクト部を充填すると共に、前記ベース層の前記第
１方向における終端部よりも外側に張り出した一端部を
有するゲート電極を前記絶縁層の上面上に形成する工程
とを備えたことを特徴とする。
【００３３】請求項１８記載の発明は、請求項１７記載
のゲート配線構造の製造方法であって、前記工程（ｄ）
は、前記半導体基板の前記主面の内で前記ベース層の前
記終端部よりも外側に位置する部分の上に、絶縁酸化膜
を介して、第３ゲート制御電極を形成する工程を含んで
おり、前記工程（ｅ）で形成される前記絶縁層は前記第
３ゲート制御電極を被覆しており、前記工程（ｆ）は、
前記ゲート電極の前記一端部よりも内側に位置する前記
第３ゲート制御電極の上面部分を露出させる別のゲート
コンタクト部を前記絶縁層内に形成する工程を含んでお
り、前記工程（ｇ）で形成される前記ゲート電極は前記
別のゲートコンタクト部をも充填していることを特徴と
する。
のゲート配線構造の製造方法であって、前記工程（ｄ）
は、前記半導体基板の前記主面の内で前記ベース層の前
記終端部よりも外側に位置する部分の上に、絶縁酸化膜
を介して、第３ゲート制御電極を形成する工程を含んで
おり、前記工程（ｅ）で形成される前記絶縁層は前記第
３ゲート制御電極を被覆しており、前記工程（ｆ）は、
前記ゲート電極の前記一端部よりも内側に位置する前記
第３ゲート制御電極の上面部分を露出させる別のゲート
コンタクト部を前記絶縁層内に形成する工程を含んでお
り、前記工程（ｇ）で形成される前記ゲート電極は前記
別のゲートコンタクト部をも充填していることを特徴と
する。
【００３４】請求項１９記載の発明は、ゲート配線構造
の製造方法であって、（ａ）第１導電型の半導体基板の
主面から第３方向に沿って前記半導体基板の内部にまで
第２導電型のベース層を形成する工程と、（ｂ）前記ベ
ース層を貫通しつつ、前記主面に平行で且つ前記第３方
向に直交する第１方向に向けて延在しており、前記半導
体基板の前記内部に底面を有する第１トレンチと、前記
ベース層を貫通しつつ、且つ、前記第１トレンチの前記
第１方向における一端部と連結しつつ前記第１方向及び
前記第３方向に直交する第２方向に向けて延在してお
り、前記半導体基板の前記内部に底面を有する第２トレ
ンチとを形成する工程と、（ｃ）前記第１トレンチの前
記底面上及び側面上に第１ゲート酸化膜を形成し、且
つ、前記第２トレンチの前記底面上及び側面上に第２ゲ
ート酸化膜を形成する工程と、（ｄ）前記第１ゲート酸
化膜を介して前記第１トレンチ内を充填する第１ゲート
制御電極と、前記第２ゲート酸化膜を介して前記第２ト
レンチ内を充填する第２ゲート制御電極とを形成する工
程と、（ｅ）前記第１ゲート制御電極の上面及び前記第
２ゲート制御電極の上面を被覆する絶縁層を前記半導体
基板の前記主面上に形成する工程と、（ｆ）前記第２ゲ
ート制御電極の前記上面を露出させるゲートコンタクト
部と、前記第２トレンチよりも外側に位置する前記ベー
ス層の上面部分を露出させるソースコンタクト部とを、
前記絶縁層内に形成する工程と、（ｇ）前記ゲートコン
タクト部を充填するゲート電極と、前記ソースコンタク
ト部を充填し且つ前記ベース層の前記第１方向における
終端部よりも外側に張り出した一端部を有するソース電
極とを、前記絶縁層の上面上に形成する工程とを備えた
ことを特徴とする。
の製造方法であって、（ａ）第１導電型の半導体基板の
主面から第３方向に沿って前記半導体基板の内部にまで
第２導電型のベース層を形成する工程と、（ｂ）前記ベ
ース層を貫通しつつ、前記主面に平行で且つ前記第３方
向に直交する第１方向に向けて延在しており、前記半導
体基板の前記内部に底面を有する第１トレンチと、前記
ベース層を貫通しつつ、且つ、前記第１トレンチの前記
第１方向における一端部と連結しつつ前記第１方向及び
前記第３方向に直交する第２方向に向けて延在してお
り、前記半導体基板の前記内部に底面を有する第２トレ
ンチとを形成する工程と、（ｃ）前記第１トレンチの前
記底面上及び側面上に第１ゲート酸化膜を形成し、且
つ、前記第２トレンチの前記底面上及び側面上に第２ゲ
ート酸化膜を形成する工程と、（ｄ）前記第１ゲート酸
化膜を介して前記第１トレンチ内を充填する第１ゲート
制御電極と、前記第２ゲート酸化膜を介して前記第２ト
レンチ内を充填する第２ゲート制御電極とを形成する工
程と、（ｅ）前記第１ゲート制御電極の上面及び前記第
２ゲート制御電極の上面を被覆する絶縁層を前記半導体
基板の前記主面上に形成する工程と、（ｆ）前記第２ゲ
ート制御電極の前記上面を露出させるゲートコンタクト
部と、前記第２トレンチよりも外側に位置する前記ベー
ス層の上面部分を露出させるソースコンタクト部とを、
前記絶縁層内に形成する工程と、（ｇ）前記ゲートコン
タクト部を充填するゲート電極と、前記ソースコンタク
ト部を充填し且つ前記ベース層の前記第１方向における
終端部よりも外側に張り出した一端部を有するソース電
極とを、前記絶縁層の上面上に形成する工程とを備えた
ことを特徴とする。
【００３５】
【発明の実施の形態】以下の各実施の形態では、記載の
便宜上、本発明に係るＭＯＳトランジスタ構造を備える
絶縁ゲート型半導体装置の一例として、縦型パワートラ
ンジスタであるＵＭＯＳＦＥＴを取り扱うこととする。
しかしながら、本発明は、ＵＭＯＳＦＥＴに限定される
ものではないことは勿論であり、ゲートトレンチ構造を
有する絶縁ゲート型半導体装置全般に適用可能である。
その様な他の一例としては、ＶＭＯＳＦＥＴ又はＩＧＢ
Ｔを挙げることが出来る。
便宜上、本発明に係るＭＯＳトランジスタ構造を備える
絶縁ゲート型半導体装置の一例として、縦型パワートラ
ンジスタであるＵＭＯＳＦＥＴを取り扱うこととする。
しかしながら、本発明は、ＵＭＯＳＦＥＴに限定される
ものではないことは勿論であり、ゲートトレンチ構造を
有する絶縁ゲート型半導体装置全般に適用可能である。
その様な他の一例としては、ＶＭＯＳＦＥＴ又はＩＧＢ
Ｔを挙げることが出来る。
【００３６】（実施の形態１）図1は、本実施の形態に
係るｎチャネル型ＵＭＯＳＦＥＴの一部分であるゲート
配線構造１００の構造を模式的・拡大的に示す図であ
る。特に、図1（Ａ）はゲート配線構造１００の上面図
であり、図1（Ｂ）は、図1（Ａ）中のＣ１−Ｃ２線に関
する縦断面図であり、後述する第１トレンチ１０５ａの
第１部分Ｐ１の内部構造を眺めたときの各部の配置関係
を示している。更に、図1（Ｃ）は、図1（Ａ）中のＣ３
−Ｃ４線に関する縦断面図であり、第１トレンチ１０５
ａの第１部分Ｐ１の外側におけるシリコンメサ領域の構
造を示している。尚、図1（Ａ）では、図示の便宜上、
後述する第２主電極１１３及びゲート電極１０８は、共
に途中で分断された状態で描かれている。
係るｎチャネル型ＵＭＯＳＦＥＴの一部分であるゲート
配線構造１００の構造を模式的・拡大的に示す図であ
る。特に、図1（Ａ）はゲート配線構造１００の上面図
であり、図1（Ｂ）は、図1（Ａ）中のＣ１−Ｃ２線に関
する縦断面図であり、後述する第１トレンチ１０５ａの
第１部分Ｐ１の内部構造を眺めたときの各部の配置関係
を示している。更に、図1（Ｃ）は、図1（Ａ）中のＣ３
−Ｃ４線に関する縦断面図であり、第１トレンチ１０５
ａの第１部分Ｐ１の外側におけるシリコンメサ領域の構
造を示している。尚、図1（Ａ）では、図示の便宜上、
後述する第２主電極１１３及びゲート電極１０８は、共
に途中で分断された状態で描かれている。
【００３７】図1（Ａ）に示す様に、セル領域ＣＲは、
ＵＭＯＳＦＥＴの素子が形成されるＭＯＳトランジスタ
部ＭＴＰを含む中核領域であり、境界ＢＬを介してセル
領域ＣＲと隣接するターミナル領域ＴＲは、後述する半
導体基板１の外周縁に位置するチャネルストッパ領域
（図示せず）とセル領域ＣＲとで挟まれた領域である。
そして、後述する各部、例えば第２トレンチ１０５ｂ、
ゲート電極１０８、外周縁側ｐベース層１０３ａ及びゲ
ートボンディング電極ないしはゲートパッド電極（図示
せず）等が、ターミナル領域ＴＲ内に形成される。
ＵＭＯＳＦＥＴの素子が形成されるＭＯＳトランジスタ
部ＭＴＰを含む中核領域であり、境界ＢＬを介してセル
領域ＣＲと隣接するターミナル領域ＴＲは、後述する半
導体基板１の外周縁に位置するチャネルストッパ領域
（図示せず）とセル領域ＣＲとで挟まれた領域である。
そして、後述する各部、例えば第２トレンチ１０５ｂ、
ゲート電極１０８、外周縁側ｐベース層１０３ａ及びゲ
ートボンディング電極ないしはゲートパッド電極（図示
せず）等が、ターミナル領域ＴＲ内に形成される。
【００３８】以下、図1（Ａ）〜図1（Ｃ）に基づき、各
部の構成を記載する。
部の構成を記載する。
【００３９】先ず、図1（Ｂ）及び図1（Ｃ）に示す様
に、シリコンをその母材とする第１導電型の半導体基板
１は、そのベースとなる半導体層１０１と、同層１０１
の上層である半導体層１０２との２層から成り、同基板
１の厚み方向に該当する第３方向Ｄ３に関して互いに対
面し合う第１主面１Ｓ１及び第２主面１Ｓ２を有する。
ここでは、第１導電型とは、ｎ型に相当する。この内、
半導体層１０１は、比較的高濃度のｎ型不純物を含むｎ
+基板であり、他方、半導体層１０２は、半導体層１０
１の上部主面上に全面的にエピタキシャル成長法によっ
て形成された、比較的低濃度のｎ型不純物を含むエピタ
キシャル層である。そして、同基板１の第２主面１Ｓ２
上には、ドレイン電極である第１主電極１１４が配設さ
れている。
に、シリコンをその母材とする第１導電型の半導体基板
１は、そのベースとなる半導体層１０１と、同層１０１
の上層である半導体層１０２との２層から成り、同基板
１の厚み方向に該当する第３方向Ｄ３に関して互いに対
面し合う第１主面１Ｓ１及び第２主面１Ｓ２を有する。
ここでは、第１導電型とは、ｎ型に相当する。この内、
半導体層１０１は、比較的高濃度のｎ型不純物を含むｎ
+基板であり、他方、半導体層１０２は、半導体層１０
１の上部主面上に全面的にエピタキシャル成長法によっ
て形成された、比較的低濃度のｎ型不純物を含むエピタ
キシャル層である。そして、同基板１の第２主面１Ｓ２
上には、ドレイン電極である第１主電極１１４が配設さ
れている。
【００４０】又、半導体層１０２内には、第２導電型
（ここではｐ型に該当）の不純物を含む半導体層（ｐベ
ース層と呼ぶ）１０３が形成されている。即ち、第２導
電型のベース層１０３は、（１）第１主面１Ｓ１のセル
領域ＣＲから第３方向Ｄ３に沿って半導体基板１の内部
に向けて形成されていると共に、（２）更に、第１主面
１Ｓ１のターミナル領域ＴＲ内であって、且つ、境界Ｂ
Ｌである一端と境界ＢＬから第１方向Ｄ１に沿って第１
距離ｄ１だけ離れた他端とで規定ないしは画される領域
から、第３方向Ｄ３に沿って、その直下の半導体基板１
内部に向けて形成されている。ここで、第１方向Ｄ１と
は、第１主面１Ｓ１及び第２主面１Ｓ２に平行で且つ第
３方向Ｄ３に直交する方向に該当する。特に、ベース層
１０３の内で、第１主面１Ｓ１のターミナル領域ＴＲの
下方に形成されており、しかも、後述する第２トレンチ
１０５ｂによって部分的にセル領域ＣＲ直下の部分から
分断されている部分を、「外周縁側ベース層１０３ａ」
と称する。この外周縁側ベース層１０３ａは、所定の曲
率を有するコーナー部分を有する。
（ここではｐ型に該当）の不純物を含む半導体層（ｐベ
ース層と呼ぶ）１０３が形成されている。即ち、第２導
電型のベース層１０３は、（１）第１主面１Ｓ１のセル
領域ＣＲから第３方向Ｄ３に沿って半導体基板１の内部
に向けて形成されていると共に、（２）更に、第１主面
１Ｓ１のターミナル領域ＴＲ内であって、且つ、境界Ｂ
Ｌである一端と境界ＢＬから第１方向Ｄ１に沿って第１
距離ｄ１だけ離れた他端とで規定ないしは画される領域
から、第３方向Ｄ３に沿って、その直下の半導体基板１
内部に向けて形成されている。ここで、第１方向Ｄ１と
は、第１主面１Ｓ１及び第２主面１Ｓ２に平行で且つ第
３方向Ｄ３に直交する方向に該当する。特に、ベース層
１０３の内で、第１主面１Ｓ１のターミナル領域ＴＲの
下方に形成されており、しかも、後述する第２トレンチ
１０５ｂによって部分的にセル領域ＣＲ直下の部分から
分断されている部分を、「外周縁側ベース層１０３ａ」
と称する。この外周縁側ベース層１０３ａは、所定の曲
率を有するコーナー部分を有する。
【００４１】又、梯子状の第１トレンチ１０５ａが、第
１主面１Ｓ１のセル領域ＣＲから、第３方向Ｄ３に沿っ
て、ベース層１０３を貫通しつつ、半導体基板１内部に
まで形成されている。従って、第１主面１Ｓ１から第１
トレンチ１０５ａの底面迄の第２深さＴ２は、第１主面
１Ｓ１からベース層１０３の底面迄の第１深さＴ１より
も大きい（Ｔ１＜Ｔ２）。より詳細には、第１トレンチ
１０５ａは、複数の第１部分Ｐ１及び複数の第２部分Ｐ
２を有している。この内、複数の第１部分Ｐ１は、第１
方向Ｄ１及び第３方向Ｄ３に直交する第２方向Ｄ２に沿
って所定の間隔で配列しており、各第１部分Ｐ１は、セ
ル領域ＣＲとターミナル領域ＴＲとの境界ＢＬに位置す
る一端部を有し、当該一端部に向けて第１方向Ｄ１に沿
って延在している。他方、各第２部分Ｐ２は、互いに隣
り合う第１部分Ｐ１同士の間に配置されており、第２方
向Ｄ２に沿って延在して隣り合う第１部分Ｐ１同士を互
いに連結する。
１主面１Ｓ１のセル領域ＣＲから、第３方向Ｄ３に沿っ
て、ベース層１０３を貫通しつつ、半導体基板１内部に
まで形成されている。従って、第１主面１Ｓ１から第１
トレンチ１０５ａの底面迄の第２深さＴ２は、第１主面
１Ｓ１からベース層１０３の底面迄の第１深さＴ１より
も大きい（Ｔ１＜Ｔ２）。より詳細には、第１トレンチ
１０５ａは、複数の第１部分Ｐ１及び複数の第２部分Ｐ
２を有している。この内、複数の第１部分Ｐ１は、第１
方向Ｄ１及び第３方向Ｄ３に直交する第２方向Ｄ２に沿
って所定の間隔で配列しており、各第１部分Ｐ１は、セ
ル領域ＣＲとターミナル領域ＴＲとの境界ＢＬに位置す
る一端部を有し、当該一端部に向けて第１方向Ｄ１に沿
って延在している。他方、各第２部分Ｐ２は、互いに隣
り合う第１部分Ｐ１同士の間に配置されており、第２方
向Ｄ２に沿って延在して隣り合う第１部分Ｐ１同士を互
いに連結する。
【００４２】そして、ゲート酸化膜１０６が、第１トレ
ンチ１０５ａの各部Ｐ１，Ｐ２の底面上及び側面上に全
面的に形成されていると共に、ベース層１０３の上面上
にも形成されている。ここでは、ゲート酸化膜１０６の
内で、第１トレンチ１０５ａの底面上及び側面上に全面
的に形成された部分を、「第１ゲート絶縁膜」と称す。
ンチ１０５ａの各部Ｐ１，Ｐ２の底面上及び側面上に全
面的に形成されていると共に、ベース層１０３の上面上
にも形成されている。ここでは、ゲート酸化膜１０６の
内で、第１トレンチ１０５ａの底面上及び側面上に全面
的に形成された部分を、「第１ゲート絶縁膜」と称す。
【００４３】更に、第１ゲート制御電極１０７ａが、そ
の上面が第１トレンチ１０５ａの上面よりも若干下方に
位置する様に、第１ゲート絶縁膜１０６が形成された第
１トレンチ１０５ａ内に一様に形成されている。換言す
れば、第１ゲート制御電極１０７ａは、第１ゲート絶縁
膜１０６を介して、第１トレンチ１０５ａを充填してい
る。この第１ゲート制御電極１０７ａは、ＭＯＳトラン
ジスタの駆動に直接的に寄与する部分であり、ここで
は、第１ゲート制御電極１０７ａは高濃度のポリシリコ
ンより成る。そして、第１ゲート制御電極１０７ａの上
面上には、キャップ酸化膜２が形成されている。
の上面が第１トレンチ１０５ａの上面よりも若干下方に
位置する様に、第１ゲート絶縁膜１０６が形成された第
１トレンチ１０５ａ内に一様に形成されている。換言す
れば、第１ゲート制御電極１０７ａは、第１ゲート絶縁
膜１０６を介して、第１トレンチ１０５ａを充填してい
る。この第１ゲート制御電極１０７ａは、ＭＯＳトラン
ジスタの駆動に直接的に寄与する部分であり、ここで
は、第１ゲート制御電極１０７ａは高濃度のポリシリコ
ンより成る。そして、第１ゲート制御電極１０７ａの上
面上には、キャップ酸化膜２が形成されている。
【００４４】次に、ＭＯＳトランジスタ部ＭＴＰにおい
ては、ｎ型不純物を含む半導体層であるソース領域（以
下、第２主電極領域と称す）１０４が、第1トレンチ１
０５ａによってその周囲を完全に囲まれる様に、ベース
層１０３内部に選択的に形成されている。即ち、第１導
電型の各第２主電極領域１０４が、第１主面１Ｓ１のセ
ル領域ＣＲの内で、当該領域１０４に対応する隣り合う
第１部分Ｐ１同士と、当該領域１０４に対応する隣り合
う第２部分Ｐ２同士とで囲まれた領域から、隣り合う第
１部分Ｐ１同士の対向側面上部及び隣り合う第２部分Ｐ
２同士の対向側面上部に沿って、ベース層１０３内部に
まで、形成されている。従って、各第２主電極領域１０
４の上面形状ないしは横断面形状は、中央部が抜けた四
角形となる。そして、各第２主電極領域１０４の上面の
内で、第1トレンチ１０５ａの縁ないしは上面寄りの部
分上には、ゲート酸化膜１０６が形成されている。
ては、ｎ型不純物を含む半導体層であるソース領域（以
下、第２主電極領域と称す）１０４が、第1トレンチ１
０５ａによってその周囲を完全に囲まれる様に、ベース
層１０３内部に選択的に形成されている。即ち、第１導
電型の各第２主電極領域１０４が、第１主面１Ｓ１のセ
ル領域ＣＲの内で、当該領域１０４に対応する隣り合う
第１部分Ｐ１同士と、当該領域１０４に対応する隣り合
う第２部分Ｐ２同士とで囲まれた領域から、隣り合う第
１部分Ｐ１同士の対向側面上部及び隣り合う第２部分Ｐ
２同士の対向側面上部に沿って、ベース層１０３内部に
まで、形成されている。従って、各第２主電極領域１０
４の上面形状ないしは横断面形状は、中央部が抜けた四
角形となる。そして、各第２主電極領域１０４の上面の
内で、第1トレンチ１０５ａの縁ないしは上面寄りの部
分上には、ゲート酸化膜１０６が形成されている。
【００４５】又、第２トレンチ１０５ｂが、第１主面１
Ｓ１のターミナル領域ＴＲ内であって、且つ、境界ＢＬ
である一端と境界ＢＬから第１方向Ｄ１に沿って第２距
離ｄ２だけ離れた他端とで規定される（画される）領域
から、第３方向Ｄ３に沿って、直下のベース層１０３を
貫通しつつ、半導体基板１内部にまで形成されている。
ここで、第２距離ｄ２は、第１距離ｄ１よりも短い（ｄ
２＜ｄ１）。しかも、第２トレンチ１０５ｂは、第１深
さＴ１よりも大きい第３深さＴ３を有すると共に、各第
１部分Ｐ１の上記一端部と連結しつつ第２方向Ｄ２に沿
って延在している。加えて、図１（Ａ）には図示されて
はいないが、第２トレンチ１０５ｂは、第２方向Ｄ２へ
の延在部分の途中で、ベース層１０３の一部によって分
断されている。換言すれば、この第２トレンチ１０５ｂ
の分断部分（図示せず）を介して、外周縁側ベース層１
０３ａは、セル領域ＣＲ直下のベース層１０３の部分１
０３ｂと、電気的に且つ機械的に接続されている。尚、
第２トレンチ１０５ｂは、第1トレンチ１０５ａと同時
に形成される。
Ｓ１のターミナル領域ＴＲ内であって、且つ、境界ＢＬ
である一端と境界ＢＬから第１方向Ｄ１に沿って第２距
離ｄ２だけ離れた他端とで規定される（画される）領域
から、第３方向Ｄ３に沿って、直下のベース層１０３を
貫通しつつ、半導体基板１内部にまで形成されている。
ここで、第２距離ｄ２は、第１距離ｄ１よりも短い（ｄ
２＜ｄ１）。しかも、第２トレンチ１０５ｂは、第１深
さＴ１よりも大きい第３深さＴ３を有すると共に、各第
１部分Ｐ１の上記一端部と連結しつつ第２方向Ｄ２に沿
って延在している。加えて、図１（Ａ）には図示されて
はいないが、第２トレンチ１０５ｂは、第２方向Ｄ２へ
の延在部分の途中で、ベース層１０３の一部によって分
断されている。換言すれば、この第２トレンチ１０５ｂ
の分断部分（図示せず）を介して、外周縁側ベース層１
０３ａは、セル領域ＣＲ直下のベース層１０３の部分１
０３ｂと、電気的に且つ機械的に接続されている。尚、
第２トレンチ１０５ｂは、第1トレンチ１０５ａと同時
に形成される。
【００４６】更に、ゲート酸化膜１０６が、第２トレン
チ１０５ｂの底面上及び側面上に全面的に形成されてい
る。特に、第２トレンチ１０５ｂの内壁上に全面的に形
成されているゲート酸化膜１０６を、他の部分上のゲー
ト酸化膜１０６と区別する観点から、「第２ゲート絶縁
膜」と称する。
チ１０５ｂの底面上及び側面上に全面的に形成されてい
る。特に、第２トレンチ１０５ｂの内壁上に全面的に形
成されているゲート酸化膜１０６を、他の部分上のゲー
ト酸化膜１０６と区別する観点から、「第２ゲート絶縁
膜」と称する。
【００４７】更に、第２ゲート制御電極１０７ｂが、そ
の上面が第２トレンチ１０５ｂの上面ないしは縁よりも
若干下方に位置する様に、第２トレンチ１０５ｂ内に一
様に形成されている。ここでは、第２ゲート制御電極１
０７ｂは、高濃度のポリシリコンより成る。この構成に
より、第２ゲート制御電極１０７ｂは、第２ゲート絶縁
膜１０６を介して第２トレンチ１０５ｂを充填すると共
に、各第１部分Ｐ１の上記一端部（両トレンチの連結部
分に相当）において、第１ゲート制御電極１０７ａと電
気的に且つ機械的に接続されている。又、第２ゲート制
御電極１０７ｂの上面上には、キャップ酸化膜２が形成
されている。このキャップ酸化膜２は、ベース層１０３
（１０３ｂ）の上面上のゲート酸化膜１０６と繋がって
おり、且つ、第１ゲート制御電極１０７ａの上面上のキ
ャップ酸化膜２とも繋がっている。
の上面が第２トレンチ１０５ｂの上面ないしは縁よりも
若干下方に位置する様に、第２トレンチ１０５ｂ内に一
様に形成されている。ここでは、第２ゲート制御電極１
０７ｂは、高濃度のポリシリコンより成る。この構成に
より、第２ゲート制御電極１０７ｂは、第２ゲート絶縁
膜１０６を介して第２トレンチ１０５ｂを充填すると共
に、各第１部分Ｐ１の上記一端部（両トレンチの連結部
分に相当）において、第１ゲート制御電極１０７ａと電
気的に且つ機械的に接続されている。又、第２ゲート制
御電極１０７ｂの上面上には、キャップ酸化膜２が形成
されている。このキャップ酸化膜２は、ベース層１０３
（１０３ｂ）の上面上のゲート酸化膜１０６と繋がって
おり、且つ、第１ゲート制御電極１０７ａの上面上のキ
ャップ酸化膜２とも繋がっている。
【００４８】更に、第１主面１Ｓ１の内で外周縁側ベー
ス層１０３ａの終端１０３ｅよりも外側に位置し且つチ
ャネルストッパ側に向けて広がる領域上には、絶縁酸化
膜１１６が形成されており、更に、外周縁側ベース層１
０３ａの上面の内で同層１０３ａのコーナー部の底面上
方に該当する位置よりも第２トレンチ１０５ｂ側へ少し
寄った位置から同層１０３ａの終端１０３ｅ迄に至る領
域上にも、絶縁酸化膜１１６が連続的に形成されてい
る。そして、外周縁側ベース層１０３ａの上面の内で、
第２ゲート制御電極１０７ｂの上面上のキャップ酸化膜
２と絶縁酸化膜１１６の端部とで挟まれた領域上には、
ゲート酸化膜１０６が形成されており、このゲート酸化
膜１０６はキャップ酸化膜２と絶縁酸化膜１１６とに繋
がっている。更に、第１主面１Ｓ１上方には保護膜１１
１が全面的に形成されており、保護膜１１１は、同膜１
１１の下面と第１主面１Ｓ１との間に挟まれたキャップ
酸化膜２、ゲート酸化膜１０６及び絶縁酸化膜１１６の
全てをオーバーコートしている。この保護膜１１１は、
例えばＢＰＳＧ膜より成る。ここで、キャップ酸化膜
２、ゲート酸化膜１０６、絶縁酸化膜１１６及び保護膜
１１１を、「絶縁層」と総称する。従って、この定義に
よれば、当該絶縁層は、ベース層１０３（１０３ａ，１
０３ｂ，１０３ｃ）の上面上、第１ゲート制御電極１０
７ａの上面上、第１トレンチ１０５ａ内の第１ゲート絶
縁膜１０６の上面上、第２ゲート制御電極１０７ｂの上
面上、第２トレンチ１０５ｂ内の第２ゲート絶縁膜１０
６の上面上、及び第１主面１Ｓ１のターミナル領域ＴＲ
内で外周縁側ベース層１０３ａの終端１０３ｅよりも外
側の領域上に、全面的に形成された膜を成している。
ス層１０３ａの終端１０３ｅよりも外側に位置し且つチ
ャネルストッパ側に向けて広がる領域上には、絶縁酸化
膜１１６が形成されており、更に、外周縁側ベース層１
０３ａの上面の内で同層１０３ａのコーナー部の底面上
方に該当する位置よりも第２トレンチ１０５ｂ側へ少し
寄った位置から同層１０３ａの終端１０３ｅ迄に至る領
域上にも、絶縁酸化膜１１６が連続的に形成されてい
る。そして、外周縁側ベース層１０３ａの上面の内で、
第２ゲート制御電極１０７ｂの上面上のキャップ酸化膜
２と絶縁酸化膜１１６の端部とで挟まれた領域上には、
ゲート酸化膜１０６が形成されており、このゲート酸化
膜１０６はキャップ酸化膜２と絶縁酸化膜１１６とに繋
がっている。更に、第１主面１Ｓ１上方には保護膜１１
１が全面的に形成されており、保護膜１１１は、同膜１
１１の下面と第１主面１Ｓ１との間に挟まれたキャップ
酸化膜２、ゲート酸化膜１０６及び絶縁酸化膜１１６の
全てをオーバーコートしている。この保護膜１１１は、
例えばＢＰＳＧ膜より成る。ここで、キャップ酸化膜
２、ゲート酸化膜１０６、絶縁酸化膜１１６及び保護膜
１１１を、「絶縁層」と総称する。従って、この定義に
よれば、当該絶縁層は、ベース層１０３（１０３ａ，１
０３ｂ，１０３ｃ）の上面上、第１ゲート制御電極１０
７ａの上面上、第１トレンチ１０５ａ内の第１ゲート絶
縁膜１０６の上面上、第２ゲート制御電極１０７ｂの上
面上、第２トレンチ１０５ｂ内の第２ゲート絶縁膜１０
６の上面上、及び第１主面１Ｓ１のターミナル領域ＴＲ
内で外周縁側ベース層１０３ａの終端１０３ｅよりも外
側の領域上に、全面的に形成された膜を成している。
【００４９】更に、各第２主電極領域（ソース領域）１
０４の上面の一部１０４Ｓを露出すると共に、隣り合う
第２部分Ｐ２で挟まれたベース層１０３の部分１０３ｃ
内であって且つ各第２主電極領域１０４で囲まれた部分
の上面をも露出する様に、複数の第１コンタクト部ない
しは第１ソースコンタクト部１１２が、上記絶縁層（１
０６＋１１１）内にホール状に形成されている（横断面
形状は四角形）。加えて、ベース層１０３の内で、第２
トレンチ１０５ｂの境界ＢＬ側の側面と、隣り合う第１
部分Ｐ１同士の対向し合う側面同士と、複数の第２部分
Ｐ２の内で第２トレンチ１０５ｂに対面した第２部分Ｐ
２の第２トレンチ側の側面とで囲まれた各部分１０３ｂ
の一部上面を露出する様に、複数の第２コンタクト部な
いしは第２ソースコンタクト部３が、上記絶縁層（１０
６＋１１１）内にホール状に形成されている（横断面形
状は四角形）。
０４の上面の一部１０４Ｓを露出すると共に、隣り合う
第２部分Ｐ２で挟まれたベース層１０３の部分１０３ｃ
内であって且つ各第２主電極領域１０４で囲まれた部分
の上面をも露出する様に、複数の第１コンタクト部ない
しは第１ソースコンタクト部１１２が、上記絶縁層（１
０６＋１１１）内にホール状に形成されている（横断面
形状は四角形）。加えて、ベース層１０３の内で、第２
トレンチ１０５ｂの境界ＢＬ側の側面と、隣り合う第１
部分Ｐ１同士の対向し合う側面同士と、複数の第２部分
Ｐ２の内で第２トレンチ１０５ｂに対面した第２部分Ｐ
２の第２トレンチ側の側面とで囲まれた各部分１０３ｂ
の一部上面を露出する様に、複数の第２コンタクト部な
いしは第２ソースコンタクト部３が、上記絶縁層（１０
６＋１１１）内にホール状に形成されている（横断面形
状は四角形）。
【００５０】そして、第２主電極１１３が、複数の第１
コンタクト部１１２内、複数の第２コンタクト部３内、
及び上記絶縁層の内で第１主面Ｓ１のセル領域ＣＲ上に
位置する部分（１０６＋１１１）、（２＋１１１）の上
に、形成されている。しかも、第２主電極１１３は、そ
の境界ＢＬ側の一端部１１３Ｅと後述するゲート電極１
０８の一端部１０８Ｅ１との間に所定の間隔を保ちつ
つ、第２方向Ｄ２に沿って延在している。ここでは、配
線抵抗を低減させる目的で、第２主電極１１３は例えば
アルミニウムから成る。従って、第２主電極１１３を、
ソースアルミニウム電極とも称す。以上の通り、第２主
電極１１３は両ソースコンタクト部１１２、３を完全に
充填しているので、第２主電極１１３は、第１ソースコ
ンタクト部１１２を介して各第２主電極領域（各ソース
領域）１０４及び同コンタクト部１１２直下のベース層
１０３ｃと電気的に接続されていると共に、第２ソース
コンタクト部３を介して同コンタクト部３直下のベース
層１０３ｂとも電気的に接続されている。
コンタクト部１１２内、複数の第２コンタクト部３内、
及び上記絶縁層の内で第１主面Ｓ１のセル領域ＣＲ上に
位置する部分（１０６＋１１１）、（２＋１１１）の上
に、形成されている。しかも、第２主電極１１３は、そ
の境界ＢＬ側の一端部１１３Ｅと後述するゲート電極１
０８の一端部１０８Ｅ１との間に所定の間隔を保ちつ
つ、第２方向Ｄ２に沿って延在している。ここでは、配
線抵抗を低減させる目的で、第２主電極１１３は例えば
アルミニウムから成る。従って、第２主電極１１３を、
ソースアルミニウム電極とも称す。以上の通り、第２主
電極１１３は両ソースコンタクト部１１２、３を完全に
充填しているので、第２主電極１１３は、第１ソースコ
ンタクト部１１２を介して各第２主電極領域（各ソース
領域）１０４及び同コンタクト部１１２直下のベース層
１０３ｃと電気的に接続されていると共に、第２ソース
コンタクト部３を介して同コンタクト部３直下のベース
層１０３ｂとも電気的に接続されている。
【００５１】更に、第３コンタクト部ないしはゲートコ
ンタクト部１０９が、第２ゲート制御電極１０７ｂの上
面の一部を露出する様に、ターミナル領域ＴＲ側の上記
絶縁層（２＋１１１）内に形成されている。しかも、こ
こでは、ゲートコンタクト部１０９は、第２方向Ｄ２に
沿って第２トレンチ１０５ｂと平行に延在したストライ
プ形状を有する。この様にストライプ形状のゲートコン
タクト部１０９を設けることにより、ゲートコンタクト
部１０９を介しての後述するゲート電極１０８と第２ゲ
ート制御電極１０７ｂとの電気的接続面積（接続領域）
を飛躍的に増大させることが出来ることとなり、その結
果、ゲート配線抵抗の低減化を図ることが出来ると言う
利点が得られる。
ンタクト部１０９が、第２ゲート制御電極１０７ｂの上
面の一部を露出する様に、ターミナル領域ＴＲ側の上記
絶縁層（２＋１１１）内に形成されている。しかも、こ
こでは、ゲートコンタクト部１０９は、第２方向Ｄ２に
沿って第２トレンチ１０５ｂと平行に延在したストライ
プ形状を有する。この様にストライプ形状のゲートコン
タクト部１０９を設けることにより、ゲートコンタクト
部１０９を介しての後述するゲート電極１０８と第２ゲ
ート制御電極１０７ｂとの電気的接続面積（接続領域）
を飛躍的に増大させることが出来ることとなり、その結
果、ゲート配線抵抗の低減化を図ることが出来ると言う
利点が得られる。
【００５２】そして、ゲート電極１０８が、ゲートコン
タクト部１０９内を充填していると共に、上記絶縁層の
内で、境界ＢＬと、境界ＢＬからセル領域ＣＲ側へ第１
方向Ｄ１に沿って第２主電極１１３の一端部１１３Ｅに
まで至ることのない第３距離ｄ３だけ離れた箇所１０８
Ｅ１とで規定される部分（２＋１１１）、（１０６＋１
１１）の上に形成されており、更に、上記絶縁層の内
で、境界ＢＬと、境界ＢＬからターミナル領域ＴＲ側へ
第１方向Ｄ１に沿って第１距離ｄ１よりも大きい第４距
離ｄ４だけ離れた箇所１０８Ｅ２とで規定される部分の
上にも連続的に形成されている（ｄ４＞ｄ１）。従っ
て、ターミナル領域ＴＲ側のゲート電極１０８の他端部
１０８Ｅ２は、間隔Ｗ０（＞０）だけ、外周縁側ベース
層１０３ａの終端１０３ｅよりもチャネルストッパ側へ
向けて張り出している。しかも、ゲート電極１０８は、
第２主電極１１３と平行に、第２方向Ｄ２に沿って延在
している。この様な構成により、ゲート電極１０８は、
ゲートコンタクト部１０９を介して、第２ゲート制御電
極１０７ｂと、従って第１ゲート制御電極１０７ａと電
気的に接続されている。ここでは、配線抵抗を低減させ
る目的で、ゲート電極１０８はアルミニウムから成る。
そのため、ゲート電極１０８を、ゲートアルミニウム電
極とも称す。尚、ゲート電極１０８は、ターミナル領域
ＴＲ内に形成されたゲートボンディング電極（ゲートパ
ッド）（図示せず）と、電気的に且つ機械的に接続され
ている。
タクト部１０９内を充填していると共に、上記絶縁層の
内で、境界ＢＬと、境界ＢＬからセル領域ＣＲ側へ第１
方向Ｄ１に沿って第２主電極１１３の一端部１１３Ｅに
まで至ることのない第３距離ｄ３だけ離れた箇所１０８
Ｅ１とで規定される部分（２＋１１１）、（１０６＋１
１１）の上に形成されており、更に、上記絶縁層の内
で、境界ＢＬと、境界ＢＬからターミナル領域ＴＲ側へ
第１方向Ｄ１に沿って第１距離ｄ１よりも大きい第４距
離ｄ４だけ離れた箇所１０８Ｅ２とで規定される部分の
上にも連続的に形成されている（ｄ４＞ｄ１）。従っ
て、ターミナル領域ＴＲ側のゲート電極１０８の他端部
１０８Ｅ２は、間隔Ｗ０（＞０）だけ、外周縁側ベース
層１０３ａの終端１０３ｅよりもチャネルストッパ側へ
向けて張り出している。しかも、ゲート電極１０８は、
第２主電極１１３と平行に、第２方向Ｄ２に沿って延在
している。この様な構成により、ゲート電極１０８は、
ゲートコンタクト部１０９を介して、第２ゲート制御電
極１０７ｂと、従って第１ゲート制御電極１０７ａと電
気的に接続されている。ここでは、配線抵抗を低減させ
る目的で、ゲート電極１０８はアルミニウムから成る。
そのため、ゲート電極１０８を、ゲートアルミニウム電
極とも称す。尚、ゲート電極１０８は、ターミナル領域
ＴＲ内に形成されたゲートボンディング電極（ゲートパ
ッド）（図示せず）と、電気的に且つ機械的に接続され
ている。
【００５３】以上の構成により、本半導体装置ないしは
ゲート配線構造１００は、次の様な作用・効果を奏す
る。
ゲート配線構造１００は、次の様な作用・効果を奏す
る。
【００５４】（１） 先ず、第２トレンチ１０５ｂの側
面上部及びその縁周辺部上に形成されているゲート酸化
膜１０６は、キャップ酸化膜２及び保護膜１１１のみに
よって被覆されており、しかも、第２ゲート制御電極１
０７ｂは、その直上のゲートコンタクト部１０９を介し
て、ゲートアルミニウム電極１０８と電気的に接続され
ている。このため、トレンチ終端コーナー部１１５は、
第１及び第２ゲート制御電極１０７ａ、１０７ｂによっ
て覆われることはない。従って、トレンチ終端コーナー
部１１５の曲率によってゲート酸化膜１０６が薄くなる
部分には如何なるゲート制御電極も存在しないこととな
り、ゲート電圧印加に起因した電界ストレスがゲート酸
化膜１０６に対して局所的に集中する事態は生じない。
面上部及びその縁周辺部上に形成されているゲート酸化
膜１０６は、キャップ酸化膜２及び保護膜１１１のみに
よって被覆されており、しかも、第２ゲート制御電極１
０７ｂは、その直上のゲートコンタクト部１０９を介し
て、ゲートアルミニウム電極１０８と電気的に接続され
ている。このため、トレンチ終端コーナー部１１５は、
第１及び第２ゲート制御電極１０７ａ、１０７ｂによっ
て覆われることはない。従って、トレンチ終端コーナー
部１１５の曲率によってゲート酸化膜１０６が薄くなる
部分には如何なるゲート制御電極も存在しないこととな
り、ゲート電圧印加に起因した電界ストレスがゲート酸
化膜１０６に対して局所的に集中する事態は生じない。
【００５５】（２） 本実施の形態では、第２トレンチ
１０５ｂの直上方にゲートコンタクト部１０９が配設さ
れるため、この様な構造を容易に実現すると言う観点か
ら見た場合には、第２トレンチ１０５ｂの幅ｄ２が第１
トレンチ１０５ａの幅Ｗ１よりも広いことが、求められ
る。そこで、この要求を満足させるべく、トレンチの製
造過程においてドライエッチングを用いてトレンチ幅Ｗ
１よりも広いトレンチ幅ｄ２を実現しようとすると、ド
ライエッチングによるμローディング効果によって、第
２トレンチ１０５ｂの深さ（第１主面１Ｓ１から第２ト
レンチ１０５ｂの底面までの距離に相当）Ｔ３は、第１
トレンチ１０５ａの深さＴ２よりも大きくなってしま
う。尚、図１（Ｂ）及び図１（Ｃ）では、図示の便宜
上、両深さＴ２、Ｔ３は互いに等しい様に描かれている
が、実際には、深さＴ３＞深さＴ２の関係が成立する。
例えば、第１トレンチ１０５ａの第１部分Ｐ１の幅Ｗ１
が０．６μｍであり、第２トレンチ１０５ｂの幅ｄ２が
３μｍの場合には、その深さの差の割合（Ｔ３−Ｔ２）
／（深さＴ２）は、約１０％に達する。そして、図２
（no prior art）に示す様に、トレンチが深くなるにつ
れてドレイン-ソース間の主耐圧が低下することが、本
発明者が行った実験結果から判明している。
１０５ｂの直上方にゲートコンタクト部１０９が配設さ
れるため、この様な構造を容易に実現すると言う観点か
ら見た場合には、第２トレンチ１０５ｂの幅ｄ２が第１
トレンチ１０５ａの幅Ｗ１よりも広いことが、求められ
る。そこで、この要求を満足させるべく、トレンチの製
造過程においてドライエッチングを用いてトレンチ幅Ｗ
１よりも広いトレンチ幅ｄ２を実現しようとすると、ド
ライエッチングによるμローディング効果によって、第
２トレンチ１０５ｂの深さ（第１主面１Ｓ１から第２ト
レンチ１０５ｂの底面までの距離に相当）Ｔ３は、第１
トレンチ１０５ａの深さＴ２よりも大きくなってしま
う。尚、図１（Ｂ）及び図１（Ｃ）では、図示の便宜
上、両深さＴ２、Ｔ３は互いに等しい様に描かれている
が、実際には、深さＴ３＞深さＴ２の関係が成立する。
例えば、第１トレンチ１０５ａの第１部分Ｐ１の幅Ｗ１
が０．６μｍであり、第２トレンチ１０５ｂの幅ｄ２が
３μｍの場合には、その深さの差の割合（Ｔ３−Ｔ２）
／（深さＴ２）は、約１０％に達する。そして、図２
（no prior art）に示す様に、トレンチが深くなるにつ
れてドレイン-ソース間の主耐圧が低下することが、本
発明者が行った実験結果から判明している。
【００５６】そこで、本実施の形態では、この様な問題
点をも同時に解消するために、第１主面１Ｓ１上方に絶
縁層（１１６＋１１１）を介して配設されているゲート
アルミニウム電極１０８の他端１０８Ｅ２を、外周縁側
ベース層１０３ａの終端１０３ｅよりも距離Ｗ０だけ外
側ないしはチャネルストッパ側に向けて張り出すと言う
構成を、採用している。この構成により、ゲートアルミ
ニウム電極１０８の張り出し部分は所謂フィールドプレ
ートとして機能し、同電極１０８に因るフィールドプレ
ート効果によってドレイン-ソース間の主耐圧向上を図
ることが出来る。従って、この効果に起因した主耐圧の
増加分によって、トレンチの深さ増大に起因した主耐圧
の低下分を補うことが可能となる。
点をも同時に解消するために、第１主面１Ｓ１上方に絶
縁層（１１６＋１１１）を介して配設されているゲート
アルミニウム電極１０８の他端１０８Ｅ２を、外周縁側
ベース層１０３ａの終端１０３ｅよりも距離Ｗ０だけ外
側ないしはチャネルストッパ側に向けて張り出すと言う
構成を、採用している。この構成により、ゲートアルミ
ニウム電極１０８の張り出し部分は所謂フィールドプレ
ートとして機能し、同電極１０８に因るフィールドプレ
ート効果によってドレイン-ソース間の主耐圧向上を図
ることが出来る。従って、この効果に起因した主耐圧の
増加分によって、トレンチの深さ増大に起因した主耐圧
の低下分を補うことが可能となる。
【００５７】ここで図３は、図１（Ｂ）の距離Ｗ０が１
０μｍである定格３０ＶのパワーＵＭＯＳＦＥＴの場合
と、距離Ｗ０が０μｍである定格３０ＶのパワーＵＭＯ
ＳＦＥＴの場合とについて、デバイスシミュレータＭｅ
ｄｉｃｉを用いて、ドレイン-ソース間主耐圧ＶＤＳＳ
をシミュレーションしたときの計算結果を示す。図３に
示す様に、距離Ｗ０が０μｍであるパワーＵＭＯＳＦＥ
Ｔの場合にはドレイン-ソース間主耐圧ＶＤＳＳは３
７．５Ｖであるのに対して、距離Ｗ０が１０μｍである
パワーＵＭＯＳＦＥＴの場合にはドレイン-ソース間主
耐圧ＶＤＳＳは４４Ｖとなっており、後者の場合には、
トレンチの深さ増大に起因した主耐圧の低下分を補うと
共に、主耐圧の更なる増大までをも達成しているのであ
る。この様に、ゲートアルミニウム電極１０８の張り出
し部分に起因したフィールドプレート効果を利用するこ
とが極めて有益であることが、図３のシミュレーション
結果からも容易に理解されるところである。
０μｍである定格３０ＶのパワーＵＭＯＳＦＥＴの場合
と、距離Ｗ０が０μｍである定格３０ＶのパワーＵＭＯ
ＳＦＥＴの場合とについて、デバイスシミュレータＭｅ
ｄｉｃｉを用いて、ドレイン-ソース間主耐圧ＶＤＳＳ
をシミュレーションしたときの計算結果を示す。図３に
示す様に、距離Ｗ０が０μｍであるパワーＵＭＯＳＦＥ
Ｔの場合にはドレイン-ソース間主耐圧ＶＤＳＳは３
７．５Ｖであるのに対して、距離Ｗ０が１０μｍである
パワーＵＭＯＳＦＥＴの場合にはドレイン-ソース間主
耐圧ＶＤＳＳは４４Ｖとなっており、後者の場合には、
トレンチの深さ増大に起因した主耐圧の低下分を補うと
共に、主耐圧の更なる増大までをも達成しているのであ
る。この様に、ゲートアルミニウム電極１０８の張り出
し部分に起因したフィールドプレート効果を利用するこ
とが極めて有益であることが、図３のシミュレーション
結果からも容易に理解されるところである。
【００５８】尚、図３に示す今回のシミュレーションで
は、張り出し寸法Ｗ０が１０μｍである場合についての
計算であるが、張り出し寸法Ｗ０が正の値を有している
限り（Ｗ０＞０）、同様の効果が得られることも、本発
明者によって確認されている。
は、張り出し寸法Ｗ０が１０μｍである場合についての
計算であるが、張り出し寸法Ｗ０が正の値を有している
限り（Ｗ０＞０）、同様の効果が得られることも、本発
明者によって確認されている。
【００５９】（３）更に、第１及び第２ゲート制御電極
１０７ａ、１０７ｂよりも低抵抗であるゲートアルミニ
ウム電極１０８を形成することでゲート配線を実現して
いるので、その分だけゲート配線抵抗の低減が期待さ
れ、オン-オフスイッチング時の効率向上の効果が見込
まれる。
１０７ａ、１０７ｂよりも低抵抗であるゲートアルミニ
ウム電極１０８を形成することでゲート配線を実現して
いるので、その分だけゲート配線抵抗の低減が期待さ
れ、オン-オフスイッチング時の効率向上の効果が見込
まれる。
【００６０】（変形例１）本変形例は実施の形態１の構
造を改善するものであり、その特徴点は、実施の形態１
における、セル領域ＣＲ側のゲートアルミニウム電極１
０８の部分直下に位置する第１部分Ｐ１の上面を露出さ
せる新たなコンタクト部を、第１部分Ｐ１毎に設けた点
にある。その他の点は実施の形態１の構造と同一であ
る。以下、図面に基づき、本変形例の具体例を詳述す
る。
造を改善するものであり、その特徴点は、実施の形態１
における、セル領域ＣＲ側のゲートアルミニウム電極１
０８の部分直下に位置する第１部分Ｐ１の上面を露出さ
せる新たなコンタクト部を、第１部分Ｐ１毎に設けた点
にある。その他の点は実施の形態１の構造と同一であ
る。以下、図面に基づき、本変形例の具体例を詳述す
る。
【００６１】図２（Ａ）、図２（Ｂ）及び図２（Ｃ）
は、本変形例に係るゲート配線構造１００Ａの構造を模
式的に示す上面図、Ｃ１−Ｃ２線に関する縦断面図、及
びＣ３−Ｃ４線に関する縦断面図であり、それぞれ、図
１（Ａ）、図１（Ｂ）及び図１（Ｃ）に対応している。
従って、図２（Ａ）、図２（Ｂ）及び図２（Ｃ）中の参
照符号の内で図１（Ａ）、図１（Ｂ）及び図１（Ｃ）中
の参照符号と同一のものは、実施の形態１で記載したも
のと同一の構成要素に対応している。
は、本変形例に係るゲート配線構造１００Ａの構造を模
式的に示す上面図、Ｃ１−Ｃ２線に関する縦断面図、及
びＣ３−Ｃ４線に関する縦断面図であり、それぞれ、図
１（Ａ）、図１（Ｂ）及び図１（Ｃ）に対応している。
従って、図２（Ａ）、図２（Ｂ）及び図２（Ｃ）中の参
照符号の内で図１（Ａ）、図１（Ｂ）及び図１（Ｃ）中
の参照符号と同一のものは、実施の形態１で記載したも
のと同一の構成要素に対応している。
【００６２】図２（Ａ）、図２（Ｂ）及び図２（Ｃ）中
において、実施の形態１には無い本変形例の特徴的構成
要素とは、複数の第４コンタクト部１３１である。即
ち、各第１部分Ｐ１を充填している各第１ゲート制御電
極１０７ａの内で、境界ＢＬと、境界ＢＬからセル領域
ＣＲ側へ第１方向Ｄ１に沿って第３距離ｄ３だけ離れた
箇所とで規定ないしは画される部分の上面一部を露出す
る様に、複数の第４コンタクト部１３１が、上記絶縁層
（２＋１１１）内にホール状に形成されている。しか
も、各第４コンタクト部１３１は、ゲート電極１０８に
よって完全に充填されている。この構成により、ゲート
電極１０８は、各第４コンタクト部１３１を介した第１
ゲート制御電極１０７ａとの電気的接続をも有する。
において、実施の形態１には無い本変形例の特徴的構成
要素とは、複数の第４コンタクト部１３１である。即
ち、各第１部分Ｐ１を充填している各第１ゲート制御電
極１０７ａの内で、境界ＢＬと、境界ＢＬからセル領域
ＣＲ側へ第１方向Ｄ１に沿って第３距離ｄ３だけ離れた
箇所とで規定ないしは画される部分の上面一部を露出す
る様に、複数の第４コンタクト部１３１が、上記絶縁層
（２＋１１１）内にホール状に形成されている。しか
も、各第４コンタクト部１３１は、ゲート電極１０８に
よって完全に充填されている。この構成により、ゲート
電極１０８は、各第４コンタクト部１３１を介した第１
ゲート制御電極１０７ａとの電気的接続をも有する。
【００６３】従って、本変形例によれば、既述した実施
の形態１の効果（１）〜（３）と同様の効果を奏すると
共に、（４）ゲート制御電極とゲート電極１０８とのコ
ンタクト領域が実施の形態１よりも増大することにより
ゲート配線抵抗の一層の低減化を図ることが可能とな
り、オン-オフスイッチング時の効率の更なる向上効果
を期待することが出来ると言う利点が、更に得られる。
の形態１の効果（１）〜（３）と同様の効果を奏すると
共に、（４）ゲート制御電極とゲート電極１０８とのコ
ンタクト領域が実施の形態１よりも増大することにより
ゲート配線抵抗の一層の低減化を図ることが可能とな
り、オン-オフスイッチング時の効率の更なる向上効果
を期待することが出来ると言う利点が、更に得られる。
【００６４】（変形例２）本変形例は実施の形態１の構
造を改善するものに関しており、その特徴点は、第２ト
レンチ１０５ｂが各第１部分Ｐ１の第１幅Ｗ１と等しい
第２幅ｄ２を有する点にある。その他の点は実施の形態
１の構造と同一である。以下、図面に基づき、本変形例
の具体例を詳述する。
造を改善するものに関しており、その特徴点は、第２ト
レンチ１０５ｂが各第１部分Ｐ１の第１幅Ｗ１と等しい
第２幅ｄ２を有する点にある。その他の点は実施の形態
１の構造と同一である。以下、図面に基づき、本変形例
の具体例を詳述する。
【００６５】図５は、本変形例に係るゲート配線構造１
００Ｂの構造を模式的に示す上面図であり、図１（Ａ）
に対応している。従って、図５中の参照符号の内で図１
（Ａ）中の参照符号と同一のものは、実施の形態１にお
いて記載した構成要素と同一の構成要素に対応してい
る。
００Ｂの構造を模式的に示す上面図であり、図１（Ａ）
に対応している。従って、図５中の参照符号の内で図１
（Ａ）中の参照符号と同一のものは、実施の形態１にお
いて記載した構成要素と同一の構成要素に対応してい
る。
【００６６】図５に示す通り、第２トレンチ１０５ｂの
幅Ｗ２（図１（Ａ）の幅ｄ２に相当）は、第１トレンチ
１０５ａの幅Ｗ１と同等の値に設定されている。
幅Ｗ２（図１（Ａ）の幅ｄ２に相当）は、第１トレンチ
１０５ａの幅Ｗ１と同等の値に設定されている。
【００６７】従って、本変形例によれば、既述した実施
の形態１の効果（１）〜（３）と同様の効果を奏すると
共に、（４）全てのトレンチ幅が均一に設定されること
によりトレンチエッチング時のμローディング効果に起
因した溝深さの不均一が無くなる結果、一層の主耐圧向
上が見込まれると言う利点が追加的に得られる。
の形態１の効果（１）〜（３）と同様の効果を奏すると
共に、（４）全てのトレンチ幅が均一に設定されること
によりトレンチエッチング時のμローディング効果に起
因した溝深さの不均一が無くなる結果、一層の主耐圧向
上が見込まれると言う利点が追加的に得られる。
【００６８】尚、変形例１の特徴部分（第４コンタクト
部１３１を設ける点）を本変形例に適用することは、勿
論可能である。
部１３１を設ける点）を本変形例に適用することは、勿
論可能である。
【００６９】（変形例３）本変形例は実施の形態１の構
造を改善するものであり、その特徴点を要約すると、本
変形例では、実施の形態１における第１主面１Ｓ１のタ
ーミナル領域ＴＲの内で外周縁側ベース層１０３ａの終
端１０３ｅよりも外側に位置する領域上に配設されてい
る絶縁層内に、第３ゲート制御電極を新たに設けると共
に、その直上の絶縁層部分を開口することで更にゲート
アルミニウム電極１０８を上記第３ゲート制御電極にも
電気的に接続する様にしている。その他の点は実施の形
態１の構造と同一である。以下、図面に基づき、本変形
例の具体例を、その特徴点を中心に詳述する。
造を改善するものであり、その特徴点を要約すると、本
変形例では、実施の形態１における第１主面１Ｓ１のタ
ーミナル領域ＴＲの内で外周縁側ベース層１０３ａの終
端１０３ｅよりも外側に位置する領域上に配設されてい
る絶縁層内に、第３ゲート制御電極を新たに設けると共
に、その直上の絶縁層部分を開口することで更にゲート
アルミニウム電極１０８を上記第３ゲート制御電極にも
電気的に接続する様にしている。その他の点は実施の形
態１の構造と同一である。以下、図面に基づき、本変形
例の具体例を、その特徴点を中心に詳述する。
【００７０】図６（Ａ）、図６（Ｂ）及び図６（Ｃ）
は、それぞれ、本変形例に係るゲート配線構造１００Ｃ
の構造を模式的に示す上面図、Ｃ１−Ｃ２線に関する縦
断面図、及びＣ３−Ｃ４線に関する縦断面図であり、図
１（Ａ）、図１（Ｂ）及び図１（Ｃ）に対応している。
従って、図６（Ａ）、図６（Ｂ）及び図６（Ｃ）中の参
照符号の内で図１（Ａ）、図１（Ｂ）及び図１（Ｃ）中
の参照符号と同一のものは、実施の形態１で記載したも
のと同一の構成要素に対応している。
は、それぞれ、本変形例に係るゲート配線構造１００Ｃ
の構造を模式的に示す上面図、Ｃ１−Ｃ２線に関する縦
断面図、及びＣ３−Ｃ４線に関する縦断面図であり、図
１（Ａ）、図１（Ｂ）及び図１（Ｃ）に対応している。
従って、図６（Ａ）、図６（Ｂ）及び図６（Ｃ）中の参
照符号の内で図１（Ａ）、図１（Ｂ）及び図１（Ｃ）中
の参照符号と同一のものは、実施の形態１で記載したも
のと同一の構成要素に対応している。
【００７１】図６（Ａ）、図６（Ｂ）及び図６（Ｃ）中
において、実施の形態１には無い本変形例の特徴的構成
要素とは、第３ゲート制御電極２０８ｃ、保護膜２１０
及び第４コンタクト部２１２ｂである。
において、実施の形態１には無い本変形例の特徴的構成
要素とは、第３ゲート制御電極２０８ｃ、保護膜２１０
及び第４コンタクト部２１２ｂである。
【００７２】即ち、第３ゲート制御電極２０８ｃが、第
１主面１Ｓ１のターミナル領域ＴＲ上であって、且つ、
終端１０３ｅよりも外側に位置すると共に、少なくとも
ゲート電極１０８の下方に位置する部分を含む領域上に
形成された絶縁層（１１６＋２１０）の内部に、配設さ
れている。換言すれば、第３ゲート制御電極２０８ｃ
は、絶縁膜１１６を介在して、半導体層１０２の上面上
に配設されている。そして、第３ゲート制御電極２０８
ｃは、第２方向Ｄ２に沿って延在している。この第３ゲ
ート制御電極２０８ｃは、例えばポリシリコンより成
る。尚、第３ゲート制御電極２０８ｃの第１方向Ｄ１に
おける外側の他端（図示せず）は、ゲート電極１０８の
他端（境界ＢＬから第４距離ｄ４だけ離れた位置）１０
８Ｅ２よりも外側に位置している。
１主面１Ｓ１のターミナル領域ＴＲ上であって、且つ、
終端１０３ｅよりも外側に位置すると共に、少なくとも
ゲート電極１０８の下方に位置する部分を含む領域上に
形成された絶縁層（１１６＋２１０）の内部に、配設さ
れている。換言すれば、第３ゲート制御電極２０８ｃ
は、絶縁膜１１６を介在して、半導体層１０２の上面上
に配設されている。そして、第３ゲート制御電極２０８
ｃは、第２方向Ｄ２に沿って延在している。この第３ゲ
ート制御電極２０８ｃは、例えばポリシリコンより成
る。尚、第３ゲート制御電極２０８ｃの第１方向Ｄ１に
おける外側の他端（図示せず）は、ゲート電極１０８の
他端（境界ＢＬから第４距離ｄ４だけ離れた位置）１０
８Ｅ２よりも外側に位置している。
【００７３】更に、第４コンタクト部２１２ｂが、ゲー
ト電極１０８の直下に位置する、第３ゲート制御電極２
０８ｃの上面の一部を露出する様に、保護膜である絶縁
層２１０内に、第２方向Ｄ２に沿ってストライプ状に形
成されており、しかも、ゲート電極１０８によって完全
に充填されている。従って、ゲート電極１０８は、第４
コンタクト部２１２ｂを介した第３ゲート制御電極２０
８ｃとの電気的接続をも有する。しかも、第４コンタク
ト部２１２ｂはストライプ状に延びた溝形状を有するの
で、ゲート電極１０８と第３ゲート制御電極２０８ｃと
の接触面積ないしは接触領域は、コンタクトホールの場
合と比較して大きい。この構成により、第１及び第２ゲ
ート制御電極１０７ａ、１０７ｂと第３ゲート制御電極
２０８ｃとは、互いに電気的に導通状態にある。尚、第
４コンタクト部２１２ｂを「第２ゲートコンタクト部」
と称するときには、第３コンタクト部１０９を「第１ゲ
ートコンタクト部」と称するものとする。
ト電極１０８の直下に位置する、第３ゲート制御電極２
０８ｃの上面の一部を露出する様に、保護膜である絶縁
層２１０内に、第２方向Ｄ２に沿ってストライプ状に形
成されており、しかも、ゲート電極１０８によって完全
に充填されている。従って、ゲート電極１０８は、第４
コンタクト部２１２ｂを介した第３ゲート制御電極２０
８ｃとの電気的接続をも有する。しかも、第４コンタク
ト部２１２ｂはストライプ状に延びた溝形状を有するの
で、ゲート電極１０８と第３ゲート制御電極２０８ｃと
の接触面積ないしは接触領域は、コンタクトホールの場
合と比較して大きい。この構成により、第１及び第２ゲ
ート制御電極１０７ａ、１０７ｂと第３ゲート制御電極
２０８ｃとは、互いに電気的に導通状態にある。尚、第
４コンタクト部２１２ｂを「第２ゲートコンタクト部」
と称するときには、第３コンタクト部１０９を「第１ゲ
ートコンタクト部」と称するものとする。
【００７４】以上の構成に伴い、本変形例は、既述した
実施の形態１の効果（１）〜（３）を同様に奏する上
に、（４）ゲート電極１０８と第３ゲート制御電極２０
８ｃとの電気的接続も加味される結果、ゲート配線抵抗
の一層の低減化を図ることが可能となり、オン-オフス
イッチング時の効率の更なる向上効果を期待することが
出来ると言う利点をも奏する。
実施の形態１の効果（１）〜（３）を同様に奏する上
に、（４）ゲート電極１０８と第３ゲート制御電極２０
８ｃとの電気的接続も加味される結果、ゲート配線抵抗
の一層の低減化を図ることが可能となり、オン-オフス
イッチング時の効率の更なる向上効果を期待することが
出来ると言う利点をも奏する。
【００７５】（変形例４）本変形例は変形例３の構造を
改善するものであり、変形例３における第４コンタクト
部を複数のコンタクトホールより構成した点に、その特
徴点を有する。この構成の採用により、変形例３と比較
してゲート電極１０８と第３ゲート制御電極２０８ｃと
の接触面積は減少せざるを得ないが、その代わりに、下
記に示す製造上の効果が得られる。その他の点は実施の
形態１及び変形例３の構造と同一である。以下、図面に
基づき、本変形例の具体例を、その特徴点を中心に詳述
する。
改善するものであり、変形例３における第４コンタクト
部を複数のコンタクトホールより構成した点に、その特
徴点を有する。この構成の採用により、変形例３と比較
してゲート電極１０８と第３ゲート制御電極２０８ｃと
の接触面積は減少せざるを得ないが、その代わりに、下
記に示す製造上の効果が得られる。その他の点は実施の
形態１及び変形例３の構造と同一である。以下、図面に
基づき、本変形例の具体例を、その特徴点を中心に詳述
する。
【００７６】図７は、本変形例に係るゲート配線構造１
００Ｄの構造を模式的に示す上面図であり、図１（Ａ）
に対応している。従って、図７中の参照符号の内で図１
（Ａ）中及び図６（Ａ）中の参照符号と同一のものは、
実施の形態１及び変形例３で記載したものと同一の構成
要素に対応している。
００Ｄの構造を模式的に示す上面図であり、図１（Ａ）
に対応している。従って、図７中の参照符号の内で図１
（Ａ）中及び図６（Ａ）中の参照符号と同一のものは、
実施の形態１及び変形例３で記載したものと同一の構成
要素に対応している。
【００７７】図７に模式的に示す様に、第４コンタクト
部ないしは第２ゲートコンタクト部２１６は、第２方向
Ｄ２及び第１方向Ｄ１をそれぞれ長手方向及び短手方向
とする矩形状の横断面形状を有するコンタクトホールで
あり、複数の第４コンタクト部２１６は所定の間隔ＤＨ
で以って第２方向Ｄ２に沿って一列に配設されている。
そして、各第４コンタクト部２１６は、ゲートアルミニ
ウム電極１０８によって完全に充填されている。
部ないしは第２ゲートコンタクト部２１６は、第２方向
Ｄ２及び第１方向Ｄ１をそれぞれ長手方向及び短手方向
とする矩形状の横断面形状を有するコンタクトホールで
あり、複数の第４コンタクト部２１６は所定の間隔ＤＨ
で以って第２方向Ｄ２に沿って一列に配設されている。
そして、各第４コンタクト部２１６は、ゲートアルミニ
ウム電極１０８によって完全に充填されている。
【００７８】以上の構成を有する本変形例によれば、既
述した実施の形態１の効果（１）〜（３）が同様に得ら
れると共に、（４）ゲートアルミニウム電極１０８と各
第４コンタクト部２１６とのコンタクト面積が変形例３
と比較して減少する分だけ、製造過程においてドライエ
ッチング工程によって生じる絶縁酸化膜１１６へのダメ
ージ量を軽減することが出来、その結果、ゲート歩留及
び信頼性の向上が見込まれると言う効果も得られる。
述した実施の形態１の効果（１）〜（３）が同様に得ら
れると共に、（４）ゲートアルミニウム電極１０８と各
第４コンタクト部２１６とのコンタクト面積が変形例３
と比較して減少する分だけ、製造過程においてドライエ
ッチング工程によって生じる絶縁酸化膜１１６へのダメ
ージ量を軽減することが出来、その結果、ゲート歩留及
び信頼性の向上が見込まれると言う効果も得られる。
【００７９】（変形例５）本変形例は実施の形態１の構
造を改善するものであり、その特徴点は、外周縁側ベー
ス層１０３ａを貫くメッシュ状の第３トレンチを、第２
トレンチ１０５ｂの外側側面から終端１０３ｅ迄の範囲
内に配設した点にある。その他の構造は実施の形態１の
構造と同一である。以下、図面に基づき、本変形例の具
体例を、その特徴点を中心に詳述する。
造を改善するものであり、その特徴点は、外周縁側ベー
ス層１０３ａを貫くメッシュ状の第３トレンチを、第２
トレンチ１０５ｂの外側側面から終端１０３ｅ迄の範囲
内に配設した点にある。その他の構造は実施の形態１の
構造と同一である。以下、図面に基づき、本変形例の具
体例を、その特徴点を中心に詳述する。
【００８０】図８（Ａ）、図８（Ｂ）及び図８（Ｃ）
は、それぞれ、本変形例に係るゲート配線構造１００Ｅ
の構造を模式的に示す上面図、Ｃ１−Ｃ２線に関する縦
断面図、及びＣ３−Ｃ４線に関する縦断面図であり、図
１（Ａ）、図１（Ｂ）及び図１（Ｃ）に対応している。
従って、図８（Ａ）、図８（Ｂ）及び図８（Ｃ）中の参
照符号の内で図１（Ａ）、図１（Ｂ）及び図１（Ｃ）中
の参照符号と同一のものは、実施の形態１で記載したも
のと同一の構成要素に対応している。
は、それぞれ、本変形例に係るゲート配線構造１００Ｅ
の構造を模式的に示す上面図、Ｃ１−Ｃ２線に関する縦
断面図、及びＣ３−Ｃ４線に関する縦断面図であり、図
１（Ａ）、図１（Ｂ）及び図１（Ｃ）に対応している。
従って、図８（Ａ）、図８（Ｂ）及び図８（Ｃ）中の参
照符号の内で図１（Ａ）、図１（Ｂ）及び図１（Ｃ）中
の参照符号と同一のものは、実施の形態１で記載したも
のと同一の構成要素に対応している。
【００８１】図８（Ａ）、図８（Ｂ）及び図８（Ｃ）中
に示す様に、メッシュ形状を成す第３トレンチ３０１
が、第１主面１Ｓ１のターミナル領域ＴＲの内で、第２
トレンチ１０５ｂのチャネルストッパ側側面の外側部分
から外周縁側ベース層１０３ａの終端１０３ｅ迄の領域
から、ターミナル領域ＴＲ下方に位置するベース層１０
３ａを貫通しつつ、第３方向Ｄ３に沿って、半導体基板
１内部に迄形成されている。しかも、第３トレンチ３０
１は、第２トレンチ１０５ｂのチャネルストッパ側側面
と連結しつつ第１方向Ｄ１に沿って延在する複数の第１
部分（横部分）３０１Ａと、各第１部分３０１Ａと直交
しつつ第２方向Ｄ２に沿って延在するｎ（ｎは自然数）
個の第２部分（縦部分）３０１Ｂとを、有する。
に示す様に、メッシュ形状を成す第３トレンチ３０１
が、第１主面１Ｓ１のターミナル領域ＴＲの内で、第２
トレンチ１０５ｂのチャネルストッパ側側面の外側部分
から外周縁側ベース層１０３ａの終端１０３ｅ迄の領域
から、ターミナル領域ＴＲ下方に位置するベース層１０
３ａを貫通しつつ、第３方向Ｄ３に沿って、半導体基板
１内部に迄形成されている。しかも、第３トレンチ３０
１は、第２トレンチ１０５ｂのチャネルストッパ側側面
と連結しつつ第１方向Ｄ１に沿って延在する複数の第１
部分（横部分）３０１Ａと、各第１部分３０１Ａと直交
しつつ第２方向Ｄ２に沿って延在するｎ（ｎは自然数）
個の第２部分（縦部分）３０１Ｂとを、有する。
【００８２】更に、例えば酸化膜より成る第３ゲート絶
縁膜１０６が、第３トレンチ３０１の各部３０１Ａ、３
０１Ｂの底面上及び側面上に全面的に形成されている。
そして、第３ゲート絶縁膜１０６は、各第１部分３０１
Ａと第２トレンチ１０５ｂとの連結箇所において、第２
トレンチ１０５ｂ内に全面的に形成されている第２ゲー
ト絶縁膜１０６と一体的に繋がっている。
縁膜１０６が、第３トレンチ３０１の各部３０１Ａ、３
０１Ｂの底面上及び側面上に全面的に形成されている。
そして、第３ゲート絶縁膜１０６は、各第１部分３０１
Ａと第２トレンチ１０５ｂとの連結箇所において、第２
トレンチ１０５ｂ内に全面的に形成されている第２ゲー
ト絶縁膜１０６と一体的に繋がっている。
【００８３】更に、上方から見てメッシュ形状を成す第
３ゲート制御電極３０４が、第３トレンチ３０１の上面
よりも下部に位置する様に第３トレンチ３０１内に形成
されており、しかも、同電極３０４は、第３ゲート絶縁
膜１０６を介して第３トレンチ３０１内を充填してい
る。そして、第３ゲート制御電極３０４は、第２トレン
チ１０５ｂと第３トレンチ３０１の各第１部分３０１Ａ
との各連結部分において、第２ゲート制御電極１０７ｂ
と電気的に接続されている。尚、第３ゲート制御電極３
０４の材質は第２ゲート制御電極１０７ｂのそれと同一
である。
３ゲート制御電極３０４が、第３トレンチ３０１の上面
よりも下部に位置する様に第３トレンチ３０１内に形成
されており、しかも、同電極３０４は、第３ゲート絶縁
膜１０６を介して第３トレンチ３０１内を充填してい
る。そして、第３ゲート制御電極３０４は、第２トレン
チ１０５ｂと第３トレンチ３０１の各第１部分３０１Ａ
との各連結部分において、第２ゲート制御電極１０７ｂ
と電気的に接続されている。尚、第３ゲート制御電極３
０４の材質は第２ゲート制御電極１０７ｂのそれと同一
である。
【００８４】更に、第４コンタクト部ないしは第２ゲー
トコンタクト部３０３が、第１方向Ｄ１及び第２方向Ｄ
２に沿って延在してメッシュ形状を成しつつ第３ゲート
制御電極３０４の上面の一部を露出する様に、絶縁層
（２＋１１１）内に形成されている。しかも、第４コン
タクト部３０３は、ゲートアルミニウム電極１０８で完
全に充填されており、同部３０３の第１方向Ｄ１に沿っ
て延在する各横部分は、第２方向Ｄ２に沿って第２トレ
ンチ１０５ｂと平行に延在したストライプ形状の第３コ
ンタクト部ないしは第１ゲートコンタクト部１０９と連
結している。従って、ゲートアルミニウム電極１０８
は、メッシュ状に張り渡された第４コンタクト部３０３
を介した第３ゲート制御電極３０４との電気的接続をも
有している。
トコンタクト部３０３が、第１方向Ｄ１及び第２方向Ｄ
２に沿って延在してメッシュ形状を成しつつ第３ゲート
制御電極３０４の上面の一部を露出する様に、絶縁層
（２＋１１１）内に形成されている。しかも、第４コン
タクト部３０３は、ゲートアルミニウム電極１０８で完
全に充填されており、同部３０３の第１方向Ｄ１に沿っ
て延在する各横部分は、第２方向Ｄ２に沿って第２トレ
ンチ１０５ｂと平行に延在したストライプ形状の第３コ
ンタクト部ないしは第１ゲートコンタクト部１０９と連
結している。従って、ゲートアルミニウム電極１０８
は、メッシュ状に張り渡された第４コンタクト部３０３
を介した第３ゲート制御電極３０４との電気的接続をも
有している。
【００８５】以上の構成を有する本変形例は、既述した
実施の形態１の効果（１）〜（３）を同様に奏すると共
に、（４）第３トレンチ３０１の各部３０１Ａ，３０１
Ｂの数を増やすことでゲートアルミニウム電極１０８と
第３ゲート制御電極３０４との接触面積を増大させるこ
とが出来るので、ゲート配線抵抗の更なる低減化を達成
することが出来ると言う効果をも奏する。
実施の形態１の効果（１）〜（３）を同様に奏すると共
に、（４）第３トレンチ３０１の各部３０１Ａ，３０１
Ｂの数を増やすことでゲートアルミニウム電極１０８と
第３ゲート制御電極３０４との接触面積を増大させるこ
とが出来るので、ゲート配線抵抗の更なる低減化を達成
することが出来ると言う効果をも奏する。
【００８６】（変形例６）本変形例は変形例５の修正形
であり、その特徴点は、第３及び第４コンタクト部を共
に、トレンチの交差部分に位置する複数のコンタクトホ
ールとして構成している点にある。その他の構造は実施
の形態１及び変形例５の構造と同一である。以下、図面
に基づき、本変形例の具体例を、その特徴点を中心に詳
述する。
であり、その特徴点は、第３及び第４コンタクト部を共
に、トレンチの交差部分に位置する複数のコンタクトホ
ールとして構成している点にある。その他の構造は実施
の形態１及び変形例５の構造と同一である。以下、図面
に基づき、本変形例の具体例を、その特徴点を中心に詳
述する。
【００８７】図９（Ａ）、図９（Ｂ）及び図９（Ｃ）
は、それぞれ、本変形例に係るゲート配線構造１００Ｆ
の構造を模式的に示す上面図、Ｃ１−Ｃ２線に関する縦
断面図、及びＣ３−Ｃ４線に関する縦断面図であり、図
８（Ａ）、図８（Ｂ）及び図８（Ｃ）に対応している。
従って、図９（Ａ）、図９（Ｂ）及び図９（Ｃ）中の参
照符号の内で図８（Ａ）、図８（Ｂ）及び図８（Ｃ）中
の参照符号と同一のものは、実施の形態１及び変形例５
で記載したものと同一の構成要素に対応している。
は、それぞれ、本変形例に係るゲート配線構造１００Ｆ
の構造を模式的に示す上面図、Ｃ１−Ｃ２線に関する縦
断面図、及びＣ３−Ｃ４線に関する縦断面図であり、図
８（Ａ）、図８（Ｂ）及び図８（Ｃ）に対応している。
従って、図９（Ａ）、図９（Ｂ）及び図９（Ｃ）中の参
照符号の内で図８（Ａ）、図８（Ｂ）及び図８（Ｃ）中
の参照符号と同一のものは、実施の形態１及び変形例５
で記載したものと同一の構成要素に対応している。
【００８８】図９（Ａ）、図９（Ｂ）及び図９（Ｃ）に
示す様に、第３コンタクト部１０９ａは、第２トレンチ
１０５ｂと第３トレンチ３０１の横部分３０１Ａとの各
連結部分ないしは交差部分１０９ＣＰの近傍において形
成された複数のコンタクトホールより成る。しかも、複
数のコンタクトホール１０９ａは、所定の間隔ＨＤ１で
以って第２方向Ｄ２に沿って一列に配列している。
示す様に、第３コンタクト部１０９ａは、第２トレンチ
１０５ｂと第３トレンチ３０１の横部分３０１Ａとの各
連結部分ないしは交差部分１０９ＣＰの近傍において形
成された複数のコンタクトホールより成る。しかも、複
数のコンタクトホール１０９ａは、所定の間隔ＨＤ１で
以って第２方向Ｄ２に沿って一列に配列している。
【００８９】更に、第４コンタクト部４０２は、第３ゲ
ート制御電極３０４の上面の一部を露出する様に絶縁層
（１０６＋１１１）内に形成されており、しかも、第４
コンタクト部４０２内部はゲート電極１０８によって完
全に充填されている。従って、ゲート電極１０８は、第
４コンタクト部４０２を介した第３ゲート制御電極３０
４との電気的接続をも有している。そして、第４コンタ
クト部４０２は、第３トレンチ３０１の第１方向Ｄ１に
沿って延在する各横部分３０１Ａと、第３トレンチ３０
１の第２方向Ｄ２に沿って延在する各縦部分３０１Ｂと
の各交差部分４０１において形成された複数のコンタク
トホールより成る。同様に、複数のコンタクトホール４
０２は、所定の間隔ＨＤ１で以って第２方向Ｄ２に沿っ
て一列に配列している。
ート制御電極３０４の上面の一部を露出する様に絶縁層
（１０６＋１１１）内に形成されており、しかも、第４
コンタクト部４０２内部はゲート電極１０８によって完
全に充填されている。従って、ゲート電極１０８は、第
４コンタクト部４０２を介した第３ゲート制御電極３０
４との電気的接続をも有している。そして、第４コンタ
クト部４０２は、第３トレンチ３０１の第１方向Ｄ１に
沿って延在する各横部分３０１Ａと、第３トレンチ３０
１の第２方向Ｄ２に沿って延在する各縦部分３０１Ｂと
の各交差部分４０１において形成された複数のコンタク
トホールより成る。同様に、複数のコンタクトホール４
０２は、所定の間隔ＨＤ１で以って第２方向Ｄ２に沿っ
て一列に配列している。
【００９０】以上の構成により、本変形例は、既述した
実施の形態１の効果（１）〜（３）を同様に奏すると共
に、（４）各交差部４０１の領域は各横部分３０１Ａと
比較してコンタクトホールの左右又は上下への位置ずれ
の影響を受けにくい場所であるので、コンタクト形成時
の製造上の重ねあわせマージンの向上を図ることが出
来、その結果、ゲート歩留及び信頼性の向上を達成出来
ると言う効果も奏する。
実施の形態１の効果（１）〜（３）を同様に奏すると共
に、（４）各交差部４０１の領域は各横部分３０１Ａと
比較してコンタクトホールの左右又は上下への位置ずれ
の影響を受けにくい場所であるので、コンタクト形成時
の製造上の重ねあわせマージンの向上を図ることが出
来、その結果、ゲート歩留及び信頼性の向上を達成出来
ると言う効果も奏する。
【００９１】（実施の形態２）本実施の形態は、第２方
向に沿って延在し且つ第１トレンチの第１部分と連結し
た第２トレンチを設けると共に、第２トレンチ直上のス
トライプ状のゲートコンタクト部を介して、第２トレン
チ内部を充填する第２ゲート制御電極と電気的に接続さ
れたゲートアルミニウム電極を設けると言う実施の形態
１の基本的なコンセプトを踏襲しつつ、実施の形態１の
構成を修正するものである。その特徴点の要旨は、ゲー
トアルミニウム電極の外側のターミナル領域上方に、セ
ル領域内のソース電極に電気的に接続された別のソース
電極を設けると共に、当該別のソース電極をその直下の
コンタクト部を介して外周縁側ベース層に電気的に接続
し、且つ、当該別のソース電極におけるチャネルストッ
パ側の他端を外周縁側ベース層の終端よりもチャネルス
トッパ側へ張り出させて、当該別のソース電極にフィー
ルドプレートとしての機能を備えさせた点にある。以
下、図面に基づき、本実施の形態における特徴的な構成
を詳述する。
向に沿って延在し且つ第１トレンチの第１部分と連結し
た第２トレンチを設けると共に、第２トレンチ直上のス
トライプ状のゲートコンタクト部を介して、第２トレン
チ内部を充填する第２ゲート制御電極と電気的に接続さ
れたゲートアルミニウム電極を設けると言う実施の形態
１の基本的なコンセプトを踏襲しつつ、実施の形態１の
構成を修正するものである。その特徴点の要旨は、ゲー
トアルミニウム電極の外側のターミナル領域上方に、セ
ル領域内のソース電極に電気的に接続された別のソース
電極を設けると共に、当該別のソース電極をその直下の
コンタクト部を介して外周縁側ベース層に電気的に接続
し、且つ、当該別のソース電極におけるチャネルストッ
パ側の他端を外周縁側ベース層の終端よりもチャネルス
トッパ側へ張り出させて、当該別のソース電極にフィー
ルドプレートとしての機能を備えさせた点にある。以
下、図面に基づき、本実施の形態における特徴的な構成
を詳述する。
【００９２】図１０は、本実施の形態に係るｎチャネル
型ＵＭＯＳＦＥＴの一部分であるゲート配線構造１５０
の構造を模式的・拡大的に示す上面図である。又、図１
１（Ｂ）及び図１１（Ｃ）は、それぞれ図１０中のＣ１
−Ｃ２線及びＣ３−Ｃ４線に関する縦断面図である。
尚、図１０においても、図1（Ａ）と同様に、図示の都
合上、後述する第２主電極用第１電極層１１３、第２主
電極用第２電極層１１８及びゲート電極１０８は、共に
途中で分断された状態で描かれている。
型ＵＭＯＳＦＥＴの一部分であるゲート配線構造１５０
の構造を模式的・拡大的に示す上面図である。又、図１
１（Ｂ）及び図１１（Ｃ）は、それぞれ図１０中のＣ１
−Ｃ２線及びＣ３−Ｃ４線に関する縦断面図である。
尚、図１０においても、図1（Ａ）と同様に、図示の都
合上、後述する第２主電極用第１電極層１１３、第２主
電極用第２電極層１１８及びゲート電極１０８は、共に
途中で分断された状態で描かれている。
【００９３】図１０、図１１（Ｂ）及び図１１（Ｃ）中
において、図１（Ａ）、図１（Ｂ）及び図１（Ｃ）中の
参照符号と同一の参照符号を付したものは、対応する実
施の形態１における構成要素に相当する。それ故に、そ
れらの構成要素の記載については、実施の形態１におけ
る記載を援用することにする。従って、以下では、実施
の形態１とは異なる特徴部分を中心に、本実施の形態の
構成要素を記載する。
において、図１（Ａ）、図１（Ｂ）及び図１（Ｃ）中の
参照符号と同一の参照符号を付したものは、対応する実
施の形態１における構成要素に相当する。それ故に、そ
れらの構成要素の記載については、実施の形態１におけ
る記載を援用することにする。従って、以下では、実施
の形態１とは異なる特徴部分を中心に、本実施の形態の
構成要素を記載する。
【００９４】図１０、図１１（Ｂ）及び図１１（Ｃ）に
示す通り、第２主電極用第１電極層ないしは第１ソース
アルミニウム電極１１３は、各第１コンタクト部１１２
内、各第２コンタクト部３内、及び絶縁層（２＋１１
１）、（１０６＋１１１）の内で第１主面１Ｓ１のセル
領域ＣＲ上に位置する部分の上に形成されている。しか
も、第２主電極用第１電極層１１３は、境界ＢＬからセ
ル領域ＣＲ側に向けて第１方向Ｄ１に沿って第７距離ｄ
７だけ離れた一端部１１３Ｅを有しており、且つ、第２
方向Ｄ２に沿って延在していると共に、各第２主電極領
域１０４及びベース層１０３ｃ、１０３ｂと電気的に接
続されている。
示す通り、第２主電極用第１電極層ないしは第１ソース
アルミニウム電極１１３は、各第１コンタクト部１１２
内、各第２コンタクト部３内、及び絶縁層（２＋１１
１）、（１０６＋１１１）の内で第１主面１Ｓ１のセル
領域ＣＲ上に位置する部分の上に形成されている。しか
も、第２主電極用第１電極層１１３は、境界ＢＬからセ
ル領域ＣＲ側に向けて第１方向Ｄ１に沿って第７距離ｄ
７だけ離れた一端部１１３Ｅを有しており、且つ、第２
方向Ｄ２に沿って延在していると共に、各第２主電極領
域１０４及びベース層１０３ｃ、１０３ｂと電気的に接
続されている。
【００９５】更に、ゲート電極１０８が、第３コンタク
ト部１０９内に、絶縁層（２＋１１１）、（１０６＋１
１１）の内で境界ＢＬと境界ＢＬからセル領域ＣＲ側へ
第１方向Ｄ１に沿って第７距離ｄ７よりも短い第３距離
ｄ３（＜ｄ７）だけ離れた箇所とで規定される部分の上
に、及び、上記絶縁層の内で境界ＢＬと境界ＢＬからタ
ーミナル領域ＴＲ側へ第１方向Ｄ１に沿って第１距離ｄ
１よりも短い第４距離ｄ４（ｄ２＜ｄ４＜ｄ１）だけ離
れた箇所とで規定される部分の上に、形成されている。
しかも、ゲート電極１０８は、第２トレンチ１０５ｂと
平行に第２方向Ｄ２に沿って延在しており、同じく第２
方向Ｄ２に沿って延在したストライプ状の第３コンタク
ト部１０９を介して第２ゲート制御電極１０７ｂと電気
的に接続されている。この様に、ゲート電極１０８のチ
ャネルストッパ側への張りだし寸法ｄ４が、ベース層１
０３の境界ＢＬからチャネルストッパ側への張りだし寸
法ｄ１よりも小さい点が、実施の形態１に係るゲート電
極１０８とは異なるところである。
ト部１０９内に、絶縁層（２＋１１１）、（１０６＋１
１１）の内で境界ＢＬと境界ＢＬからセル領域ＣＲ側へ
第１方向Ｄ１に沿って第７距離ｄ７よりも短い第３距離
ｄ３（＜ｄ７）だけ離れた箇所とで規定される部分の上
に、及び、上記絶縁層の内で境界ＢＬと境界ＢＬからタ
ーミナル領域ＴＲ側へ第１方向Ｄ１に沿って第１距離ｄ
１よりも短い第４距離ｄ４（ｄ２＜ｄ４＜ｄ１）だけ離
れた箇所とで規定される部分の上に、形成されている。
しかも、ゲート電極１０８は、第２トレンチ１０５ｂと
平行に第２方向Ｄ２に沿って延在しており、同じく第２
方向Ｄ２に沿って延在したストライプ状の第３コンタク
ト部１０９を介して第２ゲート制御電極１０７ｂと電気
的に接続されている。この様に、ゲート電極１０８のチ
ャネルストッパ側への張りだし寸法ｄ４が、ベース層１
０３の境界ＢＬからチャネルストッパ側への張りだし寸
法ｄ１よりも小さい点が、実施の形態１に係るゲート電
極１０８とは異なるところである。
【００９６】更に、第４コンタクト部１１７が、外周縁
側ベース層１０３ａの内で、境界ＢＬからターミナル領
域ＴＲ側へ向けて第１方向Ｄ１に沿って第１距離ｄ１よ
りも短く且つ第４距離ｄ４よりも長い第５距離ｄ５（ｄ
４＜ｄ５＜ｄ１）だけ離れた箇所と、境界ＢＬから第１
距離ｄ１だけ離れたベース層１０３の他端１０３ｅとで
挟まれた部分の一部上面を露出する様に、上記絶縁層
（１０６＋１１１）内に形成されている。しかも、第４
コンタクト部１１７は、第２トレンチ１０５ｂ及びスト
ライプ状の第３コンタクト部１０９と平行に第２方向Ｄ
２に沿って延在しており、ストライプ形状を有する。こ
こで、第１及び第２コンタクト部１１２、３をそれぞれ
「第１及び第２ソースコンタクト部」と定義するときに
は、第４コンタクト部１１７は「第３ソースコンタクト
部」とも称される。
側ベース層１０３ａの内で、境界ＢＬからターミナル領
域ＴＲ側へ向けて第１方向Ｄ１に沿って第１距離ｄ１よ
りも短く且つ第４距離ｄ４よりも長い第５距離ｄ５（ｄ
４＜ｄ５＜ｄ１）だけ離れた箇所と、境界ＢＬから第１
距離ｄ１だけ離れたベース層１０３の他端１０３ｅとで
挟まれた部分の一部上面を露出する様に、上記絶縁層
（１０６＋１１１）内に形成されている。しかも、第４
コンタクト部１１７は、第２トレンチ１０５ｂ及びスト
ライプ状の第３コンタクト部１０９と平行に第２方向Ｄ
２に沿って延在しており、ストライプ形状を有する。こ
こで、第１及び第２コンタクト部１１２、３をそれぞれ
「第１及び第２ソースコンタクト部」と定義するときに
は、第４コンタクト部１１７は「第３ソースコンタクト
部」とも称される。
【００９７】更に、本実施の形態の中核部たる第２主電
極用第２電極層ないしは第２ソースアルミニウム電極１
１８が、第４コンタクト部１１７内に、及び、上記絶縁
層（１０６＋１１１）、（１１６＋１１１）の内で、境
界ＢＬからターミナル領域ＴＲ側へ向けて第１方向Ｄ１
に沿って第５距離ｄ５だけ離れた上記箇所と、境界ＢＬ
からターミナル領域ＴＲ側へ向けて第１方向Ｄ１に沿っ
て第１距離ｄ１よりも長い第６距離ｄ６（＞ｄ１）だけ
離れた箇所とで規定される部分の上に形成されている。
しかも、第２主電極用第２電極層１１８は、第２主電極
用第１電極層１１３と平行に第２方向Ｄ２に沿って延在
していると共に、第４コンタクト部１１７を介して外周
縁側ベース層１０３ａと電気的に接続されている。
極用第２電極層ないしは第２ソースアルミニウム電極１
１８が、第４コンタクト部１１７内に、及び、上記絶縁
層（１０６＋１１１）、（１１６＋１１１）の内で、境
界ＢＬからターミナル領域ＴＲ側へ向けて第１方向Ｄ１
に沿って第５距離ｄ５だけ離れた上記箇所と、境界ＢＬ
からターミナル領域ＴＲ側へ向けて第１方向Ｄ１に沿っ
て第１距離ｄ１よりも長い第６距離ｄ６（＞ｄ１）だけ
離れた箇所とで規定される部分の上に形成されている。
しかも、第２主電極用第２電極層１１８は、第２主電極
用第１電極層１１３と平行に第２方向Ｄ２に沿って延在
していると共に、第４コンタクト部１１７を介して外周
縁側ベース層１０３ａと電気的に接続されている。
【００９８】しかも、本実施の形態では、第２主電極用
第１電極層１１３及び第２主電極用第２電極層１１８の
第２方向Ｄ２における長さは共に、ゲート電極１０８の
第２方向Ｄ２における長さよりも大きく、更に、第３コ
ンタクト部１０９の第２方向Ｄ２における一端部はゲー
ト電極１０８の第２方向Ｄ２における一端部１０８Ｅの
手前に位置しているので、第４コンタクト部１１７の第
２方向Ｄ２における長さも、第３コンタクト部１０９の
第２方向Ｄ２における長さより大きい。
第１電極層１１３及び第２主電極用第２電極層１１８の
第２方向Ｄ２における長さは共に、ゲート電極１０８の
第２方向Ｄ２における長さよりも大きく、更に、第３コ
ンタクト部１０９の第２方向Ｄ２における一端部はゲー
ト電極１０８の第２方向Ｄ２における一端部１０８Ｅの
手前に位置しているので、第４コンタクト部１１７の第
２方向Ｄ２における長さも、第３コンタクト部１０９の
第２方向Ｄ２における長さより大きい。
【００９９】そして、本実施の形態では、接続層１１９
が、セル領域ＣＲから境界ＢＬを越えてターミナル領域
ＴＲにまで跨る態様で、第２主電極用第１電極層１１３
の一端部１１３Ｅと、境界ＢＬからターミナル領域ＴＲ
側へ向けて第１方向Ｄ１に沿って第５距離ｄ５だけ離れ
た第２主電極用第２電極層１１８の一端部１１８Ｅと
で、規定される絶縁層（１０６＋１１１）、（２＋１１
１）の部分上に、第２方向Ｄ２に沿って延在しつつ形成
されている。しかも、接続層１１９は、ゲート電極１０
８の第２方向Ｄ２における一端部１０８Ｅから第２方向
Ｄ２に関して所定の距離ＤＤだけ離れており、且つ、第
１方向Ｄ１に沿って延在した側面１１９ＳＳを有してい
る。この構成により、接続層１１９は、両電極層１１
３、１１８を連結しており、従って、両電極層１１３、
１１８を互いに電気的に接続している。その結果、外周
縁側ベース層１０３ａには、第２主電極用第１電極層１
１３に印加される電圧と同じ電圧が印加されることにな
る。
が、セル領域ＣＲから境界ＢＬを越えてターミナル領域
ＴＲにまで跨る態様で、第２主電極用第１電極層１１３
の一端部１１３Ｅと、境界ＢＬからターミナル領域ＴＲ
側へ向けて第１方向Ｄ１に沿って第５距離ｄ５だけ離れ
た第２主電極用第２電極層１１８の一端部１１８Ｅと
で、規定される絶縁層（１０６＋１１１）、（２＋１１
１）の部分上に、第２方向Ｄ２に沿って延在しつつ形成
されている。しかも、接続層１１９は、ゲート電極１０
８の第２方向Ｄ２における一端部１０８Ｅから第２方向
Ｄ２に関して所定の距離ＤＤだけ離れており、且つ、第
１方向Ｄ１に沿って延在した側面１１９ＳＳを有してい
る。この構成により、接続層１１９は、両電極層１１
３、１１８を連結しており、従って、両電極層１１３、
１１８を互いに電気的に接続している。その結果、外周
縁側ベース層１０３ａには、第２主電極用第１電極層１
１３に印加される電圧と同じ電圧が印加されることにな
る。
【０１００】尚、本実施の形態においては、第２トレン
チ１０５ｂは、必ずしもベース層１０３によって分断さ
れる必要性はない。
チ１０５ｂは、必ずしもベース層１０３によって分断さ
れる必要性はない。
【０１０１】以上の構成の記載より明らかな通り、本実
施の形態は、基本的に、既述した実施の形態１の効果
（１）〜（３）と同様の効果を奏する。即ち、（１）ゲ
ート配線構造１５０においては、第２ゲート制御電極１
０７ｂがその直上のゲートコンタクト部１０９を介して
ゲートアルミニウム電極１０８と接続されるため、トレ
ンチ終端コーナー部１１５がゲート制御電極によって覆
われることはない。このため、ゲート酸化膜１０６が曲
率によって薄くなる部分にはゲート制御電極が存在しな
いこととなり、ゲート酸化膜１０６に対してゲート印加
電圧による電界ストレスが局所的に集中することは無
い。加えて、（２）第２ソースアルミニウム電極１１８
の他方の端部が外周縁側ｐベース層１０３ａの終端１０
３ｅよりもチャネルストッパ側に長く張り出す構造(図
１１（Ｂ）及び図１１（Ｃ）中の距離差Ｗ０)を有する
ので、フィールドプレート効果によってドレイン-ソー
ス間の主耐圧向上が得られ、トレンチ深さ不均一による
耐圧低下を防止することが出来る。更に、（３）第１及
び第２ゲート制御電極１０７ａ、１０７ｂよりも低抵抗
であるゲートアルミニウム電極１０８を形成しているの
で、ゲート配線抵抗の低減化を実現することが出来、こ
れにより、オン-オフスイッチング時の効率向上の効果
が得られる。
施の形態は、基本的に、既述した実施の形態１の効果
（１）〜（３）と同様の効果を奏する。即ち、（１）ゲ
ート配線構造１５０においては、第２ゲート制御電極１
０７ｂがその直上のゲートコンタクト部１０９を介して
ゲートアルミニウム電極１０８と接続されるため、トレ
ンチ終端コーナー部１１５がゲート制御電極によって覆
われることはない。このため、ゲート酸化膜１０６が曲
率によって薄くなる部分にはゲート制御電極が存在しな
いこととなり、ゲート酸化膜１０６に対してゲート印加
電圧による電界ストレスが局所的に集中することは無
い。加えて、（２）第２ソースアルミニウム電極１１８
の他方の端部が外周縁側ｐベース層１０３ａの終端１０
３ｅよりもチャネルストッパ側に長く張り出す構造(図
１１（Ｂ）及び図１１（Ｃ）中の距離差Ｗ０)を有する
ので、フィールドプレート効果によってドレイン-ソー
ス間の主耐圧向上が得られ、トレンチ深さ不均一による
耐圧低下を防止することが出来る。更に、（３）第１及
び第２ゲート制御電極１０７ａ、１０７ｂよりも低抵抗
であるゲートアルミニウム電極１０８を形成しているの
で、ゲート配線抵抗の低減化を実現することが出来、こ
れにより、オン-オフスイッチング時の効率向上の効果
が得られる。
【０１０２】（実施の形態３）本実施の形態は実施の形
態１の改良に関するものであり、実施の形態１の基本的
な発想を踏襲しつつ、実施の形態１における外周縁ベー
ス層１０３ａに代えて、ベース層１０３よりも深く形成
されてベース層１０３の端部周辺部分を被覆し且つ第２
トレンチ１０５ｂをその内部に包含する第２導電型（こ
こではｐ型に相当）のウエル層を設けた点に、その特徴
点を有する。以下、図面に基づき、本実施の形態に係る
半導体装置のゲート配線部の構造を詳述する。
態１の改良に関するものであり、実施の形態１の基本的
な発想を踏襲しつつ、実施の形態１における外周縁ベー
ス層１０３ａに代えて、ベース層１０３よりも深く形成
されてベース層１０３の端部周辺部分を被覆し且つ第２
トレンチ１０５ｂをその内部に包含する第２導電型（こ
こではｐ型に相当）のウエル層を設けた点に、その特徴
点を有する。以下、図面に基づき、本実施の形態に係る
半導体装置のゲート配線部の構造を詳述する。
【０１０３】図１２（Ａ）は、本実施の形態に係るｎチ
ャネル型ＵＭＯＳＦＥＴの一部分であるゲート配線構造
１１０の構造を模式的・拡大的に示す上面図である。
又、図１２（Ｂ）及び図１２（Ｃ）は、それぞれ図１２
（Ａ）中のＣ１−Ｃ２線及びＣ３−Ｃ４線に関する縦断
面図である。ここでも、図１２（Ａ）においては、図1
（Ａ）と同様に、図示の都合上、第２主電極１１３及び
ゲート電極１０８は、共に途中で分断された状態で描か
れている。又、図１２（Ａ）、図１２（Ｂ）及び図１２
（Ｃ）中の参照符号の内で図１（Ａ）、図１（Ｂ）及び
図１（Ｃ）中の参照符号と同一のものは、実施の形態１
で記載した構成要素と同一のものを示す。従って、同一
の構成要素の記載に関しては実施の形態１中の記載を援
用することとして、以下では、実施の形態１とは異なる
特徴点を中心に記載する。
ャネル型ＵＭＯＳＦＥＴの一部分であるゲート配線構造
１１０の構造を模式的・拡大的に示す上面図である。
又、図１２（Ｂ）及び図１２（Ｃ）は、それぞれ図１２
（Ａ）中のＣ１−Ｃ２線及びＣ３−Ｃ４線に関する縦断
面図である。ここでも、図１２（Ａ）においては、図1
（Ａ）と同様に、図示の都合上、第２主電極１１３及び
ゲート電極１０８は、共に途中で分断された状態で描か
れている。又、図１２（Ａ）、図１２（Ｂ）及び図１２
（Ｃ）中の参照符号の内で図１（Ａ）、図１（Ｂ）及び
図１（Ｃ）中の参照符号と同一のものは、実施の形態１
で記載した構成要素と同一のものを示す。従って、同一
の構成要素の記載に関しては実施の形態１中の記載を援
用することとして、以下では、実施の形態１とは異なる
特徴点を中心に記載する。
【０１０４】図１２（Ａ）、図１２（Ｂ）及び図１２
（Ｃ）中に示す通り、第２導電型（ｐ型）のベース層１
０３は、第１主面１Ｓ１のセル領域ＣＲから第３方向Ｄ
３に沿って半導体基板１（特に半導体層１０２）の内部
に位置する第１底面１０３Ｂに向けて形成されており、
境界ＢＬに位置する一端部１０３Ｅを有すると共に、第
１主面１Ｓ１から第１底面１０３Ｂ迄の第１深さＴ１を
有する。
（Ｃ）中に示す通り、第２導電型（ｐ型）のベース層１
０３は、第１主面１Ｓ１のセル領域ＣＲから第３方向Ｄ
３に沿って半導体基板１（特に半導体層１０２）の内部
に位置する第１底面１０３Ｂに向けて形成されており、
境界ＢＬに位置する一端部１０３Ｅを有すると共に、第
１主面１Ｓ１から第１底面１０３Ｂ迄の第１深さＴ１を
有する。
【０１０５】そして、本実施の形態の中核部たる第２導
電型（ｐ型）のウエル層１３０が、境界ＢＬにおいてベ
ース層１０３の一端部１０３Ｅと結合しつつ、第１主面
１Ｓ１のターミナル領域ＴＲの内で、境界ＢＬである一
端と、境界ＢＬからターミナル領域ＴＲ内に第１方向Ｄ
１に沿って第１距離ｄ１だけ離れた他端ないしは終端１
３０ｅ２とで、規定される領域から、第３方向Ｄ３に沿
って、半導体層１０２内部に位置する第４底面１３０Ｂ
に向けて形成されている。しかも、ｐ型のウエル層１３
０は、第１主面１Ｓ１から第４底面１３０Ｂ迄の第４深
さＴ４を有する。加えて、ウエル層１３０は、ベース層
１０３の第１底面１０３Ｂの内で、境界ＢＬと、境界Ｂ
Ｌから第１方向Ｄ１に沿って第５距離ｄ５だけ離れた箇
所ないしは一端（始端）１３０ｅ１とで、挟まれた部分
１０３ＢＡから、ウエル層１３０の第４底面１３０Ｂに
向けて、所定の曲率を有するコーナー部を伴いつつ、半
導体層１０２内部に形成されたベース層被覆部分１３０
Ｐを更に有している。換言すれば、ウエル層１３０は、
ベース層被覆部分１３０Ｐによってベース層１０３の底
面部分１０３ＢＡを完全に被覆することで、ベース層１
０３と電気的に接続されている。つまり、ウエル層１３
０に印加される電位は、ソースアルミニウム電極１１３
のそれと同一である。
電型（ｐ型）のウエル層１３０が、境界ＢＬにおいてベ
ース層１０３の一端部１０３Ｅと結合しつつ、第１主面
１Ｓ１のターミナル領域ＴＲの内で、境界ＢＬである一
端と、境界ＢＬからターミナル領域ＴＲ内に第１方向Ｄ
１に沿って第１距離ｄ１だけ離れた他端ないしは終端１
３０ｅ２とで、規定される領域から、第３方向Ｄ３に沿
って、半導体層１０２内部に位置する第４底面１３０Ｂ
に向けて形成されている。しかも、ｐ型のウエル層１３
０は、第１主面１Ｓ１から第４底面１３０Ｂ迄の第４深
さＴ４を有する。加えて、ウエル層１３０は、ベース層
１０３の第１底面１０３Ｂの内で、境界ＢＬと、境界Ｂ
Ｌから第１方向Ｄ１に沿って第５距離ｄ５だけ離れた箇
所ないしは一端（始端）１３０ｅ１とで、挟まれた部分
１０３ＢＡから、ウエル層１３０の第４底面１３０Ｂに
向けて、所定の曲率を有するコーナー部を伴いつつ、半
導体層１０２内部に形成されたベース層被覆部分１３０
Ｐを更に有している。換言すれば、ウエル層１３０は、
ベース層被覆部分１３０Ｐによってベース層１０３の底
面部分１０３ＢＡを完全に被覆することで、ベース層１
０３と電気的に接続されている。つまり、ウエル層１３
０に印加される電位は、ソースアルミニウム電極１１３
のそれと同一である。
【０１０６】ここで、第５距離ｄ５は、第２主電極１１
３の境界ＢＬ側の一端部１１３Ｅと境界ＢＬとの第１方
向Ｄ１に関する第６距離ｄ６よりも短い。しかも、第１
深さＴ１、第１主面１Ｓ１から第２底面１０５ａＢ迄の
第２深さＴ２、及び第４深さＴ４との間には、Ｔ１＜Ｔ
２＜Ｔ４の関係が成立する。
３の境界ＢＬ側の一端部１１３Ｅと境界ＢＬとの第１方
向Ｄ１に関する第６距離ｄ６よりも短い。しかも、第１
深さＴ１、第１主面１Ｓ１から第２底面１０５ａＢ迄の
第２深さＴ２、及び第４深さＴ４との間には、Ｔ１＜Ｔ
２＜Ｔ４の関係が成立する。
【０１０７】又、本実施の形態では、第２トレンチ１０
５ｂが、第１主面１Ｓ１の内で、境界ＢＬである一端
と、境界ＢＬからターミナル領域ＴＲ内に第１方向Ｄ１
に沿って第１距離ｄ１よりも短い第２距離ｄ２だけ離れ
た他端とで規定される領域から、第３方向Ｄ３に沿っ
て、ウエル層１３０の内部に位置する第３底面１０５ｂ
Ｂにまで形成されており、しかも、第２トレンチ１０５
ｂは、第１主面１Ｓ１から第３底面１０５ｂＢ迄の第３
深さＴ３を有する。ここで重要な点は、第３深さＴ３と
第４深さＴ４との間には、Ｔ１＜Ｔ３＜Ｔ４の関係が成
立していることである。つまり、第２トレンチ１０５ｂ
の第３底面１０５ｂＢはウエル層１３０を貫通してはお
らず、第２トレンチ１０５ｂの第３底面１０５ｂＢ及び
その上方部分は、ベース層１０３と同電位状態にあるウ
エル層１３０によって、完全に内包され、且つ、その周
囲を完全に取り囲まれているのである。
５ｂが、第１主面１Ｓ１の内で、境界ＢＬである一端
と、境界ＢＬからターミナル領域ＴＲ内に第１方向Ｄ１
に沿って第１距離ｄ１よりも短い第２距離ｄ２だけ離れ
た他端とで規定される領域から、第３方向Ｄ３に沿っ
て、ウエル層１３０の内部に位置する第３底面１０５ｂ
Ｂにまで形成されており、しかも、第２トレンチ１０５
ｂは、第１主面１Ｓ１から第３底面１０５ｂＢ迄の第３
深さＴ３を有する。ここで重要な点は、第３深さＴ３と
第４深さＴ４との間には、Ｔ１＜Ｔ３＜Ｔ４の関係が成
立していることである。つまり、第２トレンチ１０５ｂ
の第３底面１０５ｂＢはウエル層１３０を貫通してはお
らず、第２トレンチ１０５ｂの第３底面１０５ｂＢ及び
その上方部分は、ベース層１０３と同電位状態にあるウ
エル層１３０によって、完全に内包され、且つ、その周
囲を完全に取り囲まれているのである。
【０１０８】尚、本実施の形態では、ウエル層１３０の
上面上及び第１主面１Ｓ１のターミナル領域ＴＲ内でウ
エル層１３０の終端１３０ｅ２よりも外側の領域上に、
絶縁層（１０６＋１１１）、（１１６＋１１１）が形成
されている。
上面上及び第１主面１Ｓ１のターミナル領域ＴＲ内でウ
エル層１３０の終端１３０ｅ２よりも外側の領域上に、
絶縁層（１０６＋１１１）、（１１６＋１１１）が形成
されている。
【０１０９】又、実施の形態１と同様に、（第４距離ｄ
４）＞（第１距離ｄ１）の関係も成立している。
４）＞（第１距離ｄ１）の関係も成立している。
【０１１０】尚、本実施の形態の技術的特徴点（ｐ型の
ウエル層１３０を設ける点）を、既述した変形例１に適
用しても良いことは勿論である。
ウエル層１３０を設ける点）を、既述した変形例１に適
用しても良いことは勿論である。
【０１１１】本実施の形態によれば、既述した実施の形
態１の効果（１）〜（３）を同様に奏すると共に、
（４）更に、第２トレンチ１０５ｂ全体がベース層１０
３及びソースアルミニウム電極１１３と同じ電位を有す
るｐ型ウエル層１３０で完全に被覆されているので、ド
レイン-ソース間耐圧印加時に第２トレンチ１０５ｂの
先端部で発生する電界を緩和することが出来る結果、耐
圧安定効果をも奏する。
態１の効果（１）〜（３）を同様に奏すると共に、
（４）更に、第２トレンチ１０５ｂ全体がベース層１０
３及びソースアルミニウム電極１１３と同じ電位を有す
るｐ型ウエル層１３０で完全に被覆されているので、ド
レイン-ソース間耐圧印加時に第２トレンチ１０５ｂの
先端部で発生する電界を緩和することが出来る結果、耐
圧安定効果をも奏する。
【０１１２】（変形例７）本変形例は、実施の形態３の
技術的特徴点（ｐ型のウエル層１３０を設ける点）を、
既述した変形例３（図６（Ａ）、図６（Ｂ）、図６
（Ｃ））に適用したものである。その具体例であるゲー
ト配線構造１１０Ａを、上面図である図１３（Ａ）、Ｃ
１−Ｃ２線に関する縦断面図である図１３（Ｂ）、及び
Ｃ３−Ｃ４線に関する縦断面図である図１３（Ｃ）に示
す。ここでは、実施の形態１、その変形例３及び実施の
形態３の記載において用いられた参照符号をそのまま援
用している。
技術的特徴点（ｐ型のウエル層１３０を設ける点）を、
既述した変形例３（図６（Ａ）、図６（Ｂ）、図６
（Ｃ））に適用したものである。その具体例であるゲー
ト配線構造１１０Ａを、上面図である図１３（Ａ）、Ｃ
１−Ｃ２線に関する縦断面図である図１３（Ｂ）、及び
Ｃ３−Ｃ４線に関する縦断面図である図１３（Ｃ）に示
す。ここでは、実施の形態１、その変形例３及び実施の
形態３の記載において用いられた参照符号をそのまま援
用している。
【０１１３】本変形例によれば、（ｉ）変形例３におい
て述べた効果（１）〜（４）を同様に奏する上に、（ｉ
ｉ）実施の形態３において述べた効果（４）をも同様に
奏することが出来る。
て述べた効果（１）〜（４）を同様に奏する上に、（ｉ
ｉ）実施の形態３において述べた効果（４）をも同様に
奏することが出来る。
【０１１４】尚、実施の形態３の技術的特徴点を既述し
た変形例４（図７）に同様に適用することは可能であ
る。
た変形例４（図７）に同様に適用することは可能であ
る。
【０１１５】（変形例８）本変形例は、実施の形態３の
技術的特徴点（ｐ型のウエル層１３０を設ける点）を、
既述した実施の形態２（図１０、図１１（Ｂ）、図１１
（Ｃ））に適用したものである。その具体例であるゲー
ト配線構造１１０Ｂを、図１０中のＣ１−Ｃ２線に関す
る縦断面図である図１４（Ｂ）、及び図１０中のＣ３−
Ｃ４線に関する縦断面図である図１４（Ｃ）に示す。こ
こでは、ゲート配線構造１１０Ｂの上面図の図示につい
ては実施の形態２の上面図１０を援用することとして割
愛すると共に、本変形例の各構成要素を表示するに際し
て各実施の形態１〜３の記載において用いられた参照符
号をそのまま援用している。
技術的特徴点（ｐ型のウエル層１３０を設ける点）を、
既述した実施の形態２（図１０、図１１（Ｂ）、図１１
（Ｃ））に適用したものである。その具体例であるゲー
ト配線構造１１０Ｂを、図１０中のＣ１−Ｃ２線に関す
る縦断面図である図１４（Ｂ）、及び図１０中のＣ３−
Ｃ４線に関する縦断面図である図１４（Ｃ）に示す。こ
こでは、ゲート配線構造１１０Ｂの上面図の図示につい
ては実施の形態２の上面図１０を援用することとして割
愛すると共に、本変形例の各構成要素を表示するに際し
て各実施の形態１〜３の記載において用いられた参照符
号をそのまま援用している。
【０１１６】本本変形例によれば、（ｉ）実施の形態２
において述べた効果（１）〜（３）を同様に奏する上
に、（ｉｉ）実施の形態３において述べた効果（４）を
も同様に奏することが出来る。
において述べた効果（１）〜（３）を同様に奏する上
に、（ｉｉ）実施の形態３において述べた効果（４）を
も同様に奏することが出来る。
【０１１７】（実施の形態４）本実施の形態は、実施の
形態１の改良に関するものであり、その特徴点は、実施
の形態１におけるベース層１０３の外周縁側ベース層１
０３ａ（図１（Ｂ）参照）を設けないこととした点にあ
り、その結果、本実施の形態では、第２トレンチはベー
ス層を貫通することなく半導体基板１内に穿設されてお
り、しかも、第２トレンチの外側領域における第１導電
型の半導体基板１には、第２導電型の半導体層が一切形
成されていない。以下、図面に基づき、本実施の形態の
特徴点を中心に詳述する。
形態１の改良に関するものであり、その特徴点は、実施
の形態１におけるベース層１０３の外周縁側ベース層１
０３ａ（図１（Ｂ）参照）を設けないこととした点にあ
り、その結果、本実施の形態では、第２トレンチはベー
ス層を貫通することなく半導体基板１内に穿設されてお
り、しかも、第２トレンチの外側領域における第１導電
型の半導体基板１には、第２導電型の半導体層が一切形
成されていない。以下、図面に基づき、本実施の形態の
特徴点を中心に詳述する。
【０１１８】図１５（Ａ）、図１５（Ｂ）及び図１５
（Ｃ）は、それぞれ、本実施の形態に係る半導体装置の
ゲート配線構造１２０を模式的に示す上面図、Ｃ１−Ｃ
２線に関する縦断面図、及びＣ３−Ｃ４線に関する縦断
面図であり、既述した図１（Ａ）、図１（Ｂ）及び図１
（Ｃ）に対応している。従って、図１５（Ａ）、図１５
（Ｂ）及び図１５（Ｃ）においては、実施の形態１の構
成要素と同じものには、図１（Ａ）、図１（Ｂ）及び図
１（Ｃ）中の参照符号と同一の参照符号を付している。
そこで、以下では、同一参照符号を付したものについて
は、その記載を実施の形態１での記載に委ねることとし
て割愛し、実施の形態１とは異なる構成要素について記
載する。
（Ｃ）は、それぞれ、本実施の形態に係る半導体装置の
ゲート配線構造１２０を模式的に示す上面図、Ｃ１−Ｃ
２線に関する縦断面図、及びＣ３−Ｃ４線に関する縦断
面図であり、既述した図１（Ａ）、図１（Ｂ）及び図１
（Ｃ）に対応している。従って、図１５（Ａ）、図１５
（Ｂ）及び図１５（Ｃ）においては、実施の形態１の構
成要素と同じものには、図１（Ａ）、図１（Ｂ）及び図
１（Ｃ）中の参照符号と同一の参照符号を付している。
そこで、以下では、同一参照符号を付したものについて
は、その記載を実施の形態１での記載に委ねることとし
て割愛し、実施の形態１とは異なる構成要素について記
載する。
【０１１９】図１５（Ａ）、図１５（Ｂ）及び図１５
（Ｃ）に示す様に、第２導電型（ここではｐ型）のベー
ス層１０３Ａが、第１主面１Ｓ１のセル領域ＣＲから第
３方向Ｄ３に沿って半導体基板１内部に位置する第１底
面１０３ＡＢに向けて形成されており、同層１０３Ａ
は、境界ＢＬに位置する一端部１０３ＡＥを有すると共
に、第１主面１Ｓ１から第１底面１０３ＡＢ迄の第１深
さＴ１（＜Ｔ２）を有する。
（Ｃ）に示す様に、第２導電型（ここではｐ型）のベー
ス層１０３Ａが、第１主面１Ｓ１のセル領域ＣＲから第
３方向Ｄ３に沿って半導体基板１内部に位置する第１底
面１０３ＡＢに向けて形成されており、同層１０３Ａ
は、境界ＢＬに位置する一端部１０３ＡＥを有すると共
に、第１主面１Ｓ１から第１底面１０３ＡＢ迄の第１深
さＴ１（＜Ｔ２）を有する。
【０１２０】又、第２トレンチ１０５ｂＡが、第１主面
１Ｓ１の内で、境界ＢＬである一端と、境界ＢＬからタ
ーミナル領域ＴＲ内に第１方向Ｄ１に沿って第１距離ｄ
１だけ離れた他端とで、規定される領域から、第３方向
Ｄ３に沿って、半導体基板１（特に半導体層１０２）内
部に位置する第３底面にまで形成されている。そして、
第２トレンチ１０５ｂＡは、第１主面１Ｓ１から上記第
３底面迄の第３深さＴ３（＞Ｔ１）を有すると共に、各
第１部分Ｐ１の一端部と連結しつつ第２方向Ｄ２に沿っ
て延在したストライプ形状を有する。
１Ｓ１の内で、境界ＢＬである一端と、境界ＢＬからタ
ーミナル領域ＴＲ内に第１方向Ｄ１に沿って第１距離ｄ
１だけ離れた他端とで、規定される領域から、第３方向
Ｄ３に沿って、半導体基板１（特に半導体層１０２）内
部に位置する第３底面にまで形成されている。そして、
第２トレンチ１０５ｂＡは、第１主面１Ｓ１から上記第
３底面迄の第３深さＴ３（＞Ｔ１）を有すると共に、各
第１部分Ｐ１の一端部と連結しつつ第２方向Ｄ２に沿っ
て延在したストライプ形状を有する。
【０１２１】又、ゲート電極１０８が、第３コンタクト
部１０９内に形成されており、更に、絶縁層（１０６＋
１１１）、（２＋１１１）の内で境界ＢＬと境界ＢＬか
らセル領域ＣＲ側へ第１方向Ｄ１に沿って第４距離ｄ４
よりも短い第３距離ｄ３だけ離れた箇所とで規定される
部分の上に、及び、上記絶縁層の内で境界ＢＬと境界Ｂ
Ｌからターミナル領域ＴＲ側へ第１方向Ｄ１に沿って第
１距離ｄ１よりも長い第２距離ｄ２だけ離れた箇所とで
規定される部分の上に、形成されている。
部１０９内に形成されており、更に、絶縁層（１０６＋
１１１）、（２＋１１１）の内で境界ＢＬと境界ＢＬか
らセル領域ＣＲ側へ第１方向Ｄ１に沿って第４距離ｄ４
よりも短い第３距離ｄ３だけ離れた箇所とで規定される
部分の上に、及び、上記絶縁層の内で境界ＢＬと境界Ｂ
Ｌからターミナル領域ＴＲ側へ第１方向Ｄ１に沿って第
１距離ｄ１よりも長い第２距離ｄ２だけ離れた箇所とで
規定される部分の上に、形成されている。
【０１２２】その結果、第２トレンチ１０５ｂＡのター
ミナル領域側側面１０５ｂＡＳと、境界ＢＬからターミ
ナル領域ＴＲ側へ第１方向Ｄ１に沿って第２距離ｄ２だ
け離れた上記箇所とで規定され、且つ、ゲート電極１０
８直下に位置する、半導体基板１の部分ＡＲには、第２
導電型の半導体層が一切形成されていない。
ミナル領域側側面１０５ｂＡＳと、境界ＢＬからターミ
ナル領域ＴＲ側へ第１方向Ｄ１に沿って第２距離ｄ２だ
け離れた上記箇所とで規定され、且つ、ゲート電極１０
８直下に位置する、半導体基板１の部分ＡＲには、第２
導電型の半導体層が一切形成されていない。
【０１２３】以上の構成により、本実施の形態は、実施
の形態１の効果（１）〜（３）を同様に奏すると共に、
次の特有の効果（４）を奏し得る。即ち、本実施の形態
では、実施の形態１における外周縁側ベース層１０３ａ
の終端付近のコーナー部分が存在しないため、外周縁側
ベース層１０３ａのコーナー部分の曲率に起因した主耐
圧低下が発生し無くなる。従って、本実施の形態によれ
ば、更なる主耐圧の向上を図ることが可能となる。この
効果は、デバイスシミュレータＭｅｄｉｃｉを用いて行
った計算結果である図１６中に、端的に表れている。
の形態１の効果（１）〜（３）を同様に奏すると共に、
次の特有の効果（４）を奏し得る。即ち、本実施の形態
では、実施の形態１における外周縁側ベース層１０３ａ
の終端付近のコーナー部分が存在しないため、外周縁側
ベース層１０３ａのコーナー部分の曲率に起因した主耐
圧低下が発生し無くなる。従って、本実施の形態によれ
ば、更なる主耐圧の向上を図ることが可能となる。この
効果は、デバイスシミュレータＭｅｄｉｃｉを用いて行
った計算結果である図１６中に、端的に表れている。
【０１２４】（変形例９）本変形例は、実施の形態４で
記載した技術的発想ないしは技術的特徴（外周縁側ベー
ス層を排除する点）を既述した変形例３に適用するもの
である。その具体例であるゲート配線構造１２０Ａを、
上面図である図１７（Ａ）、Ｃ１−Ｃ２線に関する縦断
面図である図１７（Ｂ）、Ｃ３−Ｃ４線に関する縦断面
図である図１７（Ｃ）に示す。
記載した技術的発想ないしは技術的特徴（外周縁側ベー
ス層を排除する点）を既述した変形例３に適用するもの
である。その具体例であるゲート配線構造１２０Ａを、
上面図である図１７（Ａ）、Ｃ１−Ｃ２線に関する縦断
面図である図１７（Ｂ）、Ｃ３−Ｃ４線に関する縦断面
図である図１７（Ｃ）に示す。
【０１２５】本変形例によれば、変形例３が有する効果
（１）〜（４）に加えて、実施の形態４に特有の効果
（４）も同時に得られることは、勿論である。
（１）〜（４）に加えて、実施の形態４に特有の効果
（４）も同時に得られることは、勿論である。
【０１２６】（実施の形態５）本実施の形態は、実施の
形態１の改良型に関しており、その改良点は、実施の形
態１における第２トレンチ１０５ｂ及びその内部に形成
された第２ゲート制御電極１０７ｂ並びにストライプ状
のゲートコンタクト部１０９を排除し、その代わりに、
第1トレンチ１０５ａの各第１部分Ｐ１を充填するゲー
ト制御電極１０７ａの直上にホール状の新たなゲートコ
ンタクト部を設けて、これらの新たなゲートコンタクト
部を介してゲートアルミニウム電極１０８とゲート制御
電極１０７ａとを電気的に接続させた点にある。その他
の構成部分に変更はない。以下、図面に基づいて、本実
施の形態の特徴点を記載する。
形態１の改良型に関しており、その改良点は、実施の形
態１における第２トレンチ１０５ｂ及びその内部に形成
された第２ゲート制御電極１０７ｂ並びにストライプ状
のゲートコンタクト部１０９を排除し、その代わりに、
第1トレンチ１０５ａの各第１部分Ｐ１を充填するゲー
ト制御電極１０７ａの直上にホール状の新たなゲートコ
ンタクト部を設けて、これらの新たなゲートコンタクト
部を介してゲートアルミニウム電極１０８とゲート制御
電極１０７ａとを電気的に接続させた点にある。その他
の構成部分に変更はない。以下、図面に基づいて、本実
施の形態の特徴点を記載する。
【０１２７】図１８（Ａ）及び図１８（Ｂ）は、それぞ
れ、図１（Ａ）及び図１（Ｂ）に対応する図面であり、
図１（Ａ）及び図１（Ｂ）中の構成要素と同一のものに
は、図１（Ａ）及び図１（Ｂ）中の対応する参照符号を
便宜上付している。従って、実施の形態１と共通する点
についての記載は割愛し、異なる点を中心に特徴的な構
成要素について記載する。
れ、図１（Ａ）及び図１（Ｂ）に対応する図面であり、
図１（Ａ）及び図１（Ｂ）中の構成要素と同一のものに
は、図１（Ａ）及び図１（Ｂ）中の対応する参照符号を
便宜上付している。従って、実施の形態１と共通する点
についての記載は割愛し、異なる点を中心に特徴的な構
成要素について記載する。
【０１２８】図１８（Ａ）及び図１８（Ｂ）に示す様
に、第１方向Ｄ１に延在した各第１部分Ｐ１の一端部Ｐ
１Ｅが、両領域ＣＲ，ＴＲの境界ＢＬを画する。そし
て、第２導電型（ここではｐ型）のベース層１０３が、
第１主面１Ｓ１の内で、セル領域ＣＲ、及び、境界ＢＬ
である一端と境界ＢＬからターミナル領域ＴＲ内に第１
方向Ｄ１に沿って第１距離ｄ１だけ離れた他端ないしは
終端１０３ｅとで規定される領域から、第３方向Ｄ３に
沿って、半導体層１０２内部に向けて形成されている。
に、第１方向Ｄ１に延在した各第１部分Ｐ１の一端部Ｐ
１Ｅが、両領域ＣＲ，ＴＲの境界ＢＬを画する。そし
て、第２導電型（ここではｐ型）のベース層１０３が、
第１主面１Ｓ１の内で、セル領域ＣＲ、及び、境界ＢＬ
である一端と境界ＢＬからターミナル領域ＴＲ内に第１
方向Ｄ１に沿って第１距離ｄ１だけ離れた他端ないしは
終端１０３ｅとで規定される領域から、第３方向Ｄ３に
沿って、半導体層１０２内部に向けて形成されている。
【０１２９】しかも、ホール状の各第３コンタクト部１
３１が、各第１部分Ｐ１を充填するゲート制御電極１０
７ａの各部における上面の内で、境界ＢＬから第１方向
Ｄ１に沿って第４距離ｄ４だけ離れた第１箇所と、境界
から第１方向Ｄ１に沿って第４距離ｄ４よりも長い第５
距離ｄ５だけ離れた第２箇所とで、挟まれた部分の一部
を露出する様に、各第１部分Ｐ１毎に、絶縁層（２＋１
１１）、（１０６＋１１１）内に形成されている。
３１が、各第１部分Ｐ１を充填するゲート制御電極１０
７ａの各部における上面の内で、境界ＢＬから第１方向
Ｄ１に沿って第４距離ｄ４だけ離れた第１箇所と、境界
から第１方向Ｄ１に沿って第４距離ｄ４よりも長い第５
距離ｄ５だけ離れた第２箇所とで、挟まれた部分の一部
を露出する様に、各第１部分Ｐ１毎に、絶縁層（２＋１
１１）、（１０６＋１１１）内に形成されている。
【０１３０】そして、ゲート電極１０８が、各第３コン
タクト部１３１内、上記絶縁層の内で境界ＢＬと境界Ｂ
Ｌからセル領域ＣＲ側へ第１方向Ｄ１に沿って第５距離
ｄ５よりも長い第３距離ｄ３だけ離れた箇所とで規定さ
れる部分の上、及び、上記絶縁層の内で境界ＢＬと境界
ＢＬからターミナル領域ＴＲ側へ第１方向Ｄ１に沿って
第１距離ｄ１よりも大きい第２距離ｄ２（差Ｗ０）だけ
離れた箇所とで規定される部分の上に形成されており、
且つ、第２方向Ｄ２に沿って延在していると共に、各第
３コンタクト部１３１を介してゲート制御電極１０７ａ
と電気的に接続されている。
タクト部１３１内、上記絶縁層の内で境界ＢＬと境界Ｂ
Ｌからセル領域ＣＲ側へ第１方向Ｄ１に沿って第５距離
ｄ５よりも長い第３距離ｄ３だけ離れた箇所とで規定さ
れる部分の上、及び、上記絶縁層の内で境界ＢＬと境界
ＢＬからターミナル領域ＴＲ側へ第１方向Ｄ１に沿って
第１距離ｄ１よりも大きい第２距離ｄ２（差Ｗ０）だけ
離れた箇所とで規定される部分の上に形成されており、
且つ、第２方向Ｄ２に沿って延在していると共に、各第
３コンタクト部１３１を介してゲート制御電極１０７ａ
と電気的に接続されている。
【０１３１】以上の構成を有するゲート配線構造１３０
によれば、既述した実施の形態１の効果（１）〜（３）
が得られると共に、更に、次の特有の効果（４）も同時
に得られる。即ち、本実施の形態によれば、実施の形態
１における第２トレンチが存在しなくなるので、トレン
チの各第１部分及び各第２部分の幅を均一にすることが
出来、その結果、トレンチエッチング時のμローディン
グ効果による溝深さの不均一を無くすことが出来ると言
う特有の効果が得られる。
によれば、既述した実施の形態１の効果（１）〜（３）
が得られると共に、更に、次の特有の効果（４）も同時
に得られる。即ち、本実施の形態によれば、実施の形態
１における第２トレンチが存在しなくなるので、トレン
チの各第１部分及び各第２部分の幅を均一にすることが
出来、その結果、トレンチエッチング時のμローディン
グ効果による溝深さの不均一を無くすことが出来ると言
う特有の効果が得られる。
【０１３２】（変形例１０）本変形例は、実施の形態５
を既述した変形例３に適用するものである。その具体的
なゲート配線構造１３０Ａの上面図を、図１９に示す。
を既述した変形例３に適用するものである。その具体的
なゲート配線構造１３０Ａの上面図を、図１９に示す。
【０１３３】本変形例によれば、変形例３における効果
（１）〜（４）に加えて、実施の形態５における特有の
効果（４）も、同時に得られる。
（１）〜（４）に加えて、実施の形態５における特有の
効果（４）も、同時に得られる。
【０１３４】（実施の形態６）本実施の形態は、実施の
形態１に係るゲート配線構造１００（図１（Ａ）〜図１
（Ｃ）参照）の製造方法の一例に関するものである。以
下では、図１（Ａ）に示すＭＯＳトランジスタ部ＭＴＰ
の製造工程については、Ｃ３−Ｃ４線に関する縦断面図
である図２０、図２２、図２４、図２６、図２８、図３
０、図３２、図３４、図３６、図３８、図４０及び図４
２に示す。他方、図１（Ａ）における第２トレンチ１０
５ｂ及びゲート電極１０８を含む境界ＢＬ周辺領域の製
造工程については、Ｃ１−Ｃ２線に関する縦断面図であ
る図２１（Ａ）、図２３（Ａ）、図２５（Ａ）、図２７
（Ａ）、図２９（Ａ）、図３１（Ａ）、図３３（Ａ）、
図３５（Ａ）、図３７（Ａ）、図３９（Ａ）、図４１
（Ａ）及び図４３（Ａ）に、並びに、Ｃ３−Ｃ４線に関
する縦断面図である図２１（Ｂ）、図２３（Ｂ）、図２
５（Ｂ）、図２７（Ｂ）、図２９（Ｂ）、図３１
（Ｂ）、図３３（Ｂ）、図３５（Ｂ）、図３７（Ｂ）、
図３９（Ｂ）、図４１（Ｂ）及び図４３（Ｂ）に、示
す。
形態１に係るゲート配線構造１００（図１（Ａ）〜図１
（Ｃ）参照）の製造方法の一例に関するものである。以
下では、図１（Ａ）に示すＭＯＳトランジスタ部ＭＴＰ
の製造工程については、Ｃ３−Ｃ４線に関する縦断面図
である図２０、図２２、図２４、図２６、図２８、図３
０、図３２、図３４、図３６、図３８、図４０及び図４
２に示す。他方、図１（Ａ）における第２トレンチ１０
５ｂ及びゲート電極１０８を含む境界ＢＬ周辺領域の製
造工程については、Ｃ１−Ｃ２線に関する縦断面図であ
る図２１（Ａ）、図２３（Ａ）、図２５（Ａ）、図２７
（Ａ）、図２９（Ａ）、図３１（Ａ）、図３３（Ａ）、
図３５（Ａ）、図３７（Ａ）、図３９（Ａ）、図４１
（Ａ）及び図４３（Ａ）に、並びに、Ｃ３−Ｃ４線に関
する縦断面図である図２１（Ｂ）、図２３（Ｂ）、図２
５（Ｂ）、図２７（Ｂ）、図２９（Ｂ）、図３１
（Ｂ）、図３３（Ｂ）、図３５（Ｂ）、図３７（Ｂ）、
図３９（Ｂ）、図４１（Ｂ）及び図４３（Ｂ）に、示
す。
【０１３５】（工程１） 図２０、図２１（Ａ）及び図
２１（Ｂ）：先ず、ｎ+型不純物を高濃度に含むシリコ
ン基板を準備する。このシリコン基板が、図１（Ａ）に
おけるｎ+型半導体層１０１に相当する。次に、ｎ型半
導体層１０２を、ｎ+型半導体層１０１の上面上に、エ
ピタキシャル成長法を用いて形成する。その結果、シリ
コンを母材とする平板状の半導体基板１が出来上がる。
同基板の上面が第１主面１Ｓ１であり、下面が第２主面
１Ｓ２である。尚、半導体基板１自体を、半導体ウエハ
メーカーから購入する様にしても良い。
２１（Ｂ）：先ず、ｎ+型不純物を高濃度に含むシリコ
ン基板を準備する。このシリコン基板が、図１（Ａ）に
おけるｎ+型半導体層１０１に相当する。次に、ｎ型半
導体層１０２を、ｎ+型半導体層１０１の上面上に、エ
ピタキシャル成長法を用いて形成する。その結果、シリ
コンを母材とする平板状の半導体基板１が出来上がる。
同基板の上面が第１主面１Ｓ１であり、下面が第２主面
１Ｓ２である。尚、半導体基板１自体を、半導体ウエハ
メーカーから購入する様にしても良い。
【０１３６】（工程２） 図２２、図２３（Ａ）及び図
２３（Ｂ）：次に、半導体基板１の第１主面１Ｓ１上に
酸化膜などの絶縁膜を全面的に形成し、その後、写真製
版法によって選択的にフォトレジストパターン（図示せ
ず）を形成した上で、当該フォトレジストパターンをマ
スクとして上記絶縁膜をエッチングすることで絶縁膜１
１６を形成し、上記フォトレジストを除去する。その
後、ｐ型の不純物(例えばボロン)を露出した第１主面１
Ｓ１から半導体層１０２内部に向けてイオン注入し、注
入後の半導体基板１に対して熱処理を施すことで、ｐ型
のベース層１０３を半導体層１０２内部に選択的に形成
する。但し、ＭＯＳトランジスタ部においては、全面的
にベース層１０３を形成する。
２３（Ｂ）：次に、半導体基板１の第１主面１Ｓ１上に
酸化膜などの絶縁膜を全面的に形成し、その後、写真製
版法によって選択的にフォトレジストパターン（図示せ
ず）を形成した上で、当該フォトレジストパターンをマ
スクとして上記絶縁膜をエッチングすることで絶縁膜１
１６を形成し、上記フォトレジストを除去する。その
後、ｐ型の不純物(例えばボロン)を露出した第１主面１
Ｓ１から半導体層１０２内部に向けてイオン注入し、注
入後の半導体基板１に対して熱処理を施すことで、ｐ型
のベース層１０３を半導体層１０２内部に選択的に形成
する。但し、ＭＯＳトランジスタ部においては、全面的
にベース層１０３を形成する。
【０１３７】（工程３） 図２４、図２５（Ａ）及び図
２５（Ｂ）：次に、第１主面１Ｓ１上及び絶縁膜１１６
上にフォトレジストを全面的に形成した上で、写真製版
法によって、ＭＯＳトランジスタ部におけるベース層１
０３の上面の一部分上にフォトレジストパターン１２１
を選択的に形成し、フォトレジストパターン１２１をマ
スクとしてｎ型不純物である砒素を露出したベース層１
０３の内部に注入し、注入されたｎ型不純物を拡散する
ことにより、ｎ+型の半導体層１０４を得る。その後、
フォトレジストパターン１２１を除去する。
２５（Ｂ）：次に、第１主面１Ｓ１上及び絶縁膜１１６
上にフォトレジストを全面的に形成した上で、写真製版
法によって、ＭＯＳトランジスタ部におけるベース層１
０３の上面の一部分上にフォトレジストパターン１２１
を選択的に形成し、フォトレジストパターン１２１をマ
スクとしてｎ型不純物である砒素を露出したベース層１
０３の内部に注入し、注入されたｎ型不純物を拡散する
ことにより、ｎ+型の半導体層１０４を得る。その後、
フォトレジストパターン１２１を除去する。
【０１３８】（工程４） 図２６、図２７（Ａ）及び図
２７（Ｂ）：次に、第１主面１Ｓ１上及び絶縁膜１１６
上に、ＣＶＤ法により酸化膜１２２を全面的に蒸着さ
せ、更に酸化膜１２２上にフォトレジストを全面的に形
成した上で、写真製版法によって、上記フォトレジスト
の内で、ベース層１０３の上面の一部分上方に位置する
部分及び半導体層１０４の上面の一部分上方に位置する
部分を開口することにより、フォトレジストパターン１
２３を形成する。その上で、フォトレジストパターン１
２３マスクとして酸化膜１２２をドライエッチングする
ことで、ベース層１０３の上面における上記一部分及び
半導体層１０４の上面における上記一部分を露出させ
る。その後、フォトレジストパターン１２３を除去す
る。
２７（Ｂ）：次に、第１主面１Ｓ１上及び絶縁膜１１６
上に、ＣＶＤ法により酸化膜１２２を全面的に蒸着さ
せ、更に酸化膜１２２上にフォトレジストを全面的に形
成した上で、写真製版法によって、上記フォトレジスト
の内で、ベース層１０３の上面の一部分上方に位置する
部分及び半導体層１０４の上面の一部分上方に位置する
部分を開口することにより、フォトレジストパターン１
２３を形成する。その上で、フォトレジストパターン１
２３マスクとして酸化膜１２２をドライエッチングする
ことで、ベース層１０３の上面における上記一部分及び
半導体層１０４の上面における上記一部分を露出させ
る。その後、フォトレジストパターン１２３を除去す
る。
【０１３９】（工程５） 図２８、図２９（Ａ）及び図
２９（Ｂ）：次に、パターンニングされた酸化膜１２２
をマスクとしてシリコンエッチングを行い、共にベース
層１０３を貫通して半導体層１０２内に底面を有する第
１トレンチ１０５ａ及び第２トレンチ１０５ｂを形成す
る。ここで、第１トレンチ１０５ａの第１部分Ｐ１は既
述した第１方向に沿って延在しており、第２トレンチ１
０５ｂは、各第１部分Ｐ１の第１方向における終端部と
連結しつつ、既述した第２方向に沿って延在しており、
第１トレンチ１０５ａの第２部分Ｐ２は第２方向に沿っ
て延在して隣り合う第１部分Ｐ１同士の橋渡し部分を成
している。その後、酸化膜１２２を除去する。
２９（Ｂ）：次に、パターンニングされた酸化膜１２２
をマスクとしてシリコンエッチングを行い、共にベース
層１０３を貫通して半導体層１０２内に底面を有する第
１トレンチ１０５ａ及び第２トレンチ１０５ｂを形成す
る。ここで、第１トレンチ１０５ａの第１部分Ｐ１は既
述した第１方向に沿って延在しており、第２トレンチ１
０５ｂは、各第１部分Ｐ１の第１方向における終端部と
連結しつつ、既述した第２方向に沿って延在しており、
第１トレンチ１０５ａの第２部分Ｐ２は第２方向に沿っ
て延在して隣り合う第１部分Ｐ１同士の橋渡し部分を成
している。その後、酸化膜１２２を除去する。
【０１４０】（工程６） 図３０、図３１（Ａ）及び図
３１（Ｂ）：次に、露出した第１主面１Ｓ１上に、並び
に、両トレンチ１０５ａ、１０５ｂの側面上及び底面上
に、ゲート酸化膜１０６を全面的に形成する。
３１（Ｂ）：次に、露出した第１主面１Ｓ１上に、並び
に、両トレンチ１０５ａ、１０５ｂの側面上及び底面上
に、ゲート酸化膜１０６を全面的に形成する。
【０１４１】（工程７） 図３２、図３３（Ａ）及び図
３３（Ｂ）：次に、共に露出したゲート酸化膜１０６上
及び絶縁膜１１６上に、ＣＶＤ法により、ｎ型不純物に
よりドープされたポリシリコン層１０７を全面的に蒸着
する。
３３（Ｂ）：次に、共に露出したゲート酸化膜１０６上
及び絶縁膜１１６上に、ＣＶＤ法により、ｎ型不純物に
よりドープされたポリシリコン層１０７を全面的に蒸着
する。
【０１４２】（工程８） 図３４、図３５（Ａ）及び図
３５（Ｂ）：次に、ＭＯＳトランジスタを正常動作させ
るために、ポリシリコン層（第１ゲート制御電極）１０
７ａの上面が、第1トレンチ１０５ａ内に位置し、しか
も、半導体層１０３と半導体層１０４との接合面１２０
よりも上側に位置すると共に、第１主面１Ｓ１よりも若
干下方に位置する様に、ポリシリコン層１０７のエッチ
バックを行う。このエッチバックにより、同時に、第２
トレンチ１０５ｂ内のポリシリコン層（第２ゲート制御
電極）１０７ｂの上面も、第１主面１Ｓ１よりも若干下
方に位置する。
３５（Ｂ）：次に、ＭＯＳトランジスタを正常動作させ
るために、ポリシリコン層（第１ゲート制御電極）１０
７ａの上面が、第1トレンチ１０５ａ内に位置し、しか
も、半導体層１０３と半導体層１０４との接合面１２０
よりも上側に位置すると共に、第１主面１Ｓ１よりも若
干下方に位置する様に、ポリシリコン層１０７のエッチ
バックを行う。このエッチバックにより、同時に、第２
トレンチ１０５ｂ内のポリシリコン層（第２ゲート制御
電極）１０７ｂの上面も、第１主面１Ｓ１よりも若干下
方に位置する。
【０１４３】（工程９） 図３６、図３７（Ａ）及び図
３７（Ｂ）：次に、露出面全体を絶縁する目的でキャッ
プ酸化を行い、これにより、両ポリシリコン層１０７
ａ、１０７ｂの上面上に、キャップ酸化膜２を形成す
る。その後、半導体基板１の露出面上に、層間絶縁膜で
ある保護膜（例えばＢＰＳＧより成る）１１１をＣＶＤ
法により全面的に形成する。
３７（Ｂ）：次に、露出面全体を絶縁する目的でキャッ
プ酸化を行い、これにより、両ポリシリコン層１０７
ａ、１０７ｂの上面上に、キャップ酸化膜２を形成す
る。その後、半導体基板１の露出面上に、層間絶縁膜で
ある保護膜（例えばＢＰＳＧより成る）１１１をＣＶＤ
法により全面的に形成する。
【０１４４】（工程１０） 図３８、図３９（Ａ）及び
図３９（Ｂ）：次に、保護膜１１１上に、フォトレジス
トを全面的に形成し、ソース領域１０４の上面上方及び
同領域１０４で囲まれたベース層１０３の上面上方に、
並びに、ポリシリコン層１０７ｂの上面上方に位置する
開口を有するフォトレジストパターン１２４を、写真製
版法を用いて形成する。その上で、フォトレジストパタ
ーン１２４をマスクとして保護膜１１１をドライエッチ
ングし、これにより、ＭＯＳトランジスタ部においては
ホール状のソースコンタクト部（第１コンタクト部）１
１２を形成すると共に、第２トレンチ１０５ｂ内の第２
ゲート制御電極１０７ｂの上面直上にはストライプ状の
ゲートコンタクト部（第３コンタクト部）１０９を形成
する。その後、フォトレジストパターン１２４を除去す
る。
図３９（Ｂ）：次に、保護膜１１１上に、フォトレジス
トを全面的に形成し、ソース領域１０４の上面上方及び
同領域１０４で囲まれたベース層１０３の上面上方に、
並びに、ポリシリコン層１０７ｂの上面上方に位置する
開口を有するフォトレジストパターン１２４を、写真製
版法を用いて形成する。その上で、フォトレジストパタ
ーン１２４をマスクとして保護膜１１１をドライエッチ
ングし、これにより、ＭＯＳトランジスタ部においては
ホール状のソースコンタクト部（第１コンタクト部）１
１２を形成すると共に、第２トレンチ１０５ｂ内の第２
ゲート制御電極１０７ｂの上面直上にはストライプ状の
ゲートコンタクト部（第３コンタクト部）１０９を形成
する。その後、フォトレジストパターン１２４を除去す
る。
【０１４５】（工程１１） 図４０、図４１（Ａ）及び
図４１（Ｂ）：次に、半導体基板１の露出面上に、導電
性のＡｌ−Ｓｉ層をスパッタリング法により全面的に蒸
着し、更に、写真製版法によってフォトレジストパター
ン１２５、１２６をＡｌ−Ｓｉ層上に形成し、その後、
両フォトレジストパターン１２５、１２６をマスクとし
たＡｌ−Ｓｉ層のエッチングを行うことにより、ソース
アルミニウム電極１１３とゲートアルミニウム電極１０
８とを形成する。その際、ゲートアルミニウム電極１０
８のチャネルストッパ側の端部が外周縁側ベース層１０
３ａの終端部１０３ｅよりもチャネルストッパ側に張り
出す様に、フォトレジストパターン１２６のパターンを
形成している。その後、両フォトレジストパターン１２
５、１２６を除去する。
図４１（Ｂ）：次に、半導体基板１の露出面上に、導電
性のＡｌ−Ｓｉ層をスパッタリング法により全面的に蒸
着し、更に、写真製版法によってフォトレジストパター
ン１２５、１２６をＡｌ−Ｓｉ層上に形成し、その後、
両フォトレジストパターン１２５、１２６をマスクとし
たＡｌ−Ｓｉ層のエッチングを行うことにより、ソース
アルミニウム電極１１３とゲートアルミニウム電極１０
８とを形成する。その際、ゲートアルミニウム電極１０
８のチャネルストッパ側の端部が外周縁側ベース層１０
３ａの終端部１０３ｅよりもチャネルストッパ側に張り
出す様に、フォトレジストパターン１２６のパターンを
形成している。その後、両フォトレジストパターン１２
５、１２６を除去する。
【０１４６】（工程１２） 図４２、図４３（Ａ）及び
図４３（Ｂ）：最後に、第２主面１Ｓ２上に、導電性の
Ｔｉ／Ｎｉ／Ａｕ合金層をスパッタリング法により全面
的に蒸着して、ドレイン電極１１４を形成する。
図４３（Ｂ）：最後に、第２主面１Ｓ２上に、導電性の
Ｔｉ／Ｎｉ／Ａｕ合金層をスパッタリング法により全面
的に蒸着して、ドレイン電極１１４を形成する。
【０１４７】本実施の形態によれば、本発明の課題の欄
で記載した本出願人の未公表社内製品（no prior art）
に係る製造方法と比較して、絶縁膜上に形成されたポリ
シリコンのゲート制御電極をパターンニングする必要が
無くなる分だけ、製造工数の削減化を図ることが出来る
と言う効果が得られる。
で記載した本出願人の未公表社内製品（no prior art）
に係る製造方法と比較して、絶縁膜上に形成されたポリ
シリコンのゲート制御電極をパターンニングする必要が
無くなる分だけ、製造工数の削減化を図ることが出来る
と言う効果が得られる。
【０１４８】（変形例１１）本変形例は、変形例３に係
るゲート配線構造１００Ｃ（図６（Ａ）〜図６（Ｃ）参
照）の製造方法の一例に関するものである。そこで、本
変形例では、実施の形態６の工程と共通する工程につい
ては、実施の形態６において対応する図面及びそれらの
記載を援用する（具体的には、実施の形態６における工
程１〜工程７の記載を援用する）。従って、以下では、
実施の形態６の工程と相違する工程についてのみ記載す
る。尚、図面の番号の取り方に関しては、実施の形態６
の場合と同様に、（Ａ）及び（Ｂ）が付されていない図
面は図６（Ａ）のＭＯＳトランジスタ部のＣ３−Ｃ４線
に関する縦断面図であり、（Ａ）が付されている図面は
図６（Ａ）のＣ１−Ｃ２線に関する境界ＢＬ付近の縦断
面図であり、（Ｂ）が付されている図面は図６（Ａ）の
Ｃ３−Ｃ４線に関する境界ＢＬ付近の縦断面図である。
るゲート配線構造１００Ｃ（図６（Ａ）〜図６（Ｃ）参
照）の製造方法の一例に関するものである。そこで、本
変形例では、実施の形態６の工程と共通する工程につい
ては、実施の形態６において対応する図面及びそれらの
記載を援用する（具体的には、実施の形態６における工
程１〜工程７の記載を援用する）。従って、以下では、
実施の形態６の工程と相違する工程についてのみ記載す
る。尚、図面の番号の取り方に関しては、実施の形態６
の場合と同様に、（Ａ）及び（Ｂ）が付されていない図
面は図６（Ａ）のＭＯＳトランジスタ部のＣ３−Ｃ４線
に関する縦断面図であり、（Ａ）が付されている図面は
図６（Ａ）のＣ１−Ｃ２線に関する境界ＢＬ付近の縦断
面図であり、（Ｂ）が付されている図面は図６（Ａ）の
Ｃ３−Ｃ４線に関する境界ＢＬ付近の縦断面図である。
【０１４９】（工程８） 図４４、図４５（Ａ）及び図
４５（Ｂ）：先ず、絶縁膜１１６上にポリシリコン層２
０８ｃを残す様に、写真製版法によってフォトレジスト
パターン２２４を形成し、実施の形態６と同様の形態
で、ポリシリコン１０７（図３２、図３３（Ａ）、図３
３（Ｂ）参照）をドライエッチングする。ここで、ポリ
シリコン２０８ｃは、第３ゲート制御電極として機能す
る。その後、フォトレジストパターン２２４を除去す
る。
４５（Ｂ）：先ず、絶縁膜１１６上にポリシリコン層２
０８ｃを残す様に、写真製版法によってフォトレジスト
パターン２２４を形成し、実施の形態６と同様の形態
で、ポリシリコン１０７（図３２、図３３（Ａ）、図３
３（Ｂ）参照）をドライエッチングする。ここで、ポリ
シリコン２０８ｃは、第３ゲート制御電極として機能す
る。その後、フォトレジストパターン２２４を除去す
る。
【０１５０】（工程９） 図４６、図４７（Ａ）及び図
４７（Ｂ）：次に、半導体基板１の露出面全体を絶縁す
る目的でキャップ酸化を行い、これによりキャップ酸化
膜２を形成する。その後、層間絶縁膜である保護膜（例
えばＢＰＳＧ）２１０をＣＶＤ法により半導体基板１の
露出面上に全面的に形成する。
４７（Ｂ）：次に、半導体基板１の露出面全体を絶縁す
る目的でキャップ酸化を行い、これによりキャップ酸化
膜２を形成する。その後、層間絶縁膜である保護膜（例
えばＢＰＳＧ）２１０をＣＶＤ法により半導体基板１の
露出面上に全面的に形成する。
【０１５１】（工程１０） 図４８、図４９（Ａ）及び
図４９（Ｂ）：次に、写真製版法を用いてフォトレジス
トパターン１２４、２２５を形成し、これらのパターン
１２４，２２５をマスクとして保護膜２１０をドライエ
ッチングする。これにより、（第１）ソースコンタクト
部１１２、第1ゲートコンタクト部１０９及び第２ゲー
トコンタクト部（別のゲートコンタクト部に相当）２１
２ｂが形成される。その後、フォトレジストパターン１
２４、２２５を除去する。
図４９（Ｂ）：次に、写真製版法を用いてフォトレジス
トパターン１２４、２２５を形成し、これらのパターン
１２４，２２５をマスクとして保護膜２１０をドライエ
ッチングする。これにより、（第１）ソースコンタクト
部１１２、第1ゲートコンタクト部１０９及び第２ゲー
トコンタクト部（別のゲートコンタクト部に相当）２１
２ｂが形成される。その後、フォトレジストパターン１
２４、２２５を除去する。
【０１５２】（工程１１） 図５０、図５１（Ａ）及び
図５１（Ｂ）：次に、導電性のＡｌ−Ｓｉ層を露出面上
に全面的にスパッタリング法により蒸着し、写真製版法
によってフォトレジストパターン１２５、２２７を形成
し、両フォトレジストパターン１２５、２２７をマスク
としてＡｌ−Ｓｉ層のエッチングを行うことにより、ソ
ースアルミニウム電極１１３とゲートアルミニウム電極
１０８とを形成する。その後、フォトレジストパターン
１２５、２２７を除去する。
図５１（Ｂ）：次に、導電性のＡｌ−Ｓｉ層を露出面上
に全面的にスパッタリング法により蒸着し、写真製版法
によってフォトレジストパターン１２５、２２７を形成
し、両フォトレジストパターン１２５、２２７をマスク
としてＡｌ−Ｓｉ層のエッチングを行うことにより、ソ
ースアルミニウム電極１１３とゲートアルミニウム電極
１０８とを形成する。その後、フォトレジストパターン
１２５、２２７を除去する。
【０１５３】（工程１２） 図５２、図５３（Ａ）及び
図５３（Ｂ）：次に、実施の形態６と同様に、第２主面
１Ｓ２上に、ドレイン電極１１４を全面的に形成する。
これにより、ゲート配線構造１００Ｃが得られる。
図５３（Ｂ）：次に、実施の形態６と同様に、第２主面
１Ｓ２上に、ドレイン電極１１４を全面的に形成する。
これにより、ゲート配線構造１００Ｃが得られる。
【０１５４】以上の製造工程の記載から明らかな通り、
本変形例によれば、ゲートアルミニウム電極とゲート制
御電極とのコンタクト領域の面積を増大させるための構
造を容易に製造することが出来ると言う利点が得られ
る。
本変形例によれば、ゲートアルミニウム電極とゲート制
御電極とのコンタクト領域の面積を増大させるための構
造を容易に製造することが出来ると言う利点が得られ
る。
【０１５５】（実施の形態７）本実施の形態は、実施の
形態２に係るゲート配線構造１５０（図１０、図１１
（Ｂ）、図１１（Ｃ）参照）の製造方法の一例に関する
ものであり、ここでも、実施の形態６の工程と共通する
工程については、実施の形態６において対応する図面及
びそれらの記載を援用する（具体的には、実施の形態６
における工程１〜工程９の記載を援用する）。従って、
以下では、実施の形態６の工程と相違する工程について
のみ記載する。尚、図面の番号の取り方に関しては、実
施の形態６の場合と同様に、（Ａ）及び（Ｂ）が付され
ていない図面は図１０のＭＯＳトランジスタ部のＣ３−
Ｃ４線に関する縦断面図であり、（Ａ）が付されている
図面は図１０のＣ１−Ｃ２線に関する境界ＢＬ付近の縦
断面図であり、（Ｂ）が付されている図面は図１０のＣ
３−Ｃ４線に関する境界ＢＬ付近の縦断面図である。
形態２に係るゲート配線構造１５０（図１０、図１１
（Ｂ）、図１１（Ｃ）参照）の製造方法の一例に関する
ものであり、ここでも、実施の形態６の工程と共通する
工程については、実施の形態６において対応する図面及
びそれらの記載を援用する（具体的には、実施の形態６
における工程１〜工程９の記載を援用する）。従って、
以下では、実施の形態６の工程と相違する工程について
のみ記載する。尚、図面の番号の取り方に関しては、実
施の形態６の場合と同様に、（Ａ）及び（Ｂ）が付され
ていない図面は図１０のＭＯＳトランジスタ部のＣ３−
Ｃ４線に関する縦断面図であり、（Ａ）が付されている
図面は図１０のＣ１−Ｃ２線に関する境界ＢＬ付近の縦
断面図であり、（Ｂ）が付されている図面は図１０のＣ
３−Ｃ４線に関する境界ＢＬ付近の縦断面図である。
【０１５６】（工程１０） 図５４、図５５（Ａ）及び
図５５（Ｂ）：先ず、保護膜１１１上に、写真製版法を
用いてフォトレジストパターン１２４を形成し、フォト
レジストパターン１２４をマスクとして保護膜１１１を
ドライエッチングすることにより、第１ソースコンタク
ト部１１２、ゲートコンタクト部１０９、及び、外周縁
側ベース層１０３ａ直上の第３ソースコンタクト部１１
７を形成する。その後、フォトレジストパターン１２４
を除去する。
図５５（Ｂ）：先ず、保護膜１１１上に、写真製版法を
用いてフォトレジストパターン１２４を形成し、フォト
レジストパターン１２４をマスクとして保護膜１１１を
ドライエッチングすることにより、第１ソースコンタク
ト部１１２、ゲートコンタクト部１０９、及び、外周縁
側ベース層１０３ａ直上の第３ソースコンタクト部１１
７を形成する。その後、フォトレジストパターン１２４
を除去する。
【０１５７】（工程１１） 図５６、図５７（Ａ）及び
図５７（Ｂ）：次に、スパッタリング法により導電性の
Ａｌ−Ｓｉ層を半導体基板１の露出面上に全面的に蒸着
し、更に、写真製版法によってフォトレジストパターン
１２５、１２６、１２７をＡｌ−Ｓｉ層上に形成する。
そして、フォトレジストパターン１２５、１２６、１２
７をマスクとしてＡｌ−Ｓｉ層のエッチングを行うこと
により、第１ソースアルミニウム電極１１３、ゲートア
ルミニウム電極１０８、及び第２ソースアルミニウム電
極１１８を形成する。その際、第２ソースアルミニウム
電極１１８のチャネルストッパ側の端部が外周縁側ベー
ス層１０３ａの終端部１０３ｅよりもチャネルストッパ
側に向けて張り出す様に、予めフォトレジストパターン
１２７の寸法を決定している。又、第１ソースアルミニ
ウム電極１１３と第２ソースアルミニウム電極１１８と
は部分的に接続されており（図１０の接続部１１９を参
照）、両電極１１３，１１８は電気的に同電位となって
いる。
図５７（Ｂ）：次に、スパッタリング法により導電性の
Ａｌ−Ｓｉ層を半導体基板１の露出面上に全面的に蒸着
し、更に、写真製版法によってフォトレジストパターン
１２５、１２６、１２７をＡｌ−Ｓｉ層上に形成する。
そして、フォトレジストパターン１２５、１２６、１２
７をマスクとしてＡｌ−Ｓｉ層のエッチングを行うこと
により、第１ソースアルミニウム電極１１３、ゲートア
ルミニウム電極１０８、及び第２ソースアルミニウム電
極１１８を形成する。その際、第２ソースアルミニウム
電極１１８のチャネルストッパ側の端部が外周縁側ベー
ス層１０３ａの終端部１０３ｅよりもチャネルストッパ
側に向けて張り出す様に、予めフォトレジストパターン
１２７の寸法を決定している。又、第１ソースアルミニ
ウム電極１１３と第２ソースアルミニウム電極１１８と
は部分的に接続されており（図１０の接続部１１９を参
照）、両電極１１３，１１８は電気的に同電位となって
いる。
【０１５８】（工程１２） 図５８、図５９（Ａ）及び
図５９（Ｂ）：最後に、実施の形態６と同様に、スパッ
タリング法による蒸着によって、第２主面１Ｓ２上に、
Ｔｉ／Ｎｉ／Ａｕ合金より成るドレイン電極１１４を形
成する。以上により、ゲート接続構造１５０が得られ
る。
図５９（Ｂ）：最後に、実施の形態６と同様に、スパッ
タリング法による蒸着によって、第２主面１Ｓ２上に、
Ｔｉ／Ｎｉ／Ａｕ合金より成るドレイン電極１１４を形
成する。以上により、ゲート接続構造１５０が得られ
る。
【０１５９】以上の工程の記載から明らかな通り、本実
施の形態によれば、ソースアルミニウム電極自体をフィ
ールドプレートとして機能させることが出来るゲート配
線構造を容易に製造することが出来る。
施の形態によれば、ソースアルミニウム電極自体をフィ
ールドプレートとして機能させることが出来るゲート配
線構造を容易に製造することが出来る。
【０１６０】（その他の変形例）
（Ａ） 既述した各実施の形態及び各変形例の記載で
は、ｎチャネル型のパワーＵＭＯＳＦＥＴを本発明に係
る半導体装置の一例として取り上げているが、ｐチャネ
ル型のパワーＵＭＯＳＦＥＴに対しても、本発明を同様
に実施することは勿論可能であり、この場合にも同様の
効果が得られる。この場合には、ｐ型が第１導電型に相
当し、ｎ型が第２導電型に相当する。又、冒頭で既述し
た通り、本発明は、ＶＭＯＳＦＥＴ又はＩＧＢＴと言う
様な、その他のＭＯＳ構造を有するパワー半導体装置に
も適用可能である。
は、ｎチャネル型のパワーＵＭＯＳＦＥＴを本発明に係
る半導体装置の一例として取り上げているが、ｐチャネ
ル型のパワーＵＭＯＳＦＥＴに対しても、本発明を同様
に実施することは勿論可能であり、この場合にも同様の
効果が得られる。この場合には、ｐ型が第１導電型に相
当し、ｎ型が第２導電型に相当する。又、冒頭で既述し
た通り、本発明は、ＶＭＯＳＦＥＴ又はＩＧＢＴと言う
様な、その他のＭＯＳ構造を有するパワー半導体装置に
も適用可能である。
【０１６１】（Ｂ） 既述した各実施の形態及び各変形
例の記載では、トレンチ終端コーナー部には、増速酸化
を目的とした不純物拡散領域が存在していないけれど
も、Ａｓ等のｎ+型不純物を含む拡散層がトレンチ終端
コーナー部に形成されている場合にも、本発明を適用す
ることが出来、このときにも同様の効果が得られる。
例の記載では、トレンチ終端コーナー部には、増速酸化
を目的とした不純物拡散領域が存在していないけれど
も、Ａｓ等のｎ+型不純物を含む拡散層がトレンチ終端
コーナー部に形成されている場合にも、本発明を適用す
ることが出来、このときにも同様の効果が得られる。
【０１６２】（Ｃ） 既述した変形例３の記載では、エ
ピタキシャル半導体層１０２の上面上に部分的に絶縁酸
化膜１１６を形成し、その上に第３ゲート制御電極２０
８ｃを形成しているが、これに代えて、絶縁酸化膜１１
６を形成せずにゲート酸化膜１０６のみの場合であって
も、変形例３で述べた効果が同様に得られる。
ピタキシャル半導体層１０２の上面上に部分的に絶縁酸
化膜１１６を形成し、その上に第３ゲート制御電極２０
８ｃを形成しているが、これに代えて、絶縁酸化膜１１
６を形成せずにゲート酸化膜１０６のみの場合であって
も、変形例３で述べた効果が同様に得られる。
【０１６３】（Ｄ） 既述した各実施の形態及び各変形
例の記載では、各アルミニウム電極とシリコンとの界面
における接合部にバリアメタルが無い構造となっている
が、バリアメタルを介する構造を採用するときには、同
様の効果が得られると共に、接合抵抗を更に一層低減す
ることが出来るので、更なる特性向上が見込まれる。
例の記載では、各アルミニウム電極とシリコンとの界面
における接合部にバリアメタルが無い構造となっている
が、バリアメタルを介する構造を採用するときには、同
様の効果が得られると共に、接合抵抗を更に一層低減す
ることが出来るので、更なる特性向上が見込まれる。
【０１６４】（Ｅ） 既述した各実施の形態及び各変形
例の記載では、各ゲート制御電極にポリシリコンを用い
ているが、その他の電極材料（例えばＷ−Ｓｉ、Ａｌ
等）を各ゲート制御電極に用いる場合にも、同様の効果
が得られることは勿論である。
例の記載では、各ゲート制御電極にポリシリコンを用い
ているが、その他の電極材料（例えばＷ−Ｓｉ、Ａｌ
等）を各ゲート制御電極に用いる場合にも、同様の効果
が得られることは勿論である。
【０１６５】（Ｆ） 既述した各実施の形態６，７及び
変形例１１の記載では、ドレイン電極にＴｉ／Ｎｉ／Ａ
ｕ合金層を用いているが、その他の電極材料（例えば、
Ｔｉ／Ｎｉ／Ａｇ合金、Ａｌ／Ｍｏ／Ｎｉ／Ａｕ合金
層）をドレイン電極に用いる場合にも同様の効果が得ら
れることは勿論である。
変形例１１の記載では、ドレイン電極にＴｉ／Ｎｉ／Ａ
ｕ合金層を用いているが、その他の電極材料（例えば、
Ｔｉ／Ｎｉ／Ａｇ合金、Ａｌ／Ｍｏ／Ｎｉ／Ａｕ合金
層）をドレイン電極に用いる場合にも同様の効果が得ら
れることは勿論である。
【０１６６】（まとめ）
（１） 本発明の各実施の形態及び各変形例において
は、トレンチ内に形成されたゲート制御電極がトレンチ
終端コーナー部に形成されたゲート酸化膜を覆わない構
造を有するため、ゲート電圧印加時に、ゲート酸化膜が
薄くなる曲率部分での電界ストレス集中が発生しない構
造が得られる。そのため、ゲート絶縁耐量及びゲート信
頼性を向上させることが出来、それに伴う歩留りの向上
を達成することが出来る。
は、トレンチ内に形成されたゲート制御電極がトレンチ
終端コーナー部に形成されたゲート酸化膜を覆わない構
造を有するため、ゲート電圧印加時に、ゲート酸化膜が
薄くなる曲率部分での電界ストレス集中が発生しない構
造が得られる。そのため、ゲート絶縁耐量及びゲート信
頼性を向上させることが出来、それに伴う歩留りの向上
を達成することが出来る。
【０１６７】（２） 更に、ゲートアルミニウム電極
（実施の形態２では第２ソースアルミニウム電極）をベ
ース層の終端よりも外側に張り出させることによって、
同電極をフィールドプレートとして機能させているの
で、ゲートトレンチが深く形成されることに起因するド
レイン-ソース間の主耐圧低下を有効に防止して、同主
耐圧の向上を図ることが出来る。
（実施の形態２では第２ソースアルミニウム電極）をベ
ース層の終端よりも外側に張り出させることによって、
同電極をフィールドプレートとして機能させているの
で、ゲートトレンチが深く形成されることに起因するド
レイン-ソース間の主耐圧低下を有効に防止して、同主
耐圧の向上を図ることが出来る。
【０１６８】（３） 更に、上記構造を採用すること
で、製造工数の削減化を図ることも可能となる。
で、製造工数の削減化を図ることも可能となる。
【０１６９】
【発明の効果】請求項１記載の発明によれば、（１）ゲ
ート電圧印加による電界ストレスが第２ゲート絶縁膜に
対して局所的に集中することが無いと言う効果を奏する
と共に、（２）フィールドプレート効果を用いて第１主
電極及び第２主電極間の主耐圧向上を図ることが出来る
と言う効果をも奏する。
ート電圧印加による電界ストレスが第２ゲート絶縁膜に
対して局所的に集中することが無いと言う効果を奏する
と共に、（２）フィールドプレート効果を用いて第１主
電極及び第２主電極間の主耐圧向上を図ることが出来る
と言う効果をも奏する。
【０１７０】請求項２記載の発明によれば、コンタクト
領域の増大化によりゲート配線抵抗を低減することが出
来、これにより、オン−オフスイッチング時の効率向上
を図ることが出来ると言う効果を奏する。
領域の増大化によりゲート配線抵抗を低減することが出
来、これにより、オン−オフスイッチング時の効率向上
を図ることが出来ると言う効果を奏する。
【０１７１】請求項３記載の発明によれば、第２トレン
チの深さを第１トレンチの深さと等しくしてトレンチ深
さの不均一を無くすことが出来るので、更なる主耐圧の
向上を図ることが出来ると言う効果を奏する。
チの深さを第１トレンチの深さと等しくしてトレンチ深
さの不均一を無くすことが出来るので、更なる主耐圧の
向上を図ることが出来ると言う効果を奏する。
【０１７２】請求項４記載の発明によれば、（３）コン
タクト領域の増大化によりゲート配線抵抗を低減するこ
とが出来、これにより、オン−オフスイッチング時の効
率向上を図ることが出来ると言う効果を奏する。
タクト領域の増大化によりゲート配線抵抗を低減するこ
とが出来、これにより、オン−オフスイッチング時の効
率向上を図ることが出来ると言う効果を奏する。
【０１７３】請求項５記載の発明によれば、ホール状の
第４コンタクト部を製造する際に、その直下の絶縁層部
分へのダメージを軽減することが出来るので、ゲート歩
留まりの向上及びゲート信頼性の向上を図ることが出来
ると言う効果を奏する。
第４コンタクト部を製造する際に、その直下の絶縁層部
分へのダメージを軽減することが出来るので、ゲート歩
留まりの向上及びゲート信頼性の向上を図ることが出来
ると言う効果を奏する。
【０１７４】請求項６記載の発明によれば、コンタクト
領域の更なる増大化によりゲート配線抵抗を更に低減す
ることが出来、これにより、オン−オフスイッチング時
の更なる効率向上を図ることが出来ると言う効果を奏す
る。
領域の更なる増大化によりゲート配線抵抗を更に低減す
ることが出来、これにより、オン−オフスイッチング時
の更なる効率向上を図ることが出来ると言う効果を奏す
る。
【０１７５】請求項７記載の発明によれば、メッシュ状
の第３トレンチを利用することでコンタクト領域の面積
の増大化を達成することが出来、これによりゲート配線
抵抗を低減して、以って、オン−オフスイッチング時の
効率向上を図ることが出来ると言う効果を奏する。
の第３トレンチを利用することでコンタクト領域の面積
の増大化を達成することが出来、これによりゲート配線
抵抗を低減して、以って、オン−オフスイッチング時の
効率向上を図ることが出来ると言う効果を奏する。
【０１７６】請求項８記載の発明によれば、ゲート電極
とゲート制御電極とのコンタクト部の形成時における重
ね合わせマージンを増大化することが出来、以って、ゲ
ート歩留まりの向上及びゲート信頼性の向上を図ること
が出来ると言う効果を奏する。
とゲート制御電極とのコンタクト部の形成時における重
ね合わせマージンを増大化することが出来、以って、ゲ
ート歩留まりの向上及びゲート信頼性の向上を図ること
が出来ると言う効果を奏する。
【０１７７】請求項９記載の発明によれば、上記の効果
（１）及び（２）を奏することが出来る。
（１）及び（２）を奏することが出来る。
【０１７８】請求項１０記載の発明によれば、上記の効
果（１）及び（２）を奏すると共に、（４）第１及び第
２主電極間耐圧印加時に第２トレンチの先端部において
発生する電界を緩和することが出来、これにより耐圧を
安定化させることが出来ると言う効果をも奏する。
果（１）及び（２）を奏すると共に、（４）第１及び第
２主電極間耐圧印加時に第２トレンチの先端部において
発生する電界を緩和することが出来、これにより耐圧を
安定化させることが出来ると言う効果をも奏する。
【０１７９】請求項１１記載の発明によれば、上記の効
果（１）、（２）、（３）及び（４）を奏することが出
来る。
果（１）、（２）、（３）及び（４）を奏することが出
来る。
【０１８０】請求項１２記載の発明によれば、上記の効
果（１）、（２）及び（４）を奏することが出来る。
果（１）、（２）及び（４）を奏することが出来る。
【０１８１】請求項１３記載の発明によれば、上記の効
果（１）及び（２）を奏すると共に、（５）第２トレン
チ外側に位置するベース層の曲率部分に起因した主耐圧
の低下を無くすことが出来、これにより、更に一層の主
耐圧の向上を図ることが出来ると言う効果をも奏する。
果（１）及び（２）を奏すると共に、（５）第２トレン
チ外側に位置するベース層の曲率部分に起因した主耐圧
の低下を無くすことが出来、これにより、更に一層の主
耐圧の向上を図ることが出来ると言う効果をも奏する。
【０１８２】請求項１４記載の発明によれば、上記の効
果（１）、（２）、（３）及び（５）を奏することが出
来る。
果（１）、（２）、（３）及び（５）を奏することが出
来る。
【０１８３】請求項１５記載の発明によれば、上記の効
果（１）及び（２）を奏すると共に、（６）第２トレン
チが無いのでトレンチエッチング時のμローディング効
果を無くすことが出来、これにより、トレンチ深さを均
一にすることが出来ると言う効果をも奏する。
果（１）及び（２）を奏すると共に、（６）第２トレン
チが無いのでトレンチエッチング時のμローディング効
果を無くすことが出来、これにより、トレンチ深さを均
一にすることが出来ると言う効果をも奏する。
【０１８４】請求項１６記載の発明によれば、上記の効
果（１）、（２）、（３）及び（６）を奏することが出
来る。
果（１）、（２）、（３）及び（６）を奏することが出
来る。
【０１８５】請求項１７記載の発明によれば、トレンチ
のコーナー部においてゲート制御電極をトレンチ上方へ
引き上げていた本願出願人の製造に係る社内未公表製品
の製造方法と比較して、製造工程の削減を図ることが出
来ると言う効果を奏する。
のコーナー部においてゲート制御電極をトレンチ上方へ
引き上げていた本願出願人の製造に係る社内未公表製品
の製造方法と比較して、製造工程の削減を図ることが出
来ると言う効果を奏する。
【０１８６】請求項１８記載の発明によれば、ゲート電
極とゲート制御電極とのコンタクト領域の面積を増大さ
せるための構造を有するゲート配線構造を容易に製造す
ることが出来ると言う効果を奏する。
極とゲート制御電極とのコンタクト領域の面積を増大さ
せるための構造を有するゲート配線構造を容易に製造す
ることが出来ると言う効果を奏する。
【０１８７】請求項１９記載の発明によれば、ソース電
極自体をフィールドプレートとして機能させることが出
来るゲート配線構造を容易に製造することが出来ると言
う効果を奏する。
極自体をフィールドプレートとして機能させることが出
来るゲート配線構造を容易に製造することが出来ると言
う効果を奏する。
【図１】 本発明の実施の形態１に係る半導体装置の構
造を示す図である。
造を示す図である。
【図２】 トレンチの深さと耐圧との関係を示す測定図
である。
である。
【図３】 実施の形態１の効果を実証するシミュレーシ
ョン結果を示す図である。
ョン結果を示す図である。
【図４】 本発明の変形例１に係る半導体装置の構造を
示す図である。
示す図である。
【図５】 本発明の変形例２に係る半導体装置の構造を
示す図である。
示す図である。
【図６】 本発明の変形例３に係る半導体装置の構造を
示す図である。
示す図である。
【図７】 本発明の変形例４に係る半導体装置の構造を
示す図である。
示す図である。
【図８】 本発明の変形例５に係る半導体装置の構造を
示す図である。
示す図である。
【図９】 本発明の変形例６に係る半導体装置の構造を
示す図である。
示す図である。
【図１０】 本発明の実施の形態２に係る半導体装置の
構造を示す上面図である。
構造を示す上面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の
構造を示す縦断面図である。
構造を示す縦断面図である。
【図１２】 本発明の実施の形態３に係る半導体装置の
構造を示す図である。
構造を示す図である。
【図１３】 本発明の変形例７に係る半導体装置の構造
を示す図である。
を示す図である。
【図１４】 本発明の変形例８に係る半導体装置の構造
を示す図である。
を示す図である。
【図１５】 本発明の実施の形態４に係る半導体装置の
構造を示す図である。
構造を示す図である。
【図１６】 実施の形態４の効果を実証するシミュレー
ション結果を示す図である。
ション結果を示す図である。
【図１７】 本発明の変形例９に係る半導体装置の構造
を示す図である。
を示す図である。
【図１８】 本発明の実施の形態５に係る半導体装置の
構造を示す図である。
構造を示す図である。
【図１９】 本発明の変形例１０に係る半導体装置の構
造を示す図である。
造を示す図である。
【図２０】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２１】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２２】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２３】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２４】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２５】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２６】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２７】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２８】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図２９】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３０】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３１】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３２】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３３】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３４】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３５】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３６】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３７】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３８】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図３９】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図４０】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図４１】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図４２】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図４３】 本発明の実施の形態６に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図４４】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図４５】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図４６】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図４７】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図４８】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図４９】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図５０】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図５１】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図５２】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図５３】 本発明の変形例１１に係る半導体装置の製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図５４】 本発明の実施の形態７に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図５５】 本発明の実施の形態７に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図５６】 本発明の実施の形態７に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図５７】 本発明の実施の形態７に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図５８】 本発明の実施の形態７に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
【図５９】 本発明の実施の形態７に係る半導体装置の
製造工程を示す縦断面図である。
製造工程を示す縦断面図である。
１ 半導体基板、１１６ 絶縁膜、１０６ ゲート酸化
膜、１１４ ドレイン電極、１０３ ベース層、１０３
ａ 外周縁側ベース層、１０３ｅ 終端部、１１１ 保
護膜、１０５ａ 第１トレンチ、１０５ｂ 第２トレン
チ、１０４ ソース領域、１０７ａ 第１ゲート制御電
極、１０７ｂ 第２ゲート制御電極、２０８ｃ 第３
ゲート制御電極、１１２,３ ソースコンタクト部、１
０９,２１２ｂ ゲートコンタクト部、１１３ ソース
アルミニウム電極、１０８ ゲートアルミニウム電極、
Ｐ１ 第１部分、Ｐ２ 第２部分、ＣＲ セル領域、Ｔ
Ｒ ターミナル領域、ＢＬ 境界、Ｄ１ 第１方向、Ｄ
２ 第２方向、Ｄ３ 第３方向、１１８ 第２ソースア
ルミニウム電極、１１９ 接続部、１３０ ウエル層。
膜、１１４ ドレイン電極、１０３ ベース層、１０３
ａ 外周縁側ベース層、１０３ｅ 終端部、１１１ 保
護膜、１０５ａ 第１トレンチ、１０５ｂ 第２トレン
チ、１０４ ソース領域、１０７ａ 第１ゲート制御電
極、１０７ｂ 第２ゲート制御電極、２０８ｃ 第３
ゲート制御電極、１１２,３ ソースコンタクト部、１
０９,２１２ｂ ゲートコンタクト部、１１３ ソース
アルミニウム電極、１０８ ゲートアルミニウム電極、
Ｐ１ 第１部分、Ｐ２ 第２部分、ＣＲ セル領域、Ｔ
Ｒ ターミナル領域、ＢＬ 境界、Ｄ１ 第１方向、Ｄ
２ 第２方向、Ｄ３ 第３方向、１１８ 第２ソースア
ルミニウム電極、１１９ 接続部、１３０ ウエル層。
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フロントページの続き
(72)発明者 楢崎 敦司
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
(72)発明者 瓜生 勝美
福岡県福岡市西区今宿東一丁目１番１号
福菱セミコンエンジニアリング株式会社内
Claims (19)
- 【請求項１】 ＭＯＳトランジスタ構造を備える絶縁ゲ
ート型半導体装置であって、 第３方向に関して対面し合う第１及び第２主面を有する
第１導電型の半導体基板と、 前記第１主面の内で、セル領域、及び、前記セル領域に
隣接するターミナル領域と前記セル領域との境界である
一端と前記境界から前記ターミナル領域内に第１方向に
沿って第１距離だけ離れた他端とで規定される領域か
ら、前記第３方向に沿って、前記半導体基板の内部に向
けて形成された、第２導電型のベース層と、 前記第１主面の前記セル領域から前記第３方向に沿って
前記ベース層を貫通しつつ前記半導体基板の前記内部に
まで形成された第１トレンチと、 前記第１トレンチの底面上及び側面上に全面的に形成さ
れた第１ゲート絶縁膜と、 前記第２主面上に形成された第１主電極とを備え、 前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、 前記第１主面から前記ベース層の底面迄の第１深さは、
前記第１主面から前記第１トレンチの前記底面迄の第２
深さよりも小さく、 前記第１トレンチは複数の第１部分及び複数の第２部分
を有しており、 前記複数の第１部分は前記第１及び第３方向に直交する
第２方向に沿って配列しており、 前記複数の第１部分の各々は、前記セル領域と前記ター
ミナル領域との前記境界に位置する一端部を有し、前記
第１方向に沿って前記一端部に向けて延在しており、 前記複数の第２部分の各々は、前記複数の第１部分の内
で隣り合う第１部分同士の間に位置しており、前記第２
方向に沿って延在して前記隣り合う第１部分同士を互い
に連結しており、 前記絶縁ゲート型半導体装置は、更に、 前記第１主面の前記セル領域の内で、前記隣り合う第１
部分同士と、前記複数の第２部分の内で前記隣り合う第
１部分同士に対応する隣り合う第２部分同士とで囲まれ
た各領域から、前記隣り合う第１部分同士の側面上部及
び前記隣り合う第２部分同士の側面上部に沿って、前記
ベース層内に向けて形成された、前記第１導電型の複数
の第２主電極領域と、 前記第１トレンチの上面よりも下部に位置する様に前記
第１トレンチ内に形成されて、前記第１ゲート絶縁膜を
介して前記第１トレンチを充填する第１ゲート制御電極
と、 前記第１主面の内で、前記境界である一端と前記境界か
ら前記ターミナル領域内に前記第１方向に沿って前記第
１距離よりも短い第２距離だけ離れた他端とで規定され
る領域から、前記第３方向に沿って、前記ベース層を貫
通しつつ前記半導体基板の前記内部にまで形成されてお
り、前記第１深さよりも大きい第３深さを有すると共
に、前記複数の第１部分の各々が有する前記一端部と連
結しつつ前記第２方向に沿って延在した第２トレンチ
と、 前記第２トレンチの底面上及び側面上に全面的に形成さ
れた第２ゲート絶縁膜と、 前記第２トレンチの上面よりも下部に位置する様に前記
第２トレンチ内に形成されて前記第２ゲート絶縁膜を介
して前記第２トレンチを充填すると共に、前記複数の第
１部分の各々が有する前記一端部において前記第１ゲー
ト制御電極と電気的に接続された第２ゲート制御電極
と、 前記ベース層の上面上、前記第１ゲート制御電極の上面
上、前記第１ゲート絶縁膜の上面上、前記第２ゲート制
御電極の上面上、前記第２ゲート絶縁膜の上面上及び前
記第１主面の前記ターミナル領域内で前記ベース層の終
端よりも外側の領域上に形成された絶縁層と、 前記複数の第２主電極領域の各々が有する上面の一部、
及び、前記ベース層の内で前記複数の第２主電極領域の
各々で囲まれた部分の上面を露出する様に、前記絶縁層
内に形成された複数の第１コンタクト部と、 前記ベース層の内で、前記第２トレンチの前記境界側の
側面と、前記隣り合う第１部分同士の側面と、前記複数
の第２部分の内で前記第２トレンチに対面した第２部分
の側面とで囲まれた各部分の一部上面を露出する様に、
前記絶縁層内に形成された複数の第２コンタクト部と、 前記複数の第１コンタクト部内、前記複数の第２コンタ
クト部内、及び前記絶縁層の内で前記第１主面の前記セ
ル領域上に位置する部分の上に形成されており、前記第
２方向に沿って延在していると共に、前記複数の第２主
電極領域の各々及び前記ベース層と電気的に接続された
第２主電極と、 前記第２ゲート制御電極の前記上面の一部を露出する様
に、前記絶縁層内に形成された第３コンタクト部と、 前記第３コンタクト部内、前記絶縁層の内で前記境界と
前記境界から前記セル領域側へ前記第１方向に沿って前
記第２主電極の端部にまで至ることのない第３距離だけ
離れた箇所とで規定される部分の上、及び、前記絶縁層
の内で前記境界と前記境界から前記ターミナル領域側へ
前記第１方向に沿って前記第１距離よりも大きい第４距
離だけ離れた箇所とで規定される部分の上に形成されて
おり、前記第２方向に沿って延在していると共に、前記
第３コンタクト部を介して前記第２ゲート制御電極と電
気的に接続されたゲート電極とを備えることを特徴とす
る、絶縁ゲート型半導体装置。 - 【請求項２】 請求項１記載の絶縁ゲート型半導体装置
であって、 前記複数の第１部分の各々を充填している前記第１ゲー
ト制御電極の各部分の内で、前記境界と前記境界から前
記セル領域側へ前記第１方向に沿って前記第３距離だけ
離れた箇所とで規定される部分の一部上面を露出する様
に、前記絶縁層内に形成されており、前記ゲート電極に
よって充填された複数の第４コンタクト部を更に備えて
おり、 前記ゲート電極は、前記複数の第４コンタクト部を介し
た前記第１ゲート制御電極との電気的接続をも有するこ
とを特徴とする、絶縁ゲート型半導体装置。 - 【請求項３】 請求項１記載の絶縁ゲート型半導体装置
であって、 前記第２トレンチは前記複数の第１部分の各々の第１幅
と等しい第２幅を有することを特徴とする、絶縁ゲート
型半導体装置。 - 【請求項４】 請求項１記載の絶縁ゲート型半導体装置
であって、 前記第１主面の前記ターミナル領域上に形成された前記
絶縁層の内で、前記ベース層の前記終端よりも外側に位
置し且つ少なくとも前記ゲート電極の下方に位置する部
分の内部に配設されており、前記第２方向に沿って延在
した第３ゲート制御電極と、 前記第３ゲート制御電極の上面の一部を露出する様に前
記絶縁層内に形成されており、前記ゲート電極によって
充填された第４コンタクト部とを更に備えており、 前記ゲート電極は、前記第４コンタクト部を介した前記
第３ゲート制御電極との電気的接続をも有することを特
徴とする、絶縁ゲート型半導体装置。 - 【請求項５】 請求項４記載の絶縁ゲート型半導体装置
であって、 前記第４コンタクト部は複数のコンタクトホールを備え
ることを特徴とする、絶縁ゲート型半導体装置。 - 【請求項６】 請求項１乃至５の何れかに記載の絶縁ゲ
ート型半導体装置であって、 前記第３コンタクト部は前記第２方向に沿って前記第２
トレンチと平行に延在したストライプ形状を有すること
を特徴とする、絶縁ゲート型半導体装置。 - 【請求項７】 請求項１記載の絶縁ゲート型半導体装置
であって、 前記第１主面の前記ターミナル領域の内で前記第２トレ
ンチよりも外側の領域から前記ターミナル領域下方に位
置する前記ベース層を貫通しつつ前記第３方向に沿って
前記半導体基板の前記内部までに形成されており、しか
も、前記第２トレンチと連結しつつ前記第１及び第２方
向に沿って延在してメッシュ形状を成す第３トレンチ
と、 前記第３トレンチの底面上及び側面上に全面的に形成さ
れた第３ゲート絶縁膜と、 前記第３トレンチの上面よりも下部に位置する様に前記
第３トレンチ内に形成されて前記第３ゲート絶縁膜を介
して前記第３トレンチ内を充填すると共に、前記第２ト
レンチと前記第３トレンチの前記第１方向に沿って延在
する各部分との各連結部分において前記第２ゲート制御
電極と電気的に接続された第３ゲート制御電極と、 前記第１及び第２方向に沿って延在してメッシュ形状を
成しつつ前記第３ゲート制御電極の上面を露出する様
に、前記絶縁層内に形成されており、前記ゲート電極で
充填された第４コンタクト部とを更に備えており、 前記ゲート電極は、前記第４コンタクト部を介した前記
第３ゲート制御電極との電気的接続をも有しており、 前記第３コンタクト部は前記第２方向に沿って前記第２
トレンチと平行に延在したストライプ形状を有すると共
に、前記第４コンタクト部の前記第１方向に沿って延在
する各横部分と連結していることを特徴とする、絶縁ゲ
ート型半導体装置。 - 【請求項８】 請求項１記載の絶縁ゲート型半導体装置
であって、 前記第１主面の前記ターミナル領域の内で前記第２トレ
ンチよりも外側の領域から前記ターミナル領域下方に位
置する前記ベース層を貫通しつつ前記第３方向に沿って
前記半導体基板の前記内部までに形成されており、しか
も、前記第２トレンチと連結しつつ前記第１及び第２方
向に沿って延在してメッシュ形状を成す第３トレンチ
と、 前記第３トレンチの底面上及び側面上に全面的に形成さ
れた第３ゲート絶縁膜と、 前記第３トレンチの上面よりも下部に位置する様に前記
第３トレンチ内に形成されて前記第３ゲート絶縁膜を介
して前記第３トレンチ内を充填すると共に、前記第２ト
レンチと前記第３トレンチの前記第１方向に沿って延在
する各横部分との各連結部分において前記第２ゲート制
御電極と電気的に接続された第３ゲート制御電極と、 前記第３ゲート制御電極の上面を露出する様に前記絶縁
層内に形成されており、前記ゲート電極で充填された第
４コンタクト部とを更に備えており、 前記ゲート電極は、前記第４コンタクト部を介した前記
第３ゲート制御電極との電気的接続をも有しており、 前記第３コンタクト部は、前記第２トレンチと前記第３
トレンチとの前記各連結部分近傍において形成された複
数のコンタクトホールを備えており、 前記第４コンタクト部は、前記第３トレンチの前記第１
方向に沿って延在する前記各横部分と前記第３トレンチ
の前記第２方向に沿って延在する各縦部分との各交差部
分において形成された複数のコンタクトホールを備える
ことを特徴とする、絶縁ゲート型半導体装置。 - 【請求項９】 ＭＯＳトランジスタ構造を備える絶縁ゲ
ート型半導体装置であって、 第３方向に関して対面し合う第１及び第２主面を有する
第１導電型の半導体基板と、 前記第１主面の内で、セル領域、及び、前記セル領域に
隣接するターミナル領域と前記セル領域との境界である
一端と前記境界から前記ターミナル領域内に第１方向に
沿って第１距離だけ離れた他端とで規定される領域か
ら、前記第３方向に沿って、前記半導体基板の内部に向
けて形成された、第２導電型のベース層と、 前記第１主面の前記セル領域から前記第３方向に沿って
前記ベース層を貫通しつつ前記半導体基板の前記内部に
まで形成された第１トレンチと、 前記第１トレンチの底面上及び側面上に全面的に形成さ
れた第１ゲート絶縁膜と、 前記第２主面上に形成された第１主電極とを備え、 前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、 前記第１主面から前記ベース層の底面迄の第１深さは、
前記第１主面から前記第１トレンチの前記底面迄の第２
深さよりも小さく、 前記第１トレンチは複数の第１部分及び複数の第２部分
を有しており、 前記複数の第１部分は前記第１及び第３方向に直交する
第２方向に沿って配列しており、 前記複数の第１部分の各々は、前記セル領域と前記ター
ミナル領域との前記境界に位置する一端部を有し、前記
第１方向に沿って前記一端部に向けて延在しており、 前記複数の第２部分の各々は、前記複数の第１部分の内
で隣り合う第１部分同士の間に位置しており、前記第２
方向に沿って延在して前記隣り合う第１部分同士を互い
に連結しており、 前記絶縁ゲート型半導体装置は、更に、 前記第１主面の前記セル領域の内で、前記隣り合う第１
部分同士と、前記複数の第２部分の内で前記隣り合う第
１部分同士に対応する隣り合う第２部分同士とで囲まれ
た各領域から、前記隣り合う第１部分同士の側面上部及
び前記隣り合う第２部分同士の側面上部に沿って、前記
ベース層内に向けて形成された、前記第１導電型の複数
の第２主電極領域と、 前記第１トレンチの上面よりも下部に位置する様に前記
第１トレンチ内に形成されて、前記第１ゲート絶縁膜を
介して前記第１トレンチを充填する第１ゲート制御電極
と、 前記第１主面の内で、前記境界である一端と前記境界か
ら前記ターミナル領域内に前記第１方向に沿って前記第
１距離よりも短い第２距離だけ離れた他端とで規定され
る領域から、前記第３方向に沿って、前記ベース層を貫
通しつつ前記半導体基板の前記内部にまで形成されてお
り、前記第１深さよりも大きい第３深さを有すると共
に、前記複数の第１部分の各々が有する前記一端部と連
結しつつ前記第２方向に沿って延在した第２トレンチ
と、 前記第２トレンチの底面上及び側面上に全面的に形成さ
れた第２ゲート絶縁膜と、 前記第２トレンチの上面よりも下部に位置する様に前記
第２トレンチ内に形成されて前記第２ゲート絶縁膜を介
して前記第２トレンチを充填すると共に、前記複数の第
１部分の各々が有する前記一端部において前記第１ゲー
ト制御電極と電気的に接続された第２ゲート制御電極
と、 前記ベース層の上面上、前記第１ゲート制御電極の上面
上、前記第１ゲート絶縁膜の上面上、前記第２ゲート制
御電極の上面上、前記第２ゲート絶縁膜の上面上及び前
記第１主面の前記ターミナル領域内で前記ベース層の終
端よりも外側の領域上に形成された絶縁層と、 前記複数の第２主電極領域の各々が有する上面の一部、
及び、前記ベース層の内で前記複数の第２主電極領域の
各々で囲まれた部分の上面を露出する様に、前記絶縁層
内に形成された複数の第１コンタクト部と、 前記ベース層の内で、前記第２トレンチの前記境界側の
側面と、前記隣り合う第１部分同士の側面と、前記複数
の第２部分の内で前記第２トレンチに対面した第２部分
の側面とで囲まれた各部分の一部上面を露出する様に、
前記絶縁層内に形成された複数の第２コンタクト部と、 前記複数の第１コンタクト部内、前記複数の第２コンタ
クト部内、及び前記絶縁層の内で前記第１主面の前記セ
ル領域上に位置する部分の上に形成されており、前記境
界から前記第１方向に沿って第７距離だけ離れた一端部
を有し且つ前記第２方向に沿って延在していると共に、
前記複数の第２主電極領域の各々及び前記ベース層と電
気的に接続された第２主電極用第１電極層と、 前記第２ゲート制御電極の前記上面の一部を露出する様
に、前記絶縁層内に形成された第３コンタクト部と、 前記第３コンタクト部内、前記絶縁層の内で前記境界と
前記境界から前記セル領域側へ前記第１方向に沿って前
記第７距離よりも短い第３距離だけ離れた箇所とで規定
される部分の上、及び、前記絶縁層の内で前記境界と前
記境界から前記ターミナル領域側へ前記第１方向に沿っ
て前記第１距離よりも短い第４距離だけ離れた箇所とで
規定される部分の上に形成されており、前記第２方向に
沿って延在していると共に、前記第３コンタクト部を介
して前記第２ゲート制御電極と電気的に接続されたゲー
ト電極と、 前記ベース層の内で、前記境界から前記ターミナル領域
側へ向けて前記第１方向に沿って前記第１距離よりも短
く且つ前記第４距離よりも長い第５距離だけ離れた箇所
と、前記境界から前記第１距離だけ離れた前記ベース層
の前記他端とで挟まれた部分の一部上面を露出する様
に、前記絶縁層内に形成された第４コンタクト部と、 前記第４コンタクト部内、及び、前記絶縁層の内で、前
記境界から前記ターミナル領域側へ向けて前記第１方向
に沿って前記第５距離だけ離れた前記箇所と、前記境界
から前記ターミナル領域側へ向けて前記第１方向に沿っ
て前記第１距離よりも長い第６距離だけ離れた箇所とで
規定される部分の上に形成されており、前記第２方向に
沿って延在していると共に、前記第４コンタクト部を介
して前記ベース層と電気的に接続された第２主電極用第
２電極層とを備えており、 前記第２主電極用第１電極層及び前記第２主電極用第２
電極層の前記第２方向における長さは共に前記ゲート電
極の前記第２方向における長さよりも大きく、 前記絶縁ゲート型半導体装置は、 前記ゲート電極の前記第２方向における一端部から前記
第２方向に関して所定の距離だけ離れ且つ前記第１方向
に沿って延在した側面を有しており、前記第２主電極用
第１電極層の前記一端部と前記境界から前記ターミナル
領域側へ向けて前記第１方向に沿って前記第５距離だけ
離れた前記箇所とで規定される前記絶縁層の部分上に形
成されており、前記第２主電極用第１電極層及び前記第
２主電極用第２電極層を互いに電気的に接続する接続層
を更に備えることを特徴とする、絶縁ゲート型半導体装
置。 - 【請求項１０】 ＭＯＳトランジスタ構造を備える絶縁
ゲート型半導体装置であって、 第３方向に関して対面し合う第１及び第２主面を有する
第１導電型の半導体基板と、 前記第１主面のセル領域から前記第３方向に沿って前記
半導体基板の内部に位置する第１底面に向けて形成され
ており、前記セル領域に隣接するターミナル領域と前記
セル領域との境界に位置する一端部を有すると共に、前
記第１主面から前記第１底面迄の第１深さを有する第２
導電型のベース層と、 前記境界において前記ベース層の前記一端部と結合しつ
つ、前記第１主面の前記ターミナル領域の内で、前記境
界である一端と前記境界から前記ターミナル領域内に第
１方向に沿って第１距離だけ離れた他端とで規定される
領域から、前記第３方向に沿って、前記半導体基板の前
記内部に位置する第４底面に向けて形成されており、前
記第１主面から前記第４底面迄の第４深さを有する前記
第２導電型のウエル層と、 前記第１主面の前記セル領域から前記第３方向に沿って
前記ベース層を貫通しつつ前記半導体基板の前記内部に
位置する第２底面にまで形成されており、前記第１主面
から前記第２底面迄の第２深さを有する第１トレンチ
と、 前記第１トレンチの前記第２底面上及び側面上に全面的
に形成された第１ゲート絶縁膜と、 前記第２主面上に形成された第１主電極とを備え、 前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、 前記第１深さは前記第２深さよりも小さく、 前記第２深さは前記第４深さよりも小さく、 前記ウエル層は、前記ベース層の前記第１底面の内で前
記境界と前記境界から前記第１方向に沿って第５距離だ
け離れた箇所とで挟まれた部分から前記ウエル層の前記
第４底面に向けて前記半導体基板の前記内部に形成され
たベース層被覆部分を更に有しており、 前記第１トレンチは複数の第１部分及び複数の第２部分
を有しており、 前記複数の第１部分は前記第１及び第３方向に直交する
第２方向に沿って配列しており、 前記複数の第１部分の各々は、前記セル領域と前記ター
ミナル領域との前記境界に位置する一端部を有し、前記
第１方向に沿って前記一端部に向けて延在しており、 前記複数の第２部分の各々は、前記複数の第１部分の内
で隣り合う第１部分同士の間に位置しており、前記第２
方向に沿って延在して前記隣り合う第１部分同士を互い
に連結しており、 前記絶縁ゲート型半導体装置は、更に、 前記第１主面の前記セル領域の内で、前記隣り合う第１
部分同士と、前記複数の第２部分の内で前記隣り合う第
１部分同士に対応する隣り合う第２部分同士とで囲まれ
た各領域から、前記隣り合う第１部分同士の側面上部及
び前記隣り合う第２部分同士の側面上部に沿って、前記
ベース層内に向けて形成された、前記第１導電型の複数
の第２主電極領域と、 前記第１トレンチの上面よりも下部に位置する様に前記
第１トレンチ内に形成されて、前記第１ゲート絶縁膜を
介して前記第１トレンチを充填する第１ゲート制御電極
と、 前記第１主面の内で、前記境界である一端と前記境界か
ら前記ターミナル領域内に前記第１方向に沿って前記第
１距離よりも短い第２距離だけ離れた他端とで規定され
る領域から、前記第３方向に沿って、前記ウエル層の内
部に位置する第３底面にまで形成されており、前記第１
主面から前記第３底面迄の第３深さを有すると共に、前
記複数の第１部分の各々が有する前記一端部と連結しつ
つ前記第２方向に沿って延在した第２トレンチと、 前記第２トレンチの前記第３底面上及び側面上に全面的
に形成された第２ゲート絶縁膜と、 前記第２トレンチの上面よりも下部に位置する様に前記
第２トレンチ内に形成されて前記第２ゲート絶縁膜を介
して前記第２トレンチを充填すると共に、前記複数の第
１部分の各々が有する前記一端部において前記第１ゲー
ト制御電極と電気的に接続された第２ゲート制御電極
と、 前記ベース層の上面上、前記第１ゲート制御電極の上面
上、前記第１ゲート絶縁膜の上面上、前記第２ゲート制
御電極の上面上、前記第２ゲート絶縁膜の上面上、前記
ウエル層の上面上及び前記第１主面の前記ターミナル領
域内で前記ウエル層の終端よりも外側の領域上に形成さ
れた絶縁層と、 前記複数の第２主電極領域の各々が有する上面の一部、
及び、前記ベース層の内で前記複数の第２主電極領域の
各々で囲まれた部分の上面を露出する様に、前記絶縁層
内に形成された複数の第１コンタクト部と、 前記ベース層の内で、前記第２トレンチの前記境界側の
側面と、前記隣り合う第１部分同士の側面と、前記複数
の第２部分の内で前記第２トレンチに対面した第２部分
の側面とで囲まれた各部分の一部上面を露出する様に、
前記絶縁層内に形成された複数の第２コンタクト部と、 前記複数の第１コンタクト部内、前記複数の第２コンタ
クト部内、及び前記絶縁層の内で前記第１主面の前記セ
ル領域上に位置する部分の上に形成されており、前記境
界から前記第１方向に沿って前記第５距離よりも大きい
第６距離だけ離れた一端部を有し且つ前記第２方向に沿
って延在していると共に、前記複数の第２主電極領域の
各々及び前記ベース層と電気的に接続された第２主電極
と、 前記第２ゲート制御電極の前記上面の一部を露出する様
に、前記絶縁層内に形成された第３コンタクト部と、 前記第３コンタクト部内、前記絶縁層の内で前記境界と
前記境界から前記セル領域側へ前記第１方向に沿って前
記第５距離よりも短い第３距離だけ離れた箇所とで規定
される部分の上、及び、前記絶縁層の内で前記境界と前
記境界から前記ターミナル領域側へ前記第１方向に沿っ
て前記第１距離よりも大きい第４距離だけ離れた箇所と
で規定される部分の上に形成されており、前記第２方向
に沿って延在していると共に、前記第３コンタクト部を
介して前記第２ゲート制御電極と電気的に接続されたゲ
ート電極とを備えており、 前記第３深さは前記第１深さよりも大きく、 前記第４深さは前記第３深さよりも大きいことを特徴と
する、絶縁ゲート型半導体装置。 - 【請求項１１】 請求項１０記載の絶縁ゲート型半導体
装置であって、 前記第１主面の前記ターミナル領域上に形成された前記
絶縁層の内で、前記ウエル層の前記終端よりも外側に位
置し且つ少なくとも前記ゲート電極の下方に位置する部
分の内部に配設されており、前記第２方向に沿って延在
した第３ゲート制御電極と、 前記第３ゲート制御電極の上面の一部を露出する様に前
記絶縁層内に形成されており、前記ゲート電極によって
充填された第４コンタクト部とを更に備えており、 前記ゲート電極は、前記第４コンタクト部を介した前記
第３ゲート制御電極との電気的接続をも有することを特
徴とする、絶縁ゲート型半導体装置。 - 【請求項１２】 ＭＯＳトランジスタ構造を備える絶縁
ゲート型半導体装置であって、 第３方向に関して対面し合う第１及び第２主面を有する
第１導電型の半導体基板と、 前記第１主面のセル領域から前記第３方向に沿って前記
半導体基板の内部に位置する第１底面に向けて形成され
ており、前記セル領域に隣接するターミナル領域と前記
セル領域との境界に位置する一端部を有すると共に、前
記第１主面から前記第１底面迄の第１深さを有する第２
導電型のベース層と、 前記境界において前記ベース層の前記一端部と結合しつ
つ、前記第１主面の前記ターミナル領域の内で、前記境
界である一端と前記境界から前記ターミナル領域内に第
１方向に沿って第１距離だけ離れた他端とで規定される
領域から、前記第３方向に沿って、前記半導体基板の前
記内部に位置する第４底面に向けて形成されており、前
記第１主面から前記第４底面迄の第４深さを有する前記
第２導電型のウエル層と、 前記第１主面の前記セル領域から前記第３方向に沿って
前記ベース層を貫通しつつ前記半導体基板の前記内部に
位置する第２底面にまで形成されており、前記第１主面
から前記第２底面迄の第２深さを有する第１トレンチ
と、 前記第１トレンチの前記第２底面上及び側面上に全面的
に形成された第１ゲート絶縁膜と、 前記第２主面上に形成された第１主電極とを備え、 前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、 前記第１深さは前記第２深さよりも小さく、 前記第２深さは前記第４深さよりも小さく、 前記ウエル層は、前記ベース層の前記第２底面の内で前
記境界と前記境界から前記第１方向に沿って第８距離だ
け離れた箇所とで挟まれた部分から前記ウエル層の前記
第４底面に向けて前記半導体基板の前記内部に形成され
たベース層被覆部分を更に有しており、 前記第１トレンチは複数の第１部分及び複数の第２部分
を有しており、 前記複数の第１部分は前記第１及び第３方向に直交する
第２方向に沿って配列しており、 前記複数の第１部分の各々は、前記セル領域と前記ター
ミナル領域との前記境界に位置する一端部を有し、前記
第１方向に沿って前記一端部に向けて延在しており、 前記複数の第２部分の各々は、前記複数の第１部分の内
で隣り合う第１部分同士の間に位置しており、前記第２
方向に沿って延在して前記隣り合う第１部分同士を互い
に連結しており、 前記絶縁ゲート型半導体装置は、更に、 前記第１主面の前記セル領域の内で、前記隣り合う第１
部分同士と、前記複数の第２部分の内で前記隣り合う第
１部分同士に対応する隣り合う第２部分同士とで囲まれ
た各領域から、前記隣り合う第１部分同士の側面上部及
び前記隣り合う第２部分同士の側面上部に沿って、前記
ベース層内に向けて形成された、前記第１導電型の複数
の第２主電極領域と、 前記第１トレンチの上面よりも下部に位置する様に前記
第１トレンチ内に形成されて、前記第１ゲート絶縁膜を
介して前記第１トレンチを充填する第１ゲート制御電極
と、 前記第１主面の内で、前記境界である一端と前記境界か
ら前記ターミナル領域内に前記第１方向に沿って前記第
１距離よりも短い第２距離だけ離れた他端とで規定され
る領域から、前記第３方向に沿って、前記ウエル層の内
部に位置する第３底面にまで形成されており、前記第１
主面から前記第３底面迄の第３深さを有すると共に、前
記複数の第１部分の各々が有する前記一端部と連結しつ
つ前記第２方向に沿って延在した第２トレンチと、 前記第２トレンチの前記第３底面上及び側面上に全面的
に形成された第２ゲート絶縁膜と、 前記第２トレンチの上面よりも下部に位置する様に前記
第２トレンチ内に形成されて前記第２ゲート絶縁膜を介
して前記第２トレンチを充填すると共に、前記複数の第
１部分の各々が有する前記一端部において前記第１ゲー
ト制御電極と電気的に接続された第２ゲート制御電極
と、 前記ベース層の上面上、前記第１ゲート制御電極の上面
上、前記第１ゲート絶縁膜の上面上、前記第２ゲート制
御電極の上面上、前記第２ゲート絶縁膜の上面上、前記
ウエル層の上面上及び前記第１主面の前記ターミナル領
域内で前記ウエル層の終端よりも外側の領域上に形成さ
れた絶縁層と、 前記複数の第２主電極領域の各々が有する上面の一部、
及び、前記ベース層の内で前記複数の第２主電極領域の
各々で囲まれた部分の上面を露出する様に、前記絶縁層
内に形成された複数の第１コンタクト部と、 前記ベース層の内で、前記第２トレンチの前記境界側の
側面と、前記隣り合う第１部分同士の側面と、前記複数
の第２部分の内で前記第２トレンチに対面した第２部分
の側面とで囲まれた各部分の一部上面を露出する様に、
前記絶縁層内に形成された複数の第２コンタクト部と、 前記複数の第１コンタクト部内、前記複数の第２コンタ
クト部内、及び前記絶縁層の内で前記第１主面の前記セ
ル領域上に位置する部分の上に形成されており、前記境
界から前記第１方向に沿って前記第８距離よりも長い第
７距離だけ離れた一端部を有し且つ前記第２方向に沿っ
て延在していると共に、前記複数の第２主電極領域の各
々及び前記ベース層と電気的に接続された第２主電極用
第１電極層と、 前記第２ゲート制御電極の前記上面の一部を露出する様
に、前記絶縁層内に形成された第３コンタクト部と、 前記第３コンタクト部内、前記絶縁層の内で前記境界と
前記境界から前記セル領域側へ前記第１方向に沿って前
記第８距離よりも短い第３距離だけ離れた箇所とで規定
される部分の上、及び、前記絶縁層の内で前記境界と前
記境界から前記ターミナル領域側へ前記第１方向に沿っ
て前記第１距離よりも短い第４距離だけ離れた箇所とで
規定される部分の上に形成されており、前記第２方向に
沿って延在していると共に、前記第３コンタクト部を介
して前記第２ゲート制御電極と電気的に接続されたゲー
ト電極と、 前記ウエル層の内で、前記境界から前記ターミナル領域
側へ向けて前記第１方向に沿って前記第１距離よりも短
く且つ前記第４距離よりも長い第５距離だけ離れた箇所
と、前記境界から前記第１距離だけ離れた前記ウエル層
の前記他端とで挟まれた部分の一部上面を露出する様
に、前記絶縁層内に形成された第４コンタクト部と、 前記第４コンタクト部内、及び、前記絶縁層の内で、前
記境界から前記ターミナル領域側へ向けて前記第１方向
に沿って前記第５距離だけ離れた前記箇所と、前記境界
から前記ターミナル領域側へ向けて前記第１方向に沿っ
て前記第１距離よりも長い第６距離だけ離れた箇所とで
規定される部分の上に形成されており、前記第２方向に
沿って延在していると共に、前記第４コンタクト部を介
して前記ウエル層と電気的に接続された第２主電極用第
２電極層とを備えており、 前記第２主電極用第１電極層及び前記第２主電極用第２
電極層の前記第２方向における長さは共に前記ゲート電
極の前記第２方向における長さよりも大きく、 前記絶縁ゲート型半導体装置は、 前記ゲート電極の前記第２方向における一端部から前記
第２方向に関して所定の距離だけ離れ且つ前記第１方向
に沿って延在した側面を有しており、前記第２主電極用
第１電極層の前記一端部と前記境界から前記ターミナル
領域側へ向けて前記第１方向に沿って前記第５距離だけ
離れた前記箇所とで規定される前記絶縁層の部分上に形
成されており、前記第２主電極用第１電極層及び前記第
２主電極用第２電極層を互いに電気的に接続する接続層
を更に備えており、 前記第３深さは前記第１深さよりも大きく、 前記第４深さは前記第３深さよりも大きいことを特徴と
する、絶縁ゲート型半導体装置。 - 【請求項１３】 ＭＯＳトランジスタ構造を備える絶縁
ゲート型半導体装置であって、 第３方向に関して対面し合う第１及び第２主面を有する
第１導電型の半導体基板と、 前記第１主面のセル領域から前記第３方向に沿って前記
半導体基板の内部に位置する第１底面に向けて形成され
ており、前記セル領域に隣接するターミナル領域と前記
セル領域との境界に位置する一端部を有すると共に、前
記第１主面から前記第１底面迄の第１深さを有する第２
導電型のベース層と、 前記第１主面の前記セル領域から前記第３方向に沿って
前記ベース層を貫通しつつ前記半導体基板の前記内部に
位置する第２底面にまで形成されており、前記第１主面
から前記第２底面迄の第２深さを有する第１トレンチ
と、 前記第１トレンチの前記第２底面上及び側面上に全面的
に形成された第１ゲート絶縁膜と、 前記第２主面上に形成された第１主電極とを備え、 前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、 前記第１深さは前記第２深さよりも小さく、 前記第１トレンチは複数の第１部分及び複数の第２部分
を有しており、 前記複数の第１部分は前記第１及び第３方向に直交する
第２方向に沿って配列しており、 前記複数の第１部分の各々は、前記セル領域と前記ター
ミナル領域との前記境界に位置する一端部を有し、前記
第１方向に沿って前記一端部に向けて延在しており、 前記複数の第２部分の各々は、前記複数の第１部分の内
で隣り合う第１部分同士の間に位置しており、前記第２
方向に沿って延在して前記隣り合う第１部分同士を互い
に連結しており、 前記絶縁ゲート型半導体装置は、更に、 前記第１主面の前記セル領域の内で、前記隣り合う第１
部分同士と、前記複数の第２部分の内で前記隣り合う第
１部分同士に対応する隣り合う第２部分同士とで囲まれ
た各領域から、前記隣り合う第１部分同士の側面上部及
び前記隣り合う第２部分同士の側面上部に沿って、前記
ベース層内に向けて形成された、前記第１導電型の複数
の第２主電極領域と、 前記第１トレンチの上面よりも下部に位置する様に前記
第１トレンチ内に形成されて、前記第１ゲート絶縁膜を
介して前記第１トレンチを充填する第１ゲート制御電極
と、 前記第１主面の内で、前記境界である一端と前記境界か
ら前記ターミナル領域内に前記第１方向に沿って第１距
離だけ離れた他端とで規定される領域から、前記第３方
向に沿って、前記半導体基板の前記内部に位置する第３
底面にまで形成されており、前記第１主面から前記第３
底面迄の第３深さを有すると共に、前記複数の第１部分
の各々が有する前記一端部と連結しつつ前記第２方向に
沿って延在した第２トレンチと、 前記第２トレンチの前記第３底面上及び側面上に全面的
に形成された第２ゲート絶縁膜と、 前記第２トレンチの上面よりも下部に位置する様に前記
第２トレンチ内に形成されて前記第２ゲート絶縁膜を介
して前記第２トレンチを充填すると共に、前記複数の第
１部分の各々が有する前記一端部において前記第１ゲー
ト制御電極と電気的に接続された第２ゲート制御電極
と、 前記ベース層の上面上、前記第１ゲート制御電極の上面
上、前記第１ゲート絶縁膜の上面上、前記第２ゲート制
御電極の上面上、前記第２ゲート絶縁膜の上面上、及び
前記第２トレンチの前記側面の内で前記ターミナル領域
側の側面の外側に位置する前記第１主面上に、形成され
た絶縁層と、 前記複数の第２主電極領域の各々が有する上面の一部、
及び、前記ベース層の内で前記複数の第２主電極領域の
各々で囲まれた部分の上面を露出する様に、前記絶縁層
内に形成された複数の第１コンタクト部と、 前記ベース層の内で、前記第２トレンチの前記境界側の
側面と、前記隣り合う第１部分同士の側面と、前記複数
の第２部分の内で前記第２トレンチに対面した第２部分
の側面とで囲まれた各部分の一部上面を露出する様に、
前記絶縁層内に形成された複数の第２コンタクト部と、 前記複数の第１コンタクト部内、前記複数の第２コンタ
クト部内、及び前記絶縁層の内で前記第１主面の前記セ
ル領域上に位置する部分の上に形成されており、前記境
界から前記第１方向に沿って第４距離だけ離れた一端部
を有し且つ前記第２方向に沿って延在していると共に、
前記複数の第２主電極領域の各々及び前記ベース層と電
気的に接続された第２主電極と、 前記第２ゲート制御電極の前記上面の一部を露出する様
に、前記絶縁層内に形成された第３コンタクト部と、 前記第３コンタクト部内、前記絶縁層の内で前記境界と
前記境界から前記セル領域側へ前記第１方向に沿って前
記第４距離よりも短い第３距離だけ離れた箇所とで規定
される部分の上、及び、前記絶縁層の内で前記境界と前
記境界から前記ターミナル領域側へ前記第１方向に沿っ
て前記第１距離よりも長い第２距離だけ離れた箇所とで
規定される部分の上に形成されており、前記第２方向に
沿って延在していると共に、前記第３コンタクト部を介
して前記第２ゲート制御電極と電気的に接続されたゲー
ト電極とを備えており、 前記第３深さは前記第１深さよりも大きく、 前記第２トレンチの前記ターミナル領域側側面と、前記
境界から前記ターミナル領域側へ前記第１方向に沿って
前記第２距離だけ離れた前記箇所とで規定される、前記
ゲート電極の直下に位置する前記半導体基板の部分に
は、前記第２導電型の半導体層が一切形成されていない
ことを特徴とする、絶縁ゲート型半導体装置。 - 【請求項１４】 請求項１３記載の絶縁ゲート型半導体
装置であって、 前記第１主面の前記ターミナル領域上に形成された前記
絶縁層の内で、前記第２トレンチの前記ターミナル領域
側側面よりも外側に位置し且つ少なくとも前記ゲート電
極の下方に位置する部分の内部に配設されており、前記
第２方向に沿って延在した第３ゲート制御電極と、 前記第３ゲート制御電極の上面の一部を露出する様に前
記絶縁層内に形成されており、前記ゲート電極によって
充填された第４コンタクト部とを更に備えており、 前記ゲート電極は、前記第４コンタクト部を介した前記
第３ゲート制御電極との電気的接続をも有することを特
徴とする、絶縁ゲート型半導体装置。 - 【請求項１５】 ＭＯＳトランジスタ構造を備える絶縁
ゲート型半導体装置であって、 第３方向に関して対面し合う第１及び第２主面を有する
第１導電型の半導体基板と、 前記第１主面の内で、セル領域、及び、前記セル領域に
隣接するターミナル領域と前記セル領域との境界である
一端と前記境界から前記ターミナル領域内に第１方向に
沿って第１距離だけ離れた他端とで規定される領域か
ら、前記第３方向に沿って、前記半導体基板の内部に向
けて形成された、第２導電型のベース層と、 前記第１主面の前記セル領域から前記第３方向に沿って
前記ベース層を貫通しつつ前記半導体基板の前記内部に
まで形成されたトレンチと、 前記トレンチの底面上及び側面上に全面的に形成された
ゲート絶縁膜と、 前記第２主面上に形成された第１主電極とを備え、 前記第１方向は前記第１主面に平行で且つ前記第３方向
に直交しており、 前記第１主面から前記ベース層の底面迄の第１深さは、
前記第１主面から前記トレンチの前記底面迄の第２深さ
よりも小さく、 前記トレンチは複数の第１部分及び複数の第２部分を有
しており、 前記複数の第１部分は前記第１及び第３方向に直交する
第２方向に沿って配列しており、 前記複数の第１部分の各々は、前記セル領域と前記ター
ミナル領域との前記境界に位置する一端部を有し、前記
第１方向に沿って前記一端部に向けて延在しており、 前記複数の第２部分の各々は、前記複数の第１部分の内
で隣り合う第１部分同士の間に位置しており、前記第２
方向に沿って延在して前記隣り合う第１部分同士を互い
に連結しており、 前記絶縁ゲート型半導体装置は、更に、 前記第１主面の前記セル領域の内で、前記隣り合う第１
部分同士と、前記複数の第２部分の内で前記隣り合う第
１部分同士に対応する隣り合う第２部分同士とで囲まれ
た各領域から、前記隣り合う第１部分同士の側面上部及
び前記隣り合う第２部分同士の側面上部に沿って、前記
ベース層内に向けて形成された、前記第１導電型の複数
の第２主電極領域と、 前記トレンチの上面よりも下部に位置する様に前記トレ
ンチ内に形成されて、前記ゲート絶縁膜を介して前記ト
レンチを充填するゲート制御電極と、 前記ベース層の上面上、前記ゲート制御電極の上面上、
前記ゲート絶縁膜の上面上、及び前記第１主面の前記タ
ーミナル領域内で前記ベース層の終端よりも外側の領域
上に形成された絶縁層と、 前記複数の第２主電極領域の各々が有する上面の一部、
及び、前記ベース層の内で前記複数の第２主電極領域の
各々で囲まれた部分の上面を露出する様に、前記絶縁層
内に形成された複数の第１コンタクト部と、 前記ベース層の内で、前記境界と、前記隣り合う第１部
分同士の側面と、前記複数の第２部分の内で前記境界に
対面した第２部分の側面とで規定される各部分の一部上
面を露出する様に、前記絶縁層内に形成された複数の第
２コンタクト部と、 前記複数の第１コンタクト部内、前記複数の第２コンタ
クト部内、及び前記絶縁層の内で前記第１主面の前記セ
ル領域上に位置する部分の上に形成されており、前記第
２方向に沿って延在していると共に、前記複数の第２主
電極領域の各々及び前記ベース層と電気的に接続された
第２主電極と、 前記複数の第１部分の各々を充填する前記ゲート制御電
極の各部における上面の内で、前記境界から前記第１方
向に沿って第４距離だけ離れた第１箇所と、前記境界か
ら前記第１方向に沿って前記第４距離よりも長い第５距
離だけ離れた第２箇所とで挟まれた部分を露出する様
に、前記複数の第１部分の各々毎に前記絶縁層内に形成
された複数の第３コンタクト部と、 前記複数の第３コンタクト部の各々内、前記絶縁層の内
で前記境界と前記境界から前記セル領域側へ前記第１方
向に沿って前記第５距離よりも長い第３距離だけ離れた
箇所とで規定される部分の上、及び、前記絶縁層の内で
前記境界と前記境界から前記ターミナル領域側へ前記第
１方向に沿って前記第１距離よりも大きい第２距離だけ
離れた箇所とで規定される部分の上に形成されており、
前記第２方向に沿って延在していると共に、前記複数の
第３コンタクト部を介して前記ゲート制御電極と電気的
に接続されたゲート電極とを備えることを特徴とする、
絶縁ゲート型半導体装置。 - 【請求項１６】 請求項１５記載の絶縁ゲート型半導体
装置であって、 前記ゲート制御電極を第１ゲート制御電極と定義すると
き、 前記第１主面の前記ターミナル領域上に形成された前記
絶縁層の内で、前記ベース層の前記終端よりも外側に位
置し且つ少なくとも前記ゲート電極の下方に位置する部
分の内部に配設されており、前記第２方向に沿って延在
した第２ゲート制御電極と、 前記第２ゲート制御電極の上面の一部を露出する様に前
記絶縁層内に形成されており、前記ゲート電極によって
充填された第４コンタクト部とを更に備えており、 前記ゲート電極は、前記第４コンタクト部を介した前記
第２ゲート制御電極との電気的接続をも有することを特
徴とする、絶縁ゲート型半導体装置。 - 【請求項１７】 （ａ）第１導電型の半導体基板の主面
から第３方向に沿って前記半導体基板の内部にまで第２
導電型のベース層を形成する工程と、 （ｂ）前記ベース層を貫通しつつ、前記主面に平行で且
つ前記第３方向に直交する第１方向に向けて延在してお
り、前記半導体基板の前記内部に底面を有する第１トレ
ンチと、前記ベース層を貫通しつつ、且つ、前記第１ト
レンチの前記第１方向における一端部と連結しつつ前記
第１方向及び前記第３方向に直交する第２方向に向けて
延在しており、前記半導体基板の前記内部に底面を有す
る第２トレンチとを形成する工程と、 （ｃ）前記第１トレンチの前記底面上及び側面上に第１
ゲート酸化膜を形成し、且つ、前記第２トレンチの前記
底面上及び側面上に第２ゲート酸化膜を形成する工程
と、 （ｄ）前記第１ゲート酸化膜を介して前記第１トレンチ
内を充填する第１ゲート制御電極と、前記第２ゲート酸
化膜を介して前記第２トレンチ内を充填する第２ゲート
制御電極とを形成する工程と、 （ｅ）前記第１ゲート制御電極の上面及び前記第２ゲー
ト制御電極の上面を被覆する絶縁層を前記半導体基板の
前記主面上に形成する工程と、 （ｆ）前記第２ゲート制御電極の前記上面を露出させる
ゲートコンタクト部を前記絶縁層内に形成する工程と、 （ｇ）前記ゲートコンタクト部を充填すると共に、前記
ベース層の前記第１方向における終端部よりも外側に張
り出した一端部を有するゲート電極を前記絶縁層の上面
上に形成する工程とを備えたことを特徴とする、ゲート
配線構造の製造方法。 - 【請求項１８】 請求項１７記載のゲート配線構造の製
造方法であって、 前記工程（ｄ）は、 前記半導体基板の前記主面の内で前記ベース層の前記終
端部よりも外側に位置する部分の上に、絶縁酸化膜を介
して、第３ゲート制御電極を形成する工程を含んでお
り、 前記工程（ｅ）で形成される前記絶縁層は前記第３ゲー
ト制御電極を被覆しており、 前記工程（ｆ）は、 前記ゲート電極の前記一端部よりも内側に位置する前記
第３ゲート制御電極の上面部分を露出させる別のゲート
コンタクト部を前記絶縁層内に形成する工程を含んでお
り、 前記工程（ｇ）で形成される前記ゲート電極は前記別の
ゲートコンタクト部をも充填していることを特徴とす
る、ゲート配線構造の製造方法。 - 【請求項１９】 （ａ）第１導電型の半導体基板の主面
から第３方向に沿って前記半導体基板の内部にまで第２
導電型のベース層を形成する工程と、 （ｂ）前記ベース層を貫通しつつ、前記主面に平行で且
つ前記第３方向に直交する第１方向に向けて延在してお
り、前記半導体基板の前記内部に底面を有する第１トレ
ンチと、前記ベース層を貫通しつつ、且つ、前記第１ト
レンチの前記第１方向における一端部と連結しつつ前記
第１方向及び前記第３方向に直交する第２方向に向けて
延在しており、前記半導体基板の前記内部に底面を有す
る第２トレンチとを形成する工程と、 （ｃ）前記第１トレンチの前記底面上及び側面上に第１
ゲート酸化膜を形成し、且つ、前記第２トレンチの前記
底面上及び側面上に第２ゲート酸化膜を形成する工程
と、 （ｄ）前記第１ゲート酸化膜を介して前記第１トレンチ
内を充填する第１ゲート制御電極と、前記第２ゲート酸
化膜を介して前記第２トレンチ内を充填する第２ゲート
制御電極とを形成する工程と、 （ｅ）前記第１ゲート制御電極の上面及び前記第２ゲー
ト制御電極の上面を被覆する絶縁層を前記半導体基板の
前記主面上に形成する工程と、 （ｆ）前記第２ゲート制御電極の前記上面を露出させる
ゲートコンタクト部と、前記第２トレンチよりも外側に
位置する前記ベース層の上面部分を露出させるソースコ
ンタクト部とを、前記絶縁層内に形成する工程と、 （ｇ）前記ゲートコンタクト部を充填するゲート電極
と、前記ソースコンタクト部を充填し且つ前記ベース層
の前記第１方向における終端部よりも外側に張り出した
一端部を有するソース電極とを、前記絶縁層の上面上に
形成する工程とを備えたことを特徴とする、ゲート配線
構造の製造方法。
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