WO1997020347A1 - Semiconductor device, process for producing the same, and packaged substrate - Google Patents

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WO1997020347A1
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semiconductor device
semiconductor chip
elastic modulus
heat sink
frame
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Masanori Shibamoto
Masahiro Ichitani
Ryo Haruta
Katsuyuki Matsumoto
Junichi Arita
Ichiro Anjo
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Hitachi, Ltd.
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a technique effective when applied to a semiconductor device having an LSI package having excellent heat dissipation and reliability.
  • Recent cutting-edge logic devices have achieved higher speeds by increasing the operating frequency and increasing the number of bits in signals.
  • the package size of existing packages such as packages with lead frames
  • the package size of existing packages will be limited by the limitations of lead frame processing and the package size will increase.
  • the area occupied by the package and its outer leads occupies the mounting board, and the advantage of highly integrated functions is halved.
  • power consumption increases due to the increase in operating frequency due to higher performance and the increase in the number of gates due to higher integration. Since a large amount of heat is generated from the semiconductor chip in this way, it has become necessary to develop a low thermal resistance package structure in addition to supporting multiple pins.
  • the second technique is described in Japanese Patent Application Laid-Open No. 6-222446.
  • the package includes a conductive substrate having a cavity for containing a semiconductor chip having a number of bonding pads and a flexible circuit laminated on the conductive substrate. This includes a wiring pattern and a region array of bumps formed on the surface hard of the circuit. Also included below the pad are numerous openings through the flexible circuit, ground and traces for traces to the board.
  • the lamination of the flexible circuit on the substrate uses a conductive adhesive that facilitates the electrical connection between the ground and the head with openings formed in the substrate.
  • the third technique is described in Japanese Patent Application Laid-Open No. H11-19653.
  • the fourth technique is described in Japanese Patent Application Laid-Open No. 5-82567. This is because a substrate made of ceramics or the like having a hole in the center, a cap connected to this substrate by die-bonding a TAB-LSI, and a substrate between the substrate and the TAB-LSI.
  • the fifth technology is described in Nikkei Electronics, issued February 28, 1994, No. 602.
  • a heat sink or cover is bonded to a semiconductor chip (LSI chip) with a heat radiation adhesive, and the semiconductor chip and solder terminals are connected by a TAB tape.
  • the TAB tape and the semiconductor chip are flip-chip connected, and the space between the TAB tape and the semiconductor chip is sealed with a sealing resin.
  • the entire package is supported by bonding the heat sink or cover and the TAB tape to the fixing plate with an adhesive.
  • prioritizing the heat radiation characteristics lowers the reliability after mounting, and prioritizing the reliability after mounting does not provide large heat radiation characteristics. They have not succeeded in breaking sexual reciprocity.
  • An object of the present invention is to provide a multi-pin compatible semiconductor device that can achieve both high heat radiation characteristics and high reliability. Another object of the present invention is to provide a multi-pin compatible semiconductor device capable of achieving both high heat radiation characteristics and high reliability.
  • the semiconductor chip is bonded to one surface of the heat sink having a thermal expansion coefficient close to that of the semiconductor chip by metal bonding.
  • This heat sink is bonded to the frame with a silicon-based adhesive having an elastic modulus of 10 MPa or less.
  • a TAB tape is adhered to the frame via an organic adhesive such as an epoxy adhesive.
  • the TAB tape is electrically connected to the electrodes of the semiconductor chip.
  • the semiconductor chip is sealed with an epoxy-based sealing resin having an elastic modulus of 10 GPa or more for protection from the outside.
  • FIG. 1 is a cross-sectional view illustrating a semiconductor device according to a first embodiment of the present invention
  • FIG. 2 is a plan view illustrating a semiconductor device according to a first embodiment of the present invention
  • FIG. FIG. 4 is a cross-sectional view showing a semiconductor device according to an embodiment with heat radiation fins mounted thereon
  • FIG. 4 is a plan view of a mounting board on which the semiconductor device according to the first embodiment of the present invention is mounted
  • FIG. FIG. 6 is a cross-sectional view taken along the line bb ′ of FIG. 4,
  • FIG. 6 is a process diagram showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention
  • FIG. 7 is a second embodiment of the present invention.
  • FIG. 1 is a cross-sectional view illustrating a semiconductor device according to a first embodiment of the present invention
  • FIG. 2 is a plan view illustrating a semiconductor device according to a first embodiment of the present invention
  • FIG. FIG. 4 is a cross
  • FIG. 8 is a cross-sectional view illustrating a semiconductor device according to a second embodiment of the present invention
  • FIG. 9 is a cross-sectional view illustrating a semiconductor device according to the second embodiment of the present invention.
  • FIG. 10 is a sectional view showing a mounted state
  • FIG. 10 is a process chart showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
  • Figure 1 1, like the semiconductor device according to a second embodiment of the present invention
  • FIG. 12 is a cross-sectional view showing a semiconductor device according to a third embodiment of the present invention.
  • FIG. 13 is a state in which heat dissipating fins are mounted on the semiconductor device according to the third embodiment of the present invention.
  • FIG. 14 is a process diagram illustrating a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 15 is a cross-sectional view illustrating a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 16 is a sectional view showing a semiconductor device according to a fifth embodiment of the present invention, and
  • FIG. 17 is a sectional view showing a semiconductor device according to another embodiment of the present invention.
  • FIG. 1 is a cross-sectional view (cross-sectional view taken along the line aa ′ of FIG. 2) showing the semiconductor device of the present embodiment
  • FIG. 2 is a plan view of the semiconductor device.
  • the semiconductor device of the present embodiment has a BGA (Ball Grid Array) type package structure.
  • This package consists of a semiconductor chip 1 on which a logic LSI such as a gate array is formed on the main surface of a silicon substrate, a stiffener 3 surrounding the semiconductor chip 1, a heat sink 4 for releasing heat generated by the semiconductor chip 1 to the outside.
  • the semiconductor chip 1 includes a sealing resin 8 for protecting the semiconductor chip 1 from the external environment, a TAB tape 9 having wiring 10 formed on one surface thereof, and solder bumps 7 serving as external lead-out electrodes.
  • each component constituting the package is, for example, 0.28 to 0.55 mm for the semiconductor chip 1, 0.10 to 0.60 mm for the frame 3, four heat sinks, '0.10 to 1.0 mm, TAB tape 9 is 0.05 to () .125 mm.
  • the solder bumps 7 have a diameter of 0.3 to 0.9 mm.
  • the semiconductor chip 1 is joined to the center of one surface of the heat sink 4 by an Au—Sn eutectic alloy 2.
  • the bonding surface of the semiconductor chip 1 is a surface on which no LSI is formed.
  • One surface of the frame 3 is bonded to a peripheral portion of one surface of the heat sink 4 by a first adhesive 5.
  • the TAB tape 9 is adhered to the other surface of the frame 3 by the second adhesive 6.
  • One end (inner lead) of the wiring 10 formed on one surface of the TAB tape 9 is electrically connected to an electrode (not shown) of the semiconductor chip 1.
  • One end (inner lead) of the wiring 10 is sealed together with the semiconductor chip 1 by a sealing resin 8.
  • the area where the solder bumps 7 on the other surface of the TAB tape 9 are not arranged is covered with the solder resist 21.c
  • the package of the present embodiment uses a metal (Au) to join the heat sink 4 and the semiconductor chip 1 to each other.
  • the thermal expansion coefficient is close to that of the semiconductor chip 1 and the material of the heat sink 4 is L to secure the reliability of the joint between the two.
  • a material having a coefficient of thermal expansion close to that of the semiconductor chip 1 (3 ⁇ 10 V ° C) and having high thermal conductivity a Cu-W alloy (thermal expansion coefficient: up to 6 ⁇ 10-6, elasticity) Rate: 300 GPa), Fe-based alloys, mullite, AN, and carbon-based materials (for example, diamond).
  • the metal joining the heat sink 4 and the semiconductor chip 1 may be a metal other than the Au-Sn eutectic alloy 2 described above, for example, an Au-Si alloy or a high melting point solder.
  • the frame 3 supporting the package is made of a material having a thermal expansion coefficient close to that of the mounting substrate on which the package is mounted.
  • the mounting substrate is made of a glass epoxy-based material (coefficient of thermal expansion: 10 to 20 X 10 ° C, elastic modulus: 5 to 30 GPa)
  • the frame 3 is also made of glass epoxy. It is composed of a base material or a material having a thermal expansion coefficient close to that of the base material.
  • the material for the frame 3 include a glass epoxy-based substrate, a Cu alloy-based substrate, and an organic-based substrate.
  • the shape of the frame 3 is not limited to the shape shown in the figure, and may be any shape as long as it faces the semiconductor chip 1.
  • the same shape as the illustrated frame 3 can be realized by bonding two or more cubes.
  • the first adhesive 5 for bonding the frame 3 and the heat sink 4 is made of a material having a lower elastic modulus than the sealing resin 8 for sealing the semiconductor chip 1, for example, having an elastic modulus of 50 MPa or less. It is preferably made of a material of 1 OMPa or less.
  • the most preferred sealing resin 8 is a silicone-based elastomer having an elastic modulus of 0.5 to 10 MPa (e.g., manufactured by Toray Industries, Inc .; The thermal expansion coefficient of the silicone elastomer one are 3 0 0 ⁇ x 1 0- 6 / ° about C.
  • the second adhesive 6 for bonding the frame 3 and the TAB tape 9 is different from the first adhesive 5 It is also composed of a material having a high elastic modulus, for example, an epoxy resin having an elastic modulus of about 500 to 100 MPa.
  • the TAB tape 9, which is a means for electrically connecting the electrodes of the semiconductor chip 1 and the solder bumps 7, is a flexible board formed by etching the copper foil attached to one surface of the synthetic resin base material to form the wiring 10. It consists of a tape carrier.
  • the synthetic resin base include polyimide base (coefficient of thermal expansion: 5 to 20 ⁇ 10 'V ° C, elasticity: 50 to 500 MPa), glass epoxy base, polyester Substrates are exemplified.
  • the sealing resin 8 for sealing one end of the wiring 10 formed on the TAB tape 9 and the semiconductor chip 1 is more elastic than the first adhesive 5 for bonding the heat sink 4 and the frame 3.
  • sex ratio high t, material for example elastic modulus. 5 to 3 0 GP a, the thermal expansion coefficient of 1 0 ⁇ 3 0 0 x 1 0 6 ° (:. is constituted by epoxy sealing resin best
  • epoxy-based sealing resins with an elastic modulus of 10 GPa or more and other organic materials with an elastic modulus of 5 GPa or more, such as phenol-based sealing resins and polyimide-based sealing resins. Can also be used.
  • various known electrodes used in the surface mounting of the array array other than the solder bumps 7 can be used.
  • a columnar or island-shaped metal terminal may be joined to the base electrode, or only the base electrode may be used.
  • the semiconductor chip 1 and the heat sink 4 are joined by using a metal material having high thermal conductivity (Au—Sn eutectic alloy 2).
  • a metal material having high thermal conductivity Au—Sn eutectic alloy 2
  • the thermal conductivity of the organic adhesive containing Ag is about 1 to 5 OW / m ⁇ K
  • the thermal conductivity of Au-Sn eutectic alloy 2 is about Since it is 20 OW / m ⁇ K or more, the thermal conductivity can be greatly improved as compared with the case where an organic adhesive is used.
  • the heat sink 4 and the frame 3 are bonded by using the adhesive 5 having a lower elastic modulus than the sealing resin 8, that is, the adhesive 5 having a high elastic limit.
  • the adhesive 5 absorbs and reduces the stress caused by the difference in the thermal expansion coefficients of the members constituting the package. As a result, it is possible to prevent disconnection of the package crack ⁇ wiring 10 due to thermal stress generated when the package is mounted on the mounting board and during operation of the LSI.
  • the semiconductor chip 1 and the wiring 10 (inner lead) are sealed using the sealing resin 8 having a high elastic modulus, so that the semiconductor chip 1 and the wiring 1 are sealed. Since 0 (inner lead) is firmly fixed by the sealing resin 8, disconnection of the wiring 10 (inner lead) due to thermal stress can be prevented.
  • the package of this embodiment can accommodate more pins and higher power consumption by mounting heat sink fins 11 on the top of the heat sink 4. Becomes The fin 11 is made of a metal material having high thermal conductivity such as AI, and is bonded to the heat sink 4 with an adhesive such as grease. Alternatively, the fin 11 may be screwed to the heat sink 4.
  • the thickness and shape of the fin 11 are not limited. For example, it may be divided into a plurality of parts, and an optimum one may be selected in consideration of the heat generation amount of the semiconductor chip 1, the material properties of the heat sink 4, the manufacturing process, the manufacturing cost, and the like.
  • FIG. 4 is a plan view showing an example of a state in which the semiconductor device of the present embodiment is mounted on a mounting board 20 built in a personal computer, a workstation, or the like.
  • FIG. 5 is a view taken along the line bb ′ in FIG. FIG.
  • Reference numeral 12 in the figure denotes a package of the present embodiment
  • reference numeral 13 denotes another surface-mount type package such as a QFP (Quad Flat Package).
  • the mounting substrate 20 includes an MPU and a logic device sealed in a knock package such as QFP and PLCC (Plastic Leaded Chip Carrier).
  • DRAMs such as LSI and S / J (Small Outline J-leaded Package) are packaged.
  • the external lead-out electrodes (solder bumps 7) are Since the pins are arranged in an array, the pin pitch is wider than that of QFP, and the failure rate during mounting is much lower than that of QFP. Also, it can be reflowed together with other surface mount type packages such as QFP, and mounting is easy.
  • the frame 3 supporting the package 12 is made of a material having a thermal expansion coefficient close to that of the mounting substrate 20, so that the package 12 is warped due to thermal stress generated during operation of the LSI. Further, the connection reliability between the package 12 and the mounting board 20 can be improved by preventing the solder bumps 7 from being broken.
  • the frame 3 is bonded to the periphery of one surface of the heat sink 4 using the first adhesive 5, and then, as shown in FIG. 6 (b), The semiconductor chip 1 is joined to the center of one surface using the Au—Sn eutectic alloy 2.
  • the frame 3 may be bonded after the semiconductor chip 1 is joined to the heat sink 4.
  • the joining temperature condition using the Au-Sn eutectic alloy 2 is about 320 ° C for about 10 minutes.
  • the joining temperature conditions are about 370 ° C, about 2 minutes, 300 ° C, and about 10 minutes, respectively.
  • a TAB tape 9 is adhered to the other surface of the frame 3 adhered to the heat sink 4 using a second adhesive 6.
  • the bonding between the frame 3 and the TAB tape 9 is performed using a known thermocompression bonding method or the like.
  • one end (inner lead) of the wiring 10 formed on the TAB tape 9 is bonded to the electrode of the semiconductor chip 1.
  • this bonding is performed by a batch bonding (gearing bonding) method, it is preferable to form Au or solder bumps on the electrodes of the semiconductor chip 1.
  • the temperature condition of the batch bonding is about 500 seconds.
  • bumps need not be formed on the electrodes of the semiconductor chip 1.
  • solder bump 7 is formed on 9 and is electrically connected to the wiring 10.
  • solder balls are bonded to TAB tape 9 and the temperature is higher than the melting temperature of solder. To reflow.
  • solder bumps 7 may be performed in the final step of assembling the package as described above, but may be performed immediately before mounting the package on the mounting board.
  • the semiconductor device of the present embodiment uses the TAB tape 9 to connect the electrodes of the semiconductor chip 1 to the wirings 10, so that the wirings 10 can be bonded to the electrodes of the semiconductor chip 1 at a time. Therefore, the time required for bonding does not depend on the number of pins, and is short.
  • the package 12 of the present embodiment has the frame 3 supporting the package 12 made of a material having a thermal expansion coefficient close to that of the mounting substrate 20.
  • FIG. 7 is a cross-sectional view illustrating the semiconductor device of the present embodiment.
  • the TAB tape 9 is adhered to the frame 3 supporting the package, and the wiring 10 formed on the TAB tape 9 and the electrode of the semiconductor chip 1 are electrically connected.
  • the wiring 10 is formed in the frame 14, and the wiring 10 is electrically connected to the electrode of the semiconductor chip 1 via the wire 15.
  • the semiconductor chip 1 is joined to the center of one surface of the heat sink 4 by an Au-Sn eutectic alloy 2.
  • the bonding surface of the semiconductor chip 1 is a surface on which no LSI is formed.
  • the heat sink 4 has a thermal expansion coefficient close to that of the semiconductor chip 1 and has a high thermal conductivity, for example, Cu-W alloy, Fe-based alloy, mullite, AN, carbon-based material (for example, diamond) It is composed of
  • the metal joining the heat sink 4 and the semiconductor chip 1 may be a metal other than the Au-Sn eutectic alloy 2, such as an Au-Si alloy or a high melting point solder.
  • the frame 14 supporting the package is made of a material having a thermal expansion coefficient close to that of the mounting substrate on which this package is mounted, for example, a thermal expansion coefficient of 10 to 20 X 10 _ ft // ° C and an elastic modulus of 1 It is composed of a glass epoxy base material of 0 to 20 GPa and the thickness is, for example, 0.20 to 1.0 mm.
  • the frame body 14 has a region where the wire 15 is connected and a region where the solder bump 7 is formed so that the wire 15 is completely sealed when the semiconductor chip 1 is sealed with the sealing resin 8. A step is provided between them. This step is formed so as to surround the semiconductor chip 1.
  • the adhesive 5 that bonds the frame 14 and the heat sink 4 has a lower elastic modulus than the sealing resin 8 that seals the semiconductor chip 1 and is made of a material, for example, an elastic modulus of 50 MPa or less. More preferably, it is made of a material of 1 OMPa or less.
  • the most preferred sealing resin 8 is a silicone-based elastomer having an elastic modulus of (). 5 to 1 OMPa.
  • the sealing resin 8 for sealing the semiconductor chip 1 and the wires 15 is made of a material having a higher elastic modulus than the adhesive 5, for example, a phenolic sealing resin having an elastic modulus of 5 to 30 GPa or more. It is made of metal-sealed resin.
  • the external lead-out electrodes formed on the lower surface of the frame body 3 are not only the solder bumps 7 but also are used in the surface mounting of the area array system, and are various kinds of known electrodes, for example, pillar-shaped on a base electrode, and It is possible to use one in which island-shaped metal terminals are joined, and it is also possible to use only a base electrode.
  • the semiconductor chip 1 and the heat sink 4 are joined by using a metal material having high thermal conductivity (Au—Sn eutectic alloy 2).
  • Au—Sn eutectic alloy 2 a metal material having high thermal conductivity
  • the thermal resistance between the chip and the heat sink and the thermal resistance between the package the air and the air are greatly increased. Therefore, high heat radiation characteristics can be obtained.
  • the heat sink 4 and the frame body 14 are bonded to each other by using the adhesive 5 having a lower elastic modulus than the sealing resin 8, that is, the adhesive 5 having a high elastic limit.
  • the adhesive 5 having a lower elastic modulus than the sealing resin 8 that is, the adhesive 5 having a high elastic limit.
  • the stress caused by the difference between the coefficients of thermal expansion of the components of the package The absorption 5 can be alleviated by the adhesive 5.
  • the semiconductor chip 1 and the wire 15 are sealed by using the sealing resin 8 having a high elasticity, so that the semiconductor chip 1 and the wire 15 are sealed.
  • the wire 15 can be prevented from breaking due to thermal stress.
  • the frame 14 supporting the package is made of a material having a thermal expansion coefficient close to that of the mounting substrate, so that package warpage due to thermal stress generated during operation of the LSI is reduced. Breakage of the solder bumps 7 can be prevented, and the connection reliability between the package and the mounting board can be improved.
  • the semiconductor device of the present embodiment does not use the TAB tape 9, so that the number of parts and the number of assembling steps can be reduced. Therefore, the cost of the package can be reduced as compared with the package of the first embodiment. As shown in FIG. 8, when no step is provided between the region where the wire 15 is connected to the lower surface of the frame 14 and the region where the solder bump 7 is formed, the frame 1 Since the structure of (4) becomes simple and the manufacturing cost can be reduced, the cost of the package can be further reduced.
  • the package of the present embodiment can accommodate more pins and higher power consumption by mounting the heat dissipating fins 11 on the heat sink 4.
  • the fins 11 are made of a metal material having high thermal conductivity such as A1, and are joined to the heat sink 4 with an adhesive such as grease. Alternatively, the fins 11 may be screwed to the heat sink 4.
  • the thickness and shape of the fin 11 are not limited. For example, it may be divided into a plurality of parts, and an optimum one may be selected in consideration of the heat generation amount of the semiconductor chip 1, the material properties of the heat sink 4, the manufacturing process, the manufacturing cost, and the like.
  • the frame body 14 is bonded to the periphery of one surface of the heat sink 4 using an adhesive 5, and then, as shown in FIG. 10 (b), a heat sink is formed. 4 of The semiconductor chip 1 is joined to the center of one surface using the Au—Sn eutectic alloy 2. Alternatively, after bonding the semiconductor chip 1 to the heat sink 4, the frame 14 may be bonded.
  • the electrodes of the semiconductor chip 1 and the wires 10 of the frame 14 are connected with the wires 15 using an automatic wire bonder.
  • the semiconductor chip 1 and the wires 15 are sealed with a sealing resin 8, and then, as shown in FIG. 10E, solder bumps 7 are formed on the lower surface of the frame 14.
  • the lower surface of the package is This makes the work of joining the solder balls to the lower surface of the frame 14 easier.
  • the formation of the solder bumps 7 may be performed in the final step of assembling the package, or may be performed immediately before mounting the package on the mounting board.
  • FIG. 12 is a cross-sectional view illustrating the semiconductor device of the present embodiment.
  • a flexible tape (or TAB tape) 19 having wirings 10 formed on both sides is bonded to one surface of the frame 3 with an adhesive 6, and the wirings 10 of the flexible tape 19 are connected to the wiring 10.
  • the electrodes of the semiconductor chip 1 are electrically connected via solder bumps 16.
  • the semiconductor chip 1 and the solder bumps 16 are isolated from the outside by a sealing resin 8 which fills a cavity area surrounded by the heat sink 4, the frame 3 and the flexible tape 19 without gaps.
  • the base material of the flexible tape 19 is a polyimide base material, a glass epoxy base material, a polyester base material, or the like, like the TAB tape of the first embodiment.
  • Wirings 10 and 10 formed on both sides of the flexible tape 19 are electrically connected through through holes 18.
  • the wiring 10 on one side of the flexible tape 19 and the wiring 10 on the other side are laid out so as to overlap each other. Therefore, electromagnetic induction occurs due to the electrical characteristics of the current flowing through the wiring 10, and they are generated. It acts to reduce inductance by being connected by interaction.
  • a via hole 17 for injecting the sealing resin 8 from the outside into the cavity area surrounded by the heat sink 4, the frame 3, and the flexible tape 19 is provided. Have been.
  • On the lower surface of the flexible tape 19 a large number of solder bumps 7 electrically connected to the wiring 10 are formed at predetermined intervals.
  • the semiconductor chip 1 is joined to the center of one surface of the heat sink 4 by an Aii-Sn eutectic alloy 2 (or an Au-Si alloy or a high melting point solder). Further, one surface of the frame 3 supporting the package is adhered to the periphery of one surface of the heat sink 4 by an adhesive 5 having a low elastic modulus.
  • the frame 3, the heat sink 4, the adhesives 5, 6 are made of the same material as in the first embodiment.
  • the reliability of the package, the heat radiation, and the connection reliability when mounted on the mounting board are improved.
  • the package of the Easha type can support more multi-pin, higher-power-consumption LSIs by mounting fins 11 for heat dissipation on the upper part of the heat sink 4. It becomes possible.
  • the assembly process of the semiconductor device of the present embodiment will be described with reference to FIG.
  • the semiconductor chip 1 and the flexible tape 19 are electrically connected by a flip-chip method.
  • the frame 3 is bonded to the periphery of one surface of the heat sink 4 using the first adhesive 5.
  • the semiconductor chip 1 was bonded to the center of one surface of the heat sink 4 using the Au-Sn eutectic alloy 2, and was bonded to the heat sink 4.
  • the flexible tape 19 is bonded to the other surface of the frame 3 using the second adhesive 6.
  • FIG. 14 (d) after filling the sealing resin 8 into the cavity area without gaps through the via holes 17 formed in the flexible tape 19, as shown in FIG. 14 (e).
  • the solder bumps 7 are formed on the flexible tape 19 to be electrically connected to the wiring 10.
  • FIG. 15 is a cross-sectional view illustrating the semiconductor device of the present embodiment.
  • the sealing resin 8 for sealing the semiconductor chip 1 and the silicone-based adhesive 5 having a low elasticity have a poor adhesion to each other. Therefore, in the present embodiment, the amount of the adhesive 5 is reduced and a part of the joint between the frame 3 and the heat sink 4 is filled with a part of the sealing resin 8. (Points indicated by arrows in the figure). By doing so, the contact area between the frame 3 and the heat sink 4 and the sealing resin 8 is increased, so that the sealing resin 8 is prevented from peeling off, and the reliability of the package is improved.
  • FIG. 16 is a cross-sectional view illustrating the semiconductor device of the present embodiment.
  • FIG. 17 is a cross-sectional view illustrating the semiconductor device of the present embodiment.
  • the sealing resin 8 is made of silicone gel, and this silicone gel is sealed with a can sealing material 23 made of Af.
  • the heatsink 4 is bonded to the frame 3 with the adhesive 5 having a low elastic modulus, so that the stress generated by the difference in the thermal expansion coefficient of each member constituting the package is applied to the adhesive 5. Since the absorption can be reduced, it is possible to prevent package cracks and disconnection of the wires 15 due to thermal stress generated when the cage is mounted on the mounting board and when the LS 1 is operated.
  • a TAB tape 9 is adhered to the frame 3 via an epoxy adhesive 6.
  • the semiconductor chip 1 is sealed with an epoxy-based sealing resin 8 having an elastic modulus of 1 OGPa or more for protection from the outside.
  • the semiconductor device of the present invention has a package structure that achieves both high heat radiation characteristics and high reliability, and is particularly suitable for application to a BGA type knocker. is there.

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Description

明 細 書 半導体装置およびその製造方法ならびに実装基板 技術分野
本発明は、 半導体装置およびその製造方法に関し、 特に、 放熱性および信頼性 に優れた L S Iパッケージを有する半導体装置に適用して有効な技術に関するも のである。 背景技術
近年の最先端ロジック ·デバイスは、 動作周波数の高周波数化、 信号の多ビッ ト化により高速化を達成している。 し力、し、 半導体チップの高性能化によりピン 数が増加すると、 既存のパッケ一ジ例えばリードフレームを有するパッケージで は、 リ一ドフレーム加工の限界により制約を受けパッケージ ·サイズが大きくな る。 そうするとパッケージを実装基板に実装する際にパッケージとそのアウター リードが実装基板を占有する面積が増え、 機能を高集積化したメリッ 卜が半減す る。 さらに、 高性能化による動作周波数の向上、 高集積化によるゲート数の増加 により消費電力が増大する。 このように半導体チップから大量の熱が発生される ようになつたことで多ピン化対応と共に低熱抵抗パッケージ構造の開発が必要不 可欠となった。 既存のパッケージでは、 半導体チップから発生する熱の放熱対策 が充分にとられていない。 この問題を解決する第一の技術は、 特開平 5— 3 2 6 6 2 5号公報に記載されている。 これは、 回路面全面に接続端子を有する半導体 チップ （L S I ) をキャリア基板にフヱ一スダウンで実装し、 半導体チップとキ ャリア基板との間隙を封止樹脂で完全に充填している。 さらに、 半導体チップの 裏面にヒ一トスプレツ夕を備えている。
第二の技術は、 特開平 6— 2 2 4 2 4 6号公報に記載されている。 このパッケ ージは、 多数のボンディングパッ ドを備える半導体チップを入れる空洞のある導 電基板および導電基板上に積層されたフレキシブル回路を含んでいる。 これには、 配線パターンと回路の表面ハ°ッ ドに形成されたバンプの領域アレイが含まれる。 また、 パッ ド下方で、 フレキシブル回路を通る多数の開口、 接地や基板への配線 パターンのトレースが含まれる。 基板へのフレキシブル回路の積層は、 開口を基 板へ入れた接地ノ、°ッ ドの電気接続を容易にする導電接着剤を使用している。 第三の技術は、 特開平 4一 1 1 9 6 5 3号公報に記載されている。 これは、 半 導体チップが金属板上に設置され、 前記チップを包囲するよう絶縁体が前記金属 板に積層された構成であり、 実装基板などの外部回路との電気的導通を得るため の配線リードパターンが前記絶縁体表面に形成されたことを特徴としている。 第四の技術は、 特開平 5— 8 2 5 6 7号公報に記載されている。 これは、 中央 部に穴を設けたセラミックスなどからなる基板と、 この基板に接続される T A B 一 L S Iをダイ ·ボンディングして封止したキャップと、 前記基板と T A B— L S I との間に、 基板の穴を密閉するように充填された封止樹脂とを備えることに よって T A B— L S 1のダイ ·ボンディングに封止樹脂を注入して T A B— L S Iに圧力を加えることにより、 T A B— L S Iのダイ ·ボンディングが完全に行 なわれ、 かつ T A B— L S Iの回路面全体が封止樹脂によってカバーされるよう にしたものである。
第五の技術は、 日経エレク トロ二クス、 1 9 9 4年 2月 2 8日発行、 第 6 0 2 号に記載されている。 これは、 放熱板あるいはカバ一が半導体チップ （L S Iチ ップ） と放熱用接着剤で接着され、 T A Bテープにより半導体チップと半田端子 を接続している。 前記 T A Bテープと半導体チップはフリップ ·チップ接続で行 われ、 T A Bテープと半導体チップとの間は封止用樹脂で封止されている。 パッ ケ一ジ全体の支持は、 放熱板あるいはカバ一と T A Bテープを固定板に接着剤で 接着することで行われる。
し力、し、 これら第一から第五の技術でも放熱特性を優先すると実装後の信頼性 が低下し、 実装後の信頼性を優先すると、 大きな放熱特性を得ることができない という放熱特性と信頼性の相反関係を打開することに成功していない。
すなわち、 高放熱特性は、 チップ一パッケージ間の熱抵抗、 パッケージ一空気 間の熱抵抗に依存する。 よって、 高放熱特性を得るためには、 チップとパッケ一 ジ間の接着剤、 およびその材料いずれも熱伝導性の高いものを使用する必要が有 る。 し力、し、 上記条件を満たす材料を使用するだけではパッケージの信頼性は向 上しない。 すなわち上記第一から第五の技術に示されるパッケージ構造では、 チ ップ動作時や実装基板へのチップの実装時に発生する熱による熱応力への対応が 不十分であることが本発明者により明らかにされた。
本発明の目的は、 高放熱特性と高信頼性を両立できる多ピン化対応の半導体装 置を提供することである。 本発明の他の目的は、 高放熱特性と高信頼性を両立で きる多ピン化対応の半導体装置を提供することである。
本発明の上記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本発明の半導体装置は、 半導体チップと熱膨張係数が近いヒー卜シンクの一面 に半導体チップが金属接合で接着される。 このヒートシンクは、 枠体と弾性率が 1 0 M P a以下のシリコン系の接着剤により接着されている。 また前記枠体には、 T A Bテープがエポキシ系等の有機材系の接着剤を介して接着される。 前記 T A Bテープは半導体チップの電極と電気的接続されている。 前記半導体チップは、 外部からの保護を目的に弾性率が 1 0 G P a以上のエポキシ系の封止樹脂で封止 する。 図面の簡単な説明
図 1は、 本発明の第 1実施形態である半導体装置を示す断面図、 図 2は、 本発 明の第 1実施形態である半導体装置を示す平面図、 図 3は、 本発明の第 1実施形 態である半導体装置に放熱用のフィ ンを搭載した状態を示す断面図、 図 4は、 本 発明の第 1実施形態である半導体装置を実装した実装基板の平面図、 図 5は、 図 4の b— b ' 線に沿った断面図、 図 6は、 本発明の第 1実施形態である半導体装 置の製造方法を示す工程図、 図 7は、 本発明の第 2実施形態である半導体装置を 示す断面図、 図 8は、 同じく本発明の第 2実施形態である半導体装置を示す断面 図、 図 9は、 本発明の第 2実施形態である半導体装置に放熱用のフィンを搭載し た状態を示す断面図、 図 1 0は、 本発明の第 2実施形態である半導体装置の製造 方法を示す工程図、 図 1 1は、 同じく本発明の第 2実施形態である半導体装置を 示す断面図、 図 1 2は、 本発明の第 3実施形態である半導体装置を示す断面図、 図 1 3は、 本発明の第 3実施形態である半導体装置に放熱用のフィンを搭載した 状態を示す断面図、 図 1 4は、 本発明の第 3実施形態である半導体装置の製造方 法を示す工程図、 図 1 5は、 本発明の第 4実施形態である半導体装置を示す断面 図、 図 1 6は、 本発明の第 5実施形態である半導体装置を示す断面図、 図 1 7は、 本発明の他の実施形態である半導体装置を示す断面図である。 発明を実施するための最良の形態
本発明をより詳述するために、 添付の図面に従ってこれを説明する。 なお、 実 施形態を説明するための全図において、 同一機能を有するものは同一符号を付け、 その繰り返しの説明は省略する。
第 1実施形態
図 1は本実施形態の半導体装置を示す断面図 （図 2の a— a ' 線に沿った断面 図） 、 図 2はこの半導体装置の平面図である。
本実施形態の半導体装置は、 B G A (Ball Grid Array)型のパッケ一ジ構造を有し ている。 このパッケージは、 シリコン基板の主面にゲートアレイなどの論理 L S Iを形成した半導体チップ 1、 半導体チップ 1を囲む枠体 (stiffener) 3、 半導体チ ップ 1で発生した熱を外部に逃がすヒートシンク 4、 半導体チップ 1を外部環境 から保護する封止樹脂 8、 一面に配線 1 0を形成した T A Bテープ 9および外部 引出し用電極である半田バンプ 7により構成されている。 パッケージを構成する 各部材の厚さは、 一例として半導体チップ 1が 0. 2 8〜0. 5 5 mm、 枠体 3が 0. 1 0〜0. 6 0 mm、 ヒ一卜シンク 4力、' 0. 1 0〜1. 0 0 mm、 T A Bテープ 9が 0. 0 5〜(). 1 2 5 mmである。 また、半田バンプ 7の直径は 0. 3〜0. 9 mmである。 半導体チップ 1は、 A u— S n共晶合金 2によってヒートシンク 4の一面の中 央部に接合されている。 半導体チップ 1の接合面は、 L S Iが形成されていない 面である。 枠体 3の一面は、 第一の接着剤 5によってヒートシンク 4の一面の周 辺部に接着されている。 T A Bテープ 9は、 第二の接着剤 6によって枠体 3の他 面に接着されている。 T A Bテープ 9の一面に形成された配線 1 0の一端 （イン ナ一リード） は、 半導体チップ 1の電極 （図示せず） と電気的に接続されている 配線 1 0の一端 （ィンナ一リ一ド） は、 半導体チップ 1と共に封止樹脂 8によつ て封止されている。 T A Bテープ 9の他面には、 配線 1 0と電気的に接続された 多数の半田バンプ 7が所定の間隔で形成されている。 T A Bテープ 9の他面の半 田バンプ 7が配置されていない領域は、 ソルダーレジスト 2 1で被覆されている c 本実施形態のパッケージは、 ヒートシンク 4と半導体チップ 1との接合に金属 ( A u - S n共晶合金 2 ) を用いているので、 両者の接合部の信頼性を確保する ために、 熱膨張係数が半導体チップ 1に近 t、材料でヒートシンク 4を構成して L、 る。 半導体チップ 1の熱膨張係数（ 3 X 1 0 V°C) に近く、かつ高熱伝導性を有 する材料としては、 C u - W合金 （熱膨張係数：〜 6 X 1 0 - 6ノ 、 弾性率： 3 0 0 G P a ) や、 F e系合金、 ムライト、 A N、 炭素系の材料 （例えばダイヤモ ンド） などが例示される。 ヒートシンク 4と半導体チップ 1とを接合する金属は、 上記した A u - S n共晶合金 2以外の金属、 例えば A u - S i合金や高融点半田 などでもよい。
パッケージを支える枠体 3は、 このパッケージが実装される実装基板に近い熱 膨張係数を有する材料で構成されている。 例えば実装基板がガラスエポキシ系基 材 （熱膨張係数： 1 0〜 2 0 X 1 0 °C, 弾性率： 5〜 3 0 G P a )で構成され ている場合には、 枠体 3もガラスエポキシ系基材またはそれに近い熱膨張係数を 有する材料で構成される。 枠体 3の材料としては、 ガラスエポキシ系基材の他、 C u合金系基材ゃ有機系基材などが例示される。 また、 枠体 3の形状は、 図示の ような形状に限定されるものではなく、 半導体チップ 1を面むような形状であれ ばし、かなるものでもよい。 例えば複数の立方体を 2個以上接着することによって、 図示の枠体 3と同一の形状を実現することもできる。
枠体 3とヒートシンク 4とを接着する第一-の接着剤 5は、 半導体チップ 1を封 止する封止樹脂 8よりも弾性率が低い材料、 例えば弾性率が 5 0 M P a以下、 よ り好ましくは 1 O M P a以下の材料で構成されている。 最も好ましい封止樹脂 8 は、 弾性率が 0. 5〜 1 0 M P aのシリコーン系エラストマ一 （東レ株式会社製、 Γ Τ Χ 2 2 0 6」 など） である。 なお、 シリコーン系エラストマ一の熱膨張係数 は、 3 0 0〜x 1 0—6/°C程度である。
枠体 3と T A Bテープ 9とを接着する第二の接着剤 6は、 第一の接着剤 5より も弾性率が高い材料、 例えば弾性率が 5 0 0〜 1 0 0 0 M P a程度のエポキシ樹 脂で構成されている。 半導体チップ 1の電極と半田バンプ 7とを電気的に接続す る手段である T A Bテープ 9は、 合成樹脂基材の一面に貼り付けた銅箔をェッチ ングして配線 1 0を形成したフレキシブルなテープキヤリアで構成されている。 合成樹脂基材としては、 ポリイミ ド基材（熱膨張係数： 5〜 2 0 X 1 0 'V°C,弾 性率： 5 0〜5 0 0 M P a ) や、 ガラスエポキシ系基材、 ポリエステル基材など が例示される。
T A Bテープ 9に形成された配線 1 0の一端と半導体チップ 1とを封止する封 止樹脂 8は、 ヒ一卜シンク 4と枠体 3とを接着する前記第一の接着剤 5よりも弾 性率が高 t、材料、 例えば弾性率が 5〜 3 0 G P a、 熱膨張係数が 1 0〜 3 0 0 x 1 0 6 °(：のエポキシ系封止樹脂で構成されている。最もよいのは、弾性率が 1 0 G P a以上のエポキシ系封止樹脂である。 その他、 弾性率が 5 G P a以上の有機 系材料、 例えばフ ノール系封止樹脂やポリイミ ド系封止樹脂などを使用するこ ともできる。
T A Bテープ 9の一面に形成される外部引出し用電極としては、 半田バンプ 7 以外にも、 ェリァアレイ方式の表面実装で採用されている公知の各種電極が利用 可能である。 例えば下地電極上に柱状あるいは島状の金属端子を接合したもので もよく、 さらに下地電極だけでもよい。
上記のように構成された本実施形態の半導体装置によれば、 熱伝導性の高い金 属材料 （A u— S n共晶合金 2 ) を使って半導体チップ 1とヒートシンク 4とを 接合したことにより、 半導体チップ 1で生じた熱が高効率にヒートシンク 4に伝 導され、 半導体チップ 1の放熱に大きく寄与する。 すなわち、 A g含有の有機系 接着剤 （A gペースト） の熱伝導率が約 1〜5 O W/m · Kであるのに対して A u一 S n共晶合金 2の熱伝導率は約 2 0 O W/m · K以上であることから、 有機 系接着剤を使用する場合に比べて熱伝導性を大幅に改善することができる。 また、 ヒー卜シンク 4と半導体チップ 1の熱膨張係数差を小さくしたことにより、 両者 の接合部の信頼性を確保することができる。 さらに、 A υ— S n共晶合金 2およ びヒー卜シンク 4はいずれも熱伝導性が高いことから、 チップ一ヒートシンク間 の熱抵抗およびパッケージ -空気間の熱抵抗が大幅に低減され、 高い放熱特性を 得ることができる。
また、 本実施形態の半導体装置によれば、 封止樹脂 8よりも弾性率が低い、 す なわち弾性限界が高い接着剤 5を用いてヒートシンク 4と枠体 3とを接着したこ とにより、 パッケージを構成する各部材の熱膨張係数差によって生じる応力を接 着剤 5で吸収 '緩和させることが可能となる。 これにより、 パッケージを実装基 板に実装する時および L S Iの動作時に発生する熱応力によるパッケージクラッ クゃ配線 1 0の断線を防止することができる。
さらに、 本実施形態の半導体装置によれば、 弾性率の高い封止樹脂 8を用いて 半導体チップ 1と配線 1 0 (インナ一リード） を封止したことにより、 半導体チ ップ 1 と配線 1 0 (インナ一リード） が封止樹脂 8によって強固に固定されるた め、 熱応力による配線 1 0 (インナ一リード） の断線を防止することができる。 本実施形態のパッケージは、 図 3に示すように、 ヒ一卜シンク 4の上部に放熱 用のフィン 1 1を搭載することによって、 より多ピン、 高消費電力の L S Iに対 応することが可能となる。 フィ ン 1 1は A Iのような高熱伝導性の金属材料で構 成し、 グリースなどの接着剤でヒートシンク 4と接合する。 あるいは、 ヒ一トシ ンク 4にフィ ン 1 1をネジ止めしてもよい。 フィ ン 1 1の厚さや形状は、 限定さ れるものではない。 例えば複数に分割されていてもよく、 半導体チップ 1の発熱 量、 ヒートシンク 4の材料物性、 製造プロセス、 製造コストなどを考慮して最適 なものを選択すればよい。
図 4は、 パーソナルコンピュータやワークステーションなどに内蔵される実装 基板 2 0に本実施形態の半導体装置を実装した状態の一例を示す平面図、 図 5は、 図 4の b— b ' 線に沿った断面図である。
図中の符号 1 2は本実施形態のパッケージであり、 1 3は例えば Q F P(Quad Flat Package)など他の表面実装型パッケージである。 この実装基板 2 0には、 本 実施形態のパッケージ 1 2に封止されたゲートアレイ以外にも、 Q F P、 P L C C (Plastic Leaded Chip Carrier)などのノ ッケ一ジに封止された M P U、論理 L S I や、 S〇 J (Small Outline J-leaded Package)などの/、°ッケージに封止された D R A Mが実装されている。
本実施形態のパッケージ 1 2は、 外部引出し用電極 （半田バンプ 7 ) を 2次元 のァレイ状に配置しているので Q F Pよりもピンピッチが広く、 実装時の不良発 生率が QFPに比べてはるかに低い。 また、 QFPなど他の表面実装型パッケ一 ジと共に一括リフローすることができ、 実装が容易である。
また、 本実施形態のパッケージ 1 2は、 パッケージ 12を支える枠体 3を実装 基板 20に近い熱膨張係数を有する材料で構成したことにより、 L S Iの動作時 に発生する熱応力によるパッケージ 12の反りや半田バンプ 7の破断を防止して パッケージ 12と実装基板 20の接続信頼性を向上させることができる。
次に、 図 6を用いて本実施形態の半導体装置の組立てプロセスを説明する。 まず、 図 6 (a) に示すように、 ヒートシンク 4の一面の周辺部に第一の接着 剤 5を使って枠体 3を接着した後、 図 6 (b) に示すように、 ヒートシンク 4の 一面の中央部に A u— S n共晶合金 2を使って半導体チップ 1を接合する。 ある いは、 ヒートシンク 4に半導体チップ 1を接合した後、 枠体 3を接着してもよい。 Au - S n共晶合金 2を用いた接合温度条件は、 320°C、 1 0分程度である。 Au— S n共晶合金 2以外の金属、 例えば Au - S i合金や高融点半田を用いた 場合の接合温度条件は、 それぞれ 370°C、 2分程度、 300°C、 10分程度で あ^
次に、 図 6 (c) に示すように、 ヒートシンク 4に接着された枠体 3の他面に 第二の接着剤 6を使って TABテープ 9を接着する。 枠体 3と TABテープ 9と の接着は、 公知の熱圧着方式などを用いて行なう。 続いて図 6 (d) に示すよう に、 TABテープ 9に形成された配線 10の一端 （インナ一リード） を半導体チ ップ 1の電極にボンディングする。 このボンディングを一括ボンディング （ギヤ ング.ボンディング） 方式で行う場合は、 半導体チップ 1の電極上に A uや半田 のバンプを形成しておくのがよい。 一括ボンディングの温度条件は、 500 、 1秒程度である。 他方、 シングルボンディング方式の場合は、 半導体チップ 1の 電極上にバンプを形成しなくともよい。
次に、 図 6 (e) に示すように、 半導体チップ 1と配線 10の一端 （インナー リード） を封止樹脂 8により封止した後、 図 6 ( f ) に示すように、 TABテ一 プ 9に半田バンプ 7を形成して配線 10と電気的に接続する。 半田バンプ 7を形 成するには、 TABテープ 9に半田ボールを接合し、 半田の溶融温度よりも高温 でリフローする。
なお、 半田バンプ 7の形成は、 上記のようにパッケージの組立ての最終工程で 行ってもよいが、 パッケージを実装基板に実装する直前に行ってもよい。
本実施形態の半導体装置は、 半導体チップ 1の電極と配線 1 0との接続に T A Bテープ 9を使用しているので、 半導体チップ 1の電極に配線 1 0を一括ボンデ イングすることができる。 従って、 ボンディングに要する時間はピン数に依存せ ず、 短時間で済む。
また、 本実施形態のパッケージ 1 2は、 パッケージ 1 2を支える枠体 3を実装 基板 2 0に近い熱膨張係数を有する材料で構成したことにより、 L S Iの動作時 に発生する熱応力によるパッケージ 1 2の反りや半田バンプ 7の破断を防止して パッケージ 1 2と実装基板 2 0の接続信頼性を向上させることができる。
第 2実施形態
図 7は、 本実施形態の半導体装置を示す断面図である。
前記実施形態 1のパッケージは、 パッケージを支持する枠体 3に T A Bテープ 9を接着し、 この T A Bテープ 9に形成された配線 1 0と半導体チップ 1の電極 とを電気的に接続したが、 本実施形態のパッケージは、 枠体 1 4に配線 1 0を形 成し、 この配線 1 0と半導体チップ 1の電極とをワイヤ 1 5を介して電気的に接 続している。
半導体チップ 1は、 A u - S n共晶合金 2によってヒートシンク 4の一面の中 央部に接合されている。 半導体チップ 1の接合面は、 L S Iが形成されていない 面である。 ヒートシンク 4は、 半導体チップ 1に近い熱膨張係数を有し、 かつ高 熱伝導性を有する材料、 例えば C u 一 W合金、 F e系合金、 ムライ ト、 A N、 炭素系の材料 （例えばダイヤモンド） などで構成されている。 ヒートシンク 4と 半導体チップ 1とを接合する金属は、 A u - S n共晶合金 2以外の金属、 例えば A u — S i合金や高融点半田などでもよい。
枠体 1 4の一面は、 接着剤 5によってヒー卜シンク 4の一面の周辺部に接着さ れている。 半導体チップ 1とワイヤ 1 5は、 封止樹脂 8によって封止されている c 枠体 1 4の下面には、 配線 1 0と電気的に接続された多数の半田バンプ 7が所定 の間隔で形成されている。 パッケージを支える枠体 1 4は、 このパッケージが実装される実装基板に近い 熱膨張係数を有する材料、例えば熱膨張係数が 1 0〜 2 0 X 1 0 _ft//°C、弾性率が 1 0〜2 0 G P aのガラスエポキシ系基材などで構成されており、 その厚さは、 一例として 0. 2 0〜1. 0 0 mmである。 枠体 1 4は、 半導体チップ 1を封止樹脂 8で封止する際にワイヤ 1 5も完全に封止されるよう、 ワイヤ 1 5が接続される 領域と半田バンプ 7が形成される領域との間に段差が設けられている。 この段差 は、 半導体チップ 1を囲むように形成されている。
枠体 1 4とヒ一トシンク 4とを接着する接着剤 5は、 半導体チップ 1を封止す る封止樹脂 8よりも弾性率が低 t、材料、 例えば弾性率が 5 0 M P a以下、 より好 ましくは 1 O M P a以下の材料で構成されている。 最も好ましい封止樹脂 8は、 弾性率が (). 5〜 1 O M P aのシリコーン系エラストマ一である。 半導体チップ 1 とワイヤ 1 5を封止する封止樹脂 8は、 上記接着剤 5よりも弾性率が高い材料、 例えば弾性率が 5〜 3 0 G P a以上のフエノ一ル系封止樹脂ゃポリィミ ド系封止 樹脂などで構成されている。 特に好ましいのは、 弾性率が 1 O G P a以上のェポ キシ系封止樹脂である。 枠体 3の下面に形成される外部引出し用電極は、 半田バ ンプ 7以外にも、 エリアアレイ方式の表面実装で採用されて 、る公知の各種電極、 例えば下地電極上に柱状あるし、は島状の金属端子を接合したものなどが利用可能 であり、 さらに下地電極だけでもよい。
上記のように構成された本実施形態の半導体装置によれば、 熱伝導性の高い金 属材料 （A u— S n共晶合金 2 ) を使って半導体チップ 1 とヒートシンク 4とを 接合したことにより、 半導体チップ 1で生じた熱が高効率にヒートシンク 4に伝 導され、 半導体チップ 1の放熱に大きく寄与する。 また、 ヒートシンク 4と半導 体チップ 1の熱膨張係数差を小さく したことにより、 両者の接合部の信頼性を確 保することができる。 さらに、 A u— S n共晶合金 2およびヒー卜シンク 4はい ずれも熱伝導性が高いことから、 チップ—ヒ一卜シンク間の熱抵抗およびパッケ —ジ—空気間の熱抵抗が大幅に低減され、 高放熱特性を得ることができる。
また、 本実施形態の半導体装置によれば、 封止樹脂 8よりも弾性率が低い、 す なわち弾性限界が高い接着剤 5を用いてヒ一卜シンク 4と枠体 1 4とを接着した ことにより、 パッケ一ジを構成する各部材の熱膨張係数差によって生じる応力を 接着剤 5で吸収'緩和させることが可能となる。 これにより、 パッケージを実装 基板に実装する時および L S Iの動作時に発生する熱応力によるパッケージクラ ックゃ配線 1 0の断線を防止することができる。
また、 本実施形態の半導体装置によれば、 弾性率の高い封止樹脂 8を用いて半 導体チップ 1とワイヤ 1 5を封止したことにより、 半導体チップ 1とワイヤ 1 5 が封止樹脂 8によって強固に固定されるため、 熱応力によるワイヤ 1 5の断線を 防止することができる。
また、 本実施形態の半導体装置によれば、 パッケージを支える枠体 1 4を実装 基板に近い熱膨張係数を有する材料で構成したことにより、 L S Iの動作時に発 生する熱応力によるパッケージの反りや半田バンプ 7の破断を防止してパッケ一 ジと実装基板の接続信頼性を向上させることができる。
本実施形態の半導体装置は、 前記実施形態 1のパッケージと異なり T A Bテー プ 9を使用していないため、 部品点数および組立て工数が少なくて済む。 従って、 実施形態 1のパッケージに比べてパッケージのコストを低減することができる。 また、 図 8に示すように、 枠体 1 4の下面のワイヤ 1 5が接続される領域と半田 バンプ 7が形成される領域との間に段差を設けないようにした場合は、 枠体 1 4 の構造が単純になり、 その製造コストを低減することができるので、 パッケージ のコス卜をさらに低減することができる。
本実施形態のパッケージは、 図 9に示すように、 ヒートシンク 4の上部に放熱 用のフィン 1 1を搭載することによって、 より多ピン、 高消費電力の L S Iに対 応することが可能となる。 フィン 1 1は A 1のような高熱伝導性の金属材料で構 成し、 グリースなどの接着剤でヒートシンク 4と接合する。 あるいは、 ヒートシ ンク 4にフィン 1 1をネジ止めしてもよい。 フィン 1 1の厚さや形状は、 限定さ れるものではない。 例えば複数に分割されていてもよく、 半導体チップ 1の発熱 量、 ヒートシンク 4の材料物性、 製造プロセス、 製造コストなどを考慮して最適 なものを選択すればよい。
次に、 図 1 0を用いて本実施形態の半導体装置の組立てプロセスを説明する。 まず、 図 1 0 ( a ) に示すように、 ヒー卜シンク 4の一面の周辺部に接着剤 5 を使って枠体 1 4を接着した後、 図 1 0 ( b ) に示すように、 ヒートシンク 4の 一面の中央部に A u — S n共晶合金 2を使つて半導体チップ 1を接合する。 ある いは、 ヒー卜シンク 4に半導体チップ 1を接合した後、 枠体 1 4を接着してもよ い。
次に、 図 1 0 ( c ) に示すように、 自動ワイヤボンダを用いて半導体チップ 1 の電極と枠体 1 4の配線 1 0とをワイヤ 1 5で接続した後、 図 1 0 ( d ) に示す ように、 半導体チップ 1とワイヤ 1 5を封止樹脂 8により封止し、 続いて図 1 0 ( e ) に示すように、 枠体 1 4の下面に半田バンプ 7を形成する。 このとき図 1 1に示すように、 封止樹脂 8の下面と枠体 1 4の下面との間に段差が生じないよ うに封止樹脂 8の厚みを調整することにより、 パッケ一ジの下面が平坦になり、 半田ボールを枠体 1 4の下面に接合する作業が容易になる。 半田バンプ 7の形成 は、 パッケージの組立ての最終工程で行ってもよいが、 ハ°ッケージを実装基板に 実装する直前に行ってもよい。
第 3実施形態
図 1 2は、 本実施形態の半導体装置を示す断面図である。
本実施形態のパッケージは、両面に配線 1 0を形成したフレキシブルテープ (あ るいは T A Bテープ） 1 9を接着剤 6で枠体 3の一面に接着し、 このフレキシブ ルテープ 1 9の配線 1 0と半導体チップ 1の電極とを半田バンプ 1 6を介して電 気的に接続している。 半導体チップ 1と半田バンプ 1 6は、 ヒ一トシンク 4、 枠 体 3およびフレキシブルテープ 1 9によって囲まれたキヤビティ領域に隙間なく 充填された封止樹脂 8によって外部と遮断されている。
フレキシブルテープ 1 9の基材は、 前記実施形態 1の T A Bテープと同様、 ポ リイミ ド基材、 ガラスエポキシ系基材、 ポリエステル基材などである。 フレキシ ブルテープ 1 9の両面に形成された配線 1 0、 1 0は、 スルーホール 1 8を介し て電気的に接続されている。 フレキシブルテープ 1 9の一面の配線 1 0と他面の 配線 1 0とは互いに重なるようなレイァゥ卜になっており、 そのために配線 1 0 を流れる電流の電気的特性によって電磁誘導が生じ、 それらが相互作用で結ばれ ることでインダクタンスを下げる働きをする。 フレキシブルテープ 1 9の中央部 には、 ヒートシンク 4、 枠体 3およびフレキシブルテープ 1 9によって囲まれた キャビティ領域に外部から封止樹脂 8を注入するためのビアホール 1 7が設けら れている。 フレキシブルテープ 1 9の下面には、 配線 1 0と電気的に接続された 多数の半田バンプ 7が所定の間隔で形成されている。
半導体チップ 1は、 A ii — S n共晶合金 2 (または、 A u - S i合金や高融点 半田など） によってヒートシンク 4の一面の中央部に接合されている。 また、 パ ッケージを支える枠体 3の一面は、 弾性率が低い接着剤 5によってヒートシンク 4の一面の周辺部に接着されている。 枠体 3、 ヒートシンク 4、 接着剤 5、 6は、 前記実施形態 1 と同じ材料で構成されている。
上記のように構成された本実施形態の半導体装置によれば、 前記実施形態 1、 2と同様、 パッケージの信頼性、 放熱性および実装基板に実装したときの接続信 頼性が向上する。
また、 本奕施形態のパッケージは、 図 1 3に示すように、 ヒートシンク 4の上 部に放熱用のフィン 1 1を搭載することによって、 より多ピン、 高消費電力の L S Iに対応することが可能となる。
次に、 図 1 4を用いて本実施形態の半導体装置の組立てプロセスを説明する。 まず、 図 1 4 ( a ) に示すように、 半導体チップ 1 とフレキシブルテープ 1 9 とをフリップ ·チップ方式により電気的に接続する。 また、 図 1 4 ( b ) に示す ように、 ヒ一卜シンク 4の一面の周辺部に第一の接着剤 5を使って枠体 3を接着 する。 次に、 図 1 4 ( c ) に示すように、 ヒー卜シンク 4の一面の中央部に A u - S n共晶合金 2を使って半導体チップ 1を接合すると共に、 ヒートシンク 4に 接着された枠体 3の他面に第二の接着剤 6を使ってフレキシブルテープ 1 9を接 着する。 次に、 図 1 4 ( d ) に示すように、 フレキシブルテープ 1 9に形成され たビアホール 1 7を通じてキヤビティ領域内に隙間なく封止樹脂 8を充填した後、 図 1 4 ( e ) に示すように、 フレキシブルテープ 1 9に半田バンプ 7を形成して 配線 1 0と電気的に接続する。
第 4実施形態
図 1 5は、 本実施形態の半導体装置を示す断面図である。
半導体チップ 1を封止する封止樹脂 8と弾性率が低いシリコ一ン系の接着剤 5 は相互の接着性があまりよくない。 そこで、 本実施形態では、 接着剤 5の量を減 らして枠体 3とヒートシンク 4の接合部の一部に封止樹脂 8の一部を充填してい る （図の矢印で示す箇所） 。 このようにすると、 枠体 3およびヒートシンク 4と 封止樹脂 8との接触面積が大きくなるので、 封止樹脂 8の剥離が防止され、 パッ ケ一ジの信頼性が向上する。
第 5実施形態
図 1 6は、 本実施形態の半導体装置を示す断面図である。
前記実施形態 2の図 8に示すパッケージのように、 枠体 1 4の下面のワイヤ 1 5が接続される領域と半田バンプ 7が形成される領域との間に段差を設けないよ うにした場合は、 ワイヤ 1 5が封止樹脂 8から露出しないようにするために、 封 止樹脂 8を厚く充填する必要がある。 このような場合は、 キヤビティ領域の周囲 の枠体にダム 2 2を設けることによって、 封止樹脂 8の充填する作業を容易に行 うことが可能となる。
第 6実施形態
図 1 7は、 本実施形態の半導体装置を示す断面図である。
本実施形態のパッケージは、 封止樹脂 8をシリコーンゲルで構成し、 このシリ コーンゲルを A f 製のキャン封止材 2 3によって密封している。 このような構造 のパッケージにおいても、 ヒートシンク 4を弾性率が低い接着剤 5によって枠体 3に接着することにより、 パッケ一ジを構成する各部材の熱膨張係数差によって 生じる応力を接着剤 5で吸収 '緩和させることが可能となるので、 ケージを 実装基板に実装する時および L S 1の動作時に発生する熱応力によるパッケージ クラックやワイヤ 1 5の断線を防止することができる。
また、 枠体 3には、 エポキシ系接着剤 6を介して T A Bテープ 9が接着されて いる。 半導体チップ 1は、 外部からの保護を目的に弾性率が 1 O G P a以上のェ ポキシ系封止樹脂 8で封止されている。
以上、 本発明者によってなされた発明を実施形態に基づき具体的に説明したが、 本発明は前記実施形態に限定されるものではなく、 その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。 産業上の利用可能性
以上のように、 本発明の半導体装置は、 高放熱特性と高信頼性とを両立させた パッケ一ジ構造を有しており、 特に B G A型ノ ッケ一ジに適用して好適なもので ある。

Claims

請 求 の 範 囲
I. ヒー卜シンクの一面の中央部に金属接合により接合された半導体チップと、 前記半導体チップを囲むように、 前記ヒートシンクの一面に接着された枠体と、 前記枠体の一面に形成された半田バンプと、 前記半田バンプと前記半導体チップ の電極とを電気的に接続する接続手段と、 前記半導体チップを封止する封止樹脂 とを有する半導体装置であって、 前記ヒートシンクは、 前記半導体チップの熱膨 張係数に近い材料で構成されており、 前記枠体と前記ヒートシンクは、 前記封止 樹脂よりも弾性率が低い接着剤で接着されていることを特徴とする半導体装置。
2. 請求項 1記載の半導体装置において、 前記接着剤の弾性率は、 50MP a以 下であることを特徴とする半導体装置。
3. 請求: Ιίί ΐ記載の半導体装置において、 前記接着剤の弾性率は、 l OMP a以 下であることを特徴とする半導体装置。
4. 請求項 2記載の半導体装置において、 前記封止樹脂の弾性率は、 5GP a以 上であることを特徴とする半導体装置。
5. 請求項 2記載の半導体装置において、 前記封止樹脂の弾性率は、 l O GP a 以上であることを特徴とする半導体装置。
6. 請求項 1記載の半導体装置において、 前記接着剤は、 シリコーン系エラスト マーからなることを特徴とする半導体装置。
7. 請求項 1記載の半導体装置において、 前記枠体は、 半導体装置を実装する実 装基板の熱膨張係数に近い材料で構成されていることを特徴とする半導体装置。
8. 請求項 1記載の半導体装置において、 前記枠体と前記ヒートシンクとの接合 部の一部に前記封止樹脂の一部が充填されていることを特徴とする半導体装置。
9. 請求項 1記載の半導体装置において、 前記ヒートシンクに放熱用のフィンが 接続されていることを特徴とする半導体装置。
10. 請求項 1記載の半導体装置において、 前記封止樹脂は、 シリコーンゲルか らなり、 キャン封止材によつて密封されていることを特徴とする半導体装置。
I I. 請求項 1記載の半導体装置において、 前記封止樹脂の開放端の周 ffiにダム が設けられていることを特徴とする半導体装置。
12. 請求項 1記載の半導体装置において、 前記半田バンプと前記半導体チップ の電極とを接続する前記接続手段は、 T A Bテープであることを特徴とする半導 体装置。
13. 請求項 1 2記載の半導体装置において、 前記 TABテープに形成された複 数の配線と前記半導体チップの複数の電極とは、 熱圧着方式により一括接続され ていることを特徴とする半導体装置。
14. 請求項 1 2記載の半導体装置において、 前記ヒートシンクに放熱用のフィ ンが接続されていることを特徴とする半導体装置。
15. 請求項 1 2記載の半導体装置において、 前記接着剤の弾性率は、 50MP a以下であることを特徴とする半導体装置。
16. 請求項 12記載の半導体装置において、 前記接着剤の弾性率は、 10MP a以下であることを特徴とする半導体装置。
17. 請求項 1 5記載の半導体装置において、 前記封止樹脂の弾性率は、 5GP a以上であることを特徴とする半導体装置。
18. 請求項 1 5記載の半導体装置において、 前記封止樹脂の弾性率は、 10G P a以上であることを特徴とする半導体装置。
19. 請求項 1記載の半導体装置において、 前記半田バンプと前記半導体チップ の電極とを接続する前記接続手段は、 ワイヤであることを特徴とする半導体装置。
20. 請求 ¾19記載の半導体装置において、 前記ワイヤの一端は、 前記枠体に 形成された配線上にボンディングされていることを特徴とする半導体装置。
21. 請求項 1 9記載の半導体装置において、 前記枠体の下面の前記ワイヤが接 続される領域と前記半田バンプが形成される領域との間に段差を設けないように したことを特徴とする半導体装置。
22. 請求項 1 9記載の半導体装置において、 前記封止樹脂の開放端の周囲にダ 厶が設けられていることを特徴とする半導体装置。
23. 請求項 19記載の半導体装置において、 前記ヒ一トシンクに放熱用のフィ ンが接続されていることを特徴とする半導体装置。
24. 請求項 19記載の半導体装置において、 前記接着剤の弾性率は、 50MF a以下であることを特徴とする半導体装置。
25. 請求項 19記載の半導体装置において、 前記接着剤の弾性率は、 1 0MP a以下であることを特徴とする半導体装置。
26. 請求項 24記載の半導体装置において、 前記封止樹脂の弾性率は、 5 GP a以上であることを特徴とする半導体装置。
27. 請求項 24記載の半導体装置において、 前記封止樹脂の弾性率は、 10G P a以上であることを特徴とする半導体装置。
28. 請求項 1記載の半導体装置において、 前記半田バンプと前記半導体チップ の電極とを接続する前記接続手段は、 両面に配線を形成したフレキシブルテープ であることを特徴とする半導体装置。
29. 請求項 28記載の半導体装置において、 前記配線と前記半導体チップの電 極は、 前記半導体チップの主面に形成された半田バンプを介して電気的に接続さ れていることを特徴とする半導体装置。
30. 請求項 28記載の半導体装置において、 前記フレキシブルテープの一面の 配線と他面の配線は、 少なくとも一部が互いに重なるようにレイァゥ卜されてい ることを特徴とする半導体装置。
31. 請求項 28記載の半導体装置において、 前記ヒートシンクに放熱用のフィ ンが接続されていることを特徴とする半導体装置。
32. 請求項 28記載の半導体装置において、 fjtii 接着剤の弾性率は、 50MP a以下であることを特徴とする半導体装置。
33. 請求項 28記載の半導体装置において、 前記接着剤の弾性率は、 10MP a以下であることを特徴とする半導体装置。
34. 請求項 32記載の半導体装置において、 前記封止樹脂の弾性率は、 5GP a以上であることを特徴とする半導体装置。
35. 請求項 32記載の半導体装置において、 前記封止樹脂の弾性率は、 10G P a以上であることを特徴とする半導体装置。
36. ヒートシンクの一面の中央部に金厲接合により接合された半導体チップと、 前記半導体チップを囲むように、 前記ヒー卜シンクの一面に接着された枠体と、 前記枠体の一面に形成された半田バンプと、 前記半田バンプと前記半導体チップ の電極とを電気的に接続する接続手段と、 前記半導体チップを封止するシリコ一 ンゲルと、 前記半導体チップぉよび前記シリコーンゲルを密封するキヤン封止材 とを有する半導体装置であって、 前記ヒートシンクは、 前記半導体チップの熱膨 張係数に近い材料で構成されており、 前記枠体と前記ヒートシンクは、 前記封止 樹脂よりも弾性率が低い接着剤で接着されていることを特徴とする半導体装置。
3 7 . 請求項 3 6記載の半導体装置において、 前記半田バンプと前記半導体チッ プの電極とを接続する前記接続手段は、 ワイヤであることを特徴とする半導体装
3 8 . ヒ一トシンクの一面の中央部に半導体チップを金属により接合する工程と、 前記ヒートシンクの一面に、 前記半導体チップを囲むように枠体を接着剤により 接着する工程と、 前記枠体の一面に半田バンプを形成して、 前記半田バンプと前 記半導体チップの電極とを電気的に接続する工程と、 前記半導体チップを封止樹 脂により封止する工程とを有する半導体装置の製造方法であって、 前記ヒートシ ンクを前記半導体チップの熱膨張係数に近し、材料で構成し、 前記接着剤を前記封 止樹脂よりも弾性率が低い材料で構成することを特徴とする半導体装置の製造方 法。
3 9 . 請求項 3 8記載の半導体装置の製造方法において、 前記枠体の他面に第二 の接着剤を使って T A Bテープを接着し、 前記 T A Bテープに形成された配線を 介して前記半田バンプと前記半導体チップの電極とを電気的に接続することを特 徴とする半導体装置の製造方法。
4 0 . 請求項 3 8記載の半導体装置の製造方法において、 前記枠体に形成した配 線と、 前記配線と前記半導体チップの電極との間にボンディングしたワイヤとを 介して前記半田バンプと前記半導体チップの電極とを電気的に接続することを特 徴とする半導体装置の製造方法。
4 1 . 請求項 3 8記載の半導体装置の製造方法において、 前記枠体の他面に第二 の接着剤を使って T A Bテープを接着し、 前記 T A Bテープに形成された配線上 に前記半導体チップをフリップ ·チップ接続することにより、 前記半田バンプと 前記半導体チップの電極とを電気的に接続することを特徴とする半導体装置の製 造方法。
4 2 . 請求項 1記載の半導体装置と、 前記半導体装置とは異なる表面実装型パッ ケージとがー括リフローにより実装され、 熱膨張係数が前記半導体装置の前記枠 体に近し、材料で構成されていることを特徴とする実装基板。
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