TWI762137B

TWI762137B - 畫素補償電路

Info

Publication number: TWI762137B
Application number: TW109147231A
Authority: TW
Inventors: 林志隆; 林捷安; 鄧名揚; 吳佳恩
Original assignee: 友達光電股份有限公司; 國立成功大學
Priority date: 2020-06-10
Filing date: 2020-12-31
Publication date: 2022-04-21
Also published as: TWI762212B; TWI754478B; TW202147285A; TW202147288A; TWI742968B; TWI742967B; TW202147290A; TW202147286A; TW202147284A; TWI749958B; TW202147918A; TWI765627B; TW202147289A

Abstract

一種畫素補償電路，包含發光二極體、驅動單元、控制單元、資料寫入單元、重置單元以及下拉單元。驅動單元連接至該發光二極體以及第一節點。控制單元連接至第一節點。資料寫入單元連接至控制單元。重置單元連接至第一節點。下拉單元連接至控制單元。控制單元更用以依據資料寫入單元所接收的資料電壓值控制第一節點的電壓下降時間，以調整發光二極體的灰階。資料寫入單元包含第一電晶體、第二電晶體、第二電晶體、第三電晶體以及第一電容。第一電晶體的第一端連接至第一電壓源，第一電晶體的第二端連接至第二節點。第二電晶體的第一端連接至第二節點，第二電晶體的第二端連接至第三節點。第三電晶體的第一端以及控制端連接至第三節點，且第三電晶體的第二端連接至資料輸入源。第一電容的第一端連接至第二節點，且第一電容的第二端連接至第一參考電壓源。

Description

畫素補償電路

本揭示中所述實施例內容是有關於一種畫素補償電路，特別關於一種利用定電流購置發光二極體的灰階的畫素補償電路。

為了產生亮度一致的LED背光板，許多的方法被提出。然而，於輸出高亮度時，大電流流經驅動電晶體而產生的壓降可能導致電流控制不易，雖可透過增加驅動電晶的跨壓以解決電流控制不易的問題，但會提高功率消耗。此外，由於微尺寸發光二極體(mini LED)相較一般有機發光二極體需要較大的驅動電流，電壓源容易因傳遞路徑中的線阻產生偏移，導致每個畫素的電壓源端的電壓不同，使輸出電流產生誤差。

本揭示之一些實施方式是關於一種畫素補償電路，包含發光二極體、驅動單元、控制單元、資料寫入單元、重置單元以及下拉單元。驅動單元連接至該發光二極體以及第一節點。控制單元連接至第一節點。資料寫入單元連接至控制單元。重置單元連接至第一節點。下拉單元連接至控制單元。控制單元更用以依據資料寫入單元所接收的資料電壓值控制第一節點的電壓下降時間，以調整發光二極體的灰階。資料寫入單元包含第一電晶體、第二電晶體、第二電晶體、第三電晶體以及第一電容。第一電晶體的第一端連接至第一電壓源，第一電晶體的第二端連接至第二節點。第二電晶體的第一端連接至第二節點，第二電晶體的第二端連接至第三節點。第三電晶體的第一端以及控制端連接至第三節點，且第三電晶體的第二端連接至資料輸入源。第一電容的第一端連接至第二節點，且第一電容的第二端連接至第一參考電壓源。

在本文中所使用的用詞『耦接』亦可指『電性耦接』，且用詞『連接』亦可指『電性連接』。『耦接』及『連接』亦可指二個或多個元件相互配合或相互互動。

參考第1圖。第1圖是依照本揭示一些實施例所繪示的畫素補償電路100的示意圖。

以第1圖示例而言，畫素補償電路100包含發光二極體105、驅動單元110、下拉單元130、重置單元150、控制單元170以及資料寫入單元190。

於連接關係上，發光二極體105與驅動單元110相連接。驅動單元110、重置單元150、控制單元170均與節點A相連接。下拉單元130與控制單元170相連接。資料寫入單元190與控制單元170相連接。

詳細而言，驅動單元110包含電晶體T1。下拉單元130包含電晶體T2和電晶體T3。重置單元150包含電晶體T5。控制單元170包含電晶體T4、T6、T7、T8、T9與電容C1、C3。資料寫入單元190包含電晶體T10、T11、T12與電容C2。

於連接關係上，發光二極體105的一端連接於電壓源VDD，發光二極體105的另一端連接於電晶體T1。電晶體T1的一端連接於發光二極體105，電晶體T1的另一端連接於電壓源VSS，電晶體T1的控制端連接於節點A。

電晶體T2的一端連接於低電壓源VL，電晶體T2的另一端連接於節點B。電晶體T2的控制端接收控制訊號S3。電晶體T3的一端連接於節點B，電晶體T3的另一端連接於電壓源VSS，電晶體T3的控制端接收控制訊號S4。

電晶體T5的一端連接於電壓源VSS，電晶體T5的另一端連接於節點A，電晶體T5的控制端接收控制訊號S5。

電晶體T4的一端連接於節點A、電晶體T4的另一端連接於節點D，電晶體T4的控制端接收控制訊號S3。電晶體T6的一端連接於節點A，電晶體T6的另一端連接於節點C，電晶體T6的控制端連接於節點D。電晶體T7的一端連接於節點D，電晶體T7的另一端連接於參考電壓源VLED，電晶體T7的控制端接收控制訊號S4。電晶體T8的一端連接於參考電壓源VREF，電晶體T8的另一端連接於節點C，電晶體T8的控制端連接於節點E。電晶體T9的一端連接於高電壓源VH，電晶體T9的另一端連接於節點C，電晶體T9的控制端接收控制訊號S2。電容C1的一端連接於節點A，電容C1電另一端連接於節點B。電容C3的一端連接於節點C，電容C3的另一端連接於參考電壓源VLED。

電晶體T10的一端連接於電壓源VSS，電晶體T10的另一端連接於節點E，電晶體T10的控制端接收控制訊號S1。電晶體T11的一端連接於節點E，電晶體T11的另一端連接於節點F，電晶體T11的控制端接收控制訊號S2。電晶體T12的一端連接於節點F，電晶體T12的另一端連接於資料輸入源VDATA，電晶體T12的控制端連接於節點F。電容C2的一端連接於節點E，電容C2的另一端連接於參考電壓源VLED。

請參考第2圖。第2圖是依照本揭示一些實施例所繪示的畫素補償電路100的操作時序200的示意圖。關於第1圖的畫素補償電路100的操作方法將參考第3圖至第7圖進行說明。

請參考第3圖。第3圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路100於第2圖中的時間區間TP1的操作的示意圖。時間區間TP1係為重置時間區間。於時間區間TP1，控制訊號S1、S2、S4係為低電壓值VGL，而控制訊號S3、S5係為高電壓值VGH，參考電壓源VREF係為高電壓值VREF_H。

由於控制訊號S1、S2、S4係為低電壓值VGL，電晶體T3、T7、T9、T10、T11不導通，而電晶體T2、T4和T5導通。電晶體T4和T5導通後，節點A的電壓值為電壓源VSS的電壓值V_SS。由於電壓源VSS的電壓值V_SS係為低電壓值，電晶體T1不導通。此外，由於電晶體T2導通，節點B的電壓值係為低電壓源VL的電壓值V_L。

請參考第4圖。第4圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路100於第2圖中的時間區間TP2的操作的示意圖。時間區間TP2係為補償時間區間。於時間區間TP2，控制訊號S1、S3係為高電壓值VGH，控制訊號S2、S4和S5係為低電壓值VGL，參考電壓源VREF係為高電壓值VREF_H。

由於控制訊號S2、S4和S5係為低電壓值VGL，電晶體T3、T5、T7、T9、T11不導通。由於控制訊號S1、S3係為高電壓值VGH，電晶體T2、T4、T10導通。由於電晶體T10導通，節點E的電壓值係為電壓源VSS的電壓值V_SS。此時，節點E的電壓值被重置，且電晶體T8導通。此時節點C的電壓值係為電壓源VREF的電壓值VREF_H。節點A和節點D的電壓值係為電壓值VREF_H加上電晶體T6的閾值電壓VTH_T6。此時，電晶體T6對電晶體T1的閾值電壓進行匹配補償。

請參考第5圖。第5圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路100於第2圖中的時間區間TP3的操作的示意圖。時間區間TP3係為補償時間區間。於時間區間TP3，控制訊號S2、S3係為高電壓值VGH，控制訊號S1、S4、S5係為低電壓值VGL，參考電壓源VREF係為高電壓值VREF_H。

由於控制訊號S1、S4、S5係為低電壓值VGL，電晶體T3、T5、T7、T10不導通。由於控制訊號S2、S3係為高電壓值VGH，電晶體T4、T9、T11、T12導通。節點C的電壓值係為高電壓源VH的電壓值V_H。電流由節點E流向電壓源VDATA。節點E的電壓值係為電壓源VDATA的電壓值V_DATA加上電晶體T12的閾值電壓VTH_T12。此時，電晶體T12對電晶體T8的閾值電壓進行匹配補償。此外，由於電晶體T2導通，節點B的電壓值係為高電壓源VL的電壓值V_L。

請參考第6圖。第6圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路100於第2圖中的時間區間TP4的操作的示意圖。時間區間TP4係為發光時間區間。

於時間區間TP4，控制訊號S4的電壓值係為高電壓值VGH，控制訊號S1、S2、S3、S5的電壓值係為低電壓值VGL。參考電壓源VREF係為低電壓值VREF_L。

由於控制訊號S1、S2、S3、S5的電壓值係為低電壓值VGL，電晶體T2、T4、T5、T9、T10、T11不導通。由於控制訊號S4的電壓值係為高電壓值VGH，電晶體T3和T7導通。節點B的電壓值由V_L上升至V_SS。由於節點A為浮接，此時節點A的電壓值為V_SS-V_L+VREF_H+VTH_T6。電晶體T1導通。

電晶體T1導通後，流經發光二極體105的電流值係為0.5k(VREF_H-V_L)² 。

由於節點E的電壓值係為V_DATA+VTH_V12，且參考電壓源VREF係為低電壓值VREF_L，電晶體T8導通。電晶體T8導通後，電流由節點C流向參考電壓源VREF。此時流經電晶體T8的電流大小係為0.5k(V_DATA-VREF_L)² 。流經電晶體T8的定電流對節點C進行放電，節點C的電壓值逐漸下降。

請參考第7圖。第7圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路100於第2圖中的時間區間TP4的操作的示意圖。接續第6圖的操作。當節點C的電壓值逐漸降低至低於節點D的電壓值減去電晶體T6的閾值電壓VTH_T6時，電晶體T6進入線性區。此時節點A的電壓值等於節點C的電壓值。節點C的電壓值係為V_H減去ΔV。ΔV係為流經電晶體T8的電流對節點C放電使節點C下降的電壓值。

於電晶體T6導通後，節點A的電壓值逐漸降低，當節點A的電壓值小於電壓值V_SS加上電晶體T1的閾值電壓VTH_T1時，電晶體T1關閉。

流過電晶體T8的定電流持續對節點C進行放電，直到節點C的電壓值達到VREF_L加上電晶體T8的閾值電壓VTH_T8。

依據上述段落，電壓值V_DATA會影響通過電晶體T8的定電流大小，並進而影響節點A的電壓下降時間。透過控制節點A的電壓下降時間，可控制發光二極體105的灰階。

請回頭參閱第2圖。於時間區間TP5，控制訊號S1、S2、S4係為低電壓值VGL，而控制訊號S3、S5係為高電壓值VGH，參考電壓源VREF係為高電壓值VREF_H。時間區間TP5與時間區間TP1相同，均為重置時間區間，且時間區間TP5與時間區間TP1的操作相同，在此不再重複敘述。

於實作上，第1圖中的電晶體T1至T12可以用P型的低溫多晶矽薄膜電晶體來實現，但本實施例並不以此為限。例如，電晶體T1至T12也可以用P型的非晶矽(amorphous silicon)薄膜電晶體來實現。在一些實施方式中，也可以採用N型的薄膜電晶體來實現，本發明不限制所採用的電晶體型態。

依據上述段落，於本案的實施方式中，提出一種12T3C的電路架構，其電路架構應用於Mini LED背光面板。於本案的實施方式中，透過定電流放電決定發光二極體的發光時間以控制發光二極體的灰階，並透過減少發光路徑上的電晶體個數可將低電路所需的VDD-VSS跨壓，以令發光二極體達到最高發光效率並降低功率消耗。此外，透過對電晶體的閾值電壓變異以及VSS的IR升高進行補償，可令發光電流的大小更精準。

雖然本揭示已以實施方式揭露如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。

100:畫素補償電路 105:發光二極體 110:驅動單元 130:下拉單元 150:重置單元 170:控制單元 190:資料寫入單元 T1,T2,T3,T4,T5,T6,T7,T8,T9,T10,T11,T12:電晶體 C1,C2,C3:電容 S1,S2,S3,S4,S5:控制訊號 A,B,C,D,E,F:節點 VL:電壓源 VH:電壓源 VSS:電壓源 VDD:電壓源 VLED:電壓源 VDATA:電壓源 VREF:電壓源 200:操作時序 TP1,TP2,TP3,TP4,TP5:時間區間 VREF_H,VREF_L:電壓值 VGH,VGL:電壓值

為讓本揭示之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下：第1圖是依照本揭示一些實施例所繪示的啟動系統的示意圖；第2圖是依照本揭示一些實施例所繪示的畫素補償電路的操作時序的示意圖；第3圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路於第2圖中的時間區間的操作的示意圖；第4圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路於第2圖中的時間區間的操作的示意圖；第5圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路於第2圖中的時間區間的操作的示意圖；第6圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路於第2圖中的時間區間的操作的示意圖；以及第7圖是依照本揭示一些實施例所繪示的第1圖中的畫素補償電路於第2圖中的時間區間的操作的示意圖。

100:畫素補償電路

105:發光二極體

110:驅動單元

130:下拉單元

150:重置單元

170:控制單元

190:資料寫入單元

T1,T2,T3,T4,T5,T6,T7,T8,T9,T10,T11,T12:電晶體

C1,C2,C3:電容

S1,S2,S3,S4,S5:控制訊號

A,B,C,D,E,F:節點

VL:電壓源

VH:電壓源

VSS:電壓源

VDD:電壓源

VLED:電壓源

VDATA:電壓源

VREF:電壓源

Claims

一種畫素補償電路，包含：一發光二極體；一驅動單元，連接至該發光二極體以及一第一節點；一控制單元，連接至該第一節點；一資料寫入單元，連接至該控制單元；一重置單元，連接至該第一節點；以及一下拉單元，連接至該控制單元；其中該控制單元更用以依據該資料寫入單元所接收的一資料電壓值控制該第一節點的一電壓下降時間，以控制該發光二極體的一灰階；其中該資料寫入單元包含：一第一電晶體，其中該第一電晶體的一第一端連接至一第一電壓源，該第一電晶體的一第二端連接至一第二節點；一第二電晶體，其中該第二電晶體的一第一端連接至該第二節點，該第二電晶體的一第二端連接至一第三節點；一第三電晶體，其中該第三電晶體的一第一端以及一控制端連接至該第三節點，且該第三電晶體的一第二端連接至一資料輸入源；以及一第一電容，其中該第一電容的一第一端連接至該第二節點，且該第一電容的一第二端連接至一第一參考電壓源。
如請求項1所述的畫素補償電路，其中於一重置時間區間，該重置單元更用以重置該第一節點的一電壓值。
如請求項1所述的畫素補償電路，其中該驅動單元包含：一第四電晶體，該第四電晶體的一第一端連接至該發光二極體，該第四電晶體的一第二端連接至該第一電壓源，該第四電晶體的一控制端連接至該第一節點。
如請求項3所述的畫素補償電路，其中該下拉單元包含：一第五電晶體，其中該第五電晶體的一第一端連接至一低電壓源，該第五電晶體的一第二端連接至一第四節點；以及一第六電晶體，其中該第六電晶體的一第一端連接至該第四節點，該第六電晶體的一第二端連接至該第一電壓源。
如請求項4所述的畫素補償電路，其中該重置單元更包含：一第七電晶體，其中該第七電晶體的一第一端連接至該第一電壓源，該第七電晶體的一第二端連接至該第一節點。
如請求項5所述的畫素補償電路，其中該控制單元更包含：一第八電晶體，其中該第八電晶體的一第一端連接至該第一節點，該第八電晶體的一第二端連接至該第二節點；一第九電晶體，其中該第九電晶體的一第一端連接至該第一節點，該第九電晶體的一第二端連接至該第三節點，該第九電晶體的一控制端連接至該第二節點；一第十電晶體，其中該第十電晶體的一第一端連接至該第一參考電壓源，該第十電晶體的一第二端連接至該第二節點；一第十一電晶體，其中該第十一電晶體的一第一端連接至該第三節點，該第十一電晶體的一第二端連接至一第二參考電壓源，該第十一電晶體的一控制端連接至該第二節點；一第十二電晶體，其中該第十二電晶體的一第一端連接至一高電壓源，該第十二電晶體的一第二端連接至該第三節點；一第二電容，其中該第二電容的一第一端連接至該第四節點，該第二電容的一第二端連接至該第四節點；以及一第三電容，其中該第三電容的一第一端連接至該第三節點，該第三電容的一第二端連接至該第一參考電壓源。
如請求項6所述的畫素補償電路，其中於一重置時間區間，該第八電晶體與該第七電晶體導通，以重置該第一節點的電壓值至該第一電壓源的電壓值。
如請求項6所述的畫素補償電路，其中於一第一補償時間區間，該第二參考電壓源為一高電壓值，該第一電晶體以及該第八電晶體導通，以使該第九電晶體與該第十一電晶體導通，並利用該第九電晶體補償該第四電晶體的一閾值電壓。
如請求項8所述的畫素補償電路，其中於一第二補償時間區間，該第五電晶體、該第八電晶體、該第十二電晶體、該第二電晶體以及該第三電晶體導通，以利用該第三電晶體補償該第十一電晶體的一閾值電壓。
如請求項6所述的畫素補償電路，其中於一發光時間區間，該第十一電晶體導通，以使該第三節點的電壓值逐漸降低，以導通該第九電晶體，該第九電晶體導通後，該第一節點的一電壓值逐漸降低，當該第一節點的該電壓值小於一導通閾值時，該第四電晶體關閉，以使該發光二極體不導通。