TWI765627B

TWI765627B - 畫素驅動裝置

Info

Publication number: TWI765627B
Application number: TW110111217A
Authority: TW
Inventors: 林志隆; 林捷安; 鄧名揚; 吳佳恩
Original assignee: 友達光電股份有限公司; 國立成功大學
Priority date: 2020-06-10
Filing date: 2021-03-26
Publication date: 2022-05-21
Also published as: TW202147290A; TW202147289A; TWI762212B; TW202147918A; TW202147286A; TWI749958B; TWI754478B; TW202147288A; TW202147285A; TWI762137B; TWI742968B; TW202147284A; TWI742967B

Abstract

一種畫素驅動裝置包含驅動電晶體、第一電晶體、第二電晶體、驅動電路及控制電路。第一電晶體耦接於驅動電晶體。第二電晶體耦接於驅動電晶體及第一電晶體。驅動電路耦接於驅動電晶體之控制端及第一電晶體，並用以接收複數個訊號，藉以控制驅動電晶體。控制電路耦接於第一電晶體之控制端，並用以接收掃描訊號及複數個訊號，藉以控制第一電晶體。驅動電路及控制電路根據複數個訊號進行重置及進行補償。控制電路根據掃描訊號導通第一電晶體，以使驅動電路於驅動電晶體之控制端及一端產生驅動壓差。驅動電晶體根據驅動壓差輸出電流至發光元件。

Description

畫素驅動裝置

本案涉及一種電子裝置。詳細而言，本案涉及一種畫素驅動裝置。

現有微發光二極體(mini light light-emitting diode, mini LED)需要較大的驅動電流。產生驅動電流的電源供應電壓容易產生電流誤差，導致每顆畫素的電壓不同，使輸出電流產生誤差。

此外，現有畫素驅動電路中，微發光二極體需輸出高亮度時，驅動電晶體需要產生大電流。當大電流流經兩個電源供應電壓之間的路徑時，路徑上的電晶體根據大電流容易進入線性區，導致驅動電流難以控制。

因此，上述技術尚存諸多缺陷，而有待本領域從業人員研發出其餘適合的電路設計。

本案的一面向涉及一種畫素驅動裝置。畫素驅動裝置包含驅動電晶體、第一電晶體、第二電晶體、驅動電路及控制電路。第一電晶體耦接於驅動電晶體。第二電晶體耦接於驅動電晶體及第一電晶體。驅動電路耦接於驅動電晶體之控制端及第一電晶體，並用以接收複數個控制訊號，藉以控制驅動電晶體。控制電路耦接於第一電晶體之控制端，並用以接收掃描訊號及複數個控制訊號，藉以導通第一電晶體。驅動電路及控制電路於第一階段根據複數個控制訊號進行重置。驅動電路及控制電路於第二階段根據複數個控制訊號進行補償。控制電路於第三階段根據掃描訊號導通第一電晶體，以使驅動電路於驅動電晶體之控制端及一端產生驅動壓差。驅動電晶體根據驅動壓差輸出電流至發光元件。

以下將以圖式及詳細敘述清楚說明本案之精神，任何所屬技術領域中具有通常知識者在瞭解本案之實施例後，當可由本案所教示之技術，加以改變及修飾，其並不脫離本案之精神與範圍。

本文之用語只為描述特定實施例，而無意為本案之限制。單數形式如“一”、“這”、“此”、“本”以及“該”，如本文所用，同樣也包含複數形式。

關於本文中所使用之『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。關於本文中所使用之用詞（terms），除有特別註明外，通常具有每個用詞使用在此領域中、在本案之內容中與特殊內容中的平常意義。某些用以描述本案之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本案之描述上額外的引導。

第1圖為根據本案一些實施例繪示的畫素驅動裝置100之電路方塊示意圖。在一些實施例中，如第1圖所示，畫素驅動裝置100包含驅動電晶體DT1、第一電晶體T1、第二電晶體T2、驅動電路110及控制電路120。在一些實施例中，顯示裝置(圖中未示)包含複數個畫素。每一個畫素包含至少一畫素驅動裝置100。

在一些實施例中，請參閱第1圖，並請以圖示中元件的上方及右方起算為第一端，發光元件L包含第一端及第二端，發光元件L之第一端接收電源供應電壓VDD。驅動電晶體DT1包含第一端、第二端及控制端。驅動電晶體DT1之第一端耦接到發光元件L之第二端。驅動電晶體DT1之第二端接收電源供應電壓VSS。驅動電路110耦接於驅動電晶體DT1之控制端及第一電晶體T1之第二端。驅動電晶體DT1用以控制發光元件L發光。

此外，第一電晶體T1耦接於驅動電晶體DT1。第一電晶體T1包含第一端、第二端及控制端。第一電晶體T1之第一端耦接於驅動電晶體DT1之第二端。第二電晶體T2耦接於驅動電晶體DT1及第一電晶體T1。第二電晶體T2包含第一端、第二端及控制端。第二電晶體T2之第一端耦接於驅動電晶體DT1之第二端及第一電晶體T1之控制端。

另外，驅動電路110耦接於驅動電晶體DT1及第一電晶體T1。驅動電路110耦接於驅動電晶體DT1之控制端及第一電晶體T1之第二端。控制電路120耦接於第一電晶體T1之控制端。

在一些實施例中，驅動電路110用以接收複數個控制訊號(圖式中第一控制訊號S1及第三控制訊號S3)、參考電壓V_REF 、第一電壓V_LED ，藉以控制驅動電晶體DT1。控制電路120用以接收掃描訊號V_SWEEP 及複數個控制訊號(圖式中第一控制訊號S1、第二控制訊號S2及第三控制訊號S3)、參考電壓V_REF 、第一電壓V_LED 及資料電壓V_DATA ，藉以控制第一電晶體T1。資料電壓V_DATA 由資料線給予畫素驅動裝置100。

在一些實施例中，為使第1圖之畫素驅動裝置100的操作易於理解，請一併參閱第2圖，第2圖為根據本案一些實施例繪示的畫素驅動裝置之訊號時序示意圖。驅動電路110及控制電路120於第一階段I1根據複數個控制訊號(圖式中第一控制訊號S1、第二控制訊號S2及第三控制訊號S3)進行重置。驅動電路110及控制電路120於第二階段I2根據複數個控制訊號(圖式中第一控制訊號S1、第二控制訊號S2及第三控制訊號S3)進行補償。控制電路於第三階段I3根據掃描訊號V_SWEEP 導通第一電晶體T1，以使驅動電路110於驅動電晶體DT1之控制端及驅動電晶體DT1之一端產生驅動壓差。驅動電晶體DT1根據驅動壓差輸出電流至發光元件L。在一些實施例中，發光元件L包含微發光二極體(mini LED)。

在一些實施例中，請參閱第1圖，驅動電路110包含第一電容C1、第二電容C2、第三電晶體T3及第四電晶體T4、第一節點N1及第二節點N2。第一電容C1包含第一端及第二端。第一電容C1之第一端耦接於第一節點N1。第二電容C2包含第一端及第二端。第二電容C2之第一端耦接於第一電容C1之第二端及第二節點N2。第二電容C2之第二端用以接收參考電壓V_REF 。驅動電晶體DT1之控制端耦接於第一節點N1。第一電晶體T1之第二端耦接於第二節點N2。

此外，第三電晶體T3包含第一端、第二端及控制端。第三電晶體T3之第一端用以接收第一電壓V_LED 。第三電晶體T3之第二端耦接於第一節點N1。第三電晶體T3之控制端根據複數個控制訊號其中一者導通(圖式中第三控制訊號S3)。

另外，第四電晶體T4包含第一端、第二端及控制端。第四電晶體T4之第一端耦接於第二節點N2。第四電晶體T4之第二端用以接收複數個控制訊號其中一者(圖式中第一控制訊號S1)。第四電晶體T4之控制端用以根據參考電壓V_REF 重置及補償第二節點N2。

在一些實施例中，請參閱第1圖，控制電路120包含第三電容C3、第五電晶體T5、第六電晶體T6、第七電晶體T7、第八電晶體T8、第九電晶體T9、第四節點N4及第五節點N5。第五電晶體T5包含第一端、第二端及控制端。第五電晶體T5之第一端耦接於第一電晶體T1之控制端及第三節點N3。第五電晶體T5之控制端用以接收掃描訊號V_SWEEP 。第三電容C3包含第一端及第二端。第三電容C3之第一端耦接於第五電晶體T5之第二端及第四節點N4。第三電容C3之第二端耦接於第五節點N5。

此外，第六電晶體T6包含第一端、第二端及控制端。第六電晶體T6之第二端用以接收複數個控制訊號其中一者(圖式中第一控制訊號S1)。第六電晶體T6之控制端用以根據參考電壓V_REF導通。第七電晶體T7包含第一端、第二端及控制端。第七電晶體T7之第一端耦接於第四節點N4。第七電晶體T7之第二端耦接於第六電晶體T6之第一端。第七電晶體T7之控制端根據第一電壓V_LED導通。

另外，第八電晶體T8包含第一端、第二端及控制端。第八電晶體T8之第一端用以接收資料電壓V_DATA。第八電晶體T8之第二端耦接於第五節點N5。第八電晶體T8之控制端用以接收複數個控制訊號其中一者(圖式中第二控制訊號S2)。第九電晶體T9包含第一端、第二端及控制端。第九電晶體T9之第一端耦接於第五節點N5。第九電晶體T9之第二端用以接收參考電壓V_REF。第九電晶體T9之控制端用以根據複數個控制訊號其中一者導通(圖式中第三控制訊號S3)。

在一些實施例中，第一電晶體T1之電晶體種類、第二電晶體T2之電晶體種類、第三電晶體T3之電晶體種類及第八電晶體T8之電晶體種類均相同。在一些實施例中，第一電晶體T1、第二電晶體T2、第三電晶體T3及第八電晶體T8為P型金屬氧化物半導體場效電晶體(P-type Metal-Oxide-Semiconductor Field-Effect Transistor,PMOS)。在一些實施例中，上述電晶體T4、T5、T6、T7、T9及DT1為N型金屬氧化物半導體場效電晶體(N-type Metal-Oxide-Semiconductor Field-Effect Transistor,NMOS)。

第3圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖。在一些實施例中，請參閱第2圖及第3圖，於第一階段I1中，第一控制訊號S1、第二控制訊號S2、第三控制訊號S3為低準位、參考電壓V_REF 及第一電壓V_LED 為高準位，驅動電路110根據第一控制訊號S1及第三控制訊號S3進行重置。控制電路120根據第一控制訊號S1及第二控制訊號S2進行重置。

在一些實施例中，第三控制訊號S3透過驅動電路110之第三電晶體T3對第一節點N1寫入第一電壓V_LED 之高準位V_H 。參考電壓V_REF 透過驅動電路110之第四電晶體T4對第二節點N2寫入第一控制訊號S1之低準位V_GL 。

此外，第二控制訊號S2透過控制電路120之第八電晶體T8對第五節點N5寫入資料訊號V_DATA 。參考電壓V_REF 透過控制電路120之第六電晶體T6以及第一電壓V_LED 透過控制電路120之第七電晶體T7對第四節點N4寫入第一控制訊號S1之低準位V_GL 。須說明的是，資料訊號V_DATA 之電壓大小會影響第一電晶體T1導通的時間以及驅動電流的大小。

此時，第一節點N1之電壓準位為高準位V_H 。第二節點N2之電壓準位為低準位V_GL 。第四節點N4之電壓準位V_GL 。第五節點N5為資料電壓V_DATA 。

第4圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖。在一些實施例中，請參閱第2圖及第4圖，於第二階段I2中，第二控制訊號S2及第三控制訊號S3維持低準位、參考電壓V_REF 及第一電壓V_LED 維持高準位，第一控制訊號S1從低準位V_GL 轉變為高準位V_GH ，驅動電路110根據第一控制訊號S1及第三控制訊號S3進行補償。控制電路120根據第一控制訊號S1及第二控制訊號S2進行補償。

在一些實施例中，參考電壓V_REF 透過驅動電路110之第四電晶體T4對第二節點N2進行補償。參考電壓V_REF 透過控制電路120之第六電晶體T6以及第一電壓V_LED 透過控制電路120之第七電晶體T7對第四節點N4進行補償。

此時，第一節點N1之電壓準位維持為高準位V_H 。第二節點N2之電壓準位為(V_REF -Vth_T4)，Vth_T4為第四電晶體T4之臨界電壓。第四節點N4之電壓準位為(V_REF -Vth_T6)，Vth_T6為第六電晶體T6之臨界電壓。第五節點N5維持為資料電壓V_DATA 。

第5圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖。在一些實施例中，請參閱第2圖及第5圖，於第三階段I3之第一子階段I31中，第一控制訊號S1、第二控制訊號S2、第三控制訊號S3及參考電壓V_REF 為高準位，第一電壓V_LED 為低準位，掃描訊號V_SWEEP 為鋸齒波形並逐漸抬升至時間點P1。第三控制訊號S3透過控制電路120之第九電晶體T9對第五節點N5寫入參考電壓V_REF 。此時，第三電容C3之第二端(即第四節點N4)對應第三電容C3之第一端(即第五節點N5)變化，因此，第四節點N4之電壓準位變更為(2V_REF -Vth_T6-V_DATA )。須說明的是，資料訊號V_DATA 之電壓值越大，第四節點N4之電壓準位越低。

此時，第一節點N1之電壓準位維持為高準位V_H 。第二節點N2之電壓準位為(V_REF -Vth_T4)。第四節點N4之電壓準位為(2V_REF -Vth_T6-V_DATA )。第五節點N5維持為參考電壓V_REF 。

第6圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖。在一些實施例中，請參閱第2圖及第6圖，於第三階段I3之第二子階段I32中，當掃描訊號V_SWEEP 逐漸抬升至時間點P1，控制電路120第三階段I3之第二子階段I32根據掃描訊號V_SWEEP 導通第一電晶體T1，以使驅動電路110於驅動電晶體DT1之控制端及第二端產生驅動壓差。驅動電晶體DT1根據驅動壓差輸出驅動電流Id至發光元件L。須說明的是，掃描訊號V_SWEEP 的時間點P1之位置不以圖式之實施例為限，並藉由第五電晶體T5於時間點P1導通來實現脈衝寬度調變(Pulse-width modulation, PWM)的驅動方式。換言之，第一子階段I31及第二子階段I32之時間長度也不以圖式之實施例為限。

在一些實施例中，控制電路120之第五電晶體T5根據掃描訊號V_SWEEP 導通，此時，第一電晶體T1根據第四節點N4之電壓準位導通。接著，第一電晶體T1導通後，驅動電晶體DT1根據驅動電晶體DT1之控制端及第二端之間的電壓差輸出驅動電流Id。

驅動電晶體DT1之控制端接收驅動電路110之第一節點N1之電壓準位，驅動電晶體DT1之第二端接收驅動電路110之第二節點N2之電壓準位。因此，驅動電晶體DT1之控制端及第二端之間的電壓差等同於第一電容C1之第一端及第一電容C2之第二端之間的差值。上述驅動電流Id之公式如下所示：

…式1

於式1中，Id為驅動電流，VGS為驅動電晶體DT1之控制端及第二端之電壓差，Vth為驅動電晶體DT1之臨界電壓。於第三階段I3之第二子階段I32中，驅動電晶體DT1之控制端之電位(VSS-V_REF +Vth_T4+V_H )，驅動電晶體DT1之第二端之電位為電源供應電壓VSS，將驅動電晶體DT1之控制端及第二端的電位代入式1中，可得出：

…式2

上述式2中，Vth_DT1為驅動電晶體DT1之臨界電壓。此處驅動電晶體DT1之臨界電壓及第四電晶體T4之臨界電壓相同。因此，第四電晶體T4之臨界電壓與驅動電晶體DT1之臨界電壓可互相抵消，將式2改寫如下：

…式3

因此，本案之畫素驅動裝置100之驅動電流Id之電流大小取決於第一電壓V_LED 之高準位V_H 及參考電壓V_REF 之差值。

須說明的是，本案之電路架構採取於第三階段I3之驅動方式可避免於畫素驅動裝置100在全黑畫面狀態時產生閃爍或非預期發光情況。

第7圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖。在一些實施例中，請參閱第2圖及第7圖，於第四階段I4中，第一控制訊號S1及第二控制訊號S2維持高準位，掃描訊號V_SWEEP 、參考電壓V_REF 及第一電壓V_LED 為低準位以及第三控制訊號S3變更為低準位。此時，第三控制訊號S3透過第二電晶體T2對第三節點N3寫入電源供應電壓VSS，以及第三控制訊號S3透過驅動電路110之第三電晶體T3對第一節點N1寫入第一電壓V_LED 之低準位V_L ，藉此關閉驅動電晶體DT1。

在一些實施例中，上述控制電路120之設計優勢在於增加第一電晶體T1之閘極與第一電晶體T1之源極之間的跨壓，得以更快導通第一電晶體T1，進而能更精準控制灰階。

在一些實施例中，上述第五電晶體T5之電路架構優勢在於補償第五電晶體T5之臨界電壓並改善臨界電壓變異性，進一步減少控制訊號線及電晶體之數量。

在一些實施例中，本案實施例之電路架構優勢在於補償電源供應電壓VSS之電流對阻抗曲線及驅動電晶體DT1之臨界電壓之變異性。

在一些實施例中，本案實施例之電路架構優勢在於減少發光路徑(意指電源供應電壓VDD經驅動電晶體DT1連接至電源供應電壓VSS之間的路徑)上的電晶體數量，得以降低電源供應電壓VDD及電源供應電壓VSS之間的電壓，進而降低功率消耗。

依據前述實施例，本案提供一種畫素驅動裝置，藉由本案實施例之電路架構，縮短發光元件之開啟時間以更精準控制灰階，以及降低電路功率消耗。

雖然本案以詳細之實施例揭露如上，然而本案並不排除其他可行之實施態樣。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準，而非受於前述實施例之限制。

對本領域技術人員而言，在不脫離本案之精神和範圍內，當可對本案作各種之更動與潤飾。基於前述實施例，所有對本案所作的更動與潤飾，亦涵蓋於本案之保護範圍內。

100:畫素驅動裝置 110:驅動電路 120:控制電路 DT1, T1~T9:電晶體 C1~C3:電容 N1~N5:節點 VDD, VSS:電源供應電壓 V_SWEEP :掃描訊號 V_REF :參考電壓 V_LED :第一電壓 V_DATA :資料電壓 S1~S3:控制訊號 L:發光元件 P1:時間點 I1~I4:階段 I31~I32:子階段 V_GH , V_H , V_{SWEEP_H} :高準位 V_GL , V_L , V_{SWEEP_L} :低準位 Id:驅動電流

參照後續段落中的實施方式以及下列圖式，當可更佳地理解本案的內容：第1圖為根據本案一些實施例繪示的畫素驅動裝置之電路方塊示意圖；第2圖為根據本案一些實施例繪示的畫素驅動裝置之訊號時序示意圖；第3圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖；第4圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖；第5圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖；第6圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖；以及第7圖為根據本案一些實施例繪示的畫素驅動裝置之電路狀態示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:畫素驅動裝置

110:驅動電路

120:控制電路

DT1,T1~T9:電晶體

C1~C3:電容

N1~N5:節點

VDD,VSS:電源供應電壓

V_SWEEP :掃描訊號

V_REF :參考電壓

V_LED :第一電壓

V_DATA :資料電壓

S1~S3:控制訊號

L:發光元件

Claims

一種畫素驅動裝置，包含：一驅動電晶體；一第一電晶體，耦接於該驅動電晶體；一第二電晶體，耦接於該驅動電晶體及該第一電晶體；一驅動電路，耦接於該驅動電晶體之一控制端及該第一電晶體，並用以接收複數個控制訊號，藉以控制該驅動電晶體；一控制電路，耦接於該第一電晶體之一控制端，並用以接收一掃描訊號及該些控制訊號，藉以控制該第一電晶體；其中該驅動電路及該控制電路於一第一階段根據該些控制訊號進行重置，其中該驅動電路及該控制電路於一第二階段根據該些控制訊號進行補償，其中該控制電路於一第三階段根據該掃描訊號導通該第一電晶體，以使該驅動電路於該驅動電晶體之該控制端及一端產生一驅動壓差，該驅動電晶體根據該驅動壓差輸出一電流至一發光元件。
如請求項1所述之畫素驅動裝置，其中該驅動電晶體包含一第一端、一第二端及該控制端，其中該第一電晶體包含一第一端、一第二端及該控制端，其中該第二電晶體包含一第一端、一第二端及一控制端，其中該驅動電路耦接於該驅動電晶體之該控制端及該第一電晶體之該第二端，其中該第二電晶體耦接於該驅動電晶體之該第二端及該第一電晶體之該控制端。
如請求項2所述之畫素驅動裝置，其中該驅動電路包含一第一電容及一第二電容，其中該第一電容包含一第一端及一第二端，其中該第一電容之該第一端耦接於一第一節點，其中該第二電容包含一第一端及一第二端，其中該第二電容之該第一端耦接於該第一電容之該第二端及一第二節點，其中該第二電容之該第二端用以接收一參考電壓，其中該驅動電晶體之該控制端耦接於該第一節點，其中該第一電晶體之該第二端耦接於該第二節點。
如請求項3所述之畫素驅動裝置，其中該驅動電路包含一第三電晶體及一第四電晶體，其中該第三電晶體包含一第一端、一第二端及一控制端，其中該第三電晶體之該第一端用以接收一第一電壓，其中該第三電晶體之該第二端耦接於該第一節點，其中該第三電晶體之該控制端根據該些控制訊號其中一者導通，其中該第四電晶體包含一第一端、一第二端及一控制端，其中該第四電晶體之該第一端耦接於該第二節點，其中該第四電晶體之該第二端用以接收該些控制訊號其中一者，其中該第四電晶體之該控制端用以根據該參考電壓重置及補償該第二節點。
如請求項4所述之畫素驅動裝置，其中該控制電路包含一第五電晶體及一第三電容，其中該第五電晶體包含一第一端、一第二端及一控制端，其中該第五電晶體之該第一端耦接於該第一電晶體之該控制端及一第三節點，其中該第五電晶體之該控制端用以接收該掃描訊號，其中該第三電容包含一第一端及一第二端，其中該第三電容之該第一端耦接於該第五電晶體之該第二端及一第四節點，其中該第三電容之該第二端耦接於一第五節點。
如請求項5所述之畫素驅動裝置，其中該控制電路包含一第六電晶體及一第七電晶體，其中該第六電晶體包含一第一端、一第二端及一控制端，其中該第六電晶體之該第二端用以接收該些控制訊號其中一者，其中該第六電晶體之該控制端用以根據該參考電壓導通，其中該第七電晶體包含一第一端、一第二端及一控制端，其中該第七電晶體之該第一端耦接於該第四節點，其中該第七電晶體之該第二端耦接於該第六電晶體之該第一端，其中該第七電晶體之該控制端根據該第一電壓導通。
如請求項6所述之畫素驅動裝置，其中該控制電路包含一第八電晶體及一第九電晶體，其中該第八電晶體包含一第一端、一第二端及一控制端，其中該第八電晶體之該第一端用以接收一資料電壓，其中該第八電晶體之該第二端耦接於該第五節點，其中該第八電晶體之該控制端用以接收該些控制訊號其中一者，其中該第九電晶體包含一第一端、一第二端及一控制端，其中該第九電晶體之該第一端耦接於該第五節點，其中該第九電晶體之該第二端用以接收該參考電壓，其中該第九電晶體之該控制端用以根據該些控制訊號其中一者導通。
如請求項7所述之畫素驅動裝置，其中該第一電晶體之電晶體種類、該第二電晶體之電晶體種類、該第三電晶體之電晶體種類及該第八電晶體之電晶體種類均相同。
如請求項8所述之畫素驅動裝置，其中該驅動電晶體之臨界電壓及該第四電晶體之臨界電壓相同。
如請求項1所述之畫素驅動裝置，其中該掃描訊號包含鋸齒波形。