TW202147918A

TW202147918A - 畫素電路

Info

Publication number: TW202147918A
Application number: TW109142175A
Authority: TW
Inventors: 林志隆; 廖威勝; 鄧名揚; 李明賢; 吳佳恩
Original assignee: 友達光電股份有限公司; 國立成功大學
Priority date: 2020-06-10
Filing date: 2020-12-01
Publication date: 2021-12-16
Also published as: TWI765627B; TW202147290A; TW202147289A; TWI762212B; TW202147286A; TWI749958B; TWI754478B; TW202147288A; TW202147285A; TWI762137B; TWI742968B; TW202147284A; TWI742967B

Abstract

畫素電路，包括第一發光二極體及第二發光二極體、第一開關及第二開關、第一電晶體及第二電晶體，重置補償電路、第一脈寬調變電路及第二脈寬調變電路。第一開關及第二開關接收發光訊號以分別驅動第一及第二發光二極體。第一電晶體串接於第一發光二極體與第一開關。第二電晶體串接於第二發光二極體與第二開關。重置補償電路耦接第一電晶體的控制端及第二電晶體的控制端。第一及第二脈寬調變電路分別耦接第一及第二電晶體的控制端。第一及第二脈寬調變電路分別依據第一及第二資料訊號以調整第一及第二發光二極體的顯示時間長度。

Description

畫素電路

本發明是有關於一種電路，且特別是有關於一種畫素電路。

傳統的畫素電路中，發光二極體會被串接電晶體所提供的電流驅動而發光，而該電晶體則可接收資料訊號的控制來調整電流，藉此調整發光二極體的顯示亮度。但資料訊號的擺幅往往會導致畫素電路中的一個或多個電晶體偏離預設的工作電壓準位，也就導致了發光二極體的顯示亮度與資料訊號所對應的顯示亮度之間的偏差。

為了改善畫素電路，通常的做法是加大畫素電路的操作電壓與接地電壓之間的電壓差，藉此改善畫素電路的電壓範圍（voltage headroom）。但加大的操作電壓又會造成畫素電路的消耗功率增加，不利於畫素電路的應用。

本發明提供一種畫素電路，其利用資料訊號來調整畫素電路的顯示時間長度。

本發明的畫素電路包括第一發光二極體及第二發光二極體、第一開關及第二開關、第一電晶體及第二電晶體，重置補償電路、第一脈寬調變電路及第二脈寬調變電路。第一開關及第二開關接收發光訊號以分別驅動第一及第二發光二極體。第一電晶體串接於第一發光二極體與第一開關。第二電晶體串接於第二發光二極體與第二開關。重置補償電路耦接第一電晶體的控制端及第二電晶體的控制端。第一及第二脈寬調變電路分別耦接第一及第二電晶體的控制端。第一及第二脈寬調變電路分別依據第一及第二資料訊號以調整第一及第二發光二極體的顯示時間長度。

基於上述，畫素電路可在不需增加畫素電路的電壓範圍的情況下，有效避免畫素電路1的功耗上升。另一方面，畫素電路可透過共用重置電路來降低電路元件以及訊號線的數量，進而降低畫素電路的製造成本。

圖1為本發明實施例一畫素電路1的示意圖。畫素電路1包括發光二極體（light emitting diode, LED）D1、D2、開關SW1、SW2、電晶體T1、T2、脈寬調變電路10、11及重置補償電路12。發光二極體D1、開關SW1及電晶體T1互相串接於驅動高電壓VDD及驅動低電壓VSS之間，發光二極體D2、開關SW2及電晶體T2互相串接於驅動高電壓VDD及驅動低電壓VSS之間。開關SW1、SW2可接收發光訊號EM來分別驅動發光二極體D1、D2。脈寬調變電路10可依據資料訊號Vdata1來控制電晶體T1的致能或禁能，脈寬調變電路20可依據資料訊號Vdata2來控制電晶體T2的致能或禁能。因此，畫素電路1可透過脈寬調變電路10、11來分別調整發光二極體的顯示時間長度，以調整畫素電路1所顯示的灰階值。

詳細而言，發光二極體D1的第一端接收驅動高電壓VDD，開關SW1的第一端耦接發光二極體D1的第二端，開關SW1的第二端耦接電晶體T1的第一端，電晶體T1的第二端接收驅動低電壓VSS，開關SW1接收發光訊號EM的控制以導通或斷開其第一端與第二端之間的連接。發光二極體D2的第一端接收驅動高電壓VDD，開關SW2的第一端耦接發光二極體D2的第二端，開關SW2的第二端耦接電晶體T2的第一端，電晶體T2的第二端接收驅動低電壓VSS，開關SW2接收發光訊號EM的控制以導通或斷開其第一端與第二端之間的連接。開關SW1、SW2可依據發光訊號EM來提供電流以驅動發光二極體D1、D2。電晶體T1、T2可依據脈寬調變電路10、11的控制來調整發光二極體D1、D2的顯示時間長度。

發光二極體D1、D2可例如但非僅限於有機發光二極體(organic light emitting diode，OLED)、次毫米發光二極體(mini LED)、微發光二極體(micro LED)或量子點發光二極體(quantum dot, QD，可例如為QLED、QDLED)，螢光(fluorescence)、磷光(phosphor)等其他適合之材料，其上述材料的任意排列組合。

脈寬調變電路10透過重置補償電路12耦接於電晶體T1的控制端，脈寬調變電路10可接收資料訊號Vdata1，並依據資料訊號Vdata1的電壓值進行脈寬調變（pulse width modulation），脈寬調變電路10並以脈寬調變後的資料訊號Vdata1來控制電晶體T1的導通或截止。脈寬調變電路11耦接於電晶體T2的控制端，脈寬調變電路11可接收資料訊號Vdata2，並依據資料訊號Vdata2的電壓值進行脈寬調變，脈寬調變電路11並以脈寬調變後的資料訊號Vdata2來控制電晶體T2的導通或截止。如此一來，脈寬調變電路10、11可分別依據資料訊號Vdata1、Vdata2來控制電晶體T1、T2的導通時間，據此調整發光二極體D1、D2的顯示時間長度。

進一步，重置補償電路12耦接於電晶體T1、T2的控制端以及脈寬調變電路10。重置補償電路12可重置電晶體T1、T2的控制端的電壓。另外，等化開關12可用來等化電晶體T1、T2控制端上的電壓，進而使脈寬調變電路10、11在控制電晶體T1、T2為致能時，電晶體T1、T2是接收到相同或相近的電壓準位而被致能。如此一來，發光二極體D1、D2所接收到的電流可被電晶體T1、T2控制為相同或相近，進而排除由於電晶體T1、T2兩者於控制端所接收到的電壓偏差，所導致發光二極體D1、D2的亮度誤差。

簡言之，畫素電路1可依據資料訊號Vdata1、Vdata2來分別控制發光二極體D1、D2的顯示時間長度，藉以調整顯示灰階值。因此，畫素電路1可在不需增加畫素電路1的電壓範圍（voltage headroom）的情況下，有效避免畫素電路1的功耗上升。另一方面，畫素電路1可共用重置電路12，故畫素電路1中電路元件以及訊號線的數量可被有效降低，進而降低畫素電路1的製造成本。

圖2A為本發明一畫素電路2的示意圖。畫素電路2包含發光二極體D1、D2、開關SW1、SW2、電晶體T1、T2、脈寬調變電路20、21及等化開關22。發光二極體D1、開關SW1及電晶體T1互相串接於驅動高電壓VDD及驅動低電壓VSS之間，發光二極體D2、開關SW2及電晶體T2互相串接於驅動高電壓VDD及驅動低電壓VSS之間。脈寬調變電路20透過重置補償電路22耦接於電晶體T1的控制端，脈寬調變電路21耦接於電晶體T2的控制端。脈寬調變電路22耦接於電晶體T1、T2的控制端。大致而言，脈寬調變電路20可依據資料訊號Vdata1來控制電晶體T1的導通或截止，以調整發光二極體D1的顯示時間長度，脈寬調變電路21可依據資料訊號Vdata2來控制電晶體T2的導通或截止，以調整發光二極體D2的顯示時間長度。

詳細而言，開關SW1可包含例如為電晶體T15，電晶體T15的第一端耦接於發光二極體D1的第二端，電晶體T15的第二端耦接於電晶體T1的第一端，電晶體T15的控制端接收發光訊號EM。開關SW2可包含例如為電晶體T16，電晶體T16的第一端耦接於發光二極體D2的第二端，電晶體T16的第二端耦接於電晶體T2的第一端，電晶體T16的控制端接收發光訊號EM。如此一來，開關SW1、SW2可依據發光訊號來導通或斷開其第一端與第二端之間的連接，以提供電流來驅動發光二極體D1、D2。

脈寬調變電路20間接耦接電晶體T1的控制端，脈寬調變電路20透過重置補償電路22耦接電晶體T1的控制端。脈寬調變電路20可接收斜坡訊號Vsweep及資料訊號Vdata1，脈寬調變電路20可依據斜坡訊號Vsweep及資料訊號Vdata1來控制電晶體T1為被致能或被禁能的。脈寬調變電路20可依據斜坡訊號Vsweep及資料訊號Vdata1的總和來控制電晶體T1。因此，脈寬調變電路20可對資料訊號Vdata1進行脈寬調變，依據資料訊號Vdata1的電壓值來控制電晶體T1的致能時間，進而調整發光二極體D1的顯示時間長度。

脈寬調變電路21耦接電晶體T2的控制端。脈寬調變電路21接收斜坡訊號Vsweep及資料訊號Vdata2，脈寬調變電路21可依據斜坡訊號Vsweep及資料訊號Vdata2來控制電晶體T2為被致能或被禁能的。脈寬調變電路21可依據斜坡訊號Vsweep及資料訊號Vdata2的總和來控制電晶體T2。因此，脈寬調變電路21可對資料訊號Vdata2進行脈寬調變，依據資料訊號Vdata2的電壓值來控制電晶體T2的致能時間，進而調整發光二極體D2的顯示時間長度。

重置補償電路22耦接電晶體T1、T2的控制端及脈寬調變電路20、21。重置補償電路22可重置電晶體T1、T2控制端的電壓。另外，重置補償電路22可在電晶體T1、T2被致能時，提供相同或相近的電壓值來致能電晶體T1、T2，使發光二極體D1、D2接收到的驅動電流值為相同或相近的，進而排除控制端電壓差所導致的亮度偏差。進一步，重置補償電路22還可依據電晶體T1的閾值電壓來補償提供到電晶體T1、T2控制端的電壓，使補償電晶體T1、T2所提供的電流可免於電晶體T1、T2的製程變異所影響。

更具體而言，脈寬調變電路20包括電晶體T3、T5～T7及電容C1。電晶體T3的第一端耦接節點N2，電晶體T3的第一端透過節點N2間接耦接電晶體T1的控制端，電晶體T3的控制端耦接節點N3，電晶體T3的第二端接收參考電壓Vref2。電晶體T5的第一端接收斜坡訊號Vsweep，電晶體T5的控制端接收控制訊號S10，電晶體T5的第二端耦接節點N3及電晶體T3的控制端。電晶體T6的第一端耦接節點N3、電晶體T5的第二端及電晶體T3的控制端，電晶體T6的控制端接收控制訊號S11，電晶體T7的第一端耦接電晶體T6的第二端，電晶體T7的控制端耦接電晶體T7的第一端，電晶體T7的第二端接收資料訊號Vdata1。電容C1的第一端接收斜坡訊號Vsweep，電容C1的第二端耦接節點N3及電晶體T3的控制端。

脈寬調變電路21包括電晶體T4、T8～T10及電容C2。電晶體T4的第一端耦接電晶體T2的控制端，電晶體T4的控制端耦接節點N5，電晶體T4的第二端接收控制訊號S2。電晶體T8的第一端接收斜坡訊號Vsweep，電晶體T8的控制端接收控制訊號S11，電晶體T8的第二端耦接節點N5及電晶體T4的控制端。電晶體T9的第一端耦接節點N5、電晶體T8的第二端及電晶體T4的控制端，電晶體T9的控制端接收控制訊號S12，電晶體T10的第一端耦接電晶體T9的第二端，電晶體T10的控制端耦接電晶體T10的第一端，電晶體T10的第二端接收資料訊號Vdata2。電容C2的第一端接收斜坡訊號Vsweep，電容C1的第二端耦接節點N5及電晶體T4的控制端。

重置補償電路22包括電晶體T11～T14及電容C3～C5。電容C3的第一端接收驅動低電壓VSS，電容C3的第二端耦接節點N2。電容C4的第一端耦接電容C3的第二端，電容C4的第二端耦接電晶體T1的控制端。電容C5的第一端耦接電晶體T2的的控制端，電容C5的第二端耦接電晶體T2的第二端。電晶體T11耦接於電容C3及電容C4之間的節點N2。電晶體T11的第一端接收參考電壓Vref1，電晶體T11的第二端耦接節點N2，電晶體T11的控制端接收控制訊號S13。電晶體T12的第一端接收斜坡訊號Vsweep，電晶體T12的第二端耦接節點N1及電晶體T1的控制端，電晶體T12的控制端接收控制訊號S11。電晶體T13的第一端耦接節點N1及電晶體T1的控制端，電晶體T13的第二端耦接電晶體T1的第一端，電晶體T13的控制端接收控制訊號S12。電晶體T14的第一端耦接該電晶體T1的控制端，電晶體T14的第二端耦接電晶體T2的控制端，電晶體T14的控制端接收控制訊號S2。

圖2B為本發明實施例一畫素電路2的操作波型示意圖。圖2B中繪示了控制訊號S10～S13、S2、發光訊號EM及斜坡訊號Vsweep在時間區間TP1～TP5中的電壓波型，接下來請共同參考圖2A、2B來理解下方關於畫素電路2的操作說明。

在時間區間TP1中，控制訊號S10為第一邏輯電壓準位（例如為高電壓準位），控制訊號S11～S13、S2為第二邏輯電壓準位（例如為低電壓準位），發光訊號EM為第二邏輯電壓準位（例如為低電壓準位），斜坡訊號Vsweep為電壓準位V1。節點N2、N3的電壓準位VN2、VN3可為： VN2 = Vref2 VN3 = V1

控制訊號S10所控制的電晶體T5可被致能而導通，並將電壓準位V1提供至節點N3。進一步，電晶體T3被節點N3的電壓準位VN3致能而導通，並將參考電壓Vref2提供至節點N2。

在時間區間TP2中，控制訊號S11為第一邏輯電壓準位（例如為高電壓準位），控制訊號S10、S12、S13、S2為第二邏輯電壓準位（例如為低電壓準位），發光訊號EM為第二邏輯電壓準位（例如為低電壓準位），斜坡訊號Vsweep為電壓準位V1。控制訊號S11所控制的電晶體T6、T9、T12可被致能而導通。節點N1、N2、N3、N4、N5的電壓準位VN1、VN2、VN3、VN4、VN5可為： VN1 = VN5 = V1 VN2 = Vref2 VN3 = Vdata1 + Vth7 VN4 = V2 其中V2為控制訊號S2的低電壓準位，Vth7為電晶體T7的閾值電壓。針對節點N1而言，電晶體T12被控制訊號S11致能而導通，使得在電壓準位V1的斜坡訊號Vsweep可被提供至節點N1。針對節點N3而言，電晶體T6可被控制訊號S11致能而導通，使電容C1第二端透過電晶體T6、T7進行放電，直到電晶體T7的控制端與第二端之間的電壓差值等於電晶體T7本身的閾值電壓，因此，節點N3的電壓準位VN3可等於資料訊號Vdata1與閾值電壓Vth7的總和。進一步，電晶體T3可被節點N3的電壓準位VN3致能而導通，參考電壓Vref2因而被提供至節點N2。針對節點N5而言，電晶體T10被控制訊號S11致能而導通，斜坡訊號Vsweep的電壓準位V1被提供至節點N5。而電晶體T4可被節點N5的電壓準位VN5致能而導通，使控制訊號S2的電壓準位V2透過電晶體T4被提供至節點N4。

因此，在時間區間TP1、TP2後，電容C1～C5的端電壓可被重置。另外，脈寬調變電路20中的脈寬調變電路20可將資料訊號Vdata1的電壓資訊及電晶體T7的閾值電壓Vth7儲存在節點N3。

在時間區間TP3中，控制訊號S12、S2為第一邏輯電壓準位（例如為高電壓準位），控制訊號S10、S11、S13為第二邏輯電壓準位（例如為低電壓準位），發光訊號EM為第二邏輯電壓準位（例如為低電壓準位），斜坡訊號Vsweep為電壓準位V1。節點N1、N2、N3、N4、N5的電壓準位VN1、VN2、VN3、VN4、VN5可為： VN1 = VN4 = VSS + Vth1 VN2 = Vref2 VN3 = Vdata1 + Vth7 VN5 = Vdata2 + Vth10 其中Vth1、Vth10分別為電晶體T1、T10的閾值電壓。詳細而言，節點N2、N3的電壓準位VN2、VN3維持不變。而針對節點N1的電壓準位VN1而言，電晶體T13被控制訊號S12致能而導通。由於在時間區間TP3起始時，節點N1的電壓準位VN1仍然保持為斜坡訊號Vsweep的電壓準位V1，而隨著電晶體T13的導通，節點N1的電壓準位VN1亦可控制電晶體T1致能而導通，使節點N1透過可透過被致能的電晶體T13、T1對驅動低電壓VSS來放電，直到電晶體T1的控制端與第二端之間的電壓差等於電晶體T1本身的閾值電壓Vth1。針對節點N4而言，重置補償電路的電晶體T14可被控制訊號S2致能而導通，使節點N1、N4的電壓準位VN1、VN4為相同或相近的電壓準位。針對節點N5而言，電晶體T9可被控制訊號S12致能而導通，使電容C2的第二端透過電晶體T9、T10進行放電，直到電晶體T10的控制端與第二端之間的電壓差值等於電晶體T10本身的閾值電壓。

因此，在時間區間TP3中，脈衝調變電路21可將資料訊號Vdata2的電壓資料及電晶體T10的閾值電壓Vth10儲存在節點N5。另一方面，重置補償電路22可等化電晶體T1、T2的控制端電壓，並將將電晶體T1的閾值電壓Vth1儲存在節點N1、N2。

在時間區間TP4中，控制訊號S13、S2為第一邏輯電壓準位（例如為高電壓準位），控制訊號S10～S12為第二邏輯電壓準位（例如為低電壓準位），發光訊號EM為第二邏輯電壓準位（例如為低電壓準位），斜坡訊號Vsweep可由電壓準位V1被下拉電壓差值dV後，斜坡訊號Vsweep再以預設的斜率漸增。節點N1、N2、N3、N4、N5的電壓準位VN1、VN2、VN3、VN4、VN5可為： VN1 = VN4 = VSS + Vth1 +

(Vref1 – Vref2) VN2 = Vref1 VN3 = Vdata1 + Vth7 - dV VN5 = Vdata2 + Vth10 - dV 其中CV4、CV5分別為電容C4、C5的電容值。針對節點N1、N2、N4而言，在時間區間TP4起始時，重置補償電路22的電晶體T14保持為導通。另外，由於連接節點N1、N4的電晶體T4、T11、T12皆被禁能而截止，使得電容C4、C5為互相串接於參考電壓Vref1及驅動低電壓VSS之間，而電容C4、C5之間的節點N1、N4為浮接（floating）。隨著控制訊號S13致能電晶體T11，節點N2的電壓準位VN2由參考電壓Vref2改變為參考電壓Vref1。如此一來，電壓準位VN2的電壓變化量（也就是Vref1 – Vref2）也會導致串接電容C4、C5之間耦接的節點N1、N4產生電荷重分配（charge redistribution）。而針對節點N3、N5的電壓準位VN3、VN5而言，隨著斜坡訊號Vsweep被下拉電壓差值dV，節點N3、N5的電壓準位VN3、VN5也被下拉了同樣的電壓差值dV。

在時間區間TP5中，控制訊號S10～S13、S2為第二邏輯電壓準位（例如為低電壓準位），發光訊號EM為第一邏輯電壓準位（例如為高電壓準位），斜坡訊號Vsweep以預設斜率漸增。

在時間區間TP5起始時，開關SW1、SW2可被發光訊號EM控制而導通，電晶體T1、T2可分別被電壓準位VN1、VN4致能而導通。故發光二極體D1、D2可接收電流並進行顯示。

詳細而言，當電晶體T1被電壓準位VN1致能時，電晶體T1可依據控制端電壓與第二端之間的電壓差再減去電晶體T1本身的閾值電壓Vth1來提供電流至發光二極體D1。由於節點N1的電壓準位VN1中包含有驅動低電壓VSS及閾值電壓Vth1的電壓資訊，因此，電晶體T1的控制端電壓與電晶體T1的第二端電壓相減所產生的電壓差，可較佳地消去關於驅動低電壓VSS的電壓資訊，再將電晶體T1的控制端與第二端之間的電壓差減去電晶體T1本身的閾值電壓Vth1之後，電晶體T1所提供的電流可獨立於驅動低電壓VSS及電晶體T1本身的閾值電壓Vth1。相似地，節點N4的電壓準位VN4亦包含有驅動低電壓VSS及閾值電壓Vth1的電壓資訊。因此，電晶體T2所提供的電流可獨立於驅動低電壓VSS及電晶體T2本身的閾值電壓Vth2，只要電晶體T1、T2為匹配的電晶體即可。更具體而言，重置補償電路22可提供經補償的電壓至電晶體T1、T2的控制端，以針對走線阻抗對驅動低電壓VSS所產生的壓降進行補償，並針對製程變異對電晶體T1、T2所帶來的閾值電壓Vth2變異進行補償，以於發光二極體D1、D2顯示時排除非理想因素。

接著，在時間區間TP5起始之後，由於重置補償電路22的電晶體T14被控制訊號S2禁能而截止，故脈寬調變電路20、21控制電晶體T1、T2控制端電壓的操作可為互相獨立。脈寬調變電路20可依據斜坡訊號Vsweep及資料訊號Vdata1來控制電晶體T1何時為被禁能而截止。脈寬調變電路21可依據斜坡訊號Vsweep及資料訊號Vdata2來控制電晶體T2何時為被禁能而截止。

針對脈寬調變電路20而言，脈寬調變電路20中的電晶體T3在時間區間TP5起始時是被電壓準位VN3（也就是VN3 = Vdata1 + Vth7 – dV）禁能而截止。而隨著斜坡訊號Vsweep漸增，在時間區間TP5起始之後，當電晶體T3的控制端與第二端之間的壓差大於等於電晶體T3本身的閾值電壓Vth3時，電晶體T3可被電壓準位VN3致能而導通，參考訊號Vref2可透過電晶體T3被提供至節點N2，使電容C4的第一端由參考電壓Vref1改變為參考電壓Vref2，且於電容C4的第二端產生與電容C4第一端相同的電壓差值。如此一來，對應於電晶體T3的導通，電晶體T1可被電壓準位VN1禁能而截止，並停止發光二極體D1的顯示。

相似地，針對脈寬調變電路21而言，脈寬調變電路21中的電晶體T4在時間區間TP5起始時是被電壓準位VN5（也就是VN5 = Vdata2 + Vth10 – dV）禁能而截止。而隨著斜坡訊號Vsweep增加，在時間區間TP5起始之後，當電晶體T4的控制端與第二端之間的壓差大於等於電晶體T4本身的閾值電壓Vth4時，電晶體T4可被導通，控制訊號S2的電壓準位V2可透過電晶體T4被提供至節點N4。如此一來，對應於電晶體T4的導通，電晶體T2可被電壓準位VN4禁能而截止，並停止發光二極體D2的顯示。

更具體而言，當資料訊號Vdata1、Vdata2的電壓值為相對高時，隨著斜坡訊號Vsweep的漸增，電晶體T3、T4會較快被電壓準位VN3、VN5導通以禁能電晶體T1、T2，使發光二極體D1、D2可分別具有相對短的顯示時間長度。反之亦然，當資料訊號Vdata1、Vdata2的電壓值為相對低時，發光二極體D1、D2可分別具有相對長的顯示時間長度。如此一來，脈寬調變電路20可依據資料訊號Vdata1的電壓值來調整電晶體T1何時導通或截止，進而調整發光二極體D1的顯示時間長度。脈寬調變電路21可依據資料訊號Vdata2的電壓值來調整電晶體T2何時導通或截止，進而調整發光二極體D2的顯示時間長度。因此，畫素電路2可透過對資料訊號Vdata1、Vdata2進行脈寬調變的方式來調整發光二極體D1、D2所顯示的灰階值。

整體而言，畫素電路2透過共用重置補償電路22可節省畫素電路2的製造成本。透過畫素電路2整體的結構可改善走線阻抗所產生的電壓偏差、針對驅動電晶體的閾值電壓進行補償，避免製程變異對畫素電路所產生的電流或亮度產生變異。另一方面，畫素電路2可等化電晶體T1、T2控制端的電壓，發光二極體D1、D2被相同或相近的電流所驅動，進而排除由於控制電壓偏差所導致的亮度誤差。

圖3為本發明實施例一顯示裝置3的部分示意圖。顯示裝置3包含例如為圖1、2A中所繪示的畫素電路1/2，畫素電路1/2可於顯示裝置3中以陣列形式排列。顯示裝置3可提供控制訊號S1[n]、S2[n]、發光訊號EM[n]、斜坡訊號Vsweep[n]至第n列的畫素電路1/2，畫素電路1/2可依據需求來設置走線，來取得所需要的控制訊號。關於畫素電路1/2的操作細節，請參考上方相關段落，於此不另贅述。

綜上所述，本發明的每個畫素電路中可包含至少兩個發光二極體，該些發光二極體可共用重置補償電路，降低畫素電路的製造成本。透過畫素電路整體的結構可改善走線阻抗所產生的電壓偏差、針對驅動電晶體的閾值電壓進行補償，避免製程變異對畫素電路所產生的電流或亮度產生變異。另一方面，畫素電路可提供經等化的電壓，使發光二極體被相同或相近的電流所驅動，進而排除由於控制電壓偏差所導致的亮度誤差。

1、2:畫素電路 3:顯示裝置 10、11、20、21:脈寬調變電路 12、22:重置補償電路 C1～C5:電容 D1、D2:發光二極體 dV:電壓差值 EM、EM[n]～EM[n+3]:發光訊號 N1～N5:節點 S10～S13、S1[n]～S1[n+3]、S2、S2[n]～S2[n+3]:控制訊號 SW1、SW2:開關 T1、T2、T1～T16:電晶體 TP1～TP5:時間區間 V1、V2:電壓準位 Vdata1、Vdata2:資料訊號 VDD:驅動高電壓 Vref1、Vref2:參考電壓 VSS:驅動低電壓 Vsweep、Vsweep[n]、Vsweep[n+3]:斜坡訊號

圖1為本發明實施例一畫素電路的示意圖。圖2A為本發明一畫素電路的示意圖。圖2B為本發明實施例一畫素電路的操作波型示意圖。圖3為本發明實施例一顯示裝置的部分示意圖。

1:畫素電路

10、11:脈寬調變電路

12:重置補償電路

D1、D2:發光二極體

EM:發光訊號

SW1、SW2:開關

T1、T2:電晶體

Vdata1、Vdata2:資料訊號

VDD:驅動高電壓

VSS:驅動低電壓

Claims

一種畫素電路，包括：一第一發光二極體；一第一開關，接收一發光訊號以驅動該第一發光二極體；一第一電晶體，串接於該第一發光二極體與該第一開關；一第二發光二極體；一第二開關，接收該發光訊號以驅動該第二發光二極體；一第二電晶體，串接於該第二發光二極體與該第二開關；一重置補償電路，耦接該第一電晶體的控制端及該第二電晶體的控制端；一第一脈寬調變電路，透過該重置補償電路耦接該第一電晶體的控制端，該第一脈寬調變電路依據一第一資料訊號以調整該第一發光二極體的顯示時間長度；一第二脈寬調變電路，耦接該第二電晶體的控制端，該第二脈寬調變電路依據一第二資料訊號以調整該第二發光二極體的顯示時間長度。
如請求項1所述的畫素電路，其中該第一電晶體及該第二電晶體為互相匹配的電晶體，該畫素電路以該第一電晶體的閾值電壓補償該第二電晶體的閾值電壓。
如請求項1所述的畫素電路，其中該重置補償電路將該第一電晶體的控制端及該第二電晶體的控制端之間導通，以等化該第一電晶體的控制端及該第二電晶體的控制端的電壓。
如請求項1所述的畫素電路，其中該第一脈寬調變電路依據一斜坡訊號及該第一資料訊號的總和來控制該第一電晶體的致能或禁能，該第二脈寬調變電路依據該斜坡訊號及該第二資料訊號的總和來控制該第二電晶體的致能或禁能。
如請求項1所述的畫素電路，其中該第一脈寬調變電路包括一第三電晶體，其第一端透過該重置補償電路耦接該第一電晶體的控制端，其中該第二脈寬調變電路包括一第四電晶體，其第一端耦接該第二電晶體的控制端。
如請求項5所述的畫素電路，其中該第一脈寬調變調變電路包括：一第五電晶體，其第一端接收一斜坡訊號，該第五電晶體的第二端耦接該第三電晶體的控制端；一第六電晶體，其第一端耦接該第三電晶體的控制端；一第七電晶體，其第一端耦接該第六電晶體的第二端，該第七電晶體的控制端耦接該第七電晶體的第一端；以及一第一電容，其第一端接收一斜坡訊號，該第一電容的第二端耦接該第三電晶體的控制端。
如請求項6所述的畫素電路，其中該第三電晶體與該第七電晶體為互相匹配的電晶體，該第一脈寬調變電路以該第七電晶體的閾值電壓補償該第三電晶體的閾值電壓。
如請求項5所述的畫素電路，其中該第二脈寬調變調變電路包括：一第八電晶體，其第一端接收一斜坡訊號，該第八電晶體的第二端耦接該第四電晶體的控制端；一第九電晶體，其第一端耦接該第四電晶體的控制端；一第十電晶體，其第一端耦接該第九電晶體的第二端，該第十電晶體的控制端耦接該第十電晶體的第一端；以及一第二電容，其第一端接收一斜坡訊號，該第二電容的第二端耦接該第四電晶體的控制端。
如請求項8所述的畫素電路，其中該第四電晶體與該第十電晶體為互相匹配的電晶體，該第二脈寬調變電路以該第十電晶體的閾值電壓補償該第四電晶體的閾值電壓。
如請求項1所述的畫素電路，其中該重置補償電路包括：一第三電容，其第一端接收一驅動低電壓；一第四電容，其第一端耦接該第三電容的第二端，該第四電容的第二端耦接該第一電晶體的控制端；一第五電容，其第一端耦接該第二電晶體的的控制端，該第五電容的第二端耦接該第二電晶體的第二端；一第十一電晶體，耦接於該第三電容及該第四電容之間的一節點；一第十二電晶體，其第一端接收一斜坡訊號，該第十二電晶體的第二端耦接該第一電晶體的控制端；一第十三電晶體，其第一端耦接該第一電晶體的控制端，該第十三電晶體的第二端耦接該第一電晶體的第一端；以及一第十四電晶體，其第一端耦接該第一電晶體的控制端，該第十四電晶體的第二端耦接該第二電晶體的控制端。