CN110070825B - 像素电路 - Google Patents

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Abstract

本发明公开了一种像素电路，包含发光元件、第一驱动晶体管、第二驱动晶体管及第一补偿电容。第一驱动晶体管的第一端用以接收电源信号，第一驱动晶体管的第二端电性连接至发光元件。第二驱动晶体管的第一端用以接收电源信号，第二驱动晶体管的控制端电性连接至发光元件。第一补偿电容分别电性连接于第一驱动晶体管的控制端与第二驱动晶体管的第二端。

Description

像素电路
技术领域
本发明内容关于一种像素电路，特别是一种可补偿驱动晶体管的临界电压变异的像素电路。
背景技术
低温多晶硅薄膜晶体管(low temperature poly-silicon thin-filmtransistor)具有高载子迁移率与尺寸小的特点，适合应用于高解析度、窄边框以及低耗电的显示面板。目前业界广泛使用准分子激光退火(excimer laser annealing)技术来形成低温多晶硅薄膜晶体管的多晶硅薄膜。然而，由于准分子激光每一发的扫描功率并不稳定，不同区域的多晶硅薄膜会具有晶粒尺寸与数量的差异。因此，于显示面板的不同区域中，低温多晶硅薄膜晶体管的特性便会不同。例如，不同区域的低温多晶硅薄膜晶体管会有着不同的临界电压(threshold voltage)。
目前业界广泛使用像素内补偿的技术方案，以克服上述临界电压变异的问题。然而，具有像素内补偿功能的像素电路具有复杂的电路结构，使得相关的显示面板的开口率低下。
发明内容
本发明内容的一态样为一种像素电路，包含发光元件、第一驱动晶体管、第二驱动晶体管及第一补偿电容。第一驱动晶体管具有第一端、第二端与控制端。第一驱动晶体管该第一端用以接收电源信号，第一驱动晶体管的第二端电性连接至发光元件。第二驱动晶体管具有第一端、第二端与控制端。第二驱动晶体管的第一端用以接收电源信号，第二驱动晶体管的控制端电性连接至发光元件。第一补偿电容分别电性连接于第一驱动晶体管的控制端与第二驱动晶体管的第二端之间。
本发明内容的另一态样为一种像素电路，包含发光元件、第一驱动晶体管、第二驱动晶体管及第一补偿电容。第一驱动晶体管具有第一端、第二端与控制端。第一驱动晶体管的第二端电性连接至发光元件。第二驱动晶体管具有第一端、第二端与控制端。第二驱动晶体管的控制端电性连接至发光元件。第一补偿电容分别电性连接于第一驱动晶体管的控制端与第二驱动晶体管的第二端之间，且第一补偿电容及第二驱动晶体管之间为补偿节点。其中，于数据写入阶段中，第一驱动晶体管的控制端用以接收数据信号；于补偿阶段中，补偿节点的电压实质上为两倍的第二驱动晶体管的控制端的电压。
本发明内容利用相互匹配的第一驱动晶体管及第二驱动晶体管，检测临界电压值的变异，据此，将能精简像素电路的电路架构，使其可通过单一条信号线，控制像素电路进行补偿。
附图说明
图1为根据本发明内容的部分实施例所绘示的像素电路的示意图。
图2为根据本发明内容的部分实施例所绘示的像素电路的运作时序图。
图3A～3D为本发明内容的部分实施例中，像素电路于不同运作时序中的示意图。
其中，附图标记：
100 像素电路
110 发光二极管
T1 第一驱动晶体管
T2 第二驱动晶体管
T3 晶体管开关
C1 第一补偿电容
C2 第二补偿电容
A 第一节点
B 第二节点
C 补偿节点
Vdd 电源信号
Vss 参考电压源
Vdata 数据信号
P1 重置阶段
P2 数据写入阶段
P3 补偿阶段
P4 发光阶段
Ir 重置电流
I1 第一电流
I2 第二电流
I3 第三电流
I4 第四电流
I5 第五电流
I6 第六电流
Vh 高电平电压
Vl 低电平电压
S1、S1[n]、S1[n-1] 栅极信号
Vin 输入信号
具体实施方式
以下将以图式揭露本案的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本案。也就是说，在本发明内容部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些习知惯用的结构与元件在图式中将以简单示意的方式绘示之。
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
请参阅图1所示，为根据本发明内容的部分实施例所绘示的像素电路100的示意图。像素电路100包含发光元件110、第一驱动晶体管T1、第二驱动晶体管T2及第一补偿电容C1。在部分实施例中，发光元件110为至少一个发光二极管，例如：有机发光二极管(OrganicLight-Emitting Diode)。于本实施例中，第一驱动晶体管T1具有第一端、第二端与控制端，其中，第一驱动晶体管T1的第一端用以接收电源信号Vdd，第一驱动晶体管T1的第二端则电性连接至该发光元件110。具体而言，发光元件110具有正极端及负极端，而第一驱动晶体管T1的第二端电性连接于发光元件110的正极端。
于本实施例中，第二驱动晶体管T2具有第一端、第二端与控制端。第二驱动晶体管T2的第一端同样用以接收电源信号Vdd，而第二驱动晶体管T2的控制端电性连接至发光元件110的正极端。第一补偿电容C1则分别电性连接于第一驱动晶体管T1的控制端与第二驱动晶体管T2的第二端。在部分实施例中，第二驱动晶体管T2的第二端通过补偿节点C而电性连接至第一补偿电容C1，且第一驱动晶体管T1及第二驱动晶体管T2的临界电压值Vth相互匹配。
据此，由于整个像素电路100可通过单一条信号线进行控制(即，控制第一驱动晶体管T1的控制端的电压)，故能有效精简电路架构。相较于一般的像素电路，因为需要控制至少一个额外的晶体管开关，来补偿驱动晶体管的临界电压的变异，因此电路会较为复杂，且亦需要多条控制信号线。本发明内容的像素电路通过第一驱动晶体管T1及第二驱动晶体管T2彼此间的匹配关系来实现补偿，因此，不需要使用额外的一条信号控制线去控制第二驱动晶体管T2。
在部分实施例中，在像素电路100处于数据写入阶段时，第一驱动晶体管T1的控制端用以接收数据信号，使得像素电路100处于补偿阶段时，补偿节点C的电压实质上为两倍的第二驱动晶体管T2的控制端的电压，以补偿晶体管的临界电压Vth变异造成的影响，使发光元件110产生预期的光亮。
在部分实施例中，像素电路100更包含第二补偿电容C2。第二补偿电容C2具有第一端与第二端，且第二补偿电容C2的第一端电性连接至参考电压源Vss。第二补偿电容C2的第二端电性连接至第一驱动晶体管T1的控制端。在本实施例中，第一补偿电容C1及第二补偿电容C2可组成电容耦合电路，第一补偿电容C1及第二补偿电容C2之间具有第一节点A。在部分实施例中，第一节点A对应于第一驱动晶体管T1的控制端，以在第一节点A接收输入信号Vin(如：用于控制发光元件110的亮度的数据信号)、且输入信号Vin产生电压变化时，电容耦合电路通过第一补偿电容C1及第二补偿电容C2间的电容耦合效应，改变第一驱动晶体管T1的栅极电压值。
在部分实施例中，第一驱动晶体管T1与第二驱动晶体管T2的临界电压值具有第一匹配关系。第一补偿电容C1及第二补偿电容C2的电容值具有第二匹配关系，且第一匹配关系与第二匹配关系相同。举例而言，第一驱动晶体管T1与第二驱动晶体管T2的临界电压值为1：1，第一补偿电容C1及第二补偿电容C2的电容值亦为1：1。或者，第一驱动晶体管T1及第二驱动晶体管T2的临界电压值为2：1，第一补偿电容C1及第二补偿电容C2的电容值为2：1。具体而言，第一驱动晶体管T1的临界电压值与第二驱动晶体管T2的临界电压值的比值关系实质相等于第一补偿电容C1与第二补偿电容C2的比值关系。据此，当像素电路100处于补偿阶段时，补偿节点C的电压实质上为两倍的第二驱动晶体管T2的控制端的电压。在本实施例中，第一驱动晶体管T1与第二驱动晶体管T2具有相同的临界电压值，第一补偿电容C1及第二补偿电容C2具有相同的电容值。
在其他部分实施例中，像素电路100更包含晶体管开关T3。晶体管开关T3具有第一端、第二端与控制端。晶体管开关T3的第一端用以接收输入信号Vin，在数据写入阶段中，输入信号Vin为数据信号。另外，晶体管开关T3的第二端电性连接至第一驱动晶体管T1的控制端。晶体管开关T3的控制端用以接收栅极信号S1，以通过栅极信号S1，决定晶体管开关T3的启闭。
为清楚说明像素电路100的运作方式，在此以第3A～3D图为例，分别说明像素电路100的操作时序。请参阅第2及3A～3D图，其中图2系根据本发明内容的部分实施例绘制的运作时序图。如图2所示，像素电路100的工作周期包括重置阶段P1、数据写入阶段P2、补偿阶段P3及发光阶段P4。在部分实施例中，重置阶段P1、数据写入阶段P2、补偿阶段P3与发光阶段P4为依照时间顺序排列的时序。在本实施例中，像素电路100应用于显示装置。显示装置的处理器会依序驱动每一排的像素电路100。因此，图2中的S1[n]代表用于控制图3A～3D中绘示的像素电路100的栅极信号、S1[n-1]则代表用于驱动与该像素电路100相邻的另一排的像素电路的栅极信号。
请参阅图2及3A所示，在重置阶段P1中，栅极信号S1为致能信号，以导通晶体管开关T3，并流经第二电流I2。由于晶体管开关T3导通，故第一驱动晶体管T1的控制端能通过晶体管开关T3，接收显示装置传来的输入信号Vin，使第一驱动晶体管T1导通，并使第一驱动晶体管T1的控制端被充电至输入信号Vin具有的参考电位。
举例而言，在本实施例中，第一驱动晶体管T1、第二驱动晶体管T2及晶体管开关T3皆为P型TFT(薄膜晶体管)。对于P型TFT而言，禁能电平为高电位、致能电平为低电位。反之，当第一驱动晶体管T1、第二驱动晶体管T2及晶体管开关T3为N型TFT时，禁能电平为低电位、致能电平为高电位。在部分实施例中，输入信号Vin的参考电位为低电位，对于第一驱动晶体管T1而言为致能电平，因此，当栅极信号S1为低电位，用以导通晶体管开关T3后，输入信号Vin会将第一节点A控制于低电位，以导通第一驱动晶体管T1。
此外，在重置阶段P1中，电源信号Vdd为低电平电压Vl，使得第一驱动晶体管T1的第一端接收低电位信号。由于在重置阶段P1中，像素电路100中的第二节点B(即，发光元件110的正极端)仍维持在前一个工作周期中让发光元件100发光的电压值(即，发光阶段P4，在本实施例中为高电压电平)。因此，在重置阶段P1的初期，第一驱动晶体管T1的第一端为低电位、第二端为高电位，以使得第一驱动晶体管T1反向导通，使第二节点B开始放电。此时，重置电流Ir自该发光元件110流经第一驱动晶体管T1进行放电，以进行重置。
承上，第二节点B的电压会被放电至与第一节点A的电压相差一个临界电压。在部分实施例中，第一节点A为趋近于零的低电位，故，第二节点B的电压值即为第一驱动晶体管T1的临界电压值Vth，使得第二驱动晶体管T2亦导通，产生第一电流I1。在第二驱动晶体管T2导通的情况下，补偿节点C的电压会被放电至对应于第一驱动晶体管T1的临界电压值Vth与第二驱动晶体管T2的临界电压值Vth之和。在本实施例中，由于第一驱动晶体管T1的临界电压值Vth与第二驱动晶体管T2的临界电压值Vth相同，故补偿节点C的电压将为两倍的Vth。当补偿节点C放电到预定值后，第二驱动晶体管T2会变成关断。
请再参阅图2及3B所示，在数据写入阶段P2中，输入信号Vin为高电位的数据信号Vdata，栅极信号S1为致能信号，因此，晶体管开关T3导通，使其第一端接收数据信号Vdata，且第三电流I3通过晶体管开关T3。此时，由于数据信号Vdata对于第一驱动晶体管T1为禁能信号，故第一驱动晶体管T1关断。在本实施例中，由于重置阶段P1时第一节点A的电压为趋近于零的低电位，因此，当像素电路100在数据写入阶段P2中接收数据信号Vdata时，第一节点A的电压值上升幅度即为数据信号Vdata的大小。通过第一补偿电容C1及第二补偿电容C2间的电容耦合效应，补偿节点C的电压值也将产生相应的变化，即「2Vth+Vdata」，以导通该第二驱动晶体管T2。
请参阅图2及3C，一旦第二驱动晶体管T2导通并产生第四电流I4，补偿节点C将通过第二驱动晶体管T2放电，使像素电路进入补偿阶段P3。在补偿阶段P3中，栅极信号S1为禁能信号，以关断晶体管开关T3。第一驱动晶体管T1及第二驱动晶体管T2皆为导通的状态。此时，由于像素电路100停止接收数据信号Vdata，因此，第一节点A的电压值将成为可变动的状态。补偿节点C的电压值会通过第二驱动晶体管T2进行放电，使得第一驱动晶体管T1的控制端(即，第一节点A)的电压值相应于补偿节点C的电压变化而下降。
在部分实施例中，由于第一驱动晶体管T1的临界电压值Vth与第二驱动晶体管T2的临界电压值Vth相匹配，因此，补偿节点C会放电至电压等于两倍的临界电压值Vth为止，且此时补偿节点C的电压实质上为第二驱动晶体管T2的控制端的电压的两倍。亦即，补偿节点C将由「2Vth+Vdata」下降至「2Vth」，电压的变化幅度为「Vdata」。通过第一补偿电容C1及第二补偿电容C2间的电容耦合效应，第一节点A的电压值亦将产生相应变化。由于在本实施例中，第一补偿电容C1及第二补偿电容C2的电容值相同，因此，根据分压定律，第一节点A的电压值变化应为「Vdata」的一半，即第一节点A的电压会变成0.5Vdata。
在发光阶段P4中，第一驱动晶体管T1及该第二驱动晶体管T2皆导通，以分别流经第五电流I5及第六电流I6。栅极信号S1则维持禁能信号，使晶体管开关T3关断，使得第一驱动晶体管T1的控制端的电压值相应于补偿节点C的电压变化而上升。在部分实施例中，电源信号Vdd会被提升成高电平电压Vh，以改变第二节点B的电压值，确保第二驱动晶体管T2亦被导通。补偿节点C能通过第二驱动晶体管T2，被电源信号Vdd充电至高电平电压Vh。亦即，补偿节点C的电压将从2Vth上升成Vh，电压变化幅度为「Vh-2Vth」，如前所述，此时第一节点A的电压将为补偿节点C的电压变化幅度的一半，因此第一节点A的电压会变成「0.5Vdata+0.5Vh-Vth」。
根据晶体管的电流公式「I＝K×(Vsg-Vth)2」，其中，K代表第一驱动晶体管T1的载子迁移率(carrier mobility)、栅极氧化层的单位电容大小以及栅极宽长比三者的乘积。Vsg为第一驱动晶体管T1的第二端(源极)及控制端之间的电压差。Vth则为第一驱动晶体管T1的临界电压值。由于在第一驱动晶体管T1导通时，其第一端及第二端可视为短路，因此，第一驱动晶体管T1的第二端(源极)可视为高电平电压Vh。前述公式能被整理为「I＝K×(Vdd-(0.5Vdata+0.5Vh-Vth)-Vth)2」。由于电流I与临界电压值Vth无关，因此能确保发光二极管110的发光强度不会因为临界电压值Vt的变异而受到影响。
请参阅图2所示的运作时序图，在本实施例中，显示装置中的所有像素电路100在同一时间进入重置阶段P1，接着，在数据写入阶段P2中，不同排的像素电路100会依序接收数据信号Vdata。在所有像素电路100皆完成数据写入阶段P2后，再于同一时间进入补偿阶段P3。在部分实施例中，在补偿阶段P3后还有一个缓冲阶段P31。通过缓冲阶段P31，显示装置能确保所有的像素电路100都完成补偿后，再统一进入发光阶段P4，使每个像素电路都能产生预期的理想光亮。缓冲阶段P31的时间长短系根据第一驱动晶体管T1及第二驱动晶体管T2的特性。在其他部分实施例中，亦可在补偿阶段P3后直接进入发光阶段P4。
如前所述，在像素电路100的工作周期中，可通过控制输入信号Vin的输入与否(如：改变栅极信号S1)，使像素电路100进入不同操作时序。像素电路100具有3T2C的精简架构(即，包含三个晶体管及两个电容)，能减少电路成本，且使其更易于控制。此外，当像素电路未处于发光阶段P4时，电源信号Vdd皆被控制于低电平电压Vl，能避免显示装置出现闪烁的异常现象。
虽然本发明内容已以实施方式揭露如上，然其并非用以限定本发明内容，任何熟习此技艺者，在不脱离本发明内容的精神和范围内，当可作各种更动与润饰，因此本发明内容的保护范围当视后附的申请专利范围所界定者为准。

Claims (14)

1.一种像素电路，其特征在于，包含：
一发光元件；
一第一驱动晶体管，具有一第一端、一第二端与一控制端，其中该第一驱动晶体管的该第一端用以接收一电源信号，该第一驱动晶体管的该第二端电性连接至该发光元件；
一第二驱动晶体管，具有一第一端、一第二端与一控制端，其中该第二驱动晶体管的该第一端用以接收该电源信号，该第二驱动晶体管的该控制端电性连接至该发光元件；以及
一第一补偿电容，分别电性连接于该第一驱动晶体管的该控制端与该第二驱动晶体管的该第二端之间；
该第二驱动晶体管的该第二端通过一补偿节点，电性连接至该第一补偿电容，且该第一驱动晶体管及该第二驱动晶体管的临界电压值相互匹配。
2.如权利要求1所述的像素电路，其特征在于，更包含：
一第二补偿电容，具有一第一端与一第二端，且该第二补偿电容的该第一端电性连接至一参考电压源，该第二补偿电容的该第二端电性连接至该第一驱动的该控制端。
3.如权利要求2所述的像素电路，其特征在于，该第一驱动晶体管该第二驱动晶体管的临界电压值具有一第一匹配关系，该第一补偿电容及该第二补偿电容的电容值具有一第二匹配关系，且该第一匹配关系与该第二匹配关系为比值关系。
4.如权利要求3所述的像素电路，其特征在于，该第一驱动晶体管与该第二驱动晶体管具有相同的临界电压值，该第一补偿电容及该第二补偿电容具有相同的电容值。
5.如权利要求1所述的像素电路，其特征在于，更包含：
一晶体管开关，具有一第一端、一第二端与一控制端，该晶体管开关的该第一端用以接收一数据信号，该晶体管开关的该第二端电性连接至该第一驱动晶体管的该控制端，该晶体管开关的该控制端用以接收一栅极信号。
6.一种像素电路，其特征在于，包含：
一发光元件；
一第一驱动晶体管，具有一第一端、一第二端与一控制端，其中该第一驱动晶体管的该第二端电性连接至该发光元件；
一第二驱动晶体管，具有一第一端、一第二端与一控制端，其中该第二驱动晶体管的该控制端电性连接至该发光元件；以及
一第一补偿电容，分别电性连接于该第一驱动晶体管的该控制端与该第二驱动晶体管的该第二端之间，且该第一补偿电容及该第二驱动晶体管之间为一补偿节点；
其中，于一数据写入阶段中，该第一驱动晶体管的该控制端用以接收一数据信号；
其中，于一补偿阶段中，该补偿节点的电压实质上为两倍的该第二驱动晶体管的控制端的电压。
7.如权利要求6所述的像素电路，其特征在于，于一重置阶段中，该第一驱动晶体管导通，且该第一驱动晶体管的该第一端用以接收一低电位信号，且该第二驱动晶体管亦导通。
8.如权利要求7所述的像素电路，其特征在于，于该重置阶段中，该补偿节点的电压系放电至对应于该第一驱动晶体管的临界电压值与该第二驱动晶体管的临界电压值之和。
9.如权利要求6所述的像素电路，其特征在于，更包含：
一第二补偿电容，分别电性连接于该第一驱动晶体管的该控制端及一参考电压源；其中，于该数据写入阶段中，该第一驱动晶体管关断，且该第一补偿电容及该第二补偿电容通过电容耦合效应改变该补偿节点的电压值，以导通该第二驱动晶体管。
10.如权利要求9所述的像素电路，其特征在于，在该补偿阶段中，该第一驱动晶体管及该第二驱动晶体管皆导通，且该第一补偿电容及一第二补偿电容通过电容耦合效应，使得该第一驱动晶体管的该控制端的电压值相应于该补偿节点的电压变化而下降。
11.如权利要求6所述的像素电路，其特征在于，更包含：
一晶体管开关，具有一第一端、一第二端及一控制端，其中，于该数据写入阶段中，该晶体管开关的该第一端用以接收该数据信号；该晶体管开关的该第二端电性连接于该第一驱动晶体管的该控制端。
12.如权利要求11所述的像素电路，其特征在于，于一重置阶段中，该晶体管开关导通。
13.如权利要求12所述的像素电路，其特征在于，于一发光阶段中，该第一驱动晶体管及该第二驱动晶体管皆导通，该晶体管开关关断。
14.如权利要求13所述的像素电路，其特征在于，该重置阶段、该数据写入阶段、该补偿阶段与该发光阶段为依序排列的时序。
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