TWI753224B - 半導體記憶裝置 - Google Patents

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TWI753224B
TWI753224B TW107146891A TW107146891A TWI753224B TW I753224 B TWI753224 B TW I753224B TW 107146891 A TW107146891 A TW 107146891A TW 107146891 A TW107146891 A TW 107146891A TW I753224 B TWI753224 B TW I753224B
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Abstract

本發明之實施形態提供一種能夠提高資料寫入之可靠性之半導體記憶裝置。 一實施形態之半導體記憶裝置具備：第1記憶單元電晶體、第2記憶單元電晶體、及第3記憶單元電晶體，其等串聯連接；字元線，其與上述第3記憶單元電晶體之閘極耦合；及控制部。上述控制部於向上述第1記憶單元電晶體寫入資料時，設定第1電壓作為對上述字元線施加之電壓之上限值，於向上述第2記憶單元電晶體寫入資料時，設定與上述第1電壓不同之第2電壓作為對上述字元線施加之電壓之上限值。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有作為半導體記憶裝置之NAND(Not And，與非)型快閃記憶體。
實施形態提供一種能夠提高資料寫入之可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1記憶單元電晶體、第2記憶單元電晶體、及第3記憶單元電晶體，其等串聯連接；字元線，其與上述第3記憶單元電晶體之閘極耦合；及控制部。上述控制部於向上述第1記憶單元電晶體寫入資料時，設定第1電壓作為對上述字元線施加之電壓之上限值，於向上述第2記憶單元電晶體寫入資料時，設定與上述第1電壓不同之第2電壓作為對上述字元線施加之電壓之上限值。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同功能及構成之構成要素標註共通之參照符號。 1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。第1實施形態之半導體記憶裝置例如包括NAND型快閃記憶體。 1.1關於構成 首先，對第1實施形態之半導體記憶裝置之構成進行說明。 1.1.1關於記憶體系統之整體構成 利用圖1對第1實施形態之記憶體系統之構成例進行說明。圖1係表示第1實施形態之記憶體系統之構成之一例的方塊圖。記憶體系統1例如與外部之未圖示之主機設備進行通信。記憶體系統1保存來自主機設備(未圖示)之資料，又，將資料讀取至主機設備。 如圖1所示，記憶體系統1具備控制器10及半導體記憶裝置(NAND快閃記憶體)20。控制器10自主機設備接收命令，且基於所接收之命令控制半導體記憶裝置20。具體而言，控制器10將由主機設備指示寫入之資料寫入至半導體記憶裝置20，將由主機設備指示讀取之資料自半導體記憶裝置20中讀取並發送至主機設備。控制器10藉由NAND匯流排而與半導體記憶裝置20連接。半導體記憶裝置20具備複數個記憶單元，非揮發地記憶資料。 NAND匯流排針對按照NAND介面之信號/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞分別經由個別之信號線進行收發。信號/CE係用以將半導體記憶裝置20啟動之信號。信號CLE係對半導體記憶裝置20通知於信號CLE為「H(高(High))」位準期間流入至半導體記憶裝置20之信號I/O＜7：0＞為指令。信號ALE係對半導體記憶裝置20通知信號ALE為「H」位準期間流入至半導體記憶裝置20之信號I/O＜7：0＞為位址。信號/WE指示將信號/WE為「L(低(Low))」位準期間流入至半導體記憶裝置20之信號I/O＜7：0＞擷取至半導體記憶裝置20。信號/RE指示將信號I/O＜7：0＞輸出至半導體記憶裝置20。信號/WP對半導體記憶裝置20指示禁止資料寫入及刪除。信號/RB表示半導體記憶裝置20為就緒狀態(受理來自外部之命令之狀態)，抑或是忙碌狀態(不受理來自外部之命令之狀態)。信號I/O＜7：0＞例如為8位元之信號。信號I/O＜7：0＞係於半導體記憶裝置20與控制器10之間進行收發之資料之實體，且包括指令CMD、位址ADD、及資料DAT。資料DAT包括寫入資料及讀取資料。 1.1.2關於控制器之構成 接著，利用圖1對第1實施形態之記憶體系統之控制器進行說明。控制器10具備處理器(CPU：Central Processing Unit(中央處理單元))11、內置記憶體(RAM：Random Access Memory(隨機存取記憶體))12、ECC(Error Check and Correction，差錯檢驗與糾正)電路13、NAND介面電路14、緩衝記憶體15、及主機介面電路16。 處理器11對控制器10整體之動作進行控制。處理器11例如應答自主機設備接收之資料之讀取命令，對半導體記憶裝置20發佈基於NAND介面之讀取命令。該動作於寫入及刪除之情形時亦相同。又，處理器11具有對來自半導體記憶裝置20之讀取資料執行各種運算之功能。 內置記憶體12例如為DRAM(Dynamic (RAM)，Dynamic (Random Access Memory)，動態(隨機存取記憶體))等半導體記憶體，且用作處理器11之操作區域。內置記憶體12保存用以管理半導體記憶裝置20之韌體、及各種管理表格等。 ECC電路13進行錯誤檢測及錯誤校正處理。更具體而言，寫入資料時，基於自主機設備接收之資料，針對某數之資料之每一組產生ECC碼。又，讀取資料時，基於ECC碼進行ECC解碼，檢測有無錯誤。並且，檢測出錯誤時，特定出其位元位置，並校正錯誤。 NAND介面電路14經由NAND匯流排而與半導體記憶裝置20連接，負責與半導體記憶裝置20之通信。NAND介面電路14根據處理器11之指示向半導體記憶裝置20發送指令CMD、位址ADD、及寫入資料。又，NAND介面電路14自半導體記憶裝置20接收讀取資料。 緩衝記憶體15暫時保存控制器10自半導體記憶裝置20及主機設備接收到之資料等。緩衝記憶體15例如亦用作暫時保存來自半導體記憶裝置20之讀取資料、及對讀取資料之運算結果等之記憶區域。 主機介面電路16與主機設備連接，負責與主機設備之通信。主機介面電路16例如將自主機設備接收到之命令及資料分別傳輸至處理器11及緩衝記憶體15。 1.1.3關於半導體記憶裝置之構成 其次，利用圖2對第1實施形態之半導體記憶裝置之構成例進行說明。圖2係表示第1實施形態之半導體記憶裝置之構成之一例的方塊圖。 半導體記憶裝置20具備記憶單元陣列21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器25、電壓產生電路26、驅動器組27、列解碼器28、及感測放大器模組29。 記憶單元陣列21具備複數個區塊BLK(BLK0、BLK1、…)。區塊BLK包含與字元線及位元線建立關聯之複數個非揮發性記憶單元電晶體(未圖示)。區塊BLK例如成為資料之刪除單位，同一區塊BLK內之資料統一刪除。各區塊BLK具備複數個串單位(string unit)SU(SU0、SU1、SU2、…)。各串單位SU係NAND串NS之集合。NAND串NS包含複數個記憶單元電晶體。以下，記憶單元電晶體亦簡稱為「單元(cell)」。再者，記憶單元陣列21內之區塊數、1個區塊BLK內之串單位數、及1個串單位SU內之NAND串數可設定為任意數。 輸入輸出電路22與控制器10收發信號I/O＜7：0＞。輸入輸出電路22將信號I/O＜7：0＞內之指令CMD及位址ADD傳輸至暫存器24。輸入輸出電路22與感測放大器模組29收發寫入資料及讀取資料。 邏輯控制電路23自控制器10接收信號/CE、CLE、ALE、/WE、/RE、及/WP。又，邏輯控制電路23將信號/RB傳輸至控制器10而向外部通知半導體記憶裝置20之狀態。 暫存器24保存指令CMD及位址ADD。暫存器24將位址ADD傳輸至列解碼器28及感測放大器模組29，並且將指令CMD傳輸至定序器25。 定序器25接收指令CMD，並根據基於接收之指令CMD之順序對半導體記憶裝置20之整體進行控制。 電壓產生電路26基於來自定序器25之指示，產生資料之寫入、讀取、及刪除等動作所需之電壓。電壓產生電路26將產生之電壓供給至驅動器組27。再者，作為寫入資料時於電壓產生電路26內產生之電壓之上限值而設定之資訊直接自邏輯控制電路23傳輸。該電壓之上限值例如可根據將寫入對象之記憶單元電晶體與哪一條字元線建立關聯，而設定複數個。下文對於寫入動作中所設定之電壓之上限值進行敍述。 驅動器組27包含複數個驅動器，且基於來自暫存器24之位址，將來自電壓產生電路26之各種電壓供給至列解碼器28及感測放大器模組29。驅動器組27例如基於位址中之列位址向列解碼器28供給各種電壓。 列解碼器28自暫存器24接收位址ADD中之列位址，例如基於該列位址中之區塊位址來選擇區塊BLK等。並且，經由列解碼器28向所選擇之區塊BLK傳輸來自驅動器組27之電壓。 感測放大器模組29於讀取資料時，感測自記憶單元電晶體讀取至位元線之讀取資料，並將感測之讀取資料傳輸至輸入輸出電路22。感測放大器模組29於寫入資料時，經由位元線將所寫入之寫入資料傳輸至記憶單元電晶體。又，感測放大器模組29自暫存器24接收位址ADD中之行位址，並將基於該行位址之行之資料輸出。 1.1.4關於記憶單元陣列之構成 其次，利用圖3對第1實施形態之半導體記憶裝置之記憶單元陣列之構成進行說明。圖3係用以說明第1實施形態之半導體記憶裝置之記憶單元陣列之構成之電路圖的一例。 如圖3所示，NAND串NS各自具備例如48個記憶單元電晶體MT(MT0～MT47)、選擇電晶體ST1、及選擇電晶體ST2。再者，記憶單元電晶體MT之個數不限於48個，亦可為8個或16個、32個、64個、96個、128個等，其數量不受限定。記憶單元電晶體MT具備包含控制閘極及電荷儲存層之積層閘極。各記憶單元電晶體MT於選擇電晶體ST1與ST2之間串聯連接。於圖3之例中，示出記憶單元電晶體MT0與選擇電晶體ST2相鄰設置，記憶單元電晶體MT47與選擇電晶體ST1相鄰設置之情況，但並不限於此。例如，亦可於記憶單元電晶體MT0與選擇電晶體ST2之間、及記憶單元電晶體MT47與選擇電晶體ST1之間設置有未寫入資料之虛設記憶單元電晶體(未圖示)。此種虛設記憶單元電晶體之閘極例如連接於虛設字元線(未圖示)。再者，於以下之說明中，『連接』亦包括其間介置其他可導電之要素之情況。 於某區塊BLK內，串單位SU0～SU3之選擇電晶體ST1之閘極分別與選擇閘極線SGD0～SGD3連接。又，區塊BLK內之所有串單位SU之選擇電晶體ST2之閘極與選擇閘極線SGS共通連接。再者，選擇閘極線SGS亦可與選擇閘極線SGD相同地，針對各個串單位SU0～SU3之每一個選擇電晶體ST2進行分割(即，將串單位SU0～SU3之選擇電晶體ST2之閘極分別與選擇閘極線SGS0～SGS3(未圖示)連接)。同一區塊BLK內之記憶單元電晶體MT0～MT47之控制閘極分別與字元線WL0～WL47連接。即，相同位址之字元線WL與同一區塊BLK內之所有串單位SU共通連接，選擇閘極線SGS與同一區塊BLK內之所有串單位SU共通連接。另一方面，選擇閘極線SGD僅與同一區塊BLK內之串單位SU之1個連接。 又，於記憶單元陣列21內配置成矩陣狀之NAND串NS中之位於同一列之NAND串NS之選擇電晶體ST1之另一端與m條位元線BL(BL0～BL(m－1)(m為自然數))中之任一條連接。又，位元線BL跨及複數個區塊BLK而與同一行之NAND串NS共通連接。 又，選擇電晶體ST2之另一端與源極線CELSRC連接。源極線CELSRC跨及複數個區塊BLK而與複數個NAND串NS共通連接。 如上所述，資料之刪除例如係對位於同一區塊BLK內之記憶單元電晶體MT統一地進行。與此相對，資料之讀取及寫入可針對任一區塊BLK之任一串單位SU中之與任一字元線WL共通連接之複數個記憶單元電晶體MT統一地進行。此種於1個串單位SU中共有字元線WL之記憶單元電晶體MT之組例如稱為單元單位(cell unit)CU。即，單元單位CU係能夠統一執行寫入、或讀取動作之記憶單元電晶體MT之組。 再者，1個記憶單元電晶體MT例如能夠保存複數個位元資料。並且，將於同一單元單位CU內記憶單元電晶體MT各自於同位之位元中保存之1位元之集合稱為「頁」。即，「頁」亦可定義為於同一單元單位CU內之記憶單元電晶體MT之組形成之記憶體空間之一部分。 其次，利用圖4對記憶單元陣列21之剖面構造進行說明。圖4表示第1實施形態之半導體記憶裝置之記憶單元陣列之一部分之剖面構造的一例。尤其是圖4表示1個區塊BLK內之與2個串單位SU0及SU1相關之部分。具體而言，圖4表示2個串單位SU0及SU1各自之2個NAND串NS、及其周邊之部分。並且，將圖4所示之NAND串NS之構成沿X方向及Y方向排列複數個，例如沿X方向及Y方向排列之複數個NAND串NS之集合相當於1個串單位SU。 半導體記憶裝置20設置於半導體基板30上。於以下之說明中，將與半導體基板30之表面平行之面設為XY平面，將與XY平面垂直之方向設為Z方向。又，X方向與Y方向相互正交。 於半導體基板30之上部設置n型井區域30n，於n型井區域30n之上部進而設置p型井區域30p。於p型井區域30p上設置複數個NAND串NS。即，於p型井區域30p上例如依序積層作為選擇閘極線SGS而發揮功能之配線層31、作為字元線WL0～WL47而發揮功能之48層配線層32(WL0～WL47)、及作為選擇閘極線SGD而發揮功能之配線層33。配線層31及33亦可積層有複數層。於所積層之配線層31～33間設置未圖示之絕緣膜。 配線層31例如共通連接於1個區塊BLK內之複數個NAND串NS各者之選擇電晶體ST2之閘極。配線層32於每一層共通連接於1個區塊BLK內之複數個NAND串NS各者之記憶單元電晶體MT之控制閘極。配線層33與1個串單位SU內之複數個NAND串NS各自之選擇電晶體ST1之閘極共通連接。 記憶體孔洞(memory hole)MH係以通過配線層33、32、31到達p型井區域30p之方式設置。於記憶體孔洞MH之側面上依序設置區塊絕緣膜34、電荷儲存層(絕緣膜)35、及隧道氧化膜36。於記憶體孔洞MH內埋入半導體支柱(導電膜)37。半導體支柱37例如為非摻雜之多晶矽，作為NAND串NS之電流路徑而發揮功能。於半導體支柱37之上部設置n+ 型雜質擴散區域38，於n+ 型雜質擴散區域38之上端上設置作為位元線BL發揮功能之配線層39。 如上所述，於p型井區域30p之上方，依序積層有選擇電晶體ST2、複數個記憶單元電晶體MT、及選擇電晶體ST1，1個記憶體孔洞MH對應於1個NAND串NS。 於p型井區域30p之上部設置n+ 型雜質擴散區域40。於n+ 型雜質擴散區域40之上表面上設置接觸插塞41。於接觸插塞41之上表面上設置作為源極線CELSRC而發揮功能之配線層42。 再者，記憶單元陣列21之構成亦可為其他構成。關於記憶單元陣列21之構成，例如記載於2009年3月19日提出申請之美國專利申請案第12/407,403號「三維積層非揮發性半導體記憶體」中。又，記載於2009年3月18日提出申請之美國專利申請案第12/406,524號「三維積層非揮發性半導體記憶體」、2010年3月25日提出申請之美國專利申請案第12/679,991號「非揮發性半導體記憶裝置及其製造方法」、2009年3月23日提出申請之美國專利申請案第12/532,030號「半導體記憶體及其製造方法」中。該等專利申請案之全文以引用的方式併入本文中。 於本實施形態中，將於1個NAND串NS中所包含之複數個記憶單元電晶體MT分類為記憶單元電晶體MT之第1組、及記憶單元電晶體MT之第2組。記憶單元電晶體MT之第1組及第2組係由連續設置之複數個記憶單元電晶體MT構成。具體而言，例如記憶單元電晶體MT之第1組包含包括與選擇電晶體ST2相鄰之記憶單元電晶體MT(於圖4之例中為記憶單元電晶體MT0)且連續設置的L個(例如L為1≦L＜48之整數)記憶單元電晶體MT。記憶單元電晶體MT之第2組設置於記憶單元電晶體MT之第1組之上方。即，記憶單元電晶體MT之第2組包含包括與選擇電晶體ST1相鄰之記憶單元電晶體MT(於圖4之例中為記憶單元電晶體MT47)且連續設置的(48－L)個記憶單元電晶體MT。 於以下之說明中，將設置記憶單元電晶體MT之第1組之沿著Z方向之區域稱為「下層區域」，將設置記憶單元電晶體MT之第2組之沿著Z方向之區域稱為「上層區域」。並且，記憶單元電晶體MT之第1組例如稱為「選擇電晶體ST2側之下層區域之單元之組」或「下層區域之單元之組」，記憶單元電晶體MT之第2組例如亦稱為「選擇電晶體ST1側之上層區域之單元之組」或「上層區域之單元之組」。選擇電晶體ST1側之上層區域之單元之組、及上層區域之單元之組亦可包含虛設單元電晶體。 1.2關於寫入動作 其次，對第1實施形態之半導體記憶裝置之寫入動作進行說明。 於以下之說明中，於記憶單元電晶體MT、及與該記憶單元電晶體MT連接之字元線WL為資料之寫入對象之情形時，對各個名稱標註「選擇」。又，於並非資料之寫入對象之情形時，對各個名稱標註「非選擇」。再者，於以下之說明中，針對存在虛設字元線及虛設單元電晶體之情況，例如視為始終為非選擇而進行說明。 1.2.1關於寫入動作之概要 首先，對第1實施形態之寫入動作之概要進行說明。 寫入動作包含反覆執行之複數個程式動作。程式動作係藉由將電子注入至選擇記憶單元電晶體MT之電荷儲存層35而使閾值電壓上升、或者藉由禁止電子之注入而維持閾值電壓之動作。藉由反覆進行該程式動作複數次，而使選擇記憶單元電晶體MT之閾值電壓上升至特定值。該程式動作之重複單位例如稱為「循環」。 以下，分別示出包含該複數次程式動作之資料之寫入動作中之對選擇電晶體ST2側之下層區域之單元之組中之1個單元的寫入動作、及對選擇電晶體ST1側之上層區域之單元之組中之1個單元的寫入動作。 1.2.2關於對下層區域之單元之寫入動作 首先，對針對選擇電晶體ST2側之下層區域之單元之寫入動作進行說明。 圖5係用以說明於第1實施形態之半導體記憶裝置中對下層區域之單元之寫入動作的時序圖。即，圖5中，示出選擇與下層區域之單元連接之字元線WL之情況。 如圖5所示，於第1次循環中，對選擇字元線WL於施加電壓VPASS之後施加電壓VPGM，向選擇記憶單元電晶體MT之電荷儲存層35注入電子。伴隨於此，對非選擇字元線WL施加電壓VPASS。 電壓VPASS具有能夠藉由耦合使通道之電位上升(升壓)至如下程度之大小，即，能夠於包含注入電子之選擇記憶單元電晶體MT之NAND串NS中控制對非選擇記憶單元電晶體MT之程式，且於包含不注入電子之選擇記憶單元電晶體MT之NAND串NS中抑制選擇記憶單元電晶體MT中之閾值電壓上升。電壓VPGM係用以將電子注入至記憶單元電晶體MT之電荷儲存層35之電壓，大於電壓VPASS。 其後，對選擇字元線WL施加電壓VPASS。繼而，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第1次程式動作結束。 於第2次循環中，電壓VPGM及VPASS分別例如自第1次循環升高電壓DVPGM及DVPASS。 具體而言，於第2次循環中，對選擇字元線WL於施加電壓VPASS＋DVPASS之後施加電壓VPGM＋DVPGM。伴隨於此，對非選擇字元線WL施加電壓VPASS＋DVPASS。 其後，對選擇字元線WL施加電壓VPASS＋DVPASS。繼而，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第2次程式動作結束。 如此，於程式動作中，隨著循環數變大，將對選擇字元線WL及非選擇字元線WL施加之電壓逐漸升高。於第(k－1)次循環(k為2以上之自然數)中，例如對選擇字元線WL於施加電壓VPASS＋(k－2)DVPASS之後施加VPGM＋(k－2)DVPGM，對非選擇字元線WL施加電壓VPASS＋(k－2)DVPASS。並且，於對選擇字元線WL施加電壓VPASS＋(k－2)DVPASS之後，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS。 繼而，於第k次循環中，對非選擇字元線WL施加之電壓升高，結果達到電壓VPASS_LIMIT1。電壓VPASS_LIMIT1係寫入動作時自邏輯控制電路23傳輸至電壓產生電路26之資訊之一，例如為電壓VPASS之上限值。於圖5之例中，電壓VPASS_LIMIT1係大於電壓VPASS＋(k－2)DVPASS且為電壓VPASS＋(k－1)DVPASS以下之大小。藉此，於之後之循環中，對非選擇字元線WL施加之電壓不會升高至大於電壓VPASS_LIMIT1之值。 即，於第k次之後之循環、例如第k次、第(k＋1)次、及第(k＋2)次循環中，對選擇字元線WL於施加電壓VPASS_LIMIT1之後分別施加電壓VPGM＋(k－1)DVPGM、VPGM＋kDVPGM、及VPGM＋(k＋1)DVPGM。伴隨於此，對非選擇字元線WL施加電壓VPASS_LIMIT1。並且，於對選擇字元線WL施加電壓VPASS_LIMIT1之後，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第k次、第(k＋1)次、及第(k＋2)次程式動作結束。 藉由如上所述般進行動作，選擇了選擇閘極線SGS側之下層區域之字元線WL之情形時的寫入動作結束。 1.2.3關於對上層區域之單元之寫入動作 繼而，對針對選擇電晶體ST1側之上層區域之單元之寫入動作進行說明。 圖6係用以說明於第1實施形態之半導體記憶裝置中對上層區域之單元之寫入動作之時序圖。即，圖6中，示出選擇與上層區域之單元連接之字元線WL之情況。 如圖6所示，第(k－1)次循環之前之動作由於與在圖5中示出之對下層區域之單元之寫入動作相同，故而省略其說明。 於第k次循環中，對非選擇字元線WL施加之電壓升高，結果達到電壓VPASS_LIMIT1。然而，定序器25於之後之循環中不停止向大於電壓VPASS_LIMIT1之電壓之升高，而接著使對非選擇字元線WL施加之電壓升高。 具體而言，例如於第k次循環中，對選擇字元線WL於施加電壓VPASS＋(k－1)DVPASS之後施加電壓VPGM＋(k－1)DVPGM。伴隨於此，對非選擇字元線WL施加電壓VPASS＋(k－1)DVPASS。其後，對選擇字元線WL施加電壓VPASS＋(k－1)DVPASS。繼而，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第k次程式動作結束。 繼而，於第(k＋1)次循環中，對非選擇字元線WL施加之電壓升高，結果達到電壓VPASS_LIMIT2。電壓VPASS_LIMIT2為寫入動作時自邏輯控制電路23傳輸至電壓產生電路26之資訊之一，例如為針對電壓VPASS之與電壓VPASS_LIMIT1不同之上限值。 於圖6之例中，電壓VPASS_LIMIT2係大於電壓VPASS＋(k－1)DVPASS且電壓VPASS＋kDVPASS以下之大小。藉此，於之後之循環中，對非選擇字元線WL施加之電壓不會升高至大於電壓VPASS_LIMIT2之值。 即，於第(k＋1)次之後之循環、例如第(k＋1)次、及第(k＋2)次循環中，對選擇字元線WL於施加電壓VPASS_LIMIT2之後分別施加電壓VPGM＋kDVPGM、及VPGM＋(k＋1)DVPGM。伴隨於此，對非選擇字元線WL施加電壓VPASS_LIMIT2。並且，於對選擇字元線WL施加電壓VPASS_LIMIT2之後，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第(k＋1)次、及第(k＋2)次程式動作結束。 藉由如上所述般進行動作，選擇了選擇閘極線SGD側之上層區域之字元線WL之情形時的寫入動作結束。 再者，於圖5及圖6之例中，對非選擇字元線WL施加之電壓於第k次循環中達到電壓VPASS_LIMIT1，於第(k＋1)次循環中達到電壓VPASS_LIMIT2，但並不限於此。例如，電壓VPASS_LIMIT2大於電壓VPASS_LIMIT1即可，可設定為於第(k＋1)次以上之任意循環中能夠達到之大小。 又，於圖5及圖6之例中，對非選擇字元線WL施加之電壓係與對選擇字元線WL施加之電壓一同自第2次循環起開始升高，但並不限於此，亦可自任意次數之循環起開始升高。 又，於圖5及圖6之例中，對所有非選擇字元線WL施加之電壓於第1次循環中施加同一電壓VPASS，但並不限於此。例如，對非選擇字元線WL施加之電壓亦可根據字元線WL之沿著Z方向之位置而不同。 1.3關於本實施形態之效果 根據第1實施形態，能夠提高資料寫入之可靠性。以下，對本效果進行說明。 根據第1實施形態，寫入動作時對非選擇字元線WL施加之電壓係隨著循環數之增加而升高。邏輯控制電路23於資料寫入時向電壓產生電路26傳輸表示該升高之電壓之上限值之資訊。具體而言，於選擇了選擇電晶體ST2側之下層區域之單元之情形時，對電壓產生電路26傳輸電壓VPASS_LIMIT1作為可對非選擇字元線WL施加之電壓之上限值。又，於選擇了選擇電晶體ST1側之上層區域之單元之情形時，對電壓產生電路26傳輸電壓VPASS_LIMIT2作為可對非選擇字元線WL施加之電壓之上限值。電壓VPASS_LIMIT2設定大於電壓VPASS_LIMIT1之值。藉此，相較於對下層區域之單元執行資料寫入之情形，對上層區域之單元執行資料寫入之情形更能夠對非選擇字元線WL施加較高之電壓。因此，於對上層區域之單元執行資料寫入之情形時，能夠減少程式干擾之影響。因此，能夠提高資料寫入之可靠性。 若進行補充，則半導體記憶裝置20具有沿著相對於半導體基板30垂直之Z方向設置選擇電晶體ST2、複數個記憶單元電晶體MT、及選擇電晶體ST1之構成。因此，於1個區塊BLK內設置共有同一字元線WL之複數個串單位SU0～SU3。於該情形時，同一區塊BLK內之複數個串單位SU0～SU3可根據將選擇電晶體ST1設為接通狀態抑或是斷開狀態，而切換選擇與非選擇。另一方面，如上所述，同一區塊BLK內之複數個串單位SU0～SU3共有同一字元線WL。因此，對非選擇串單位SU內之記憶單元電晶體MT之閘極施加與選擇串單位SU內之記憶單元電晶體MT之閘極相同之電壓。 一般而言，非選擇串單位SU內與選擇字元線WL連接之記憶單元電晶體MT係藉由與字元線WL之電壓之耦合而將浮動狀態之通道之電位升壓，藉此抑制非意圖之寫入。然而，通道之電位之升壓量可能因各種因素而降低。 例如，通道之電位之升壓量可能因與注入至選擇電晶體ST2側之非選擇記憶單元電晶體MT之電荷儲存層35之電子耦合而降低。此處，針對1個NAND串NS內之複數個記憶單元電晶體MT，自選擇電晶體ST2側(源極側)朝向選擇電晶體ST1側(汲極側)依序執行寫入。藉此，於對上層區域之記憶單元電晶體MT寫入資料之情形時，於該選擇記憶單元電晶體MT之位於源極側之記憶單元電晶體MT之大部分已被寫入資料的可能性高。因此，上層區域之選擇記憶單元電晶體MT相較於下層區域之選擇記憶單元電晶體MT，受到與注入至源極側之記憶單元電晶體MT之電荷儲存層35之電子之耦合之影響，通道之電位之升壓量更容易降低。 又，例如上層區域之選擇記憶單元電晶體MT相較於下層區域之選擇記憶單元電晶體MT更靠近位元線BL。因此，升壓後之通道之電位可能向位元線BL洩漏。 因此，寫入動作時，存在如下情況：上層區域之選擇記憶單元電晶體MT相較於下層區域之選擇記憶單元電晶體MT，不易將通道之電位升壓至充分之大小。 圖7係用以說明程式干擾之圖解。圖7中，於橫軸設定選擇字元線WL。又，圖7中，於縱軸設定於非選擇串單位SU內與選擇字元線WL連接之記憶單元電晶體MT中產生之閾值電壓之上升量。即，圖7表示選擇字元線WL與因程式干擾所產生之閾值電壓之上升量之對應關係的一例。 如圖7所示，若字元線WL0或與其附近之下層區域對應之字元線WL被選擇之情形時，於非選擇串單位SU內與選擇字元線WL連接之記憶單元電晶體MT中產生之閾值電壓之上升量相對較小。然而，隨著所選擇之字元線WL朝向上層，該閾值電壓之上升量增加。並且，於選擇字元線WL47或與其附近之上層區域對應之字元線WL之情形時，於非選擇串單位SU內與選擇字元線WL連接之記憶單元電晶體MT中產生之閾值電壓之上升量相較於選擇與下層區域對應的字元線WL之情形，可大到無法忽視之程度。尤其是於選擇字元線WL47之情形時，於非選擇串單位SU內與選擇字元線WL連接之記憶單元電晶體MT中產生之閾值電壓之上升量可明顯大於選擇其他字元線WL之情形。 於第1實施形態中，於對上層區域之記憶單元電晶體MT進行寫入之情形時，設定大於電壓VPASS_LIMIT1之電壓VPASS_LIMIT2作為對非選擇字元線WL施加之電壓之上限值。藉此，能夠補償可能於上層區域之記憶單元電晶體MT產生之通道之電位之升壓量的降低。因此，能夠針對上層區域之記憶單元電晶體MT抑制明顯表現之閾值電壓之上升。因此，能夠提高資料寫入之可靠性。 再者，於對非選擇字元線WL施加過大之電壓之情形時，可能於與該非選擇字元線WL連接之非選擇記憶單元電晶體MT中產生非意圖之資料之寫入。因此，於不產生因如上所述之通道之電位之升壓量之降低所導致之程式干擾的情形時，對於施加至非選擇字元線WL之電壓，理想的是施加不超過電壓VPASS_LIMIT1之程度之電壓。 具體而言，如圖7所示，於對下層區域之記憶單元電晶體MT進行寫入之情形時，如上所述之升壓量之降低未明顯表現。因此，於第1實施形態中，於對下層區域之記憶單元電晶體MT進行寫入之情形時，對非選擇字元線WL設定電壓VPASS_LIMIT1而非電壓VPASS_LIMIT2作為電壓VPASS之上限值。因此，能夠將對非選擇字元線WL施加電壓VPASS_LIMIT2之實例抑制至最小限度，進而，能夠抑制於非選擇記憶單元電晶體MT中產生非意圖之資料之寫入。 2.變化例 實施形態不限於上述第1實施形態中敍述之形態，可進行各種變化。於上述第1實施形態中，已說明根據選擇字元線WL是否位於上層區域而針對1種電壓VPASS設定互不相同之複數個上限值之情況，但不限於此。例如，亦可根據與選擇字元線WL之位置關係而對非選擇字元線WL設定複數種不同之電壓。又，亦可針對該複數種不同之電壓之各者，根據選擇字元線WL是否位於上層區域而設定互不相同之複數個上限值。 以下，對與第1實施形態相同之構成及動作省略其說明，主要對與第1實施形態不同之構成及動作進行說明。 2.1關於寫入動作 對變化例之半導體記憶裝置之寫入動作進行說明。 2.1.1關於寫入動作之概要 首先，對變化例之寫入動作之概要進行說明。 於變化例之寫入動作中，作為一例，設定3種電壓VPASS1、VPASS2、及VPASS3作為對非選擇字元線WL施加之電壓，且分別升高該電壓VPASS1～VPASS3。對哪一非選擇字元線WL施加電壓VPASS1～VPASS3例如係根據非選擇字元線WL與選擇字元線WL之位置關係而決定。 電壓VPASS3例如設定為對與沿著Z方向設置於選擇記憶單元電晶體MTx(變數x為0≦x≦47之整數)之兩側之記憶單元電晶體MT(x±1)連接之非選擇字元線WL(x±1)施加的電壓。電壓VPASS1例如設定為對與設置於較選擇記憶單元電晶體MTx更靠選擇電晶體ST2側之記憶單元電晶體MTy(變數y為0≦y＜(x－1)之整數)連接之非選擇字元線WLy施加的電壓。電壓VPASS2例如設定為對與設置於較記憶單元電晶體MT(x＋1)更靠選擇電晶體ST1側之記憶單元電晶體MTz(變數z為(x＋1)＜z≦47之整數)連接之非選擇字元線WLz施加的電壓。 再者，電壓VPASS1～VPASS3之值之大小關係可任意設定。又，對於電壓VPASS1～VPASS3可設定彼此互不相同之值，亦可對至少任兩個設定同一值。 又，於本實施形態中，對電壓VPASS1～VPASS3均升高之情況進行說明，但並不限於此。例如，電壓VPASS1～VPASS3亦可為任一電壓升高，其他電壓不升高。哪一電壓升高可任意設定及變更。 2.1.2關於對下層區域之單元之寫入動作 首先，對針對選擇電晶體ST2側之下層區域之單元之寫入動作進行說明。 圖8係用以說明於變化例之半導體記憶裝置中對下層區域之單元之寫入動作的時序圖。圖8對應於第1實施形態中所說明之圖5。即，圖8中，示出選擇與下層區域之單元連接之字元線WL之情況。 如圖8所示，於第1次循環中，對選擇字元線WL於施加電壓VPASS2之後施加電壓VPGM，向選擇記憶單元電晶體MT之電荷儲存層35注入電子。伴隨於此，對非選擇字元線WL，根據與選擇字元線WL之位置關係分別施加電壓VPASS1～VPASS3。具體而言，對選擇字元線WL之兩側之非選擇字元線WL施加電壓VPASS3。對較選擇字元線WL更靠下層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)施加電壓VPASS1。對較選擇字元線WL更靠上層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)施加電壓VPASS2。 其後，對選擇字元線WL施加電壓VPASS2。繼而，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第1次程式動作結束。 於第2次循環中，電壓VPGM、及VPASS1、VPASS2與VPASS3分別例如自第1次循環升高電壓DVPGM、及DVPASS1、DVPASS2、與DVPASS3。電壓DVPASS1～DVPASS3可設定彼此互不相同之值，亦可對至少任兩個設定同一值。 具體而言，於第2個循環中，對選擇字元線WL於施加電壓VPASS2＋DVPASS2之後施加電壓VPGM＋DVPGM。伴隨於此，對非選擇字元線WL，根據與選擇字元線WL之位置關係分別施加電壓VPASS1＋DVPASS1、VPASS2＋DVPASS2、及VPASS3＋DVPASS3。 其後，對選擇字元線WL施加電壓VPASS2＋DVPASS2。繼而，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第2次程式動作結束。 如此，於程式動作中，隨著循環數變大，將對選擇字元線WL及非選擇字元線WL施加之電壓逐漸升高。於第(k－1)次循環中，例如對選擇字元線WL於施加電壓VPASS2＋(k－2)DVPASS2之後施加VPGM＋(k－2)DVPGM，對非選擇字元線WL，根據與選擇字元線WL之位置關係分別施加電壓VPASS1＋(k－2)DVPASS1、VPASS2＋(k－2)DVPASS2、及VPASS3＋(k－2)DVPASS3。並且，於對選擇字元線WL施加電壓VPASS2＋(k－2)DVPASS2之後，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS。 繼而，於第k次循環中，對非選擇字元線WL施加之電壓升高，結果根據與選擇字元線WL之位置關係而達到電壓VPASS1_LIMIT1、VPASS2_LIMIT1、及VPASS3_LIMIT1。電壓VPASS1_LIMIT1～VPASS3_LIMIT1係於寫入動作時自邏輯控制電路23傳輸至電壓產生電路26之資訊之一，例如分別為電壓VPASS1～VPASS3之上限值。 於圖8之例中，電壓VPASS1_LIMIT1係大於電壓VPASS1＋(k－2)DVPASS1且電壓VPASS1＋(k－1)DVPASS1以下之大小。電壓VPASS2_LIMIT1係大於電壓VPASS2＋(k－2)DVPASS2且電壓VPASS2＋(k－1)DVPASS2以下之大小。電壓VPASS3_LIMIT1係大於電壓VPASS3＋(k－2)DVPASS3且電壓VPASS3＋(k－1)DVPASS3以下之大小。藉此，於之後之循環中，對非選擇字元線WL施加之電壓根據與選擇字元線WL之位置關係不會升高至大於電壓VPASS1_LIMIT1～VPASS3_LIMIT1之值。 即，於第k次之後之循環、例如第k次、第(k＋1)次、及第(k＋2)次循環中，對選擇字元線WL於施加電壓VPASS2_LIMIT1之後分別施加電壓VPGM＋(k－1)DVPGM、VPGM＋kDVPGM、及VPGM＋(k＋1)DVPGM。伴隨於此，對非選擇字元線WL，於任一循環中，均根據與選擇字元線WL之位置關係而施加電壓VPASS1_LIMIT1～VPASS3_LIMIT1中之任一者。並且，於對選擇字元線WL施加電壓VPASS2_LIMIT1之後，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第k次、第(k＋1)次、及第(k＋2)次程式動作結束。 藉由如上所述般進行動作，選擇了選擇閘極線SGS側之下層區域之字元線WL之情形時的寫入動作結束。 2.1.3關於對上層區域之單元之寫入動作 繼而，對針對選擇電晶體ST1側之上層區域之單元之寫入動作進行說明。 圖9係用以說明於變化例之半導體記憶裝置中對上層區域之單元之寫入動作的時序圖。圖9對應於第1實施形態中所說明之圖6。即，圖9中，示出選擇與上層區域之單元連接之字元線WL之情況。 如圖9所示，第(k－1)次循環之前之動作由於與在圖8中示出之對下層區域之單元之寫入動作相同，故而省略其說明。 於第k次循環中，對非選擇字元線WL施加之電壓升高，結果根據與選擇字元線WL之位置關係而達到電壓VPASS1_LIMIT1～VPASS3_LIMIT1。然而，定序器25於之後之循環中不停止向大於電壓VPASS1_LIMIT1～VPASS3_LIMIT1之電壓之升高，而接著使對非選擇字元線WL施加之電壓升高。 具體而言，例如於第k次循環中，對選擇字元線WL於施加電壓VPASS2_(k－1)DVPASS2之後施加電壓VPGM＋(k－1)DVPGM。伴隨於此，對非選擇字元線WL，根據與選擇字元線WL之位置關係而施加電壓VPASS1＋(k－1)DVPASS1、VPASS2＋(k－1)DVPASS2、及VPASS3＋(k－1)DVPASS3中之任一者。其後，對選擇字元線WL施加電壓VPASS2＋(k－1)DVPASS2。繼而，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第k次程式動作結束。 繼而，於第(k＋1)次循環中，對設置於較選擇字元線WL更靠下層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)、設置於較選擇字元線WL更靠上層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)、及選擇字元線WL之兩側之非選擇字元線WL施加之電壓升高，結果分別達到電壓VPASS1_LIMIT2、VPASS2_LIMIT2、及VPASS3_LIMIT2。電壓VPASS1_LIMIT2～VPASS3_LIMIT2係於寫入動作時自邏輯控制電路23傳輸至電壓產生電路26之資訊之一。電壓VPASS1_LIMIT2～VPASS3_LIMIT2分別為針對電壓VPASS1～VPASS3之與電壓VPASS1_LIMIT1～VPASS3_LIMIT1不同之上限值。 於圖9之例中，電壓VPASS1_LIMIT2～VPASS3_LIMIT2分別為大於電壓VPASS1＋(k－1)DVPASS1～VPASS3＋(k－1)DVPASS3且電壓VPASS1＋kDVPASS1～VPASS3＋kDVPASS3以下之大小。藉此，於之後之循環中，對設置於較選擇字元線WL更靠下層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)、設置於較選擇字元線WL更靠上層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)、及選擇字元線WL之兩側之非選擇字元線WL施加之電壓不會分別升高至大於電壓VPASS1_LIMIT2～VPASS3_LIMIT2的值。 即，於第(k＋1)次之後之循環、例如第(k＋1)次、及第(k＋2)次循環中，對選擇字元線WL於施加電壓VPASS2_LIMIT2之後分別施加電壓VPGM＋kDVPGM、及VPGM＋(k＋1)DVPGM。伴隨於此，對非選擇字元線WL，根據與選擇字元線WL之位置關係而施加電壓VPASS1_LIMIT2～VPASS3_LIMIT2中之任一者。並且，於對選擇字元線WL施加電壓VPASS2_LIMIT2之後，對選擇字元線WL及非選擇字元線WL一同施加電壓VSS，第(k＋1)次、及第(k＋2)次程式動作結束。 藉由如上所述般進行動作，選擇了選擇閘極線SGD側之上層區域之字元線WL之情形時的寫入動作結束。 再者，於圖8及圖9之例中，對設置於選擇字元線WL之兩側、及下層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)施加之電壓分別於第k次循環中達到電壓VPASS1_LIMIT1～VPASS3_LIMIT1，於第(k＋1)次循環中達到電壓VPASS1_LIMIT2～VPASS3_LIMIT2，但並不限於此。例如，電壓VPASS_LIMIT2～VPASS3_LIMIT2分別大於電壓VPASS1_LIMIT1～VPASS3_LIMIT1即可，可設定為於第(k＋1)次以上之任意循環中能夠達到之大小。 又，於圖8及圖9之例中，對非選擇字元線WL施加之電壓無關於與選擇字元線WL之位置關係，而與對選擇字元線WL施加之電壓一同自第2次循環起開始升高，但並不限於此，亦可各自獨立地自任意次數之循環起開始升高。 2.2關於本變化例之效果 以下，對本變化例之效果進行說明。 如上所述，由於抑制在非選擇串單位SU內與選擇字元線WL連接之記憶單元電晶體MT之閾值電壓的上升，故而有效地使該記憶單元電晶體MT之通道之電位上升。然而，即便對所有非選擇字元線WL一律施加較大之電壓，亦存在無法充分獲得使通道之電位上升之效果之情況。 根據本變化例，於同一NAND串NS內，對設置於較選擇字元線WL更靠下層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)施加電壓VPASS1。又，對設置於較選擇字元線WL更靠上層之非選擇字元線WL(除了與選擇字元線WL相鄰之非選擇字元線WL以外)施加電壓VPASS2。又，對設置於選擇字元線WL之兩側之非選擇字元線WL施加電壓VPASS3。 藉此，對非選擇字元線WL，根據非選擇字元線WL與選擇字元線WL之位置關係而於同一循環中施加不同值之電壓。因此，能夠一面對每個字元線WL恰當地設定對非選擇字元線WL施加之電壓之大小，一面有效地抑制於非選擇串單位SU內與選擇字元線WL連接之記憶單元電晶體MT之閾值電壓之上升。 3.其他 再者，於上述變化例中，對針對所有非選擇字元線WL設定2個上限值(電壓VPASS1_LIMIT1～VPASS3_LIMIT1、及電壓VPASS1_LIMIT2～VPASS3_LIMIT2)之情況進行了說明，但並不限於此。 例如，根據記憶單元電晶體MT之特性，即便針對所有非選擇字元線WL設定2個上限值，亦存在無法充分獲得抑制對非選擇記憶單元電晶體MT之非意圖之寫入之效果的情況。更具體而言，例如，於對較選擇字元線WL更靠上層之非選擇字元線WL施加電壓VPASS2_LIMIT2之情形時、及對選擇字元線WL之兩側之非選擇字元線WL施加電壓VPASS3_LIMIT2之情形時，存在無法充分獲得抑制對非選擇記憶單元電晶體MT之非意圖之寫入之效果的情況。再者，因對非選擇字元線WL施加較大之電壓，反而存在非選擇記憶單元電晶體MT中產生非意圖之資料之寫入之情況。 於此種情形時，對非選擇字元線WL設定之上限值之數量根據與選擇字元線WL之位置關係，可為1個，亦可為複數個。 例如關於較選擇字元線WL更靠上層之非選擇字元線WL，亦可無關於選擇字元線WL是否為設置於上層區域之字元線WL，而設定1種電壓VPASS2_LIMIT1作為上限值。又，例如關於選擇字元線WL之兩側之非選擇字元線WL，亦可無關於選擇字元線WL是否為設置於上層區域之字元線WL，而設定1種電壓VPASS3_LIMIT1作為上限值。與此相對，關於較選擇字元線WL更靠下層之非選擇字元線WL，亦可根據選擇字元線WL是否為設置於上層區域之字元線WL，而將種類各不相同之電壓VPASS1_LIMIT1及VPASS2_LIMIT2設定為上限值。 藉此，能夠根據與選擇字元線WL之位置關係而設定是否藉由選擇字元線WL來變更對非選擇字元線WL設定之電壓之上限值。因此，能夠有效地抑制於非選擇串單位SU內與選擇字元線WL連接之記憶單元電晶體MT之閾值電壓之上升，並且進一步提高資料寫入之可靠性。 已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提示者，並不意圖限定發明之範圍。該等實施形態能夠以其他各種形態加以實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請] 本申請享有以日本專利申請2017-179336號(申請日：2017年9月19日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧記憶體系統10‧‧‧控制器11‧‧‧處理器12‧‧‧內置記憶體13‧‧‧ECC電路14‧‧‧NAND介面電路15‧‧‧緩衝記憶體16‧‧‧主機介面電路20‧‧‧半導體記憶裝置21‧‧‧記憶單元陣列22‧‧‧輸入輸出電路23‧‧‧邏輯控制電路24‧‧‧暫存器25‧‧‧定序器26‧‧‧電壓產生電路27‧‧‧驅動器組28‧‧‧列解碼器29‧‧‧感測放大器模組30‧‧‧半導體基板30n‧‧‧n型井區域30p‧‧‧p型井區域31‧‧‧配線層32‧‧‧配線層33‧‧‧配線層34‧‧‧區塊絕緣膜35‧‧‧電荷儲存層36‧‧‧隧道氧化膜37‧‧‧半導體支柱38‧‧‧n+型雜質擴散區域39‧‧‧配線層40‧‧‧n+型雜質擴散區域41‧‧‧接觸插塞42‧‧‧配線層BL0、BL1、BL(m－1)‧‧‧位元線BLK、BLK0、BLK1‧‧‧區塊CELSRC‧‧‧源極線CU‧‧‧單元單位MT0～MT3、MT44～MT47‧‧‧記憶單元電晶體NS‧‧‧NAND串SGD0、SGD1、SGD2、SGD3‧‧‧選擇閘極線SGS‧‧‧選擇閘極線ST1‧‧‧選擇電晶體ST2‧‧‧選擇電晶體SU、SU1、SU2、SU3‧‧‧串單位WL0～WL2、WL44～WL47‧‧‧字元線X‧‧‧方向Y‧‧‧方向Z‧‧‧方向
圖1係用以說明第1實施形態之記憶體系統之構成之方塊圖。 圖2係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。 圖3係用以說明第1實施形態之半導體記憶裝置之記憶單元陣列之構成的電路圖。 圖4係用以說明第1實施形態之半導體記憶裝置之記憶單元陣列之構成的剖視圖。 圖5係用以說明於第1實施形態之半導體記憶裝置中選擇下層區域之字元線之情況之寫入動作的時序圖。 圖6係用以說明於第1實施形態之半導體記憶裝置中選擇上層區域之字元線之情況之寫入動作的時序圖。 圖7係用以說明程式干擾之圖解。 圖8係用以說明於變化例之半導體記憶裝置中選擇下層區域之字元線之情況之寫入動作的時序圖。 圖9係用以說明於變化例之半導體記憶裝置中選擇上層區域之字元線之情況之寫入動作的時序圖。

Claims (12)

  1. 一種半導體記憶裝置，其包含：第1位元線；汲極側選擇閘極電晶體，其連接於上述第1位元線；源極線；源極側選擇閘極電晶體，其連接於上述源極線；複數個串聯連接之記憶單元電晶體，其等在上述汲極側選擇閘極電晶體與上述源極側選擇閘極電晶體之間，上述記憶單元電晶體包括：第1記憶單元電晶體，上述第1記憶單元電晶體係相較於上述汲極側選擇閘極電晶體更靠近上述源極側選擇閘極電晶體；第2記憶單元電晶體，上述第2記憶單元電晶體係相較於上述源極側選擇閘極電晶體更靠近上述汲極側選擇閘極電晶體；及第3記憶單元電晶體；複數個字元線，其等與上述記憶單元電晶體之閘極耦合，上述字元線包括：與上述第1記憶單元電晶體之閘極耦合的第1字元線、與上述第2記憶單元電晶體之閘極耦合的第2字元線、及與上述第3記憶單元電晶體之閘極耦合的第3字元線；及控制器，其構成為：以上述第1字元線作為選擇字元線且以上述第2字元線及上述第3字元線作為非選擇字元線，執行第1寫入動作以將資料寫入上述第1記憶單元電晶體；且以上述第2字元線作為上述選擇字元線且以上述第1字元線及上述 第3字元線作為上述非選擇字元線，執行第2寫入動作以將資料寫入上述第2記憶單元電晶體；其中，在上述第1寫入動作及上述第2寫入動作之每一者中，於複數個程式循環(program loop)之各者中，對上述選擇字元線施加程式電壓(program voltage)且對上述非選擇字元線施加較上述程式電壓低之通過電壓(pass voltage)；上述程式電壓係自上述複數個程式循環之第一個升高(step up)至上述複數個程式循環之最後一個；上述第1寫入動作中之上述通過電壓係自上述複數個程式循環之上述第一個升高至上述複數個程式循環之上述最後一個，直至上述通過電壓達到第1上限值為止；且上述第2寫入動作中之上述通過電壓係自上述複數個程式循環之上述第一個升高至上述複數個程式循環之上述最後一個，直至上述通過電壓達到較上述第1上限值高之第2上限值為止；且於上述第1寫入動作中在上述通過電壓達到上述第1上限值之後，施加上述通過電壓的上述第1上限值作為上述第1寫入動作中之上述通過電壓；且於上述第2寫入動作中在上述通過電壓達到上述第2上限值之後，施加上述通過電壓的上述第2上限值作為上述第2寫入動作中之上述通過電壓。
  2. 如請求項1之半導體記憶裝置，其中在上述第1寫入動作之上述複數個程式循環之上述第一個中對上述第3字元線施加之上述通過電壓係與在上述第2寫入動作之上述複數個程式循環上述第一個中對上述第3字元線施加之上述通過電壓相同；且 在上述第1寫入動作之上述複數個程式循環之上述最後一個中對上述第3字元線施加的上述通過電壓係較在上述第2寫入動作之上述複數個程式循環之上述最後一個中對上述第3字元線施加之上述通過電壓低。
  3. 如請求項1之半導體記憶裝置，其中上述源極側選擇閘極電晶體係布置於半導體基板與上述記憶單元電晶體之間。
  4. 如請求項1之半導體記憶裝置，其中上述第3記憶單元電晶體係相較於上述汲極側選擇閘極電晶體更靠近上述源極側選擇閘極電晶體，且上述第2記憶單元電晶體係在上述第3記憶單元電晶體與上述汲極側選擇閘極電晶體之間。
  5. 如請求項1之半導體記憶裝置，其進一步包含：第4記憶單元電晶體，其連接於上述第3字元線，其中上述第4記憶單元電晶體係連接於第2位元線。
  6. 一種半導體記憶裝置，其包含：第1記憶單元，其連接於第1位元線，上述第1記憶單元之閘極連接於第1字元線；第2記憶單元，其連接於上述第1位元線，上述第2記憶單元之閘極連接於第2字元線；第3記憶單元，其連接於上述第1位元線，上述第3記憶單元之閘極連 接於第3字元線；第1選擇電晶體，其連接於上述第1位元線；第2選擇電晶體，其連接於上述第1位元線，上述第1、第2及第3記憶單元係在上述第1與第2選擇電晶體之間；控制器，其構成為：在資料寫入動作期間，以第1增加量使程式電壓升高，在上述資料寫入動作期間，對選擇字元線施加上述程式電壓；在上述資料寫入動作期間，以第2增加量使第1通過電壓升高最大至第1上限值，在上述資料寫入動作期間對至少一個非選擇字元線施加上述第1通過程式電壓；且在上述資料寫入動作期間，以第3增加量使第2通過電壓升高最大至第2上限值，在上述資料寫入動作期間對至少一個非選擇字元線施加上述第2通過電壓；其中於上述選擇字元線為上述第1字元線時，上述第1上限值由上述控制器設定為第1值，且於上述選擇字元線為上述第2字元線時，上述第1上限值由上述控制器設定為與上述第1值不同之第2值；且於上述選擇字元線為上述第1字元線時，上述第2上限值由上述控制器設定為第3值，且於上述選擇字元線為上述第2字元線時，上述第2上限值由上述控制器設定為與上述第3值不同之第4值。
  7. 如請求項6之半導體記憶裝置，其中上述第1選擇電晶體為源極側選擇電晶體，且上述第1記憶單元係於上述第2記憶單元與上述第1選擇電晶體之間；且 上述第4值大於上述第3值。
  8. 如請求項6之半導體記憶裝置，其中上述第1通過電壓係施加於與上述選擇字元線直接相鄰(directly adjacent)之非選擇字元線，且上述第2通過電壓係施加於與上述選擇字元線非直接相鄰之非選擇字元線。
  9. 如請求項6之半導體記憶裝置，其中上述第1選擇電晶體為源極側選擇電晶體，且上述第1記憶單元係於上述第2記憶單元與上述第1選擇電晶體之間；且上述第2值大於上述第1值。
  10. 一種半導體記憶裝置，其包含：第1記憶單元電晶體、第2記憶單元電晶體、及第3記憶單元電晶體，其等串聯連接；字元線，其與上述第3記憶單元電晶體之閘極耦合；及控制器，其構成為：將通過電壓設定為第1值，於資料寫入至上述第1記憶單元電晶體之期間，具有上述第1值之上述通過電壓施加於上述字元線；將上述通過電壓設定為第2值，上述第2值與上述第1值不同，於資料寫入至上述第2記憶單元電晶體之期間，具有上述第2值之上述通過電壓施加於上述字元線；於上述資料寫入至上述第1記憶單元電晶體之期間，使對上述字元 線施加之上述通過電壓自上述第1值逐漸升高(step up incrementally)至第1上限值；且於上述資料寫入至上述第2記憶單元電晶體之期間，使對上述字元線施加之上述通過電壓自上述第2值逐漸升高至與上述第1上限值不同之第2上限值。
  11. 如請求項10之半導體記憶裝置，其中上述第1記憶單元電晶體相較於汲極側選擇閘極電晶體較靠近源極側選擇閘極電晶體處，且上述第2記憶單元電晶體係於上述第1記憶單元電晶體與上述汲極側選擇閘極電晶體之間；且上述第2值大於上述第1值。
  12. 如請求項10之半導體記憶裝置，其中上述第1記憶單元電晶體、上述第2記憶單元電晶體及上述第3記憶單元電晶體係於NAND型三維記憶單元陣列中。
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