JP2021034529A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】三次元ＮＡＮＤ型フラッシュメモリの速度および記憶容量を向上する。
【解決手段】 ソース線と、ソース線と垂直方向に直列接続されたソース側選択ゲートトランジスタと、ソース側選択ゲート線とを有するソース側選択ゲートトランジスタ層と、ソース側選択ゲートトランジスタ層上に位置し、ソース側選択ゲートトランジスタと直列接続された複数の不揮発性メモリセルと、複数のワード線とを有するメモリセル層と、メモリセル層上に位置し、不揮発性メモリセルと直列接続されたドレイン側選択ゲートトランジスタと、ドレイン側選択ゲート線とを有するドレイン側選択ゲートトランジスタ層と、ドレイン側選択ゲートトランジスタ層上に水平方向に位置し、ドレイン側選択ゲートトランジスタと接続されたビット線と、を含むメモリバンチが、１つの半導体基板上に垂直方向に複数配置された半導体記憶装置。
【選択図】 図２

Description

本開示の実施形態は不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる三次元ＮＡＮＤ型フラッシュメモリが実用化されている。三次元構造により大容量化を図り、ビットコストを抑える技術としてＢｉＣＳ（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ）技術が知られている。
Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ ＰｕｎｃｈａｎｄＰ ｌｕｇＰｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇh Ｄｅｎｓｉｔｙ ＦｌａｓｈＭｅｍｏｒｙ ２００７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ１４
三次元ＮＡＮＤ型フラッシュメモリの速度および記憶容量を向上する。
本実施形態にかかる不揮発性半導体記憶装置は、ソース線と、ソース線と垂直方向に直列接続されたソース側選択ゲートトランジスタと、ソース側選択ゲートトランジスタのゲートに接続されたソース側選択ゲート線と、を有するソース側選択ゲートトランジスタ層と、ソース側選択ゲートトランジスタ層上に位置し、ソース側選択ゲートトランジスタと直列接続された複数の不揮発性メモリセルと、複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線と、を有するメモリセル層と、メモリセル層上に位置し、不揮発性メモリセルと直列接続されたドレイン側選択ゲートトランジスタと、ドレイン側選択ゲートトランジスタのゲートに接続されたドレイン側選択ゲート線と、を有するドレイン側選択ゲートトランジスタ層と、ドレイン側選択ゲートトランジスタ層上に水平方向に位置し、ドレイン側選択ゲートトランジスタと接続されたビット線と、を含むメモリバンチが、１つの半導体基板上に垂直方向に複数配置される。
本実施形態にかかる半導体記憶装置の構成を説明するブロック図である。 本実施形態にかかるメモリセルアレイの構成を説明する回路ブロック図である。 本実施形態にかかるメモリバンチの構成を説明する回路ブロック図である。 本実施形態にかかるメモリバンチの模式斜視図である。 本実施形態にかかるメモリセルアレイの構造を説明する断面図である。 本実施形態にかかるメモリホールの配置及びビット線ＢＬとの接続関係を説明する平面図である。 本実施形態にかかるビット線伝送トランジスタの構造を説明する斜視図である。 本実施形態にかかる接続ユニットの斜視図である。 本実施形態にかかる接続ユニットの平面図である。 本実施形態にかかる引出領域の構造を説明する断面図である。 本実施形態にかかるメモリセルアレイの構成を説明する回路ブロック図である。 本実施形態にかかるメモリセルアレイの構成を説明する回路ブロック図である。 本実施形態にかかる半導体記憶装置において各信号線に供給される電圧（読み出し動作）を示した図である。 本実施形態にかかるメモリセルアレイの構成を説明する回路ブロック図である。 本実施形態にかかるメモリセルアレイの構造を説明する断面図である。 本実施形態にかかる接続ユニットの平面図である。 本実施形態にかかるメモリセルアレイの構成を説明する回路ブロック図である。 本実施形態にかかるメモリセルアレイの構造を説明する断面図である。 本実施形態にかかる接続ユニットの平面図である。 本実施形態にかかるメモリセルアレイの構造を説明する断面図である。 本実施形態にかかるメモリセルアレイの構造を説明する断面図である。 本実施形態にかかる半導体記憶装置の構造を説明する断面図である。 本実施形態にかかる半導体記憶装置の構造を説明する断面図である。 本実施形態にかかるメモリセルアレイの構成を説明する回路ブロック図である。 本実施形態にかかるメモリセルアレイの構成を説明する回路ブロック図である。 本実施形態にかかるバンチ制御回路の構成を説明する回路ブロック図である。 本実施形態にかかるバンチ制御回路の動作を示した図である。 本実施形態にかかるロウ制御回路の構成を説明する回路ブロック図である。 本実施形態にかかるロウ制御回路の構成を説明する回路ブロック図である。 本実施形態にかかるデコード回路のデコード動作を示した図である。 本実施形態にかかる半導体記憶装置の構造を説明する断面図である。
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。
［第１の実施形態にかかる半導体記憶装置］
まず、第１の実施形態にかかる半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
図１に示すように、半導体記憶装置（ＮＡＮＤ ＦＬＡＳＨ ＣＨＩＰ）１は、メモリセルアレイ（Ｃｅｌｌ Ａｌｌａｙ）１００のほかに、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）２、入出力回路（Ｉ／Ｏ Ｂｕｆｆｅｒ）４、電圧発生回路５、アドレスレジスタ（Ａｄｄｒｅｓｓ Ｈｏｌｄ）８、バンチデコーダ及びロウデコーダ（Ｂｕｎｃｈ ａｎｄ Ｒｏｗ Ｄｅｃ）１９、センスアンプ（Ｓｅｎｃｅ Ａｍｐ）２０、データキャッシュ（Ｄａｔａ Ｃａｃｈｅ）２１、及びカラムデコーダ（Ｃｏｌ Ｄｅｃ）２２を含む。
入出力回路４は、入出力信号端子Ｉ／Ｏ、コントローラ２、アドレスレジスタ８、カラムデコーダ２２と接続されている。入出力回路４は、半導体記憶装置１の外部から入出力信号端子Ｉ／Ｏを介してデータを受信し、半導体記憶装置１の外部に入出力信号端子Ｉ／Ｏを介してデータを送信する。
半導体記憶装置１の外部と半導体記憶装置１との間の通信は、例えば、ＮＡＮＤインターフェイス規格に従う。入出力信号端子Ｉ／Ｏは、例えば８本ある。入出力回路４は、複数サイクルにわたって、入出力信号端子Ｉ／Ｏに供給されるアドレスデータＡＤＤ、コマンドデータＣＭＤ、書込みデータを受信する。入出力回路４は、入出力信号端子Ｉ／Ｏから供給されたデータの一部であるコマンドデータＣＭＤ、書込みデータを、コントローラ２に供給する。
入出力回路４は、入出力信号端子Ｉ／Ｏから供給されたデータの一部であるアドレスデータＡＤＤを、アドレスレジスタ８に供給する。入出力回路４はカラムデコーダからデータバス線を介して供給される読出しデータを、複数サイクルにわたって、入出力信号端子Ｉ／Ｏに送出する。
コントローラ２はチップイネーブル信号端子／ＣＥ、アドレスラッチイネーブル信号端子ＡＬＥ、コマンドラッチイネーブル信号端子ＣＬＥ、ライトイネーブル信号端子／ＷＥ、リードイネーブル信号端子／ＲＥ、ライトプロテクト信号端子／ＷＰ及びレディビジー信号端子／ＲＢと接続されている。コントローラ２は、さらに、電圧発生回路５、センスアンプ２０、アドレスレジスタ８と接続されている。
コントローラ２は、チップイネーブル信号端子／ＣＥ、アドレスラッチイネーブル信号端子ＡＬＥ、コマンドラッチイネーブル信号端子ＣＬＥ、ライトイネーブル信号端子／ＷＥ、リードイネーブル信号端子／ＲＥ及びライトプロテクト信号端子／ＷＰにおいて受信した各種信号の組み合わせで入出力信号端子Ｉ／Ｏのデータを取り込むとともに、このデータに含まれるコマンドＣＭＤに従って、半導体記憶装置１全体の動作を制御する。
チップイネーブル信号端子／ＣＥに供給される信号によって半導体記憶装置１をイネーブルにする。アドレスラッチイネーブル信号端子ＡＬＥに供給される信号によって、受信した入出力信号Ｉ／Ｏがアドレスであることを半導体記憶装置１が通知される。コマンドラッチイネーブル信号端子ＣＬＥに供給される信号によって、入出力信号端子Ｉ／Ｏで受信したデータがコマンドであることが半導体記憶装置１に通知される。ライトイネーブル信号端子／ＷＥに供給される信号によって、入出力信号端子Ｉ／Ｏに供給されるデータの入力が半導体記憶装置１に命令される。リードイネーブル信号端子／ＲＥに供給される信号によって、入出力信号端子Ｉ／Ｏからの読出しデータの出力が半導体記憶装置１に命令される。ライトプロテクト信号端子／ＷＰに供給される信号によって、データ書込み及び消去の禁止が半導体記憶装置１に指示される。
また、コントローラ２は、レディビジー信号端子／ＲＢに信号を供給して半導体記憶装置１の状態を外部に通知する。レディビジー信号端子／ＲＢには、半導体記憶装置１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す信号が供給される。
コントローラ２は、入出力回路４から受信したデータＤＡＴをセンスアンプ２０およびデータキャッシュ２１に転送する。
アドレスレジスタ８は、受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ８は、ロウアドレスＲＡＤＤをバンチデコーダ及びロウデコーダ１９へ転送し、カラムアドレスＣＡＤＤをカラムデコーダ２２に転送する。
コントローラ２は、入出力回路４から受信したコマンドＣＭＤに応じて、例えば、電圧発生回路５、バンチデコーダ及びロウデコーダ１９、センスアンプ２０、データキャッシュ２１、アドレスレジスタ８、及びカラムデコーダ２２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
電圧発生回路５は、高電圧発生回路（ＨＶ ＧＥＮ）６および低電圧発生回路（LＶ ＧＥＮ）７を含む。高電圧発生回路６は、コントローラ２の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な高電圧を発生させ、発生した高電圧を例えばメモリセルアレイ１００、バンチデコーダ及びロウデコーダ１９、及びセンスアンプ２０等に供給する。バンチデコーダ及びロウデコーダ１９及びセンスアンプ２０は、低電圧発生回路７より供給された電圧をメモリセルアレイ１００内のメモリセルトランジスタに印加する。
バンチデコーダ及びロウデコーダ１９は、アドレスレジスタ８及びメモリセルアレイ１００に接続されている。バンチデコーダ及びロウデコーダ１９は、ロウアドレスＲＡＤＤをデコードし、デコード結果に基づき、メモリセルアレイ１００に、必要な電圧を印加する。
センスアンプ２０は、コントローラ２、メモリセルアレイ１００及びデータキャッシュ２１と接続されている。読み出し動作のときには、メモリセルアレイ１００から読み出されたデータをセンスする。そして、センスアンプ２０は、読み出しデータをデータキャッシュ２１に送信する。また、センスアンプ２０は、書き込み動作のときには、書き込みデータをメモリセルアレイ１００に送信する。
データキャッシュ２１は、センスアンプ２０とカラムデコーダ２２に接続されている。データキャッシュ２１は、複数のラッチ回路を備える。ラッチ回路は、入出力回路４からデータバス及びカラムデコーダ２２を介して供給された書き込みデータを一時的に保持するとともに、センスアンプ２０によりセンスされた読出しデータを一時的に保持する。
カラムデコーダ２２は、アドレスレジスタ８、データキャッシュ２１及び入出力回路４に接続されている。例えば書き込み動作及び読み出し動作の際、カラムアドレスＣＡＤＤをデコードし、デコード結果に応じてデータキャッシュ２１内のラッチ回路を選択する。
［メモリセルアレイの回路構成］
次に、メモリセルアレイ１００の回路構成について、図２および図３を用いて説明する。図２は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。図３は、本実施形態にかかる半導体記憶装置が備えるメモリバンチの構成を示す回路ブロック図である。メモリセルアレイ１００は、複数のバンチ（ＢＵＮＣＨ５０１、ＢＵＮＣＨ５０２・・・）を備えている。
バンチＢＵＮＣＨの各々は、複数のブロック（ＢＬＫｌ、ＢＬＫｌ＋１・・・ｌは１以上の整数）を含む。ブロックＢＬＫの各々は、複数のＮＡＮＤストリングを含む。ＮＡＮＤストリング内では、複数の不揮発性メモリセルトランジスタ（以下、「メモリセル」とも表記する）が直列に接続されている。なお、メモリセルアレイ１００内の、バンチＢＵＮＣＨ、ブロックＢＬＫ、ＮＡＮＤストリング、メモリセルの数は任意である。
ブロックＢＬＫｌは、複数のビット線ＢＬ（ＢＬｎ、ＢＬｎ＋１・・・ｎは１以上の整数）と接続されている。またブロックＢＬＫｌは、ブロックＢＬＫｌ共通のソース線ＳＬと接続されている。ビット線ＢＬとソース線ＳＬの間には、ビット線ＢＬの各々に対応するＮＡＮＤストリングが接続される。
ＮＡＮＤストリングの各々は、ドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌに接続されるドレイン側選択ゲートトランジスタと、ワード線ＷＬｍ−ＢＬＫｌ（ｍは１以上の整数）に接続される多数のメモリセルと、ソース側選択ゲート線ＳＧＳ−ＢＬＫｌに接続されるソース側選択ゲートトランジスタと、を直列接続して構成される。
ブロックＢＬＫｌに含まれる各ＮＡＮＤストリングのメモリセルは、共通のドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌ、ワード線ＷＬｍ−ＢＬＫｌ（ｍは１以上の整数）、ソース側選択ゲート線ＳＧＳ−ＢＬＫｌに接続される。なお、ＮＡＮＤストリング内のドレイン側選択ゲートトランジスタ、メモリセル、ソース側選択ゲートトランジスタの数は任意であり、対応するドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌ、ワード線ＷＬ−ＢＬＫｌ、ソース側選択ゲート線ＳＧＳ−ＢＬＫｌの数も任意である。例えば、各ブロックＢＬＫｌにおいて、複数の（例えば４の）ドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌと、複数の（例えば４の）ソース側選択ゲート線ＳＧＳ−ＢＬＫｌが電気的に独立して制御できるように構成されていてもよい。この場合、電気的に独立して制御できるソース側選択ゲート線ＳＧＳ−ＢＬＫｌの数は、電気的に独立して制御できるドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌの数と同じでもよいし、それより少なくても（例えば１でも）よい。ここではブロックＢＬＫｌを例にとって説明したが、他のブロックＢＬＫｌ＋１なども同様の回路である。
バンチＢＵＮＣＨ５０１において、各ＮＡＮＤストリングはブロックＢＬＫ間で共通の対応するビット線ＢＬ（ＢＬｎ−ｂｕ５０１、ＢＬｎ＋１−ｂｕ５０１・・・ｎは１以上の整数）とそれぞれ接続されている。また、バンチＢＵＮＣＨ５０１において、すべてのＮＡＮＤストリングはバンチＢＵＮＣＨ５０１共通のソース線ＳＬ−ｂｕ５０１と接続されている。ここではバンチＢＵＮＣＨ５０１を例にとって説明したが、他のバンチＢＵＮＣＨ５０２なども同様の回路である。
メモリセルアレイ１００において、各バンチＢＵＮＣＨにおいて同一列に（Ｚ方向からみて重複する位置に）配置されるビット線ＢＬ（ＢＬｎ−ｂｕ５０１、ＢＬｎ−ｂｕ５０２・・・）はバンチＢＵＮＣＨ間で共通の対応する共通ビット線ＣＢＬ（ＣＢＬｎ）と接続されている。各ビット線ＢＬ（ＢＬｎ−ｂｕ５０１、ＢＬｎ−ｂｕ５０２・・・）と共通ビット線ＣＢＬ（ＣＢＬｎ）の間にはビット線伝送トランジスタ（ＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．）が接続される。
バンチＢＵＮＣＨ５０１内のビット線ＢＬ（ＢＬｎ−ｂｕ５０１、ＢＬｎ＋１−ｂｕ５０１・・・ｎは１以上の整数）に接続されるすべてのビット線伝送トランジスタ（ＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．）は共通のビット線伝送線（ＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０１）と接続されている。ここではバンチＢＵＮＣＨ５０１やビット線ＢＬ（ＢＬｎ−ｂｕ５０１、ＢＬｎ−ｂｕ５０２・・・）を例にとって説明したが、他のバンチＢＵＮＣＨ５０２やビット線ＢＬ（ＢＬｎ＋１−ｂｕ５０１、ＢＬｎ＋１−ｂｕ５０２・・・）なども同様の回路である。
［メモリセルアレイの構造］
メモリセルアレイ１００の構造について、図４から図９を用いて説明する。図４は、一つのバンチＢＵＮＣＨの基本的な構造を示す模式斜視図である。なお、このバンチＢＵＮＣＨは同一の半導体基板ＳＵＢ上に積層形成された複数のバンチＢＵＮＣＨの一層分に相当する。バンチＢＵＮＣＨは、下層から順に、それぞれ二酸化シリコン膜等の絶縁膜を介して、ソース線ＳＬ、２層のソース側選択ゲート線ＳＧＳ、ワード線ＷＬｘ、ＷＬｘ−１、・・・ＷＬ２、ＷＬ１、２層のドレイン側選択ゲート線ＳＧＤがＺ方向に積層されて構成されている。
ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１、ＷＬ２・・・ＷＬｘ、ソース側選択ゲート線ＳＧＳはそれぞれ、Ｘ−Ｙ方向に広がった板状に形成される。ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１、ＷＬ２・・・ＷＬｘ、ソース側選択ゲート線ＳＧＳはそれぞれ、Ｚ方向に貫通して延びるＮＡＮＤストリングに接続される。
ＮＡＮＤストリングは、バンチＢＵＮＣＨを構成するドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１、ＷＬ２・・・ＷＬｘ、ソース側選択ゲート線ＳＧＳの各層を貫通するメモリホールＭＨ内に形成される。メモリホールＭＨの側壁には絶縁膜Ｉ１及び電荷トラップ膜Ｉ２が形成され、メモリホールＭＨの内部は半導体膜Ｓで埋められている。ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１、ＷＬ２・・・ＷＬｘ、ソース側選択ゲート線ＳＧＳがそれぞれトランジスタのゲート端子に対応し、半導体膜Ｓがトランジスタのチャネルに対応する。電荷トラップ膜Ｉ２にトラップされる電荷の量でトランジスタのしきい値が変化し、しきい値の変化によってデータを記憶する。
各バンチＢＵＮＣＨにおいて、複数のＮＡＮＤストリングは、Ｚ方向最下層で共通のソース線ＳＬと接続される。また、各ＮＡＮＤストリングは、Ｚ方向最上層で、さらに絶縁膜を介して、Ｙ方向に並行して走る複数のビット線ＢＬのうち対応する１つと接続される。ＮＡＮＤストリングとビット線ＢＬとの接続は、この絶縁膜に形成された開口に形成されたビット線コンタクトＢＬＣによってなされる。
図４に示すとおり、ＢＵＮＣＨは平面視（ＸＹ面）でメモリセルアレイ領域（図４の右側部分）Ａ０と引出領域（図４の左側部分）Ａ１を有する。メモリセルアレイ領域Ａ０においては、上述したＮＡＮＤストリングが多数垂直に配列されている。引出領域Ａ１においては、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１、ＷＬ２・・・ＷＬｘ、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬはそれぞれ、階段状に端子が引き出されて形成されている。そして、それぞれの端子はバンチＢＵＮＣＨ上方から絶縁膜に開口されたコンタクトホールを介して垂直方向のワード線ＷＬ（ＢＬＫｌ−ＷＬｍ、ＢＬＫｌ−ＷＬｍ＋１、ＢＬＫｌ＋１−ＷＬｍ・・・）等と接続されている。これら垂直方向のワード線は積層された最上層のバンチＢＵＮＣＨのさらに上の層の配線と接続され、ロウ系の各種駆動回路と接続される。
続いて、図５から図９を用いて、積層されたバンチＢＵＮＣＨからビット線ＢＬが引き出されビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．を介して垂直共通ビット線ＣＢＬと接続される態様を示す。
図５は、半導体基板ＳＵＢ上において積層されたバンチＢＵＮＣＨ５０１、５０２、５０３を含む積層体の断面図（ＹＺ面）である。なお、以下の図面では、半導体基板ＳＵＢの図示は、適宜、省略される場合がある。バンチＢＵＮＣＨ５０１、５０２、５０３を含むメモリセルアレイ領域Ａ０に隣接して、それぞれのバンチＢＵＮＣＨに対応するビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．がビット線伝送トランジスタ領域Ａ２に設けられている。さらに、垂直方向（Ｚ方向）には垂直共通ビット線ＣＢＬ０、ＣＢＬ１・・・ＣＢＬ７が並列して垂直共通ビット線領域Ａ４に設けられている。ビット線伝送トランジスタ領域Ａ２と垂直共通ビット線領域Ａ４とに挟まれて、接続領域Ａ３が設けられている。
本実施形態においてビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、ビット線ＢＬの上に配置される。バンチＢＵＮＣＨ５０３のビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、バンチＢＵＮＣＨ５０３の上段であるバンチＢＵＮＣＨ５０２のソース側選択ゲートトランジスタ層に隣接してもよい。このとき、バンチＢＵＮＣＨ５０３のビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、バンチＢＵＮＣＨ５０２のソース側選択ゲートトランジスタと同一のプロセスにより同一の層に形成されてもよい。しかしながらこれに限定されず、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、ビット線ＢＬより上層の何れかの層と同一のプロセスにより同一の層に形成されてもよく、メモリセルアレイとは独立して形成されてもよい。
図６はバンチＢＵＮＣＨ内のメモリホールの配置及びビット線ＢＬとの接続関係を示した平面図（ＸＹ面）である。バンチＢＵＮＣＨはＹ方向に複数のブロックＢＬＫ（・・・ＢＬＫｌ−１、ＢＬＫｌ、ＢＬＫｌ＋１・・・）に区分されており、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１、ＷＬ２・・・ＷＬｘ、ソース側選択ゲート線ＳＧＳ等の板状の層を電気的に分離するために複数のブロックＢＬＫの間にはワード線スリットＷＬ−ＳＬＩＴが形成されている。このワード線スリットＷＬ−ＳＬＩＴには絶縁膜が充填されている。
個々のブロックＢＬＫは１／２ピッチずらして千鳥状（Ｓｔａｇｇｅｒｅｄ Ｐａｔｔｅｒｎ）に配置された２つのメモリホールＭＨ（ＮＡＮＤストリング）からなるペアがＸ方向に並列している。
ビット線ＢＬはＹ方向に並列しており、そのピッチはメモリホールＭＨの１／４である。図中黒楕円で示した部分がビット線コンタクトＢＬＣである。
図７は各バンチＢＵＮＣＨに対応したビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．の斜視図である（図５では簡略化のためＢＬ Ｔｒａｎｓｆｅｒ Ｇａｔｅの層数が２であるものを示しているが、図７は一例として、ＢＬ Ｔｒａｎｓｆｅｒ Ｇａｔｅの層数が４（Ｌ１〜Ｌ４）であるものを示している。なお、ＢＬ Ｔｒａｎｓｆｅｒ Ｇａｔｅの層数は任意である。）。
ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、メモリホールＭＨに形成したＮＡＮＤストリングと同様に、間に絶縁膜を挟んで積層した複数の板状の導電膜Ｌ１〜Ｌ４を貫通するトランジスタホールＴＨ内に形成される。トランジスタホールＴＨ内の側壁には絶縁膜Ｉ１及び電荷トラップ膜Ｉ２が形成され、トランジスタホールＴＨの内部は半導体膜Ｓで埋められている。それぞれの導電膜Ｌ１〜Ｌ４がビット線伝送ゲートＢＬ Ｔｒａｎｓｆｅｒ Ｇａｔｅに対応し、半導体膜Ｓがトランジスタのチャネルに対応する。ここで、導電膜Ｌが複数層であるのは、実効的に複数のトランジスタを直列させることによって、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．のオフ時のリーク電流を減らすためである。
ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．はビット線コンタクトＢＬＣｕ及びコンタクト導電膜Ｃｕによってビット線ＢＬと接続される。さらに、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は共通ビット線コンタクトＣＢＬＣｌによって共通ビット線ＣＢＬｈに接続される。共通ビット線ＣＢＬｈはビット線ＢＬと同じピッチでＹ方向に並行して走っている。
本実施形態においてビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、縦型半導体で示した。しかしながらこれに限定されず、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、ゲートがチャネルを包むように位置しダブルゲート構造を形成しているフィン型半導体であってもよい。フィン型半導体としては、例えば、埋め込みシリコン酸化膜上の完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ：Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）であってもよい。
図８は各バンチＢＵＮＣＨに対応した接続ユニットの斜視図であり、図９はその平面図（ＸＹ面）である。この接続ユニットＣＵ１は、ビット線ＢＬと同じピッチでＹ方向に並行して走っている共通ビット線ＣＢＬｈの半分を上層の配線へとルーティングし、あたかも高速道路のように、共通ビット線ＣＢＬｈの残りの半分と上下並行して走らす。そのようにして生まれた領域（共通ビット線ＣＢＬｈの存在しない領域）において垂直共通ビット線ＣＢＬをＺ方向に配置する。
共通ビット線ＣＢＬｈは半分が０層メタル配線Ｍ０（ＣＢＬｈｌ）で、残りの半分が２層メタル配線Ｍ２（ＣＢＬｈｕ）であり、両者は接続領域Ａ３内及び垂直共通ビット線領域Ａ４内で上下に並走する。その接続を行うのが接続ユニットＣＵ１であり、接続領域Ａ３内に設けられた１層メタル配線Ｍ１で形成する乗換配線によって構成される。乗換配線は共通ビット線ＣＢＬｈと垂直なＸ方向にシフトするための導電体のストリップである。乗換配線は０層メタル配線Ｍ０の共通ビット線ＣＢＬｈｌとビアホールＶ０で接続され、２層メタル配線Ｍ２の共通ビット線ＣＢＬｈｕとビアホールＶ１で接続される。
垂直共通ビット線領域Ａ４内をＹ方向に上下に並走する共通ビット線ＣＢＬｈｌ、ＣＢＬｈｕとＺ方向に走る垂直共通ビット線ＣＢＬとの接続を行うのが接続ユニットＣＵ２である。この接続ユニットＣＵ２も、垂直共通ビット線領域Ａ４内に設けられた１層メタル配線Ｍ１で形成する乗換配線によって構成される。乗換配線は０層メタル配線Ｍ０の共通ビット線ＣＢＬｈｌとビアホールＶ０で接続され、２層メタル配線Ｍ２の共通ビット線ＣＢＬｈｕとビアホールＶ１で接続される。
図９は８本の共通ビット線ＣＢＬ（ＣＢＬ０〜ＣＢＬ７）がビット線伝送トランジスタから引き出されて垂直方向に向きを変える様子を示した平面図である。図中の黒楕円はビアホールＶ０を、図中の白楕円はビアホールＶ１をそれぞれ示している。接続関係の一例を挙げると、ビット線伝送トランジスタから引き出されたＣＢＬ０（Ｍ０）は接続領域Ａ３でいったんビアホールＶ０、乗換配線（Ｍ１）、ビアホールＶ１を経由して上層のメタル配線（Ｍ２）に接続され、これが垂直共通ビット線領域Ａ４でビアホールＶ１、乗換配線（Ｍ１）を介して垂直方向に走る共通ビット線ＣＢＬ０に接続される。ビット線伝送トランジスタから引き出されたＣＢＬ４（Ｍ０）は下層のメタル配線のまま垂直共通ビット線領域Ａ４でビアホールＶ０、乗換配線（Ｍ１）を介して垂直方向に走る共通ビット線ＣＢＬ４に接続される。
図１０は積層されたバンチＢＵＮＣＨ５０１、５０２、５０３を含む積層体の断面図（ＸＺ面）である。前述したとおりバンチＢＵＮＣＨ５０１、５０２、５０３のメモリセルアレイ領域Ａ０に隣接して引出領域Ａ１が設けられている。引出領域Ａ１においては、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１、ＷＬ２・・・ＷＬｘ、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬはそれぞれ、階段状に端子が引き出されて形成されている。そして、それぞれの端子にバンチＢＵＮＣＨ上方から絶縁膜に開口されたコンタクトホールを介して垂直方向のドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬ及びワード線ＷＬ等と接続される。これら垂直方向のワード線は積層された最上層のバンチＢＵＮＣＨ５０１のさらに上の層の配線と接続され、ロウ系の各種駆動回路と接続される。ここでは、バンチＢＵＮＣＨ毎にロウ系の各種制御線（ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬ）が異なるため、それぞれのバンチＢＵＮＣＨ毎に垂直制御線配線領域Ａ１−１〜Ａ１−３を設ける必要がある。
［共通ビット線とビット線との対応］
図１１及び図１２を用いて、共通ビット線とビット線との対応関係を示す。図１１は第１の実施形態の図３と対応している。抵抗、容量の回路シンボルは、寄生抵抗、寄生容量を示している。メモリセルアレイはＹ方向にＷＬ−ＳＬＩＴで複数のブロックＢＬＫに分割されている。図１１に示す通り、所属するブロックＢＬＫが異なるメモリストリングは異なるワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤにて制御される。そして、複数のブロックＢＬＫ（ＢＬＫｌ、ＢＬＫｌ＋１・・・）は共通のビット線ＢＬｎに接続されている。そして、複数積層されたバンチＢＵＮＣＨから引き出されたビット線ＢＬｎはビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０ｋ、ＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０ｋ＋１・・・を介してひとつの共通ビット線ＣＢＬｎに接続されている。
図１２は第１の実施形態のうちＸ方向に並んだメモリストリングに着目した回路図である。同じブロックＢＬＫｌに所属するＸ方向に並んだメモリストリングは、それぞれ別のビット線ＢＬ（ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１・・・）に接続されている。そして、複数積層されたバンチＢＵＮＣＨから引き出されたビット線ＢＬｎ（ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１・・・）はそれぞれ複数のビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０ｋ、ＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０ｋ＋１・・・を介して複数の共通ビット線ＣＢＬｎ−１、ＣＢＬｎ、ＣＢＬｎ＋１に接続されている。
図１１及び図１２においてビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０ｋをなくして直接接続させた対応関係は、後述する第２の実施形態及び第３の実施形態においてもあてはまる。
［動作波形の説明（読み出し動作）］
図１３は本実施形態にかかる半導体記憶装置において読み出し動作中に各信号線に供給される電圧を示した図である。
読み出し動作には、ｔ０からｔ１、ｔ１からｔ２、ｔ２からｔ３の３つのステージがある。ｔ０からｔ１の間は選択されたバンチＢＵＮＣＨ５０ｋのゲートを開く期間、ｔ１からｔ２の間はプリチャージ期間、ｔ２からｔ３の間はメモリセルのデータを判定するための読み出し期間である。
時刻ｔ０で、選択されたバンチＢＵＮＣＨ５０ｋのビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．（ＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０ｋ）に信号を供給し、ゲートを昇圧する。ここで非選択バンチＢＵＮＣＨ５０ｋ＋１のビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．（ＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０ｋ＋１）のゲートは０Ｖのままとする。
時刻ｔ１で、全ての共通ビット線ＣＢＬ（ＣＢＬｎ、ＣＢＬｎ＋１・・・）を充電する。すると、選択されたバンチＢＵＮＣＨ５０ｋのビット線（ＢＬｎ−ｂｕ５０ｋ、ＢＬｎ＋１−ｂｕ５０ｋ・・・）が充電される。ここで非選択バンチＢＵＮＣＨ５０ｋ＋１のビット線（ＢＬｎ−ｂｕ５０ｋ＋１、ＢＬｎ＋１−ｂｕ５０ｋ＋１・・・）は０Ｖのままとなる。
時刻ｔ２で、ワード線ＷＬを読み出し電圧まで上昇させ、ＳＧゲートを開いたときに、書き込まれたメモリセルとつながるビット線ＢＬ（ＢＬｎ−ｂｕ５０ｋ）および共通ビット線ＣＢＬ（ＣＢＬｎ）が放電するか否かをセンスアンプ２０によって判定することにより、アクセスしたいバンチＢＵＮＣＨ５０ｋの、指定したブロックＢＬＫｌの、ワード線ＷＬｍで指定されるメモリセルのしきい値電圧を判定することができる。
［第１の実施形態にかかる半導体記憶装置の効果］
本実施形態に係る半導体記憶装置は、バンチＢＵＮＣＨが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチＢＵＮＣＨ毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチＢＵＮＣＨ毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
それぞれのバンチＢＵＮＣＨのビット線ＢＬは共有の共通ビット線ＣＢＬに接続されることによって、すべてのビット線ＢＬを縦方向に引き出すよりもチップ面積を削減することができ、単位面積当たりのメモリ記憶容量を増やすことができる。
それぞれのバンチＢＵＮＣＨのビット線ＢＬはビット線伝送トランジスタに接続されることによって、どのブロックのセルアレイと接続をするか選択することができる。このため、上下のバンチのビット線ＢＬと共通ビット線ＣＢＬを共有しても、ビット線ＢＬに対しすべてのメモリバンチのビット線ＢＬの寄生容量、寄生抵抗が接続されることはなく、ビット線ＢＬ容量を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
それぞれのバンチＢＵＮＣＨのビット線ＢＬは、ビット線ＢＬの上に共通ビット線と垂直方向に接続された乗換配線を介して共通ビット線に接続されることによって、共通ビット線ＣＢＬを配置する領域を確保することができ、単位面積当たりのメモリ記憶容量を増やすことができる。
［第２の実施形態にかかる半導体記憶装置］
図１４から図１６を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．を有さないこと以外、第１実施形態と同様であることから、繰り返しの説明は省略する。
［メモリセルアレイの回路構成］
本実施形態に係るメモリセルアレイ１００Ａの回路構成について、図１４を用いて説明する。図１４は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。メモリセルアレイ１００Ａは、複数のバンチ（ＢＵＮＣＨ５０１Ａ、ＢＵＮＣＨ５０２Ａ・・・）を備えている。
バンチＢＵＮＣＨの各々は、複数のブロック（ＢＬＫｌ、ＢＬＫｌ＋１・・・ｌは１以上の整数）を含む。ブロックＢＬＫの各々は、複数のＮＡＮＤストリングを含む。ＮＡＮＤストリングの各々は、対応するビット線ＢＬとソース線ＳＬの間に接続される。ブロックＢＬＫｌに含まれる各ＮＡＮＤストリングのメモリセルは、共通のドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌ、ワード線ＷＬ−ＢＬＫｌ、ソース側選択ゲート線ＳＧＳ−ＢＬＫｌに接続される。
バンチＢＵＮＣＨ５０１Ａにおいて、各ＮＡＮＤストリングはブロックＢＬＫ間で共通の対応するビット線ＢＬ（ＢＬｎ、ＢＬｎ＋１・・・ｎは１以上の整数）とそれぞれ接続されている。また、バンチＢＵＮＣＨ５０１Ａにおいて、すべてのＮＡＮＤストリングはバンチＢＵＮＣＨ５０１Ａ共通のソース線ＳＬと接続されている。メモリセルアレイ１００Ａにおいて、同一列に配置されるビット線ＢＬ（ＢＬｎ−ｂｕ５０１Ａ、ＢＬｎ−ｂｕ５０２Ａ・・・）はバンチＢＵＮＣＨ間で共通の対応する共通ビット線ＣＢＬ（ＣＢＬｎ）と接続されている。共通ビット線ＣＢＬ（ＣＢＬｎ、ＣＢＬｎ＋１・・・）は、センスアンプ２０に接続されている。ここではバンチＢＵＮＣＨ５０１Ａやビット線ＢＬ（ＢＬｎ−ｂｕ５０１Ａ、ＢＬｎ−ｂｕ５０２Ａ・・・）を例にとって説明したが、他のバンチＢＵＮＣＨ５０２Ａやビット線ＢＬ（ＢＬｎ＋１−ｂｕ５０１Ａ、ＢＬｎ＋１−ｂｕ５０２Ａ・・・）なども同様の回路である。
［メモリセルアレイの構造］
メモリセルアレイ１００Ａの構造について、積層されたバンチＢＵＮＣＨからビット線ＢＬが引き出され垂直共通ビット線ＣＢＬと接続される態様を図１５および図１６を用いて説明する。
図１５は積層されたバンチＢＵＮＣＨ５０１Ａ、５０２Ａ、５０３Ａを含む積層体の断面図（ＹＺ面）である。垂直方向（Ｚ方向）には垂直共通ビット線ＣＢＬ０、ＣＢＬ１・・・ＣＢＬ７が並列して垂直共通ビット線領域Ａ４に設けられている。メモリセルアレイ領域Ａ０と垂直共通ビット線領域Ａ４とに挟まれて、接続領域Ａ３が設けられている。
図１６は８本のビット線ＢＬ（ＢＬ０〜ＢＬ７）がメモリセルアレイから引き出されて垂直方向に向きを変える様子を示した平面図である。図中の黒楕円はビアホールＶ０を、図中の白楕円はビアホールＶ１をそれぞれ示している。接続関係の一例を挙げると、メモリセルアレイから引き出されたＢＬ０（Ｍ０）は接続領域Ａ３でいったんビアホールＶ０、乗換配線（Ｍ１）、ビアホールＶ１を経由して上層のメタル配線（Ｍ２）に接続され、これが垂直共通ビット線領域Ａ４でビアホールＶ１、乗換配線（Ｍ１）を介して垂直方向に走る共通ビット線ＣＢＬ０に接続される。メモリセルアレイから引き出されたＣＢＬ４（Ｍ０）は下層のメタル配線のまま垂直共通ビット線領域Ａ４でビアホールＶ０、乗換配線（Ｍ１）を介して垂直方向に走る共通ビット線ＣＢＬ４に接続される。
［第２の実施形態にかかる半導体記憶装置の効果］
本実施形態に係る半導体記憶装置は、バンチＢＵＮＣＨが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチＢＵＮＣＨ毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチＢＵＮＣＨ毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
それぞれのバンチＢＵＮＣＨのビット線ＢＬは共有の共通ビット線ＣＢＬに接続されることによって、すべてのビット線ＢＬを縦方向に引き出すよりもチップ面積を削減することができ、単位面積当たりのメモリ記憶容量を増やすことができる。
それぞれのバンチＢＵＮＣＨのビット線ＢＬは、ビット線ＢＬの上に共通ビット線と垂直方向に接続された乗換配線を介して共通ビット線に接続されることによって、共通ビット線ＣＢＬを配置する領域を確保することができ、単位面積当たりのメモリ記憶容量を増やすことができる。
［第３の実施形態にかかる半導体記憶装置］
図１７から図１９を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．および共通ビット線ＣＢＬを有さないこと以外、第１実施形態と同様であることから、繰り返しの説明は省略する。
［メモリセルアレイの回路構成］
本実施形態に係るメモリセルアレイ１００Ｂの回路構成について、図１７を用いて説明する。図１７は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。メモリセルアレイ１００Ｂは、複数のバンチ（ＢＵＮＣＨ５０１Ｂ、ＢＵＮＣＨ５０２Ｂ・・・）を備えている。
バンチＢＵＮＣＨの各々は、複数のブロック（ＢＬＫｌ、ＢＬＫｌ＋１・・・ｌは１以上の整数）を含む。ブロックＢＬＫの各々は、複数のＮＡＮＤストリングを含む。ＮＡＮＤストリングの各々は、対応するビット線ＢＬとソース線ＳＬの間に接続される。ブロックＢＬＫｌに含まれる各ＮＡＮＤストリングのメモリセルは、共通のドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌ、ワード線ＷＬ−ＢＬＫｌ、ソース側選択ゲート線ＳＧＳ−ＢＬＫｌに接続される。
バンチＢＵＮＣＨ５０１Ｂにおいて、各ＮＡＮＤストリングはブロックＢＬＫ間で共通の対応するビット線ＢＬ（ＢＬｎ、ＢＬｎ＋１・・・ｎは１以上の整数）とそれぞれ接続されている。また、バンチＢＵＮＣＨ５０１Ｂにおいて、すべてのＮＡＮＤストリングはバンチＢＵＮＣＨ５０１Ｂ共通のソース線ＳＬと接続されている。メモリセルアレイ１００Ｂにおいて、ビット線ＢＬ（ＢＬｎ−ｂｕ５０１Ｂ、ＢＬｎ−ｂｕ５０２Ｂ・・・）の各々は、垂直ビット線ＢＬを介してセンスアンプ２０に接続されている。ここではバンチＢＵＮＣＨ５０１Ｂやビット線ＢＬ（ＢＬｎ−ｂｕ５０１Ｂ、ＢＬｎ−ｂｕ５０２Ｂ・・・）を例にとって説明したが、他のバンチＢＵＮＣＨ５０２Ｂやビット線ＢＬ（ＢＬｎ＋１−ｂｕ５０１Ｂ、ＢＬｎ＋１−ｂｕ５０２Ｂ・・・）なども同様の回路である。
［メモリセルアレイの構造］
メモリセルアレイ１００Ｂの構造について、積層されたバンチＢＵＮＣＨからビット線ＢＬが引き出され垂直ビット線ＢＬと接続される態様を図１８および図１９を用いて説明する。
図１８は積層されたバンチＢＵＮＣＨ５０１Ｂ、５０２Ｂ、５０３Ｂを含む積層体の断面図（ＹＺ面）である。垂直方向（Ｚ方向）には垂直ビット線ＢＬ０、ＢＬ１・・・ＢＬ３が並列して垂直ビット線領域Ａ４Ｂに設けられている。
図１９は４本のビット線ＢＬ（ＢＬ０〜ＢＬ３）がメモリセルアレイから引き出されて垂直方向に向きを変える様子を示した平面図である。垂直ビット線領域Ａ４Ｂは、バンチＢＵＮＣＨ毎に１／２ピッチずらして千鳥状（Ｓｔａｇｇｅｒｅｄ Ｐａｔｔｅｒｎ）に配置された２つの垂直ビット線ＢＬからなるペアがＸ方向に並列している。ビット線ＢＬはＹ方向に並列しており、そのピッチは垂直ビット線ＢＬの１／４である。図中黒楕円で示した部分がビット線コンタクトＢＬＣである。
［第３の実施形態にかかる半導体記憶装置の効果］
本実施形態に係る半導体記憶装置は、バンチＢＵＮＣＨが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチＢＵＮＣＨ毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチＢＵＮＣＨ毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
それぞれのバンチＢＵＮＣＨのビット線ＢＬは、それぞれ垂直ビット線ＢＬに接続される（ビット線ＢＬを共有しない）ことによって、ビット線ＢＬに対しすべてのメモリバンチのビット線ＢＬの寄生容量、寄生抵抗が接続されることがなく、ビット線ＢＬ容量を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
［第４の実施形態にかかる半導体記憶装置］
図２０を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．の位置が異なること以外、第１実施形態と同様であることから、繰り返しの説明は省略する。
本実施形態においてビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、ビット線ＢＬの下に配置される。バンチＢＵＮＣＨ５０１のビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、バンチＢＵＮＣＨ５０１のドレイン側選択ゲートトランジスタ層に隣接してもよい。このとき、バンチＢＵＮＣＨ５０１のビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、バンチＢＵＮＣＨ５０１のドレイン側選択ゲートトランジスタと同一のプロセスにより同一の層に形成されてもよい。しかしながらこれに限定されず、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、ビット線ＢＬより下層の何れかの層と同一のプロセスにより同一の層に形成されてもよく、メモリセルアレイとは独立して形成されてもよい。
図２０においてビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、縦型半導体で示した。しかしながらこれに限定されず、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．はフィン型半導体であってもよい。フィン型半導体としては、例えば、埋め込みシリコン酸化膜上の完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ：Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）であってもよい。
［第５の実施形態にかかる半導体記憶装置］
図２１を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．の位置が異なること以外、第１実施形態と同様であることから、繰り返しの説明は省略する。
本実施形態においてビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、ビット線ＢＬの上に配置される。バンチＢＵＮＣＨ５０２のビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、バンチＢＵＮＣＨ５０２のビット線ＢＬとバンチＢＵＮＣＨ５０１のソース線ＳＬの間の層に形成される。バンチＢＵＮＣＨ５０２のビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、バンチＢＵＮＣＨ５０２のメモリバンチの上に形成されてもよい。すなわち、本実施形態においてビット線伝送トランジスタ領域Ａ２は、メモリセルアレイ領域Ａ０と重畳してもよい。しかしながらこれに限定されず、ビット線伝送トランジスタ領域Ａ２は、メモリセルアレイ領域Ａ０に隣接していてもよい。すなわち、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、規則的、半規則的、または不規則的なアレイ内の何れかの領域に形成されてもよい。
図２１においてビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、縦型半導体で示した。しかしながらこれに限定されず、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．はフィン型半導体であってもよい。フィン型半導体としては、例えば、埋め込みシリコン酸化膜上の完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ：Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）であってもよい。
［第６の実施形態にかかる半導体記憶装置］
図２２を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ＣＭＯＳ回路チップを有すること以外、第１実施形態と同様であることから、繰り返しの説明は省略する。
本実施形態において半導体記憶装置は、周辺回路チップ（ＣＭＯＳ）を有する。本実施形態において周辺回路チップと、メモリセルアレイチップとは別の半導体基板上にそれぞれ別体で形成される。メモリセルアレイチップの上面と周辺回路チップ（ＣＭＯＳ）の上面が貼り合わされる。周辺回路チップの上面には電極パッドＰＣが形成され、メモリセルアレイチップの上面には電極パッドＰＭが形成される。これら電極パッドＰＣ及びＰＭが接続されるように貼り合わされる。そのうえで、メモリセルアレイチップの半導体基板側（裏面側）は研磨されて半導体基板が除かれ、そこには表面電極パッドＳＰＭが形成される。
このように、周辺回路チップと、メモリセルアレイチップとを別体で形成することで、周辺回路チップに温度の影響を与えることがなく、半導体記憶装置の信頼性を向上することができる。しかしながらこれに限定されず、図２３に示すように、ＣＭＯＳ回路チップの上にメモリセルアレイを一体で形成してもよい。
［第７の実施形態にかかる半導体記憶装置］
第１の実施形態においては、ロウ系の各種制御線（ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬ）は、図１０に示すとおり、個別に引き出されて周辺回路であるバンチ及びロウデコーダ１９に接続されていた。これに対して、本実施形態においては、複数のバンチＢＵＮＣＨのドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬは、それぞれ、共通ドレイン側選択ゲート線ＣＳＧＤ、共通ワード線ＣＷＬ、共通ソース側選択ゲート線ＣＳＧＳ、共通ソース線ＣＳＬに接続されている。
図２４に示す通り、メモリセルアレイＣＥＬＬ ＡＬＬＡＹ１００には、バンチＢＵＮＣＨ５０１、ＢＵＮＣＨ５０２・・・が含まれている。第１の実施形態と同様に、バンチＢＵＮＣＨ５０１からはビット線ＢＬｎ−ｂｕ５０１、ＢＬｎ＋１−ｂｕ５０１・・・が引き出され、これはビット線伝送信号ＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０１、ＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０２・・・によってそれぞれ制御されるビット線伝送トランジスタを経由して共通ビット線ＣＢＬｎ、ＣＢＬｎ＋１・・・に接続されている。
本実施形態においては、さらに、以下のロウ系制御トランジスタが、メモリセルアレイの内部に形成されている。形成位置は、図５に示した位置、図２０に示した位置、図２１に示した位置のいずれかであってもよい。
複数のバンチＢＵＮＣＨ５０１、ＢＵＮＣＨ５０２・・・のドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌ−ｂｕ５０１、ＳＧＤ−ＢＬＫｌ−ｂｕ５０２・・・は、それぞれ、バンチ選択伝送信号ＳＧＷＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０１、ＳＧＷＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０２・・・によって制御される伝送トランジスタによって、共通ドレイン側選択ゲート線ＣＳＧＤ−ＢＬＫｌに接続されている。複数のバンチＢＵＮＣＨ５０１、ＢＵＮＣＨ５０２・・・のソース側選択ゲート線ＳＧＳ−ＢＬＫｌ−ｂｕ５０１、ＳＧＳ−ＢＬＫｌ−ｂｕ５０２・・・は、それぞれ、バンチ選択伝送信号ＳＧＷＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０１、ＳＧＷＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０２・・・によって制御される伝送トランジスタによって、共通ソース側選択ゲート線ＣＳＧＳ−ＢＬＫｌに接続されている。複数のバンチＢＵＮＣＨ５０１、ＢＵＮＣＨ５０２・・・の複数のワード線ＷＬｍ−ＢＬＫｌ−ｂｕ５０１、ＷＬｍ−ＢＬＫｌ−ｂｕ５０２・・・は、それぞれ、バンチ選択伝送信号ＳＧＷＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０１、ＳＧＷＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０２・・・によって制御される伝送トランジスタによって、共通ソース側選択ゲート線ＣＷＬｍ−ＢＬＫｌに接続されている。
複数のバンチＢＵＮＣＨ５０１、ＢＵＮＣＨ５０２・・・のソース線ＳＬ−ｂｕ５０１、ＳＬ−ｂｕ５０２・・・は、それぞれ、ソース伝送信号ＳＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０１、ＳＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０２・・・によって制御される伝送トランジスタによって、共通ソース線ＣＳＬに接続されている。
このように構成することにより、図１０のような多数の垂直配線を減らすことが可能になる。本実施形態において垂直配線は、共通ドレイン側選択ゲート線ＣＳＧＤ、共通ワード線ＣＷＬ、共通ソース側選択ゲート線ＣＳＧＳ、共通ソース線ＣＳＬのみの面積で済むためさらにチップ面積を削減することができる。
［第８の実施形態にかかる半導体記憶装置］
本実施形態においては、ロウ系の各種制御線（ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬ）を制御するためのバンチ制御回路（ＢＵＮＣＨ ＣＯＮＴＲＯＬＬＥＲ）をメモリセルアレイＣＥＬＬ ＡＬＬＡＹ１００内に形成する。垂直方向には、共通ドレイン側選択ゲート線ＣＳＧＤ、共通ワード線ＣＷＬ、共通ソース側選択ゲート線ＣＳＧＳ、共通ソース線ＣＳＬが配置される点は、第７の実施形態と同様である。
図２５に示すとおり、バンチ制御回路（ＢＵＮＣＨ ＣＯＮＴＲＯＬＬＥＲ）は各バンチＢＵＮＣＨ５０１、５０２・・・に対応して設けられている。各バンチ制御回路（ＢＵＮＣＨ ５０１ ＣＯＮＴＲＯＬＬＥＲ、ＢＵＮＣＨ ５０２ ＣＯＮＴＲＯＬＬＥＲ・・・）には、それぞれ、対応するバンチイネーブル信号線Ｂｕｎｃｈ−５０１−ＥＮＡＢＬＥ、Ｂｕｎｃｈ−５０２−ＥＮＡＢＬＥ・・・及びその他の各種電源線（ＶＤＤ＋Ｖｔｈ、ＶＳＳ、ＶＲＤＥＣ、ＢＳＴＯＮ）が供給される。
［レベルシフターを有するバンチ制御回路１］
図２６は各バンチ制御回路ＢＵＮＣＨ ５０Ｋ ＣＯＮＴＲＯＬＬＥＲ（ＢＵＮＣＨ ５０１ ＣＯＮＴＲＯＬＬＥＲ、ＢＵＮＣＨ ５０２ ＣＯＮＴＲＯＬＬＥＲ・・・）の回路構成を示した図である。バンチ制御回路ＢＵＮＣＨ ５０Ｋ ＣＯＮＴＲＯＬＬＥＲは、レベルシフター回路ＬＳ１、高耐圧トランジスタＨＶＴ２６１、２６２、２６３、２６４、インバータ回路ＩＶ２７３、２７４から構成される。
インバータＩＶ２７３とインバータＩＶ２７４は直列接続され、ＶＤＤ＋ＶｔｈとＶＳＳとで駆動されている。バンチイネーブル信号Ｂｕｎｃｈ−５０Ｋ-ＥＮＡＢＬＥがインバータＩＶ２７３の入力端子に供給され、インバータＩＶ２７３の出力端子はインバータＩＶ２７４の入力端子に供給される。インバータＩＶ２７４の出力はビット線伝送信号ＢＬ Ｔｒａｎｓｆｅｒ−ｂｕ５０ｋとなる。
高耐圧トランジスタＨＶＴ２６１は共通ドレイン側選択ゲート線ＣＳＧＤ−ＢＬＫｌとドレイン側選択ゲート線ＳＧＤ−ＢＬＫｌ−ｂｕ５０ｋとの間に接続され、伝送信号ＴｒａｎｓｆｅｒＧによって制御される。高耐圧トランジスタＨＶＴ２６２は共通ソース側選択ゲート線ＣＳＧＳ−ＢＬＫｌとソース側選択ゲート線ＳＧＳ−ＢＬＫｌ−ｂｕ５０ｋとの間に接続され、伝送信号ＴｒａｎｓｆｅｒＧによって制御される。高耐圧トランジスタＨＶＴ２６３は共通ワード線ＣＷＬｍ−ＢＬＫｌとワード線ＷＬｍ−ＢＬＫｌ−ｂｕ５０ｋとの間に接続され、伝送信号ＴｒａｎｓｆｅｒＧによって制御される。高耐圧トランジスタＨＶＴ２６４は共通ソース線ＣＳＬとソース線ＳＬとの間に接続され、伝送信号ＴｒａｎｓｆｅｒＧによって制御される。
レベルシフター回路ＬＳ１は、バンチイネーブル信号Ｂｕｎｃｈ−５０Ｋ-ＥＮＡＢＬＥが供給される端子と伝送信号ＴｒａｎｓｆｅｒＧが生成される端子との間に直列に接続された、インバータＩＶ２７１と、インバータＩＶ２７２と、低耐圧トランジスタＬＶＴ２６６と、高耐圧トランジスタＨＶＴ２６５とを有する。レベルシフター回路ＬＳ１は、さらに、ＶＲＤＥＣが供給される端子と伝送信号ＴｒａｎｓｆｅｒＧが生成される端子との間に直列に接続された高耐圧トランジスタＨＶＴ２６７とＨＶＴ２６８とを有する。インバータＩＶ２７１とインバータＩＶ２７２はＶＤＤ＋ＶｔｈとＶＳＳとで駆動されている。低耐圧トランジスタＬＶＴ２６６と高耐圧トランジスタＨＶＴ２６５はゲートがＢＳＴＯＮ信号で制御される。高耐圧トランジスタＨＶＴ２６７のゲートは伝送信号ＴｒａｎｓｆｅｒＧが生成される端子に接続され、高耐圧トランジスタＨＶＴ２６８のゲートはインバータＩＶ２７１の出力端子に接続されている。
図２７にバンチ制御回路ＢＵＮＣＨ ５０Ｋ ＣＯＮＴＲＯＬＬＥＲの動作を示す。時刻ｔ０でバンチイネーブル信号Ｂｕｎｃｈ−５０Ｋ-ＥＮＡＢＬＥがハイレベルとなる。これによってインバータＩＶ２７２の出力もＶＤＤ＋Ｖｔｈとなる。続いて、時刻ｔ１でＢＳＴＯＮがハイレベルとなる。これによって、ＴｒａｎｓｆｅｒＧが徐々にＶＤＤ＋Ｖｔｈまで上昇する。続いて、時刻ｔ２でＶＲＤＥＣがＶＤＤ＋ＶｔｈからＶＰＰまで上昇する。高電圧トランジスタＨＶＴ２６８はＰ型でありゲートにＶＳＳが供給されているため、図で示したような正帰還ループが形成され、ＶＲＤＥＣに供給されるＶＰＰによってＴｒａｎｓｆｅｒＧがＶＰＰまで上昇する。このように生成された高電圧が高耐圧トランジスタＨＶＴ２６１〜２６４のゲートに供給され、共通ドレイン側選択ゲート線ＣＳＧＤ、共通ワード線ＣＷＬ、共通ソース側選択ゲート線ＣＳＧＳ、共通ソース線ＣＳＬの各電圧が、しきい値落ちすることなく、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ソース線ＣＳＬに供給される。なお、ここでＴｒａｎｓｆｅｒＧの端子に供給されＶＰＰの電圧は、各動作によって異なった値をとる。
［レベルシフターを有するバンチ制御回路２］
図２８に各バンチ制御回路ＢＵＮＣＨ ５０Ｋ ＣＯＮＴＲＯＬＬＥＲ（ＢＵＮＣＨ ５０１ ＣＯＮＴＲＯＬＬＥＲ、ＢＵＮＣＨ ５０２ ＣＯＮＴＲＯＬＬＥＲ・・・）の回路構成の変形例を示す。図２６の回路と相違する点は、バンチイネーブル信号Ｂｕｎｃｈ−５０Ｋ-ＥＮＡＢＬＥを生成するデコード回路２７５が取り込まれていることである。デコード回路２７５は例えばＡＮＤゲートによって構成する。その他の回路構成は図２６と同様のため、説明を省略する。
［レベルシフターを有するバンチ制御回路３］
図２９に各バンチ制御回路ＢＵＮＣＨ ５０Ｋ ＣＯＮＴＲＯＬＬＥＲ（ＢＵＮＣＨ ５０１ ＣＯＮＴＲＯＬＬＥＲ、ＢＵＮＣＨ ５０２ ＣＯＮＴＲＯＬＬＥＲ・・・）の回路構成のさらなる変形例を示す。図２８の回路と相違する点は、ブロックアドレスＢＬＯＣＫ−ＡＤＤＲＥＳＳをデコードしてブロックデコード信号ＢＬＤＳを生成するデコード回路２７６が取り込まれていることである。デコード回路２７６は例えばＡＮＤゲートによって構成する。また、レベルシフター回路は同一の回路構成のものが２つあり、ひとつが上述したレベルシフター回路ＬＳ１であり、いまひとつはレベルシフター回路ＬＳ２である。レベルシフター回路ＬＳ２はバンチイネーブル信号Ｂｕｎｃｈ-ＥＮＡＢＬＥをレベルシフトして高耐圧トランジスタＨＶＴ２６４のゲートを制御する。レベルシフター回路ＬＳ１はその他の高耐圧トランジスタＨＶＴ２６１、２６２、２６３の各ゲートを制御する。その他の回路構成は図２８と同様のため、説明を省略する。
図３０は、バンチ制御回路２又は３で用いるデコード回路２７５がデコード動作を行う様子を示している。バンチアドレスは複数のプリデコード信号（ＢｕＡ−Ａ、ＢｕＡ−Ｂ、ＢｕＡ−Ｃ、ＢｕＡ−Ｄ、ＢｕＡ−Ｅ、ＢｕＡ−Ｆ）へとプリデコードされる。これらプリデコード信号の一部がＡＮＤゲートから構成されるデコード回路２７５の入力端子に供給される。プリデコード信号（ＢｕＡ−Ａ、ＢｕＡ−Ｂ、ＢｕＡ−Ｃ、ＢｕＡ−Ｄ、ＢｕＡ−Ｅ、ＢｕＡ−Ｆ）は、メモリセルアレイ内を垂直方向に走る。このようにして、垂直方向に走るロウ系の制御信号線の本数を減らし、チップ面積の縮小化が可能になる。
図３１は積層されたバンチＢＵＮＣＨ５０Ｋ、ＢＵＮＣＨ５０Ｋ＋１を含む積層体の断面図（ＸＺ面）である。各バンチに対応するバンチ制御回路ＢＵＮＣＨ ５０Ｋ ＣＯＮＴＲＯＬＬＥＲ（ＢＵＮＣＨ ５０Ｋ ＣＯＮＴＲＯＬＬＥＲ、ＢＵＮＣＨ ５０Ｋ＋１ ＣＯＮＴＲＯＬＬＥＲ・・・）を、上下方向に並ぶバンチＢＵＮＣＨに挟まれるようにして配置している。このようにして、周辺回路の面積を大幅に減らすことが出来るとともに、垂直方向に走るロウ系の制御信号線を大幅に削減することができる（図１０と対比）。この結果、チップ面積の削減と単位面積当たりのメモリ記憶容量を増やすことが達成できる。
図３１においてビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、縦型半導体で示した。しかしながらこれに限定されず、ビット線伝送トランジスタＢＬ Ｔｒａｎｓｆｅｒ Ｔｒ．は、ゲートがチャネルを包むように位置しダブルゲート構造を形成しているフィン型半導体であってもよい。フィン型半導体としては、例えば、埋め込みシリコン酸化膜上の完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ：Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）であってもよい。

Claims (14)

  1. ソース線と、
    前記ソース線と垂直方向に直列接続されたソース側選択ゲートトランジスタと、前記ソース側選択ゲートトランジスタのゲートに接続されたソース側選択ゲート線と、を有するソース側選択ゲートトランジスタ層と、
    前記ソース側選択ゲートトランジスタ層上に位置し、ソース側選択ゲートトランジスタと直列接続された複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線と、を有するメモリセル層と、
    前記メモリセル層上に位置し、不揮発性メモリセルと直列接続されたドレイン側選択ゲートトランジスタと、前記ドレイン側選択ゲートトランジスタのゲートに接続されたドレイン側選択ゲート線と、を有するドレイン側選択ゲートトランジスタ層と、
    前記ドレイン側選択ゲートトランジスタ層上に水平方向に位置し、前記ドレイン側選択ゲートトランジスタと接続されたビット線と、
    を含むメモリバンチが、１つの半導体基板上に垂直方向に複数配置された半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、前記複数のメモリバンチのビット線と垂直方向に接続された共通ビット線をさらに含む半導体記憶装置。
  3. 請求項２記載の半導体装置において、前記ビット線は、前記ビット線の上に前記共通ビット線と垂直方向に接続された乗換配線を介して前記共通ビット線に接続される半導体記憶装置。
  4. 請求項２または３記載の半導体装置において、前記ビット線に接続されたビット線伝送トランジスタをさらに含む半導体記憶装置。
  5. 請求項４記載の半導体記憶装置において、前記ビット線伝送トランジスタは上段のメモリバンチの前記ソース側選択ゲートトランジスタ層に隣接する半導体記憶装置。
  6. 請求項４記載の半導体記憶装置において、前記ビット線伝送トランジスタは前記ドレイン側選択ゲートトランジスタ層に隣接する半導体記憶装置。
  7. 請求項４記載の半導体記憶装置において、前記ビット線伝送トランジスタは前記メモリバンチの上に配置される半導体記憶装置。
  8. 請求項１記載の半導体記憶装置において、前記ビット線と垂直方向に接続された垂直ビット線をさらに含む半導体記憶装置。
  9. 請求項１乃至８の何れか１記載の半導体記憶装置において、前記複数のメモリバンチのソース側にＣＭＯＳ制御回路をさらに含む半導体記憶装置。
  10. 請求項１乃至８の何れか１記載の半導体記憶装置において、前記複数のメモリバンチのドレイン側にＣＭＯＳ制御回路をさらに含む半導体記憶装置。
  11. 請求項１乃至１０の何れか１記載の半導体記憶装置において、前記複数のメモリバンチそれぞれの間にロウ制御回路をさらに含む半導体記憶装置。
  12. 請求項１１記載の半導体記憶装置において、前記ロウ制御回路は、選択信号を受けてワード線、ソース側選択ゲート線、ドレイン側選択ゲート線を選択し必要な電圧を印加するワード線伝送トランジスタ、ソース側選択ゲート線伝送トランジスタ、ドレイン側選択ゲート線伝送トランジスタを含む半導体記憶装置。
  13. 請求項１２記載の半導体記憶装置において、前記ロウ制御回路はレベルシフト回路をさらに含む半導体記憶装置。
  14. 請求項１３記載の半導体記憶装置において、前記ロウ制御回路はデコード回路をさらに含む半導体記憶装置。
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