JP2015176623A - 半導体記憶装置及びメモリコントローラ - Google Patents

Abstract

【課題】動作性能を向上できる半導体記憶装置及びメモリコントローラを提供する。
【解決手段】実施形態の半導体記憶装置は、メモリセルと、ワード線と、ロウデコーダとを具備する。ロウデコーダは、プログラムベリファイ時において、未プログラムのメモリセルに接続された非選択ワード線に対して第１電圧VPVDを転送する。読み出し時においては、未プログラムのメモリセルに接続された非選択ワード線WL4-7に第１電圧VPVDを印加し、プログラム済みのメモリセルに接続された非選択ワード線WL0,2-3に、第１電圧よりも高い第２電圧VREADを転送する。
【選択図】図１２

Description

本実施形態は、半導体記憶装置及びメモリコントローラに関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１１−２５８２８９号公報

動作性能を向上できる半導体記憶装置及びメモリコントローラを提供する。

実施形態の半導体記憶装置は、半導体基板の上方に積層され、電流経路が直列に接続された複数のメモリセルと、複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、ワード線に電圧を印加するロウデコーダとを具備する。ロウデコーダは、データの読み出し時において、未プログラムのメモリセルに接続された非選択ワード線に対して第１電圧を印加し、プログラム済みのメモリセルに接続された非選択ワード線に対して、第１電圧と異なる第２電圧を印加する。

図１は、一実施形態に係るメモリシステムのブロック図である。 図２は、一実施形態に係る半導体記憶装置のブロック図である。 図３は、一実施形態に係るメモリセルアレイの回路図である。 図４は、一実施形態に係るメモリセルアレイの断面図である。 図５は、一実施形態に係る書き込み状況テーブルの概念図である。 図６は、一実施形態に係るストリングユニットの回路図である。 図７は、一実施形態に係る書き込み動作時における各種信号のタイミングチャートである。 図８は、一実施形態に係るメモリセルの閾値分布を示すグラフである。 図９は、一実施形態に係るＮＡＮＤストリングの回路図である。 図１０は、一実施形態に係るＮＡＮＤストリングの回路図である。 図１１は、一実施形態に係る読み出し動作時における各種信号のタイミングチャートである。 図１２は、一実施形態に係るＮＡＮＤストリングの回路図である。 図１３は、一実施形態に係る消去動作時における各種信号のタイミングチャートである。 図１４は、一実施形態に係るＮＡＮＤストリングの回路図である。 図１５は、一実施形態に係るＮＡＮＤストリングの回路図である。 図１６は、一実施形態に係るＮＡＮＤストリングの回路図である。 図１７は、ＮＡＮＤストリングの回路図である。 図１８は、ＮＡＮＤストリングの回路図である。 図１９は、ＮＡＮＤストリングの回路図である。 図２０は、ＮＡＮＤストリングの回路図である。 図２１は、一実施形態の変形例に係る書き込み状況テーブルの保持する情報の概念図である。 図２２は、一実施形態の変形例に係るＮＡＮＤストリングの回路図である。 図２３は、一実施形態の変形例に係るＮＡＮＤストリングの回路図である。 図２４は、一実施形態の変形例に係るＮＡＮＤストリングの回路図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

一実施形態に係る半導体記憶装置及びメモリコントローラについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１ 構成
１．１ メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。

図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００を備えている。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。

コントローラ２００は、外部のホスト機器からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、及び消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００におけるメモリ空間を管理する。

コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。

ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器と接続され、ホスト機器との通信を司る。そして、ホスト機器から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器へ転送する。

ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。

ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えばＣＰＵ２３０は、ホスト機器から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。

ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。

内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。また内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００に関する書き込み状況テーブル２７０を保持する。書き込み状況テーブル２７０は、後述するストリングユニットＳＵのどのページまでデータが書き込まれているかを示す情報である。そしてＣＰＵ２３０は、書き込み状況テーブル２７０内の情報を参照しつつ、データの読み出し命令や消去命令を発行する。書き込み状況テーブル２７０の詳細については、後述する１．３の項で説明する。

１．２ ＮＡＮＤ型フラッシュメモリの構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。

１．２．１ ＮＡＮＤ型フラッシュメモリ１００の全体構成について
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、ソース線ドライバ１１４、ウェルドライバ１１５、シーケンサ１１６、及びレジスタ１１７を備えている。

メモリセルアレイ１１１は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫはデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１１８の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。もちろん、メモリセルアレイ１１１内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。

ロウデコーダ１１２は、ブロックアドレスやページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そしてロウデコーダ１１２は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。

センスアンプ１１３は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。

ソース線ドライバ１１４は、ソース線に電圧を印加する。

ウェルドライバ１１５は、ＮＡＮＤストリング１１８が形成されるウェル領域に電圧を印加する。

レジスタ１１７は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいはレジスタ１１７は、コントローラ２００から受信したコマンドやアドレス等を保持し、また種々のテーブルを保持することも可能である。

シーケンサ１１６は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

１．２．２ メモリセルアレイ１１１について
次に、上記メモリセルアレイ１１１の構成の詳細について説明する。図３はいずれかのブロックＢＬＫの回路図であり、他のブロックＢＬＫも同様の構成を有している。

図示するように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１１８を含む。

ＮＡＮＤストリング１１８の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。

また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１８のうち、同一行にあるＮＡＮＤストリング１１８の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１８を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング１１８を共通に接続する。

前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。

図４は、本実施形態に係るメモリセルアレイ１１８の一部領域の断面図である。図示するように、ｐ型ウェル領域２０上に複数のＮＡＮＤストリング１１８が形成されている。すなわち、ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する複数の配線層２７、ワード線ＷＬとして機能する複数の配線層２３、及びセレクトゲート線ＳＧＤとして機能する複数の配線層２５が形成されている。

そして、これらの配線層２５、２３、及び２７を貫通してウェル領域２０に達するメモリホール２６が形成されている。メモリホール２６の側面には、ブロック絶縁膜２８、電荷蓄積層２９（絶縁膜）、及びゲート絶縁膜２８が順次形成され、更にメモリホール２６内を導電膜３１が埋め込んでいる。導電膜３１は、ＮＡＮＤストリング１１８の電流経路として機能し、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域である。

各ＮＡＮＤストリング１１８において、複数（本例では４層）設けられた配線層２７は、電気的に共通に接続されて、同一のセレクトゲート線ＳＧＳに接続される。すなわち、この４層の配線層２７は、実質的に１つの選択トランジスタＳＴ２のゲート電極として機能する。これは選択トランジスタＳＴ１（４層のセレクトゲート線ＳＧＤ）についても同様である。

以上の構成により、各ＮＡＮＤストリング１１８において、ウェル領域２０上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順次積層されている。

なお、図４の例では選択トランジスタＳＴ１及びＳＴ２は、メモリセルトランジスタＭＴと同様に電荷蓄積層２９を備えている。しかし選択トランジスタＳＴ１及びＳＴ２は、実質的にデータを保持するメモリセルとして機能するものでは無く、スイッチとして機能する。この際、選択トランジスタＳＴ１及びＳＴ２がオン／オフする閾値は、電荷蓄積層２９に電荷を注入することによって制御されても良い。

導電膜３１の上端には、ビット線ＢＬとして機能する配線層３２が形成される。ビット線ＢＬは、センスアンプ１１３に接続される。

更に、ウェル領域２０の表面内には、ｎ^＋型不純物拡散層３３及びｐ^＋型不純物拡散層３４が形成されている。拡散層３３上にはコンタクトプラグ３５が形成され、コンタクトプラグ３５上には、ソース線ＳＬとして機能する配線層３６が形成される。ソース線ＳＬは、ソース線ドライバ１１４に接続される。また拡散層３４上にはコンタクトプラグ３７が形成され、コンタクトプラグ３７上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層３８が形成される。ウェル配線ＣＰＷＥＬＬは、ウェルドライバ１１５に接続される。配線層３６及び３８は、セレクトゲート線ＳＧＤよりも上層であり、且つ配線層３２よりも下層のレイヤに形成される。

以上の構成が、図４を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１１８の集合によってストリングユニットＳＵが形成される。また、同一のストリングユニットＳＵ内に含まれる複数のセレクトゲート線ＳＧＳとして機能する配線層２７は、互いに共通に接続されている。つまり、隣接するＮＡＮＤストリング１１８間のウェル領域２０上にもゲート絶縁膜３０が形成され、拡散層３３に隣接する半導体層２７及びゲート絶縁膜３０は、拡散層３３近傍まで形成される。

従って、選択トランジスタＳＴ２がオン状態とされる際には、そのチャネルはメモリセルトランジスタＭＴ０と拡散層３３とを電気的に接続する。また、ウェル配線ＣＰＷＥＬＬに電圧を印加することで、導電膜３１に電位を与えることが出来る。

なお、メモリセルアレイ１１１の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．３ 書き込み状況テーブル２７０について
次に、図１で説明した書き込み状況テーブル２７０について説明する。図５は、書き込み状況テーブル２７０の概念図である。

図示するようにテーブル２７０は、各ブロックＢＬＫの各ストリングユニットＳＵにおいて、どのワード線ＷＬ（換言すればどのページ）までデータが書き込まれているのかを示す情報を保持する。通常、ＮＡＮＤ型フラッシュメモリではソース側のメモリセルトランジスタＭＴから順番にデータが書き込まれる。従って、図５の例では、ブロックＢＬＫ０のストリングユニットＳＵ０では、ワード線ＷＬ０〜ＷＬ２に接続されたメモリセルトランジスタにデータが書き込まれており、ワード線ＷＬ３〜ＷＬ７に接続されたメモリセルトランジスタは消去状態であることを示している。この様子を図６に示す。またブロックＢＬＫ１のストリングユニットＳＵ１では、ワード線ＷＬ０〜ＷＬ７、すなわち全メモリセルトランジスタＭＴにデータが書き込まれていることを示している。

メモリコントローラ２００のＣＰＵ２３０は、ＮＡＮＤ型フラッシュメモリ１００にデータを書き込む度や、ブロック間でのデータコピーを行う度に、書き込み状況テーブル２７０を更新する。

２．データの書き込み動作について
次に、本実施形態に係るデータの書き込み動作について説明する。

２．１ ＮＡＮＤバス上の信号について
まず、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間のＮＡＮＤバス上で送受信される信号につき、図７を用いて説明する。図７は、データの書き込み時における各種信号のタイミングチャートである。図中における、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、入出力信号Ｉ／Ｏ、及びレディ／ビジー信号Ｒ／Ｂは、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号である。

／ＣＥは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、Lowレベルでイネーブルとアサートされる。ＡＬＥは、入力信号がアドレス信号であることをＮＡＮＤ型フラッシュメモリに通知する信号である。ＣＬＥは、入力信号がコマンドであることをＮＡＮＤ型フラッシュメモリに通知する信号である。／ＷＥは、入力信号をＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。Ｒ／Ｂ信号は、ＮＡＮＤ型フラッシュメモリ１００が、レディ状態（信号を受け付け可能な状態）かビジー状態（受付不可能な状態）であるかをコントローラ２００に示す信号である。

図示するようにコントローラ２００は、まず書き込みコマンド“８０Ｈ”を発行すると共に、ＣＬＥをアサート（“Ｈ”レベル）する。引き続きコントローラ２００は、２サイクルにわたってカラムアドレス（ＣＡ０〜ＣＡ１１）を発行すると共に、ＡＬＥをアサート（“Ｈ”レベル）する。引き続きコントローラ２００は、３サイクルにわたってページアドレス（ＰＡ０−ＰＡ１６）を発行する。これらのコマンド及びアドレスは、ＮＡＮＤ型フラッシュメモリ１００の例えばレジスタ１１７に格納される。

その後、コントローラ２００は、複数のサイクルにわたってデータＤinを出力する。この間、ＡＬＥ及びＣＬＥはネゲート（“Ｌ”レベル）される。最後にコントローラ２００は、書き込みコマンド“１０Ｈ”を発行すると共に、ＣＬＥをアサートする。コントローラ２００は、コマンド、アドレス、及びデータ等を発行する度に、／ＷＥをアサートする。よって、／ＷＥがトグルされる度に、信号がＮＡＮＤ型フラッシュメモリ１００に取り込まれる。

コマンド“１０Ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は書き込み動作を開始し、ビジー状態となる（Ｒ／Ｂ＝“Ｌ”）。

ＮＡＮＤ型フラッシュメモリ１００における書き込み動作が完了すると、Ｒ／Ｂは“Ｈ”レベルに復帰する。その後コントローラ２００は、ステータス読み出しコマンド“７０Ｈ”を発行して、データの書き込みが成功したか否かのステータスをレジスタ１１７から読み出す。

２．２ 閾値分布について
図８は、メモリセルトランジスタＭＴの閾値分布を示すグラフである。本例では、メモリセルトランジスタが１ビット（２値）のデータを保持可能な例について説明するが、２ビット（４値）以上のデータを保持可能であっても良い。

図示するように、消去状態におけるメモリセルトランジスタＭＴの閾値は、消去ベリファイレベルＶevよりも小さく、負の値であっても良いし正の値であっても良い。書き込み状態におけるメモリセルトランジスタＭＴの閾値は、プログラムベリファイレベルＶpvよりも大きく（Ｖpv＞Ｖev）、例えば正の値を有する。

データの書き込み及び読み出しでは、電圧ＶＰＶＤ（例えば４Ｖ）、ＶＲＥＡＤ（例えば７Ｖ）、ＶＰＡＳＳ（例えば８〜９Ｖ）、及びＶＰＧＭ（例えば２０Ｖ）等が使用され、Ｖpv＜ＶＰＶＤ＜ＶＲＥＡＤ＜ＶＰＡＳＳ＜ＶＰＧＭなる関係がある。

２．３ ＮＡＮＤ型フラッシュメモリ１００の動作について
次に、書き込み動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作について説明する。書き込み動作は、大まかには電荷を電荷蓄積層に注入して閾値を上昇させるプログラム動作と、プログラム動作の結果としての変化した閾値を確認するプログラムベリファイ動作とを含む。そして、これらの動作の組を繰り返すことによって、データがページ単位で書き込まれる。これらの動作は、主としてシーケンサ１１６の制御によって行われる。なお、メモリセルトランジスタＭＴの閾値を“Ｅ”レベルで維持させる動作を“１”書き込みと呼び、“Ｅ”レベルから“Ｐ”レベルへ上昇させる動作を“０”書き込みと呼ぶ。

図９は、プログラム時におけるＮＡＮＤストリング１１８の回路図である。図示するようにロウデコーダ１１２は、選択ワード線ＷＬ１に電圧ＶＰＧＭを印加し、その他の非選択ワード線ＷＬ０及びＷＬ２〜ＷＬ７には電圧ＶＰＡＳＳを印加する。ＶＰＧＭは、ＦＮトンネリングにより電荷蓄積層に電荷を注入するための高電圧であり、ＶＰＡＳＳは、“０”書き込み対象のＮＡＮＤストリングでは、非選択メモリセルトランジスタへの誤書き込みを抑制しつつ、“１”書き込み態様のＮＡＮＤストリングでは、選択メモリセルトランジスタＭＴでの閾値上昇を抑制出来る程度にカップリングによりチャネルを上昇させることの出来る電圧である。

またロウデコーダ１１２は、セレクトゲート線ＳＧＳに０Ｖを与えて、選択トランジスタＳＴ２をオフさせる。またセレクトゲート線ＳＧＤにはＶＳＧＤを与える。この結果、“０”書き込みされるビット線ＢＬ（例えば０Ｖが与えられる）では選択トランジスタＳＴ１がオン状態となり、ビット線の電位がメモリセルトランジスタＭＴのチャネルに転送される。これにより、選択メモリセルトランジスタＭＴ１にデータがプログラムされる。他方で“１”書き込みされるビット線ＢＬ（例えば正の電位が与えられる）では選択トランジスタＳＴ１がカットオフ状態となる。その結果、メモリセルトランジスタＭＴのチャネルは電気的にフローティングの状態となり、データはプログラムされない。

図１０は、プログラムベリファイ時におけるＮＡＮＤストリング１１８の回路図である。図示するようにロウデコーダ１１２は、選択ワード線ＷＬ１にプログラムベリファイ電圧Ｖpvを印加し、既にプログラム済みの非選択ワード線ＷＬ０には電圧ＶＲＥＡＤまたはＶＲＥＡＤＫを印加し、非選択ワード線ＷＬ２には、ＶＲＥＡＤ、ＶＲＥＡＤＫ、またはＶＰＶＤを印加し、その他の非選択ワード線ＷＬ４〜ＷＬ７には電圧ＶＰＶＤを印加する。ＶＲＥＡＤ及びＶＰＶＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、ＶＲＥＡＤ＞ＶＰＶＤの関係がある。ＶＲＥＡＤＫは、通常、ＶＲＥＡＤよりも大きい値であるが、小さい場合であっても良く、選択ワード線と隣接するワード線のための、誤読み出しを防ぐための電圧である。

プログラムベリファイ時においてワード線ＷＬに印加される、より具体的な一例を以下に示す。例えば、ストリングユニットＳＵ内のワード線本数がＮ＋１（Ｎは６以上の自然数）であり、ＷＬｎ（ｎは０〜Ｎのいずれか）が選択ワード線であると仮定する。

この場合、ワード線ＷＬｎにはプログラムベリファイ電圧Ｖpvが印加される。そして、選択ワード線ＷＬｎよりもソース側のワード線ＷＬ（ｎ−１）にはＶＲＥＡＤまたはＶＲＥＡＤＫが印加され、ワード線ＷＬ０〜ＷＬ（ｎ−２）にはＶＲＥＡＤが印加される。

他方で、選択ワード線ＷＬｎよりもドレイン側のワード線ＷＬ（ｎ＋１）にはＶＲＥＡＤまたはＶＲＥＡＤＫが印加され、ＷＬ（ｎ＋２）にはＶＲＥＡＤが印加され、ＷＬ（ｎ＋３）〜ＷＬＮにはＶＰＶＤが印加される。しかし、非選択ワード線に対してＶＲＥＡＤ、ＶＲＥＡＤＫ、及びＶＰＶＤのいずれを印加するかは、適宜選択可能である。

またロウデコーダ１１２は、セレクトゲート線ＳＧＤ及びＳＧＳにＶＳＧを与えて、選択トランジスタＳＴ１及びＳＴ２をオンさせる。この結果、選択ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴ１がオンすれば、ビット線ＢＬからソース線ＳＬにセル電流Ｉcell１が流れる。センスアンプ１１３は、このセル電流をセンス・増幅してデータを読み出す。

３．データの読み出し動作について
次に、本実施形態に係るデータの読み出し動作について説明する。

３．１ ＮＡＮＤバス上の信号について
まず、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間のＮＡＮＤバス上で送受信される信号につき、図１１を用いて説明する。図１１は、データの書き込み時における各種信号のタイミングチャートである。

図示するようにコントローラ２００は、まず書き込み状況転送コマンド“ＸＸＨ”を発行すると共に、ＣＬＥをアサートする。引き続きコントローラ２００のＣＰＵ２３０は、内蔵メモリ２２０内の書き込み状況テーブルを参照し、読み出し対象となるストリングユニットＳＵにおいて、データがどのワード線ＷＬまで（言い換えればどのページまで）データが書かれているかの情報を読み出し、これをＮＡＮＤ型フラッシュメモリ１００に転送する（“ＩＮＦ０”及び“ＩＮＦ１”）。この間、信号ＡＬＥがアサートされる。情報“ＩＮＦ０”及び“ＩＮＦ１”は、例えばレジスタ１１７に格納される。

その後、コントローラ２００は読み出しコマンド“００Ｈ”を発行すると共に、ＣＬＥをアサートする。引き続きコントローラ２００は、書き込み動作時と同様にカラムアドレス及びページアドレスを発行する。これらのコマンド及びアドレスも、例えばレジスタ１１７に格納される。そして最後に読み出しコマンド“３０Ｈ”を発行する。

コマンド“３０Ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は読み出し動作を開始し、ビジー状態となる（Ｒ／Ｂ＝“Ｌ”）。

その後、ＮＡＮＤ型フラッシュメモリ１００がレディ状態に復帰すると、／ＲＥがアサートされる度に、読み出しデータがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へ転送される。

３．２ ＮＡＮＤ型フラッシュメモリ１００の動作について
次に、読み出し動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作について説明する。図１２は、読み出し時におけるＮＡＮＤストリング１１８の回路図である。図１２では、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセルトランジスタＭＴにはデータが既に書き込まれ、ワード線ＷＬ４〜ＷＬ７に接続されたメモリセルトランジスタＭＴにはデータが未だデータが書き込まれていない（消去状態である）場合を示している。

図示するようにロウデコーダ１１２は、選択ワード線ＷＬ１に電圧ＶＣＧＲＶを印加する。ＶＣＧＲＶは、読み出しデータに応じたデータである。またロウデコーダ１１２は、既にデータが書き込み済みの非選択ワード線ＷＬ０及びＷＬ２に対して電圧ＶＲＥＡＤまたはＶＲＥＡＤＫを印加し、ワード線ＷＬ３に対して電圧ＶＲＥＡＤを印加する。更にロウデコーダ１１２は、未だデータが書き込まれていないワード線ＷＬ４〜ＷＬ７には、プログラムベリファイ時にも使用した電圧ＶＰＶＤを印加する。どのワード線ＷＬにＶＲＥＡＤを印加し、どのワード線ＷＬにＶＰＶＤを印加すべきかは、例えばシーケンサ１１６がレジスタ１１７内の情報“ＩＮＦ０”及び“ＩＮＦ１”を参照することで判断出来る。

そしてロウデコーダ１１２は、セレクトゲート線ＳＧＤ及びＳＧＳにＶＳＧを与えて、選択トランジスタＳＴ１及びＳＴ２をオンさせる。この結果、選択ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴ１がオンすれば、ビット線ＢＬからソース線ＳＬにセル電流Ｉcell２が流れる。センスアンプ１１３は、このセル電流をセンス・増幅してデータを読み出す。

読み出し時においてワード線ＷＬに印加される、より具体的な一例は以下に示す。例えば、ストリングユニットＳＵ内のワード線本数がＮ＋１（Ｎは６以上の自然数）であり、ＷＬｎ（ｎは０〜Ｎのいずれか）が選択ワード線であり、またワード線ＷＬ０〜ＷＬｍ（ｍはｎ以上の自然数であり、ｎ＜＜ｍ）にデータが書き込まれていると仮定する。

この場合、ワード線ＷＬｎには読み出し電圧ＶＣＧＲＶが印加される。そして、選択ワード線ＷＬｎに隣接するワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）にはＶＲＥＡＤまたはＶＲＥＡＤＫが印加され、ワード線ＷＬ０〜ＷＬ（ｎ−２）及びワード線ＷＬ（ｎ＋２）にはＶＲＥＡＤが印加され、ワード線ＷＬ（ｎ＋３）〜ＷＬｍにはＶＲＥＡＤが印加され、ワード線ＷＬ（ｍ＋１）〜ＷＬＮにはＶＰＶＤが印加される。しかし、非選択ワード線に対してＶＲＥＡＤ、ＶＲＥＡＤＫ、及びＶＰＶＤのいずれを印加するかは、適宜選択可能である。

４．データの消去動作について
次に、本実施形態に係るデータの消去動作について説明する。

４．１ ＮＡＮＤバス上の信号について
まず、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間のＮＡＮＤバス上で送受信される信号につき、図１３を用いて説明する。図１３は、データの書き込み時における各種信号のタイミングチャートである。

図示するように、データの読み出し時と同様にコントローラ２００は、まず書き込み状況転送コマンド“ＸＸＨ”と共に情報“ＩＮＦ０”及び“ＩＮＦ１”をＮＡＮＤ型フラッシュメモリ１００へ転送する。

その後、コントローラ２００は消去コマンド“６０Ｈ”を発行し、消去対象となるブロックＢＬＫのブロックアドレスを転送する。これらのコマンド及びアドレスも、例えばレジスタ１１７に格納される。そして最後に消去コマンド“Ｄ０Ｈ”を発行する。

コマンド“Ｄ０Ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００は読み出し動作を開始し、ビジー状態となる（Ｒ／Ｂ＝“Ｌ”）。

ＮＡＮＤ型フラッシュメモリ１００における書き込み動作が完了すると、Ｒ／Ｂは“Ｈ”レベルに復帰する。その後コントローラ２００は、ステータス読み出しコマンド“７０Ｈ”を発行して、データの消去が成功したか否かのステータスをレジスタ１１７から読み出す。

４．２ ＮＡＮＤ型フラッシュメモリ１００の動作について
次に、消去動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作について説明する。消去動作は、大まかには電荷を電荷蓄積層から引き抜き、またはホールを電荷蓄積層に注入して閾値を低下させるデータ消去動作と、データ消去動作の結果としての閾値分布の変化を確認する消去ベリファイ動作とを含む。そして、これらの動作の組を繰り返すことによって、データが例えばブロック単位（あるいはストリングユニット単位等）で消去される。

図１４は、データ消去時におけるＮＡＮＤストリング１１８の回路図である。図１４では、ワード線ＷＬ０〜ＷＬ３に接続されたメモリセルトランジスタＭＴにはデータが既に書き込まれ、ワード線ＷＬ４〜ＷＬ７に接続されたメモリセルトランジスタＭＴにはデータが未だデータが書き込まれていない（既に消去状態である）場合を示している。

図示するようにロウデコーダ１１２は、全ワード線ＷＬ０〜ＷＬ７に電圧Ｖ１（例えば０Ｖ）を印加する。またウェルドライバ１１５が、ウェル領域２０に消去電圧ＶＥＲＡ（正電圧であり、例えば２０Ｖ）を印加する。この結果、電荷蓄積層内の電荷が導電膜３１に引き抜かれ、メモリセルトランジスタＭＴの閾値が低下する。

図１５は、消去ベリファイ時におけるＮＡＮＤストリング１１８の回路図である。図示するようにロウデコーダ１１２は、既にデータが書き込み済みの非選択ワード線ＷＬ０〜ＷＬ３に対して消去ベリファイ電圧Ｖev１を印加する。更にロウデコーダ１１２は、未だデータが書き込まれていないワード線ＷＬ４〜ＷＬ７には、消去ベリファイ電圧Ｖev２（＜Ｖev１）を印加する。どのワード線ＷＬにＶev１を印加し、どのワード線ＷＬにＶev２を印加すべきかは、例えばシーケンサ１１６がレジスタ１１７内の情報“ＩＮＦ０”及び“ＩＮＦ１”を参照することで判断出来る。

そしてロウデコーダ１１２は、セレクトゲート線ＳＧＤ及びＳＧＳにＶＳＧを与えて、選択トランジスタＳＴ１及びＳＴ２をオンさせる。この結果、全ワード線ＷＬ０〜ＷＬ７に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７が全てオンすれば、すなわち、メモリセルトランジスタＭＴの閾値が所望の値まで低下していれば、ビット線ＢＬからソース線ＳＬにセル電流Ｉcell３が流れる。センスアンプ１１３は、このセル電流をセンス・増幅してデータを読み出す。

なお、図１４で説明したデータ消去動作において、ワード線ＷＬに印加する電圧を、書き込み済みか否かに応じて変えても良い。このような例を図１６に示す。図１６は、データ消去動作時におけるＮＡＮＤストリング１１８の回路図である。図示するようにロウデコーダ１１２は、既にデータが書き込み済みの非選択ワード線ＷＬ０〜ＷＬ３に対して電圧Ｖ１を印加し、ワード線ＷＬ４〜ＷＬ７には電圧Ｖ２（＞Ｖ１）を印加しても良い。

５．本実施形態に係る効果等
上記のように、本実施形態に係る半導体記憶装置によれば、ＮＡＮＤストリング１１８のどのワード線までデータ書き込まれたかに応じて、書き込み及び消去動作時においてワード線ＷＬに印加する電圧を設定している。従って、ＮＡＮＤ型フラッシュメモリの動作性能を向上出来る。以下、本効果につき図１７乃至図２０を参照しつつ、説明する。図１７乃至図２０は、ＮＡＮＤストリングの回路図である。

プログラムベリファイを行う際、一般的に考えられる印加電圧は、図１７の通りである。すなわち、非選択ワード線ＷＬの全てにＶＲＥＡＤが印加される。この場合、例えばメモリセルトランジスタＭＴ１が書き込み対象である場合、それよりもドレイン側のメモリセルトランジスタＭＴ２〜ＭＴ７に接続されたメモリセルトランジスタは消去状態にある。つまり、これらのメモリセルトランジスタＭＴ２〜ＭＴ７の閾値は十分に低いため、比較的大きなセル電流Ｉcell４が流れる。

その後、メモリセルトランジスタＭＴ２〜ＭＴ７に対してデータが書き込まれた後、メモリセルトランジスタＭＴ１からデータを読み出す様子を図１８に示す。この場合、図１７とは状況が異なり、メモリセルトランジスタＭＴ１よりもドレイン側の非選択メモリセルトランジスタＭＴ２〜ＭＴ７の多くの閾値は（書き込みパターンにもよるが）、消去状態よりも高くされている。従って、これらのメモリセルトランジスタＭＴ２〜ＭＴ７は、図１７のケースよりも弱くオンする。従って、流れるセル電流Ｉcell５は、プログラムベリファイ時に流れるセル電流Ｉcell４よりも小さい。

すると、メモリセルトランジスタＭＴ１はプログラムベリファイにはパスしたにも関わらず、読み出し時にはオフセルと判断される可能性がある。つまり、プログラムベリファイ時と読み出し時の状況の違いにより、データを正しく読み出せない可能性がある。

そこで、図１９に示す方法が考えられる。図１９の方法であると、プログラムベリファイ時に、消去状態のメモリセルトランジスタＭＴ２〜ＭＴ７に接続されたワード線ＷＬ２〜ＷＬ７には、電圧ＶＲＥＡＤよりも小さいＶＰＶＤが印加される。すると、図１７に比べてメモリセルトランジスタＭＴ２〜ＭＴ７のゲート電位が低下されたことから、流れるセル電流Ｉcell６はＩcell４より小さく、ほぼＩcell５と同程度することが出来る。つまり、プログラムベリファイ時に流れるセル電流と、読み出し時に流れるセル電流を同程度とすることで、正しくデータを読み出すことが出来る。

但し、本方法を適用するには、ストリングユニットＳＵ内の全ページ（全ワード線）にデータが書き込まれることを前提としている。言い換えれば、プログラムベリファイ時の電圧条件が、全ページにデータが書き込まれることを前提としているため、全ページにデータが書き込まれなければ、読み出し時に同じ条件を再現出来ず、誤読み出しが発生する可能性がある。またデータの消去時には、図２０に示すように、もともと消去状態のメモリセルトランジスタＭＴ２〜ＭＴ７は大きなセル電流Ｉcell７を流すので、書き込み済みのメモリセルトランジスタＭＴ０及びＭＴ１が十分に消去されていなくても、消去ベリファイにパスしてしまう可能性がある。

この点、三次元積層型ＮＡＮＤ型フラッシュメモリでは、ワード線を半導体基板上方に積層することで、メモリセルが二次元に形成された平面型ＮＡＮＤ型フラッシュメモリに比べて、集積度を格段に向上出来る。その代わり、１ストリングユニットＳＵに含まれるページ数も非常に多い。従って、例えばワード線ＷＬ１に対応するページのみにデータを書けば十分な場合であっても、残りの全ページにランダムデータを書き込む必要がある。しかし、ランダムデータの書き込みは無駄であり、これにより書き込みに時間がかかる。

そこで本実施形態によれば、データの読み出し時に、どのワード線ＷＬ（ページ）までデータが書き込まれているのかを示す情報を、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００に提供する。そしてＮＡＮＤ型フラッシュメモリ１００は、全ての非選択ワード線ＷＬに等しい電圧を印加するのでは無く、受信した情報に従って、書き込み済みの領域と未書き込みの領域とに対応するワード線ＷＬに、適切な電圧を印加する。これにより、無駄なデータの書き込みを必要とすることなく、正しくデータを読み出すことが出来、また正しくデータを消去出来る。

より具体的には、プログラムベリファイ時において、選択ワード線よりもドレイン側の非選択ワード線にはＶＲＥＡＤよりも低いＶＰＶＤを印加する（図１０参照）。そしてその後の読み出し時には、未書き込みの領域に対応するワード線ＷＬにＶＰＶＤを印加し、書き込み済みの領域に対応するワード線ＷＬにはＶＲＥＡＤを印加する（図１２参照）。つまり、非常に強くオンし易い消去状態のメモリセルトランジスタＭＴのゲートには比較的低い電圧ＶＰＶＤを印加し、データが書き込まれて閾値が上昇したであろうメモリセルトランジスタＭＴのゲートには高い電圧ＶＲＥＡＤを印加する。これにより、ストリングユニットＳＵ内において途中のページまでで書き込みを終了させた場合であっても、読み出し時に流れるセル電流Ｉcell２を、プログラムベリファイ時に流れるセル電流Ｉcell１と同等の値とすることが出来る。従って、データの誤読み出しを抑制出来る。

このことは消去時であっても同様である。例えば消去ベリファイ時には図１５に示すように、消去時には、既に消去状態にあるメモリセルトランジスタＭＴ４〜ＭＴ７がオンし易く、書き込み済みのメモリセルトランジスタＭＴ０〜ＭＴ３がオンし難くなるような電圧関係を、ワード線ＷＬ０〜ＷＬ７に設定する。これによって、メモリセルトランジスタＭＴ０〜ＭＴ３の閾値を十分に下げることが出来る。あるいはデータ消去時には図１６に示すように、既に消去状態にあるメモリセルトランジスタＭＴ４〜ＭＴ７の閾値が相対的に低下し難く、書き込み済みのメモリセルトランジスタＭＴ０〜ＭＴ３が低下し易いような電圧関係を、ワード線ＷＬ０〜ＷＬ７に設定する。これにより、データを正しく消去出来る。

６．変形例等
上記のように、実施形態に係る半導体記憶装置は、半導体基板の上方に積層され、直列に接続された複数のメモリセルと、複数のメモリセルのゲートに接続された複数のワード線と、複数のワード線に接続されたロウデコーダとを具備する。ロウデコーダは、データの読み出し時において、未プログラムのメモリセルに接続された非選択ワード線(WL4-7 in 図12)に対して第１電圧(VPVD in 図12)を転送し、プログラム済みのメモリセルに接続された非選択ワード線(WL0,2-3 in 図12)に対して、第１電圧よりも高い第２電圧(VREAD in 図12)を転送する。なお、本明細書での「未プログラムのメモリセル」とは、データの消去後であって、且つまだプログラム動作が実行されておらずに消去レベルの閾値を有するメモリセルトランジスタのことを意味する。従って、プログラム済みのメモリセルであっても、“０”書き込みされたメモリセルは「プログラム済みのメモリセル」である。また、一旦データが書き込まれたが、その後そのデータが消去され、未だデータの再書き込みが行われていないメモリセルトランジスタは「未プログラムのメモリセル」に該当する。

上記構成によれば、半導体記憶装置の動作性能を向上出来る。但し、実施形態は、上記説明したものに限定されず、種々の変形が可能である。例えば書き込み状況テーブル２７０は図５のような情報に限定されず、いずれかのページまでデータが書き込まれているか、換言すればいずれのページが消去状態であるか、を示す情報であれば良い。また、図９、図１０、図１２、及び図１４乃至図１６を用いて説明したワード線ＷＬに印加される電圧は一例であり、これに限定されるものでは無い。すなわち、空き領域を不要なデータで埋めなくても、プログラムベリファイ時と読み出し時とで流れるセル電流が同程度となるような電圧であれば限定されない。

また上記実施形態では、書き込み動作及び消去動作の両方においてセル電流の大きさをケアする場合について説明したが、いずれか一方のみをケアする場合であっても良い。

また図４の例では、セレクトゲート線ＳＧＳが隣接するＮＡＮＤストリング同士で共通接続されている場合を例に説明した。しかし、各セレクトゲート線ＳＧＳを分離して、それぞれを独立して制御出来るようにしても良い。

更に書き込み状況テーブル２７０は、メモリセルトランジスタＭＴの各々が多ビットデータを保持可能な場合（Multi-level cell）、どのビットまでデータが書き込まれているかの情報を保持していても良い。そして、どのビットまでデータが書き込まれているかに応じて、非選択ワード線に印加される電圧が決定されても良い。このような例を図２１乃至図２４を用いて説明する。図２１は書き込み状況テーブル２７０の保持する情報の概念図であり、図２２乃至図２４は読み出し時におけるＮＡＮＤストリングの回路図であり、メモリセルトランジスタＭＴが２ビットデータを保持可能な例を示している。

図２１に示すように、書き込み状況テーブル２７０は、例えばストリングユニット毎に、どのワード線（ページ）までデータが書き込まれているのかの情報を保持する。図２１の例ではワード線毎に、下位ビットしかかきこまれていないのか、それとも上位ビットまで書き込まれているのか、の情報を保持する例を示しているが、もちろん、このようなテーブルに限らず、あくまでテーブル２７０の保持する情報の概念図に過ぎない。例えば、ストリングユニットにおいて最も大きい（後ろの）アドレスを保持する場合であっても良い。図２１の例であると、ワード線ＷＬ０〜ＷＬ２は下位ビット及び上位ビットまで書き込まれ、ワード線ＷＬ３は下位ビットまでしか書き込まれていない。

図２２は、データの読み出し時においてワード線ＷＬ２が選択され、データはワード線ＷＬ３の上位ビットまで書き込まれており、ワード線ＷＬ４以降が消去状態におけるＮＡＮＤストリングの回路図である。この場合、ワード線ＷＬ３にはＶＲＥＡＤまたはＶＲＥＡＤＫが印加される。

図２３は、データの読み出し時においてワード線ＷＬ２が選択され、データはワード線ＷＬ３の下位ビットまで書き込まれており、ワード線ＷＬ４以降が消去状態におけるＮＡＮＤストリングの回路図である。この場合、ワード線ＷＬ３にはＶＲＥＡＤＬまたはＶＲＥＡＤＫＬが印加される。ＶＲＥＡＤＬは、ＶＲＥＡＤと同じ値でも良いし、異なる値であっても良い。ＶＲＥＡＤＫＬは、ＶＲＥＡＤＫと同じ値でも良いし、異なる値であっても良い。

図２４は、データの読み出し時においてワード線ＷＬ２が選択され、データはワード線ＷＬ２までしか書き込まれておらず、ワード線ＷＬ３以降が消去状態におけるＮＡＮＤストリングの回路図である。この場合、ワード線ＷＬ３にはＶＲＥＡＤＥまたはＶＲＥＡＤＫＥが印加される。ＶＲＥＡＤＥは、ＶＲＥＡＤ及びＶＲＥＡＤＬと同じ値であっても良いし、異なる値であっても良い。ＶＲＥＡＤＫＥは、ＶＲＥＡＤＫと同じ値であっても良いし、異なる値であっても良い。

以上のように、本実施形態によれば、外部から、データがどこのワード線（ページ）まで書き込まれているのかをＮＡＮＤ型フラッシュメモリに入力出来る。従って、ＭＬＣの場合どのワード線のlower/upperページまで書き込まれているか、という情報も入力出来る。そして、シーケンサ１１６は、この情報に基づいて各ワード線ＷＬに印加する電圧を決定する。例えば上記のように、ワード線ＷＬ（ｎ＋１）が全く書かれていない場合にはＶＲＥＡＤＥまたはＶＲＥＡＤＫＥが印加され、lowerまで書かれている場合にはＶＲＥＡＤＬまたはＶＲＥＡＤＫＬが印加され、upperまで書かれるとＶＲＥＡＤまたはＶＲＥＡＤＫが印加される。もちろんこれは一例に過ぎず、異なる電圧制御が行われても良い。

また、メモリセルアレイ１１１は、ロウデコーダ１１２やセンスアンプ１１３等の周辺回路の上方に形成しても良い。すなわち、半導体基板上に周辺回路が形成され、周辺回路を被覆するようにして層間絶縁膜が形成され、この層間絶縁膜上にウェル領域２０が形成されても良い。あるいは、ウェル領域２０が半導体基板であっても良い。この場合、ロウデコーダ１１２やセンスアンプ１１３は、メモリセルアレイ１１１に隣接して半導体基板上に形成される。

更に、上記実施形態では三次元積層型ＮＡＮＤ型フラッシュメモリの場合を例に説明したが、平面型ＮＡＮＤ型フラッシュメモリにも適用出来る。もちろん、個々のメモリセルトランジスタＭＴが２ビット以上のデータを保持する場合であっても良く、プログラムされることによってメモリセルトランジスタＭＴの閾値がより高くなる場合において、上記実施形態の効果は顕著となる。

なお、本発明に関する各実施形態において、
（１）例えば閾値の低い順から“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを有する２ビットデータを保持可能なメモリセルトランジスタの読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１１５…ウェルドライバ、１１６…シーケンサ、１１７…レジスタ、１１８…ＮＡＮＤストリング、２００…コントローラ、２１０…ホストインターフェイス、２２０…内蔵メモリ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス、２６０…ＥＣＣ回路、２７０…書き込み状況テーブル

Claims (9)

1. 半導体基板の上方に積層され、直列に接続された複数のメモリセルと、
   前記複数のメモリセルのゲートに接続された複数のワード線と、
   前記複数のワード線と電気的に接続されたロウデコーダと
   を具備し、前記ロウデコーダは、データの読み出し時において、未プログラムのメモリセルに接続された非選択ワード線に対して第１電圧を転送し、プログラム済みのメモリセルに接続された非選択ワード線に対して、前記第１電圧と異なる第２電圧を転送する
   ことを特徴とする半導体記憶装置。
2. 前記ロウデコーダは、データのプログラムベリファイ時において、未プログラムのメモリセルに接続された非選択ワード線に対して前記第１電圧を転送する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２電圧は、前記第１電圧よりも大きい
   ことを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記半導体記憶装置は、該半導体記憶装置を制御するコントローラから、前記プログラム済みのメモリセルに接続されたワード線に関する情報を受信し、その後、書き込み命令を受信し、
   前記書き込み命令に応じてプログラム及び前記プログラムベリファイを実行する
   ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
5. 半導体基板の上方に積層され、直列に接続された複数のメモリセルと、
   前記複数のメモリセルのゲートに接続された複数のワード線と、
   前記複数のワード線に電圧を印加するロウデコーダと
   を具備し、前記ロウデコーダは、データの消去時または消去ベリファイ時において、未プログラムのメモリセルに接続されたワード線に対して第１電圧を転送し、プログラム済みのメモリセルに接続されたワード線に対して、前記第１電圧と異なる第２電圧を転送する
   ことを特徴とする半導体記憶装置。
6. 前記第１電圧は前記第２電圧よりも大きい
   ことを特徴とする請求項５記載の半導体記憶装置。
7. 前記半導体記憶装置は、該半導体記憶装置を制御するコントローラから、前記プログラム済みのメモリセルに接続されたワード線に関する情報を受信し、その後、消去命令を受信し、
   前記消去命令に応じて前記データの消去及び前記消去ベリファイを実行する
   ことを特徴とする請求項５または６記載の半導体記憶装置。
8. ページ単位でデータを書き込む半導体記憶装置を制御するメモリコントローラであって、
   第１テーブルを保持するメモリと、
   コマンドを発行する制御部と
   を具備し、前記第１テーブルは、プログラム済みのページまたは未プログラムのページに関する情報を保持し、
   前記制御部は、前記半導体記憶装置に対してデータの読み出しまたは消去を命令する際、読み出しコマンドまたは消去コマンドを前記半導体記憶装置に送信する前に、前記第１テーブルに基づく情報を前記半導体記憶装置へ送信する
   ことを特徴とするメモリコントローラ。
9. 前記第１テーブルに基づく情報は、前記読み出し時において非選択ワード線に印加される電圧、または前記消去時においてワード線に印加される電圧を決定する
   ことを特徴とする請求項８記載のメモリコントローラ。

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