JP2015176623A - 半導体記憶装置及びメモリコントローラ - Google Patents
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Abstract
【課題】動作性能を向上できる半導体記憶装置及びメモリコントローラを提供する。
【解決手段】実施形態の半導体記憶装置は、メモリセルと、ワード線と、ロウデコーダとを具備する。ロウデコーダは、プログラムベリファイ時において、未プログラムのメモリセルに接続された非選択ワード線に対して第1電圧VPVDを転送する。読み出し時においては、未プログラムのメモリセルに接続された非選択ワード線WL4-7に第1電圧VPVDを印加し、プログラム済みのメモリセルに接続された非選択ワード線WL0,2-3に、第1電圧よりも高い第2電圧VREADを転送する。
【選択図】図12
【解決手段】実施形態の半導体記憶装置は、メモリセルと、ワード線と、ロウデコーダとを具備する。ロウデコーダは、プログラムベリファイ時において、未プログラムのメモリセルに接続された非選択ワード線に対して第1電圧VPVDを転送する。読み出し時においては、未プログラムのメモリセルに接続された非選択ワード線WL4-7に第1電圧VPVDを印加し、プログラム済みのメモリセルに接続された非選択ワード線WL0,2-3に、第1電圧よりも高い第2電圧VREADを転送する。
【選択図】図12
Description
本実施形態は、半導体記憶装置及びメモリコントローラに関する。
メモリセルが三次元に配列されたNAND型フラッシュメモリが知られている。
動作性能を向上できる半導体記憶装置及びメモリコントローラを提供する。
実施形態の半導体記憶装置は、半導体基板の上方に積層され、電流経路が直列に接続された複数のメモリセルと、複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、ワード線に電圧を印加するロウデコーダとを具備する。ロウデコーダは、データの読み出し時において、未プログラムのメモリセルに接続された非選択ワード線に対して第1電圧を印加し、プログラム済みのメモリセルに接続された非選択ワード線に対して、第1電圧と異なる第2電圧を印加する。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
一実施形態に係る半導体記憶装置及びメモリコントローラについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板の上方に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
1 構成
1.1 メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図1を用いて説明する。図1は、本実施形態に係るメモリシステムのブロック図である。
1.1 メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図1を用いて説明する。図1は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステム1は、NAND型フラッシュメモリ100及びメモリコントローラ200を備えている。コントローラ200とNAND型フラッシュメモリ100は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。
NAND型フラッシュメモリ100は、複数のメモリセルを備え、データを不揮発に記憶する。NAND型フラッシュメモリ100の構成の詳細は後述する。
コントローラ200は、外部のホスト機器からの命令に応答して、NAND型フラッシュメモリ100に対して読み出し、書き込み、及び消去等を命令する。また、NAND型フラッシュメモリ100におけるメモリ空間を管理する。
コントローラ200は、ホストインターフェイス回路210、内蔵メモリ(RAM)220、プロセッサ(CPU)230、バッファメモリ240、NANDインターフェイス回路250、及びECC回路260を備えている。
ホストインターフェイス回路210は、コントローラバスを介してホスト機器と接続され、ホスト機器との通信を司る。そして、ホスト機器から受信した命令及びデータを、それぞれCPU230及びバッファメモリ240に転送する。またCPU230の命令に応答して、バッファメモリ240内のデータをホスト機器へ転送する。
NANDインターフェイス回路250は、NANDバスを介してNAND型フラッシュメモリ100と接続され、NAND型フラッシュメモリ100との通信を司る。そして、CPU230から受信した命令をNAND型フラッシュメモリ100に転送し、また書き込み時にはバッファメモリ240内の書き込みデータをNAND型フラッシュメモリ100へ転送する。更に読み出し時には、NAND型フラッシュメモリ100から読み出されたデータをバッファメモリ240へ転送する。
CPU230は、コントローラ200全体の動作を制御する。例えばCPU230は、ホスト機器から書き込み命令を受信した際には、それに応答して、NANDインターフェイスに基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またCPU230は、ウェアレベリング等、NAND型フラッシュメモリ100を管理するための様々な処理を実行する。更にCPU230は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。
ECC回路260は、データの誤り訂正(ECC:Error Checking and Correcting)処理を実行する。すなわちECC回路260は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、CPU230がECC回路260の機能を有していても良い。
内蔵メモリ220は、例えばDRAM等の半導体メモリであり、CPU230の作業領域として使用される。そして内蔵メモリ220は、NAND型フラッシュメモリ100を管理するためのファームウェアや、各種の管理テーブル等を保持する。また内蔵メモリ220は、NAND型フラッシュメモリ100に関する書き込み状況テーブル270を保持する。書き込み状況テーブル270は、後述するストリングユニットSUのどのページまでデータが書き込まれているかを示す情報である。そしてCPU230は、書き込み状況テーブル270内の情報を参照しつつ、データの読み出し命令や消去命令を発行する。書き込み状況テーブル270の詳細については、後述する1.3の項で説明する。
1.2 NAND型フラッシュメモリの構成について
次に、NAND型フラッシュメモリ100の構成について説明する。
次に、NAND型フラッシュメモリ100の構成について説明する。
1.2.1 NAND型フラッシュメモリ100の全体構成について
図2は、本実施形態に係るNAND型フラッシュメモリ100のブロック図である。図示するようにNAND型フラッシュメモリ100は、メモリセルアレイ111、ロウデコーダ112、センスアンプ113、ソース線ドライバ114、ウェルドライバ115、シーケンサ116、及びレジスタ117を備えている。
図2は、本実施形態に係るNAND型フラッシュメモリ100のブロック図である。図示するようにNAND型フラッシュメモリ100は、メモリセルアレイ111、ロウデコーダ112、センスアンプ113、ソース線ドライバ114、ウェルドライバ115、シーケンサ116、及びレジスタ117を備えている。
メモリセルアレイ111は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数のブロックBLK(BLK0、BLK1、BLK2、…)を備えている。ブロックBLKはデータの消去単位となり、同一ブロックBLK内のデータは一括して消去される。ブロックBLKの各々は、メモリセルが直列接続されたNANDストリング118の集合である複数のストリングユニットSU(SU0、SU1、SU2、…)を備えている。もちろん、メモリセルアレイ111内のブロック数や、1ブロックBLK内のストリングユニット数は任意である。
ロウデコーダ112は、ブロックアドレスやページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そしてロウデコーダ112は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。
センスアンプ113は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ111へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。
ソース線ドライバ114は、ソース線に電圧を印加する。
ウェルドライバ115は、NANDストリング118が形成されるウェル領域に電圧を印加する。
レジスタ117は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいはレジスタ117は、コントローラ200から受信したコマンドやアドレス等を保持し、また種々のテーブルを保持することも可能である。
シーケンサ116は、NAND型フラッシュメモリ100全体の動作を制御する。
1.2.2 メモリセルアレイ111について
次に、上記メモリセルアレイ111の構成の詳細について説明する。図3はいずれかのブロックBLKの回路図であり、他のブロックBLKも同様の構成を有している。
次に、上記メモリセルアレイ111の構成の詳細について説明する。図3はいずれかのブロックBLKの回路図であり、他のブロックBLKも同様の構成を有している。
図示するように、ブロックBLKは例えば4つのストリングユニットSU(SU0〜SU3)を含む。また各々のストリングユニットSUは、複数のNANDストリング118を含む。
NANDストリング118の各々は、例えば8個のメモリセルトランジスタMT(MT0〜MT7)と、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタMT7の電流経路は選択トランジスタST1の電流経路の一端に接続され、他端側のメモリセルトランジスタMT0の電流経路は選択トランジスタST2の電流経路の一端に接続されている。
ストリングユニットSU0〜SU3の各々の選択トランジスタST1のゲートは、それぞれセレクトゲート線SGD0〜SGD3に共通接続される。他方で、選択トランジスタST2のゲートは、複数のストリングユニット間で同一のセレクトゲート線SGSに共通接続される。また、同一のブロックBLK0内にあるメモリセルトランジスタMT0〜MT7の制御ゲートはそれぞれワード線WL0〜WL7に共通接続される。
すなわち、ワード線WL0〜WL7及びセレクトゲート線SGSは同一ブロックBLK内の複数のストリングユニットSU0〜SU3間で共通に接続されているのに対し、セレクトゲート線SGDは、同一ブロックBLK内であってもストリングユニットSU0〜SU3毎に独立している。
また、メモリセルアレイ111内でマトリクス状に配置されたNANDストリング118のうち、同一行にあるNANDストリング118の選択トランジスタST1の電流経路の他端は、いずれかのビット線BL(BL0〜BL(L−1)、(L−1)は1以上の自然数)に共通接続される。すなわちビット線BLは、複数のブロックBLK間でNANDストリング118を共通に接続する。また、選択トランジスタST2の電流経路の他端はソース線SLに共通に接続されている。ソース線SLは、例えば複数のブロック間でNANDストリング118を共通に接続する。
前述の通り、同一のブロックBLK内にあるメモリセルトランジスタMTのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックBLKのいずれかのストリングユニットSUにおける、いずれかのワード線WLに共通に接続された複数のメモリセルトランジスタMTにつき、一括して行われる。この単位を「ページ」と呼ぶ。
図4は、本実施形態に係るメモリセルアレイ118の一部領域の断面図である。図示するように、p型ウェル領域20上に複数のNANDストリング118が形成されている。すなわち、ウェル領域20上には、セレクトゲート線SGSとして機能する複数の配線層27、ワード線WLとして機能する複数の配線層23、及びセレクトゲート線SGDとして機能する複数の配線層25が形成されている。
そして、これらの配線層25、23、及び27を貫通してウェル領域20に達するメモリホール26が形成されている。メモリホール26の側面には、ブロック絶縁膜28、電荷蓄積層29(絶縁膜)、及びゲート絶縁膜28が順次形成され、更にメモリホール26内を導電膜31が埋め込んでいる。導電膜31は、NANDストリング118の電流経路として機能し、メモリセルトランジスタMT並びに選択トランジスタST1及びST2の動作時にチャネルが形成される領域である。
各NANDストリング118において、複数(本例では4層)設けられた配線層27は、電気的に共通に接続されて、同一のセレクトゲート線SGSに接続される。すなわち、この4層の配線層27は、実質的に1つの選択トランジスタST2のゲート電極として機能する。これは選択トランジスタST1(4層のセレクトゲート線SGD)についても同様である。
以上の構成により、各NANDストリング118において、ウェル領域20上に選択トランジスタST2、複数のメモリセルトランジスタMT、及び選択トランジスタST1が順次積層されている。
なお、図4の例では選択トランジスタST1及びST2は、メモリセルトランジスタMTと同様に電荷蓄積層29を備えている。しかし選択トランジスタST1及びST2は、実質的にデータを保持するメモリセルとして機能するものでは無く、スイッチとして機能する。この際、選択トランジスタST1及びST2がオン/オフする閾値は、電荷蓄積層29に電荷を注入することによって制御されても良い。
導電膜31の上端には、ビット線BLとして機能する配線層32が形成される。ビット線BLは、センスアンプ113に接続される。
更に、ウェル領域20の表面内には、n+型不純物拡散層33及びp+型不純物拡散層34が形成されている。拡散層33上にはコンタクトプラグ35が形成され、コンタクトプラグ35上には、ソース線SLとして機能する配線層36が形成される。ソース線SLは、ソース線ドライバ114に接続される。また拡散層34上にはコンタクトプラグ37が形成され、コンタクトプラグ37上には、ウェル配線CPWELLとして機能する配線層38が形成される。ウェル配線CPWELLは、ウェルドライバ115に接続される。配線層36及び38は、セレクトゲート線SGDよりも上層であり、且つ配線層32よりも下層のレイヤに形成される。
以上の構成が、図4を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のNANDストリング118の集合によってストリングユニットSUが形成される。また、同一のストリングユニットSU内に含まれる複数のセレクトゲート線SGSとして機能する配線層27は、互いに共通に接続されている。つまり、隣接するNANDストリング118間のウェル領域20上にもゲート絶縁膜30が形成され、拡散層33に隣接する半導体層27及びゲート絶縁膜30は、拡散層33近傍まで形成される。
従って、選択トランジスタST2がオン状態とされる際には、そのチャネルはメモリセルトランジスタMT0と拡散層33とを電気的に接続する。また、ウェル配線CPWELLに電圧を印加することで、導電膜31に電位を与えることが出来る。
なお、メモリセルアレイ111の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ111の構成については、例えば、“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.3 書き込み状況テーブル270について
次に、図1で説明した書き込み状況テーブル270について説明する。図5は、書き込み状況テーブル270の概念図である。
次に、図1で説明した書き込み状況テーブル270について説明する。図5は、書き込み状況テーブル270の概念図である。
図示するようにテーブル270は、各ブロックBLKの各ストリングユニットSUにおいて、どのワード線WL(換言すればどのページ)までデータが書き込まれているのかを示す情報を保持する。通常、NAND型フラッシュメモリではソース側のメモリセルトランジスタMTから順番にデータが書き込まれる。従って、図5の例では、ブロックBLK0のストリングユニットSU0では、ワード線WL0〜WL2に接続されたメモリセルトランジスタにデータが書き込まれており、ワード線WL3〜WL7に接続されたメモリセルトランジスタは消去状態であることを示している。この様子を図6に示す。またブロックBLK1のストリングユニットSU1では、ワード線WL0〜WL7、すなわち全メモリセルトランジスタMTにデータが書き込まれていることを示している。
メモリコントローラ200のCPU230は、NAND型フラッシュメモリ100にデータを書き込む度や、ブロック間でのデータコピーを行う度に、書き込み状況テーブル270を更新する。
2.データの書き込み動作について
次に、本実施形態に係るデータの書き込み動作について説明する。
次に、本実施形態に係るデータの書き込み動作について説明する。
2.1 NANDバス上の信号について
まず、NAND型フラッシュメモリ100とコントローラ200との間のNANDバス上で送受信される信号につき、図7を用いて説明する。図7は、データの書き込み時における各種信号のタイミングチャートである。図中における、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、ライトイネーブル信号/WE、リードイネーブル信号/RE、入出力信号I/O、及びレディ/ビジー信号R/Bは、コントローラ200とNAND型フラッシュメモリ100との間で送受信される信号である。
まず、NAND型フラッシュメモリ100とコントローラ200との間のNANDバス上で送受信される信号につき、図7を用いて説明する。図7は、データの書き込み時における各種信号のタイミングチャートである。図中における、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、ライトイネーブル信号/WE、リードイネーブル信号/RE、入出力信号I/O、及びレディ/ビジー信号R/Bは、コントローラ200とNAND型フラッシュメモリ100との間で送受信される信号である。
/CEは、NAND型フラッシュメモリ100をイネーブルにするための信号であり、Lowレベルでイネーブルとアサートされる。ALEは、入力信号がアドレス信号であることをNAND型フラッシュメモリに通知する信号である。CLEは、入力信号がコマンドであることをNAND型フラッシュメモリに通知する信号である。/WEは、入力信号をNAND型フラッシュメモリ100に取り込ませるための信号である。R/B信号は、NAND型フラッシュメモリ100が、レディ状態(信号を受け付け可能な状態)かビジー状態(受付不可能な状態)であるかをコントローラ200に示す信号である。
図示するようにコントローラ200は、まず書き込みコマンド“80H”を発行すると共に、CLEをアサート(“H”レベル)する。引き続きコントローラ200は、2サイクルにわたってカラムアドレス(CA0〜CA11)を発行すると共に、ALEをアサート(“H”レベル)する。引き続きコントローラ200は、3サイクルにわたってページアドレス(PA0−PA16)を発行する。これらのコマンド及びアドレスは、NAND型フラッシュメモリ100の例えばレジスタ117に格納される。
その後、コントローラ200は、複数のサイクルにわたってデータDinを出力する。この間、ALE及びCLEはネゲート(“L”レベル)される。最後にコントローラ200は、書き込みコマンド“10H”を発行すると共に、CLEをアサートする。コントローラ200は、コマンド、アドレス、及びデータ等を発行する度に、/WEをアサートする。よって、/WEがトグルされる度に、信号がNAND型フラッシュメモリ100に取り込まれる。
コマンド“10H”に応答して、NAND型フラッシュメモリ100は書き込み動作を開始し、ビジー状態となる(R/B=“L”)。
NAND型フラッシュメモリ100における書き込み動作が完了すると、R/Bは“H”レベルに復帰する。その後コントローラ200は、ステータス読み出しコマンド“70H”を発行して、データの書き込みが成功したか否かのステータスをレジスタ117から読み出す。
2.2 閾値分布について
図8は、メモリセルトランジスタMTの閾値分布を示すグラフである。本例では、メモリセルトランジスタが1ビット(2値)のデータを保持可能な例について説明するが、2ビット(4値)以上のデータを保持可能であっても良い。
図8は、メモリセルトランジスタMTの閾値分布を示すグラフである。本例では、メモリセルトランジスタが1ビット(2値)のデータを保持可能な例について説明するが、2ビット(4値)以上のデータを保持可能であっても良い。
図示するように、消去状態におけるメモリセルトランジスタMTの閾値は、消去ベリファイレベルVevよりも小さく、負の値であっても良いし正の値であっても良い。書き込み状態におけるメモリセルトランジスタMTの閾値は、プログラムベリファイレベルVpvよりも大きく(Vpv>Vev)、例えば正の値を有する。
データの書き込み及び読み出しでは、電圧VPVD(例えば4V)、VREAD(例えば7V)、VPASS(例えば8〜9V)、及びVPGM(例えば20V)等が使用され、Vpv<VPVD<VREAD<VPASS<VPGMなる関係がある。
2.3 NAND型フラッシュメモリ100の動作について
次に、書き込み動作時におけるNAND型フラッシュメモリ100の動作について説明する。書き込み動作は、大まかには電荷を電荷蓄積層に注入して閾値を上昇させるプログラム動作と、プログラム動作の結果としての変化した閾値を確認するプログラムベリファイ動作とを含む。そして、これらの動作の組を繰り返すことによって、データがページ単位で書き込まれる。これらの動作は、主としてシーケンサ116の制御によって行われる。なお、メモリセルトランジスタMTの閾値を“E”レベルで維持させる動作を“1”書き込みと呼び、“E”レベルから“P”レベルへ上昇させる動作を“0”書き込みと呼ぶ。
次に、書き込み動作時におけるNAND型フラッシュメモリ100の動作について説明する。書き込み動作は、大まかには電荷を電荷蓄積層に注入して閾値を上昇させるプログラム動作と、プログラム動作の結果としての変化した閾値を確認するプログラムベリファイ動作とを含む。そして、これらの動作の組を繰り返すことによって、データがページ単位で書き込まれる。これらの動作は、主としてシーケンサ116の制御によって行われる。なお、メモリセルトランジスタMTの閾値を“E”レベルで維持させる動作を“1”書き込みと呼び、“E”レベルから“P”レベルへ上昇させる動作を“0”書き込みと呼ぶ。
図9は、プログラム時におけるNANDストリング118の回路図である。図示するようにロウデコーダ112は、選択ワード線WL1に電圧VPGMを印加し、その他の非選択ワード線WL0及びWL2〜WL7には電圧VPASSを印加する。VPGMは、FNトンネリングにより電荷蓄積層に電荷を注入するための高電圧であり、VPASSは、“0”書き込み対象のNANDストリングでは、非選択メモリセルトランジスタへの誤書き込みを抑制しつつ、“1”書き込み態様のNANDストリングでは、選択メモリセルトランジスタMTでの閾値上昇を抑制出来る程度にカップリングによりチャネルを上昇させることの出来る電圧である。
またロウデコーダ112は、セレクトゲート線SGSに0Vを与えて、選択トランジスタST2をオフさせる。またセレクトゲート線SGDにはVSGDを与える。この結果、“0”書き込みされるビット線BL(例えば0Vが与えられる)では選択トランジスタST1がオン状態となり、ビット線の電位がメモリセルトランジスタMTのチャネルに転送される。これにより、選択メモリセルトランジスタMT1にデータがプログラムされる。他方で“1”書き込みされるビット線BL(例えば正の電位が与えられる)では選択トランジスタST1がカットオフ状態となる。その結果、メモリセルトランジスタMTのチャネルは電気的にフローティングの状態となり、データはプログラムされない。
図10は、プログラムベリファイ時におけるNANDストリング118の回路図である。図示するようにロウデコーダ112は、選択ワード線WL1にプログラムベリファイ電圧Vpvを印加し、既にプログラム済みの非選択ワード線WL0には電圧VREADまたはVREADKを印加し、非選択ワード線WL2には、VREAD、VREADK、またはVPVDを印加し、その他の非選択ワード線WL4〜WL7には電圧VPVDを印加する。VREAD及びVPVDは、保持データに関わらずメモリセルトランジスタMTをオンさせる電圧であり、VREAD>VPVDの関係がある。VREADKは、通常、VREADよりも大きい値であるが、小さい場合であっても良く、選択ワード線と隣接するワード線のための、誤読み出しを防ぐための電圧である。
プログラムベリファイ時においてワード線WLに印加される、より具体的な一例を以下に示す。例えば、ストリングユニットSU内のワード線本数がN+1(Nは6以上の自然数)であり、WLn(nは0〜Nのいずれか)が選択ワード線であると仮定する。
この場合、ワード線WLnにはプログラムベリファイ電圧Vpvが印加される。そして、選択ワード線WLnよりもソース側のワード線WL(n−1)にはVREADまたはVREADKが印加され、ワード線WL0〜WL(n−2)にはVREADが印加される。
他方で、選択ワード線WLnよりもドレイン側のワード線WL(n+1)にはVREADまたはVREADKが印加され、WL(n+2)にはVREADが印加され、WL(n+3)〜WLNにはVPVDが印加される。しかし、非選択ワード線に対してVREAD、VREADK、及びVPVDのいずれを印加するかは、適宜選択可能である。
またロウデコーダ112は、セレクトゲート線SGD及びSGSにVSGを与えて、選択トランジスタST1及びST2をオンさせる。この結果、選択ワード線WL1に接続されたメモリセルトランジスタMT1がオンすれば、ビット線BLからソース線SLにセル電流Icell1が流れる。センスアンプ113は、このセル電流をセンス・増幅してデータを読み出す。
3.データの読み出し動作について
次に、本実施形態に係るデータの読み出し動作について説明する。
次に、本実施形態に係るデータの読み出し動作について説明する。
3.1 NANDバス上の信号について
まず、NAND型フラッシュメモリ100とコントローラ200との間のNANDバス上で送受信される信号につき、図11を用いて説明する。図11は、データの書き込み時における各種信号のタイミングチャートである。
まず、NAND型フラッシュメモリ100とコントローラ200との間のNANDバス上で送受信される信号につき、図11を用いて説明する。図11は、データの書き込み時における各種信号のタイミングチャートである。
図示するようにコントローラ200は、まず書き込み状況転送コマンド“XXH”を発行すると共に、CLEをアサートする。引き続きコントローラ200のCPU230は、内蔵メモリ220内の書き込み状況テーブルを参照し、読み出し対象となるストリングユニットSUにおいて、データがどのワード線WLまで(言い換えればどのページまで)データが書かれているかの情報を読み出し、これをNAND型フラッシュメモリ100に転送する(“INF0”及び“INF1”)。この間、信号ALEがアサートされる。情報“INF0”及び“INF1”は、例えばレジスタ117に格納される。
その後、コントローラ200は読み出しコマンド“00H”を発行すると共に、CLEをアサートする。引き続きコントローラ200は、書き込み動作時と同様にカラムアドレス及びページアドレスを発行する。これらのコマンド及びアドレスも、例えばレジスタ117に格納される。そして最後に読み出しコマンド“30H”を発行する。
コマンド“30H”に応答して、NAND型フラッシュメモリ100は読み出し動作を開始し、ビジー状態となる(R/B=“L”)。
その後、NAND型フラッシュメモリ100がレディ状態に復帰すると、/REがアサートされる度に、読み出しデータがNAND型フラッシュメモリ100からコントローラ200へ転送される。
3.2 NAND型フラッシュメモリ100の動作について
次に、読み出し動作時におけるNAND型フラッシュメモリ100の動作について説明する。図12は、読み出し時におけるNANDストリング118の回路図である。図12では、ワード線WL0〜WL3に接続されたメモリセルトランジスタMTにはデータが既に書き込まれ、ワード線WL4〜WL7に接続されたメモリセルトランジスタMTにはデータが未だデータが書き込まれていない(消去状態である)場合を示している。
次に、読み出し動作時におけるNAND型フラッシュメモリ100の動作について説明する。図12は、読み出し時におけるNANDストリング118の回路図である。図12では、ワード線WL0〜WL3に接続されたメモリセルトランジスタMTにはデータが既に書き込まれ、ワード線WL4〜WL7に接続されたメモリセルトランジスタMTにはデータが未だデータが書き込まれていない(消去状態である)場合を示している。
図示するようにロウデコーダ112は、選択ワード線WL1に電圧VCGRVを印加する。VCGRVは、読み出しデータに応じたデータである。またロウデコーダ112は、既にデータが書き込み済みの非選択ワード線WL0及びWL2に対して電圧VREADまたはVREADKを印加し、ワード線WL3に対して電圧VREADを印加する。更にロウデコーダ112は、未だデータが書き込まれていないワード線WL4〜WL7には、プログラムベリファイ時にも使用した電圧VPVDを印加する。どのワード線WLにVREADを印加し、どのワード線WLにVPVDを印加すべきかは、例えばシーケンサ116がレジスタ117内の情報“INF0”及び“INF1”を参照することで判断出来る。
そしてロウデコーダ112は、セレクトゲート線SGD及びSGSにVSGを与えて、選択トランジスタST1及びST2をオンさせる。この結果、選択ワード線WL1に接続されたメモリセルトランジスタMT1がオンすれば、ビット線BLからソース線SLにセル電流Icell2が流れる。センスアンプ113は、このセル電流をセンス・増幅してデータを読み出す。
読み出し時においてワード線WLに印加される、より具体的な一例は以下に示す。例えば、ストリングユニットSU内のワード線本数がN+1(Nは6以上の自然数)であり、WLn(nは0〜Nのいずれか)が選択ワード線であり、またワード線WL0〜WLm(mはn以上の自然数であり、n<<m)にデータが書き込まれていると仮定する。
この場合、ワード線WLnには読み出し電圧VCGRVが印加される。そして、選択ワード線WLnに隣接するワード線WL(n−1)及びWL(n+1)にはVREADまたはVREADKが印加され、ワード線WL0〜WL(n−2)及びワード線WL(n+2)にはVREADが印加され、ワード線WL(n+3)〜WLmにはVREADが印加され、ワード線WL(m+1)〜WLNにはVPVDが印加される。しかし、非選択ワード線に対してVREAD、VREADK、及びVPVDのいずれを印加するかは、適宜選択可能である。
4.データの消去動作について
次に、本実施形態に係るデータの消去動作について説明する。
次に、本実施形態に係るデータの消去動作について説明する。
4.1 NANDバス上の信号について
まず、NAND型フラッシュメモリ100とコントローラ200との間のNANDバス上で送受信される信号につき、図13を用いて説明する。図13は、データの書き込み時における各種信号のタイミングチャートである。
まず、NAND型フラッシュメモリ100とコントローラ200との間のNANDバス上で送受信される信号につき、図13を用いて説明する。図13は、データの書き込み時における各種信号のタイミングチャートである。
図示するように、データの読み出し時と同様にコントローラ200は、まず書き込み状況転送コマンド“XXH”と共に情報“INF0”及び“INF1”をNAND型フラッシュメモリ100へ転送する。
その後、コントローラ200は消去コマンド“60H”を発行し、消去対象となるブロックBLKのブロックアドレスを転送する。これらのコマンド及びアドレスも、例えばレジスタ117に格納される。そして最後に消去コマンド“D0H”を発行する。
コマンド“D0H”に応答して、NAND型フラッシュメモリ100は読み出し動作を開始し、ビジー状態となる(R/B=“L”)。
NAND型フラッシュメモリ100における書き込み動作が完了すると、R/Bは“H”レベルに復帰する。その後コントローラ200は、ステータス読み出しコマンド“70H”を発行して、データの消去が成功したか否かのステータスをレジスタ117から読み出す。
4.2 NAND型フラッシュメモリ100の動作について
次に、消去動作時におけるNAND型フラッシュメモリ100の動作について説明する。消去動作は、大まかには電荷を電荷蓄積層から引き抜き、またはホールを電荷蓄積層に注入して閾値を低下させるデータ消去動作と、データ消去動作の結果としての閾値分布の変化を確認する消去ベリファイ動作とを含む。そして、これらの動作の組を繰り返すことによって、データが例えばブロック単位(あるいはストリングユニット単位等)で消去される。
次に、消去動作時におけるNAND型フラッシュメモリ100の動作について説明する。消去動作は、大まかには電荷を電荷蓄積層から引き抜き、またはホールを電荷蓄積層に注入して閾値を低下させるデータ消去動作と、データ消去動作の結果としての閾値分布の変化を確認する消去ベリファイ動作とを含む。そして、これらの動作の組を繰り返すことによって、データが例えばブロック単位(あるいはストリングユニット単位等)で消去される。
図14は、データ消去時におけるNANDストリング118の回路図である。図14では、ワード線WL0〜WL3に接続されたメモリセルトランジスタMTにはデータが既に書き込まれ、ワード線WL4〜WL7に接続されたメモリセルトランジスタMTにはデータが未だデータが書き込まれていない(既に消去状態である)場合を示している。
図示するようにロウデコーダ112は、全ワード線WL0〜WL7に電圧V1(例えば0V)を印加する。またウェルドライバ115が、ウェル領域20に消去電圧VERA(正電圧であり、例えば20V)を印加する。この結果、電荷蓄積層内の電荷が導電膜31に引き抜かれ、メモリセルトランジスタMTの閾値が低下する。
図15は、消去ベリファイ時におけるNANDストリング118の回路図である。図示するようにロウデコーダ112は、既にデータが書き込み済みの非選択ワード線WL0〜WL3に対して消去ベリファイ電圧Vev1を印加する。更にロウデコーダ112は、未だデータが書き込まれていないワード線WL4〜WL7には、消去ベリファイ電圧Vev2(<Vev1)を印加する。どのワード線WLにVev1を印加し、どのワード線WLにVev2を印加すべきかは、例えばシーケンサ116がレジスタ117内の情報“INF0”及び“INF1”を参照することで判断出来る。
そしてロウデコーダ112は、セレクトゲート線SGD及びSGSにVSGを与えて、選択トランジスタST1及びST2をオンさせる。この結果、全ワード線WL0〜WL7に接続されたメモリセルトランジスタMT0〜MT7が全てオンすれば、すなわち、メモリセルトランジスタMTの閾値が所望の値まで低下していれば、ビット線BLからソース線SLにセル電流Icell3が流れる。センスアンプ113は、このセル電流をセンス・増幅してデータを読み出す。
なお、図14で説明したデータ消去動作において、ワード線WLに印加する電圧を、書き込み済みか否かに応じて変えても良い。このような例を図16に示す。図16は、データ消去動作時におけるNANDストリング118の回路図である。図示するようにロウデコーダ112は、既にデータが書き込み済みの非選択ワード線WL0〜WL3に対して電圧V1を印加し、ワード線WL4〜WL7には電圧V2(>V1)を印加しても良い。
5.本実施形態に係る効果等
上記のように、本実施形態に係る半導体記憶装置によれば、NANDストリング118のどのワード線までデータ書き込まれたかに応じて、書き込み及び消去動作時においてワード線WLに印加する電圧を設定している。従って、NAND型フラッシュメモリの動作性能を向上出来る。以下、本効果につき図17乃至図20を参照しつつ、説明する。図17乃至図20は、NANDストリングの回路図である。
上記のように、本実施形態に係る半導体記憶装置によれば、NANDストリング118のどのワード線までデータ書き込まれたかに応じて、書き込み及び消去動作時においてワード線WLに印加する電圧を設定している。従って、NAND型フラッシュメモリの動作性能を向上出来る。以下、本効果につき図17乃至図20を参照しつつ、説明する。図17乃至図20は、NANDストリングの回路図である。
プログラムベリファイを行う際、一般的に考えられる印加電圧は、図17の通りである。すなわち、非選択ワード線WLの全てにVREADが印加される。この場合、例えばメモリセルトランジスタMT1が書き込み対象である場合、それよりもドレイン側のメモリセルトランジスタMT2〜MT7に接続されたメモリセルトランジスタは消去状態にある。つまり、これらのメモリセルトランジスタMT2〜MT7の閾値は十分に低いため、比較的大きなセル電流Icell4が流れる。
その後、メモリセルトランジスタMT2〜MT7に対してデータが書き込まれた後、メモリセルトランジスタMT1からデータを読み出す様子を図18に示す。この場合、図17とは状況が異なり、メモリセルトランジスタMT1よりもドレイン側の非選択メモリセルトランジスタMT2〜MT7の多くの閾値は(書き込みパターンにもよるが)、消去状態よりも高くされている。従って、これらのメモリセルトランジスタMT2〜MT7は、図17のケースよりも弱くオンする。従って、流れるセル電流Icell5は、プログラムベリファイ時に流れるセル電流Icell4よりも小さい。
すると、メモリセルトランジスタMT1はプログラムベリファイにはパスしたにも関わらず、読み出し時にはオフセルと判断される可能性がある。つまり、プログラムベリファイ時と読み出し時の状況の違いにより、データを正しく読み出せない可能性がある。
そこで、図19に示す方法が考えられる。図19の方法であると、プログラムベリファイ時に、消去状態のメモリセルトランジスタMT2〜MT7に接続されたワード線WL2〜WL7には、電圧VREADよりも小さいVPVDが印加される。すると、図17に比べてメモリセルトランジスタMT2〜MT7のゲート電位が低下されたことから、流れるセル電流Icell6はIcell4より小さく、ほぼIcell5と同程度することが出来る。つまり、プログラムベリファイ時に流れるセル電流と、読み出し時に流れるセル電流を同程度とすることで、正しくデータを読み出すことが出来る。
但し、本方法を適用するには、ストリングユニットSU内の全ページ(全ワード線)にデータが書き込まれることを前提としている。言い換えれば、プログラムベリファイ時の電圧条件が、全ページにデータが書き込まれることを前提としているため、全ページにデータが書き込まれなければ、読み出し時に同じ条件を再現出来ず、誤読み出しが発生する可能性がある。またデータの消去時には、図20に示すように、もともと消去状態のメモリセルトランジスタMT2〜MT7は大きなセル電流Icell7を流すので、書き込み済みのメモリセルトランジスタMT0及びMT1が十分に消去されていなくても、消去ベリファイにパスしてしまう可能性がある。
この点、三次元積層型NAND型フラッシュメモリでは、ワード線を半導体基板上方に積層することで、メモリセルが二次元に形成された平面型NAND型フラッシュメモリに比べて、集積度を格段に向上出来る。その代わり、1ストリングユニットSUに含まれるページ数も非常に多い。従って、例えばワード線WL1に対応するページのみにデータを書けば十分な場合であっても、残りの全ページにランダムデータを書き込む必要がある。しかし、ランダムデータの書き込みは無駄であり、これにより書き込みに時間がかかる。
そこで本実施形態によれば、データの読み出し時に、どのワード線WL(ページ)までデータが書き込まれているのかを示す情報を、コントローラ200がNAND型フラッシュメモリ100に提供する。そしてNAND型フラッシュメモリ100は、全ての非選択ワード線WLに等しい電圧を印加するのでは無く、受信した情報に従って、書き込み済みの領域と未書き込みの領域とに対応するワード線WLに、適切な電圧を印加する。これにより、無駄なデータの書き込みを必要とすることなく、正しくデータを読み出すことが出来、また正しくデータを消去出来る。
より具体的には、プログラムベリファイ時において、選択ワード線よりもドレイン側の非選択ワード線にはVREADよりも低いVPVDを印加する(図10参照)。そしてその後の読み出し時には、未書き込みの領域に対応するワード線WLにVPVDを印加し、書き込み済みの領域に対応するワード線WLにはVREADを印加する(図12参照)。つまり、非常に強くオンし易い消去状態のメモリセルトランジスタMTのゲートには比較的低い電圧VPVDを印加し、データが書き込まれて閾値が上昇したであろうメモリセルトランジスタMTのゲートには高い電圧VREADを印加する。これにより、ストリングユニットSU内において途中のページまでで書き込みを終了させた場合であっても、読み出し時に流れるセル電流Icell2を、プログラムベリファイ時に流れるセル電流Icell1と同等の値とすることが出来る。従って、データの誤読み出しを抑制出来る。
このことは消去時であっても同様である。例えば消去ベリファイ時には図15に示すように、消去時には、既に消去状態にあるメモリセルトランジスタMT4〜MT7がオンし易く、書き込み済みのメモリセルトランジスタMT0〜MT3がオンし難くなるような電圧関係を、ワード線WL0〜WL7に設定する。これによって、メモリセルトランジスタMT0〜MT3の閾値を十分に下げることが出来る。あるいはデータ消去時には図16に示すように、既に消去状態にあるメモリセルトランジスタMT4〜MT7の閾値が相対的に低下し難く、書き込み済みのメモリセルトランジスタMT0〜MT3が低下し易いような電圧関係を、ワード線WL0〜WL7に設定する。これにより、データを正しく消去出来る。
6.変形例等
上記のように、実施形態に係る半導体記憶装置は、半導体基板の上方に積層され、直列に接続された複数のメモリセルと、複数のメモリセルのゲートに接続された複数のワード線と、複数のワード線に接続されたロウデコーダとを具備する。ロウデコーダは、データの読み出し時において、未プログラムのメモリセルに接続された非選択ワード線(WL4-7 in 図12)に対して第1電圧(VPVD in 図12)を転送し、プログラム済みのメモリセルに接続された非選択ワード線(WL0,2-3 in 図12)に対して、第1電圧よりも高い第2電圧(VREAD in 図12)を転送する。なお、本明細書での「未プログラムのメモリセル」とは、データの消去後であって、且つまだプログラム動作が実行されておらずに消去レベルの閾値を有するメモリセルトランジスタのことを意味する。従って、プログラム済みのメモリセルであっても、“0”書き込みされたメモリセルは「プログラム済みのメモリセル」である。また、一旦データが書き込まれたが、その後そのデータが消去され、未だデータの再書き込みが行われていないメモリセルトランジスタは「未プログラムのメモリセル」に該当する。
上記のように、実施形態に係る半導体記憶装置は、半導体基板の上方に積層され、直列に接続された複数のメモリセルと、複数のメモリセルのゲートに接続された複数のワード線と、複数のワード線に接続されたロウデコーダとを具備する。ロウデコーダは、データの読み出し時において、未プログラムのメモリセルに接続された非選択ワード線(WL4-7 in 図12)に対して第1電圧(VPVD in 図12)を転送し、プログラム済みのメモリセルに接続された非選択ワード線(WL0,2-3 in 図12)に対して、第1電圧よりも高い第2電圧(VREAD in 図12)を転送する。なお、本明細書での「未プログラムのメモリセル」とは、データの消去後であって、且つまだプログラム動作が実行されておらずに消去レベルの閾値を有するメモリセルトランジスタのことを意味する。従って、プログラム済みのメモリセルであっても、“0”書き込みされたメモリセルは「プログラム済みのメモリセル」である。また、一旦データが書き込まれたが、その後そのデータが消去され、未だデータの再書き込みが行われていないメモリセルトランジスタは「未プログラムのメモリセル」に該当する。
上記構成によれば、半導体記憶装置の動作性能を向上出来る。但し、実施形態は、上記説明したものに限定されず、種々の変形が可能である。例えば書き込み状況テーブル270は図5のような情報に限定されず、いずれかのページまでデータが書き込まれているか、換言すればいずれのページが消去状態であるか、を示す情報であれば良い。また、図9、図10、図12、及び図14乃至図16を用いて説明したワード線WLに印加される電圧は一例であり、これに限定されるものでは無い。すなわち、空き領域を不要なデータで埋めなくても、プログラムベリファイ時と読み出し時とで流れるセル電流が同程度となるような電圧であれば限定されない。
また上記実施形態では、書き込み動作及び消去動作の両方においてセル電流の大きさをケアする場合について説明したが、いずれか一方のみをケアする場合であっても良い。
また図4の例では、セレクトゲート線SGSが隣接するNANDストリング同士で共通接続されている場合を例に説明した。しかし、各セレクトゲート線SGSを分離して、それぞれを独立して制御出来るようにしても良い。
更に書き込み状況テーブル270は、メモリセルトランジスタMTの各々が多ビットデータを保持可能な場合(Multi-level cell)、どのビットまでデータが書き込まれているかの情報を保持していても良い。そして、どのビットまでデータが書き込まれているかに応じて、非選択ワード線に印加される電圧が決定されても良い。このような例を図21乃至図24を用いて説明する。図21は書き込み状況テーブル270の保持する情報の概念図であり、図22乃至図24は読み出し時におけるNANDストリングの回路図であり、メモリセルトランジスタMTが2ビットデータを保持可能な例を示している。
図21に示すように、書き込み状況テーブル270は、例えばストリングユニット毎に、どのワード線(ページ)までデータが書き込まれているのかの情報を保持する。図21の例ではワード線毎に、下位ビットしかかきこまれていないのか、それとも上位ビットまで書き込まれているのか、の情報を保持する例を示しているが、もちろん、このようなテーブルに限らず、あくまでテーブル270の保持する情報の概念図に過ぎない。例えば、ストリングユニットにおいて最も大きい(後ろの)アドレスを保持する場合であっても良い。図21の例であると、ワード線WL0〜WL2は下位ビット及び上位ビットまで書き込まれ、ワード線WL3は下位ビットまでしか書き込まれていない。
図22は、データの読み出し時においてワード線WL2が選択され、データはワード線WL3の上位ビットまで書き込まれており、ワード線WL4以降が消去状態におけるNANDストリングの回路図である。この場合、ワード線WL3にはVREADまたはVREADKが印加される。
図23は、データの読み出し時においてワード線WL2が選択され、データはワード線WL3の下位ビットまで書き込まれており、ワード線WL4以降が消去状態におけるNANDストリングの回路図である。この場合、ワード線WL3にはVREADLまたはVREADKLが印加される。VREADLは、VREADと同じ値でも良いし、異なる値であっても良い。VREADKLは、VREADKと同じ値でも良いし、異なる値であっても良い。
図24は、データの読み出し時においてワード線WL2が選択され、データはワード線WL2までしか書き込まれておらず、ワード線WL3以降が消去状態におけるNANDストリングの回路図である。この場合、ワード線WL3にはVREADEまたはVREADKEが印加される。VREADEは、VREAD及びVREADLと同じ値であっても良いし、異なる値であっても良い。VREADKEは、VREADKと同じ値であっても良いし、異なる値であっても良い。
以上のように、本実施形態によれば、外部から、データがどこのワード線(ページ)まで書き込まれているのかをNAND型フラッシュメモリに入力出来る。従って、MLCの場合どのワード線のlower/upperページまで書き込まれているか、という情報も入力出来る。そして、シーケンサ116は、この情報に基づいて各ワード線WLに印加する電圧を決定する。例えば上記のように、ワード線WL(n+1)が全く書かれていない場合にはVREADEまたはVREADKEが印加され、lowerまで書かれている場合にはVREADLまたはVREADKLが印加され、upperまで書かれるとVREADまたはVREADKが印加される。もちろんこれは一例に過ぎず、異なる電圧制御が行われても良い。
また、メモリセルアレイ111は、ロウデコーダ112やセンスアンプ113等の周辺回路の上方に形成しても良い。すなわち、半導体基板上に周辺回路が形成され、周辺回路を被覆するようにして層間絶縁膜が形成され、この層間絶縁膜上にウェル領域20が形成されても良い。あるいは、ウェル領域20が半導体基板であっても良い。この場合、ロウデコーダ112やセンスアンプ113は、メモリセルアレイ111に隣接して半導体基板上に形成される。
更に、上記実施形態では三次元積層型NAND型フラッシュメモリの場合を例に説明したが、平面型NAND型フラッシュメモリにも適用出来る。もちろん、個々のメモリセルトランジスタMTが2ビット以上のデータを保持する場合であっても良く、プログラムされることによってメモリセルトランジスタMTの閾値がより高くなる場合において、上記実施形態の効果は顕著となる。
なお、本発明に関する各実施形態において、
(1)例えば閾値の低い順から“E”レベル、“A”レベル、“B”レベル、及び“C”レベルを有する2ビットデータを保持可能なメモリセルトランジスタの読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
(1)例えば閾値の低い順から“E”レベル、“A”レベル、“B”レベル、及び“C”レベルを有する2ビットデータを保持可能なメモリセルトランジスタの読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間(tR)としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
(2)書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
(3)消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間(tErase)としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
(4)メモリセルの構造は、
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…メモリシステム、100…NAND型フラッシュメモリ、110…コア部、111…メモリセルアレイ、112…ロウデコーダ、113…センスアンプ、114…ソース線ドライバ、115…ウェルドライバ、116…シーケンサ、117…レジスタ、118…NANDストリング、200…コントローラ、210…ホストインターフェイス、220…内蔵メモリ、230…CPU、240…バッファメモリ、250…NANDインターフェイス、260…ECC回路、270…書き込み状況テーブル
Claims (9)
- 半導体基板の上方に積層され、直列に接続された複数のメモリセルと、
前記複数のメモリセルのゲートに接続された複数のワード線と、
前記複数のワード線と電気的に接続されたロウデコーダと
を具備し、前記ロウデコーダは、データの読み出し時において、未プログラムのメモリセルに接続された非選択ワード線に対して第1電圧を転送し、プログラム済みのメモリセルに接続された非選択ワード線に対して、前記第1電圧と異なる第2電圧を転送する
ことを特徴とする半導体記憶装置。 - 前記ロウデコーダは、データのプログラムベリファイ時において、未プログラムのメモリセルに接続された非選択ワード線に対して前記第1電圧を転送する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第2電圧は、前記第1電圧よりも大きい
ことを特徴とする請求項1または2記載の半導体記憶装置。 - 前記半導体記憶装置は、該半導体記憶装置を制御するコントローラから、前記プログラム済みのメモリセルに接続されたワード線に関する情報を受信し、その後、書き込み命令を受信し、
前記書き込み命令に応じてプログラム及び前記プログラムベリファイを実行する
ことを特徴とする請求項1乃至3いずれか1項記載の半導体記憶装置。 - 半導体基板の上方に積層され、直列に接続された複数のメモリセルと、
前記複数のメモリセルのゲートに接続された複数のワード線と、
前記複数のワード線に電圧を印加するロウデコーダと
を具備し、前記ロウデコーダは、データの消去時または消去ベリファイ時において、未プログラムのメモリセルに接続されたワード線に対して第1電圧を転送し、プログラム済みのメモリセルに接続されたワード線に対して、前記第1電圧と異なる第2電圧を転送する
ことを特徴とする半導体記憶装置。 - 前記第1電圧は前記第2電圧よりも大きい
ことを特徴とする請求項5記載の半導体記憶装置。 - 前記半導体記憶装置は、該半導体記憶装置を制御するコントローラから、前記プログラム済みのメモリセルに接続されたワード線に関する情報を受信し、その後、消去命令を受信し、
前記消去命令に応じて前記データの消去及び前記消去ベリファイを実行する
ことを特徴とする請求項5または6記載の半導体記憶装置。 - ページ単位でデータを書き込む半導体記憶装置を制御するメモリコントローラであって、
第1テーブルを保持するメモリと、
コマンドを発行する制御部と
を具備し、前記第1テーブルは、プログラム済みのページまたは未プログラムのページに関する情報を保持し、
前記制御部は、前記半導体記憶装置に対してデータの読み出しまたは消去を命令する際、読み出しコマンドまたは消去コマンドを前記半導体記憶装置に送信する前に、前記第1テーブルに基づく情報を前記半導体記憶装置へ送信する
ことを特徴とするメモリコントローラ。 - 前記第1テーブルに基づく情報は、前記読み出し時において非選択ワード線に印加される電圧、または前記消去時においてワード線に印加される電圧を決定する
ことを特徴とする請求項8記載のメモリコントローラ。
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Cited By (2)
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