TWI685040B - 半導體裝置的製造方法 - Google Patents

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Abstract

一種半導體裝置的製造方法，其包含在基底上方形成第一介電層和穿過第一介電層的通孔；在通孔中形成複數個虛設接觸件；在虛設接觸件上形成複數個第一虛設導線；在上述第一虛設導線之間填入第二介電層，其中第二介電層具有第一氣隙；移除虛設接觸件和第一虛設導線以露出通孔並藉此於通孔上方形成第一導線溝槽；以及在通孔和第一導線溝槽中形成導孔和第一導線。

Description

半導體裝置的製造方法
本發明是關於半導體製造技術，特別是有關於具有互連結構的半導體裝置的製造方法。
隨著半導體裝置的尺寸持續縮減，鄰近的互連結構、金屬線或其他元件之間的電容耦合也增加，造成電阻電容延遲（RC delay）的問題變得嚴重，進而影響半導體裝置的效能。解決上述問題的方法包含使用低介電常數介電材料形成介電層或者在介電層中形成氣隙。與低介電常數介電材料相比，空氣的介電常數更小，因此具有氣隙的結構可以顯著降低電容。
然而，這些方法雖大致符合需求，但仍無法在每個方面皆令人滿意。因此需要進一步改良半導體裝置的製造方法，以提升半導體裝置的良率。
根據本發明的一些實施例，提供半導體裝置的製造方法。此方法包含在基底上方形成第一介電層和穿過第一介電層的通孔；在通孔中形成複數個虛設接觸件；在虛設接觸件上形成複數個第一虛設導線；在上述第一虛設導線之間填入第二介電層，其中第二介電層具有第一氣隙；移除虛設接觸件和第一虛設導線以露出通孔並藉此於通孔上方形成第一導線溝槽；以及在通孔和第一導線溝槽中形成接觸件和第一導線。
以下根據本發明的一些實施例，描述半導體裝置的製造方法。本發明提供新的形成氣隙的方法，此方法藉由設置虛設導線，可以在不增加遮罩數量的情況下，避免形成氣隙製程時損傷導線，提升半導體裝置的良率，並且容易控制氣隙的位置和尺寸，以調整成想要的介電常數值。
第1A～1G圖是根據一些實施例繪示在製造半導體裝置100的各個階段之剖面示意圖。本發明之半導體裝置100的製造方法適用於在基底102上形成互連結構，基底102例如是一矽晶圓，其上方可以形成任何所需的半導體元件，例如金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）、電阻、邏輯元件或類似的半導體元件，此處為了簡化圖式，僅以平整的基底102表示之。在本發明的敘述中，「基底」一詞係包含半導體晶圓上已形成的元件與覆蓋在晶圓上的各種塗層。
如第1A圖所示，半導體裝置100包含基底102。可以使用任何適用於半導體裝置100的基底材料。
然後，在基底102上方形成介電層104、介電層中的導線108以及位於介電層104和導線108之間的阻障層106。介電層104的材料可以包含二氧化矽、低介電常數介電材料或前述之組合。介電層104的形成可以使用沉積製程，例如化學氣相沉積製程。
然後，可以蝕刻介電層104以形成溝槽，並且在溝槽中順應性地形成阻障層106。介電層104的蝕刻可以使用一或多層遮罩層（未繪示）。
然後在溝槽中順應性地（conformally）形成阻障層106，以防止導線108從溝槽中脫落，並且可以避免導線108的材料向外擴散而產生漏電等問題。阻障層106的材料可以包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭、類似的材料或前述之組合。阻障層106的形成可例如是原子層沉積製程。
然後，在溝槽的剩餘部分形成導線108。導線108的形成可以例如是物理氣相沉積製程。根據一些實施例，導線108的材料可以包含銅或多晶矽。
然後在介電層104和導線108上方形成保護層110，以防止後續製程對導線108造成損傷或露出的導線108氧化。保護層110可以包含氮化矽，並可使用任何合適的沉積製程，例如化學氣相沉積製程。
然後，如第1B圖所示，在介電層104和保護層110上方形成介電層112。介電層112的材料和形成方法可以選用介電層104的材料和形成方法。然後可以藉由一或多層遮罩層（未繪示）和蝕刻製程蝕刻介電層112，以形成穿過介電層112的通孔114。其中，通孔114露出保護層110而不露出導線108，以防止導線108受損或氧化。
然後如第1C圖所示，在通孔114中形成虛設接觸件116，且虛設接觸件116位於110保護層正上方。根據一些實施例，虛設接觸件116的材料可以包含光阻材料、旋塗碳、旋塗玻璃、旋塗有機硬遮罩（spin-on-hard mask，SOH）材料、有機平坦化層（organic planarization layer，OPL）材料、非晶碳膜（amorphous carbon film）材料、抗反射膜（anti-reflection film）材料、類似的材料或前述之組合。虛設接觸件116的形成可以使用任何合適的製程，例如旋轉塗佈製程或類似的製程。
然後如第1D圖所示，在介電層112上方形成虛設導線118，其中虛設導線118的寬度大於虛設接觸件116的寬度。虛設接觸件116和虛設導線118將在後續製程中被去除，並以實際具功能性的接觸件和導線取代。根據一些實施例，可以在介電層112上方沉積虛設導線材料，然後可以藉由一或多層遮罩層（未繪示）和蝕刻製程蝕刻虛設導線材料，以形成虛設導線118以及位於虛設導線118之間的溝槽120、121。可以使用任何合適的製程形成虛設導線材料，例如電漿增強化學氣相沉積製程。在一些實施例中，虛設導線118的材料可以包含多晶矽、多晶鍺、多晶矽鍺、類似的材料或前述之組合。
雖然在此描述的實施例中，虛設接觸件116和虛設導線118包含不同的材料，以具有較佳均勻度並減少孔洞的產生，但本發明不限於此。在另一些實施例中，虛設接觸件116和虛設導線118可以包含相同的材料，以降低成本。
如第1D圖所示，由蝕刻所形成的溝槽120和121可延伸進入介電層112，使得溝槽120、121的底表面可低於虛設導線118的底表面。舉例來說，溝槽120的底表面和溝槽121的底表面可以大致上對齊虛設導線118的底表面。此外，溝槽120的底表面大致上對齊溝槽121的底表面，但溝槽120的底表面也可以高於或低於溝槽121的底表面。溝槽120和121的深寬比和底表面的位置可以透過蝕刻的控制進而決定是否在其中形成氣隙以及氣隙的位置和尺寸，以調整間隙形成在成想要的位置甚至想要的線寬間。舉例來說，當溝槽的深寬比是在可以形成氣隙的範圍內，則較大的深寬比可以形成較大的氣隙。
然後如第1E圖所示，在溝槽120和121中填入介電層122，然後將介電層122平坦化。介電層122的材料和形成方法可以選用介電層104的材料和形成方法，也可以使用其他合適的材料和形成方法。此外，雖然第1E圖未繪示介電層112和122之間的界面，但在介電層112和122使用不同材料的實施例中，介電層112和122之間會存在界面。
請參閱第1D圖及第1E圖所示，在深寬比較大的溝槽120中會形成氣隙130，而深寬比較小的溝槽121中則不會形成氣隙。因此，可以調整溝槽120和121的深寬比，使得溝槽120和121中皆具有氣隙。根據一些實施例，用於形成氣隙的溝槽的深寬比大於約2.5，例如大於約2.55，或大於約3.2。舉例來說，寬度為約120奈米且深度為約386奈米的溝槽可以在其中形成氣隙，且形成的氣隙的高度為約201奈米且寬度為約87奈米。
值得一提的是，透過本發明的製造方法，溝槽120的底表面可低於虛設導線118的底表面，因此氣隙130的底表面可低於虛設導線118的底表面。具體而言，本發明可透過調整溝槽120的底表面的位置以在想要的位置形成氣隙130。此外，可以藉由控制溝槽120的深度和寬度來調整氣隙130的尺寸，例如在可以形成氣隙的深寬比範圍內，較大的深寬比可以形成較大的氣隙。因此，本發明容易控制氣隙130的位置和尺寸。
然後如第1F圖所示，移除虛設接觸件116和虛設導線118，以再次露出通孔114並且形成導線溝槽124於通孔114上方。虛設接觸件116和虛設導線118的移除可以使用乾式蝕刻製程、濕式蝕刻製程或前述之組合。蝕刻製程可以移除虛設接觸件116和虛設導線118，而大致上不蝕刻介電層112和122，最後透過蝕刻製程將通孔114下方的保護層110移除，準備進行後續導線電鍍製程。
然後如第1G圖所示，在通孔114和導線溝槽124中形成阻障層126以及在阻障層126上的接觸件127和導線128。阻障層126的材料和形成方法可以選用阻障層106的材料和形成方法，並且接觸件127和導線128的材料和形成方法可以選用導線108的材料和形成方法，但也可以使用其他合適的材料和形成方法。根據一些實施例，可以藉由雙鑲嵌（dual damascene）製程在一步驟中形成接觸件127和導線128。在另一些實施例中，可以在不同步驟中形成接觸件127和導線128。在形成導線128之後，可以藉由例如化學機械研磨製程的平坦化製程將導線128平坦化。
如第1G圖所示，氣隙130的底表面低於導線128的底表面。當然，氣隙130的底表面也可依實際需求而大致上等於或高於導線128的底表面。若氣隙130的頂表面低於導線128的頂表面，可避免在導線128的平坦化製程之後露出氣隙130，其可能造成半導體裝置100短路或失效等問題。舉例來說，氣隙130的頂表面可以低於導線128的頂表面約30奈米至約50奈米，例如約40奈米。
在上述實施例中，本發明提供一種具有氣隙130的半導體裝置100的製造方法，包含形成虛設接觸件116和虛設導線118，然後在虛設導線118之間形成具有氣隙130的介電層122，接著移除虛設接觸件116和虛設導線118，並且形成接觸件127和導線128。換句話說，本發明提供的方法是先形成介電層122再形成導線128，相較於先形成導線128再形成介電層122的方法，本發明提供的方法可以避免形成介電層122的製程損傷導線128，提升半導體裝置100的可靠度。
此外，由於無須擔心導線128受損，可以更容易蝕刻出想要的溝槽形狀，例如調整在其中形成氣隙130的溝槽120的底表面的位置和深寬比，以控制氣隙130的位置和尺寸，進而調整成想要的介電常數值。
另外，本發明提供的方法可以直接形成具有氣隙130的介電層122，相較於蝕刻先形成的介電層再重新形成具有氣隙的介電層的方法，本發明提供的方法可以減少使用的遮罩層的數量以及製程步驟，並且可以使氣隙130自對準地設置於導線128之間。
請參閱第2A～2C圖，相較於第1A～1G圖的實施例而言，以下的實施例係不形成虛設接觸件，只以虛設導線形成溝槽。舉例而言，可在下方導線108之間設置氣隙，以調整導線108之間的介電常數值。
如第2A圖所示，在基底102上方形成介電層132，並且在介電層132上形成虛設導線136。介電層132的材料和形成方法可以選用前述介電層104的材料和形成方法，並且虛設導線136的材料和形成方法可以選用前述虛設導線118的材料和形成方法。
然後可以藉由一或多層遮罩層（未繪示）和蝕刻製程蝕刻虛設導線136來形成溝槽134。在第2A圖中，溝槽134穿過虛設導線136，並且溝槽134的底表面低於虛設導線136的底表面，但本發明不限於此。可以調整溝槽134的底表面的位置和深寬比，以調整後續形成的氣隙的位置和尺寸。
然後根據一些實施例，如第2B圖所示，可在虛設導線136之間填入介電層138，並且可以藉由化學機械研磨製程將介電層138平坦化。介電層138的材料和形成方法可選用介電層132的材料和形成方法，但也可以使用其他合適的材料和形成方法。
然後根據一些實施例，如第2C圖所示，移除虛設導線136，以形成導線溝槽，並且在導線溝槽中形成阻障層106和導線108。然後可以參照第1A-1G圖和前述的方法，在導線108和介電層138上方形成保護層110、介電層112、122、阻障層126、接觸件127、導線128和氣隙130，其中導線108位於接觸件127和導線128正下方。另外，可以調整導線128之間的溝槽的深寬比，以形成額外的氣隙150。
在上述實施例中，在導線108之間的介電層138和導線128之間的介電層122中形成氣隙130、140和150，以調整成想要的介電常數值，降低電阻電容延遲的問題，提升半導體裝置200的效能。
綜上所述，本發明提供一種在互連結構中形成氣隙的方法，其包含形成虛設接觸件及/或虛設導線，然後在虛設導線之間形成具有氣隙的介電層，接著移除虛設接觸件及/或虛設導線，並且形成接觸件及/或導線。由於本發明提供的方法是先形成介電層再形成導線，相較於先形成導線再形成介電層的方法，本發明提供的方法可以避免介電層的形成製程損傷導線，提升半導體裝置的可靠度。
此外，由於無須擔心導線受損，可以更容易蝕刻出想要的溝槽形狀，例如控制溝槽的底表面的位置和深寬比，以在溝槽中形成位於預定位置且具有預定尺寸的氣隙，以調整成想要的介電常數值。
另外，由於本發明提供的方法直接形成具有氣隙的介電層，相較於蝕刻原有的介電層再重新形成具有氣隙的介電層的方法，本發明提供的方法可以減少遮罩層的數量並且減少製程步驟，還可以使氣隙自對準地設置於導線之間，因此可以降低成本並提升半導體裝置的良率。
雖然本發明已以多個實施例描述如上，但這些實施例並非用於限定本發明。本發明所屬技術領域中具有通常知識者應可理解，他們能以本發明實施例為基礎，做各式各樣的改變、取代和替換，以達到與在此描述的多個實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也可理解，此類修改或設計並未悖離本發明的精神和範圍。因此，本發明之保護範圍當視後附的申請專利範圍所界定者為準。
100、200‧‧‧半導體裝置 102‧‧‧基底 104、112、122、132、138‧‧‧介電層 106、126‧‧‧阻障層 118、136‧‧‧虛設導線 108、128‧‧‧導線 120、121、134‧‧‧溝槽 110‧‧‧保護層 124‧‧‧導線溝槽 114‧‧‧通孔 127‧‧‧接觸件 116‧‧‧虛設接觸件 130、140、150‧‧‧氣隙
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據產業上的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1A～1G圖是根據一些實施例繪示在製造半導體裝置的各個階段之剖面示意圖。 第2A～2C圖是根據一些其他實施例繪示在製造半導體裝置的各個階段之剖面示意圖。
102‧‧‧基底
108、128‧‧‧導線
106、126‧‧‧阻障層
110‧‧‧保護層
112、122、132、138‧‧‧介電層
127‧‧‧接觸件
200‧‧‧半導體裝置
130、140、150‧‧‧氣隙

Claims (12)

  1. 一種半導體裝置的製造方法，包括： 在一基底上方形成一第一介電層和穿過該第一介電層的一通孔； 在該通孔中形成複數個虛設接觸件； 在該些虛設接觸件上形成複數個第一虛設導線； 在該些第一虛設導線之間填入一第二介電層，其中該第二介電層具有一第一氣隙； 移除該些虛設接觸件和該些第一虛設導線以露出該通孔並藉此於該通孔上方形成一第一導線溝槽；以及 在該通孔和該第一導線溝槽中形成一接觸件和一第一導線。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該些第一虛設導線的寬度大於該些虛設接觸件的寬度。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該些第一虛設導線的形成包括： 在該第一介電層上方沉積一第一虛設導線材料；以及 蝕刻該第一虛設導線材料，以形成該些第一虛設導線以及位於該些第一虛設導線之間的複數個溝槽。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中該些溝槽延伸進入該第一介電層。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一氣隙的頂表面低於該第一導線的頂表面。
  6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一氣隙的底表面低於該第一導線的底表面。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括在該通孔和該導線溝槽中順應性地形成一第一阻障層。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括： 在形成該第一介電層之前，在該基底上方形成一第三介電層；以及 在該第三介電層中形成一第二導線，其中該第二導線位於該接觸件正下方。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該第二導線的形成包括： 在該基底上方形成一第二虛設導線； 在該第二虛設導線之間填入該第三介電層； 移除該第二虛設導線以形成一第二導線溝槽；以及 在該第二導線溝槽中形成該第二導線。
  10. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該第三介電層具有一第二氣隙。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該第二氣隙的底表面低於該第二導線的底表面。
  12. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包括： 在形成該第一介電層之前，形成一保護層覆蓋該第二導線的頂表面；以及 在移除該些虛設接觸件和該些第一虛設導線之後，移除該通孔下方的該保護層。
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