JP2002329779A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ビアファースト法のデュアルダマシンプロセ
スにおいて、配線溝用のレジストパターンを形成する際
にハレーションを抑制でき、高精度に配線層を形成する
ことのできる半導体装置およびその製造方法を提供す
る。 【解決手段】 半導体基板１上に層間絶縁膜１１５を形
成し、さらに層間絶縁膜１１５上に反射防止膜１１４と
してＳｉＯＮ膜２５とＳｉＯ膜２６との積層膜を形成す
る。その後、反射防止膜１１４および層間絶縁膜１１５
をエッチングしてビア１１６を形成し、ビア１１６内
に、その表面が後に形成する配線溝１２０の深さよりも
低くなるようにレジストプラグ１１８を形成する。その
後、配線溝用のレジストパターンをマスクとして配線溝
１２０を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特にデュアルダマシンを用いた２
層以上の配線層を有する多層配線構造および製造方法に
関するものである。

【０００２】

【従来の技術】近年、半導体装置の高集積化および微細
化に伴い、配線工程においても多層化、高集積化が進ん
でいる。従来、配線工程ではレジスト単体もしくはハー
ドマスクをマスクとして、金属膜をエッチング加工する
ことにより配線を形成していた。しかし、上記のような
方法では微細化に限界が見えてきている。

【０００３】そこで、回避策として絶縁膜にビアとなる
ホールと配線となる溝（トレンチ）とを予め形成し、そ
の後ホールと溝とに金属膜を埋込むことにより配線を行
うダマシンプロセスが提案され実用化に至っている。

【０００４】ダマシンプロセスのうち、現在はデュアル
ダマシンプロセスが主流である。デュアルダマシンプロ
セスにはビアを加工した後、溝を形成するビアファース
ト法と、溝を先に形成してビアを加工するトレンチファ
ースト法とがある。

【０００５】一般に、デザインルールが緩い、０．２μ
ｍ以前のデバイスではトレンチファースト法が主流であ
ったが、デザインルールが厳しい、０．１３μｍ以降の
デバイスではビアファースト法が選択されている。これ
は微細化とともにホールの加工が困難になり、ホールと
溝とのパターンが重ねずれを起こした場合、ホール内で
エッチング量が異なる等の問題点が発生するためであ
る。

【０００６】図１１〜図１５は従来の多層配線工程を示
す工程断面図であり、第１の配線層をシングルダマシン
法で、第２の配線層をデュアルダマシン法で形成してい
る。図に従って順次説明を行う。まず、図１１（ａ）に
示すように、トランジスタ、抵抗素子や容量素子（図示
は省略する）を予め形成した半導体基板１上に絶縁膜２
を形成し、平坦化する。（以下、半導体基板１は省略し
て図示する） 次に、図１１（ｂ）に示すように、絶縁膜２上に写真製
版工程を用いてレジストパターン３を形成する。

【０００７】次に、図１１（ｃ）に示すように、レジス
トパターン３をマスクとして、所望の配線高さとなるよ
うに絶縁膜２に異方性エッチングを施し、配線溝５を形
成する。次に、図１１（ｄ）に示すように、レジストパ
ターン３を酸素プラズマを用いてアッシングし、ウエッ
ト処理によりポリマーの除去を行って第１の配線溝５を
形成する。

【０００８】次に、図１２（ａ）に示すように、全面に
バリアメタル６として、リアクティブイオンスパッタで
形成したＴａＮを３０ｎｍ程度形成する。連続して、メ
ッキの際のシード層７となるＣｕを２００ｎｍ程度スパ
ッタ法で形成する。次に、図１２（ｂ）に示すように、
硫酸銅溶液中でシード層７に電荷を供給する電解メッキ
法で、全面に銅膜を５００ｎｍ程度成長させた後、４０
０℃以下の低温でアニールを施して銅の金属性を整え、
金属膜８を形成する。

【０００９】次に、図１２（ｃ）に示すように、化学機
械研磨法（以下、ＣＭＰ法と称す）を用いて、第１の配
線溝５内以外の金属膜８およびバリアメタル６、シード
層７を除去して、第１の配線溝５内にのみ金属膜８を埋
込み、第１の配線層９を形成する。次に、図１２（ｄ）
に示すように、全面に第１の絶縁膜１０として、第１の
配線層９である銅の酸化防止用の絶縁膜であるシリコン
窒化膜をプラズマＣＶＤ法で５０ｎｍ程度形成する。

【００１０】次に、図１３（ａ）に示すように、全面に
第２の絶縁膜１３として、シリコン酸化膜にフッ素をド
ープし、比誘電率３．７程度に下げた低誘電率絶縁膜１
１と絶縁性に優れたノンドープのシリコン酸化膜１２と
の積層膜をプラズマＣＶＤ法で７００ｎｍ程度形成す
る。

【００１１】次に、図１３（ｂ）に示すように、全面に
反射防止膜１４として、Ｓｉ，Ｏ，Ｎの組成比を制御し
たＳｉＯＮ膜をプラズマＣＶＤ法で５０〜１００ｎｍ程
度形成する。このＳｉＯＮ膜はＳｉ，Ｏ，Ｎの組成比を
変化させることで所望の屈折率（ｎ）と吸収係数（ｋ）
が得られ、さらに膜厚を制御することによって、写真製
版時の光の波長に適した反射防止膜として機能する。第
１の絶縁膜１０と第２の絶縁膜１３と反射防止膜１４と
で層間絶縁膜１５を形成している。

【００１２】次に、図１３（ｃ）に示すように、ビアを
形成するためのレジストパターン（図示なし）をマスク
として、ＣＨＦ３／Ｏ２ガスで２〜３ｍＴｏｒｒの圧
力、１５００Ｗ程度のＥＣＲプラズマを発生させること
によって、反応性異方エッチングを用いて層間絶縁膜１
５にホールを形成する。このとき、第１の絶縁膜１０は
エッチングストッパとして機能する。

【００１３】その後、酸素プラズマを用いてレジストパ
ターンをアッシングし、ウエット処理によるポリマー除
去を行ってビア１６を形成する。このとき、ビア１６近
傍は他の部分に比べてレジストの消失が速い。したがっ
て、ビア１６近傍の反射防止膜１４は他の部分に比べて
酸素プラズマに長く晒されることになり、反射防止膜１
４表面の酸化は、ビア１６近傍において特に進行する。
その結果、ビア１６近傍の反射防止膜１４の反射率が変
動してしまう。

【００１４】次に、図１３（ｄ）に示すように、全面に
有機材料であるレジスト１７を塗布する。このとき、有
機材料はレジスト１７に限ることなく、感光剤を調合し
ない樹脂材料であってもよい。

【００１５】次に、図１４（ａ）に示すように、レジス
ト１７を酸素ＲＩＥで全面エッチバックしてビア１６中
にのみレジスト１７を残すことによりレジストプラグ１
８を形成する。このレジストプラグ１８は、配線のため
の溝を形成する際のエッチング時においてビア１６径の
広がりを防ぐとともに、ビア１６底を保護する。

【００１６】次に、図１４（ｂ）に示すように、ネガタ
イプのレジストを用いて写真製版を行い、第２の配線溝
用のレジストパターン１９を形成する。このとき、ビア
１６近傍の反射防止膜１４の表面の反射率が変動するこ
とやレジストプラグ１８の表面からの反射光によってハ
レーションが起こる。その結果、レジストパターン１９
は底部に変形部１９ａを生じてしまう。次に、図１４
（ｃ）に示すように、レジストパターン１９をマスクと
して第２の絶縁膜１３を平行平板型の電極を持つ反応性
異方性エッチングにより、所望の配線高さ、例えば３０
０ｎｍ程度の深さに第２の配線溝２０を形成する。

【００１７】次に、図１４（ｄ）に示すように、レジス
トパターン１９およびレジストプラグ１８を酸素プラズ
マを用いて同時にアッシングし、ウエット処理によって
ポリマーを除去してビア１６と第２の配線溝２０を完成
する。このとき、レジストパターン１９の変形部１９a
のために、第２の配線溝２０は所望の寸法よりも大きく
形成されてしまう。次に、図１５（ａ）に示すように、
全面エッチバックして、ビア１６底に露出した第１の絶
縁膜１０と反射防止膜１４とを同時に除去する。

【００１８】次に、図１５（ｂ）に示すように、全面に
バリアメタル２１として、リアクティブイオンスパッタ
で形成したＴａＮを３０ｎｍ程度形成する。連続して、
メッキの際のシード層２２となるＣｕを２００ｎｍ程度
スパッタ法で形成する。その後、硫酸銅溶液中でシード
層２２に電荷を供給する電解メッキ法で、全面に銅膜を
５００ｎｍ程度成長させた後、４００℃以下の低温でア
ニールを施して銅の金属性を整え、金属膜２３を形成す
る。

【００１９】次に、図１５（ｃ）に示すように、化学機
械研磨法（以下、ＣＭＰ法と称す）を用いて、第２の配
線溝２０およびビア１６内以外の金属膜２３およびバリ
アメタル２１、シード層２２を除去して、第２の配線溝
５およびビア１６内にのみ金属膜２３を埋込み、第１の
配線層９上に第２の配線層２４を形成する。この後、所
定の工程を経て半導体装置が完成される。

【００２０】

【発明が解決しようとする課題】従来の多層配線工程は
以上のようであり、第２の配線層をビアファースト法の
デュアルダマシン法で形成している。この場合、第２の
配線溝用のレジストパターンを形成する際にハレーショ
ンが起こり、図１６に示すように、レジストパターンが
変形するという問題点があった。

【００２１】これは、図１３（ｃ）に示すように、酸素
プラズマを用いてビア用のレジストパターンをアッシン
グする際に、ビア１６近傍の反射防止膜１４の表面が酸
素プラズマによって酸化され、反射率が変動することに
よりハレーションが発生するためである。

【００２２】また、図１４（ｂ）に示すように、配線溝
用のレジストパターン１９を写真製版する際の光の波長
とレジストプラグ１８の材料とによってはレジストプラ
グ１８の表面からの反射光によってもハレーションが発
生する。この反射光の強弱はレジストプラグ１８の高さ
に依存している。

【００２３】つまり、ビアファースト法のデュアルダマ
シンプロセスにおいて、反射防止膜表面の酸化による反
射率の変動やビア内のレジストプラグの材料、高さ等の
原因で、配線溝用のレジストパターンを写真製版して形
成する際に、ハレーションが起こり、レジストパターン
が変形して形成され、高精度に配線溝を形成することが
できず、デザインルールが０．１ミクロン以下の場合に
は配線ショートを起こす可能性があるという問題点があ
った。

【００２４】この発明は上記のような問題点を解消する
ためになされたもので、ビアファースト法のデュアルダ
マシンプロセスにおいて、配線溝用のレジストパターン
を形成する際にハレーションを抑制でき、高精度に配線
層を形成することのできる半導体装置およびその製造方
法を提供することを目的としている。

【００２５】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、反射防止膜が、２層以上の積層膜にて
成るようにしたものである。

【００２６】この発明の請求項２に係る半導体装置は、
反射防止膜は、その最上層がＳｉＯ膜にて成るようにし
たものである。

【００２７】この発明の請求項３に係る半導体装置は、
反射防止膜は、ＳｉＯＮ膜と、ＳｉＮ膜または上記Ｓｉ
ＯＮ膜とは組成比の異なるＳｉＯＮ膜との積層膜にて成
るようにしたものである。

【００２８】この発明の請求項４に係る半導体装置の製
造方法は、反射防止膜を、２層以上の積層膜にて形成す
るようにしたものである。

【００２９】この発明の請求項５に係る半導体装置の製
造方法は、レジストプラグを形成する工程において、上
記レジストプラグの上面位置が上記配線溝底面位置より
も低くなるように形成されているようにしたものであ
る。

【００３０】この発明の請求項６に係る半導体装置の製
造方法は、レジストプラグを形成する工程は、ビア内を
含む全面に形成されたレジストを現像液で溶解して形成
するようにしたものである。

【００３１】この発明の請求項７に係る半導体装置の製
造方法は、レジストプラグを形成する工程は、ビア内を
含む全面に形成されたポジ型レジストを全面露光した
後、現像して形成するようにしたものである。

【００３２】この発明の請求項８に係る半導体装置の製
造方法は、レジストプラグは、配線溝用のレジストパタ
ーン転写時に用いる光の波長を吸収する材料からなるよ
うにしたものである。この発明の請求項９に係る半導体
装置の製造方法は、第１の配線層と絶縁膜との間にスト
ッパ膜を形成し、絶縁膜にビアを形成する際に、ストッ
パ膜をストッパとして形成し、ビアにて露出したストッ
パ膜の除去は、配線溝を形成した後で、第２の配線層を
形成する前に、全面エッチバックにより反射防止膜の除
去と同時に行うものである。

【００３３】

【発明の実施の形態】実施の形態１．図１〜図５はこの
発明の実施の形態１の多層配線工程を示す工程断面図で
あり、第１の配線層をシングルダマシン法で、第２の配
線層をデュアルダマシン法で形成している。図に従って
順次説明を行う。まず、図１（ａ）に示すように、トラ
ンジスタ、抵抗素子や容量素子（図示は省略する）を予
め形成した半導体基板１上に絶縁膜２を形成し、平坦化
する。（以下、半導体基板１は省略して図示する）次
に、図１（ｂ）に示すように、絶縁膜２上に写真製版工
程を用いてレジストパターン３を形成する。

【００３４】次に、図１（ｃ）に示すように、レジスト
パターン３をマスクとして、所望の配線高さとなるよう
に絶縁膜２に異方性エッチングを施し、配線溝５を形成
する。次に、図１（ｄ）に示すように、レジストパター
ン３を酸素プラズマを用いてアッシングし、ウエット処
理によりポリマーの除去を行って第１の配線溝５を形成
する。

【００３５】次に、図２（ａ）に示すように、全面にバ
リアメタル６として、リアクティブイオンスパッタで形
成したＴａＮを３０ｎｍ程度形成する。連続して、メッ
キの際のシード層７となるＣｕを２００ｎｍ程度スパッ
タ法で形成する。次に、図２（ｂ）に示すように、硫酸
銅溶液中でシード層７に電荷を供給する電解メッキ法
で、全面に銅膜を５００ｎｍ程度成長させた後、４００
℃以下の低温でアニールを施して銅の金属性を整え、金
属膜８を形成する。

【００３６】次に、図２（ｃ）に示すように、化学機械
研磨法（以下、ＣＭＰ法と称す）を用いて、第１の配線
溝５内以外の金属膜８およびバリアメタル６、シード層
７を除去して、第１の配線溝５内にのみ金属膜８を埋込
み、第１の配線層９を形成する。ここでは第１の配線層
９をシングルダマシン法で形成した場合について説明し
たが、これに限ることなくどのような方法で形成しても
よい。次に、図２（ｄ）に示すように、全面にストッパ
膜としての第１の絶縁膜１０として、第１の配線層９で
ある銅の酸化防止用の絶縁膜であるシリコン窒化膜をプ
ラズマＣＶＤ法で５０ｎｍ程度形成する。

【００３７】次に、図３（ａ）に示すように、全面に絶
縁膜としての第２の絶縁膜１３として、シリコン酸化膜
にフッ素をドープし、比誘電率３．７程度に下げた低誘
電率絶縁膜１１と絶縁性に優れたノンドープのシリコン
酸化膜１２との積層膜をプラズマＣＶＤ法で７００ｎｍ
程度形成する。

【００３８】次に、図３（ｂ）に示すように、全面に、
Ｓｉ，Ｏ，Ｎの組成比を制御したＳｉＯＮ膜２５をプラ
ズマＣＶＤ法で４０〜５０ｎｍ程度形成する。さらに、
その上にシリコン酸化膜（ＳｉＯ膜）を犠牲膜２６とし
て１０〜５０ｎｍ程度形成し、ＳｉＯＮ膜２５と犠牲膜
２６との積層膜からなる反射防止膜１１４を形成する。
第１の絶縁膜１０と第２の絶縁膜１３と反射防止膜１１
４とで層間絶縁膜１１５を形成している。

【００３９】反射防止膜１１４は２層以上の積層膜にす
ることで、膜内多重反射を利用して単層膜より反射率を
抑制できる。さらに、犠牲膜２６がシリコン酸化膜（Ｓ
ｉＯ膜）であるので、反射防止膜１１４の表面酸化を防
止できる。

【００４０】次に、図３（ｃ）に示すように、ビアを形
成するためのレジストパターン（図示なし）をマスクと
して、ＣＨＦ３／Ｏ２ガスで２〜３ｍＴｏｒｒの圧力、
１５００Ｗ程度のＥＣＲプラズマを発生させることによ
って、反応性異方エッチングを用いて層間絶縁膜１１５
にホールを形成する。このとき、第１の絶縁膜１０はエ
ッチングストッパとして機能する。

【００４１】その後、酸素プラズマを用いてレジストパ
ターンをアッシングし、ウエット処理によるポリマー除
去を行ってビア１１６を形成する。このとき、ビア１１
６近傍は他の部分に比べてレジストの消失が速い。した
がって、ビア１１６近傍の反射防止膜１１４は他の部分
に比べて酸素プラズマに長く晒されることになる。しか
し、犠牲膜２６をシリコン酸化膜（ＳｉＯ膜）で形成し
ているので、反射防止膜１１４の表面酸化を防止でき
る。

【００４２】次に、図３（ｄ）に示すように、全面に有
機材料であるレジスト１１７を塗布する。このとき、有
機材料は後のレジストパターン転写時に用いる光の波長
を吸収する材料を使用する。また、レジスト１１７に限
ることなく、感光剤を調合しない樹脂材料であってもよ
い。また、反射率の低いＳＯＧ膜やＳＯＤ膜等の塗布系
の絶縁膜であってもよい。

【００４３】次に、図４（ａ）に示すように、レジスト
１１７を酸素ＲＩＥで全面エッチバックしてビア１１６
中にのみレジスト１１７を残すことによりレジストプラ
グ１１８を形成する。このレジストプラグ１１８は、配
線のための溝を形成する際のエッチング時においてビア
１１６径の広がりを防ぐとともに、ビア１１６底を保護
する。

【００４４】このとき、レジストプラグ１１８の表面の
反射光をできるだけ抑えるために、レジストプラグ１１
８の表面は層間絶縁膜１１５表面から離して形成する方
が望ましく、レジストプラグ１１８の表面が後に形成さ
れる第２の配線溝１２０の深さよりも低くなるように形
成する。しかし、少なくとも第２の配線溝１２０用のエ
ッチングの際にレジストプラグ１１８が消失することの
ない程度のレジストプラグ１１８高は必要である。

【００４５】次に、図４（ｂ）に示すように、ネガタイ
プのレジストを用いて写真製版を行い第２の配線溝用の
レジストパターン１１９を形成する。このとき、反射防
止膜１１４は２層以上の積層膜として形成することによ
って反射率を安定して抑制することができる。さらに、
レジストプラグ１１８を層間絶縁膜１１５表面よりでき
るだけ離し、後に形成される第２の配線溝１２０の深さ
よりも低くなるように形成している。これらのことか
ら、ハレーションを抑制することができ、レジストパタ
ーン１１９の変形を抑制することができる。

【００４６】次に、図４（ｃ）に示すように、レジスト
パターン１１９をマスクとして第２の絶縁膜１３を平行
平板型の電極を持つ反応性異方性エッチングにより、所
望の配線高さ、例えば３００ｎｍ程度の深さに第２の配
線溝１２０を形成する。

【００４７】次に、図４（ｄ）に示すように、レジスト
パターン１１９およびレジストプラグ１１８を酸素プラ
ズマを用いて同時にアッシングし、ウエット処理によっ
てポリマーを除去してビア１１６と第２の配線溝１２０
を完成する。このとき、レジストパターン１１９の形成
時にハレーションを抑制することができるので、レジス
トパターン１１９は変形することなく、第２の配線溝１
２０はレジストパターン１１９の寸法どおり高精度に形
成することができる。

【００４８】次に、図５（ａ）に示すように、全面エッ
チバックして、ビア１１６底に露出した第１の絶縁膜１
０（ストッパ膜）と反射防止膜１１４とを同時に除去す
る。次に、図５（ｂ）に示すように、全面にバリアメタ
ル２１として、リアクティブイオンスパッタで形成した
ＴａＮを３０ｎｍ程度形成する。連続して、メッキの際
のシード層２２となるＣｕを２００ｎｍ程度スパッタ法
で形成する。その後、硫酸銅溶液中でシード層２２に電
荷を供給する電解メッキ法で、全面に銅膜を５００ｎｍ
程度成長させた後、４００℃以下の低温でアニールを施
して銅の金属性を整え、金属膜２３を形成する。

【００４９】次に、図５（ｃ）に示すように、化学機械
研磨法（以下、ＣＭＰ法と称す）を用いて、第２の配線
溝１２０およびビア１１６内以外の金属膜２３およびバ
リアメタル２１、シード層２２を除去して、第２の配線
溝５およびビア１６内にのみ金属膜２３を埋込み、第１
の配線層９上に第２の配線層１２４を形成する。この
後、所定の工程を経て半導体装置が完成される。

【００５０】このようにして、層間絶縁膜表面の反射防
止膜を積層膜とすることにより、層間絶縁膜上にレジス
トパターンを形成する際に、転写時の反射率を安定して
低くすることができる。また、ビア中のレジストプラグ
の材料を転写時の光に対して反射率の低いものを選択す
ることや、レジストプラグの表面位置を層間絶縁膜表面
からなるべく離し、第２の配線溝の深さよりも低くなる
ように形成したので、プラグ表面からの反射を抑制する
ことができる。従って、ビアファースト法のデュアルダ
マシン法において、配線溝を形成する際のハレーション
によるレジストパターンの変形を防止することができ
る。尚、上記実施の形態１においては、第１の絶縁膜１
０（ストッパ膜）を形成する例を示したが、これに限ら
れることはなく、例えばビア形成時のエッチング条件の
変更などによりストッパ膜を必要としない場合など、適
宜ストッパ膜（第１の絶縁膜１０）を形成することなく
行われる場合も考えられることは言うまでもない。

【００５１】実施の形態２．上記実施の形態１ではビア
形成時に第１の絶縁膜をエッチングストッパとして使用
した例を示したが、ここでは第１の絶縁膜を他の層間絶
縁膜と同時にエッチングしてビアを形成する方法につい
て説明する。

【００５２】図６〜８は実施の形態２の多層配線工程を
示す工程断面図であり、第１の配線層をシングルダマシ
ン法で、第２の配線層をデュアルダマシン法で形成して
いる。ここで、図６に至る工程は実施の形態１の図１お
よび図２と同様であるので、詳しい説明は省略する。

【００５３】次に、図６（ａ）に示すように、全面に第
２の絶縁膜１３として、シリコン酸化膜にフッ素をドー
プし、比誘電率３．７程度に下げた低誘電率絶縁膜１１
と絶縁性に優れたノンドープのシリコン酸化膜１２との
積層膜をプラズマＣＶＤ法で７００ｎｍ程度形成する。

【００５４】次に、図６（ｂ）に示すように、全面に、
Ｓｉ，Ｏ，Ｎの組成比を制御したＳｉＯＮ膜２５をプラ
ズマＣＶＤ法で４０〜５０ｎｍ程度形成する。さらに、
その上にシリコン酸化膜（ＳｉＯ膜）を犠牲膜２６とし
て１０〜５０ｎｍ程度形成し、ＳｉＯＮ膜２５と犠牲膜
２６との積層膜からなる反射防止膜１１４を形成する。
第１の絶縁膜１０と第２の絶縁膜１３と反射防止膜１１
４とで層間絶縁膜１１５を形成している。

【００５５】次に、図６（ｃ）に示すように、ビアを形
成するためのレジストパターン（図示なし）をマスクと
して、ＣＨＦ３／Ｏ２ガスで２〜３ｍＴｏｒｒの圧力、
１５００Ｗ程度のＥＣＲプラズマを発生させることによ
って、反応性異方エッチングを用いて層間絶縁膜１１５
にホールを形成する。

【００５６】このとき、エッチングステップを切り替え
ることで反射防止膜１１４、第２の絶縁膜１３、第１の
絶縁膜１０の順にエッチングして第１の配線層９を露出
させる。その後、半導体基板１の温度を１００℃以下に
制御し、露出した第１の配線層９であるＣｕが酸化しな
いように、酸素プラズマを用いてレジストパターンをア
ッシングし、ウエット処理によるポリマー除去を行って
ビア１１６を形成する。

【００５７】このとき、ビア１１６近傍は他の部分に比
べてレジストの消失が速い。したがって、ビア１１６近
傍の反射防止膜１１４は他の部分に比べて酸素プラズマ
に長く晒されることになる。しかし、犠牲膜２６をシリ
コン酸化膜（ＳｉＯ膜）で形成しているので、反射防止
膜１１４の表面酸化を防止できる。

【００５８】次に、図６（ｄ）に示すように、全面に有
機材料であるレジスト１１７を塗布する。このとき、有
機材料は後のレジストパターン１９転写時に用いる光の
波長を吸収する材料を使用する。また、レジスト１１７
に限ることなく、感光剤を調合しない樹脂材料であって
もよい。また、反射率の低いＳＯＧ膜やＳＯＤ膜等の塗
布系の絶縁膜であってもよい。

【００５９】次に、図７（ａ）に示すように、レジスト
１１７を酸素ＲＩＥで全面エッチバックしてビア１１６
中にのみレジスト１１７を残すことによりレジストプラ
グ１１８を形成する。このレジストプラグ１１８は、配
線のための溝を形成する際のエッチング時においてビア
１１６径の広がりを防ぐとともに、ビア１１６底を保護
する。

【００６０】このとき、レジストプラグ１１８の表面は
反射光をできるだけ抑えるためにレジストプラグ１１８
の表面は層間絶縁膜１１５表面から離して形成する方が
望ましく、レジストプラグ１１８の表面が後に形成され
る第２の配線溝１２０の深さよりも低くなるように形成
する。しかし、少なくとも第２の配線溝１２０用のエッ
チングの際にレジストプラグ１１８が消失することのな
い程度のレジストプラグ１１８高は必要である。

【００６１】次に、図７（ｂ）に示すように、ネガタイ
プのレジストを用いて写真製版を行い第２の配線溝用の
レジストパターン１１９を形成する。このとき、反射防
止膜１１４は２層以上の積層膜として形成することによ
って反射率を安定して抑制することができる。さらに、
レジストプラグ１１８を層間絶縁膜１１５表面よりでき
るだけ離し、後に形成される第２の配線溝１２０の深さ
よりも低くなるように形成している。これらのことか
ら、ハレーションを抑制することができ、レジストパタ
ーン１１９の変形を抑制することができる。

【００６２】次に、図７（ｃ）に示すように、レジスト
パターン１１９をマスクとして第２の絶縁膜１３を平行
平板型の電極を持つ反応性異方性エッチングにより、所
望の配線高さ、例えば３００ｎｍ程度の深さに第２の配
線溝１２０を形成する。

【００６３】次に、図８（ａ）に示すように、半導体基
板１の温度を１００℃以下に制御し、露出した第１の配
線層９の金属膜２３であるＣｕが酸化しないように、レ
ジストパターン１１９およびレジストプラグ１１８を酸
素プラズマを用いて同時にアッシングし、ウエット処理
によってポリマーを除去してビア１１６と第２の配線溝
１２０を完成する。

【００６４】このとき、レジストパターン１１９の形成
時にハレーションを抑制することができるので、レジス
トパターン１１９は変形することなく、第２の配線溝１
２０はレジストパターン１１９の寸法どおり高精度に形
成することができる。

【００６５】次に、図８（ｂ）に示すように、全面にバ
リアメタル２１として、リアクティブイオンスパッタで
形成したＴａＮを３０ｎｍ程度形成する。連続して、メ
ッキの際のシード層２２となるＣｕを２００ｎｍ程度ス
パッタ法で形成する。その後、硫酸銅溶液中でシード層
２２に電荷を供給する電解メッキ法で、全面に銅膜を５
００ｎｍ程度成長させた後、４００℃以下の低温でアニ
ールを施して銅の金属性を整え、金属膜２３を形成す
る。

【００６６】次に、図８（ｃ）に示すように、化学機械
研磨法（以下、ＣＭＰ法と称す）を用いて、第２の配線
溝１２０およびビア１１６内以外の金属膜２３およびバ
リアメタル２１、シード層２２を除去して、第２の配線
溝１２０およびビア１１６内にのみ金属膜２３を埋込
み、第１の配線層９上に第２の配線層１２４を形成す
る。このとき、層間絶縁膜１１５の表面には反射防止膜
１１４が残っている。従って、金属膜２３がＣｕ膜で、
反射防止膜１１４にＳｉＯＮ膜を使用している場合には
ＳｉＯＮ膜はＣｕ膜に対してエッチングレートが低いこ
とから、ＣＭＰの際に反射防止膜１１４をストッパーと
して機能させることもできる。この後、所定の工程を経
て半導体装置が完成される。

【００６７】このようにすれば、実施の形態１と同様
に、ハレーションを防止できるとともに、ビア１１６底
に露出した第１の絶縁膜１０と反射防止膜１１４とを同
時に除去するための全面エッチバック工程を省くことが
でき、工程の簡略化が図れる。

【００６８】また、上記実施の形態１および２では犠牲
膜２６としてシリコン酸化膜（ＳｉＯ膜）を形成した場
合について説明を行ったが、シリコン窒化膜（ＳｉＮ
膜）またはＳｉＯＮ膜２５とは組成比が異なるＳｉＯＮ
膜を犠牲膜２６として１０〜５０ｎｍ程度形成し、Ｓｉ
ＯＮ膜２５と犠牲膜２６との積層膜からなる反射防止膜
１１４を形成してもよい。

【００６９】この場合、表面酸化量をパラメータとして
反射率が単層膜より低くなるように膜厚を設定すること
で、犠牲膜２６が酸化されても単層の場合より反射率を
抑制できる。

【００７０】実施の形態３．上記実施の形態１および２
ではレジストプラグの形成方法として酸素ＲＩＥ法で全
面エッチバックする方法を示したが、ここではレジスト
を現像液で溶解させる方法について説明する。図９は実
施の形態３のデュアルダマシン法による工程断面図であ
る。

【００７１】ここで、図９に至る工程は図１および図
２、さらに図３（ａ）〜（ｃ）の工程は実施の形態１と
同様であるので、詳しい説明は省略する。次に、図９
（ａ）に示すように、全面に有機材料であるレジスト１
１７を塗布する。このとき、有機材料は後のレジストパ
ターン転写時に用いる光の波長を吸収する材料を使用す
る。また、レジスト１１７に限ることなく、感光剤を調
合しない樹脂材料であってもよい。

【００７２】次に、図９（ｂ）に示すように、レジスト
１１７を現像液、あるいはシンナー等で溶解させること
によりビア１１６中にのみレジスト１１７を残しレジス
トプラグ１１８を形成する。

【００７３】このとき、レジストプラグ１１８の表面は
反射光をできるだけ抑えるためにレジストプラグ１１８
の表面は層間絶縁膜１１５表面から離して形成する方が
望ましく、レジストプラグ１１８の表面が後に形成され
る第２の配線溝の深さよりも低くなるように形成する。
しかし、少なくとも第２の配線溝用のエッチングの際に
レジストプラグ１１８が消失することのない程度のレジ
ストプラグ１１８高は必要である。

【００７４】この場合、レジスト１１７を現像液に溶解
させる時間を制御することによりレジストプラグ１１８
高を制御している。従って、酸素ＲＩＥを用いたレジス
トプラグ１１８の形成ではビア１１６径によってレジス
トに対するエッチングレートが異なり、レジストプラグ
１１８の高さはビア１１６径に依存していたが、現像液
で溶解させる場合にはレジストプラグ１１８高さがビア
１１６径に依存することなく、どのビア１１６内のレジ
ストプラグ１１８高も均一に形成することができる。

【００７５】その後、実施の形態１の図4（ｂ）以後の
工程と同様の工程を経て、デュアルダマシン法を用いた
多層配線構造を有する半導体装置が完成する。このよう
にすれば、種々のビア１１６径が混在する場合にレジス
トプラグ１１８の高さの制御性を向上でき、ビアファー
スト法のデュアルダマシン法において、より高精度に配
線溝を形成する際のハレーションによるレジストパター
ンの変形を防止することができる。

【００７６】実施の形態４．上記実施の形態３ではレジ
ストプラグの形成方法としてレジストを現像液で溶解さ
せる方法について説明したが、ここではレジストを全面
露光した後、現像する方法について説明する。図１０は
実施の形態４のデュアルダマシン法による工程断面図で
ある。

【００７７】ここで、図９に至る工程は図１および図
２、さらに図３（ａ）〜（ｃ）の工程は実施の形態１と
同様であるので、詳しい説明は省略する。次に、図１０
（ａ）と同様にして、全面に有機材料であるポジ型レジ
スト２１７を塗布する。このとき、有機材料は後のレジ
ストパターン転写時に用いる光の波長を吸収する材料を
使用する。

【００７８】次に、図１０（ｂ）に示すように、ポジ型
レジスト２１７にマスク無しで全面露光した後、現像し
てレジストプラグ２１８を形成する。このとき、レジス
トプラグ２１８の表面は反射光をできるだけ抑えるため
にレジストプラグ２１８の表面は層間絶縁膜１１５表面
から離して形成する方が望ましく、レジストプラグ２１
８の表面が後に形成される第２の配線溝１２０の深さよ
りも低くなるように形成する。しかし、少なくとも第２
の配線溝１２０用のエッチングの際にレジストプラグ１
１８が消失することのない程度のレジストプラグ１１８
高は必要である。

【００７９】この場合、レジスト２１７を露光する時間
を制御することによりレジストプラグ２１８高を制御し
ている。このようにすれば、レジストプラグ２１８形成
時において、酸素ＲＩＥ等のエッチング装置に起因する
半導体基板１面内におけるエッチングレートの不均一性
を解消でき、半導体基板１面内の均一性を向上でき、ビ
アファースト法のデュアルダマシン法において、より高
精度に配線溝を形成する際のハレーションによるレジス
トパターンの変形を防止することができる。

【００８０】

【発明の効果】以上のようにこの発明によれば、反射防
止膜が、２層以上の積層膜にて成るようにしたので、膜
内多重反射を利用して単層膜より反射率を抑制でき、転
写時の反射率を安定して低くすることができ、ビアファ
ースト法のデュアルダマシン法において、配線溝用のレ
ジストパターンを形成する際にハレーションを抑制で
き、高精度に微細な配線を形成することができ、電気的
に良好な半導体装置が得られる。

【００８１】また、反射防止膜は、その最上層がＳｉＯ
膜にて成るようにしたので、反射防止膜の表面酸化を防
止でき、反射防止膜表面の酸化による反射率の変動を抑
制できる。

【００８２】また、反射防止膜は、ＳｉＯＮ膜と、Ｓｉ
Ｎ膜または上記ＳｉＯＮ膜とは組成比の異なるＳｉＯＮ
膜との積層膜にて成るようにしたので、表面酸化量をパ
ラメータとして反射率が単層膜より低くなるように膜厚
を設定することができ、反射防止膜表面が酸化されても
単層の場合より反射率を抑制できる。

【００８３】また、反射防止膜を、２層以上の積層膜に
て形成するようにしたので、ビアファースト法のデュア
ルダマシンプロセスにおいて、反射防止膜表面の酸化に
よる反射率の変動を抑制することができ、配線溝用のレ
ジストパターンを形成する際にハレーションを抑制で
き、高精度に配線を形成することができる。

【００８４】また、レジストプラグを形成する工程にお
いて、上記レジストプラグの上面位置が上記配線溝底面
位置よりも低くなるように形成されているようにしたの
で、ビアファースト法のデュアルダマシンプロセスにお
いて、配線溝用のレジストパターンの形成時にレジスト
プラグ表面からの反射光を抑制することができ、ハレー
ションによるレジストパターンの変形を防止でき、高精
度に配線を形成することができる。

【００８５】また、レジストプラグを形成する工程は、
ビア内を含む全面に形成されたレジストを現像液で溶解
して形成するようにしたので、ビア内のレジストプラグ
の高さをビア径に依存することなく均一に形成すること
ができ、種々のビア径が混在する場合にレジストプラグ
の高さの制御性を向上できる。

【００８６】また、レジストプラグを形成する工程は、
ビア内を含む全面に形成されたポジ型レジストを全面露
光した後、現像して形成するようにしたので、ビア内の
レジストプラグの高さの半導体基板面内の均一性を向上
できる。

【００８７】また、レジストプラグは、配線溝用のレジ
ストパターン転写時に用いる光の波長を吸収する材料か
らなるようにしたので、ビアファースト法のデュアルダ
マシンプロセスにおいて、配線溝用のレジストパターン
の形成時にレジストプラグ表面からの反射光を抑制する
ことができる。また、第１の配線層と絶縁膜との間にス
トッパ膜を形成し、絶縁膜にビアを形成する際に、スト
ッパ膜をストッパとして形成し、ビアにて露出したスト
ッパ膜の除去は、配線溝を形成した後で、第２の配線層
を形成する前に、全面エッチバックにより反射防止膜の
除去と同時に行うので、ストッパ膜によるビアの形成が
容易となり、また、このストッパ膜の除去を反射防止膜
の除去と同時に行うことができ工程数を増加することな
く行うことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の多層配線工程を示
す工程断面図である。

【図２】 この発明の実施の形態１の多層配線工程を示
す工程断面図である。

【図３】 この発明の実施の形態１の多層配線工程を示
す工程断面図である。

【図４】 この発明の実施の形態１の多層配線工程を示
す工程断面図である。

【図５】 この発明の実施の形態１の多層配線工程を示
す工程断面図である。

【図６】 この発明の実施の形態２の多層配線工程を示
す工程断面図である。

【図７】 この発明の実施の形態２の多層配線工程を示
す工程断面図である。

【図８】 この発明の実施の形態２の多層配線工程を示
す工程断面図である。

【図９】 この発明の実施の形態３を示す工程断面図で
ある。

【図１０】 この発明の実施の形態４を示す工程断面図
である。

【図１１】 従来の多層配線工程を示す工程断面図であ
る。

【図１２】 従来の多層配線工程を示す工程断面図であ
る。

【図１３】 従来の多層配線工程を示す工程断面図であ
る。

【図１４】 従来の多層配線工程を示す工程断面図であ
る。

【図１５】 従来の多層配線工程を示す工程断面図であ
る。

【図１６】 この発明の問題点を示すレジストパターン
の断面写真を示す図である。

【符号の説明】

１ 半導体基板、９ 第１の配線層、１０ 第１の絶縁
膜、１３ 第２の絶縁膜、２３ 金属膜、２５ ＳｉＯ
Ｎ膜、２６ 犠牲膜、１１４ 反射防止膜、１１５ 層
間絶縁膜、１１６ ビア、１１７ レジスト、１１８，
２１８ レジストプラグ、１１９ レジストパターン、
１２０ 第２の配線溝、１２４ 第２の配線層、２１７
ポジ型レジスト。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 21/30 ５７４ Ｆターム(参考） 2H025 AB16 DA34 FA41 FA47 4M104 BB04 BB32 CC01 DD08 DD16 DD17 DD18 DD22 DD37 DD52 DD72 DD75 DD78 EE05 EE12 EE14 EE17 EE20 FF18 FF22 HH12 HH14 5F033 HH11 HH32 JJ01 JJ11 JJ32 KK11 KK32 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP16 PP27 PP33 QQ04 QQ09 QQ10 QQ12 QQ13 QQ16 QQ25 QQ31 QQ37 QQ48 QQ49 QQ73 QQ96 RR04 RR06 RR08 RR09 RR11 RR20 SS15 SS21 TT02 WW00 XX01 XX03 XX20 XX24 XX33 5F046 PA03 PA04 5F058 BD02 BD04 BD10 BD15 BF07 BH10 BJ02 BJ05

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１の配線層
   と、上記第１の配線層上に形成された絶縁膜と、上記絶
   縁膜上に形成された反射防止膜と、上記絶縁膜に形成さ
   れ、上記第１の配線層に至るように形成されたビアと、
   上記絶縁膜および上記反射防止膜に上記ビアに連なるよ
   うに形成された配線溝と、上記ビアおよび上記配線溝内
   に金属膜が埋込まれてなるデュアルダマシン構造の第２
   の配線層とを備えた半導体装置において、 上記反射防止膜は、２層以上の積層膜にて成ることを特
   徴とする半導体装置。
2. 【請求項２】 反射防止膜は、その最上層がＳｉＯ膜に
   て成ることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 反射防止膜は、ＳｉＯＮ膜と、ＳｉＮ膜
   または上記ＳｉＯＮ膜とは組成比の異なるＳｉＯＮ膜と
   の積層膜にて成ることを特徴とする請求項１に記載の半
   導体装置。
4. 【請求項４】 半導体基板上に第１の配線層を形成する
   工程と、上記第１の配線層上に絶縁膜を形成する工程
   と、上記絶縁膜上に反射防止膜を形成する工程と、ビア
   用レジストパターンをマスクとして上記絶縁膜および上
   記反射防止膜をエッチングして上記第１の配線層に至る
   ビアを形成する工程と、上記ビア用レジストパターンを
   酸素プラズマによりアッシングして除去する工程と、配
   線溝用レジストパターンをマスクとして上記絶縁膜およ
   び上記反射防止膜をエッチングして上記ビアに連なる配
   線溝を形成する工程と、上記配線溝用レジストパターン
   を除去する工程と、上記ビアおよび上記配線溝内に金属
   膜を埋込んで第２の配線層を形成する工程とを備えた半
   導体装置の製造方法において、 上記反射防止膜を、２層以上の積層膜にて形成すること
   を特徴とする請求項１ないし３のいずれかに記載の半導
   体装置の製造方法。
5. 【請求項５】 半導体基板上に第１の配線層を形成する
   工程と、上記第１の配線層上に絶縁膜を形成する工程
   と、上記絶縁膜上に反射防止膜を形成する工程と、上記
   絶縁膜および上記反射防止膜をエッチングして上記第１
   の配線層に至るビアを形成する工程と、上記ビア内にレ
   ジストを埋込んでレジストプラグを形成する工程と、配
   線溝用レジストパターンをマスクとして上記絶縁膜およ
   び上記反射防止膜をエッチングして上記レジストプラグ
   上に配線溝を形成する工程と、上記配線溝用レジストパ
   ターンおよび上記レジストプラグを同時に除去する工程
   と、上記ビアおよび上記配線溝内に金属膜を埋込んで第
   ２の配線層を形成する工程とを備えた半導体装置の製造
   方法において、 上記レジストプラグを形成する工程において、上記レジ
   ストプラグの上面位置が上記配線溝底面位置よりも低く
   なるように形成されていることを特徴とする半導体装置
   の製造方法。
6. 【請求項６】 レジストプラグを形成する工程は、ビア
   内を含む全面に形成されたレジストを現像液で溶解して
   形成することを特徴とする請求項５に記載の半導体装置
   の製造方法。
7. 【請求項７】 レジストプラグを形成する工程は、ビア
   内を含む全面に形成されたポジ型レジストを全面露光し
   た後、現像して形成することを特徴とする請求項５に記
   載の半導体装置の製造方法。
8. 【請求項８】 レジストプラグは、配線溝用のレジスト
   パターン転写時に用いる光の波長を吸収する材料からな
   ることを特徴とする請求項５ないし７のいずれかに記載
   の半導体装置の製造方法。
9. 【請求項９】 第１の配線層と絶縁膜との間にストッパ
   膜を形成する工程を備え、上記絶縁膜にビアを形成する
   工程において、上記ストッパ膜をストッパとして形成
   し、上記ビアにて露出したストッパ膜の除去は、配線溝
   を形成した後で、第２の配線層を形成する前に、全面エ
   ッチバックにより反射防止膜の除去と同時に行うことを
   特徴とする請求項４ないし請求項８のいずれかに記載の
   半導体装置の製造方法。