KR19990060819A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 비아 콘택 및 금속 배선을 동시에 형성하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
종래의 비아 콘택과 금속 배선을 동시에 형성하는 방법은 비아 콘택이 형성될 부분에만 금속 플러그를 형성하므로써 콘택 플러그와 금속 배선의 금속 박막이 동일한 재료인 경우에는 과도 식각으로 인해 금속 배선 형성을 위해 남겨 두어야 할 금속 박막의 두께 균일도가 열악해지므로 금속 배선의 신뢰성을 저하시키게 된다.
본 발명에서는 식각 정지층을 금속층 사이에 형성하여 상부 금속층을 식각하여 콘택 플러그를 형성할 때 과도 식각을 방지하여 하부 금속층의 두께 균일도를 손상없이 유지하므로써 금속 배선 형성의 균일성을 증가시켜 금속 배선 공정의 신뢰성을 개선할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비아 콘택과 금속 배선을 동시에 형성하는 금속 배선 형성 공정에서 식각 정지층을 이용하여 과도 식각을 방지하므로써 금속 배선의 두께 균일도를 유지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 금속 배선의 콘택 크기는 감소하게 되고, 종횡비(aspect ratio)는 더욱 증가하여 금속 배선의 비아 콘택 매립 특성이 열악해지고 있다. 따라서, 이러한 비아 콘택의 매립 특성을 개선하기 위하여 비아 콘택과 금속 배선을 동시에 형성하는 금속 배선 형성 방법에 대한 연구가 활발히 진행되고 있으며, 이를 도 1(a) 및 도 1(b)를 참조하여 설명하면 다음과 같다.
도 1(a) 및 도 1(b)은 종래의 비아 콘택과 금속 배선을 동시에 형성하는 방법 및 이로 인해 발생되는 문제점을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 소자를 제조하기 위한 여러 요소가 형성된 반도체 기판(11) 상부에 금속 박막을 증착한 후 패터닝하여 제 1 금속 배선(12)을 형성한다. 제 1 금속 배선(12) 상부에 감광막을 도포하고 비아 콘택이 형성될 위치를 확정한 후 이를 통해 감광막을 패터닝하여 감광막 패턴(도시안됨)을 형성한다. 감광막 패턴(도시안됨)을 마스크로 제 1 금속 배선(12)을 식각하여 비아 콘택이 형성될 위치에 금속 플러그를 형성하여 비아 콘택 플러그(13)로 작용하도록 한다. 전체 구조 상부에 절연 산화막(14)을 증착한 후 CMP 공정을 실시하여 평탄화시킨다. 그리고 제 2 금속 배선(15)을 형성한다.
이와 같은 방법으로 금속 배선을 형성하면 비아 콘택이 형성될 위치에 금속 플러그가 형성되어 있어 후속 비아 콘택 매립 공정이 필요없게 된다.
그러나, 이와 같이 비아 콘택과 금속 배선을 동시에 형성하는 방법은 공정이 복잡하고 공정을 제어하기 어려워 웨이퍼내(within wafer) 및 웨이퍼간(wafer to wafer)의 균일성이 저하되는 단점이 있다. 특히, 비아 콘택이 형성될 부분에만 금속 플러그를 형성하므로써 콘택 플러그와 금속 배선의 금속 박막이 동일한 재료인 경우에는 과도 식각으로 인해 금속 배선 형성을 위해 남겨 두어야 할 금속 박막의 두께 균일도가 열악해진다(16). 이를 도 1(b)에 도시하였다. 즉, 콘택 플러그(15) 형성 후 식각 정지(etch stop)를 할 수 없으므로 웨이퍼내의 위치별로 남아 있는 금속 박막의 두께가 일정하지 않게 된다. 따라서, 금속 패턴의 두께가 일정하지 않게 되므로 금속 배선의 신뢰성을 저하시키게 된다.
따라서, 본 발명은 콘택 플러그와 금속 배선을 동시에 형성하는 금속 배선 형성 공정에서 과도 식각에 의해 금속 배선의 두께 균일도의 열악해지는 문제점을 해결하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자를 제조하기 위한 여러 요소가 형성된 반도체 기판 상부에 제 1 금속층, 식각 정지층 및 제 2 금속층을 순차적으로 형성하는 단계와, 상기 제 2 금속층의 선택된 영역을 제거하여 콘택 플러그를 형성하는 단계와, 상기 식각 정지층 및 제 1 금속층의 선택된 영역을 제거하여 제 1 금속 배선을 형성하는 단계와, 전체 구조 상부에 절연 산화막을 형성하고 평탄화시킨 후 상기 절연 산화막 상부에 제 3 금속층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 종래의 비아 콘택과 금속 배선을 동시에 형성하는 방법 및 그에 따른 문제점을 설명하기 위한 소자의 단면도.
고 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도면의 주요 부분에 대한 부호 설명
11, 21 : 반도체 기판 12, 26 : 제 1 금속 배선
13, 24a : 콘택 플러그 14, 27 : 절연 산화막
15 : 제 2 금속 배선 16 : 두께 균일도가 열악해진 금속 배선
22 : 제 1 금속층 23 : 식각 정지층
24 : 제 2 금속층 25 : 감광막 패턴
28 : 제 3 금속층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 소자를 제조하기 위한 여러 요소가 형성된 반도체 기판(21) 상부에 제 1 금속층(22)을 형성한다. 제 1 금속층(22) 상부에 식각 정지층(23) 및 제 2 금속층(24)을 형성한다.
여기서, 식각 정지층(23)은 반드시 금속이어야 하며 제 2 금속층(24)과는 일정한 식각 선택도를 갖는 물질이어야 한다. 예를 들면, 제 2 금속층(24)이 알루미늄 박막일 경우 식각 정지층(23)은 텅스텐으로 형성하는 것이 효과적이다. 일반적으로 알루미늄은 Cl 계열의 가스에 식각되고, 텅스텐은 불소 계열의 가스에 식각된다. 그러므로 식각 정지층(23)은 상부의 제 2 금속층(24)과의 식각 선택도가 큰 금속으로 형성하면 된다.
도 2(b)를 참조하면, 제 2 금속층(24) 상부에 감광막을 도포한 후 사진 및 식각 공정을 실시하여 콘택 플러그가 형성될 부분에만 감광막 패턴(25)을 형성한다. 감광막 패턴(25)을 마스크로 제 2 금속층(24)에 식각 공정을 실시하여 콘택 플러그(24a)를 형성한 후 감광막 패턴(25)을 제거한다.
이때, 식각 정지층(23)으로 인해 하부의 제 1 금속층(22)이 전혀 손상을 받지 않는다. 식각 정지층을 사용하지 않는 기존의 방법으로는 콘택 플러그와 하부의 금속층이 동일한 재료이므로 패터닝을 위해 남아 있는 금속층의 상부가 손상되어 균일성이 현저히 저하된다.
도 2(c)를 참조하면, 금속 배선을 패터닝하기 위한 마스크를 이용한 식각 공정으로 식각 정지층(23) 및 제 1 금속층(22)을 제거하여 제 1 금속 배선(26)을 형성한다. 제 1 금속 배선(26)은 동시에 패터닝된 식각 정지층(23) 및 제 1 금속층(22)으로 이루어진다.
도 2(d)는 전체 구조 상부에 절연 산화막(27)을 형성한 후 CMP 공정으로 평탄화시킨 후 전체 구조 상부에 제 3 금속층(28)을 형성한 단면도이다. 제 3 금속층(28)은 이후 패터닝되어 제 2 금속 배선으로 사용된다.
상술한 바와 같이 본 발명에 의하면 식각 정지층을 금속층 사이에 형성하여 과도 식각을 방지하므로써 하부의 금속층의 두께 균일도를 손상없이 유지하게 하여 금속 배선 형성의 균일성을 증가시켜 금속 배선 공정의 신뢰성을 개선할 수 있다.
Claims (3)
- 반도체 소자를 제조하기 위한 여러 요소가 형성된 반도체 기판 상부에 제 1 금속층, 식각 정지층 및 제 2 금속층을 순차적으로 형성하는 단계와,상기 제 2 금속층의 선택된 영역을 제거하여 콘택 플러그를 형성하는 단계와,상기 식각 정지층 및 제 1 금속층의 선택된 영역을 제거하여 제 1 금속 배선을 형성하는 단계와,전체 구조 상부에 절연 산화막을 형성하고 평탄화시킨 후 상기 절연 산화막 상부에 제 3 금속층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 식각 정지층은 상기 제 2 금속층과의 식각 선택도가 높은 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 식각 정지층이 알루미늄 박막일 경우 상기 제 2 금속층은 텅스텐막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081065A KR19990060819A (ko) | 1997-12-31 | 1997-12-31 | 반도체 소자의 금속 배선 형성 방법 |
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| KR1019970081065A KR19990060819A (ko) | 1997-12-31 | 1997-12-31 | 반도체 소자의 금속 배선 형성 방법 |
Publications (1)
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| KR19990060819A true KR19990060819A (ko) | 1999-07-26 |
Family
ID=66181575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081065A KR19990060819A (ko) | 1997-12-31 | 1997-12-31 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990060819A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020086098A (ko) * | 2001-05-11 | 2002-11-18 | 아남반도체 주식회사 | 다층 배선의 콘택 구조 및 그 형성 방법 |
| KR100632623B1 (ko) * | 2002-07-02 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성 방법 |
| US7186641B2 (en) | 2003-12-11 | 2007-03-06 | Dongbu Electronics Co., Ltd. | Methods of forming metal interconnection lines in semiconductor devices |
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1997
- 1997-12-31 KR KR1019970081065A patent/KR19990060819A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020086098A (ko) * | 2001-05-11 | 2002-11-18 | 아남반도체 주식회사 | 다층 배선의 콘택 구조 및 그 형성 방법 |
| KR100632623B1 (ko) * | 2002-07-02 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성 방법 |
| US7186641B2 (en) | 2003-12-11 | 2007-03-06 | Dongbu Electronics Co., Ltd. | Methods of forming metal interconnection lines in semiconductor devices |
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