TWI509740B - 雙鑲嵌製程 - Google Patents

Description

雙鑲嵌製程

本發明係提供一種雙鑲嵌製程，尤指一種可以應用於超低介電常數(ultra low-k)材料之雙鑲嵌製程。

雙鑲嵌製程(dual damascene process)是一種能同時形成一金屬導線以及一通孔插塞(via plug)之上下堆疊內連線結構的方法。雙鑲嵌結構是用來連接半導體晶片中各層間的不同元件與導線，並利用其周圍的金屬層間介電材料(inter metal dielectrics)及內層介電材料(inter layer dielectrics)來與其他元件相隔離。由於在製備雙鑲嵌結構時，最後還會進行一道化學機械研磨製程(chemical mechanical polish,CMP)，使半導體晶片表面變的很平坦，非常利於後續各種沉積及微影(photo-lithography)等製程的進行，以製備結構良好的多重金屬內連線(multilevel interconnects)，因此雙鑲嵌結構被廣泛地應用在積體電路的製程上。

此外，銅雙鑲嵌技術搭配低介電常數(low-k)介電層更為目前所知對於高積集度、高速(high-speed)邏輯積體電路晶片製造以及針對深次微米(deep sub-micro meter)半導體製程最佳的金屬內連線解決方案。這是由於銅具有低電阻值(比鋁低30%)以及較佳抗電致遷(electromigration resistance)的特性，而低介電常數材料則可幫助降低金屬導線間之電容效應所造成的RC延遲(RC delay)，由此可知，低介電常數材料搭配銅金屬雙鑲嵌內連線技術在積體電路製程中顯得日益重要。

然而，習知雙鑲嵌製程需要多次反覆的上光阻、底抗反射層塗佈、曝光、顯影、顯影後檢驗(after developing inspection,ADI)、蝕刻以及蝕刻後檢驗(after etching inspection,AEI)等步驟才能夠完成。這在積體電路製程的關鍵尺寸(critical dimension,CD)縮小演進至深次微米甚至奈米(nanometer,1 nm~100 nm)等級時，不但十分費時、耗費成本，同時也造成產能以及圖案轉移的精確度下降。尤其是當進行製程異常所需的重工(rework)步驟時，更會嚴重影響金屬層間介電層的品質，發生介電常數劣化(dielectric constant,k value,degradation)或關鍵尺寸變異(critical dimension variation)等問題，造成介電層發生線路變形(line distortion)或產生脆裂(fragile)的狀況，使得原先應為直線之溝渠或者通孔(via hole)產生扭曲(wiggling)的情況，進而影響後續金屬化製程的良率。

因此隨著積體電路的發展日趨精密與複雜，如何提昇雙鑲嵌製程的良率，是目前積體電路製程中重要的課題。

因此，本發明之目的即在提供一種可應用於超低介電常數材料之製作雙鑲嵌結構的方法。

根據本發明所提供之申請專利範圍，係提供一種雙鑲嵌製程，首先形成一介電層於一基底上，接著形成一第一圖案化遮罩於該介電層上，且該第一圖案化遮罩具有一開口，之後形成一材料層於該介電層上並覆蓋該第一圖案化遮罩，再形成一第二圖案化遮罩於該介電層上，且該第二圖案化遮罩具有一第一開孔，接著於該第二圖案化遮罩中形成一第二開孔，且該第二開孔與該第一開孔具有一特定間距，最後利用該第二圖案化遮罩當作蝕刻遮罩，以經由該第一開孔與該第二開孔移除部份之該材料層與部份之該介電層。

由於本發明係於預定形成雙鑲嵌圖案的介電層上方設置蝕刻停止層、材料層與護層等，因此介電層完全不會受到製作溝渠與通孔(via hole)之圖案化遮罩所需的蝕刻、清潔、去光阻等步驟、以及顯影後檢驗(ADI)或蝕刻後檢驗(AEI)發生異常時的重工步驟所影響，進而可有效確保金屬層間介電層與雙鑲嵌圖案的品質，提高良率。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參閱第1圖至第10圖，第1圖至第10圖係為本發明所提供之雙鑲嵌製作方法之一較佳實施例的示意圖。如第1圖所示，首先提供一基底100，如矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底等，基底100表面上形成有至少兩導電件102、104，且該兩導電件102、104之間另形成有一絕緣材料層106用以電性隔離此兩導電件102、104。其中，導電件102、104可為下列中至少一者：金屬氧化物半導體(metal-oxide semiconductor,MOS)電晶體元件的汲極/源極與閘極、電阻、直通矽晶穿孔(Through-Silicon Via,TSV)、摻雜區、金屬導線層等；絕緣材料層106可為層間介電層或淺溝渠隔離(STI)等，且視產品設計與製程需求，導電件102、104與基底100之間另可形成有至少一層間介電層(圖未示)。

接著於基底100表面上依序形成一蓋層108、一介電層110以及一第一圖案化遮罩112。其中，蓋層108係為一選擇性形成的材料層，用以保護導電件102、104並可加強後續形成之介電層110的附著力。蓋層108的材質例如是氮化矽(SiN)、氧化矽(SiO)、碳化矽(SiC)、氮碳化矽(SiCN)或氮氧化矽(SiON)等，較佳者，蓋層108為一含氮的介電層，但並不以此為限。

介電層110可包含單層或多層的介電材質，其係選用自介電常數低於3.5的無機類或有機類兩種低介電常數材料。例如含氟矽氧化物(fluorine-doped oxide,FSG)、有機矽玻璃(organosilicate,OSG)、芳香族熱固性聚合物(aromatic thermosets polymers)、無機含氫矽酸鹽(hydrogen silsesquioxane,HSQ,SiO:H)、甲基矽酸鹽(methyl silsesquioxane,MSQ,SiO:CH₃ )、混合有機矽氧烷聚合物(Hybrid Organic Siloxane Polymer,HOSP)、氫摻雜聚矽酸鹽(hydrio polysilsesquioxane,H-PSSQ)、甲基摻雜聚矽酸鹽(methyl polysilsesquioxane,M-PSSQ)、苯基摻雜聚矽酸鹽(phenyl polysilsesquioxane,P-PSSQ)或多孔性凝膠(porous sol-gel)等等，較佳者，介電層110為一具超低介電常數(Ultra low-k,ULK)的材料(例如k＜2.5)。另外，若根據其形成的方式又可分成化學氣相沉積(CVD)、電漿加強化學氣相沈積(plasma enhanced chemical vapor deposition,PECVD)、高密度電漿化學氣相沈積(high density plasma CVD)或旋塗式塗佈法(Spin-on)等方式所製成，但並不以此為限。

第一圖案化遮罩112具有一開口120，用來定義雙鑲嵌結構中溝渠開口的位置，且此開口120的相對位置約略對應於兩導電件102、104之間並部分重疊此兩導電件102、104。其中，第一圖案化遮罩112可為單層遮罩或為多層遮罩(multilayer hardmask)結構，且其可包含金屬遮罩或非金屬遮罩或兩者之組合。在本較佳實施例中，第一圖案化遮罩112係為一多層遮罩，例如可包含一鈦層112a、一氮化鈦層112b以及一氧化物層112c等的多層堆疊結構。而其製作方式例如為先依序全面性形成鈦層112a、氮化鈦層112b以及氧化物層112c以構成一遮罩層，然後再進行一光阻塗佈與微影製程，以於其上形成一圖案化的光阻層(圖未示)，接著進行一蝕刻製程以進行一圖案轉移，以於遮罩層中蝕刻出開口120形成第一圖案化遮罩112。此外，視產品設計與製程需求，第一圖案化遮罩112與介電層110之間另可選擇性形成有一蝕刻停止層114，例如氮氧化矽(SiON)等，用來當作對第一圖案化遮罩112進行圖案轉移時的蝕刻阻障層以保護其下方的介電層110。此外，若在進行第一圖案化遮罩112的顯影後檢驗(ADI)或蝕刻後檢驗(AEI)發生異常時，本較佳實施例可直接進行一重工步驟，且由於介電層110上方設置有蝕刻停止層114，因此介電層110完全不會受到製備第一圖案化遮罩112所需的蝕刻、清潔、去光阻等步驟以及顯影後檢驗(ADI)或蝕刻後檢驗(AEI)發生異常時的重工步驟所影響，而可確保介電層的品質。

隨後如第2圖與第3圖所示，於基底100表面上依序再形成一材料層130以及一第二圖案化遮罩140，並覆蓋於第一圖案化遮罩112、蝕刻停止層114與介電層110之上。其中，材料層130可為含C、H、O的高分子材料，例如旋塗碳材硬遮罩層(Carbon-spin on hardmask,C-SOH)，但並不以此為限。而第二圖案化遮罩140具有一第一開孔180，用來定義雙鑲嵌結構中通孔(via hole)的位置，且此第一開孔180的位置約略位於兩導電件102、104之一，例如導電件104的正上方。

在本較佳實施例中，第二圖案化遮罩140係可為一多層遮罩或一單層遮罩，例如為單一氧化物層。而其製作方式例如為先以化學氣相沉積法形成一矽氧化合物當作遮罩層140a，然後再於其上形成一圖案化的光阻層150，並進行一蝕刻製程以進行一圖案轉移，以於遮罩層140a中蝕刻出第一開孔180，形成第二圖案化遮罩140。且視產品設計與製程需求，第二圖案化遮罩140與材料層130之間另可選擇性形成有一護層160，例如氮化矽(SiN)等，用來當作對第二圖案化遮罩140進行圖案轉移時的蝕刻停止層以保護其下方的材料層130。而圖案化的光阻層150與第二圖案化遮罩140之間另可選擇性形成有一第一底抗反射層(BARC) 170，例如氮氧化矽(SiON)等。

如第4圖與第5圖所示，接著進行一沉積、光阻塗佈與微影製程，於基底100表面上依序形成一第二底抗反射層190以及一圖案化的光阻層200，並覆蓋在第二圖案化遮罩140、護層160與材料層130之上。接著利用圖案化的光阻層200當作遮罩並利用護層160當作蝕刻停止層，來進行另一蝕刻製程以進行另一圖案轉移，以於第二圖案化遮罩140中蝕刻形成第二開孔220，用來定義雙鑲嵌結構中另一通孔的位置，且此第二開孔120的位置約略位於兩導電件102、104之另一者，例如導電件102的正上方。

值得注意的是，第二開孔220與第一開孔180不重疊並具有一特定間距，且此特定間距小於形成第一圖案化光阻層150之微影製程的最小間距解析度。而且本較佳實施例可適當調整光阻層150、光阻層200、第一底抗反射層170與第二底抗反射層190的厚度，使得其在形成第一開孔180與第二開孔220之各自的蝕刻製程時，便同時消耗殆盡；當然亦可再結合清洗製程，以完全去除殘留的光阻層150與第一底抗反射層170、光阻層200與第二底抗反射層190。此外，如果在進行第2圖與第5圖所述的步驟並於相應之顯影後檢驗(ADI)或蝕刻後檢驗(AEI)發生異常時，本較佳實施例可隨時進行所需進行的重工步驟，且由於介電層110上方設置有蝕刻停止層114、材料層130與護層160，因此介電層110完全不會受到第2圖與第5圖所述的蝕刻、清潔、去光阻等步驟以及顯影後檢驗(ADI)或蝕刻後檢驗(AEI)發生異常時的重工步驟所影響而發生介電常數劣化(k value degradation)或關鍵尺寸變異等問題，進而可確保金屬層間介電層與雙鑲嵌圖案的品質。

在完成顯影後檢驗(ADI)步驟確認第一開孔180與第二開孔220的佈局圖案無誤之後，接著如第6圖所示，利用第二圖案化遮罩140當作蝕刻遮罩來蝕刻護層160，以將第二圖案化遮罩140中第一開孔180與第二開孔220的圖案轉移至護層160中。

之後如第7圖所示，利用第二圖案化遮罩140以及護層160當作蝕刻遮罩來部分蝕刻材料層130、蝕刻停止層114與介電層110，以將第一開孔180與第二開孔220的圖案繼續向下轉移至材料層130、蝕刻停止層114以及介電層110中，並於介電層110中相對應形成第一通孔180a與第二通孔220a。同樣地，本較佳實施例可適當調整第二圖案化遮罩140與護層160的厚度以及蝕刻參數，使得其在形成第一通孔180a與第二通孔220a的蝕刻製程時，便同時消耗殆盡；當然亦可再結合清洗製程，以完全去除殘餘的第二圖案化遮罩140與護層160。然後第8圖所示，進行一剝除製程，例如可通入含有二氧化碳、一氧化碳或氫氣等之氣體，完全去除剩餘的材料層130，以曝露具有開口120圖案的第一圖案化遮罩112、具有第一通孔180a與第二通孔220a圖案的蝕刻停止層114。

最後如第9圖所示，利用第一圖案化遮罩112以及蝕刻停止層114當作蝕刻遮罩來蝕刻介電層110與蓋層108，以將開口120的圖案繼續向下轉移至介電層110中，並同時將第一通孔180a與第二通孔220a的圖案繼續向下轉移至介電層110與蓋層108中，而分別曝露導電件104與102，完成雙鑲嵌圖案250的製程。

值得注意的是，本較佳實施例之第一圖案化遮罩112係為一多層堆疊遮罩，其包含鈦層112a以及氮化鈦層112b等蝕刻速率不同於介電層110、蓋層108以及蝕刻停止層114的金屬遮罩材質，而相對具有較高的蝕刻選擇比。因此在完成雙鑲嵌圖案250的製程時，第一圖案化遮罩112的氧化物層112c會消耗殆盡，而基底100上僅會留存鈦層112a及氮化鈦層112b。

接續再於雙鑲嵌圖案250中填滿導電材料，使其電連接於導電件104與102，形成雙鑲嵌結構。例如先利用化學氣相沈積(CVD)或物理氣相沈積(PVD)或電鍍製程依序形成一阻障層260及一晶種層(圖未示)，然後再電鍍形成一銅金屬層280。其中，阻障層可由鉭(Ta)、氮化鉭(tantalum,TaN)、鈦(Ti)、或氮化鈦(TiN)等不同組合所組成之複合式擴散阻障層，具有雙層或三層式疊層結構，用以防止銅金屬層280之銅離子向外遷移(migration)而擴散出介電層110中。最後再進行一平坦化製程，去除雙鑲嵌圖案250之外的導電材料，並同時移除殘存鈦層112a及氮化鈦層112b，直至蝕刻停止層114或介電層110的頂面，如第10圖所示。此皆為習知相關技藝者與通常知識者所熟知，故在此不多加贅述。

上述之較佳實施例主要是以部分通孔優先(partial-via-first)製程，但本發明亦可整合於溝渠優先(trench-first)製程、通孔優先(via-first)製程、以及自行對準(self-aligned)製程等雙鑲嵌製程中。

綜上所述，本較佳實施例可隨時進行所需進行的重工步驟，且由於預定形成雙鑲嵌圖案的介電層上方設置有蝕刻停止層、材料層與護層等，因此介電層完全不會受到第1圖與第5圖所述的蝕刻、清潔、去光阻等步驟以及顯影後檢驗(ADI)或蝕刻後檢驗(AEI)發生異常時的重工步驟所影響而發生介電常數劣化或關鍵尺寸變異等問題，進而可於第一圖案化遮罩及第二圖案化遮罩及護層中分別形成品質良好的開口、第一開孔與第二開孔的佈局圖案。最後再伴隨後續的蝕刻製程一齊轉移至介電層中，故能有效避免發生介電常數劣化(k value degradation)或關鍵尺寸變異(CD variation)等問題，大幅提高金屬層間介電層與雙鑲嵌圖案的品質與製程良率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102、104．．．導電件

106．．．絕緣材料層

108．．．蓋層

110．．．介電層

112．．．第一圖案化遮罩

112a．．．鈦層

112b．．．氮化鈦層

112c．．．氧化物層

114．．．蝕刻停止層

120．．．開口

130．．．材料層

140．．．第二圖案化遮罩

140a．．．遮罩層

150、200．．．光阻層

160．．．護層

170．．．第一底抗反射層

180．．．第一開孔

190．．．第二底抗反射層

220．．．第二開孔

180a．．．第一通孔

220a．．．第二通孔

250．．．雙鑲嵌圖案

260．．．阻障層

280．．．銅金屬層

第1圖至第10圖為本發明之雙鑲嵌製程的示意圖。

100．．．基底

102、104．．．導電件

106．．．絕緣材料層

108．．．蓋層

110．．．介電層

112．．．第一圖案化遮罩

112a．．．鈦層

112b．．．氮化鈦層

112c．．．氧化物層

114．．．蝕刻停止層

130．．．材料層

140．．．第二圖案化遮罩

160．．．護層

180．．．第一開孔

220．．．第二開孔

Claims (18)

1. 一種雙鑲嵌製程，該雙鑲嵌製程至少包含：形成一介電層於一基底上；形成一第一圖案化遮罩於該介電層上，該第一圖案化遮罩具有一開口；形成一材料層於該介電層上並覆蓋該第一圖案化遮罩；形成一遮罩層於該材料層上，以及形成一第一圖案化光阻層於該遮罩層上，並蝕刻該遮罩層以形成一第二圖案化遮罩於該材料層上，該第二圖案化遮罩具有一第一開孔；在該第一開孔形成後，於該第二圖案化遮罩中形成一第二開孔，且該第二開孔與該第一開孔具有一間距，其中該間距小於形成該第一圖案化光阻層的最小間距解析度，且該間距與該開口部分重疊；以及利用該第二圖案化遮罩當作蝕刻遮罩，以經由該第一開孔與該第二開孔移除部份之該材料層與部份之該介電層。
2. 如申請專利範圍第1項所述之雙鑲嵌製程，其中該介電層之介電常數值(k)小於2.5。
3. 如申請專利範圍第1項所述之雙鑲嵌製程，其中該基底中具有至少一導電件以及一用以電性隔離該導電件之絕緣材料，且該介電層與該基底之間另包含有一蓋層，覆蓋該導電件。
4. 如申請專利範圍第1項所述之雙鑲嵌製程，其中該介電層與該基底之間另包含有一層間介電層，該層間介電層中具有至少一導電件，且該介電層與該層間介電層之間另包含有一蓋層，覆蓋該導電件。
5. 如申請專利範圍第1項所述之雙鑲嵌製程，其中該第一圖案化遮罩包含金屬遮罩。
6. 如申請專利範圍第1項所述之雙鑲嵌製程，其中該第一圖案化遮罩包含多層遮罩(multiplayer hard mask)。
7. 如申請專利範圍第6項所述之雙鑲嵌製程，其中該第一圖案化遮罩包含一鈦層、一氮化鈦層以及一氧化物層。
8. 如申請專利範圍第1項所述之雙鑲嵌製程，其中形成該第二圖案化遮罩的方法包含：利用該第一圖案化光阻層為蝕刻罩幕，以於該遮罩層中蝕刻出該第一開孔，形成該第二圖案化遮罩；以及去除該第一圖案化光阻層。
9. 如申請專利範圍第8項所述之雙鑲嵌製程，其中於該第二圖案化遮罩中形成該第二開孔的方法包含： 形成一第二圖案化光阻層於該第二圖案化遮罩上；以該第二圖案化光阻層為蝕刻罩幕於該第二圖案化遮罩中蝕刻出該第二開孔；以及去除該第二圖案化光阻層。
10. 如申請專利範圍第9項所述之雙鑲嵌製程，其中該第二圖案化遮罩與該介電層之間另包含有一護層，用以於形成該第一開孔與該第二開孔時保護該材料層的完整性。
11. 如申請專利範圍第10項所述之雙鑲嵌製程，另包含一利用該第二圖案化遮罩為蝕刻罩幕的蝕刻步驟，以於該護層中蝕刻出該第一開孔與該第二開孔。
12. 如申請專利範圍第8項所述之雙鑲嵌製程，其中該第一圖案化光阻層與該第二圖案化遮罩之間另包含有一第一底抗反射層。
13. 如申請專利範圍第9項所述之雙鑲嵌製程，其中該第二圖案化光阻層與該第二圖案化遮罩之間另包含有一第二底抗反射層。
14. 如申請專利範圍第1項所述之雙鑲嵌製程，其中在經由該第二開孔與該第一開孔移除部份之該材料層與部份之該 介電層之後，該雙鑲嵌製程另包含一完全移除該材料層的步驟。
15. 如申請專利範圍第14項所述之雙鑲嵌製程，其中在完全移除該材料層之後，該雙鑲嵌製程另包含一利用該第一圖案遮罩為蝕刻罩幕的蝕刻步驟，以於該介電層中形成一雙鑲嵌圖案。
16. 如申請專利範圍第15項所述之雙鑲嵌製程，其中在形成該雙鑲嵌圖案之後，該雙鑲嵌製程另包含一形成一金屬層於該雙鑲嵌圖案中的步驟。
17. 如申請專利範圍第16項所述之雙鑲嵌製程，其中該金屬層包含銅。
18. 如申請專利範圍第1項所述之雙鑲嵌製程，其中該開口包含一溝渠開口，且該第一開孔與該第二開孔之至少一者包含一通孔。