KR100678008B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

반도체 소자의 고집적화에 따라 콘택홀 또는 비아홀의 CD를 작게 조절 가능한 본 발명의 반도체 소자의 금속 배선 형성 방법은 하나 이상의 접속부를 갖는 반도체 소자가 형성된 반도체 기판의 상부에 층간 절연막을 증착하는 단계와, 층간 절연막의 상부에 콘택홀을 정의하기 위한 콘택 패턴을 형성하는 단계와, 콘택 패턴에 맞추어서 층간 절연막을 슬로프지게 식각하여 트렌치를 형성하는 단계와, 콘택 패턴 및 트렌치를 식각 마스크로 하여 트렌치의 바닥면에 정렬되게 층간 절연막을 식각하여 콘택홀을 형성한 후에 콘택 패턴을 제거하는 단계와, 콘택홀에 금속 장벽층을 형성하고, 콘택홀이 완전히 매립되도록 금속층을 증착하는 단계 및 트렌치가 완전히 제거되게 금속층 및 층간 절연막을 제거하여 금속 배선을 형성하는 단계를 포함한다.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FABRICATING METAL LINE OF SEMICONDUCTOR}
도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 금속 배선을 형성하는 방법을 순차적으로 나타내는 공정 단면도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 과정을 순차적으로 도시한 공정도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 101 : 반도체 소자
102 : 층간 절연막 102a : 트렌치
103 : 포토레지스트 패턴 104 : 콘택홀
105 : 장벽 금속막 106 : 금속층
107 : 금속 배선
본 발명은 반도체 소자를 제조 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 반도체 기판 내에 형성되어 있는 회로를 결선해서 그것들의 전 기적 특성을 외부에 꺼내기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 반도체 기판 상에 1층만의 배선에서는 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 반도체 기판 내 소자의 레이아웃에도 큰 제약이 가해진다.
이것에 반해서 금속 배선을 다층화하면 아주 효율이 높은 설계가 가능하다. 즉, 반도체 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 반도체 소자가 레이아웃 되기 때문에 집적도 및 밀도가 향상되어 반도체 칩 사이즈가 축소된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고할 수 있게 된다.
최근, 반도체 집적회로의 고집적화, 고성능화에 따라서 새로운 미세 가공 기술이 개발되고 있다. 화학기계연마법도 그 일예이고, LSI 제조공정, 특히 다층배선 형성공정에서의 층간 절연막의 평탄화, 금속플러그 형성, 매립배선형성에 있어서 빈번하게 이용되는 기술이다. 이 기술은, 예컨대 미국특허 제4,944,836호 공보에 개시되어 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 금속 배선 형성 방법을 설명한다. 도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 금속 배선을 형성하는 방법을 순차적으로 나타내는 공정 단면도로서, 여기에서는 금속 배선을 수직으로 연결하는 콘택홀의 제조 공정에 대해 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(1) 상부 전면에 층간 절연막(3)을 증착하고, 화학 기계적 연마(chemical mechanical polishing, CMP)에 의해 평탄화한다. 이때, 반도체 기판(1)에는 STI(shallow trench isolation) 방법이나 LOCOS(local oxidation of silicon) 방법 등에 의한 필드 산화막과 반도체 소자가 형성될 활성 영역(active area)을 정의되어 있으며, 정의된 반도체 기판(1)의 활성영역에는 반도체 소자 제조 공정에 따라 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함하는 반도체 소자(2)가 형성되어 있다.
여기서, 반도체 기판(1) 상부에 증착되는 층간 절연막(3)으로는 PMD(pre-metal dielectric)막 또는 IMD(inter-metal dielectric)막이 있다.
도 1b에 도시된 바와 같이, 층간 절연막(3) 상부에 콘택(contact) 패턴(4)을 형성하고, 콘택 패턴(4)에 맞추어 반도체 기판(1)의 상부 드러나도록 층간 절연막(3)을 식각하여 콘택홀을 형성한다.
이후 도 1c에 도시된 바와 같이, 콘택홀이 형성된 층간 절연막(3) 상부에 장벽 금속막(5)으로서 Ti막(5a) 및 TiN막(5b)을 적층해서 형성한다. 이때, 장벽 금속막(5)은 물리적기상증착(Physical Vapor Deposition : 이하 PVD라 함) 공정 또는 화학적기상증착(Chemical Vapor Deposition : 이하 CVD라 함) 공정으로 형성될 수 있으나 대개 PVD인 스퍼터링(sputtering) 방식으로 형성된다.
도 1d에 도시된 바와 같이, 콘택홀이 형성된 반도체 기판(1) 상부 전면에 화학 기상 증착(chemical vapor deposition)으로 텅스텐 박막을 증착하여 콘택홀을 매립하고, 이를 화학 기계적 연마하여 텅스텐 플러그를 형성함으로써 반도체 소자(2)의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택(6)을 형성한다.
상기와 같은 종래의 콘택 형성 공정에서 콘택홀의 사이즈는 전반적으로 콘택 패턴 사이즈에 의해서 결정된다.
특히, 최근 반도체 소자의 고집적화에 따라 반도체 소자의 CD(Critical Dimension)가 작아지고, 이에 따라 작은 사이즈를 갖는 콘택홀이 필요하다.
그러나, 콘택홀이 작은 사이즈를 갖을수록 홀 식각 공정이 어려우며, 플러그 형성을 위한 텅스텐 증착시 홀 내부에 보이드(void)가 발생되어 금속 배선층의 전기적 특성을 저하시키게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 고집적화에 따른 작은 사이즈를 갖는 홀을 형성하기 위한 반도체 소자의 금속 배선 형성 방법이 제공된다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 하나 이상의 접속부를 갖는 반도체 소자가 형성된 반도체 기판의 상부에 층간 절연막을 증착하는 단계; 상기 층간 절연막의 상부에 콘택홀을 정의하기 위한 콘택 패턴을 형성하는 단계; 상기 콘택 패턴에 맞추어서 상기 층간 절연막을 슬로프지게 식각하여 트렌치를 형성하는 단계; 상기 콘택 패턴 및 트렌치를 식각 마스크로 하여 상기 트렌치의 바닥면에 정렬되게 상기 층간 절연막을 식각하여 콘택홀을 형성한 후에 상기 콘택 패턴을 제거하는 단계; 상기 콘택홀에 금속 장벽층을 형성하고, 상기 콘택홀이 완전히 매립되도록 금속층을 증착하는 단계; 및 상기 트렌치가 완전히 제거되도록 상기 금속층 및 층간 절연막을 제거하여 금속 배선을 형성하는 단계를 포함한다.
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 과정을 순차적으로 도시한 공정도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상부 전면에 층간 절연막(102)을 증착하고, 화학 기계적 연마(chemical mechanical polishing, CMP)에 의해 평탄화한 후에 층간 절연막(102) 상부에 감광막을 도포하여 노광 및 현상 공정을 통해 콘택(contact) 패턴(103)을 형성한다. 이때, 반도체 기판(100)에는 반도체 소자가 형성될 활성 영역(active area)을 정의되어 있으며, 정의된 반도체 기판(100)의 활성영역에는 반도체 소자 제조 공정에 따라 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함하는 반도체 소자(102)가 형성되어 있다.
여기서, 층간 절연막(102)으로는 PMD(pre-metal dielectric)막 또는 IMD(inter-metal dielectric)막이 있으며, 층간 절연막(102)의 두께는 종래의 층간 절연막보다 좀더 높은 두께를 갖는다.
이후, 도 2b에 도시된 바와 같이, 콘택 패턴(103)에 맞추어서 층간 절연막(102) 상부 일부를 경사지게 식각함으로서 층간 절연막(102)을 패터닝하여 그 내부에 트렌치(102a)를 형성한다. 트렌치(102a)는 후술되는 콘택홀 형성 공정 에서 마스크로 이용된다.
도 2c에 도시된 바와 같이, 상기 패터닝된 층간 절연막(102 )을 이방성(anisotropic) 식각하여 콘택홀(104)을 형성한 후에 콘택 패턴(103)을 제거한다. 이방성 식각 공정 시에 패터닝된 층간 절연막(102 )에 형성된 트렌치(102a)와 콘택 패턴(103)을 식각 마스크로 하여 트렌치(102a)의 바닥면에 정렬되게 층간 절연막(102 )을 식각함으로서, 종래 콘택홀의 사이즈보다 작은 사이즈를 갖는 콘택홀(104)을 형성한다.
이후 도 2d에 도시된 바와 같이, 콘택홀(104)이 형성된 층간 절연막(102 ) 상부에 장벽 금속막(105)을 형성한 후, 콘택홀(104)이 형성된 반도체 기판(100) 상부 전면에 화학 기상 증착(chemical vapor deposition)으로 금속층(106)을 증착하여 콘택홀(104)을 매립한다. 이때 장벽 금속막(105)은 물리적기상증착(Physical Vapor Deposition : 이하 PVD라 함) 공정 또는 화학적기상증착(Chemical Vapor Deposition : 이하 CVD라 함) 공정으로 형성될 수 있으나 대개 PVD인 스퍼터링(sputtering) 방식으로 형성된다.
도 2e에 도시된 바와 같이, 상기 결과물을 화학 기계적 연마하여 플러그를 형성하는데, 화학 기계적 연마 공정을 진행할 때 금속층(106) 뿐만 아니라 트렌치(102a)가 완전히 제거되도록 폴리싱(polishing)한다. 이러한 CMP 공정을 통해 반도체 소자(101)와 금속 배선을 전기적으로 접속하기 위한 금속 배선(107)을 형성한다.
이상 설명한 바와 같이, 본 발명은 콘택홀을 형성하기 위해 층간 절연막을 식각할 때 먼저 일정 두께 만큼 슬로프지게 식각하여 트렌치를 형성한 후 트렌치의 바닥면에 정렬되게 층간 절연막을 이방성 식각함으로서, 콘택홀 또는 비아홀의 CD를 작게 조절할 수 있다.

Claims (4)

  1. 하나 이상의 접속부를 갖는 반도체 소자가 형성된 반도체 기판의 상부에 층간 절연막을 증착하는 단계;
    상기 층간 절연막의 상부에 콘택홀을 정의하기 위한 콘택 패턴을 형성하는 단계;
    상기 콘택 패턴에 맞추어서 상기 층간 절연막을 슬로프지게 식각하여 트렌치를 형성하는 단계;
    상기 콘택 패턴 및 트렌치를 식각 마스크로 하여 상기 트렌치의 바닥면에 정렬되게 상기 층간 절연막을 식각하여 콘택홀을 형성한 후에 상기 콘택 패턴을 제거하는 단계;
    상기 콘택홀에 금속 장벽층을 형성하고, 상기 콘택홀이 완전히 매립되도록 금속층을 증착하는 단계; 및
    상기 트렌치가 완전히 제거되도록 상기 금속층 및 층간 절연막을 제거하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1항에 있어서,
    상기 층간 절연막은,
    PMD막 또는 IMD막인 반도체 소자의 금속 배선 형성 방법.
  3. 제 1항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    이방성 식각 공정을 이용한 반도체 소자의 금속 배선 형성 방법.
  4. 제 1항에 있어서,
    상기 금속층 및 층간 절연막을 제거하는 단계는,
    씨엠피(CMP) 공정을 이용한 반도체 소자의 금속 배선 형성 방법.
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* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189955A (ja) * 1996-12-25 1998-07-21 Nec Corp 半導体装置およびその製造方法
KR20010031802A (ko) * 1997-11-05 2001-04-16 히가시 데쓰로 반도체 장치의 배선 구조, 전극 및 이들을 형성하는 방법

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