TWI654759B - 半導體裝置、其製造方法及電子裝置 - Google Patents

半導體裝置、其製造方法及電子裝置

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方堂涼太
栃林克明
森若智昭
西田治朗
宮入秀和
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Abstract

提供一種微型化和高密度化的半導體裝置。一種半導體裝置，包括：第一層；第一層上的第二層；第二層上的第三層；以及第三層上的第四層，其中，第一層具有第一電晶體，第二層具有第一絕緣膜和第一導電膜，第一導電膜具有藉由設置在第一絕緣膜中的開口部使第一電晶體與第二電晶體電連接的功能，第三層具有第二絕緣膜和第二導電膜，第二導電膜具有藉由設置在第二絕緣膜中的開口部使第一電晶體、第二電晶體與第一導電膜電連接的功能，第四層具有第二電晶體，第一電晶體的通道形成區域具有單晶半導體，第二電晶體的通道形成區域具有氧化物半導體，第二導電膜的底面的寬度為5nm以下。

Description

半導體裝置、其製造方法及電子裝置
本發明的一個實施方式係關於一種包含場效應電晶體的半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。由此，更具體地，作為本說明書所公開的本發明的一個實施方式的技術領域的一個例子，例如半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、它們的驅動方法或它們的製造方法。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等半導體元件之外，半導體電路、算術裝置、記憶體裝置為半導體裝置的一個實施方式。另外，攝像裝置、顯示裝 置、液晶顯示裝置、發光裝置、電光裝置、發電裝置(包括薄膜太陽能電池、有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
使用半導體材料構成電晶體的技術受到關注。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等電子裝置。作為可以用於電晶體的半導體材料，矽類半導體材料被廣泛地周知，而作為其他材料，氧化物半導體受到關注。
例如，公開了作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物半導體來製造電晶體的技術(參照專利文獻1及專利文獻2)。
近年來，隨著電子裝置的高功能化、小型化或輕量化，對高密度地集成有被微型化的電晶體等半導體元件的積體電路的要求提高。例如，公開了Tri-Gate(三閘極)電晶體和具有COB(capacitor-over-bitline：位元線上之電容器)結構的MIM電容器(非專利文獻1)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[非專利文獻1]R. Brain et al., ”A 22nm High Performance Embedded DRAM SoC Technology Featuring Tri-gate Transistors and MIMCAP COB”, 2013 SYMPOSIUM ON VLSI TECHNOLOGY 2-1
本發明的一個實施方式的目的之一是提供一種適合於微型化和高密度化的半導體裝置。另外，本發明的一個實施方式的目的之一是使半導體裝置具有良好的電特性。
此外，本發明的一個實施方式的目的之一是提供一種寫入速度快的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種讀出速度快的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種耗電量小的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種具有新穎結構的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不一定必須要實現所有上述目的。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述目的以外的目的，可以從說明書、圖式以及申請專利範圍等的記載中獲得上述目的以外的目的。
(1)本發明的一個實施方式是一種半導體裝置，包括：第一層；第一層上的第二層；第二層上的第三層；以及第三層上的第四層，其中，第一層包含第一電晶 體，第二層包含第一絕緣膜和第一導電膜，第一導電膜具有藉由設置在第一絕緣膜中的開口部使第一電晶體與第二電晶體電連接的功能，第三層包含第二絕緣膜和第二導電膜，第二導電膜具有藉由設置在第二絕緣膜中的開口部使第一電晶體、第二電晶體與第一導電膜電連接的功能，第四層包含第二電晶體，第一電晶體的通道形成區域包含單晶半導體，第二電晶體的通道形成區域包含氧化物半導體，並且，第二導電膜的底面的寬度為5nm以下。
(2)另外，本發明的一個實施方式是一種半導體裝置，包括：第一層；第一層上的第二層；第二層上的第三層；以及第三層上的第四層，其中，第一層包含第一電晶體，第二層包含第一絕緣膜和第一導電膜，第一導電膜具有藉由設置在第一絕緣膜中的開口部使第一電晶體與第二電晶體電連接的功能，第三層包含第二絕緣膜和第二導電膜，第二導電膜具有藉由設置在第二絕緣膜中的開口部使第一電晶體、第二電晶體與第一導電膜電連接的功能，第四層包含第二電晶體，第一電晶體的通道形成區域包含單晶半導體，第二電晶體的通道形成區域包含氧化物半導體，第二導電膜的底面的寬度為5nm以下，並且，當以具有第一至第四等腰三角形、正方形且各第一至第四等腰三角形的頂角為120°以下的倒四角錐的頂點為第一電晶體的閘極電極的頂面的中心時，氧化物半導體的底面容納於正方形的區域。
(3)此外，本發明的一個實施方式是一種半 導體裝置，包括：第一層；第一層上的第二層；第二層上的第三層；以及第三層上的第四層，其中，第一層包含第一電晶體，第二層包含第一絕緣膜和第一導電膜，第一導電膜具有藉由設置在第一絕緣膜中的開口部使第一電晶體與第二電晶體電連接的功能，第三層包含第二絕緣膜和第二導電膜，第二導電膜具有藉由設置在第二絕緣膜中的開口部使第一電晶體、第二電晶體與第一導電膜電連接的功能，第四層包含第二電晶體，第一電晶體的通道形成區域包含單晶半導體，第二電晶體的通道形成區域包含氧化物半導體，第二導電膜的底面的寬度為5nm以下，並且，當以具有圓形的倒圓錐體的頂點為第一電晶體的閘極電極的頂面的中心時，氧化物半導體的底面容納於圓形的區域，穿過頂點和圓形的中心的倒圓錐體的剖面具有頂角為120°以下的等腰三角形。
(4)另外，本發明的一個實施方式是一種根據(2)或(3)所述的半導體裝置，其中第一電晶體的閘極電極的頂面的中心與第二電晶體的閘極電極的頂面的中心重疊，並且第一電晶體的閘極電極的頂面的中心與氧化物半導體的頂面的中心重疊。
(5)此外，本發明的一個實施方式是一種根據(1)至(4)中任一個所述的半導體裝置，其中第二電晶體的氧化物半導體具有包含第一氧化物半導體膜、第二氧化物半導體膜、位於第一氧化物半導體膜與第二氧化物半導體膜之間的第三氧化物半導體膜的疊層結構，並且第 三氧化物半導體膜的電子親和力大於第一氧化物半導體膜的電子親和力及第二氧化物半導體膜的電子親和力。
(6)另外，本發明的一個實施方式是一種根據(1)至(5)中任一個所述的半導體裝置，還包括位於第一電晶體與第二電晶體之間的電容元件。
(7)此外，本發明的一個實施方式是一種包括根據(1)至(6)中任一個所述的半導體裝置、顯示裝置、麥克風、揚聲器、操作鍵、觸控面板或天線的電子裝置。
(8)另外，本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：形成作為通道包含單晶半導體的第一電晶體；在第一電晶體上形成第一絕緣膜；在第一絕緣膜上形成氧化物半導體膜；在氧化物半導體膜上形成第一導電膜；在第一導電膜上形成第二絕緣膜；在第二絕緣膜上形成光阻遮罩；以光阻遮罩為遮罩對所述第二絕緣膜進行處理；以受處理的第二絕緣膜為遮罩對第一導電膜進行處理；以受處理的第一導電膜為遮罩對氧化物半導體膜及第一絕緣膜進行處理而在第一絕緣膜、氧化物半導體膜和第一導電膜中形成開口部；形成填埋開口部的第二導電膜；對受處理的第一導電膜進行處理形成一對電極；在受處理的氧化物半導體膜、所述一對電極上形成第三絕緣膜；以及在第三絕緣膜上形成電極。
(9)另外，本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：形成作為通道包含 單晶半導體的第一電晶體；在第一電晶體上形成第一絕緣膜；在第一絕緣膜上形成氧化物半導體膜；在氧化物半導體膜上形成第一導電膜；在第一導電膜上形成第二絕緣膜；在第二絕緣膜上形成有機樹脂膜；在有機樹脂膜上形成光阻遮罩；以光阻遮罩為遮罩對所述第二絕緣膜進行處理；以受處理的第二絕緣膜為遮罩對所述第一導電膜進行處理；以受處理的第一導電膜為遮罩對所述氧化物半導體膜及所述第一絕緣膜進行處理而在所述第一絕緣膜、所述氧化物半導體膜和所述第一導電膜中形成開口部；形成填埋開口部的第二導電膜；對受處理的第一導電膜進行處理形成一對電極；在受處理的氧化物半導體膜、所述一對電極上形成第三絕緣膜；以及在第三絕緣膜上形成電極。
根據本發明的一個實施方式，可以提供一種適合於微型化和高密度化的半導體裝置。
另外，可以使半導體裝置具有良好的電特性。此外，可以提供一種寫入速度快的半導體裝置。另外，可以提供一種讀出速度快的半導體裝置。此外，可以提供一種耗電量小的半導體裝置。另外，可以提供一種可靠性高的半導體裝置。此外，可以提供一種具有新穎結構的半導體裝置等。注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不一定必須要具有所有上述效果。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中獲得上述效果以外 的效果。
100‧‧‧電晶體
101a‧‧‧氧化物半導體膜
101b‧‧‧氧化物半導體膜
101c‧‧‧氧化物半導體膜
102a‧‧‧氧化物半導體膜
102b‧‧‧氧化物半導體膜
103‧‧‧導電膜
103a‧‧‧電極
103a1‧‧‧導電膜
103a2‧‧‧島狀導電膜
103b‧‧‧電極
103c‧‧‧電極
104‧‧‧閘極絕緣膜
105‧‧‧閘極電極
106‧‧‧絕緣膜
106a‧‧‧絕緣膜
107‧‧‧絕緣膜
108‧‧‧絕緣膜
109a‧‧‧低電阻區域
109b‧‧‧低電阻區域
110‧‧‧電晶體
111‧‧‧半導體基板
112‧‧‧半導體膜
113a‧‧‧低電阻層
113b‧‧‧低電阻層
114‧‧‧閘極絕緣膜
115‧‧‧閘極電極
115a‧‧‧閘極電極
115b‧‧‧閘極電極
120‧‧‧障壁膜
121‧‧‧絕緣膜
122‧‧‧絕緣膜
123‧‧‧絕緣膜
124‧‧‧絕緣膜
125‧‧‧絕緣膜
126‧‧‧絕緣膜
127‧‧‧絕緣膜
128‧‧‧絕緣膜
130‧‧‧電容元件
131a‧‧‧氧化物半導體膜
131b‧‧‧氧化物半導體膜
136‧‧‧電極
137‧‧‧絕緣膜
138‧‧‧電極
140a‧‧‧有機樹脂膜
140b‧‧‧有機樹脂膜
141‧‧‧光阻遮罩
141a‧‧‧光阻遮罩
146a‧‧‧氧化物半導體膜
146b‧‧‧氧化物半導體膜
147a‧‧‧層
147b‧‧‧層
160‧‧‧電晶體
161‧‧‧插塞
162‧‧‧插塞
163‧‧‧插塞
164‧‧‧插塞
165‧‧‧插塞
166‧‧‧插塞
167‧‧‧插塞
168‧‧‧插塞
169‧‧‧插塞
170‧‧‧插塞
171‧‧‧插塞
172‧‧‧插塞
173‧‧‧電極
174‧‧‧電極
175‧‧‧電極
180‧‧‧佈線
181‧‧‧佈線
201‧‧‧鎢膜
202‧‧‧氧化矽膜
203‧‧‧氧化鋁膜
204‧‧‧氧氮化矽膜
205‧‧‧氧化物半導體膜
206‧‧‧氧化物半導體膜
207a‧‧‧鎢膜
207b‧‧‧鎢膜
208a‧‧‧氮化鈦膜
208b‧‧‧鎢膜
211‧‧‧鎢膜
212‧‧‧氧化矽膜
213‧‧‧氧化鋁膜
214‧‧‧氧氮化矽膜
215‧‧‧氧化物半導體膜
216‧‧‧氧化物半導體膜
217a‧‧‧鎢膜
217b‧‧‧鎢膜
218a‧‧‧氮化鈦膜
218b‧‧‧鎢膜
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧汲極電極
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧開關電晶體
722‧‧‧驅動電晶體
723‧‧‧電容元件
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共同電極
800‧‧‧RFID標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧恆壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RFID
5100‧‧‧顆粒
5100a‧‧‧顆粒
5100b‧‧‧顆粒
5101‧‧‧離子
5102‧‧‧氧化鋅層
5103‧‧‧粒子
5105a‧‧‧顆粒
5105a1‧‧‧區域
5105a2‧‧‧顆粒
5105b‧‧‧顆粒
5105c‧‧‧顆粒
5105d‧‧‧顆粒
5105d1‧‧‧區域
5105e‧‧‧顆粒
5120‧‧‧基板
5130‧‧‧靶材
5161‧‧‧區域
在圖式中：圖1A和圖1B是根據實施方式的半導體裝置的俯視圖及剖面圖；圖2A至圖2C是說明根據實施方式的半導體裝置所佔的面積的圖；圖3是顯示蝕刻裝置的一個例子的示意圖；圖4是根據實施方式的半導體裝置的結構例；圖5A和圖5B是說明根據實施方式的能帶結構的圖；圖6A至圖6C是根據實施方式的半導體裝置的結構例；圖7A至圖7C是根據實施方式的半導體裝置的結構例；圖8A和圖8B是根據實施方式的半導體裝置的結構例；圖9A和圖9B是根據實施方式的半導體裝置的結構例；圖10A和圖10B是根據實施方式的半導體裝置的結構例；圖11A至圖11D是說明根據實施方式的半導體裝置 的製造方法例的圖；圖12A至圖12C是說明根據實施方式的半導體裝置的製造方法例的圖；圖13A和圖13B是說明根據實施方式的半導體裝置的製造方法例的圖；圖14A和圖14B是說明根據實施方式的半導體裝置的製造方法例的圖；圖15A和圖15B是說明根據實施方式的半導體裝置的製造方法例的圖；圖16A和圖16B是說明根據實施方式的半導體裝置的製造方法例的圖；圖17是根據實施方式的半導體裝置的結構例；圖18是根據實施方式的半導體裝置的結構例；圖19是根據實施方式的半導體裝置的結構例；圖20A和圖20B是根據實施方式的半導體裝置的結構例；圖21A至圖21D是根據實施方式的電路圖；圖22是說明圖21A至圖21D的電路圖的剖面示意圖的一個例子的圖；圖23是說明圖21A至圖21D的電路圖的剖面示意圖的一個例子的圖；圖24是根據實施方式的RFID標籤的結構例；圖25是根據實施方式的CPU的結構例；圖26是根據實施方式的記憶元件的電路圖； 圖27A至圖27C是根據實施方式的顯示裝置的俯視圖及電路圖；圖28A至圖28F是根據實施方式的電子裝置；圖29A至圖29F是根據實施方式的RFID的使用例；圖30是實施例樣本的剖面STEM照片；圖31是比較例樣本的剖面STEM照片；圖32是半導體裝置的剖面STEM照片；圖33A至圖33D是CAAC-OS的剖面的Cs校正高解析度TEM影像及CAAC-OS的剖面示意圖；圖34A至圖34D是CAAC-OS的平面的Cs校正高解析度TEM影像；圖35A至圖35C是說明藉由XRD的CAAC-OS及單晶氧化物半導體的結構分析的圖；圖36A和圖36B是顯示CAAC-OS的電子繞射圖案的圖；圖37是顯示藉由電子照射的In-Ga-Zn氧化物的結晶部的變化的圖；圖38A和圖38B是說明CAAC-OS及nc-OS的成膜模型的示意圖；圖39A至圖39C是說明InGaZnO4的結晶及顆粒的圖；圖40A至圖40D是說明CAAC-OS的成膜模型的示意圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於下面說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
在以下說明的發明的結構中，在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。另外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
注意，在本說明書所說明的各個圖式中，有時為了明確起見，誇大表示各組件的大小、層的厚度、區域。因此，本發明並不一定限定於該尺度。
在本說明書等中使用的“第一”、“第二”等序數詞是為了避免組件的混淆而附記的，而不是為了在數目方面上進行限定的。
電晶體是半導體元件的一種，可以進行電流或電壓的放大、控制導通或非導通的切換操作等。本說明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor：絕緣閘場效電晶體)和薄膜電晶體(TFT：Thin Film Transistor)。
另外，在本說明書中，也可以使用“電極”代 替“插塞”。尤其是，在很多情況下，將用來使上下的佈線電連接而在開口部中埋入導電膜的部分稱為“插塞”。
另外，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣膜”。
在本說明書中，“平行”是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此也包括該角度為-5°以上且5°以下的狀態。此外，“大致平行”是指在-30°以上且30°以下的角度的範圍中配置兩條直線的狀態。另外，“垂直”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此也包括該角度為85°以上且95°以下的狀態。此外，“大致垂直”是指在60°以上且120°以下的角度的範圍中配置兩條直線的狀態。
此外，在本說明書中，六方晶系包括三方晶系和菱形晶系。
實施方式1
圖1A顯示半導體裝置的俯視圖的一個例子。圖1B是對應於圖1A所示的點劃線A1-A2的剖面圖。如圖1B所示，半導體裝置包括第一電晶體110和第二電晶體100。第二電晶體100設置在第一電晶體110的上方，在第一電晶體110與第二電晶體100之間設置有障壁膜120。
第一電晶體110設置在半導體基板111上， 並且包括：半導體基板111的一部分的半導體膜112；閘極絕緣膜114；閘極電極115；以及用作源極區域或汲極區域的低電阻層113a及低電阻層113b。
第一電晶體110可以為p通道型或n通道型，而較佳為使用p通道型。另外，可以根據電路結構或驅動方法使用適當的電晶體。
半導體膜112的形成通道的區域或其附近的區域、用作源極區域或汲極區域的低電阻層113a及低電阻層113b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。另外，也可以使用包含Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)、GaAlAs(鎵鋁砷)等的材料形成。也可以使用對晶格施加應力，改變晶面間距而控制有效質量的矽。此外，第一電晶體110也可以是使用GaAs和AlGaAs等的HEMT(High Electron Mobility Transistor：高電子移動率電晶體)。
在低電阻層113a及低電阻層113b中，除了應用於半導體膜112的半導體材料之外，還包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為閘極電極115，可以使用包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。較佳為使用同時實現耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。
在此，也可以使用如圖4所示的電晶體160 代替第一電晶體110。圖4的點劃線的左側顯示電晶體160的通道長度方向上的剖面，點劃線的右側顯示通道寬度方向上的剖面。在圖4所示的電晶體160中，形成通道的半導體膜112(半導體基板的一部分)具有凸形狀，沿著其側面及頂面設置有閘極絕緣膜114、閘極電極115a及閘極電極115b。另外，閘極電極115a可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體160也被稱為FIN型電晶體。另外，也可以以與凸部的上部接觸的方式具有用作用來形成凸部的遮罩的絕緣膜。此外，雖然在此顯示對半導體基板的一部分進行處理來形成凸部的情況，但是也可以對SOI基板進行處理來形成具有凸形狀的半導體膜。
以覆蓋第一電晶體110的方式依次層疊有絕緣膜121、絕緣膜122、絕緣膜123及絕緣膜124。
在將矽類半導體材料用於半導體膜112的情況下，絕緣膜122較佳為包含氫。藉由將包含氫的絕緣膜122設置在第一電晶體110上且進行加熱處理，絕緣膜122中的氫使半導體膜112中的懸空鍵終結，可以提高第一電晶體110的可靠性。
絕緣膜123用作使因設置在其下方的第一電晶體110等而產生的步階平坦化的平坦化膜。為了提高平坦性，也可以藉由利用化學機械研磨(CMP：Chemical Mechanical Polishing)法等的平坦化處理使絕緣膜123的頂面平坦化。
絕緣膜124也可以具有障壁膜的功能。如果不需要，也可以不設置絕緣膜124。
另外，在絕緣膜121、絕緣膜122、絕緣膜123、絕緣膜124中埋入有與低電阻層113a、低電阻層113b電連接的插塞161、插塞163等以及與第一電晶體110的閘極電極115電連接的插塞162等。此外，在本說明書等中，電極和電連接到該電極的佈線也可以是一個組件。就是說，有時佈線的一部分用作電極，或者電極的一部分用作佈線。
在絕緣膜124及插塞162上設置有電極136。電極136與插塞162電連接。
作為各插塞(插塞161至插塞163)及電極136等的材料，可以使用金屬材料、合金材料或金屬氧化物材料等導電材料。較佳為使用同時實現高耐熱性和高導電性的鎢、鉬、鈦或氮化鈦等高熔點材料，尤其較佳為使用鎢。另外，也可以使用選自上述高熔點金屬中的多個金屬的兩層以上的疊層膜。例如，也可以採用在氮化鈦上形成鎢的兩層結構。
另外，較佳的是，以埋入在絕緣膜125中的方式設置電極136，並且絕緣膜125的頂面被平坦化。
障壁膜120以覆蓋絕緣膜125的頂面的方式設置。
另外，障壁膜120具有將埋入有後面說明的插塞164及插塞166的開口部。
在障壁膜120上設置有絕緣膜126。作為絕緣膜126，較佳為使用藉由加熱使一部分氧脫離的氧化物材料。
作為藉由加熱使氧脫離的氧化物材料，包含比滿足化學計量組成的氧多的氧的氧化物絕緣膜是在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中，換成為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上的氧化物絕緣膜。注意，上述TDS分析時的基板溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
例如，作為這種材料，較佳為使用包含氧化矽或氧氮化矽的材料。另外，也可以使用金屬氧化物。注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。
在絕緣膜126上設置有第二電晶體100。
第二電晶體100包括：與絕緣膜126的頂面接觸的氧化物半導體膜101a；與氧化物半導體膜101a的頂面接觸的氧化物半導體膜101b；與氧化物半導體膜101b的頂面接觸且在與氧化物半導體膜101b重疊的區域中彼此隔開的電極103a及電極103b；與氧化物半導體膜101b的頂面、電極103a的頂面及電極103b的頂面接觸的氧化物半導體膜101c；氧化物半導體膜101c上的閘極絕緣膜104；以及隔著閘極絕緣膜104及氧化物半導體膜 101c與氧化物半導體膜101b重疊的閘極電極105。另外，以覆蓋第二電晶體100的方式設置有絕緣膜107、絕緣膜108及絕緣膜127。
此外，與插塞161及電極103a電連接的插塞164以埋入在絕緣膜125、障壁膜120、絕緣膜126、氧化物半導體膜101a、氧化物半導體膜101b及電極103a中的方式設置。
另外，在形成第二電晶體100的同時，形成氧化物半導體膜131a、氧化物半導體膜131b及電極103c，與插塞163及電極103c電連接的插塞166以埋入在絕緣膜125、障壁膜120、絕緣膜126、氧化物半導體膜131a、氧化物半導體膜131b及電極103c中的方式設置。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的表面、側面、頂面及/或下面的至少一部分(或全部)。
另外，電極103a(及/或電極103b)的至少一部分(或全部)與氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的表面、側面、上面及/或下面的至少一部分(或全部)接觸。此外，電極103a(及/或電極103b)的至少一部分(或全部)與氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的至少一部分(或全部)接觸。
另外，電極103a(及/或電極103b)的至少一部分(或全部)與氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的表面、側面、上面及/或下面的至少一部分(或全部)電連接。此外，電極103a(及/或電極103b)的至少一部分(或全部)與氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的至少一部分(或全部)電連接。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的表面、側面、上面及/或下面的至少一部分(或全部)的附近。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的至少一部分(或全部)的附近。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的表面、側面、上面及/或下面的至少一部分(或全部)的橫方向上。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的至少一部分(或全部)的橫方向上。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的表面、側面、上面及/或 下面的至少一部分(或全部)的斜上方。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的至少一部分(或全部)的斜上方。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等半導體膜的表面、側面、上面及/或下面的至少一部分(或全部)的上方。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在氧化物半導體膜101b(及/或氧化物半導體膜101a)等的半導體膜的至少一部分(或全部)的上方。
例如，較佳的是，作為上述氧化物半導體至少包含銦(In)或鋅(Zn)。更佳的是，氧化物半導體包含以In-M-Zn類氧化物(M是Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)表示的氧化物。
尤其是，作為半導體膜，較佳為使用如下氧化物半導體膜：包含多個結晶部，該結晶部的c軸朝向垂直於半導體膜的被形成面或半導體膜的頂面的方向，並且在相鄰的結晶部間不具有晶界。
藉由作為半導體膜使用上述材料，可以實現電特性變動被抑制的可靠性高的電晶體。
注意，在後面的實施方式中詳細地說明能夠適用於半導體膜的氧化物半導體的較佳的方式及其形成方法。
較佳的是，本發明的一個實施方式的半導體裝置在氧化物半導體膜與重疊於該氧化物半導體膜的絕緣膜之間包括作為構成元素包含構成氧化物半導體膜的金屬元素中的至少一種金屬元素的第一氧化物半導體膜。由此，可以抑制在氧化物半導體膜與重疊於該氧化物半導體膜的絕緣膜之間的介面形成陷阱能階。
就是說，在本發明的一個實施方式中，較佳的是，氧化物半導體膜中的通道形成區域的至少頂面及底面接觸於用作防止形成與氧化物半導體膜之間的介面態的障壁膜的氧化物膜。藉由採用這種結構，可以抑制在氧化物半導體膜中及與氧化物半導體膜之間的介面生成成為載子的生成要因的氧缺陷並抑制雜質混入，所以可以使氧化物半導體膜高純度本質化。高純度本質化是指使氧化物半導體膜本質化或實質上本質化。因此，可以抑制包括該氧化物半導體膜的電晶體的電特性變動，可以提供一種可靠性高的半導體裝置。
注意，在本說明書等中，實質上本質是指氧化物半導體膜的載子密度低於1×1017/cm3、低於1×1015/cm3或低於1×1013/cm3的狀態。藉由使氧化物半導體膜高純度本質化，可以對電晶體賦予穩定的電特性。
氧化物半導體膜101a設置在絕緣膜126與氧化物半導體膜101b之間。
氧化物半導體膜101c設置在氧化物半導體膜101b與閘極絕緣膜104之間。更明確而言，氧化物半導 體膜101c以其底面與電極103a及電極103b的頂面接觸且與閘極絕緣膜104的底面接觸的方式設置。
氧化物半導體膜101a及氧化物半導體膜101c都包含含有與氧化物半導體膜101b相同的金屬元素中的一種以上的氧化物。
注意，有時氧化物半導體膜101b與氧化物半導體膜101a之間的邊界或氧化物半導體膜101b與氧化物半導體膜101c之間的邊界不明確。
例如，作為氧化物半導體膜101a及氧化物半導體膜101c，使用如下材料：包含In或Ga，典型為In-Ga類氧化物、In-Zn類氧化物、In-M-Zn類氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，並且其導帶底的能量比氧化物半導體膜101b更近於真空能階。典型的是，氧化物半導體膜101a或氧化物半導體膜101c的導帶底的能量與氧化物半導體膜101b的導帶底的能量的差異較佳為0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
藉由將用作穩定劑的Ga的含量比氧化物半導體膜101b多的氧化物用於以夾著氧化物半導體膜101b的方式設置的氧化物半導體膜101a及氧化物半導體膜101c，可以抑制氧從氧化物半導體膜101b被釋放。
作為氧化物半導體膜101b，例如當使用原子個數比為In：Ga：Zn=1：1：1、4：2：4.1或3：1： 2的In-Ga-Zn類氧化物時，作為氧化物半導體膜101a或氧化物半導體膜101c，例如可以使用原子個數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4、1：6：8、1：6：10或1：9：6等的In-Ga-Zn類氧化物。此外，氧化物半導體膜101a、氧化物半導體膜101b及氧化物半導體膜101c的原子個數比分別包括上述原子個數比的±20%的變動的誤差。此外，氧化物半導體膜101a及氧化物半導體膜101c既可以使用相同的組成的材料形成，又可以使用不同的組成的材料形成。
此外，當作為氧化物半導體膜101b使用In-M-Zn類氧化物時，作為用來形成成為氧化物半導體膜101b的半導體膜的靶材，當將該靶材所包含的金屬元素的原子個數比設定為In：M：Zn=x1：y1：z1時，較佳為使用如下原子個數比的氧化物：x1/y1的值為1/3以上且6以下，較佳為1以上且6以下，z1/y1的值為1/3以上且6以下，較佳為1以上且6以下。另外，藉由將z1/y1設定為6以下，可以使後面所述的CAAC-OS膜容易形成。作為靶材的金屬元素的原子個數比的典型例子，例如In：M：Zn=1：1：1、4：2：4.1、3：1：2等。
此外，當作為氧化物半導體膜101a、氧化物半導體膜101c使用In-M-Zn類氧化物時，作為用來形成成為氧化物半導體膜101a、氧化物半導體膜101c的氧化物半導體膜的靶材，當將該靶材所包含的金屬元素的原子個數比設定為In：M：Zn=x2：y2：z2時，較佳為使用如 下原子個數比的氧化物：x2/y2<x1/y1，z2/y2的值為1/3以上且6以下，較佳為1以上且6以下。另外，藉由將z2/y2設定為6以下，可以使後面所述的CAAC-OS膜容易形成。作為靶材的金屬元素的原子個數比的典型例子，例如In：M：Zn=1：3：4、1：3：6、1：3：8、1：2：4等。
另外，藉由將導帶底的能量比氧化物半導體膜101b離真空能階近的材料用於氧化物半導體膜101a及氧化物半導體膜101c，主要在氧化物半導體膜101b中形成通道，氧化物半導體膜101b成為主要的電流路徑。如上所述，藉由將形成通道的氧化物半導體膜101b夾在氧化物半導體膜101a與氧化物半導體膜101c之間，介面態的生成得到抑制，而電晶體的電特性的可靠性得到提高。
注意，不侷限於上述記載，可以根據所需的半導體特性及電特性(場效移動率、臨界電壓等)使用具有適當的原子個數比的材料。另外，較佳的是，適當地設定氧化物半導體膜101a、氧化物半導體膜101b、氧化物半導體膜101c的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子個數比、原子間距離、密度等，以得到所需的電晶體的半導體特性。
在此，在氧化物半導體膜101a與氧化物半導體膜101b之間有時存在氧化物半導體膜101a和氧化物半導體膜101b的混合區域。另外，在氧化物半導體膜101b與氧化物半導體膜101c之間有時存在氧化物半導體膜101b 和氧化物半導體膜101c的混合區域。混合區域的介面態密度低。因此，在氧化物半導體膜101a、氧化物半導體膜101b及氧化物半導體膜101c的疊層體具有各層之間的介面附近的能量連續地變化(也稱為連續結(continuous junction))的能帶結構。
在此，對能帶結構進行說明。為了容易理解，關於能帶結構，顯示絕緣膜125、氧化物半導體膜101a、氧化物半導體膜101b、氧化物半導體膜101c及閘極絕緣膜104的導帶底的能量(Ec)。
如圖5A、圖5B所示，在氧化物半導體膜101a、氧化物半導體膜101b、氧化物半導體膜101c中，導帶底的能量連續地變化。這從由於氧化物半導體膜101a、氧化物半導體膜101b、氧化物半導體膜101c的構成元素相同，氧容易互相擴散的事實，也可以得到理解。由此可以說，雖然氧化物半導體膜101a、氧化物半導體膜101b、氧化物半導體膜101c是組成互不相同的疊層體，但是在物性上是連續的。
主要成分相同而層疊的氧化物半導體膜不是簡單地將各層層疊，而以形成連續結(在此，尤其是指各層之間的導帶底的能量連續地變化的U字形井結構)的方式形成。換言之，以在各層的介面處不存在會形成捕獲中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的多層膜的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
注意，圖5A顯示氧化物半導體膜101a的Ec與氧化物半導體膜101c的Ec相同的情況，但是也可以相互不同。例如，當氧化物半導體膜101c的Ec具有比氧化物半導體膜101a的Ec高的能量時，能帶結構的一部分表示為圖5B所示的能帶結構。
從圖5A和圖5B可知，氧化物半導體膜101b成為阱(well)，在第二電晶體100的氧化物半導體膜101b中形成通道。另外，由於在氧化物半導體膜101a、氧化物半導體膜101b及氧化物半導體膜101c中導帶底的能量連續地變化，因此氧化物半導體膜101a、氧化物半導體膜101b及氧化物半導體膜101c被稱為U字形井(U-shaped Well)。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，在氧化物半導體膜101a與氧化矽膜等絕緣膜之間以及氧化物半導體膜101c與氧化矽膜等絕緣膜之間的介面附近有可能形成起因於雜質或缺陷的陷阱能階。藉由設置氧化物半導體膜101a及氧化物半導體膜101c，可以使氧化物半導體膜101b和該陷阱能階相隔。注意，當氧化物半導體膜101a的Ec與氧化物半導體膜101b的Ec之間或氧化物半導體膜101c的Ec與氧化物半導體膜101b的Ec之間的能量差小時，有時氧化物半導體膜101b的電子越過該能量差到達陷阱能階。當電子被陷阱能階俘獲時，在絕緣膜的介面產生負的固定電荷，由此，電晶體的臨界電壓向正方向漂移。
因此，為了降低電晶體的臨界電壓的變動，氧化物半導體膜101a的Ec與氧化物半導體膜101b的Ec之間及氧化物半導體膜101c的Ec與氧化物半導體膜101b的Ec之間需要能量差。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
另外，較佳的是，氧化物半導體膜101a、氧化物半導體膜101b及氧化物半導體膜101c包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。
另外，在圖5B所示的能帶結構中，也可以在氧化物半導體膜101b與閘極絕緣膜104之間設置In-Ga氧化物(例如，原子個數比為In：Ga=7：93)而不設置氧化物半導體膜101c。
作為氧化物半導體膜101b，使用電子親和力比氧化物半導體膜101a及氧化物半導體膜101c大的氧化物。例如，作為氧化物半導體膜101b，使用電子親和力比氧化物半導體膜101a及氧化物半導體膜101c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是指真空能階與導帶底的能量之間的差異。
在此，氧化物半導體膜101b的厚度至少比氧化物半導體膜101a厚是較佳的。氧化物半導體膜101b越厚，越可以提高電晶體的通態電流。另外，氧化物半導體膜101a只要具有抑制生成與氧化物半導體膜101b之間的 介面態的效果的程度的厚度即可。例如，可以將氧化物半導體膜101b的厚度設定為大於氧化物半導體膜101a的厚度，較佳為氧化物半導體膜101a的厚度的2倍以上，更佳為4倍以上，進一步較佳為6倍以上。注意，在不需要提高電晶體的通態電流的情況下不侷限於此，也可以將氧化物半導體膜101a的厚度設定為氧化物半導體膜101b的厚度以上。
另外，與氧化物半導體膜101a同樣，氧化物半導體膜101c也只要具有抑制生成與氧化物半導體膜101b之間的介面態的効果不被失去的程度的厚度即可。例如，可以將氧化物半導體膜101c的厚度設定為與氧化物半導體膜101a同等或其以下的厚度。在氧化物半導體膜101c厚時，有可能來自閘極電極的電場不容易施加到氧化物半導體膜101b，所以氧化物半導體膜101c較佳為薄。例如，使氧化物半導體膜101c的厚度比氧化物半導體膜101b的厚度薄。另外，不侷限於此，考慮閘極絕緣膜104的耐壓，根據驅動電晶體的電壓適當地設定氧化物半導體膜101c的厚度即可。
這裡，例如在氧化物半導體膜101b接觸於其組件與氧化物半導體膜101b不同的絕緣膜(例如，包含氧化矽膜的絕緣膜等)的情況下，介面態會形成在兩層之間的介面，該介面態有可能形成通道。在此情況下，有可能出現具有不同臨界電壓的第二電晶體，而使電晶體的外觀上的臨界電壓發生變動。然而，由於在本結構的電晶體 中氧化物半導體膜101a包含一種以上的構成氧化物半導體膜101b的金屬元素，因此在氧化物半導體膜101a與氧化物半導體膜101b之間的介面不容易形成介面態。因而，藉由設置氧化物半導體膜101a，可以降低電晶體的臨界電壓等電特性的不均勻或變動。
另外，當通道形成在閘極絕緣膜104與氧化物半導體膜101b之間的介面時，有時在該介面產生介面散射而使電晶體的場效移動率下降。然而，由於在本結構的電晶體中氧化物半導體膜101c包含一種以上的構成氧化物半導體膜101b的金屬元素，因此在氧化物半導體膜101b與氧化物半導體膜101c之間的介面不容易產生載子散射，而可以提高電晶體的場效移動率。
電極103a和電極103b中的一個用作源極電極，另一個用作汲極電極。
電極103a及電極103b使用選自鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭和鎢中的金屬或以這些元素為主要成分的合金以單層結構或疊層結構形成。例如，例如包含矽的鋁膜的單層結構、在鈦膜上層疊鋁膜的兩層結構、在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構、依次層疊鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜的三層結構、以及依次層疊鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫 或氧化鋅的透明導電材料。
作為閘極絕緣膜104，例如可以使用包含氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等所謂的high-k材料的絕緣膜的單層或疊層。另外，例如也可以對這些絕緣膜添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對這些絕緣膜進行氮化處理。還可以在上述絕緣膜上層疊氧化矽、氧氮化矽或氮化矽。
另外，與絕緣膜126同樣，作為閘極絕緣膜104較佳為使用包含比滿足化學計量組成的氧多的氧的氧化物絕緣膜。
此外，藉由將特定的材料用於閘極絕緣膜，在特定的條件下閘極絕緣膜俘獲電子，由此可以增大臨界電壓。例如，如氧化矽及氧化鉿的疊層膜那樣，作為閘極絕緣膜的一部分使用氧化鉿、氧化鋁、氧化鉭等電子陷阱能階多的材料，在更高溫度(比半導體裝置的使用溫度或保管溫度高的溫度、或者125℃以上且450℃以下，典型的是150℃以上且300℃以下)下，將閘極電極的電位保持為高於源極電極或汲極電極的電位的狀態1秒以上，典型的是1分鐘以上，電子從半導體膜向閘極電極移動，其一部分被電子陷阱能階俘獲。
像這樣，使電子陷阱能階俘獲所需要的電子的電晶體的臨界電壓向正一側漂移。藉由控制閘極電極的 電壓可以控制電子的俘獲量，由此可以控制臨界電壓。另外，俘獲電子的處理在電晶體的製造過程中進行即可。
例如，在形成與電晶體的源極電極或汲極電極連接的佈線之後、前製程(晶圓處理)結束之後、晶圓切割製程之後或者封裝之後等發貨之前的任一個步驟進行俘獲電子的處理即可。不管在上述哪一種情況下，都在該處理之後不將電晶體放置在125℃以上的溫度下1小時以上是較佳的。
閘極電極105例如可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬、以上述金屬為成分的合金或組合上述金屬元素的合金等而形成。另外，也可以使用選自錳、鋯中的一個或多個的金屬。此外，也可以使用以摻雜有磷等雜質元素的多晶矽為代表的半導體、鎳矽化物等矽化物。例如，例如在鋁膜上層疊鈦膜的雙層結構、在氮化鈦膜上層疊鈦膜的雙層結構、在氮化鈦膜上層疊鎢膜的雙層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的雙層結構以及依次層疊鈦膜、該鈦膜上的鋁膜和其上的鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種的合金膜或它們的氮化膜。
另外，閘極電極105也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。此 外，也可以採用上述透光導電材料與上述金屬的疊層結構。
另外，與插塞164電連接的插塞167以埋入在絕緣膜127、絕緣膜108、絕緣膜107中的方式設置。此外，與閘極電極105電連接的插塞168以埋入在絕緣膜127、絕緣膜108、絕緣膜107中的方式設置。另外，與插塞166電連接的插塞169以埋入在絕緣膜127、絕緣膜108、絕緣膜107中的方式設置。
另外，可以在閘極電極105和閘極絕緣膜104之間設置In-Ga-Zn類氧氮化物半導體膜、In-Sn類氧氮化物半導體膜、In-Ga類氧氮化物半導體膜、In-Zn類氧氮化物半導體膜、Sn類氧氮化物半導體膜、In類氧氮化物半導體膜、金屬氮化膜(InN、ZnN等)等。由於上述膜具有5eV以上，較佳為5.5eV以上的功函數，且該值比氧化物半導體的電子親和力大，所以可以使使用氧化物半導體的電晶體的臨界電壓向正方向漂移，從而可以實現所謂常閉特性的切換元件。例如，在使用In-Ga-Zn類氧氮化物半導體膜的情況下，使用氮濃度至少高於氧化物半導體膜101b，具體為7at.%以上的In-Ga-Zn類氧氮化物半導體膜。
與障壁膜120同樣，作為絕緣膜107較佳為使用水或氫不容易透過的材料。另外，尤其是，作為絕緣膜107較佳為使用不容易使氧透過的材料。
藉由由包含不容易使氧透過的材料的絕緣膜 107覆蓋氧化物半導體膜101b，可以抑制氧從氧化物半導體膜101b釋放到絕緣膜107的上方。再者，可以使從絕緣膜126脫離的氧封閉在絕緣膜107的下側，所以可以增大可能供應到氧化物半導體膜101b的氧量。
另外，藉由不容易使水或氫透過的絕緣膜107，可以抑制從外部混入對氧化物半導體來說是雜質的水或氫，而第二電晶體100的電特性變動得到抑制，因此可以實現可靠性高的電晶體。
另外，也可以在絕緣膜107的下側設置與絕緣膜126同樣的藉由加熱使氧脫離的絕緣膜，藉由閘極絕緣膜104從氧化物半導體膜101b的上側也供應氧。
在此，參照圖2A至圖2C對包括第一電晶體110及第二電晶體100的半導體裝置所佔的面積進行說明。
圖2A是包括第一電晶體110及第二電晶體100的圖1B的剖面圖的一部分的圖。為了使半導體裝置微型化而縮小其所佔的面積，層疊第一電晶體110和第二電晶體100是較佳的。尤其較佳的是，第一電晶體110的閘極電極115與第二電晶體110的閘極電極105重疊。
另外，在以圖2A所示的點O為第一電晶體110的閘極電極115的頂面的中心，並且氧化物半導體膜101a的底面的長邊容納於線B1-B2的情況下，圖2A所示的三角形B1-O-B2的∠B1-O-B2為120°以下，較佳為90°以下，更佳為60°。越縮小∠B1-O-B2，越可縮小半導體 裝置所佔的面積。
另外，圖2B顯示倒置的四角錐(以下，稱為倒四角錐)。倒四角錐具有第一至第四等腰三角形和正方形。較佳的是，以等腰三角形之一的頂點為第一電晶體110的閘極電極115的頂面的中心，氧化物半導體膜101a的底面容納於正方形的區域中，並且第二電晶體100容納於等腰三角形之一的頂角為120°以下的倒四角錐，等腰三角形之一的頂角更佳為90°以下，進一步較佳為60°以下。越縮小等腰三角形之一的頂角，越可以縮小半導體裝置所佔的面積。
另外，圖2C顯示倒置的正圓錐體(以下，稱為倒圓錐體)。倒圓錐體具有圓形。穿過倒圓錐體的頂點和圓形的中心的剖面具有等腰三角形。較佳的是，以等腰三角形的頂點為第一電晶體110的閘極電極115的頂面的中心，氧化物半導體膜101a的底面容納於圓形的區域中，並且第二電晶體100容納於等腰三角形的頂角為120°以下的倒圓錐體，等腰三角形的頂角更佳為90°以下，進一步較佳為60°以下。越縮小等腰三角形的頂角，越可以縮小半導體裝置所佔的面積。
另外，顯示可以應用於第二電晶體100的電晶體的結構例子。圖6A是以下所例示的電晶體的頂面示意圖，圖6B、圖6C分別是沿著圖6A中的切斷線A1-A2、B1-B2切斷時的剖面示意圖。另外，圖6B相當於電晶體的通道長度方向上的剖面，圖6C相當於電晶體的通道寬 度方向上的剖面。
另外，如圖6C所示，藉由在電晶體的通道寬度方向上的剖面中閘極電極與氧化物半導體膜101b的頂面及側面對置，不但在氧化物半導體膜101b的頂面附近，而且在側面附近也形成通道，有效通道寬度增大，可以增高開啟狀態下的電流(通態電流)。尤其是，在氧化物半導體膜101b的寬度極小(例如，50nm以下，較佳為30nm以下，更佳為20nm以下)的情況下，形成通道的區域擴散到氧化物半導體膜101b的內部；因此，越進行微型化，越有助於通態電流。
另外，如圖7A、圖7B、圖7C所示，也可以縮小閘極電極105的寬度。在此情況下，例如，也可以以電極103a、電極103b和閘極電極105等為遮罩對氧化物半導體膜101b等引入氬、氫、磷、硼等雜質。其結果，也可以在氧化物半導體膜101b等中設置低電阻區域109a、低電阻區域109b。另外，不一定必須要設置低電阻區域109a、低電阻區域109b。此外，不但在圖6A至圖6C中，而且在其他圖式中也可以縮小閘極電極105的寬度。
圖8A和圖8B所示的電晶體與圖6A至圖6C所例示的電晶體之間的不同之處主要在於：在圖8A和圖8B所示的電晶體中，氧化物半導體膜101c接觸於電極103a及電極103b的下面。
藉由採用這種結構，當形成構成氧化物半導 體膜101a、氧化物半導體膜101b及氧化物半導體膜101c的各膜時，不接觸於大氣且連續地進行成膜，所以可以降低各膜之間的介面缺陷。
另外，雖然上面說明以與氧化物半導體膜101b接觸的方式設置氧化物半導體膜101a及氧化物半導體膜101c的結構，但是也可以採用不設置氧化物半導體膜101a和氧化物半導體膜101c中的一個或兩個的結構。
另外，與圖6A至圖6C同樣，在圖8A和圖8B中也可以縮小閘極電極105的寬度。圖9A和圖9B顯示此時的例子。此外，不但在圖6A至圖6C及圖8A和圖8B中，而且在其他圖式中也可以縮小閘極電極105的寬度。
另外，如圖10A和圖10B所示，也可以採用設置有位於氧化物半導體膜101b與電極103a之間且接觸於它們的層147a以及位於氧化物半導體膜101b與電極103b之間且接觸於它們的層147b的結構。
作為層147a及層147b，例如可以使用透明導電體、氧化物半導體、氮化物半導體或氧氮化物半導體。作為層147a及層147b，例如可以使用包含銦、錫及氧的層、包含銦及鋅的層、包含銦、鎢及鋅的層、包含錫及鋅的層、包含鋅及鎵的層、包含鋅及鋁的層、包含鋅及氟的層、包含鋅及硼的層、包含錫及銻的層、包含錫及氟的層或包含鈦及鈮的層等。另外，這些層也可以包含氫、碳、氮、矽、鍺或氬。
層147a及層147b也可以具有使可見光線透過的性質。另外，層147a及層147b也可以具有藉由反射或吸收可見光線、紫外線、紅外線或X射線而不使它們透過的性質。藉由具有這種性質，有時可以抑制雜散光導致的電晶體的電特性變動。
另外，作為層147a及層147b，有時較佳為使用不在與氧化物半導體膜101b等之間形成肖特基障壁的層。由此，可以提高電晶體的導通特性。
另外，作為層147a及層147b，有時較佳為使用具有比電極103a及電極103b高的電阻的層。此外，作為層147a及層147b，有時較佳為使用具有比電晶體的通道低的電阻的層。例如，可以將層147a及層147b的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。藉由將層147a及層147b的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部中的電場集中。因此，可以降低電晶體的電特性變動。另外，也可以降低起因於從汲極產生的電場的貫穿電流。因此，也可以在通道長度短的電晶體中實現良好的飽和特性。注意，在源極和汲極不調換的電路結構中，有時較佳為配置層147a和層147b中的只有一個(例如，位於汲極一側的層)。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域 中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中具有相同的值。也就是說，一個電晶體的通道長度有時不具有唯一的值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中具有相同的值。也就是說，一個電晶體的通道寬度有時不具有唯一的值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為有效通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為有效通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體的結構的電晶體中，有時形成在半導體的側面的通道區域的比例大於形成在半導體的頂面的通道區域的比例。在此情況下，實際上形成通道的有效通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計有效通道寬度。例如，為了根據設計值估計有效通道寬度，需要預先知道半導體的形狀作為假定。因此，當半導體的形狀不清楚時，難以正確地測量有效通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體和閘極電極重疊的區域中的源極和汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示有效通道寬度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、有效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時得到與使用有效通道寬度進行計算時不同的值。
以上是對第二電晶體100的說明。
覆蓋第二電晶體100的絕緣膜127用作覆蓋其下伏層的不平整的平坦化膜。另外，絕緣膜108也可以具有形成絕緣膜127時的保護膜的功能。如果不需要，則可以不設置絕緣膜108。
另外，插塞170以埋入在絕緣膜128中的方式設置，且與插塞167電連接。此外，插塞171以埋入在絕緣膜128中的方式設置，且與插塞168電連接。另外，插塞172以埋入在絕緣膜128中的方式設置，且與插塞169電連接。
此外，電極173與插塞170電連接，電極174與插塞171電連接，電極175與插塞172電連接。
因為本發明的一個實施方式的半導體裝置包括第一電晶體110以及位於第一電晶體的上方的第二電晶體100，所以藉由層疊它們可以縮小元件所佔的面積。再者，藉由設置在第一電晶體110與第二電晶體100之間的障壁膜120，可以抑制存在於其下伏層的水或氫等雜質向第二電晶體100一側擴散。
以上是對結構例子的說明。
[製造方法例子]
以下，參照圖11A至圖16B說明上述結構例子所示的半導體裝置的製造方法的一個例子。
首先，準備半導體基板111。作為半導體基板111，例如可以使用單晶矽基板(包括p型半導體基板或n型半導體基板)、以碳化矽或氮化鎵為材料的化合物半導體基板等。另外，作為半導體基板111，也可以使用SOI基板。以下，對作為半導體基板111使用單晶矽的情況進行說明。
接著，在半導體基板111中形成元件分離層(未圖示)。元件分離層可以利用LOCOS(Local Oxidation of Silicon：矽局部氧化)法或STI(Shallow Trench Isolation：淺溝槽隔離)法等形成。
當在同一基板上形成p型電晶體和n型電晶體時，也可以在半導體基板111的一部分形成n井或p井。例如，也可以對n型半導體基板111添加賦予p型導電性的硼等雜質元素形成p井，在同一基板上形成n型電晶體和p型電晶體。
接著，在半導體基板111上形成成為閘極絕緣膜114的絕緣膜。例如，也可以在表面氮化處理之後進行氧化處理，使矽與氮化矽之間的介面氧化而形成氧氮化矽膜。例如，在NH3氛圍中以700℃在表面上形成熱氮化矽膜，然後進行氧自由基氧化，由此得到氧氮化矽膜。
該絕緣膜也可以藉由濺射法、CVD(Chemical Vapor Deposition：化學氣相沉積)法(包括熱CVD法、MOCVD(Metal Organic CVD：有機金屬CVD)法、PECVD(Plasma Enhanced CVD：電漿CVD)法等)、MBE(Molecular Beam Epitaxy：分子束磊晶)法，ALD(Atomic Layer Deposition：原子層沉積)法或PLD(Pulsed Laser Deposition：脈衝雷射沉積)法等形成。
接著，形成成為閘極電極115的導電膜。作為導電膜，較佳為使用選自鉭、鎢、鈦、鉬、鉻、鈮等的金屬或以這些金屬為主要成分的合金材料或化合物材料。 另外，還可以使用添加有磷等雜質的多晶矽。此外，還可以使用金屬氮化物膜和上述金屬膜的疊層結構。作為金屬氮化物，可以使用氮化鎢、氮化鉬或氮化鈦。藉由設置金屬氮化物膜，可以提高金屬膜的緊密性，從而能夠防止剝離。另外，也可以設置控制閘極電極115的功函數的金屬膜。
導電膜可以藉由濺射法、蒸鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)等形成。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，藉由光微影法等在該導電膜上形成光阻遮罩，來去除該導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成閘極電極115。
在此，對膜的製程方法進行說明。當對被處理膜進行微影製程時，可以使用各種微影製程技術。例如，也可以採用對藉由光微影法等形成的光阻遮罩進行縮小處理的方法。另外，也可以藉由光微影法等形成假圖案，在該假圖案處形成側壁之後去除假圖案，將殘留的側壁用作遮罩，對膜進行蝕刻。此外，為了實現高深寬比，作為膜的蝕刻較佳為利用各向異性乾蝕刻。另外，也可以使用由無機膜或金屬膜構成的硬遮罩。
作為用來形成光阻遮罩的光，例如可以使用i線(波長365nm)、g線(波長436nm)、h線(波長405nm)或將這些光混合的光。此外，還可以使用紫外 線、KrF雷射或ArF雷射等。此外，也可以利用液浸曝光技術進行曝光。作為用於曝光的光，也可以使用極紫外光(EUV：Extreme Ultra-Violet)或X射線。此外，代替用於曝光的光，也可以使用電子束。當使用極紫外光、X射線或電子束時，可以進行極其精細的處理，所以是較佳的。注意，在藉由掃描電子束等而進行曝光時，不需要光罩。
也可以在形成將成為光阻遮罩的光阻膜之前，形成具有提高被處理膜與光阻膜的密接性的功能的有機樹脂膜。可以利用旋塗法等以覆蓋其下層的步階而使其表面平坦化的方式形成該有機樹脂膜，而可以降低形成在該有機樹脂膜的上層的光阻遮罩的厚度的偏差。尤其是，在進行微影製程時，作為該有機樹脂膜較佳為使用具有對用於曝光的光的反射防止膜的功能的材料。作為具有這種功能的有機樹脂膜，例如有BARC(Bottom Anti Reflection Coating：底部抗反射塗料)膜等。在去除光阻遮罩的同時或在去除光阻遮罩之後去除該有機樹脂膜即可。
在形成閘極電極115之後，也可以形成覆蓋閘極電極115的側面的側壁。在形成比閘極電極115的厚度厚的絕緣膜之後，進行各向異性蝕刻，只殘留閘極電極115的側面部分的該絕緣膜，由此可以形成側壁。
在形成側壁的同時，成為閘極絕緣膜114的絕緣膜也被蝕刻，由此在閘極電極115及側壁的下部形成閘極絕緣膜114。另外，也可以在形成閘極電極115之後 以閘極電極115或用來形成閘極電極115的光阻遮罩為蝕刻遮罩對該絕緣膜進行蝕刻，由此形成閘極絕緣膜114。此外，也可以將該絕緣膜用作閘極絕緣膜114而不對該絕緣膜進行蝕刻。
接著，對半導體基板111的不設置閘極電極115(及側壁)的區域添加磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。此時的剖面示意圖相當於圖11A。
接著，在形成絕緣膜121之後，進行用來使上述賦予導電性的元素活化的第一加熱處理。
絕緣膜121例如可以利用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等，以疊層或單層設置。絕緣膜121可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
可以在稀有氣體或氮氣體等惰性氣體氛圍下或者在減壓氛圍下，例如以400℃以上且低於基板的應變點的溫度進行第一加熱處理。
在此步驟形成了第一電晶體110。
下面，形成絕緣膜122及絕緣膜123。
除了能夠用於絕緣膜121的材料之外較佳為使用包含氧和氫的氮化矽(SiNOH)形成絕緣膜122，因為可以增大藉由加熱脫離的氫量。另外，作為絕緣膜123，除了能夠用作絕緣膜121的材料之外，較佳為使用使TEOS(Tetra-Ethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或一氧化二氮起反應而形成的步階覆蓋性良好的氧化矽。
絕緣膜122及絕緣膜123例如可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，藉由CMP法等使絕緣膜123的頂面平坦化。
然後，進行用來由從絕緣膜122脫離的氫終結半導體膜112中的懸空鍵的第二加熱處理。
可以在上述第一加熱處理的說明所例示的條件下進行第二加熱處理。
接著，在絕緣膜123上形成絕緣膜124。
接著，在絕緣膜121、絕緣膜122、絕緣膜123及絕緣膜124中形成到達低電阻層113a、低電阻層113b及閘極電極115等的開口部。然後，以埋入開口部 的方式形成導電膜，以使絕緣膜124的頂面露出的方式對該導電膜進行平坦化處理，由此形成插塞161、插塞162、插塞163等。例如藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成導電膜。此時的剖面示意圖相當於圖11B。
在絕緣膜124上形成電極136(參照圖11C)。
接著，形成覆蓋電極136的絕緣膜125，藉由CMP法等使絕緣膜125的頂面平坦化。藉由使用與絕緣膜121等同樣的材料及方法形成成為絕緣膜125的絕緣膜。
在形成絕緣膜125之後，較佳為進行第三加熱處理。藉由第三加熱處理，使各層所包含的水或氫脫離，由此可以降低水或氫的含量。即將形成後面說明的障壁膜120之前進行第三加熱處理，徹底去除障壁膜120的下層所包含的氫或水，然後形成障壁膜120，由此可以抑制在後面的製程中水或氫擴散或釋放到障壁膜120的下側。
可以在上述第一加熱處理的說明所例示的條件下進行第三加熱處理。
接著，在絕緣膜125上形成障壁膜120(參照圖11D)。
障壁膜120例如可以藉由濺射法、CVD法 (包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該障壁膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
也可以在形成障壁膜120之後進行用來降低障壁膜120所包含的水或氫或用來抑制氣體的釋放的加熱處理。
在障壁膜120上形成成為絕緣膜126的絕緣膜。例如藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成成為絕緣膜126的絕緣膜。尤其是，當利用CVD法，較佳為利用電漿CVD法來形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。此外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
為了使成為絕緣膜126的絕緣膜含有過剩氧，例如，在氧氛圍下進行成為絕緣膜126的絕緣膜的形成即可。或者，可以對成膜後的成為絕緣膜126的絕緣膜引入氧而形成含有過剩氧的區域。或者，還可以組合上述兩種方法。
例如，對成膜之後的成為絕緣膜126的絕緣膜引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過剩氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、 電漿處理等。
引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體，可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外，在引入氧的處理中，也可以使含有氧的氣體包含稀有氣體，例如可以使用二氧化碳、氫和氬的混合氣體。
另外，在形成成為絕緣膜126的絕緣膜之後，為了提高頂面的平坦性，進行使用CMP法等的平坦化處理形成絕緣膜126(參照圖12A)。
接著，依次形成成為氧化物半導體膜101a的氧化物半導體膜102a和成為氧化物半導體膜101b的氧化物半導體膜102b。較佳的是，以不接觸於大氣的方式連續地形成該氧化物半導體膜。
較佳的是，在形成氧化物半導體膜102b之後進行第四加熱處理。以250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度，在惰性氣體氛圍下、包含10ppm以上的氧化氣體的氛圍下或者減壓狀態下進行加熱處理，即可。另外，在惰性氣體氛圍下進行加熱處理之後，為了填補脫離的氧，也可以在包含10ppm以上的氧化氣體的氛圍下進行加熱處理。加熱處理既可以在形成氧化物半導體膜102b之後立即進行，又可以在對氧化物半導體膜102b進行處理來形成島狀氧化物半導體膜101b之後進行。藉由加熱處理，氧從絕緣膜126供應到氧化物半導體膜，而可以減少半導體膜中的氧缺陷。
接著，在氧化物半導體膜102b上依次形成用作硬遮罩的導電膜103和絕緣膜106(參照圖12B參照)。導電膜103可以藉由濺射法、蒸鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)等形成。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。作為絕緣膜106，例如，可以使用氮化矽膜、氧化矽膜、氧氮化矽膜等無機膜，例如可以使用濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，藉由CVD法，較佳為藉由電漿CVD法形成該絕緣膜，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
下面顯示以絕緣膜106和導電膜103的兩層為硬遮罩在氧化物半導體膜102b、氧化物半導體膜102a、絕緣膜126、障壁膜120及絕緣膜125中形成到達插塞161、插塞163及電極136的微細的開口部的方法的一個例子。
藉由與上述同樣的方法，在絕緣膜106上形成光阻遮罩141。為了實現絕緣膜106與光阻遮罩之間的良好的密接性，也可以在絕緣膜106與光阻遮罩之間形成有機樹脂膜。
接著，使用光阻遮罩141對有機樹脂膜進行蝕刻(參照圖12C)。接著，對絕緣膜106進行蝕刻來形 成絕緣膜106a。此時，光阻遮罩的蝕刻速度低於絕緣膜的蝕刻速度是較佳的。就是說，藉由抑制光阻遮罩的蝕刻速度，可以防止絕緣膜中的開口部在橫方向上擴大(參照圖13A)。
接著，以絕緣膜106a為遮罩對導電膜103進行乾蝕刻，形成導電膜103a1。在此，由於與上述同樣的理由，較佳為降低絕緣膜106a的蝕刻速度。另外，在乾蝕刻中，光阻遮罩141和有機樹脂膜140a也被蝕刻，形成被縮小的光阻遮罩141a和被縮小的有機樹脂膜140b。
藉由進行上述製程，可以形成包括絕緣膜106a和導電膜103的兩層的硬遮罩(參照圖13B)。
藉由使用該兩層的硬遮罩對氧化物半導體膜102b、氧化物半導體膜102a、絕緣膜126、障壁膜120及絕緣膜125進行乾蝕刻，可以形成到達插塞161和插塞163的微細的開口部。另外，同時，形成氧化物半導體膜146a及氧化物半導體膜146b。並且，在乾蝕刻中，光阻遮罩141a及有機樹脂膜140b被蝕刻而消失(參照圖14A)。
兩層的硬遮罩中的絕緣膜106a也可以在上述對於氧化物半導體膜102b、氧化物半導體膜102a、絕緣膜126、障壁膜120及絕緣膜125的乾蝕刻中消失。但是，為了防止在上述蝕刻中另一個硬遮罩的導電膜103被過剩地蝕刻，較佳的是適當地調整蝕刻時間，以便絕緣膜106a整體被蝕刻而被消失，或者絕緣膜106a被過剩地蝕 刻其厚度的10%左右(圖14A參照)。或者，也可以意圖性地殘留絕緣膜106a，此時適當地調整絕緣膜106a的厚度。藉由殘留絕緣膜106a，該絕緣膜106a在後面的製程中檢測CMP製程的終點時用作停止膜，而可以抑制導電膜103a1的厚度變小。另外，在電晶體100的特性中，可以減少閘極電極與源極電極之間的寄生電容以及閘極電極與汲極電極之間的寄生電容。此外，可以減少閘極電極與源極電極之間的洩漏電流以及閘極電極與汲極電極之間的洩漏電流。
在此，參照圖3所示的蝕刻裝置的示意圖對如下乾蝕刻裝置進行說明：能夠製造包括絕緣膜106a和導電膜103的兩層的硬遮罩且使用該兩層的硬遮罩對氧化物半導體膜102b、氧化物半導體膜102a、絕緣膜126、障壁膜120及絕緣膜125進行乾蝕刻，形成到達插塞161和插塞163的微細的開口部的乾蝕刻裝置。
圖3所示的蝕刻裝置包括：3個蝕刻室；用來當將基板移動到各蝕刻室時暫時使基板待機的傳遞室；對各蝕刻室供應蝕刻氣體等的氣體供應系統；以及未圖示的各電源供應系統、泵系統、排氣系統等。
為了在包括多種膜的多層膜中形成微細的開口部，較佳為使用平行平板型蝕刻裝置。尤其是，較佳為使用包括高密度電漿發生源等的蝕刻裝置。另外，蝕刻裝置較佳為包括多個蝕刻室。此外，蝕刻裝置較佳為包括如下氣體供應系統：當對各層進行蝕刻時適當地選擇最較佳 的氣體，並且可以組合多個氣體的氣體供應系統。
也可以在一個蝕刻室中形成包括多種膜的多層膜中的微細的開口部。在該方法中，將對各層最較佳的蝕刻氣體引入到蝕刻室內，即可。包括多個處理室的蝕刻裝置可以同時處理多個基板，而可以提高生產效率，所以是較佳的。圖3是包括三個蝕刻室的蝕刻裝置的一個例子。
在一個蝕刻室中對多層膜進行蝕刻的情況下，在蝕刻室中，根據所蝕刻的膜的種類切換且引入最較佳的氣體進行蝕刻。因此，有時各種蝕刻生成物附著而沉積在蝕刻室壁。在蝕刻中，上述蝕刻生成物有時從蝕刻室壁剝離並飛散，成為微粒，如果其附著在基板上，則有時導致蝕刻不良。
作為防止這種微粒的發生的方法，有根據膜的種類決定蝕刻室進行蝕刻的方法。下面，作為一個例子說明如下方法：在處理室A中對用作硬遮罩的膜進行蝕刻，在處理室B中對其他膜進行蝕刻的方法。
首先，將基板放入在蝕刻室A中，對有機樹脂膜、絕緣膜106、導電膜103進行蝕刻。在有機樹脂膜的蝕刻中，例如可以使用CF4氣體。在絕緣膜106的蝕刻中，例如也可以使用對CHF3氣體添加O2氣體的混合氣體。在導電膜103的蝕刻中，例如可以使用CF4氣體、Cl2氣體、O2氣體的混合氣體。接著，將基板從蝕刻室A藉由傳遞室放入到蝕刻室B中，對氧化物半導體膜 102b、氧化物半導體膜102a、絕緣膜126、障壁膜120、絕緣膜125進行蝕刻。作為氧化物半導體膜102b和氧化物半導體膜102a的蝕刻氣體，例如可以使用對CHF3氣體添加Ar氣體的混合氣體。作為絕緣膜126的蝕刻氣體，例如可以使用對C4F6氣體添加Ar氣體和O2氣體的混合氣體。作為障壁膜120和絕緣膜125的蝕刻氣體，例如也可以使用對CHF3氣體添加Ar氣體的混合氣體。接著，與上述同樣地將基板從蝕刻室B移動到蝕刻室C中，進行灰化。作為灰化氣體，例如可以使用O2氣體。
根據上述例子，藉由依照上述步驟，可以在包括更多種類的膜的多層膜中也形成微細的開口部。
上述例子中的蝕刻裝置需要包括多個蝕刻室。但是，基板即使在處理室之間移動時也始終在真空下移動，完全不暴露於大氣氛圍下，所以可以實現再現性高的蝕刻。另外，因為根據膜的種類進行蝕刻，所以可以減少各蝕刻室中的處理時間，而可以提高生產效率。
接著，在導電膜103a1上以及在上述形成的開口部中形成導電膜。在開口部中埋入上述導電膜。該導電膜可以藉由濺射法、蒸鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)等形成。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。接著，藉由CMP法對形成在導電膜103a1上的導電膜進行研磨，直到使導電膜103a1的表面露出為止進行研磨。此時，在殘留上述絕緣膜106a的情況下，絕緣 膜106a用作CMP的停止膜。因此，可以形成插塞164和插塞166(參照圖14B)。
接著，藉由與上述同樣的方法形成光阻遮罩，對導電膜103a1的不需要的部分進行蝕刻，形成島狀導電膜103a2。然後，以島狀導電膜103a2為遮罩，藉由蝕刻去除氧化物半導體膜的不需要的部分。然後去除光阻遮罩，由此可以形成島狀氧化物半導體膜101a和島狀氧化物半導體膜101b的疊層結構(圖15A參照)。
另外，同時，可以形成電極103c、島狀氧化物半導體膜131a和島狀氧化物半導體膜131b的疊層結構。
接著，藉由與上述同樣的方法在島狀導電膜103a2上形成光阻遮罩，使用該遮罩對島狀導電膜103a2的不需要的部分進行蝕刻，可以形成用作源極電極或汲極電極的電極103a及電極103b(參照圖15B)。
接著，形成氧化物半導體膜101c、閘極絕緣膜104及閘極電極105(參照圖16A)。
在此步驟形成了第二電晶體100。
接著，形成絕緣膜107。絕緣膜107例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或 ALD法。
較佳的是，在形成絕緣膜107之後進行第五加熱處理。藉由加熱處理，可以將氧從絕緣膜126等供應到氧化物半導體膜101b，而降低氧化物半導體膜101b中的氧缺陷。另外，此時，從絕緣膜126脫離的氧被障壁膜120及絕緣膜107阻擋，不擴散到障壁膜120的下層及絕緣膜107的上層，所以可以有效地封閉該氧。因此，可以增大可能供應到氧化物半導體膜101b的氧量，而可以有效地降低氧化物半導體膜101b中的氧缺陷。
接著，依次形成絕緣膜108及絕緣膜127(參照圖16B)。絕緣膜108及絕緣膜127例如藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法、APCVD(大氣壓CVD)法等)、MBE法、ALD法或PLD法等形成。尤其是，藉由DC濺射法形成絕緣膜108，可以以高生產率形成厚度厚的阻擋性高的膜，所以是較佳的。另外，藉由ALD法形成絕緣膜108，可以減少離子損傷而實現良好的覆蓋性，所以是較佳的。此外，在作為絕緣膜127使用有機樹脂等有機絕緣材料的情況下，也可以利用旋塗法等塗佈法。另外，在形成絕緣膜127之後，對其頂面進行平坦化處理是較佳的。此外，也可以進行熱處理，使其流動化進行平坦化。另外，為了實現更良好的平坦性，較佳的是，在形成絕緣膜127之後藉由CVD法層疊絕緣膜，然後對其頂面進行平坦化處理。
接著，藉由與上述同樣的方法，在絕緣膜 127、絕緣膜108、絕緣膜107中形成開口部，形成到達插塞164的插塞167、到達閘極電極105的插塞168、到達插塞166的插塞169(參照圖16B)。
接著，形成絕緣膜128。絕緣膜128可以參照絕緣膜127的說明。
接著，藉由與上述同樣的方法在絕緣膜128中形成開口部，形成到達插塞167的插塞170、到達插塞168的插塞171、到達插塞169的插塞172。
接著，形成與插塞170電連接的電極173、與插塞171電連接的電極174、與插塞172電連接的電極175(參照圖1B)。
藉由上述製程，可以製造本發明的一個實施方式的半導體裝置。
<變形例1>
另外，作為本實施方式的變形例，如圖17所示，也可以採用在第一電晶體110與第二電晶體100之間設置電容元件130的結構。電容元件也可以設置在第二電晶體100的上方。明確而言，電容元件130的一個電極136與第二電晶體100的源極和汲極中的一個及第一電晶體110的閘極電連接。此外，在電容元件130的一個電極136上設置有絕緣膜137，在絕緣膜137上設置有電容元件130的另一個電極138。另外，電極138與佈線CL電連接。此外，電極136藉由插塞165與電極103b電連接。
藉由採用上述結構，在第一電晶體110所佔的面積中設置有第二電晶體100及電容元件130，由此可以減小各元件所佔的面積。
另外，既可以在插塞161與插塞164之間設置佈線180，又可以在插塞163與插塞166之間設置佈線181。與此同樣，也可以在其他各插塞之間設置佈線。藉由採用這種結構，不需要遮罩的高對準精度，而可以抑制半導體裝置的製造良率的降低。
<變形例2>
另外，作為本實施方式的變形例，也可以採用如圖18所示的結構。圖18與圖1A及圖1B之間的不同之處在於：意圖性地殘留兩層的硬遮罩中的絕緣膜106a。絕緣膜106a用作CMP的停止膜，可以抑制導電膜103a1的厚度變小。另外，也可以減少閘極電極與源極電極之間的寄生電容以及閘極電極與汲極電極之間的寄生電容。此外，也可以減少閘極電極與源極電極之間的洩漏電流以及閘極電極與汲極電極之間的洩漏電流。
<變形例3>
另外，作為本實施方式的變形例，如圖19所示，也可以採用第一電晶體110的閘極電極115不與第二電晶體100的閘極電極105重疊的結構。
<變形例4>
另外，作為本實施方式的變形例，如圖20A所示，也可以採用如下結構：在形成絕緣膜128之後，藉由與上述同樣的方法形成到達低電阻層113a、低電阻層113b、第二電晶體100的閘極電極105的開口部，形成到達低電阻層113a的插塞170、到達第二電晶體100的閘極電極105的插塞171、到達低電阻層113b的插塞172，接著，形成與插塞170電連接的電極173、與插塞171電連接的電極174、與插塞172電連接的電極175的結構。如此，在包括不同的種類的膜的多層膜中形成開口部的情況下，有時具有如圖20B所示的一部分的膜後縮的剖面形狀。在後縮的部分的膜的蝕刻速度大於後縮的部分的上下的膜的蝕刻速度的情況下，有時具有這種形狀，但是不影響到插塞的形成。另外，因為後縮的部分的電接觸的面積變大，所以有時提高電晶體的導通特性。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，對能夠用於包含在上述實施方式所說明的半導體裝置中的電晶體的氧化物半導體膜的一個實施方式進行說明。
氧化物半導體例如被分為非單晶氧化物半導體和單晶氧化物半導體。或者，氧化物半導體例如被分為 結晶氧化物半導體和非晶氧化物半導體。
作為非單晶氧化物半導體例如CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體和非晶氧化物半導體等。另外，作為結晶氧化物半導體例如單晶氧化物半導體、CAAC-OS、多晶氧化物半導體和微晶氧化物半導體等。
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
藉由利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS的明視野像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以確認到多個顆粒。另一方面，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
例如，圖33A顯示從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。在此，利用球面像差校正(Spherical Aberration Corrector)功能得到TEM影像。下面，將利用球面像差校正功能的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。另外，例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析 度TEM影像。
圖33B顯示將圖33A中的區域(1)放大的Cs校正高解析度TEM影像。由圖33B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS的被形成面或頂面的方式排列。
在圖33B中，CAAC-OS具有特有的原子排列。圖33C是以輔助線顯示特有的原子排列的圖。由圖33B和圖33C可知，一個顆粒的尺寸為1nm以上且3nm以下左右，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為堆積磚塊或塊體的結構(參照圖33D)。在圖33C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖33D所示的區域5161。
例如，圖34A顯示從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖34B、圖34C和圖34D分別顯示將圖34A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖34B、圖34C和圖34D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但 是，在不同的顆粒之間金屬原子的排列沒有規律性。
例如，當使用X射線繞射(XRD：X-Ray Diffraction)裝置並利用out-of-plane法結構分析包含InGaZnO4結晶的CAAC-OS時，如圖35A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在CAAC-OS中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的入平面(in-plane)法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖35B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖35C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可 以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，圖36A顯示對作為CAAC-OS的In-Ga-Zn氧化物從平行於樣本面的方向入射束徑為300nm的電子束時的繞射圖案(也稱為選區透過電子繞射圖案)。由圖36A例如觀察到起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖36B顯示對相同的樣本從垂直於樣本面的方向入射束徑為300nm的電子束時的繞射圖案。由圖36B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖36B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖36B中的第二環起因於(110)面等。
如此，由於每一個顆粒(奈米晶)的c軸都朝向大致垂直於被形成面或頂面的方向，所以也可以將CAAC-OS稱為包含CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
CAAC-OS是雜質濃度低的氧化物半導體。雜質是指氫、碳、矽和過渡金屬元素等氧化物半導體的主要成分以外的元素。尤其是，與氧的鍵結力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原 子半徑(或分子半徑)大，所以如果包含在氧化物半導體內，也會打亂氧化物半導體的原子排列，導致結晶性下降。此外，氧化物半導體所包含的雜質有時會成為載子陷阱或載子發生源。
CAAC-OS是缺陷態密度低的氧化物半導體。氧化物半導體中的氧空缺有時會成為載子陷阱或因俘獲氫而成為載子發生源。
在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性變動小。
接著，對微晶氧化物半導體進行說明。
在微晶氧化物半導體的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。微晶氧化物半導體所包含的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將包含尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之 間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的XRD裝置藉由出平面(out-of-plane)法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於每一個顆粒(奈米晶)的結晶定向都沒有規律性，所以也可以將nc-OS稱為包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
接著，對非晶氧化物半導體進行說明。
非晶氧化物半導體是膜中的原子排列沒有規 律且不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中無法發現結晶部。
在使用XRD裝置藉由out-of-plane法對非晶氧化物半導體進行結構分析時，檢測不到表示結晶面的峰值。在對非晶氧化物半導體進行電子繞射時，觀察到光暈圖案。在對非晶氧化物半導體進行奈米束電子繞射時，觀察不到斑點而觀察到光暈圖案。
關於非晶結構有各種見解。例如，有時將原子排列完全沒有規律性的結構稱為完全的非晶結構(completely amorphous structure)。也有時將到最接近原子間距或到第二接近原子間距具有規律性，並且不是長程有序的結構稱為非晶結構。因此，根據最嚴格的定義，即使是略微具有原子排列的規律性的氧化物半導體也不能被稱為非晶氧化物半導體。至少不能將長程有序的氧化物半導體稱為非晶氧化物半導體。因此，由於具有結晶部，例如不能將CAAC-OS和nc-OS稱為非晶氧化物半導體或完全的非晶氧化物半導體。
注意，氧化物半導體有時具有顯示nc-OS與非晶氧化物半導體之間的物理性質的結構。將具有這樣的結構的氧化物半導體特別稱為類似非晶的氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高解析度TEM影像中有時觀 察到空洞(void)。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
下面，對氧化物半導體的結構所導致的電子照射的影響的不同進行說明。
準備a-like OS、nc-OS和CAAC-OS。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
然後，測量各樣本的結晶部的尺寸。圖37顯示調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的變化的例子。由圖37可知，在a-like OS中，結晶部根據累積電子劑量逐漸變大。明確而言，如圖37中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到累積電子劑量為4.2×108e-/nm2的範圍內，無論累積電子劑量如何結晶部的尺寸都沒有變化。明確而言，如圖37中的(2)所示，可知無論利用TEM的觀察的經過如何，結晶部的尺寸都為1.4nm左右。另外，如圖37中的(3)所示，可知無論利用TEM的觀察的經過如何，結晶部的尺寸都為2.1nm左右。
如此，有時TEM觀察中的微量的電子照射引起a-like OS的結晶化，因此發生結晶部的成長。另一方面，可知若是優質的nc-OS和CAAC-OS，則幾乎沒有TEM觀察中的微量的電子照射所引起的結晶化。
注意，可以使用高解析度TEM影像測量a-like OS和nc-OS的結晶部的尺寸。例如，InGaZnO4結晶具有層狀結構，其中在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的9個層在c軸方向上以層狀層疊的結構。因此，這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，重點觀察高解析度TEM影像中的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的部分中，每一個晶格條紋對應於InGaZnO4結晶的a-b面。
另外，有時氧化物半導體的密度因結構而不同。例如，當已知某個氧化物半導體的組成時，藉由以具有與該組成相同的組成的單晶的密度與其進行比較，可以估計該氧化物半導體的結構。例如，相對於單晶的密度，a-like OS的密度為78.6%以上且小於92.3%。例如，相對於單晶的密度，nc-OS的密度和CAAC-OS的密度為92.3%以上且小於100%。注意，形成其密度相對於單晶的密度小於78%的氧化物半導體是很困難的。
使用具體例子對上述內容進行說明。例如，在 原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱形晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶。此時，藉由以任意比例組合組成不同的單晶，可以算出相當於所希望的組成的單晶的密度。根據組成不同的單晶的組合比例使用加權平均計算所希望的組成的單晶的密度即可。注意，較佳的是，盡可能減少所組合的單晶的種類來計算密度。
注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種以上的疊層膜。
雜質濃度低且缺陷態密度低(氧空缺少)的氧化物半導體可以具有低載子密度。因此，將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS和nc-OS的雜質濃度和缺陷態密度比a-like OS和非晶氧化物半導體低。也就是說，CAAC-OS和nc-OS容易成為高純度本質或實質上高純度本質的氧化物半導體。因此，使用CAAC-OS或nc-OS的電晶體很少具有負臨界電壓的電特性(很少成為常開啟)。高純度本 質或實質上高純度本質的氧化物半導體的載子陷阱少。因此，使用CAAC-OS或nc-OS的電晶體電特性變動小且可靠性高。被氧化物半導體的載子陷阱俘獲的電荷需要很長時間才能被釋放，並且有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體有時電特性不穩定。
<成膜模型>
下面對CAAC-OS和nc-OS的成膜模型的一個例子進行說明。
圖38A是顯示利用濺射法形成CAAC-OS的狀況的成膜室內的示意圖。
靶材5130被黏合到底板上。在隔著底板與靶材5130相對的位置配置多個磁鐵。由該多個磁鐵產生磁場。利用磁鐵的磁場提高沈積速度的濺射法被稱為磁控濺射法。
靶材5130具有多晶結構，其中至少一個晶粒包括劈開面。
作為一個例子，對包含In-Ga-Zn氧化物的靶材5130的劈開面進行說明。圖39A顯示靶材5130所包含的InGaZnO4結晶的結構。注意，圖39A顯示使c軸朝上並從平行於b軸的方向觀察InGaZnO4結晶時的結構。
由圖39A可知，在靠近的兩個Ga-Zn-O層中，每個層中的氧原子彼此配置得很近。並且，藉由氧原 子具有負電荷，靠近的兩個Ga-Zn-O層相互排斥。其結果，InGaZnO4結晶在靠近的兩個Ga-Zn-O層之間具有劈開面。
基板5120以與靶材5130相對的方式配置，其距離d(也稱為靶材與基板之間的距離(T-S間距離))為0.01m以上且1m以下，較佳為0.02m以上且0.5m以下。成膜室內幾乎被成膜氣體(例如，氧、氬或包含5vol%以上的氧的混合氣體)充滿，並且成膜室內的壓力被控制為0.01Pa以上且100Pa以下，較佳為0.1Pa以上且10Pa以下。在此，藉由對靶材5130施加一定程度以上的電壓，開始放電且確認到電漿。由磁場在靶材5130附近形成高密度電漿區域。在高密度電漿區域中，因成膜氣體的離子化而產生離子5101。離子5101例如是氧的陽離子(O+)或氬的陽離子(Ar+)等。
離子5101由電場向靶材5130一側被加速而碰撞到靶材5130。此時，平板狀或顆粒狀的濺射粒子的顆粒5100a和顆粒5100b從劈開面剝離而濺出。注意，顆粒5100a和顆粒5100b的結構有時會因離子5101碰撞的衝擊而產生畸變。
顆粒5100a是具有三角形(例如正三角形)的平面的平板狀或顆粒狀的濺射粒子。顆粒5100b是具有六角形(例如正六角形)的平面的平板狀或顆粒狀的濺射粒子。注意，將顆粒5100a和顆粒5100b等平板狀或顆粒狀的濺射粒子總稱為顆粒5100。顆粒5100的平面的形狀 不侷限於三角形或六角形。例如，有時為組合多個三角形的形狀。例如，還有時為組合兩個三角形(例如正三角形)的四角形(例如菱形)。
根據成膜氣體的種類等決定顆粒5100的厚度。顆粒5100的厚度較佳為均勻的，其理由在後面說明。另外，與厚度大的骰子狀相比，濺射粒子較佳為厚度小的顆粒狀。例如，顆粒5100的厚度為0.4nm以上且1nm以下，較佳為0.6nm以上且0.8nm以下。另外，例如，顆粒5100的寬度為1nm以上且3nm以下，較佳為1.2nm以上且2.5nm以下。顆粒5100相當於在上述圖37中的(1)所說明的初始晶核。例如，在使離子5101碰撞包含In-Ga-Zn氧化物的靶材5130的情況下，如圖39B所示，包含Ga-Zn-O層、In-O層和Ga-Zn-O層的三個層的顆粒5100濺出來。注意，圖39C顯示從平行於c軸的方向觀察顆粒5100時的結構。因此，也可以將顆粒5100的結構稱為包含兩個Ga-Zn-O層(麵包片)和In-O層(餡)的奈米尺寸的三明治結構。
有時顆粒5100在穿過電漿時接收電荷，因此其側面帶負電或帶正電。顆粒5100在其側面具有氧原子，該氧原子有可能帶負電。如此，因側面帶相同極性的電荷而電荷相互排斥，從而可以維持平板形狀。當CAAC-OS是In-Ga-Zn氧化物時，與銦原子鍵結的氧原子有可能帶負電。或者，與銦原子、鎵原子或鋅原子鍵結的氧原子有可能帶負電。另外，有時顆粒5100在穿過電漿 時與銦原子、鎵原子、鋅原子和氧原子等鍵結而生長。上述圖37中的(2)和(1)的尺寸的差異相當於電漿中的生長程度。在此，當基板5120的溫度為室溫左右時，顆粒5100不再繼續生長，因此成為nc-OS(參照圖38B)。由於能夠進行成膜的溫度為室溫左右，即使基板5120的面積大也能夠形成nc-OS。注意，為了使顆粒5100在電漿中生長，提高濺射法中的成膜功率是有效的。藉由提高成膜功率，可以使顆粒5100的結構穩定。
如圖38A和圖38B所示，例如顆粒5100像風箏那樣在電漿中飛著，並輕飄飄地飛到基板5120上。由於顆粒5100帶有電荷，所以在它靠近其他顆粒5100已沉積的區域時產生斥力。在此，在基板5120的頂面產生平行於基板5120頂面的磁場(也稱為水平磁場)。另外，由於在基板5120與靶材5130之間有電位差，所以電流從基板5120向靶材5130流過。因此，顆粒5100在基板5120頂面受到由磁場和電流的作用引起的力量(勞侖茲力)。這可以由弗萊明左手定則得到解釋。
顆粒5100的質量比一個原子大。因此，為了在基板5120頂面移動，重要的是從外部施加某些力量。該力量之一有可能是由磁場和電流的作用產生的力量。為了增大施加到顆粒5100的力量，較佳的是，在基板5120頂面設置平行於基板5120頂面的磁場為10G以上，較佳為20G以上，更佳為30G以上，進一步較佳為50G以上的區域。或者，較佳的是，在基板5120頂面設置平行於 基板5120頂面的磁場為垂直於基板5120頂面的磁場的1.5倍以上，較佳為2倍以上，更佳為3倍以上，進一步較佳為5倍以上的區域。
此時，藉由磁鐵和基板5120相對地移動或旋轉，基板5120頂面的水平磁場的方向不斷地變化。因此，在基板5120頂面，顆粒5100受到各種方向的力量而可以向各種方向移動。
另外，如圖38A所示，當基板5120被加熱時，顆粒5100與基板5120之間的由摩擦等引起的電阻小。其結果，顆粒5100在基板5120頂面下滑。顆粒5100的移動發生在使其平板面朝向基板5120的狀態下。然後，當顆粒5100到達已沉積的其他顆粒5100的側面時，它們的側面彼此鍵結。此時，顆粒5100的側面的氧原子脫離。CAAC-OS中的氧空缺有時被所脫離的氧原子填補，因此CAAC-OS具有低缺陷態密度。注意，基板5120的頂面溫度例如為100℃以上且小於500℃、150℃以上且小於450℃或170℃以上且小於400℃即可。也就是說，即使基板5120的面積大也能夠形成CAAC-OS。
另外，藉由在基板5120上加熱顆粒5100，原子重新排列，從而離子5101的碰撞所引起的結構畸變得到緩和。畸變得到緩和的顆粒5100幾乎成為單晶。由於顆粒5100幾乎成為單晶，即使顆粒5100在彼此鍵結之後被加熱也幾乎不會發生顆粒5100本身的伸縮。因此，不會發生顆粒5100之間的空隙擴大導致晶界等缺陷的形成 而成為裂縫(crevasse)的情況。
CAAC-OS不是如一張平板的單晶氧化物半導體，而是具有如磚塊或塊體堆積起來那樣的顆粒5100(奈米晶)的集合體的排列的結構。另外，它們之間沒有晶界。因此，即使因成膜時的加熱、成膜後的加熱或彎曲等而發生CAAC-OS的收縮等變形，也能夠緩和局部應力或解除畸變。因此，這是適合具有撓性的半導體裝置的結構。注意，nc-OS具有顆粒5100(奈米晶)無序地堆積起來那樣的排列。
當使離子碰撞靶材時，有時不僅是顆粒，氧化鋅等也濺出來。氧化鋅比顆粒輕，因此先到達基板5120的頂面。並且形成0.1nm以上且10nm以下、0.2nm以上且5nm以下或0.5nm以上且2nm以下的氧化鋅層5102。圖40A至圖40D顯示剖面示意圖。
如圖40A所示，在氧化鋅層5102上沉積顆粒5105a和顆粒5105b。在此，顆粒5105a和顆粒5105b的側面彼此接觸。另外，顆粒5105c在沉積到顆粒5105b上後，在顆粒5105b上滑動。此外，在顆粒5105a的其他側面上，與氧化鋅一起從靶材濺出來的多個粒子5103因對基板5120的加熱而晶化，由此形成區域5105a1。注意，多個粒子5103有可能包含氧、鋅、銦和鎵等。
然後，如圖40B所示，區域5105a1與顆粒5105a變為一體而成為顆粒5105a2。另外，顆粒5105c的側面與顆粒5105b的其他側面接觸。
接著，如圖40C所示，顆粒5105d在沉積到顆粒5105a2上和顆粒5105b上後，在顆粒5105a2上和顆粒5105b上滑動。另外，顆粒5105e在氧化鋅層5102上向顆粒5105c的其他側面滑動。
然後，如圖40D所示，顆粒5105d的側面與顆粒5105a2的側面接觸。另外，顆粒5105e的側面與顆粒5105c的其他側面接觸。此外，在顆粒5105d的其他側面上，與氧化鋅一起從靶材濺出來的多個粒子5103因基板5120的加熱而晶化，由此形成區域5105d1。
如上所述，藉由所沉積的顆粒彼此接觸，並且在顆粒的側面發生結晶生長，在基板5120上形成CAAC-OS。因此，CAAC-OS的顆粒的每一個都比nc-OS的顆粒大。這對應於上述圖37中的(3)和(2)的尺寸的差異。
當顆粒5100之間的空隙極小時，有時形成有一個大顆粒。大顆粒具有單晶結構。例如，從頂面看來大顆粒的尺寸有時為10nm以上且200nm以下、15nm以上且100nm以下或20nm以上且50nm以下。因此，當電晶體的通道形成區域比大顆粒小時，可以將具有單晶結構的區域用作通道形成區域。另外，當顆粒變大時，有時可以將具有單晶結構的區域用作電晶體的通道形成區域、源極區域和汲極區域。
如此，藉由電晶體的通道形成區域等形成在具有單晶結構的區域中，有時可以提高電晶體的頻率特 性。
如上述模型那樣，可以認為顆粒5100沉積到基板5120上。因此，可知即使被形成面不具有結晶結構，也能夠形成CAAC-OS，這是與磊晶生長不同的。例如，即使基板5120的頂面(被形成面)結構為非晶結構(例如非晶氧化矽)，也能夠形成CAAC-OS。
另外，可知即使作為被形成面的基板5120頂面具有不平整，在CAAC-OS中顆粒5100也根據基板5120頂面的形狀排列。例如，當基板5120的頂面在原子級別上平坦時，顆粒5100以使其平行於ab面的平板面朝下的方式排列。因此，在顆粒5100的厚度平均的情況下，形成厚度平均、平坦且結晶性高的層。並且，藉由層疊n個(n是自然數)該層，可以得到CAAC-OS。
另一方面，在基板5120的頂面具有不平整的情況下，CAAC-OS也具有顆粒5100沿不平整排列的層層疊為n個(n是自然數)層的結構。由於基板5120具有不平整，在CAAC-OS中有時容易在顆粒5100之間產生空隙。注意，由於在顆粒5100之間產生分子間力，所以即使有不平整，顆粒也以盡可能地減小它們之間的空隙的方式排列。因此，即使有不平整也可以得到結晶性高的CAAC-OS。
因此，CAAC-OS不需要雷射晶化，並且在大面積的玻璃基板等上也能夠均勻地進行成膜。
因為根據這樣的模型形成CAAC-OS，所以濺 射粒子較佳為厚度小的顆粒狀。注意，當濺射粒子為厚度大的骰子狀時，朝向基板5120上的面不固定，所以有時不能使厚度或結晶的配向均勻。
根據上述成膜模型，即使在具有非晶結構的被形成面上也可以形成結晶性高的CAAC-OS。
實施方式3
在本實施方式中，參照圖式對利用本發明的一個實施方式的電晶體的電路的一個例子進行說明。
[電路結構實例]
在實施方式1所示的結構中，藉由改變電晶體、佈線、電極的連接結構，可以構成各種電路。下面說明藉由使用本發明的一個實施方式的半導體裝置來可以實現的電路結構的例子。
[CMOS電路]
圖21A所示的電路圖顯示所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。注意，在圖式中，對使用第二半導體材料的電晶體附上“OS”的符號。
[類比開關]
圖21B所示的電路圖顯示將電晶體2100和電晶體 2200的各源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。
[記憶體裝置的例子]
圖21C顯示半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個實施方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且，對寫入次數也沒有限制。
圖21C所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶體3300；以及電容元件3400。作為電晶體3300，可以使用在上述實施方式中例示的電晶體。
電晶體3300是其通道形成在包含氧化物半導體的半導體膜中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存內容。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖21C中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。此外，第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。再者，電晶體3200的閘極電極及電晶體3300的源極電極和汲極電極中的另一個與電容元件3400的電極中的一個電連接，第五佈線3005與電 容元件3400的電極中的另一個電連接。
在圖21C所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為開啟狀態的電位，使電晶體3300成為開啟狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極及電容元件3400。換言之，對電晶體3200的閘極電極施加預定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極電極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極施加低位準電荷時的外觀上的臨界 電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“開啟狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“開啟狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“開啟狀態”的電位，即大於Vth_L的電位，即可。
在此，圖22顯示圖21A的電路圖的剖面示意圖及將圖21C的佈線3001和佈線3003組合為一個的結構的剖面示意圖。另外，虛線的右側顯示圖21A的剖面示意圖，虛線的左側顯示圖21C的電路圖的剖面示意圖。
從圖式可知，因為層疊電晶體3200和位於電晶體3200的上方的電晶體3300，所以可以減小元件所佔的面積。再者，因為電容元件3400位於電晶體3300的下 方，所以可以減小元件所佔的面積。另外，因為佈線3005與電晶體3300的閘極電極重疊，可以進一步減小元件所佔的面積。
另外，如圖23所示，也可以在不同的製程中製造電晶體3300和電晶體2100。
圖21D所示的半導體裝置與圖21C所示的半導體裝置之間的主要不同點是圖21D所示的半導體裝置沒有設置電晶體3200。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體3300成為開啟狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的電極中的一個的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的電極中的一個的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的電極中的一個的電位成為兩種狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位 (=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述第一半導體材料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體3300層疊使用第二半導體材料的電晶體。
在本實施方式所示的半導體裝置中，藉由使用其通道形成區域包含氧化物半導體的關態電流極小的電晶體，可以極長期地保持儲存內容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，固定電位是較佳的)，也可以長期保持儲存內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。例如由於不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不發生如閘極絕緣層的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的開啟狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，參照圖24說明包括上述實施方式所例示的電晶體或記憶體裝置的RFID標籤。
本實施方式的RFID標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RFID標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，鑒於這些用途，要求極高的可靠性。
參照圖24說明RFID標籤的結構。圖24是顯示RFID標籤的結構實例的塊圖。
如圖24所示，RFID標籤800包括接收從與通信器801(也稱為詢問器、讀出器/寫入器等)連接的天線802發送的無線信號803的天線804。RFID標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的 關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RFID標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限幅電路。限幅電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包絡檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包 括行解碼器、列解碼器、儲存區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置或省略上述各電路。
在此，可以將上述實施方式所示的記憶體裝置用於記憶體電路810。因為根據本發明的一個實施方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用於RFID標籤。再者，因為根據本發明的一個實施方式的記憶體電路的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個實施方式的記憶體電路可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個實施方式的記憶體電路可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，生產者另外準備用來對ROM811寫入資料的指令而防止使用者自由地重寫是較佳的。由於生產者在出貨之前寫入識別號碼，可以僅使出貨的良品具有識別號碼而不使所製造的所有RFID標籤具有識別號碼，由此不發生出貨後的產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，說明至少可以使用上述實施方式所說明的電晶體且包含上述實施方式所說明的記憶體裝置的CPU。
圖25是顯示將在上述實施方式中說明的電晶體用於至少其一部分的CPU的結構的一個例子的塊圖。
圖25所示的CPU在基板1190上包含：ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖25所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖25所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195包含根據參考時脈信號CLK1生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。
在圖25所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖25所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停 止對暫存器1196中的記憶單元供應電源電壓。
圖26是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括當關閉電源時丟失儲存資料的電路1201、當關閉電源時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶元件1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此顯示開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的開啟狀態或關閉狀態)由輸入到電晶體1213的閘極的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體 1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的開啟狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個彼此電連接。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容元件1208的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND 等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖26顯示從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖26顯示從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201 內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖26所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層中或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道形成在氧化物半導體膜中的電晶體。或者，記憶元件1200還可以包括電晶體1209以外的其通道由氧化物半導體膜形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層中或基板1190中的電晶體。
圖26所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個實施方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體膜中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體膜中的電晶體的關態電流比其通道形成在具有結晶性的矽 中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(開啟狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所包含的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
在本實施方式中，雖然對將記憶元件1200用 於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF-ID(Radio Frequency Identification：射頻識別)。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式6
在本實施方式中說明本發明的一個實施方式的顯示面板的結構實例。
[結構實例]
圖27A是本發明的一個實施方式的顯示面板的俯視圖，圖27B是在將液晶元件用於本發明的一個實施方式的顯示面板的像素時可以使用的像素電路的電路圖。圖27C是在將有機EL元件用於本發明的一個實施方式的顯示面板的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。此外，因為該電晶體容易形成為n通道電晶體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖27A顯示主動矩陣型顯示裝置的方塊圖的一個例子。在顯示裝置的基板700上設置有：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區中包含顯示元件的像素配置為矩陣狀。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖27A中，在設置有像素部701的基板700上形成有第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，佈線之間的連接數增加。當在基板700上設置驅動電路時，可以減少該佈線之間的連接數，從而可以實現可靠性或良率的提高。
(液晶面板)
圖27B顯示像素部的電路結構的一個例子。在此，顯示可以用於VA方式的液晶顯示面板的像素的像素電路。
可以將該像素電路應用於一個像素包含多個像素電極的結構。各像素電極分別與不同的電晶體連接， 以藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到多域像素中的各像素電極的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用用作資料線的源極電極或汲極電極714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示面板。
以下說明與電晶體716電連接的第一像素電極及與電晶體717電連接的第二像素電極的形狀。第一像素電極和第二像素電極被狹縫彼此分離。第一像素電極呈擴展為V字型的形狀，第二像素電極以圍繞第一像素電極的方式形成。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣膜以及與第一像素電極或第二像素電極電連接的電容電極形成儲存電容器。
多域結構的像素設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極、反電極以及它們之間的液晶層構成，而第二液晶元件719 由第二像素電極、反電極以及它們之間的液晶層構成。
此外，圖27B所示的像素電路不侷限於此。例如，也可以還對圖27B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
(有機EL面板)
圖27C顯示像素的電路結構的其他例子。在此，顯示使用有機EL元件的顯示面板的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態返回到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖27C是顯示可以應用的像素電路的一個例子的圖。這裡顯示一個像素包括兩個n通道電晶體的例子。本發明的一個實施方式的金屬氧化物膜可以用於n通道電晶體的通道形成區域。另外，該像素電路可以採用數位時間灰階級驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階級驅動時的像素的工作。
像素720包括開關電晶體721、驅動電晶體722、發光元件724以及電容元件723。在開關電晶體721中，閘極電極與掃描線726連接，第一電極(源極電極和 汲極電極中的一個)與信號線725連接，並且第二電極(源極電極和汲極電極中的另一個)與驅動電晶體722的閘極電極連接。在驅動電晶體722中，閘極電極藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共同電極728。共同電極728與形成在同一基板上的共用電位線電連接。
作為開關電晶體721及驅動電晶體722，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示面板。
將發光元件724的第二電極(共同電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如，低電源電位可以為GND、0V等。將高電源電位與低電源電位的電位差設定為發光元件724的正向臨界電壓以上，將該電位差施加到發光元件724來使電流流過發光元件724，以獲得發光。發光元件724的正向電壓是指為獲得所希望的亮度的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723。作為驅動電晶體722的閘極電容，也可以利用在通道形成區域和閘極電極之間的電容。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於開啟狀態或關閉狀態的兩個狀 態的視訊信號。為了使驅動電晶體722在線性區域中工作，將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極。另外，對信號線725施加電源線電壓加驅動電晶體722的臨界電壓Vth的值以上的電壓。
當進行類比灰階級驅動時，對驅動電晶體722的閘極電極施加發光元件724的正向電壓加驅動電晶體722臨界電壓的Vth的值以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件724，而進行類比灰階級驅動。
注意，像素電路的結構不侷限於圖27C所示的像素結構。例如，還可以對圖27C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖27A至圖27C所示的電路應用上述實施方式所示的電晶體時，使源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極的電位，且由未圖示的佈線將比源極電極低的電位等如上所示的電位輸入第二閘極電極。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式7
根據本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個實施方式的半導體裝置的電子裝置，例如行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生装置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖28A至圖28F顯示這些電子裝置的具體例子。
圖28A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖28A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖28B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，第二顯示部914設置在第 二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖28C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖28D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼931、冷藏室門932、冷凍室門933等。
圖28E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖28F是一般的汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式8
在本實施方式中，參照圖29A至圖29F說明根據本發明的一個實施方式的RFID的使用例子。RFID的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名證券類、證書類(駕駛證、居民卡等，參照圖29A)、儲存介質(DVD軟體、錄影帶等，參照圖29B)、包裝用容器類(包裝紙、瓶子等，參照圖29C)、車輛類(自行車等，參照圖29D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖29E和圖29F)等。
當將根據本發明的一個實施方式的RFID4000固定到物品時，將其附著到物品的表面上或者填埋於物品中。例如，當固定到書本時，將RFID嵌入在書本的紙張裡，而當固定到有機樹脂的包裝時，將RFID填埋於有機樹脂內部。根據本發明的一個實施方式的RFID4000實現了小型、薄型以及輕量，所以即使在固定到物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個實施方式的RFID4000設置於鈔票、硬幣、有價證券類、不記名證券類或證書類等，可以賦予識別功能。藉由利用 該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中設置根據本發明的一個實施方式的RFID，可以提高品檢系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個實施方式的RFID，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個實施方式的RFID應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等的工作的功耗，因此能夠使最大通信距離長。另外，即使在關閉電力供應的狀態下，也可以在極長的期間保持資料，所以上述RFID適用於寫入或讀出的頻率低的用途。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施例1
在本實施例中，對形成在絕緣膜及氧化物半導體膜中的開口部進行剖面觀察。
首先，以下顯示進行剖面觀察的樣本A的製造方法。
首先，對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的熱氧化膜200。以950℃進行4小時的熱氧化，並且該熱氧化的氛圍是包含氧的3vol.%的HCl的氛圍。
接著，對熱氧化膜200進行100nm的蝕刻。
接著，在如下條件下利用濺射法形成厚度為50nm的鎢膜201：使用鎢靶材，作為成膜氣體採用流量為80sccm的氬(Ar)氣體，壓力為0.8Pa，基板溫度為230℃，靶材與基板之間的距離為60mm，施加1.0kW的電源功率(DC)。
接著，在如下條件下利用CVD法形成厚度為100nm的氧化矽膜：作為原料氣體採用流量為15sccm的四乙氧基矽烷(TEOS)及流量為750sccm的氧(O2)，基板溫度為300℃，使用27MHz的高頻電源，將300W的高頻功率供應到平行平板電極。
接著，在如下條件下利用濺射法形成厚度為20nm的氧化鋁膜：使用氧化鋁靶材，作為成膜氣體採用流量為25sccm的氬(Ar)氣體及流量為25sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為250℃，靶材與基板之間的距離為60mm，施加2.5kW的RF電力。
接著，在如下條件下利用CVD法形成厚度為50nm的氧氮化矽膜：作為原料氣體採用流量為1sccm的矽烷(SiH4)及流量為800sccm的一氧化二氮(N2O)，反應室的壓力為200Pa，基板溫度為350℃，使用60MHz的高頻電源，將150W的高頻功率供應到平行平板電極。
接著，藉由濺射法，層疊厚度為20nm的第一氧化物半導體膜和厚度為15nm的第二氧化物半導體膜。在如下條件下形成第一氧化物半導體膜：使用原子個數比為In：Ga：Zn=1：3：4的靶材，採用流量為40sccm的氬 (Ar)及流量為5sccm的氧(O2)的混合氛圍，壓力為0.7Pa，施加0.5kW的電源功率(DC)，靶材與基板之間的距離為60mm，基板溫度為200℃。並且，在如下條件下形成第二氧化物半導體膜：使用原子個數比為In：Ga：Zn=4：2：4.1的靶材，採用流量為30sccm的氬(Ar)及流量為15sccm的氧(O2)的混合氛圍，壓力為0.7Pa，施加0.5kW的電源功率(DC)，靶材與基板之間的距離為60mm，基板溫度為200℃。
接著，在如下條件下利用濺射法形成厚度為30nm的鎢膜：使用鎢靶材，作為成膜氣體採用流量為80sccm的氬(Ar)氣體氛圍，壓力為0.8Pa，基板溫度為230℃，靶材與基板之間的距離為60mm，施加1.0kW的電源功率(DC)。上述鎢膜用作對第一氧化物半導體膜及第二氧化物半導體膜進行蝕刻時的硬遮罩。
接著，藉由CVD法形成厚度為100nm的氮化矽膜。
接著，塗佈厚度為20nm的作為有機樹脂膜的SWK-T7(東京應化工業株式會社製造)。在塗佈該SWK-T7之前以200℃進行加熱120秒去除水分，然後塗佈1,1,1,3,3,3-六甲基二矽氮烷(HMDS：hexamethyldisilazane)，之後以110℃進行加熱60秒鐘去除水分。然後，以200℃進行加熱200秒鐘去除溶劑和水分。
接著，形成光阻遮罩，對有機樹脂膜的一部分進行蝕刻。作為蝕刻氣體採用氯(Cl2)氣體。
接著，以光阻遮罩及有機樹脂膜為遮罩，對氮化矽膜的一部分進行蝕刻。作為蝕刻氣體採用三氟甲烷(CHF3)氣體和氦(He)氣體的混合氛圍，對氮化矽膜進行處理。
接著，以光阻遮罩、有機樹脂膜及氮化矽膜為遮罩，對鎢膜的一部分進行蝕刻。作為蝕刻氣體採用氯(Cl2)氣體、四氟化碳(CF4)氣體、氧(O2)氣體的混合氛圍，對鎢膜進行處理，由此形成鎢膜207a及鎢膜207b。另外，在上述蝕刻處理中，光阻遮罩和有機樹脂膜也被蝕刻而縮小。
接著，以鎢膜207a及鎢膜207b為遮罩，對第二氧化物半導體膜、第一氧化物半導體膜、氧氮化矽膜及氧化鋁膜的一部分進行蝕刻，由此形成氧化鋁膜203、氧氮化矽膜204、第一氧化物半導體膜205及第二氧化物半導體膜206。作為蝕刻氣體採用三氟甲烷(CHF3)氣體和氦(He)氣體的混合氛圍或者六氟-1,3-丁二烯(C4F6)氣體和氬(Ar)氣體混合氛圍。
接著，以鎢膜207a及鎢膜207b為遮罩，對氧化矽膜的一部分進行蝕刻，形成到達鎢膜201的開口部，由此形成氧化矽膜202。作為蝕刻氣體採用六氟-1,3-丁二烯(C4F6)氣體和氬(Ar)氣體的混合氛圍。
接著，藉由CVD法形成厚度為5nm的氮化鈦膜208a。
接著，藉由CVD法形成厚度為200nm的鎢膜 208b。
藉由上述製程，製造樣本A。
另外，製造樣本B。下面，對樣本B的製造方法進行說明。
首先，對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的熱氧化膜。以950℃進行4小時的熱氧化，並且該熱氧化的氛圍是包含氧的3vol.%的HCl的氛圍。
接著，對熱氧化膜進行100nm的蝕刻。
接著，在如下條件下利用濺射法形成厚度為150nm的鎢膜211：使用鎢靶材，作為成膜氣體採用流量為80sccm的氬(Ar)氣體，壓力為0.8Pa，基板溫度為230℃，靶材與基板之間的距離為60mm，施加1.0kW的電源功率(DC)。
接著，在如下條件下利用CVD法形成厚度為100nm的氧化矽膜：作為原料氣體採用流量為15sccm的四乙氧基矽烷(TEOS)及流量為750sccm的氧(O2)，基板溫度為300℃，使用27MHz的高頻電源，將300W的高頻功率供應到平行平板電極。
接著，在如下條件下利用濺射法形成厚度為20nm的氧化鋁膜：使用氧化鋁靶材，作為成膜氣體採用流量為25sccm的氬(Ar)氣體及流量為25sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為250℃，靶材與基板之間的距離為60mm，施加2.5kW的RF電力。
接著，在如下條件下利用CVD法形成厚度為50nm的氧氮化矽膜：作為原料氣體採用流量為1sccm的矽烷(SiH4)及流量為800sccm的一氧化二氮(N2O)，反應室的壓力為200Pa，基板溫度為350℃，使用60MHz的高頻電源，將150W的高頻功率供應到平行平板電極。
接著，藉由濺射法，層疊厚度為10nm的第一氧化物半導體膜和厚度為40nm的第二氧化物半導體膜。在如下條件下形成第一氧化物半導體膜：使用原子個數比為In：Ga：Zn=1：3：4的靶材，採用流量為40sccm的氬(Ar)及流量為5sccm的氧(O2)的混合氛圍，壓力為0.4Pa，施加0.5kW的電源功率(DC)，靶材與基板之間的距離為60mm，基板溫度為200℃。並且，在如下條件下形成第二氧化物半導體膜：使用原子個數比為In：Ga：Zn=1：1：1的靶材，採用流量為30sccm的氬(Ar)及流量為15sccm的氧(O2)的混合氛圍，壓力為0.4Pa，施加0.5kW的電源功率(DC)，靶材與基板之間的距離為60mm，基板溫度為300℃。
接著，在如下條件下利用濺射法形成厚度為30nm的鎢膜：使用鎢靶材，作為成膜氣體採用流量為80sccm的氬(Ar)氣體氛圍，壓力為0.8Pa，基板溫度為230℃，靶材與基板之間的距離為60mm，施加1.0kW的電源功率(DC)。上述鎢膜用作對第一氧化物半導體膜及第二氧化物半導體膜進行蝕刻時的硬遮罩。
接著，塗佈厚度為20nm的作為有機樹脂膜的 SWK-T7。在塗佈該SWK-T7之前以200℃進行加熱120秒去除水分，然後塗佈1,1,1,3,3,3-六甲基二矽氮烷(HMDS：hexamethyldisilazane)，之後以110℃進行加熱60秒鐘去除水分。然後，以200℃進行加熱200秒鐘去除溶劑和水分。
接著，形成光阻遮罩，對有機樹脂膜的一部分進行蝕刻。作為蝕刻氣體採用氯(Cl2)氣體。
接著，以光阻遮罩及有機樹脂膜為遮罩，對鎢膜的一部分進行蝕刻。作為蝕刻氣體採用氯(Cl2)氣體、四氟化碳(CF4)氣體、氧(O2)氣體的混合氛圍，對鎢膜進行處理，由此形成鎢膜217a及鎢膜217b。另外，在上述蝕刻處理中，光阻遮罩和有機樹脂膜也被蝕刻而縮小。
接著，以鎢膜217a及鎢膜217b為遮罩，對第二氧化物半導體膜、第一氧化物半導體膜、氧氮化矽膜及氧化鋁膜的一部分進行蝕刻，由此形成氧化鋁膜213、氧氮化矽膜214、第一氧化物半導體膜215及第二氧化物半導體膜216。作為蝕刻氣體採用三氟甲烷(CHF3)氣體和氦(He)氣體的混合氛圍或者六氟-1,3-丁二烯(C4F6)氣體和氬(Ar)氣體混合氛圍。
接著，以鎢膜217a及鎢膜217b為遮罩，對氧化矽膜的一部分進行蝕刻，形成到達鎢膜211的開口部，由此形成氧化矽膜212。作為蝕刻氣體採用六氟-1,3-丁二烯(C4F6)氣體和氬(Ar)氣體的混合氛圍。
接著，藉由CVD法形成厚度為10nm的氮化鈦膜218a。
接著，藉由CVD法形成厚度為200nm的鎢膜218b。
藉由上述製程，製造樣本B。
圖30顯示所製造的樣本A的剖面STEM照片，圖31顯示所製造的樣本B的剖面STEM照片。
從圖30可知，樣本A的開口部的底面的寬度為51.5nm。從圖31可知，樣本B的開口部的底面的寬度為99.2nm。
從上述可知，當設置位於有機樹脂膜與用作硬遮罩的鎢膜之間且接觸於它們的氮化矽膜，在對於光阻遮罩的氮化矽膜的選擇比大的條件下進行蝕刻，抑制氮化矽膜的縮小，以該氮化矽膜為遮罩形成開口部時，可以抑制光阻遮罩的圖案的長度的增大，並且可以減小開口部的底面的寬度(開口部的擴大)。
實施例2
在本實施例中，對包括將單晶矽用於半導體膜的第一電晶體(也表示為Si-FET)及將氧化物半導體用於半導體膜的第二電晶體(也表示為OS-FET)的半導體裝置進行剖面觀察。注意，藉由在實施方式1中說明的方法製造Si-FET及OS-FET。
圖32顯示半導體裝置的剖面STEM照片。
從圖32可知，在OS-FET的製程中說明的使 用兩層的硬遮罩製造的插塞的底面的寬度比與Si-FET直接連接的插塞的底面小。換言之，確認到：與埋入有與Si-FET直接連接的插塞的開口部相比，使用兩層的硬遮罩製造的插塞的開口部的擴大得到抑制。
另外，當圖32所示的Si-FET的閘極電極的頂面的中心為O且OS-FET的氧化物半導體膜的底面的長邊相當於線C1-C2時，圖32所示的角度θ為118.36°。

Claims (19)

  1. 一種半導體裝置，包括：第一電晶體；在該第一電晶體上的第一絕緣膜；在該第一絕緣膜上的第二絕緣膜；在該第二絕緣膜上的第二電晶體；與該第一電晶體電連接的第一導電膜；以及與該第一導電膜及該第二電晶體電連接的第二導電膜，其中，該第一導電膜穿過該第一絕緣膜，其中，該第二導電膜穿過該第二電晶體的源極電極和汲極電極中的一個、該第二電晶體的半導體膜和該第二絕緣膜，其中，該第一電晶體的通道形成區域包含單晶半導體，其中，該第二電晶體的通道形成區域包含氧化物半導體，其中，該第二導電膜的底面的寬度為5nm或更小，並且其中，該第二導電膜的該底面的該寬度小於該第一導電膜的底面的寬度。
  2. 根據申請專利範圍第1項之半導體裝置，其中令以具有正方形以及各具有頂角為120°或更小的第一至第四等腰三角形的倒四角錐的頂點為該第一電晶體的閘極電極的頂面的中心，該半導體膜的底面容納於該正方形中。
  3. 根據申請專利範圍第2項之半導體裝置，其中該第一電晶體的該閘極電極的該頂面的該中心與該第二電晶體的閘極電極的頂面的中心相互重疊，並且其中該第一電晶體的該閘極電極的該頂面的該中心與該半導體膜的頂面的中心相互重疊。
  4. 一種半導體裝置，包括：第一電晶體；在該第一電晶體上的第一絕緣膜；在該第一絕緣膜上的第二絕緣膜；在該第二絕緣膜上的第二電晶體；與該第一電晶體電連接的第一導電膜；以及與該第一導電膜及該第二電晶體電連接的第二導電膜，其中，該第一導電膜穿過該第一絕緣膜，其中，該第二導電膜穿過該第二電晶體的源極電極和汲極電極中的一個、該第二電晶體的第一半導體膜、該第二電晶體的第二半導體膜和該第二絕緣膜，其中，該第一電晶體的通道形成區域包含單晶半導體，其中，該第二電晶體的通道形成區域包含氧化物半導體，其中，該第二導電膜的底面的寬度為5nm或更小，並且其中，該第二導電膜的該底面的該寬度小於該第一導電膜的底面的寬度。
  5. 根據申請專利範圍第1或4項之半導體裝置，其中該第一導電膜接觸於該第一電晶體的源極區或汲極區。
  6. 根據申請專利範圍第4項之半導體裝置，還包括在該第二半導體膜、該源極電極和該汲極電極上的第三半導體膜，其中該第二半導體膜的電子親和力高於該第一半導體膜的電子親和力及該第三半導體膜的電子親和力。
  7. 根據申請專利範圍第4項之半導體裝置，其中令以具有正方形以及各具有頂角為120°或更小的第一至第四等腰三角形的倒四角錐的頂點為該第一電晶體的閘極電極的頂面的中心，該第一半導體膜的底面容納於該正方形中。
  8. 根據申請專利範圍第7項之半導體裝置，其中該第一電晶體的該閘極電極的該頂面的該中心與該第二電晶體的閘極電極的頂面的中心相互重疊，並且其中該第一電晶體的該閘極電極的該頂面的該中心與該第一半導體膜的頂面的中心相互重疊。
  9. 根據申請專利範圍第1或4項之半導體裝置，還包括位於該第一電晶體與該第二電晶體之間的電容元件。
  10. 一種電子裝置，包括：根據申請專利範圍第1或4項之半導體裝置；以及顯示裝置、麥克風、揚聲器、操作鍵、觸控面板或天線。
  11. 一種半導體裝置的製造方法，包括如下步驟：形成包含單晶半導體作為通道的第一電晶體；在該第一電晶體上形成第一絕緣膜；在該第一絕緣膜上形成氧化物半導體膜；在該氧化物半導體膜上形成第一導電膜；在該第一導電膜上形成無機膜；在該無機膜上形成第一遮罩；藉由使用該第一遮罩作為遮罩，對該無機膜進行處理而形成包括該無機膜的第二遮罩；使用該第二遮罩作為遮罩，在該第一導電膜、該氧化物半導體膜和該第一絕緣膜中形成開口；以及在該開口中形成穿過該第一導電膜、該氧化物半導體膜和該第一絕緣膜的第二導電膜，其中，該第一遮罩是光阻遮罩，其中，該氧化物半導體膜和該第一導電膜包括在第二電晶體中，並且其中，該第二導電膜與該第一電晶體及該第二電晶體電連接。
  12. 根據申請專利範圍第11項之半導體裝置的製造方法，還包括如下步驟：形成在該第一遮罩與該第二遮罩之間的有機樹脂膜。
  13. 一種半導體裝置的製造方法，包括如下步驟：形成包含單晶半導體作為通道的第一電晶體；在該第一電晶體上形成第一絕緣膜；在該第一絕緣膜上形成氧化物半導體膜；在該氧化物半導體膜上形成第一導電膜；在該第一導電膜上形成無機膜；在該無機膜上形成第一遮罩；藉由使用該第一遮罩作為遮罩，對該無機膜進行處理而形成包括該無機膜的第二遮罩；藉由使用該第二遮罩作為遮罩，對該第一導電膜進行處理而形成包括該無機膜及該第一導電膜的第三遮罩；使用該第三遮罩作為遮罩，在該氧化物半導體膜和該第一絕緣膜中形成開口；以及在該開口中形成穿過該第一導電膜、該氧化物半導體膜和該第一絕緣膜的第二導電膜，其中，該第一遮罩是光阻遮罩，其中，該氧化物半導體膜和該第一導電膜包括在第二電晶體中，並且其中，該第二導電膜與該第一電晶體及該第二電晶體電連接。
  14. 根據申請專利範圍第13項之半導體裝置的製造方法，其中該第一遮罩與有機樹脂膜一起形成於該無機膜上。
  15. 根據申請專利範圍第11或13項之半導體裝置的製造方法，還包括如下步驟：對該第二導電膜進行研磨。
  16. 根據申請專利範圍第13項之半導體裝置的製造方法，其中該第二導電膜的底面的寬度為5nm或更小。
  17. 根據申請專利範圍第13項之半導體裝置的製造方法，其中該第一導電膜接觸於該第一電晶體的源極區或汲極區。
  18. 根據申請專利範圍第13項之半導體裝置的製造方法，其中令以具有正方形以及各具有頂角為120°或更小的第一至第四等腰三角形的倒四角錐的頂點為該第一電晶體的閘極電極的頂面的中心，該氧化物半導體膜的底面容納於該正方形中。
  19. 根據申請專利範圍第18項之半導體裝置的製造方法，其中該第一電晶體的該閘極電極的該頂面的該中心與該第二電晶體的閘極電極的頂面的中心相互重疊，並且其中該第一電晶體的該閘極電極的該頂面的該中心與該氧化物半導體膜的頂面的中心相互重疊。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015097589A1 (en) 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
SG10201912585TA (en) 2014-05-30 2020-02-27 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US9455337B2 (en) 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6417125B2 (ja) * 2014-06-25 2018-10-31 株式会社ジャパンディスプレイ 半導体装置
US9647129B2 (en) 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
KR20230141954A (ko) 2015-02-12 2023-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9502435B2 (en) * 2015-04-27 2016-11-22 International Business Machines Corporation Hybrid high electron mobility transistor and active matrix structure
SG10201608814YA (en) * 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US10157748B2 (en) * 2016-02-08 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US10090205B2 (en) * 2016-02-08 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR102513161B1 (ko) * 2016-03-11 2023-03-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합체 및 트랜지스터
CN108780757B (zh) 2016-03-22 2022-08-23 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10942408B2 (en) 2016-04-01 2021-03-09 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor, semiconductor device using the composite oxide semiconductor, and display device including the semiconductor device
US20170338252A1 (en) * 2016-05-17 2017-11-23 Innolux Corporation Display device
US10062636B2 (en) * 2016-06-27 2018-08-28 Newport Fab, Llc Integration of thermally conductive but electrically isolating layers with semiconductor devices
JP6751613B2 (ja) * 2016-07-15 2020-09-09 株式会社ジャパンディスプレイ 表示装置
US11239258B2 (en) 2016-07-19 2022-02-01 Applied Materials, Inc. High-k dielectric materials comprising zirconium oxide utilized in display devices
US10147722B2 (en) * 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process
US9929203B1 (en) 2017-04-27 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating thereof
DE112018002191T5 (de) * 2017-04-28 2020-01-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
US9997567B1 (en) * 2017-05-05 2018-06-12 Macronix International Co., Ltd. Semiconductors structure having an RRAM structure and method for forming the same
JP7155128B2 (ja) * 2017-09-01 2022-10-18 株式会社半導体エネルギー研究所 半導体装置、及び表示装置
US11152513B2 (en) * 2017-09-05 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20200034083A (ko) * 2018-09-20 2020-03-31 삼성디스플레이 주식회사 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
JPWO2020136470A1 (zh) * 2018-12-27 2020-07-02
JP7263013B2 (ja) * 2019-01-10 2023-04-24 株式会社ジャパンディスプレイ 配線構造体、半導体装置、及び表示装置
US11382151B2 (en) * 2019-06-18 2022-07-05 Qualcomm Incorporated Truncated identification indicators
KR20220084837A (ko) 2020-12-14 2022-06-21 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
KR20220125909A (ko) * 2021-03-05 2022-09-15 삼성디스플레이 주식회사 표시 장치
US20230063670A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Contact etch stop layer for a pixel sensor

Family Cites Families (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0198243A (ja) * 1987-10-12 1989-04-17 Fujitsu Ltd 半導体装置の製造方法
JPH01268151A (ja) 1988-04-20 1989-10-25 Sharp Corp 半導体装置
JPH02271657A (ja) * 1989-04-13 1990-11-06 Nec Corp 能動層２層積層ｃｍｏｓインバータ
JP2616134B2 (ja) * 1990-04-19 1997-06-04 日本電気株式会社 Ｓｏｉトランジスタ積層半導体装置とその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0799286A (ja) 1993-09-29 1995-04-11 Toshiba Corp 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JPH0997877A (ja) * 1995-09-29 1997-04-08 Toshiba Corp 半導体記憶装置およびその製造方法
US5973369A (en) 1997-03-11 1999-10-26 Nec Corporation SRAM having P-channel TFT as load element with less series-connected high resistance
JP2751893B2 (ja) 1995-10-31 1998-05-18 日本電気株式会社 半導体記憶装置およびその製造方法
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3414662B2 (ja) 1999-01-19 2003-06-09 株式会社半導体エネルギー研究所 Ｓｒａｍセル及びその製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004247373A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4802462B2 (ja) 2004-07-27 2011-10-26 三菱電機株式会社 薄膜トランジスタアレイ基板の製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100803666B1 (ko) * 2006-07-26 2008-02-19 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101300820B1 (ko) * 2007-07-24 2013-08-26 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5277628B2 (ja) * 2007-12-21 2013-08-28 富士通セミコンダクター株式会社 半導体装置の製造方法
FR2932005B1 (fr) * 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101591613B1 (ko) * 2009-10-21 2016-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20190006091A (ko) 2009-10-29 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011070928A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8780629B2 (en) * 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2011145468A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012019018A (ja) 2010-07-07 2012-01-26 Toshiba Corp 半導体装置及びその製造方法
KR101842181B1 (ko) 2010-08-04 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
KR101924231B1 (ko) 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
JP5312489B2 (ja) 2011-01-12 2013-10-09 株式会社半導体エネルギー研究所 半導体装置
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
US8513773B2 (en) 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
TWI602249B (zh) 2011-03-11 2017-10-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI548057B (zh) * 2011-04-22 2016-09-01 半導體能源研究所股份有限公司 半導體裝置
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8981367B2 (en) * 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5981157B2 (ja) 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
JP6034048B2 (ja) * 2012-04-23 2016-11-30 株式会社半導体エネルギー研究所 表示装置、電子機器
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6035195B2 (ja) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6077382B2 (ja) * 2012-05-11 2017-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US8929128B2 (en) * 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
WO2013179922A1 (en) * 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9083327B2 (en) 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102099261B1 (ko) 2012-08-10 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6013084B2 (ja) * 2012-08-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
JP6283191B2 (ja) * 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014181785A1 (en) 2013-05-09 2014-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2015060133A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015097589A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102529174B1 (ko) * 2013-12-27 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
KR102329066B1 (ko) * 2014-02-28 2021-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법, 및 전자 기기
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
JP6545976B2 (ja) * 2014-03-07 2019-07-17 株式会社半導体エネルギー研究所 半導体装置
JP6509596B2 (ja) * 2014-03-18 2019-05-08 株式会社半導体エネルギー研究所 半導体装置
JP6537892B2 (ja) * 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
SG10201912585TA (en) * 2014-05-30 2020-02-27 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US9831238B2 (en) * 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
US9647129B2 (en) * 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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