TWI591801B - 奈米裝置、積體電路及奈米裝置的製造方法 - Google Patents

奈米裝置、積體電路及奈米裝置的製造方法 Download PDF

Info

Publication number
TWI591801B
TWI591801B TW102107178A TW102107178A TWI591801B TW I591801 B TWI591801 B TW I591801B TW 102107178 A TW102107178 A TW 102107178A TW 102107178 A TW102107178 A TW 102107178A TW I591801 B TWI591801 B TW I591801B
Authority
TW
Taiwan
Prior art keywords
electrode
insulating layer
electrodes
nano
gate
Prior art date
Application number
TW102107178A
Other languages
English (en)
Other versions
TW201344882A (zh
Inventor
真島豊
寺西利治
松本和彥
前橋兼三
東康男
大野恭秀
前田幸祐
紀堯姆 修伯特 弗雷德里克 哈肯貝格爾
Original Assignee
國立研究開發法人科學技術振興機構
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立研究開發法人科學技術振興機構 filed Critical 國立研究開發法人科學技術振興機構
Publication of TW201344882A publication Critical patent/TW201344882A/zh
Application granted granted Critical
Publication of TWI591801B publication Critical patent/TWI591801B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass
    • H10N99/05—Devices based on quantum mechanical effects, e.g. quantum interference devices or metal single-electron transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

奈米裝置、積體電路及奈米裝置的製造方法
本發明係關於與二極體、穿隧元件、MOS電晶體等之電子裝置組合之奈米裝置及該積體電路，以及奈米裝置的製造方法。
奈米裝置係有單電子電晶體。為了確立該單電子電晶體的製造技術，本發明者們係著眼於作為單電子電晶體中的庫侖島之金奈米粒子，並使用STM而得知1.8nm粒徑的金奈米粒子在常溫下可發揮庫侖島的功能。此外，對於電子裝置在固體基板上之建構，係已確立一種使用無電解鍍覆而能夠以高產率一次地製作出具有5nm的間隙長度之奈米間隙電極之技術。再者，係已提出一種藉由化學吸附法將金奈米粒子導入於奈米間隙電極間之單電子電晶體的運作之報告(非專利文獻1至5)。
[先前技術文獻] [非專利文獻]
[非專利文獻1] S. Kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, Appl. Phys. Express, 3, 105003 (2010)
[非專利文獻2] Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett., 91, 203107 (2007)
[非專利文獻3] Victor M. Serdio V., Yasuo Azuma, Shuhei, Takeshita, Taro Muraki, Toshiharu Teranishi, and Yutaka Majima, Nanoscale, 4, 7161 (2012)
[非專利文獻4] N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett., 100, 033101 (2012)
[非專利文獻5] 豬川洋、藤原聰、高橋庸夫、信學技報、ED-2001-241、SDM2001-250、15-20頁
[非專利文獻6] See Kei Lee, Ryo Yamada, Shoji Tanaka, Gap Soo Chang, Yoshihiro Asai, and Hirokazu Tada, ACS Nano, 6, 5078 (2012)
如此製作之單電子電晶體，是由具有5nm以下的間隙長度之奈米間隙電極、以及具有作為配位基之有機分子之奈米粒子所構成，僅限於原型且無法達到積體化。
因此，本發明係鑒於上述課題而創作，該目的在於提供一種與二極體、穿隧元件、MOS電晶體等之電子裝置組合之奈米裝置，該積體電路及奈米裝置的製造 方法。
為了達成上述目的，本發明之奈米裝置係具備有：第1絕緣層；以具有奈米間隙之方式設置在第1絕緣層上之一方的電極與另一方的電極；配置在一方的電極與另一方的電極之間之金屬奈米粒子或機能分子；以及設置在第1絕緣層、一方的電極及另一方的電極上，並埋設金屬奈米粒子或機能分子之第2絕緣層。
上述構成中，於第1絕緣層上，在相對於一方的電極與另一方的電極之配置方向呈交叉的方向上具備有一個或複數個閘極電極，閘極電極由第2絕緣層所被覆。上述構成中，用以將電壓施加於金屬奈米粒子之閘極電極，係設置在第2絕緣層上。
上述構成中，第2絕緣層是由SiN、SiO、SiON、Si3N4、SiO2、Al2O3、MgO中任一種所構成。
上述構成中，於一方的電極與金屬奈米粒子之間、以及另一方的電極與金屬奈米粒子之間，介置存在有絕緣膜，絕緣膜由無機材料或有機材料所構成。
本發明之積體電路，係在半導體基板上形成有本發明之奈米裝置與電子裝置而成。例如具備有：設置在形成有電子裝置之半導體基板上之第1絕緣層；以具有奈米間隙之方式設置在第1絕緣層上之一方的電極與另一方的電極；配置在一方的電極與另一方的電極之間之金屬奈米粒子或機能分子；以及設置在第1絕緣層、一方的 電極及另一方的電極上，並埋設金屬奈米粒子或機能分子之第2絕緣層；且電子裝置之複數個電極中的一個係經由設置於第1絕緣層之導通孔而連接於一方的電極。
本發明之奈米裝置的製造方法，其係將金屬奈米粒子或機能分子配置在設置有具有奈米間隙之一方的電極及另一方的電極之附絕緣層基板上，藉由將鈍化膜形成於一方的電極、另一方的電極及附絕緣層基板上，以埋設金屬奈米粒子或機能分子。
尤其於形成鈍化膜時係使附絕緣層基板冷卻。
尤其鈍化膜係使用催化CVD法、電漿CVD法、光CVD法、脈衝雷射沉積法、原子層磊晶法、熱CVD法中的任一種而形成。
根據本發明，由於將奈米粒子或機能分子作為配位基設置在奈米間隙電極之間，並以另外的絕緣層來覆蓋此等，所以另外的絕緣層具有鈍化膜的功能。因此，在鈍化層上，可將閘極電極設置在金屬奈米粒子或機能分子上，使奈米裝置達到積體化。再者，藉由將另外的絕緣膜設置在閘極電極上並適當地形成導通孔，而建構用於配線之電極而可達到積體化。
此外，奈米間隙電極，係可藉由微影技術將種電極設置在基板上，將界面活性劑混合於無電解鍍層中，並控制奈米間隙長度而製作。因此，在與奈米間隙電極之製作幾乎同時，可製作二極體、穿隧元件、MOS電晶 體。因此，可達到裝置的三維積體化。
1‧‧‧基板
2‧‧‧第1絕緣層
3A、3B、4A、4B‧‧‧金屬層
5A‧‧‧奈米間隙電極(一方的電極)
5B‧‧‧奈米間隙電極(另一方的電極)
5C、5D‧‧‧閘極電極(側閘極電極)
6、6A、6B‧‧‧自組裝單分子膜
7‧‧‧金屬奈米粒子
8‧‧‧第2絕緣層
9‧‧‧自組裝單分子混合膜(SAM混合膜)
9A‧‧‧烷硫醇
10、20‧‧‧單電子元件
21‧‧‧閘極電極(頂閘極電極)
30、60‧‧‧積體電路
40、62‧‧‧MOSFET
50、61‧‧‧單電子元件
31‧‧‧基板
41‧‧‧源極
42‧‧‧汲極
43‧‧‧第1絕緣層
43A‧‧‧第1絕緣層的下部
43B‧‧‧第1絕緣層的上部
44‧‧‧閘極電極
45、46、48、49‧‧‧導通孔
51‧‧‧源極電極
52‧‧‧汲極電極
53‧‧‧金屬奈米粒子
54‧‧‧第2絕緣層
55‧‧‧閘極電極
70、80‧‧‧奈米裝置
71‧‧‧絕緣膜
81‧‧‧機能分子
第1圖係示意顯示本發明的第1實施形態之作為奈米裝置的單電子元件，(A)為剖面圖，(B)為俯視圖。
第2圖(A)至(C)係示意顯示對於具有奈米間隙長度之電極，設置使用例如二硫醇分子之化學鍵之單電子島之步驟。
第3圖係示意顯示本發明的第2實施形態之作為奈米裝置的單電子元件，(A)為剖面圖，(B)為俯視圖。
第4圖為本發明的第3實施形態的積體電路之剖面圖。
第5圖為第4圖所示之積體電路之俯視圖。
第6圖為第4圖及第5圖所示之積體電路之電路圖。
第7圖為本發明的第4實施形態之作為奈米裝置的單電子元件之剖面圖。
第8圖為本發明的第5實施形態之作為奈米裝置的分子元件之剖面圖。
第9圖為實施例1中所製作之單電子電晶體之俯視圖。
第10圖為實施例1中所製作之單電子電晶體之剖面圖。
第11圖係關於實施例1，為顯示汲極電流-側閘極電壓相依性之圖。
第12圖係關於實施例1，為顯示分別掃描汲極電壓及側閘極電壓時之微分電導的測繪之圖。
第13圖係顯示實施例1中所製作之樣本的特性，(A)顯示施加汲極電壓Vd時之汲極電流Id，(B)顯示汲極電流Id相對於施加於第1側閘極之電壓Vg1之圖。
第14圖為實施例2中所製作之單電子電晶體之俯視圖。
第15圖為實施例2中所製作之單電子電晶體之剖面圖。
第16圖係顯示在實施例2中所製作之單電子電晶體中，掃描頂閘極電壓時所得之汲極電流-頂閘極電壓相依性之圖。
第17圖係關於實施例2，為顯示分別掃描汲極電壓及側閘極電壓時之微分電導的測繪之圖。
第18圖係關於實施例2，為顯示汲極電流相對於汲極電壓之圖。
第19圖係關於實施例2，為汲極電流的頂閘極電壓相依性，亦即所謂的庫侖振盪特性，(A)為測定溫度9K、80K之情形，(B)為160K、220 K之情形。
第20圖係關於實施例2，為顯示微分電導的測繪之圖，(A)、(B)、(C)、(D)分別為測定溫度40K、80K、160K、220K之情形。
第21圖係關於實施例3，(A)、(D)為汲極電流相對於汲極電壓之特性，(B)、(E)為汲極電流相對於施加於側閘極之電壓之特性，(C)、(F)顯示側閘極電壓及相對於汲極電壓之dI/dV(nS)。
第22圖係關於實施例3，為施加電壓之閘極於一方的側閘極、另一方的側閘極、及頂閘極中之特性之圖，(A)至(C)分別為汲極電流相對於分別施加於一方的側閘極、另一方的側閘極、頂閘極之特性；(D)至(F)分別顯示施加於一方的側閘極、另一方的側閘極、頂閘極之電壓、及相對於汲極電壓之dI/dV。
第23圖為實施例4之製作中途的單電子電晶體之SEM影像。
第24圖係關於實施例4，(A)、(B)顯示汲極電流相對於施加於第1側閘極電極之電壓之相依性、汲極電流相對於施加於第2側閘極電極之電壓之相依性，(C)顯示汲極電流相對於施加於第2側閘極電極之電壓之相依性，(D)顯示第2側閘極電壓及相對於汲極電壓之dI/dV(微分電導)之圖。
第25圖為實施例5之製作中途的單電子電晶體之SEM影像。
第26圖係關於實施例5，(A)、(B)、(C)分別顯示汲極電流相對於施加於第1側閘極電極之電壓之相依性、汲極電流相對於施加於第2側閘極電極之電壓之相依性、第2側閘極電壓及相對於汲極電壓之dI/dV(微分電導)之圖，(D)顯示汲極電流相對於施加於第2側閘極電極之電壓之相依性之圖。
第27圖係關於實施例6，(A)、(B)、(C)分別顯示汲極電流相對於分別施加於頂閘極電極、第1側閘極電極、第 2側閘極電極之電壓之相依性，(D)顯示頂閘極電壓及相對於汲極電壓之dI/dV(微分電導)，(E)顯示第1側閘極電壓及相對於汲極電壓之dI/dV(微分電導)之圖。
以下一邊參考圖面一邊說明本發明之實施形態。
作為說明本發明之實施形態的前提，先說明以往於DRAM等的製造中所進行之鈍化膜的沉積，在單電子元件等之奈米裝置的製造中無法實現之理由。
當使用催化CVD法、電漿CVD法、光CVD法或PLD法來形成SiN之類的無機絕緣膜時，一般是使樣本暴露在電漿中，或是以運動能量高的粒子對樣本表面進行濺鍍，由於主要是用以提升膜質，所以基板的溫度有時會增高。由於施加於此等基板之電漿、高能量粒子、熱等使單電子元件容易被破壞，所以至目前為止均難以使無機絕緣膜沉積。
亦即，當將無機絕緣膜沉積於藉由如自組裝單分子膜(SAM：Self-Assembled Monolayer)之類的有機物而覆蓋表面之奈米粒子、或是以配位基分子來覆蓋表面之奈米粒子時，沉積物的來源會破壞SAM及配位基分子並破壞奈米粒子，而使元件被破壞。即使元件未被破壞，存在於間隙間之奈米粒子亦會在無機絕緣體的沉積中移動，而無法發揮單電子元件的功能。尤其是用作為金奈米間隙電極之奈米等級的金電極，由於相對於熱之流動性高，故因 施加熱會引起奈米間隙的構造變化，使單電子元件被破壞。
然而，本發明者們係進行精心研究，著眼於下列觀點而完成本發明。
1)可藉由無電解鍍覆控制間隙長度並形成電極對，此般奈米間隙電極相對於熱穩定。
2)使無機絕緣物沉積時，因金屬奈米粒子由配位分子所覆蓋，且奈米間隙電極由SAM所覆蓋，所以不會破壞電極表面。
3)具有單電子島(亦稱為「庫侖島」)功用之金屬奈米粒子，可藉由定錨(anchor)分子，例如二硫醇分子而化學地固定在奈米間隙間。
本發明不僅是單電子元件，亦可以富勒烯等之機能分子取代金屬奈米粒子而配置在一方的電極與另一方的電極之間之奈米間隙間。此係因可藉由無電解鍍覆控制間隙長度來形成電極對，且此般奈米間隙電極相對於熱呈穩定，以及具有庫侖島的功用之富勒烯等之機能分子可藉由定錨分子化學地固定在奈米間隙間。此時，從降低元件電阻之觀點來看，若以在機能分子內含有歐姆接觸於電極之定錨部分之方式將機能分子直接合成係有效果的。機能分子與電極對的傳導路徑係有一方的電極與機能分子、以及另一方的電極與機能分子之合計2處。此等2個傳導路徑中，較佳係在單方或兩者的傳導路徑中使機能分子與電極歐姆接觸。此係由於當具有蕭特基能障(Schottky barrier)或穿隧電阻時電阻會增大，可藉電阻來引發電壓分 擔之故。
機能分子中，在顯現導電性之部分與電極界面之間有時會存在穿隧電阻。例如，當使富勒烯作為機能分子直接進入於奈米間隙間時係存在穿隧阻障。當使用具有如化學式1所示之官能基之機能分子(非專利文獻6)時，可實現歐姆接觸，而容易顯現機能分子的機能。在此，當將低聚噻吩分子(m為自然數)導入於化學式1的2個官能基之間時，係成為導電性分子導線。另外，歐姆接觸的官能基可僅存在於單側，另一側可為無歐姆接觸之機能分子的構造。此時，電荷對機能分子之進出係於歐姆接觸側容易地引起，且往電極之電位直接施加於另一方的導電路徑側，所以容易將電場施加於機能分子，容易顯現該機能。
如以上所說明，當利用分子的電子能階來顯現機能，或改變分子的價數時，較佳係如上述般降低單側之傳導路徑的電阻，亦即形成歐姆接觸。為了以在機能分子中含有成為對電極之定錨部分之方式將機能分子直接合成，定錨部分例如有化學式1之類的π共軛系，對於歐姆接觸而言，較佳為該π共軛系具有與電極金屬表面之波 動函數重疊之構造。定錨部位之化學式1之類的π共軛系與分子機能部位的π共軛系之波動函數的重疊，係決定機能分子的傳導性。當將π共軛系配置在波動函數的重疊較大之平面狀時，分子內的導電性提高。順帶一提，上述分子係設計為平面構造。另一方面，當π共軛系的平面性變得紊亂時，含有機能部位之分子內的導電性降低。
[第1實施形態]
第1圖(A)係示意顯示本發明的第1實施形態的單電子元件之剖面圖，(B)為單電子元件之俯視。第1實施形態之作為奈米裝置的單電子元件10係由：基板1；設置在基板1上之第1絕緣層2；以具有奈米間隙長度之方式設置在第1絕緣層2上之一方的電極5A與另一方的電極5B；設置在一方的電極5A與另一方的電極5B之作為絕緣膜的自組裝單分子膜6；吸附於自組裝單分子膜6並配置在一方的電極5A與另一方的電極5B之間之金屬奈米粒子7；以及在第1絕緣層2、一方的電極5A及另一方的電極5B上以埋設自組裝單分子膜6及金屬奈米粒子7之方式所設置之第2絕緣層8所構成。
在此，所謂奈米間隙長度係數nm，例如為2nm至12nm的尺寸。藉由自組裝單分子與有機分子之反應所形成之自組裝單分子混合膜，係吸附於金屬奈米粒子7的周圍而被設置作為絕緣膜。第1實施形態中，於第1絕緣層2上，在與一方的電極5A與另一方的電極5B之配設方向交叉的方向，具體而言為正交之方向上，設置有閘極 電極(可稱為側閘極電極)5C、5D。
基板1可使用Si基板等之半導體基板。第1絕緣層2是由SiO2、Si3N4等所形成。
一方的電極5A及另一方的電極5B是由Au、Al、Ag、Cu等所形成。一方的電極5A及另一方的電極5B亦可藉由依序積層密著層與金屬層而形成。在此，密著層是由Ti、Cr、Ni等所形成，金屬層是在密著層上以Au、Al、Ag、Cu等之其他金屬所形成。
自組裝單分子膜6可使用各種者。自組裝單分子膜6是由：化學吸附於構成第1電極5A、第2電極5B之金屬原子之第1官能基、以及鍵結於第1官能基之第2官能基所構成。第1官能基為硫醇基、二硫胺甲酸酯(dithiocarbamate)基、黄原酸酯(xanthate)基中任一種的基，第2官能基為將烷、烯、烷或烯之氫分子的一部分或全部取代為氟者，為胺基、硝基、醯胺基中任一種的基。
金屬奈米粒子7為具有數nm直徑之粒子，可使用金、銀、銅、鎳、鐵、鈷、釕、銠、鈀、銥、鉑等。金屬奈米粒子7係於周圍鍵結有與構成自組裝單分子膜6之分子的直鏈部分鍵結之烷硫醇等的分子。
第2絕緣層8是由SiN、SiO、SiON、Si2O3、SiO2、Si3N4、Al2O3、MgO等之無機絕緣物所形成。無機絕緣物較佳為計量化學組成者，但亦可為接近於計量化學組成者。
以下係詳細說明作為第1圖所示之奈米裝 置之單電子元件10的製作方法。
首先將第1絕緣層2形成於基板1上。
接著藉由分子尺(molecular ruler)無電解鍍覆法來形成奈米間隙電極5A、5B與側閘極電極5C、5D。
例如以隔著間隔並成對的方式，將具有較奈米間隙更寬的間隙之金屬層3A、3B形成於第1絕緣層2上，接著將基板1浸漬於無電解鍍覆液。無機電解鍍覆液，係將還原劑及界面活性劑混入於含有金屬離子之電解液而製作。當將基板1浸漬於無電解鍍覆液時，金屬離子由還原劑所還原，使金屬析出於金屬層3A、3B的表面而成為金屬層4A、4B，金屬層4A與金屬層4B之間隙變窄，無電解鍍覆液中所含有之界面活性劑係化學吸附於由該析出所形成之金屬層4A、4B。界面活性劑將間隙的長度(僅稱為「間隙長度」)控制在奈米大小。由於電解液中的金屬離子由還原劑還原而析出金屬，所以該手法被分類於無電解鍍覆法。於金屬層3A、3B上藉由鍍覆來形成金屬層4A、4B，而得到電極5A、5B之對。如此，藉由在奈米間隙電極5A、5B表面將保護基之界面活性劑分子作為分子尺使用之無電解鍍覆法(以下稱為「分子尺無電解鍍覆法」)，可藉由界面活性劑的分子來控制間隙長度。如此可精度佳地形成奈米間隙電極5A、5B。閘極電極5C、5D亦可同時形成。
接著使用以二硫醇分子所形成之烷硫醇所保護之金屬奈米粒子7的配位基交換，藉此使金屬奈米粒 子7化學鍵結於奈米間隙電極5A、5B間。藉此可將金屬奈米粒子7例如固定在自組裝單分子膜6。
第2圖係示意顯示對於具有奈米間隙長度之電極5A、5B，設置使用例如二硫醇分子之化學鍵之單電子島之步驟。如第2圖(A)所示，於作為電極5A、5B之金電極的表面，形成自組裝單分子膜(Self-Assembled Monolayer：SAM)6A、6B。接著如第2圖(B)所示，藉由導入烷二硫醇9A，使烷二硫醇配位於SAM缺損部或是使烷硫醇與烷二硫醇進行交換，而形成由SAM與烷硫醇所構成之作為絕緣膜的SAM混合膜9。接著導入由烷硫醇所保護之金屬奈米粒子7A。如此，如第2圖(C)所示，藉由金屬奈米粒子7之保護基的烷硫醇、與烷硫醇和烷二硫醇之混合自組裝單分子膜6A、6B中的烷二硫醇之配位基交換，使金屬奈米粒子7化學吸附於自組裝單分子。
如此，於具有奈米間隙長度之電極5A、5B之間，利用自組裝單分子膜6A、6B，介置存在作為絕緣膜的SAM混合膜9而藉由化學吸附將金屬奈米粒子7導入作為單電子島。
然後使用催化CVD法、電漿CVD法、光CVD法或脈衝雷射沉積(PLD)法，一邊將藉由自組裝單分子層6A、6B化學吸附有金屬奈米粒子7之附奈米間隙電極之基板冷卻，一邊以使樣本在超過既定溫度時不會升溫之方式，於該上方沉積第2絕緣層8。
另外，在使作為第2絕緣層8的Al2O3、Si3N4 沉積時，可使用原子層磊晶法或熱CVD法使氣體進行熱分解。此時必須充分地冷卻樣本基座。
然後為了將奈米間隙電極5A、5B連接至外部，係形成往外部之取出用電極。例如將光阻形成於第2絕緣層8上，並將遮罩配置在光阻上並進行曝光，藉此於光阻上形成遮罩圖案。然後於第2絕緣層8形成導通孔。關於位於導通孔之自組裝單分子，可因應必要藉由灰化(ashing)來去除。將金屬充填於該導通孔而形成外部取出用電極。
藉由上述方法，可製作出第1實施形態之作為奈米裝置的單電子元件10。
[第2實施形態]
接著說明第2實施形態之作為奈米裝置的單電子元件20。第3圖(A)係示意顯示第2實施形態之作為奈米裝置的單電子元件之剖面圖，(B)為作為奈米裝置的單電子元件之俯視圖。
第2實施形態之作為奈米裝置的單電子元件20係由：基板1；設置在基板1上之第1絕緣層2；以具有奈米間隙之方式設置在第1絕緣層2上之一方的電極5A與另一方的電極5B；設置在一方的電極5A與另一方的電極5B之自組裝單分子膜6；吸附於自組裝單分子膜6並配置在一方的電極5A與另一方的電極5B之間之金屬奈米粒子7；在第1絕緣層2、一方的電極5A及另一方的電極5B上以埋設自組裝單分子膜6及金屬奈米粒子7之方式所 設置之第2絕緣層8；以及於第2絕緣層8上，在金屬奈米粒子7的正上方以橫跨一方的電極5A與另一方的電極5B之方式設置之閘極電極21所構成。
第2實施形態之單電子元件20的製作方法，以第1實施形態之單電子元件10的製作要領使第2絕緣層8沉積後，塗佈光阻，並藉由電子束微影技術或光微影技術描繪閘極電極21的圖案，進行顯影後形成一或兩種類之金屬層，藉此形成閘極電極21。此時較佳係設置密著層。
上述中電極材料係使用金，但並不限定於金而可為其他金屬。例如，電極材料可使用銅作為初始電極材料。此時，初始電極係使用電子束微影技術或光微影技術形成銅電極，接著將銅電極表面形成為氯化銅。然後使用以抗壞血酸作為還原劑之氯化金溶液作為鍍覆液，而以金覆蓋銅電極表面。具體而言，將界面活性劑的溴化烷基三甲基銨CnH2n+1[CH3]3N+．Br-混合於氯化金(III)酸水溶液，並加入還原劑之L(+)-抗壞血酸，於間隙電極上進行自我催化型無電解鍍金。然後藉由分子尺鍍覆法，製作出表面為金之奈米間隙電極。
[第3實施形態]
接著說明本發明的第3實施形態的積體電路。該積體電路，係在半導體基板上形成電子裝置，例如二極體、穿隧元件、MOS電晶體等之後，製作第1及第2實施形態之作為奈米裝置的單電子元件而成。
第4圖為本發明的第3實施形態的積體電路之剖面圖，第5圖為第4圖所示之積體電路之俯視圖。於第4圖及第5圖所示之積體電路30中，在Si基板31上設置MOSFET 40，並在俯視觀看時不與該MOSFET 40重疊之位置上設置作為奈米裝置的單電子元件50。第6圖為第4圖及第5圖所示之積體電路30之電路圖。第6圖所示之電路60，為串聯連接有單電子元件61與MOSFET 62之稱為萬用文字閘(universal literal gate)電路者(參考非專利文獻5)。
基板31，例如在p型Si基板的一部分，隔著間隔使雜質部分地擴散，藉此來設置與基板31呈反導電性之源極41及汲極42。於基板31上設置遮罩，並以熱擴散或離子注入等使雜質擴散，藉此可形成源極41及汲極42。
第1絕緣層43係設置在源極41、汲極42及基板31上，閘極電極44於第1絕緣層43中設置在距離基板31之既定高度。第1絕緣層43中，在形成第1絕緣層43的下部43A後，藉由電子束蒸鍍法等將MOSFET 40的閘極電極44形成於第1絕緣層43的下部43A上。然後將上側的第1絕緣層43B形成於閘極電極44及第1絕緣層43的下部43A上。接著在第1絕緣層43貫通源極41的上方並設置接觸孔，並且充填電極材料，藉此形成導通孔46。連接於源極41之導通孔46的下端係成為源極電極。與此同時可在第1絕緣層43貫通汲極42的上方並設置接 觸孔，並且充填電極材料，藉此僅形成導通孔45的下部。
接著於第1絕緣層43上設置前述第1及第2實施形態之單電子元件50。亦即，以具有奈米間隙之方式於第1絕緣層43上設置源極電極51及汲極電極52，於源極電極51及汲極電極52上，介置存在圖中未顯示之自組裝單分子膜而設置金屬奈米粒子53作為配位基。關於該手法係如已說明之內容。此時，導通孔46的上端成為汲極電極52的一端部。
如此，第2絕緣層54係在第1絕緣層43上且設置在單電子元件50的源極電極51及汲極電極52上，並且第2絕緣層54埋設自組裝單分子膜及金屬奈米粒子53。
單電子元件50的閘極電極55在第2絕緣層54上，係設置在金屬奈米粒子53的上方。此時，閘極電極55不與MOSFET 40或單電子元件50之源極電極及汲極電極的排列配置方向平行而呈交叉，並儘可能以正交之方式形成。此係由於可降低寄生靜電電容之故。
如此，積體電路30中，MOSFET 40之源極41與單電子元件50的汲極電極52，係將電極材料充填於第1絕緣層43的接觸孔並經由導通孔46而連接，使導通孔46的下端側具有源極電極47的功能。
本發明的第3實施形態的積體電路30，MOSFET 40與單電子元件50係串聯連接。在與汲極的配置方向交叉之方向上，各閘極電極在上下方向分離而配 置。MOSFET 40的閘極電極44，係將電極材料充填於在上側的第1絕緣層43B與第2絕緣層54所形成之接觸孔而成之導通孔48，並在該導通孔48配線，並在第2絕緣層54上可作為外部連接用配線而取出。MOSFET 40的汲極電極，係藉由貫通第1及第2絕緣層43、54而形成配線之導通孔45所形成。
此外，單電子元件50的源極電極51係經由導通孔49與第2絕緣層54上的配線連接。單電子元件50的汲極電極52與MOSFET 40的源極電極47，係經由於第1絕緣層43所設置之導通孔46而連接。
如以上所說明，於半導體的基板31上形成MOSFET 40等之電子裝置，以第1絕緣層43覆蓋電子裝置，並將導通孔46形成於第1絕緣層43。然後在第1絕緣層43上，與第1及第2實施形態相同地形成單電子元件50，並藉由導通孔46配線連接單電子元件50之一方的控制電極與電子元件40之一方的控制電極。圖中，單電子元件50之一方的控制電極為汲極電極，電子元件40之一方的控制電極為源極電極，亦可為相反之構成。關於單電子元件50之其他的控制電極與電子元件40之其他的電極，可藉由分別設置在第1及第2絕緣層43、54之導通孔45、48、49而配線連接於第2絕緣層43上。藉此可進行各元件之電訊號的輸出入。
以上所說明之奈米裝置及使用該裝置之積體電路中，例如第1及第2實施形態所示係奈米裝置為單 電子元件，並且在金屬奈米粒子7與奈米間隙電極5A、5B之間，設置有由自組裝單分子膜與烷硫醇所構成之SAM混合膜9之情形，但亦可為下列形態。
[第4實施形態]
第7圖為本發明的第4實施形態之作為奈米裝置的單電子元件之剖面圖。第4實施形態中，奈米裝置70與第1至第3實施形態不同，金屬奈米粒子7的一部分或全部由數至數十nm的絕緣膜71所覆蓋。於奈米間隙電極5A與金屬奈米粒子7之間係介置存在絕緣膜71而連接，金屬奈米粒子7與奈米間隙電極5B之間係介置存在絕緣膜71而連接。
此般奈米裝置70中，可藉由薄的絕緣膜71使穿隧電流經由金屬奈米粒子7在奈米間隙電極5A與奈米間隙電極5B之間流通。
[第5實施形態]
第8圖為本發明的第5實施形態之作為奈米裝置的分子元件之剖面圖。第5實施形態中，奈米裝置80與第1至第4實施形態不同，並非配置金屬奈米粒子7，而是配置機能分子81。亦即，於奈米間隙電極5A與奈米間隙電極5B之間配置機能分子81。此時，奈米間隙電極5A、5B與機能分子81呈絕緣。機能分子81可列舉出具有π共軛系骨架之分子、低聚物。此般分子元件，可藉由與已說明之單電子元件的情形相同之手法來製作。
[實施例1]
第9圖為實施例1中所製作之單電子電晶體之俯視圖，第10圖為該剖面圖。作為實施例1，係以下列要領來製作第1實施形態之作為單電子元件10的單電子電晶體。於Si基板1上，以熱CVD法來製作作為第1絕緣層2的SiO2膜，於該上方形成金奈米間隙電極5A、5B，並利用辛烷硫醇與與癸烷二硫醇的混合膜作為自組裝單分子膜，將金奈米粒子7配置在金奈米間隙電極間。於如此製作之單電子電晶體上，亦即金奈米間隙電極5A、5B及SiO2膜2上，形成SiN鈍化層作為第2絕緣層8。
SiN鈍化層的形成係以下列要領來進行。將製作之單電子電晶體導入於真空室內，以使單電子電晶體的溫度不會成為65℃以上之方式，藉由水冷來進行溫度控制。在該條件下將矽烷氣體、氨氣及氫氣導入於真空反應室內，藉由催化CVD法使SiN層沉積。實施例1中，為了防止因加熱而破壞單電子電晶體，係以不會超過65℃之方式來冷卻SiN的鈍化層。尤其是鈍化層的沉積只要在180℃以下即可，但以儘可能降低沉積時的溫度，較佳為65℃以下之方式來冷卻樣本。
分別以橢圓對稱法(ellipsometry)及掃描電子顯微鏡來測定SiN鈍化層的厚度時，均為50nm。在實施例1中所製作之單電子電晶體10中，在施加汲極電壓Vd=50mV之狀態下，掃描側閘極電壓，並測定汲極電流-側閘極電壓相依性。測定溫度設為9K。第11圖係顯示汲極電流-側閘極電壓相依性之圖。橫軸為施加於第1側閘極 之電壓Vg1(V)，縱軸為汲極電流(A)。從第11圖得知可藉由側閘極電壓來調變汲極電流。
第12圖係顯示分別掃描汲極電壓及側閘極電壓時之微分電導的測繪之圖。橫軸為施加於第1側閘極之電壓Vg1(V)，縱軸為汲極電壓Vd(V)，濃淡表示汲極電流(A)的微分電導。測定溫度設為9K。可觀察到由抑制汲極/源極間電流所起因之所謂庫侖鑽石(coulomb diamond)之平行四邊形狀的電壓區域。由此可得知實施例1中所製作之元件作為單電子電晶體而運作。
第13圖係顯示實施例1中所製作之樣本的特性，(A)顯示施加汲極電壓Vd時之汲極電流Id，(B)顯示汲極電流Id相對於施加於第1側閘極之電壓Vg1之圖。(A)中，橫軸為汲極電壓Vd(V)，左縱軸為使SiNx沉積作為鈍化膜時之汲極電流Id(nA)，右縱軸為使SiNx沉積作為鈍化膜前之汲極電流Id(pA)。(B)中，橫軸為施加於第1側閘極之電壓Vg1(V)，左縱軸為使SiNx沉積作為鈍化膜時之汲極電流Id(pA)，右縱軸為使SiNx沉積作為鈍化膜前之汲極電流Id(pA)。另外，測定溫度設為9K。
從第13圖(A)中可得知藉由使SiNx沉積會使汲極電流增加。沉積之SiNx的相對介電常數，藉由在以相對向的電極夾持SiNx之電容施加交流電壓時的靜電電容測定，可得知為7.5。此外，從第13圖(B)中，可得知即使使SiNx沉積亦可確認到庫侖阻斷效應。
[實施例2]
第14圖為實施例2所製作之單電子電晶體之俯視圖，第15圖為該剖面圖。實施例2中，與實施例1相同地將金奈米粒子7配置在金奈米間隙電極5A、5B間，並於上部形成SiN鈍化層作為第2絕緣層8，藉此製作單電子電晶體。然後將光阻塗佈於該單電子電晶體上，並藉由電子束微影法於金奈米間隙部的正上方描繪電極圖案。顯影後藉由電子束蒸鍍依序蒸鍍Ti層30nm、Au層70nm。藉此在金奈米間隙的正上方介有作為第2絕緣層8的SiN層來配置閘極電極21。
在製作之單電子電晶體中，在固定以50mV施加汲極電壓Vd之狀態下掃描頂閘極電壓，並測定汲極電流-頂閘極電壓。測定溫度設為9K。第16圖係顯示該汲極電流-頂閘極電壓相依性之測定結果。橫軸為頂閘極電極之電壓(V)，縱軸為汲極電流Is(A)。如第16圖所示，係得知可藉由側閘極電壓來調變汲極電流。
第17圖係顯示分別掃描汲極電壓及側閘極電壓時之微分電導的測繪之圖。橫軸為施加於頂閘極之電壓(V)，縱軸為汲極電壓Vd(V)，濃淡表示汲極電流(A)的微分電導。測定溫度設為9K。可觀察到由抑制汲極-源極間電流所起因之所謂庫侖鑽石之平行四邊形狀的電壓區域。由此可得知實施例2中所製作之元件作為單電子電晶體而運作。
第18圖係顯示在實施例2所製作之樣本中，汲極電流相對於汲極電壓之圖。測定溫度設為9K。橫 軸為汲極電壓Vd(mV)，左縱軸為汲極電流Id(pA)，右縱軸為汲極電流Id(nA)。使SiNx沉積作為鈍化膜前之汲極電流為約百±pA之範圍，但使SiNx沉積後之汲極電流係增大為±400pA之範圍，且汲極電流Id未流通之汲極電壓Vd的幅度亦增大。再者，使頂閘極沉積後汲極電流係成為±4nA。
在設置頂閘極之實施例2中，與實施例1相比庫侖鑽石變得明顯。
第19圖為汲極電流的頂閘極電壓相依性，亦即所謂的庫侖振盪特性，(A)為測定溫度9K、80K之情形，(B)為160K、220K之情形。各測定溫度中，汲極電流亦藉由閘極電壓的插拔而重複地增減。於低溫的9K中，在-1.5至1.2V的閘極電壓區域中可明顯地觀察到零電流區域。隨著測定溫度逐漸增加至80K、160K、220 K，可得知在閘極電壓插拔時電流的最低值逐漸增大。此係由於當1個電子進入於單電子島時，相當於系統的能量變化之帶電能量Ec、與熱波動kBT之比Ec/kBT會隨著溫度的上升而變小，而難以引起庫侖阻斷現象所造成。kB為波茲曼常數(Boltzmann constant)。然而，即使在220K中亦觀察到由閘極電壓的插拔所起因之庫侖振盪，以SiNx鈍化之單電子電晶體在220K中亦可運作。
第20圖係顯示微分電導的測繪之圖，(A)、(B)、(C)、(D)分別為測定溫度40K、80K、160K、220K之情形。橫軸為閘極電壓，縱軸為汲極電壓。當將測定溫度往40K、80K、160K、220K提高時，雖然庫侖鑽石變得較 不明顯，但即使在220K中亦可維持作為單電子元件之特性。
[實施例3]
實施例3中係室溫下使AlOx沉積作為鈍化膜並於該上方設置頂閘極電極，此點來看係與實施例2不同。AlOx的沉積係使用脈衝雷射沉積法。頂閘極，係使用EBL法來構成為Ti層與Au層之雙層構造。
第21圖(A)、(D)為汲極電流相對於汲極電壓之特性，(B)、(E)為汲極電流相對於施加於側閘極之電壓之特性，(C)、(F)顯示側閘極電壓及相對於汲極電壓之dI/dV(nS)。(A)至(C)為使Al2O3沉積前之特性，(D)至(F)為使Al2O3沉積後之特性。測定溫度設為9K。可得知該電流值比使SiNx沉積作為鈍化膜時高。在將相當於庫侖振盪的1週期之閘極電壓的幅度設為△V時，閘極電容成為e/△V(e為基本電荷)。當比較(B)與(E)時，庫侖振盪的週期在Al2O3沉積後變小。此係顯示因Al2O3的沉積，使側閘極與庫侖島之間的空間由介電常數大的Al2O3所填滿，而使閘極電容增大。以Al2O3填滿庫侖島的周圍者，亦可藉由(C)與(F)的比較而得知。當將庫侖鑽石的汲極電壓方向之峰值的幅度設為△Vd時，帶電能量Ec係成為Ec=e△Vd/4。(F)的△Vd約50mV，相對於此，(C)的△Vd約200mV，所以帶電能量因Al2O3層的沉積而降低至約4分之1。
第22圖係表示施加電壓之閘極為一方的側閘極與另一方的側閘極與頂閘極之特性之圖。測定溫度設 為9K。(A)至(C)分別為汲極電流相對於施加於一方的側閘極、另一方的側閘極、頂閘極之電壓之特性(庫侖振盪)，(D)至(F)分別顯示施加於一方的側閘極、另一方的側閘極、頂閘極之電壓及相對於汲極電壓之dI/dV(nS)(穩定圖(stability diagram))。與使用SiNx作為鈍化膜時相比，可產生穩定的振盪。
[實施例4]
實施例4係與實施例1相同地製作單電子電晶體。第23圖為實施例4之製作中途的單電子電晶體之SEM影像。如第23圖的SEM影像所示，俯視一方的電極5A與另一方的電極5B之間的奈米間隙時，於上下左右之幾乎中央處，將金奈米粒子7介有絕緣膜6而配置後，使SiNx沉積作為鈍化膜。
第24圖係關於實施例4，(A)、(B)顯示汲極電流相對於施加於第1側閘極電極之電壓之相依性、汲極電流相對於施加於第2側閘極電極之電壓之相依性，均為使SiNx沉積前之樣本的測定。(C)顯示汲極電流相對於施加於第2側閘極電極之電壓之相依性，(D)顯示第2側閘極電壓及相對於汲極電壓之dI/dV(微分電導)之圖。(C)及(D)為使SiNx沉積後之樣本的測定。測定溫度均設為9K。
從第24圖可得知在鈍化保護前，第2側閘極電極5D的閘極電容較第1側閘極電極5C稍大，但與後述實施例5不同並非大的差異。由此可認為金奈米粒子7位於SEM影像中的奈米間隙之上下方向上的幾乎中心 處，亦即位於一方的電極5A與另一方的電極5B之幾乎中心軸上。在鈍化後，觀察庫侖振盪1週期可得知閘極電容增大。實施例4中，認為藉由使金奈米粒子7位於奈米間隙的中心，可提高奈米間隙電極5A、5B包圍金奈米粒子7之效果，於鈍化製程中不會受到破壞而能夠沉積。
[實施例5]
實施例5係與實施例1相同地製作單電子電晶體。第25圖為作為實施例5之製作中途的單電子電晶體之SEM影像。如第25圖的SEM影像所示，於俯視一方的電極5A與另一方的電極5B之間的奈米間隙時位於左右的幾乎中央且偏下方，介置有絕緣膜而配置金奈米粒子7後，使SiNx沉積作為鈍化膜。其他詳細內容與其他實施例相同。
第26圖係關於實施例5，(A)、(B)、(C)分別顯示汲極電流相對於施加於第1側閘極電極之電壓之相依性、汲極電流相對於施加於第2側閘極電極之電壓之相依性、第2側閘極電壓及相對於汲極電壓之dI/dV(微分電導)之圖，均為使SiNx沉積前之樣本的測定。(D)顯示汲極電流相對於施加於第2側閘極電極之電壓之相依性之圖，為使SiNx沉積後之樣本的測定結果。測定溫度均設為9K。
第26圖係顯示鈍化前後的特性。第1側閘極的庫侖振盪係電流在-4V至4V之間平穩地增加。另一方面，第2側閘極中，分別在-3.5V與4.5V附近觀察到電流之最大值的峰值，可觀察到1週期份的庫侖振盪。從該內 容中可得知由於金奈米粒子7位於第2側閘極電極5D的附近，且奈米間隙長度較奈米粒子稍大，所以亦觀察到些許第1側閘極之庫侖振盪。在鈍化後電流值成為一定值。此係顯示出由於鈍化使奈米粒子被破壞，而在電極間形成因中核之金的破壞所構成之傳導路徑。
比較實施例4及實施例5可得知以下內容。因鈍化使Au奈米粒子7被破壞所成之導電路徑，係在剖面觀看Au奈米粒子7於奈米間隙電極時位於偏下方，亦即位於接近SiO2基板處時容易產生。因鈍化使Au奈米粒子7被破壞時，當金奈米粒子7接近於SiO2時，可能有中核的金以SiO2表面為支撐面而在電極間電連接而形成傳導路徑之情形。另一方面，當剖面觀看Au奈米粒子7時位於中央或偏上方時，即使金奈米粒子7被破壞附著於奈米間隙電極表面，但由於無支撐面所以不易形成傳導路徑。
[實施例6]
實施例6係如本發明的第2實施形態般，於俯視觀看一方的電極5A與另一方的電極5B之間的奈米間隙時位於左右的幾乎中央且偏下方，介有絕緣膜而配置金奈米粒子7後，使SiNx沉積作為鈍化膜。然後於鈍化膜上，在金屬奈米粒子的正上方配置頂閘極。其他詳細內容與其他實施例相同。
第27圖係關於實施例6，(A)、(B)、(C)分別顯示汲極電流相對於施加於頂閘極電極、第1側閘極電極、第2側閘極電極之電壓之相依性，(D)顯示頂閘極電壓 及相對於汲極電壓之dI/dV(微分電導)，(E)顯示第1側閘極電壓及相對於汲極電壓之dI/dV(微分電導)之圖。測定溫度設為9K。
從第27圖中可確認到鈍化後之頂閘極、第1側閘極、第2側閘極的各個庫侖振盪，以及頂閘極、第1側閘極的庫侖振盪。從庫侖振盪的間隔可得知閘極電容係第1側閘極者為最大，其次為頂閘極，第2側閘極最小。由於第1側閘極的閘極電容較頂閘極更大，所以奈米粒子(庫侖島)在奈米間隙電極的基板附近位於接近於第1側閘極之位置。因此，可認為第1側閘極的閘極電容較頂閘極的閘極電容更大。再者，亦觀察到第2側閘極的庫侖振盪，所以可預測到間隙長度較奈米粒子的粒徑稍大，此係說明在較第2側閘極2更接近第1側閘極之位置，金奈米粒子存在於接近基板側之位置。如此，藉由比較閘極電容，可得知奈米間隙電極的形狀與存在於奈米間隙間之奈米粒子的位置。
本發明並不限定於實施形態及實施例，在申請專利範圍所記載之發明的範圍內可適用各種變更。
根據本發明的實施形態，可將金屬奈米粒子或機能分子配置在奈米間隙電極間，使絕緣膜中介置存在於在金屬奈米粒子與奈米間隙電極之間，並以無機絕緣層來覆蓋此或此等。因此，藉由在無機絕緣層上設置頂閘極電極，或是設置其他電晶體，或是以配線連接半導體基板上所形成之CMOS電路等的各種電子元件，藉此可製造 出含有三維積體化之單電子電晶體之邏輯電路元件、記憶體、感測器電路。
理由：須用整個圖式[第1圖(A)及(B)]才能顯示完整技術特徵。
1‧‧‧基板
2‧‧‧第1絕緣層
3A、3B、4A、4B‧‧‧金屬層
5A‧‧‧奈米間隙電極(一方的電極)
5B‧‧‧奈米間隙電極(另一方的電極)
5C、5D‧‧‧閘極電極(側閘極電極)
6‧‧‧自組裝單分子膜
7‧‧‧金屬奈米粒子
8‧‧‧第2絕緣層
10‧‧‧單電子元件

Claims (12)

  1. 一種奈米裝置，其係具備有：第1絕緣層；以具有奈米間隙之方式設置在上述第1絕緣層上之一方的電極與另一方的電極；配置在上述一方的電極與上述另一方的電極之間之金屬奈米粒子；設置在上述第1絕緣層、上述一方的電極及上述另一方的電極上，並埋設上述金屬奈米粒子之第2絕緣層；於上述第1絕緣層上，設置在相對於上述一方的電極與上述另一方的電極之配置方向呈交叉的方向，且由上述第2絕緣層所被覆之一個或複數個側閘極電極；以及設置在上述第2絕緣層上之頂閘極電極；其中，於上述金屬奈米粒子與上述一方的電極之間、以及上述金屬奈米粒子與上述另一方的電極之間介置存在有作為上述第2絕緣層的一部份之單分子膜。
  2. 一種奈米裝置，其係具備有：第1絕緣層；以具有奈米間隙之方式設置在上述第1絕緣層上之一方的電極與另一方的電極；配置在上述一方的電極與上述另一方的電極之間之機能分子： 設置在上述第1絕緣層、上述一方的電極及上述另一方的電極上，並埋設上述機能分子之第2絕緣層；於上述第1絕緣層上，設置在相對於上述一方的電極與上述另一方的電極之配置方向呈交叉的方向，且由上述第2絕緣層所被覆之一個或複數個側閘極電極；以及設置在上述第2絕緣層上之頂閘極電極；其中，上述機能分子係含有用以固定於上述一方的電極及上述另一方的電極之定錨部。
  3. 如申請專利範圍第1或2項所述之奈米裝置，其中前述第2絕緣層是由SiN、SiO、SiON、Si3N4、SiO2、Al2O3、MgO中任一種所構成。
  4. 如申請專利範圍第1項所述之奈米裝置，其中，前述金屬奈米粒子，係於前述一方的電極與前述另一方的電極之間隙間以剖面觀看時配置在前述一方的電極及前述另一方的電極之厚度的中央、或是相較於前述一方的電極及前述另一方的電極之厚度的中央偏上方，且固定於前述第2絕緣層中。
  5. 如申請專利範圍第1項所述之奈米裝置，其中，藉由作為前述金屬奈米粒子的保護基之烷硫醇與構成前述單分子膜之單分子的缺損部之化學鍵，使前述金屬奈米粒子與前述一方的電極及前述另一方的電極絕緣，並且，前述金屬奈米粒子係配置在前述一方的電極與前述另一方的電極之間。
  6. 如申請專利範圍第1項所述之奈米裝置，其中，前述金屬奈米粒子係藉由烷二硫醇被吸附於前述一方的電極及前述另一方的電極中至少一方。
  7. 一種積體電路，其係在半導體基板上形成有如申請專利範圍第1至6項中任一項所述之奈米裝置與電子裝置而成者。
  8. 一種積體電路，其係具備有：設置在形成有電子裝置之半導體基板上之第1絕緣層；以具有奈米間隙之方式設置在上述第1絕緣層上之一方的電極與另一方的電極；配置在上述一方的電極與上述另一方的電極之間之金屬奈米粒子；設置在上述第1絕緣層、上述一方的電極及上述另一方的電極上，並埋設上述金屬奈米粒子之第2絕緣層；於上述第1絕緣層上，設置在相對於上述一方的電極與上述另一方的電極之配置方向呈交叉的方向，且由上述第2絕緣層所被覆之一個或複數個側閘極電極；以及設置在上述第2絕緣層上之頂閘極電極；其中，於上述金屬奈米粒子與上述一方的電極之間、以及上述金屬奈米粒子與上述另一方的電極之間介置存在有作為上述第2絕緣層的一部份之單分子膜， 且上述電子裝置之複數個電極中的一個係經由設置於前述第1絕緣層之導通孔而連接於上述一方的電極。
  9. 一種積體電路，其係具備有：設置在形成有電子裝置之半導體基板上之第1絕緣層；以具有奈米間隙之方式設置在上述第1絕緣層上之一方的電極與另一方的電極；配置在上述一方的電極與上述另一方的電極之間之機能分子；設置在上述第1絕緣層、上述一方的電極及上述另一方的電極上，並埋設上述機能分子之第2絕緣層；於上述第1絕緣層上，設置在相對於上述一方的電極與上述另一方的電極之配置方向呈交叉的方向，且由上述第2絕緣層所被覆之一個或複數個側閘極電極；以及設置在上述第2絕緣層上之頂閘極電極；其中，上述機能分子係含有用以固定於上述一方的電極及上述另一方的電極之定錨部，上述電子裝置之複數個電極中的一個係經由設置於上述第1絕緣層之導通孔而連接於上述一方的電極、以及上述另一方的電極中之任一者。
  10. 一種奈米裝置的製造方法，其係：製備附絕緣層基板，於前述附絕緣層基板中，係 於第1絕緣層上設置有具有奈米間隙之一方的電極及另一方的電極、以及設置在相對於上述一方的電極及另一方的電極之配置方向呈交叉的方向上之一個或複數個側閘極電極，將金屬奈米粒子或機能分子配置在上述一方的電極與另一方的電極之間，藉由將第2絕緣層形成於上述一方的電極、上述另一方的電極、上述側閘電極及上述附絕緣層基板上，以埋設金屬奈米粒子或機能分子，將頂閘電極形成於上述第2絕緣層，藉此，製造申請專利範圍第1或2項所述之奈米裝置。
  11. 如申請專利範圍第10項所述之奈米裝置的製造方法，其中於形成前述第2絕緣層時，使前述附絕緣層基板冷卻。
  12. 如申請專利範圍第10項所述之奈米裝置的製造方法，其中前述第2絕緣層係使用催化CVD法、電漿CVD法、光CVD法、脈衝雷射沉積法、原子層磊晶法、熱CVD法中的任一種而形成。
TW102107178A 2012-02-28 2013-02-27 奈米裝置、積體電路及奈米裝置的製造方法 TWI591801B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012042588 2012-02-28

Publications (2)

Publication Number Publication Date
TW201344882A TW201344882A (zh) 2013-11-01
TWI591801B true TWI591801B (zh) 2017-07-11

Family

ID=49082728

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102107178A TWI591801B (zh) 2012-02-28 2013-02-27 奈米裝置、積體電路及奈米裝置的製造方法

Country Status (7)

Country Link
US (1) US9240561B2 (zh)
EP (1) EP2822040B1 (zh)
JP (1) JP5674220B2 (zh)
KR (1) KR101985347B1 (zh)
CN (1) CN104303313B (zh)
TW (1) TWI591801B (zh)
WO (1) WO2013129535A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825161B2 (en) * 2013-03-09 2017-11-21 Japan Science And Technology Agency Logical operation element
EP2966684B1 (en) * 2013-03-09 2020-10-14 Japan Science and Technology Agency Electronic element
JP6443699B2 (ja) * 2014-08-29 2018-12-26 国立研究開発法人科学技術振興機構 ナノデバイス
US10370247B2 (en) * 2016-08-29 2019-08-06 International Business Machines Corporation Contacting molecular components
WO2018067136A1 (en) * 2016-10-05 2018-04-12 Hewlett-Packard Development Company, L.P. Insulated sensors
CN107814355A (zh) * 2017-11-02 2018-03-20 苏州康力丰纳米科技有限公司 一种原子级器件大规模加工集成方法
TWI772618B (zh) * 2018-03-02 2022-08-01 國立研究開發法人科學技術振興機構 奈米縫隙電極及其製作方法以及具有奈米縫隙電極的奈米裝置
GB202004510D0 (en) * 2020-03-27 2020-05-13 Univ Oxford Innovation Ltd Nanodevice fabrication method

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196720A (ja) * 1992-12-25 1994-07-15 Nippon Telegr & Teleph Corp <Ntt> 単一電子トランジスタ
JP2903016B1 (ja) * 1998-03-17 1999-06-07 科学技術振興事業団 分子単電子トランジスタ及び集積回路
US6770472B2 (en) * 2000-11-17 2004-08-03 The Board Of Trustees Of The Leland Stanford Junior University Direct DNA sequencing with a transcription protein and a nanometer scale electrometer
JP4974263B2 (ja) * 2002-05-20 2012-07-11 富士通株式会社 半導体装置の製造方法
US6673717B1 (en) * 2002-06-26 2004-01-06 Quantum Logic Devices, Inc. Methods for fabricating nanopores for single-electron devices
JP2004172270A (ja) * 2002-11-19 2004-06-17 Sony Corp 内包フラーレンによる分子及び薄膜トランジスタ
JP2004247343A (ja) * 2003-02-10 2004-09-02 Seiko Epson Corp 有機能動素子のパッシベーション、及び有機能動装置、並びに電子機器
US7208784B2 (en) * 2003-10-07 2007-04-24 Quantum Logic Devices, Inc. Single-electron transistor for detecting biomolecules
KR20060088797A (ko) * 2005-02-02 2006-08-07 최중범 스핀 큐빗 양자전산 로직게이트
JP4054881B2 (ja) * 2006-02-06 2008-03-05 松下電器産業株式会社 単電子半導体素子の製造方法
JP4379450B2 (ja) * 2006-08-22 2009-12-09 ソニー株式会社 電子デバイス及びその製造方法
WO2008035273A2 (en) * 2006-09-22 2008-03-27 Koninklijke Philips Electronics N.V. Semiconductor sensor device, diagnostic instrument comprising such a device and method of manufacturing such a device
WO2008049122A2 (en) * 2006-10-19 2008-04-24 The Regents Of The University Of California High frequency nanotube oscillator
JP2008192712A (ja) * 2007-02-01 2008-08-21 Japan Science & Technology Agency トンネル磁気抵抗素子
JP2008218439A (ja) * 2007-02-01 2008-09-18 Institute Of Physical & Chemical Research 量子素子及びその製造方法
JP5181487B2 (ja) * 2007-02-08 2013-04-10 ソニー株式会社 半導体装置
JP2009545187A (ja) * 2007-09-14 2009-12-17 チュンブク ナショナル ユニヴァーシティ インダストリー−アカデミック コーポレイション ファウンデーション 常温動作単電子素子及びその製作方法
JP4865822B2 (ja) * 2009-02-03 2012-02-01 日本電信電話株式会社 単電子素子インピーダンス測定装置および単電子素子インピーダンス測定方法
JP5648812B2 (ja) * 2009-09-24 2015-01-07 国立大学法人東北大学 電界効果型トランジスタおよび集積回路
US8338280B2 (en) * 2010-07-08 2012-12-25 Globalfoundries Singapore Pte. Ltd. Method for fabricating nano devices

Also Published As

Publication number Publication date
KR20140138787A (ko) 2014-12-04
EP2822040B1 (en) 2017-01-04
EP2822040A4 (en) 2015-11-11
JP5674220B2 (ja) 2015-02-25
US20150014624A1 (en) 2015-01-15
TW201344882A (zh) 2013-11-01
KR101985347B1 (ko) 2019-06-03
CN104303313B (zh) 2017-06-13
JPWO2013129535A1 (ja) 2015-07-30
EP2822040A1 (en) 2015-01-07
WO2013129535A1 (ja) 2013-09-06
CN104303313A (zh) 2015-01-21
US9240561B2 (en) 2016-01-19

Similar Documents

Publication Publication Date Title
TWI591801B (zh) 奈米裝置、積體電路及奈米裝置的製造方法
Aragonès et al. Single-molecule electrical contacts on silicon electrodes under ambient conditions
CN106206685B (zh) 具有纳米间隙长度的电极结构的制作方法、通过该方法得到的具有纳米间隙长度的电极结构和纳米器件
TWI528366B (zh) 有機分子記憶體
JP6917644B2 (ja) エネルギーフィルタ処理冷電子デバイスおよび方法
Vivitasari et al. Coulomb blockade and Coulomb staircase behavior observed at room temperature
CN111989775A (zh) 纳米间隙电极、其制造方法以及具有纳米间隙电极的纳米器件
Janes et al. Interface and contact structures for nanoelectronic devices using assemblies of metallic nanoclusters, conjugated organic molecules and chemically stable semiconductor layers
EP2991118B1 (en) Method of controlling a logical operation element
JPWO2019168124A1 (ja) 単分子トランジスタ
Rao et al. Bottom-up meets top down: An integrated approach for nano-scale devices
Hu Fabrication and study of molecular devices and photovoltaic devices by metal/dielectric/metal structures
Koplin et al. Application of metal nanoclusters in nanoelectronics
Ghosh Molecular Electronics
Jacke et al. Charge transport in nanocrystal wires created by direct electron beam writing
JP4981307B2 (ja) 電子装置、電子回路及び電子機器
JP2012190859A (ja) 共鳴トンネルダイオード及びその製造方法
Wong et al. Local doping of two-dimensional materials
Ding et al. Single nanoparticle semiconductor devices
JP2007142180A5 (zh)