KR101985347B1 - 나노 디바이스 및 그 제조 방법 - Google Patents

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Abstract

다이오드, 터널 소자, MOS 트랜지스터 등의 전자 디바이스와 조합되는 나노 디바이스, 집적 회로 및 나노 디바이스의 제조 방법을 제공한다. 나노 디바이스는, 제1 절연층(2)과, 제1 절연층(2) 상에 나노 갭을 가지도록 설치된 한쪽 전극(5A)과 다른 쪽 전극(5B)고, 한쪽 전극(5A)과 다른 쪽 전극(5B)의 사이에 배치된 금속 나노 입자(7) 또는 기능 분자와, 제1 절연층(2), 한쪽 전극(5A) 및 다른 쪽 전극(5B) 상에 설치되고, 또한 금속 나노 입자(7), 기능 분자 중 어느 하나를 매설하는 제2 절연층(8)을 구비한다. 또한, 제2 절연층(8)이 패시베이션층로서 기능한다.

Description

나노 디바이스 및 그 제조 방법{NANODEVICE AND MANUFACTURING METHOD FOR SAME}
본 발명은, 다이오드, 터널 소자, MOS 트랜지스터 등의 전자 디바이스와 조합되는 나노 디바이스와 그 집적 회로, 및 나노 디바이스의 제조 방법에 관한 것이다.
나노 디바이스로서 단전자 트랜지스터가 있다. 이 단전자 트랜지스터의 제조 기술을 확립하기 위하여, 본 발명자들은, 단전자 디바이스에서의 쿨롱 섬(coulomb island)으로서 금 나노 입자에 주목하고, STM을 사용하여 1.8 ㎚의 입경의 금 나노 입자가 상온에서 쿨롱 섬으로서 기능하고 있는 것을 규명해 왔다. 또한, 고체 기판 상에 전자 디바이스를 구축하기 위해, 무전해 도금을 사용하여 5 ㎚의 갭 길이를 가지는 나노 갭 전극을 한번에 고수율로 제작하는 것을 확립해 왔다. 또한, 나노 갭 전극 간에 금 나노 입자를 화학적 흡착법에 의해 도입한 단전자 트랜지스터의 동작에 대하여 보고해 왔다(비특허 문헌 1 내지 5).
S. Kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, Appl. Phys. Express, 3, 105003(2010) Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett., 91, 203107(2007) Victor M. Serdio V., Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscale, 4, 7161(2012) N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett., 100, 033101(2012) 이노카와 히로시, 후지와라 사토시, 타카하시 야스오, 신학 기술보, ED2001-241, SDM2001-250, 15-20 페이지 See Kei Lee, Ryo Yamada, Shoji Tanaka, Gap Soo Chang, Yoshihiro Asai, and Hirokazu Tada, ACS Nano, 6, 5078(2012)
이와 같이 제작한 단전자 트랜지스터는, 5 ㎚ 이하의 갭 길이를 가지는 나노 갭 전극과, 유기 분자를 배위자로서 가지는 나노 입자로 이루어져 있고, 프로토타입(proto type)인 것으로 한정되어 집적화할 수 없었다.
이에, 본 발명은, 전술한 문제점을 해결하기 위하여, 다이오드, 터널 소자, MOS 트랜지스터 등의 전자 디바이스와 조합되는 나노 디바이스, 그 집적 회로 및 나노 디바이스의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 나노 디바이스는, 제1 절연층과, 제1 절연층 상에 나노 갭을 가지도록 설치된 한쪽 전극과 다른 쪽 전극과, 한쪽 전극과 다른 쪽 전극의 사이에 배치된 금속 나노 입자 또는 기능 분자와, 제1 절연층, 한쪽 전극 및 다른 쪽 전극 상에 설치되고, 금속 나노 입자 또는 기능 분자를 매설하는 제2 절연층을 구비한다.
전술한 구성에 있어서, 제1 절연층 상에, 한쪽 전극과 다른 쪽 전극의 배치 방향에 대하여 교차하는 방향으로 1개 또는 복수의 게이트 전극을 구비하고, 게이트 전극이 제2 절연층에 의해 피복되어 있다. 전술한 구성에 있어서, 금속 나노 입자에 전압을 인가하기 위한 게이트 전극이, 제2 절연층 상에 설치되어 있다. 전술한 구성에 있어서, 제2 절연층은, SiN, SiO, SiON, Si2O3, Si3N4, SiO2, Al2O3, MgO 중 어느 하나이다.
전술한 구성에 있어서, 한쪽 전극과 금속 나노 입자의 사이, 다른 쪽 전극과 금속 나노 입자의 사이에는 절연막이 개재되어 있고, 절연막이, 무기 재료 또는 유기 재료로 이루어진다.
본 발명의 집적 회로는, 본 발명의 나노 디바이스와 전자 디바이스이 반도체 기판 상에 형성되어 이루어진다. 예를 들면, 전자 디바이스가 형성된 반도체 기판 상에 설치된 제1 절연층과, 제1 절연층 상에 나노 갭을 가지도록 설치된 한쪽 전극과 다른 쪽 전극과, 한쪽 전극과 다른 쪽 전극의 사이에 배치된 금속 나노 입자 또는 기능 분자와, 제1 절연층, 한쪽 전극 및 다른 쪽 전극 상에 설치되고, 금속 나노 입자 또는 기능 분자를 매설하는 제2 절연층을 구비하고, 전자 디바이스의 복수의 전극 중 1개가, 제1 절연층에 설치된 비어(via)를 통하여 한쪽 전극에 접속되어 있다.
본 발명의 나노 디바이스의 제조 방법은, 나노 갭을 가지는 한쪽 전극 및 다른 쪽 전극이 설치된 절연층을 가진 기판에 금속 나노 입자 또는 기능 분자를 배치하고, 한쪽 전극, 다른 쪽 전극 및 절연층을 가진 기판 상에 패시베이션 막을 형성함으로써 금속 나노 입자 또는 기능 분자를 매설한다. 특히, 패시베이션 막을 형성할 때, 절연층을 가진 기판을 냉각시킨다. 특히, 패시베이션 막은, 촉매 CVD법, 플라즈마 CVD법, 광 CVD법, 펄스레이저 퇴적법, 원자층 에피택시법, 열 CVD법 중 어느 하나를 사용하여 형성한다.
본 발명에 의하면, 나노 입자 또는 기능 분자가 배위자로서 나노 갭 전극의 사이에 설치되고, 이들을 다른 절연층으로 덮고 있으므로, 다른 절연층이 패시베이션 막으로서 기능한다. 따라서, 패시베이션층 상에서 금속 나노 입자 또는 기능 분자의 상에, 게이트 전극을 설치할 수 있어, 나노 디바이스를 집적화할 수 있다. 또한 게이트 전극 상에 다른 절연막을 형성하고, 비어 홀을 적절하게 뚫어서, 배선을 위한 전극을 구축함으로써 집적화를 도모할 수 있다.
또한, 나노 갭 전극은, 리소그래피 기술에 의해 시드 전극(seed electrode)을 기판 상에 설치하고, 무전해 도금에 계면활성제를 혼합하여, 나노 갭 길이를 제어하여 제작할 수 있다. 그러므로, 나노 갭 전극의 제작과 거의 동시에, 다이오드, 터널 소자, MOS 트랜지스터를 제작할 수 있다. 따라서, 디바이스의 3차원 집적화를 도모할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 나노 디바이스로서의 단전자 소자를 모식적으로 나타내고, (A)는 단면도, (B)는 평면도이다.
도 2의 (A)∼(C)는, 나노 갭 길이를 가지는 전극에 대하여, 예를 들면, 디티올 분자를 사용한 화학적 결합에 의한 단전자 섬의 설치 공정을 모식적으로 나타낸 도면이다.
도 3은 본 발명의 제2 실시형태에 따른 나노 디바이스로서의 단전자 소자를 모식적으로 나타내며, (A)는 단면도, (B)는 평면도이다.
도 4는 본 발명의 제3 실시형태에 따른 집적 회로의 단면도이다.
도 5는 도 4에 나타낸 집적 회로의 평면도이다.
도 6은 도 4 및 도 5에 나타낸 집적 회로의 회로도이다.
도 7은 본 발명의 제4 실시형태에 따른 나노 디바이스로서의 단전자 소자의 단면도이다.
도 8은 본 발명의 제5 실시형태에 따른 나노 디바이스로서의 분자 소자의 단면도이다.
도 9는 실시예 1에서 제작한 단전자 트랜지스터의 평면도이다.
도 10은 실시예 1에서 제작한 단전자 트랜지스터의 단면도이다.
도 11은 실시예 1에 관한 것으로서, 드레인 전류-사이드 게이트 전압 의존성를 나타낸 도면이다.
도 12는 실시예 1에 관한 것으로서, 드레인 전압 및 사이드 게이트 전압을 각각 소인(sweep)했을 때의, 미분 컨덕턴스의 맵핑을 나타낸 도면이다.
도 13은 실시예 1에서 제작한 샘플의 특성을 나타내며, (A)는 드레인 전압 Vd를 인가했을 때의 드레인 전류 Id를 나타내고, (B)는 제1 사이드 게이트에 인가하는 전압 Vg1에 대한 드레인 전류 Id를 나타낸 도면이다.
도 14는 실시예 2에서 제작한 단전자 트랜지스터의 평면도이다. 도 15는 실시예 2에서 제작한 단전자 트랜지스터의 단면도이다.
도 16은 실시예 2에서 제작한 단전자 트랜지스터에 있어서, 탑 게이트 전압을 소인했을 때 얻어진, 드레인 전류-탑 게이트 전압 의존성를 나타낸 도면이다.
도 17은 실시예 2에 관한 것으로서, 드레인 전압 및 사이드 게이트 전압을 각각 소인했을 때의, 미분 컨덕턴스의 맵핑을 나타낸 도면이다.
도 18은 실시예 2에 관한 것으로서, 드레인 전압에 대한 드레인 전류를 나타낸 도면이다.
도 19는 실시예 2에 관한 것으로서, 드레인 전류의 탑 게이트 전압 의존성, 이른바, 쿨롱 오실레이션 특성이며, (A)는 측정 온도 9 K, 80 K인 경우, (B)는 160 K, 220 K의 경우이다.
도 20은 실시예 2에 관한 것으로서, 미분 컨덕턴스의 맵핑을 나타낸 도면이며, (A), (B), (C), (D)는 측정 온도가, 각각 40 K, 80 K, 160 K, 220 K인 경우이다.
도 21은 실시예 3에 관한 것으로서, (A), (D)는 드레인 전압에 대한 드레인 전류의 특성이며, (B), (E)는 사이드 게이트에 인가하는 전압에 대한 드레인 전류의 특성이며, (C), (F)는 사이드 게이트 전압과 드레인 전압에 대한 dI/dV(nS)를 나타낸다.
도 22는 실시예 3에 관한 것으로서, 전압을 인가하는 게이트가 한쪽 사이드 게이트와 다른 쪽 사이드 게이트와 탑 게이트에서의 특성을 나타낸 도면이며, (A)∼(C)는, 각각 한쪽 사이드 게이트, 다른 쪽 사이드 게이트, 탑 게이트에 인가한 전압에 대한 드레인 전류의 특성이며, (D)∼(F)는 각각 한쪽 사이드 게이트, 다른 쪽 사이드 게이트, 탑 게이트에 인가한 전압 및 드레인 전압에 대한 드레인 전압에 대한 dI/dV를 나타낸다.
도 23은 실시예 4로서 제작 도중의 단전자 트랜지스터의 SEM상이다.
도 24는 실시예 4에 관한 것으로서, (A), (B)는 제1 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성, 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성을 나타내고, (C)는 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성을 나타내고, (D)는 제2 사이드 게이트 전압 및 드레인 전압에 대한 dI/dV(미분 컨덕턴스)를 나타낸 도면이다.
도 25는 실시예 5로서 제작 도중의 단전자 트랜지스터의 SEM상이다.
도 26은 실시예 5에 관한 것으로서, (A), (B), (C)는 제1 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성, 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성, 제2 사이드 게이트 전압 및 드레인 전압에 대한 dI/dV(미분 컨덕턴스)를 나타낸 도면이며, (D)는 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성를 나타낸 도면이다.
도 27은 실시예 6에 관한 것으로서, (A), (B), (C)는 각각 탑 게이트 전극, 제1 사이드 게이트 전극, 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성을 나타내고, (D)는 탑 게이트 전압 및 드레인 전압에 대한 dI/dV(미분 컨덕턴스)를 나타내고, (E)는 제1 사이드 게이트 전압 및 드레인 전압에 대한 dI/dV(미분 컨덕턴스)를 나타낸 도면이다.
이하에서, 도면을 참조하면서 본 발명의 실시형태에 대하여 설명한다.
본 발명의 실시형태를 설명하기 위한 전제로서, 종래의 DRAM 등의 제조에 있어서 행해지고 있던 패시베이션 막의 퇴적이, 단전자 소자 등의 나노 디바이스의 제조에 있어서 실현할 수 없었던 이유에 대하여 설명한다.
SiN과 같은 무기 절연막을 촉매 CVD법, 플라즈마 CVD법, 광 CVD법 또는 PLD법을 사용하여 형성할 때, 일반적으로, 플라즈마 중에 샘플이 노출되거나 운동 에너지가 높은 입자가 샘플 표면을 스퍼터링하거나, 주로 막질(膜質)을 향상시키기 위해 기판의 온도가 높아지는 경우가 있다. 이들 기판에 대한 플라즈마, 고에너지 입자, 열 등에 의해, 단전자 소자는 쉽게 파괴되므로 무기 절연막을 퇴적하는 것이 지금까지 곤란했다.
즉, 자기 조직화 단분자막(SAM: Self-Assembled Monolayer)과 같은 유기물에 의해 표면이 덮인 나노 입자나 배위자 분자에 의해 표면이 덮인 나노 입자에, 무기 절연막을 퇴적시키면, 퇴적물의 소스원이 SAM 및 배위자 분자를 파괴하여, 나노 입자가 파괴되는 것에 의해 소자를 파괴한다. 소자가 파괴되지 않아도, 갭 사이에 존재하는 나노 입자가 무기 절연체의 퇴적 중에 이동하여, 단전자 소자로서 기능하지 않게 된다. 특히, 금 나노 갭 전극으로서 사용하는 나노 스케일의 금 전극은 열에 대하여 유동성이 높으므로, 열을 가함으로써, 나노 갭의 구조 변화가 일어나, 단전자 소자가 파괴된다.
그러나, 본 발명자들의 예의(銳意) 연구하여, 하기와 같은 관점에 착안하여 본 발명을 완성하기에 이르렀다.
1) 무전해 도금에 의해 갭 길이를 제어하여 전극 쌍을 형성할 수 있고, 이와 같은 나노 갭 전극은 열에 대하여 안정적이다.
2) 무기 절연물을 퇴적될 때, 금속 나노 입자가 배위 분자에 의해 덮이고, 나노 갭 전극이 SAM으로 덮여져 있으므로 전극 표면을 파괴하지 않는다.
3) 단전자 섬(「쿨롱 섬」이라고도 불린다)으로서 작용하는 금속 나노 입자가, 나노 갭 사이에 앵커 분자, 예를 들면, 디티올 분자에 의해 화학적으로 고정된다.
본 발명은, 단전자 소자의 경우뿐만 아니라, 금속 나노 입자 대신 플러렌 등의 기능 분자를, 한쪽 전극과 다른 쪽 전극의 사이의 나노 갭 사이에 배치할 수도 있다. 이것은, 무전해 도금에 의해 갭 길이를 제어하여 전극 쌍을 형성할 수 있고, 이와 같은 나노 갭 전극은 열에 대하여 안정적이며, 쿨롱 섬으로서 작용하는 플러렌 등의 기능 분자가, 나노 갭 사이에 앵커 분자에 의해 화학적으로 고정되는 것에 의해 이루어지는 것이다. 이 때, 기능 분자에는 전극에 오믹(ohmic) 접촉하는 앵커 부분을 포함하도록, 기능 분자를 직접 합성하면 소자의 저항을 저감시키는 관점에서 효과적이다. 기능 분자와 전극 쌍의 전도 패스(path)는, 한쪽 전극과 기능 분자, 및 다른 쪽 전극과 기능 분자의 합계 2개소이다. 이들 2개의 전도 패스 중, 다른 한쪽 또는 양쪽의 전도 패스에 있어서 기능 분자와 전극을 오믹 접촉시키는 것이 바람직하다. 왜냐하면, 쇼트키 배리어(Schottky barrier)나 터널 저항이 있으면 저항이 커지고, 저항에 의해 전압 분담이 일어나기 때문이다.
기능 분자 중 도전성을 나타내는 부분과 전극 계면의 사이에 터널 저항이 존재하는 경우가 있다. 예를 들면, 기능 분자로서 플러렌을 직접 나노 갭 사이에 넣으면, 터널 배리어가 존재한다. 화학식 1에 나타낸 바와 같은 관능기를 가지는 기능 분자(비특허 문헌 6)를 사용하면, 오믹 접촉을 실현할 수 있고, 기능 분자의 기능을 발현시키기 쉽다. 여기서, 화학식 1의 2개의 관능기 사이에 올리고티오펜 분자(m은 자연수)를 도입하면, 도전성 분자 와이어가 된다. 그리고, 오믹 접촉시키는 관능기는, 한쪽에만 존재하고, 이제(벌써) 다른 한쪽은 오믹 접촉하지 않는 기능 분자의 구조라도 된다. 이 경우에, 기능 분자로의 전하의 출입은 오믹 접촉 측에서 용이하게 일어나고, 다른 쪽 도전 패스 측에, 전극으로 전위가 그대로 가해지므로, 기능 분자에 전계가 가해지기 쉬워 기능을 발현시키기 쉽다.
[화학식 1]
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이상으로 설명한 바와 같이, 분자의 전자 준위를 이용하여 기능을 발현시키거나 분자의 가수를 변화시킬 때는, 전술한 바와 같이 한쪽 전도 패스의 저항을 낮게, 즉 오믹 접촉되는 것이 바람직하다. 기능 분자에는 전극으로의 앵커가 되는 부분이 포함되도록, 기능 분자를 직접 합성하기 위해서는, 앵커 부분은, 예를 들면, 화학식 1과 같은 π 공역계가 있고, 이 π 공역계가 전극 금속 표면과의 파동 함수의 중첩이 있는 구조가, 오믹 접촉에는 바람직하다. 앵커 부위의 화학식 1과 같은 π 공역계와, 분자 기능 부위의 π 공역계의 파동 함수의 중첩은, 기능 분자의 전도성을 결정한다. 파동 함수의 중첩이 큰 평면형으로 π 공역계를 배치하면 분자 내의 도전성은 높아진다. 또한, 전술한 분자는 평면 구조가 되도록 설계되어 있다. 한편, π 공역계의 평면성이 흐트러지면 기능 부위를 포함한 분자 내의 도전성은 낮아진다.
[제1 실시형태]
도 1의 (A)은 본 발명의 제1 실시형태에 따른 단전자 소자를 모식적으로 나타낸 단면도이며, (B)는 단전자 소자의 평면이다. 제1 실시형태에 따른 나노 디바이스로서의 단전자 소자(10)는, 기판(1)과, 기판(1) 상에 설치된 제1 절연층(2)과, 제1 절연층(2) 상에 나노 갭 길이를 가지도록 설치된 한쪽 전극(5A) 및 다른 쪽 전극(5B)과, 한쪽 전극(5A) 및 다른 쪽 전극(5B)에 설치된 절연막으로서의 자기 조직화 단분자막(6)과, 자기 조직화 단분자막(6)에 흡착되고 한쪽 전극(5A)과 다른 쪽 전극(5B)의 사이에 배치된 금속 나노 입자(7)와, 제1 절연층(2), 한쪽 전극(5A), 다른 쪽 전극(5B) 상에서, 자기 조직화 단분자막(6) 및 금속 나노 입자(7)를 매립하도록 설치된 제2 절연층(8)으로 이루어진다.
기서, 나노 갭 길이는 수㎚, 예를 들면, 2 ㎚∼12 ㎚의 치수이다. 금속 나노 입자(7)의 주위에는, 자기 조직화 단분자와 유기 분자와의 반응에 의해 형성된 자기 조직화 단분자 혼합막이 흡착하고 절연막으로서 설치되어 있다. 제1 실시형태에서는, 제1 절연층(2) 상에서, 한쪽 전극(5A) 및 다른 쪽 전극(5B)의 설치 방향에 대하여 교차하는 방향, 구체적으로는 직교하는 방향으로 게이트 전극(사이드 게이트 전극로 불러도 된다)(5C, 5D)이 설치되어 있다.
기판(1)에는 Si 기판 등 각종 반도체 기판이 사용된다.
제1 절연층(2)은, SiO2, Si3N4 등에 의해 형성된다.
한쪽 전극(5A) 및 다른 쪽 전극(5B)은, Au, Al, Ag, Cu 등에 의해 형성된다. 한쪽 금속(5A) 및 다른 쪽 금속(5B)은, 밀착층과 금속층을 순차적으로 적층함으로써 형성될 수도 있다. 여기서, 밀착층은 Ti, Cr, Ni 등으로 형성되고, 금속층은 밀착층 상에 Au, Al, Ag, Cu 등의 다른 금속으로 형성된다.
자기 조직화 단분자막(6)은, 여러 종류가 사용된다. 자기 조직화 단분자막(6)은, 제1 전극(5A), 제2 전극(5B)을 구성하는 금속 원자에 화학적 흡착하는 제1 관능기와, 제1 관능기에 결합하는 제2 관능기로 이루어진다. 제1 관능기는, 티올기, 디티오카르바메이트기, 크산테이트기 중 어느 하나의 기이다. 제2 관능기는, 알칸, 알켄, 알칸 또는 알켄의 수소 분자의 일부 또는 전부를 불소로 치환한 것, 아미노기, 니트로기, 아미드기 중 어느 하나의 기이다.
금속 나노 입자(7)는, 수㎚의 직경을 가지는 입자이며, 금, 은, 동, 니켈, 철, 코발트, 루테늄, 로듐, 팔라듐, 이리듐, 백금 등이 사용된다. 금속 나노 입자(7)는, 자기 조직화 단분자막(6)을 구성하는 분자의 직쇄 부분과 결합하는 알칸티올 등의 분자가 주위에 결합되어 있다. 제2 절연층(6)은, SiN, SiO, SiON, Si2O3, SiO2, Si3N4, Al2O3, MgO 등, 무기 절연물에 의해 형성된다. 무기 절연물은 화학량론 조성을 가지는 것이 바람직하지만, 화학량론 조성에 가까운 것이라도 된다.
이하에서, 도 1에 나타낸 나노 디바이스로서의 단전자 소자(10)의 제작 방법에 대하여 상세하게 설명한다.
먼저, 기판(1) 상에 제1 절연층(2)을 형성한다.
다음으로, 분자 자(molecular ruler) 무전해 도금법에 의해 나노 갭 전극(5A, 5B)과, 사이드 게이트 전극(5C, 5D)을 형성한다.
예를 들면, 제1 절연층(2) 상에 나노 갭보다 넓은 갭을 가지도록 금속층(3A, 3B)을 간격을 두고 쌍을 이루도록 형성하여 두고, 다음으로, 무전해 도금액에 기판(1)을 침지한다. 무기 전해 도금액은, 금속 이온을 포함하는 전해액에 환원제 및 계면활성제가 혼입되어 제작된다. 이 무기 전해 도금액에 기판(1)을 침지하면, 금속 이온이 환원제에 의해 환원되어 금속이 금속층(3A, 3B)의 표면에 석출하여 금속층(4A)과 금속층(4B)이 되고, 금속층(4A)과 금속층(4B) 사이의 갭이 좁아져, 무전해 도금액에 포함되는 계면활성제가 그 석출에 의해 형성되는 금속층(4A, 4B)에 화학적으로 흡착한다. 계면활성제가 갭의 길이(간단히 「갭 길이」라고 함)를 나노미터 사이즈로 제어한다. 전해액 중의 금속 이온이 환원제에 의해 환원되어 금속이 석출하므로, 이와 같은 방법은 무전해 도금법으로 분류된다. 금속층(3A, 3B)에 금속층(4A, 4B)이 도금에 의해 형성되고, 전극(5A, 5B)의 쌍이 얻어진다. 이와 같이, 나노 갭 전극(5A, 5B)의 표면에 보호기인 계면활성제 분자를 분자 자로서 사용한 무전해 도금법(이하, 「분자 자 무전해 도금법」이라고 함)에 의하여, 갭 길이를 계면활성제의 분자에 의해 제어한다. 이에 따라, 나노 갭 전극(5A, 5B)을 양호한 정밀도로 형성할 수 있다. 게이트 전극(5C, 5D)도 동시에 형성할 수 있다.
다음으로, 디티올 분자에 의한 알칸티올로 보호된 금 나노 입자(7)의 배위자 교환을 사용하여, 나노 갭 전극(5A, 5B) 사이에 금속 나노 입자(7)를 화학적으로 결합시킨다. 이로써, 금속 나노 입자(7)를, 예를 들면, 자기 조직화 단분자막(6)에 고정시킨다.
도 2는, 나노 갭 길이를 가지는 전극(5A, 5B)에 대하여, 예를 들면, 디티올 분자를 사용한 화학적 결합에 의한 단전자 섬의 설치 공정을 모식적으로 나타낸 도면이다. 도 2의 (A)에 나타낸 바와 같이, 전극(5A, 5B)으로서의 금 전극 표면에, 자기 조직화 단분자막(Self-Assembled Monolayer: SAM)(5A, 5B)을 형성한다. 다음으로, 도 2의 (B)에 나타낸 바와 같이, 알칸디티올(9A)을 도입함으로써 SAM 결손부에 알칸디티올이 배위하거나 또는 알칸티올와 알칸디티올이 교환하는 것인지에 따라, SAM과 알칸티올로 이루어지는 절연막으로서의 SAM 혼합막(9)이 형성된다. 다음으로, 알칸티올로 보호된 금속 나노 입자(7A)를 도입한다. 그렇게 되면, 도 2의 (C)에 나타낸 바와 같이, 금속 나노 입자(7)의 보호기인 알칸티올과, 알칸티올과 알칸디티올의 혼합 자기 조직화 단분자막(6A, 6B) 중의 알칸디티올과의 배위자 교환에 의해 금속 나노 입자(7)가 자기 조직화 단분자에 화학적으로 흡착한다.
이와 같이 하여, 나노 갭 길이를 가지는 전극(5A, 5B) 사이에, 자기 조직화 단분자막(6A, 6B)을 이용하여, 절연막으로서의 SAM 혼합막(9)을 개재하여 화학적 흡착에 의해 금속 나노 입자(7)를 단전자 섬으로서 도입한다.
그 후, 촉매 CVD법, 플라즈마 CVD법, 광 CVD법 또는 펄스레이저 퇴적(PLD)법을 사용하여, 금속 나노 입자(7)를 자기 조직화 단분자층(6A, 6B)에 의해 화학적으로 흡착한 나노 갭 전극 부착 기판을 냉각하면서, 샘플이 소정의 온도를 초과하여 승온(昇溫)하지 않도록 하여, 그 위에 제2 절연층(8)을 퇴적시킨다.
그리고, 제2 절연층(8)으로서 Al2O3 또는 Si3N4를 퇴적시킬 때는, 원자층 에피택시법이나 열 CVD법을 이용하여 가스를 열분해할 수도 있다. 이러한 경우에는, 샘플대(臺)를 충분히 냉각시킬 필요가 있다.
그 후, 나노 갭 전극(5A, 5B)을 외부와 접속하기 위하여, 외부로의 인출용 전극을 형성한다. 예를 들면, 제2 절연층(8) 상에 레지스트를 형성하고 레지스트 상에 마스크를 배치하여 노광함으로써, 레지스트에 마스크 패턴을 형성한다. 그 후, 제2 절연층(8)에 비어 홀을 형성한다. 비어 홀에 있는 자기 조직화 단분자는 필요에 따라 애싱에 의해 제거한다. 이 비어 홀에 금속을 충전시켜 외부 인출용 전극을 형성한다.
이로써, 제1 실시형태에 따른 나노 디바이스로서의 단전자 소자(10)를 제작할 수 있다.
[제2 실시형태]
제2 실시형태에 따른 나노 디바이스로서의 단전자 소자(20)에 대하여 설명한다. 도 3의 (A)는 제2 실시형태에 따른 나노 디바이스로서의 단전자 소자를 모식적으로 나타낸 단면도이며, (B)는 나노 디바이스로서의 단전자 소자의 평면도이다.
제2 실시형태에 따른 나노 디바이스로서의 단전자 소자(20)는, 기판(1)과, 기판(1) 상에 설치한 제1 절연층(2)과, 제1 절연층(2) 상에 나노 갭 길이를 가지도록 설치한 한쪽 전극(5A) 및 다른 쪽 전극(5B)과, 한쪽 전극(5A) 및 다른 쪽 전극(5B)에 설치한 자기 조직화 단분자막(6)과, 자기 조직화 단분자막(6)에 흡착되고 한쪽 전극(5A)과 다른 쪽 전극(5B)의 사이에 배치한 금속 나노 입자(7)와, 제1 절연막(2), 한쪽 전극(5A) 및 다른 쪽 전극(5B) 상에서, 자기 조직화 단분자막(6) 및 금속 나노 입자(7)를 매립하도록 설치한 제2 절연층(8)과, 제2 절연층(8) 상에서 금속 나노 입자(7)의 바로 위에서, 한쪽 전극(5A)과 다른 쪽 전극(5B)에 걸쳐서 설치한 게이트 전극(21)으로 이루어진다.
제2 실시형태에 따른 단전자 소자(20)의 제작 방법으로서는, 제1 실시형태의 단전자 소자(10)를 제작한 요령으로 제2 절연층(8)을 퇴적시킨 후, 레지스트를 도포하고, 전자빔 리소그래피 기술 또는 광 리소그래피에 의해 게이트 전극(21)의 패턴을 그리고, 현상한 후, 1종류 또는 2종류의 금속층을 형성함으로써, 게이트 전극(21)을 형성한다. 이 때, 밀착층을 형성하는 것이 바람직하다.
상기에서는, 전극 재료로서는 금을 사용하고 있지만, 금으로 한정되지 않고 다른 금속이라도 된다. 예를 들면, 전극 재료로서 이니셜 전극의 재료를 동으로 해도 된다. 이 때, 이니셜 전극은, 전자빔 리소그래피법 또는 광 리소그래피법을 사용하여 동 전극을 형성하고, 이어서, 동 전극 표면을 염화 동으로 만든다. 그 후, 도금액으로서 아스코르브산을 환원제로서 사용한 염화 금 용액을 사용하여, 동 전극 표면을 금으로 덮는다. 구체적으로는, 염화 금(III) 산 수용액에 계면활성제 브롬화 알킬트리메틸암모늄 CnH2n +1[CH3]3N＋·Br-를 혼합하여 환원제 L(＋)-아스코르브산을 가하고, 갭 전극 상에, 자기 촉매형 무전해 금 도금을 행한다. 그 후, 분자 자 도금법에 의해 표면이 금인 나노 갭 전극을 제작한다.
[제3 실시형태]
다음으로, 본 발명의 제3 실시형태에 따른 집적 회로에 대하여 설명한다. 이 집적 회로는, 반도체 기판 상에 전자 디바이스, 예를 들면, 다이오드, 터널 소자, MOS 트랜지스터 등을 형성한 후, 제1 및 제2 실시형태에 따른 나노 디바이스로서의 단전자 소자를 제작하여 이루어진다.
도 4는 본 발명의 제3 실시형태에 따른 집적 회로의 단면도이며, 도 5는 도 4에 나타낸 집적 회로의 평면도이다. 도 4 및 도 5에 나타낸 집적 회로(30)에서는, Si 기판(31) 상에 MOSFET(40)을 설치하고, 평면에서 볼 때 이 MOSFET(40)과 중첩되지 않는 위치에 나노 디바이스로서의 단전자 소자(50)가 설치되어 있다. 도 6은 도 4 및 도 5에 나타낸 집적 회로(30)의 회로도이다. 도 6에 나타낸 회로(60)는, 단전자 소자(61)와 MOSFET(62)을 직렬로 접속한 유니버설 리터럴 게이트 회로로 불리고 있다(비특허 문헌 5 참조).
기판(31), 예를 들면, p형 Si 기판의 일부를 간격을 두고 부분적으로 불순물을 확산시킴으로써, 기판(31)과 역도전(逆導電)으로 한 소스(41) 및 드레인(42)이 설치된다. 기판(31) 상에 마스크를 설치하고, 불순물을 열확산이나 이온 주입 등으로 확산시킴으로써, 소스(41) 및 드레인(42)을 형성할 수 있다.
제1 절연층(43)이, 소스(41), 드레인(42) 및 기판(31) 상에 설치되고, 게이트 전극(44)이, 제1 절연층(43) 중에서 기판(31)으로부터 소정의 높이에 설치된다. 제1 절연층(43) 중, 제1 절연층(43)의 하부(43A)를 형성한 후, 전자빔 증착법 등에 의해 MOSFET(40)의 게이트 전극(44)을 제1 절연층(43)의 하부(43A) 상에 형성한다. 그 후, 게이트 전극(44) 및 제1 절연층(43)의 하부(43A) 상에 상측의 제1 절연층(43B)를 형성하면 된다. 다음으로, 제1 절연층(43)과 소스(41)의 상방을 관통하여 컨택트 홀을 설치하여 전극 재료를 충전함으로써, 비어(46)가 형성된다. 소스(41)에 접속한 비어(46)의 하단이 소스 전극이 된다. 이와 동시에, 제1 절연층(43)에서 드레인(42)의 상방을 관통하여 컨택트 홀을 설치하고, 전극 재료를 충전함으로써, 비어(45)의 하부만을 형성해도 된다.
다음으로, 제1 절연층(43) 상에는 전술한 제1 및 제2 실시형태에 따른 단전자 소자(50)가 설치된다. 즉, 제1 절연층(43) 상에 나노 갭을 가지도록 소스 전극(51) 및 드레인 전극(52)이 설치되고, 소스 전극(51) 및 드레인 전극(52) 상에 도시하지 않은 자기 조직화 단분자막을 개재시켜 금속 나노 입자(53)가 배위자로서 설치된다. 그 방법에 대해서는 이미 설명한 바와 같다. 이 때, 비어(46)의 상단이 드레인 전극(52)의 일단부가 되도록 한다.
이와 같이 하여, 제2 절연층(54)이, 제1 절연층(43) 상에서 또한 단전자 소자(50)의 소스 전극(51) 및 드레인 전극(52) 상에 설치되고, 제2 절연층(54)이 자기 조직화 단분자막 및 금속 나노 입자(53)를 매설하고 있다.
단전자 소자(50)의 게이트 전극(55)이, 제2 절연층(54) 상에서 금속 나노 입자(53)의 위에 걸쳐서 설치된다. 그 때, 게이트 전극(55)은, MOSFET(40)이나 단전자 소자(50)의 소스 전극 및 드레인 전극의 배열 방향과 평행하지 않고, 교차하도록, 가능한 직교하도록 형성된다. 이는 기생 정전(靜電) 용량을 저감시키기 위해서이다.
이와 같이, 집적 회로(30)에서는, MOSFET(40)의 소스(41)와 단전자 소자(50)의 드레인 전극(52)은, 제1 절연층(43)의 컨택트 홀에 전극 재료를 충전하고 비어(46)을 통하여 접속되고, 비어(46) 하단측이 소스 전극(47)으로서 기능한다.
본 발명의 제3 실시형태에 따른 집적 회로(30)는, MOSFET(40)과 단전자 소자(50)가 직렬로 접속되어 있다. 소스, 드레인의 배치 방향과 교차하는 방향에 각 게이트 전극이 상하 방향으로 분리하여 배치되어 있다. MOSFET(40)의 게이트 전극(44)은, 상측의 제1 절연층(43B)과 제2 절연층(54)에 형성된 컨택트 홀에 전극 재료를 충전하여 비어(48)로 배선되고, 제2 절연층(54) 상에 외부 접속용 배선으로서 인출할 수 있다. MOSFET(40)의 드레인 전극이 제1 및 제2 절연층(43, 54)에 관통 배선된 비어(45)에 의해 형성되어 있다.
또한, 단전자 소자(50)의 소스 전극(51)이 제2 절연층(54) 상의 배선과 비어(49)를 통하여 접속된다. 단전자 소자(50)의 드레인 전극(52)과 MOSFET(40) 소스 전극(47)이, 제1 절연층(43)에 설치된 비어(46)를 통하여 접속된다.
이상 설명한 바와 같이, 반도체의 기판(31) 상에 MOSFET(40) 등의 전자 디바이스를 형성하고, 전자 디바이스를 제1 절연층(43)으로 덮고, 제1 절연층(43)에 비어(46)를 형성해 둔다. 그리고, 제1 절연층(43) 상에, 제1 및 제2 실시형태와 마찬가지로, 단전자 소자(50)를 형성하고, 단전자 소자(50)의 한쪽 제어 전극과 전자 소자(40)의 한쪽 제어 전극이 비어(46)에 의해 배선 접속된다. 도면에서는, 단전자 소자(50)의 한쪽 제어 전극은 드레인 전극이며, 전자 소자(40)의 한쪽 제어 전극은 소스 전극이지만, 이와 반대로 구성될 수도 있다. 단전자 소자(50)의 그 외의 제어 전극과 전자 소자(40)의 그 외의 전극에 대해서는, 각각 제1 및 제2 절연층(43 및 54)에 각각 설치한 비어(45, 48, 49)에 의해 제2 절연층(43) 상에 배선 접속할 수 있다. 이로써, 각각의 소자의 전기 신호의 입출력을 행할 수 있다.
이상 설명한 나노 디바이스 및 이것을 사용한 집적 회로에서는, 예를 들면, 제1 및 제2 실시형태로서 나타낸 바와 같이, 나노 디바이스가 단전자 소자이며, 금속 나노 입자(7)와 나노 갭 전극(5A, 5B)의 사이에, 자기 조직화 단분자막과 알칸티올으로 이루어지는 SAM 혼합막(9)이 설치되어 있는 경우에 대하여 설명하였으나, 하기와 같은 형태라도 된다.
[제4 실시형태]
도 7은, 본 발명의 제4 실시형태에 따른 나노 디바이스로서의 단전자 소자의 단면도이다. 제4 실시형태에서는, 나노 디바이스(70)가, 제1 내지 제3 실시형태와는 달리, 금속 나노 입자(7)의 일부 또는 전부가 수∼수십 ㎚의 절연막(71)으로 덮여져 있다. 나노 갭 전극(5A)과 금속 나노 입자(7)의 사이는 절연막(71)을 개재하여 접속되고, 금속 나노 입자(7)와 나노 갭 전극(5B)의 사이는 절연막(71)을 개재하여 접속되어 있다.
이와 같은 나노 디바이스(70)에서는, 얇은 절연막(71)에 의해 나노 갭 전극(5A)과 나노 갭 전극(5B)의 사이에서 금속 나노 입자(7)를 경유하여 터널 전류가 흐른다.
[제5 실시형태]
도 8은, 본 발명의 제5 실시형태에 따른 나노 디바이스로서의 분자 소자의 단면도이다. 제5 실시형태에서는, 나노 디바이스(80)가, 제1 내지 제4 실시형태와는 달리, 금속 나노 입자(7)가 아니라, 기능 분자(81)이다. 즉, 나노 갭 전극(5A)과 나노 갭 전극(5B)의 사이에, 기능 분자(81)가 배치된다. 이 때, 나노 갭 전극(5A, 5B)과 기능 분자(81)는 절연되어 있다. 기능 분자(81)로서는 π 공역계 골격을 가지는 분자, 올리고머를 예로 들 수 있다. 이와 같은 분자 소자도, 이미 설명한 단전자 소자의 경우와 동일한 방법에 의해, 제작할 수 있다.
실시예 1
도 9는 실시예 1에서 제작한 단전자 트랜지스터의 평면도이며, 도 10은 그 단면도이다. 실시예 1로서, 제1 실시형태에 따른 단전자 소자(10)로서의 단전자 트랜지스터를 하기 요령으로 제작하였다. Si 기판(1) 상에 제1 절연층(2)으로서 SiO2막을 열 CVD법으로 제작하고, 그 위에, 금 나노 갭 전극(5A, 5B)를 형성하고, 자기 조직화 단분자막로서 옥탄티올과 데칸디티올의 혼합막을 이용하여 금 나노 입자(7)를 금 나노 갭 전극 사이에 배치하였다. 이와 같이 하여 제작한 단전자 트랜지스터 상에, 즉 금 나노 갭 전극(5A, 5B) 및 SiO2막(2) 상에 제2 절연층(8)으로서 SiN의 패시베이션층을 형성하였다.
SiN의 패시베이션층의 형성은 하기 요령으로 행하였다. 제작한 단전자 트랜지스터를 진공 챔버 내에 도입하고, 수냉에 의해 단전자 트랜지스터의 온도가 65℃ 이상이 되지 않도록 온도 제어를 행하였다. 이 조건 하에서 진공 챔버 내에 실란 가스, 암모니아 가스 및 수소 가스를 도입하고, 촉매 CVD법에 의해 SiN층을 퇴적하였다. 본 실시예 1에서는, 가열에 의해 단전자 트랜지스터가 파괴되는 것을 방지하기 위해서, SiN의 패시베이션층은 65℃를 초과하지 않도록 냉각하였다. 다만 패시베이션층의 퇴적은 180℃ 이하이면 되지만, 가능한 한 퇴적 시의 온도가 낮아지도록, 바람직하게는 65℃ 이하가 되도록, 샘플을 냉각시킨다.
SiN의 패시베이션층의 두께를 엘립소메트리법 및 주사 전자 현미경으로 각각 측정한 바, 모두 50 ㎚였다. 실시예 1에서 제작한 단전자 트랜지스터(10)에 있어서, 드레인 전압 Vd=50 mV를 인가한 상태에서, 사이드 게이트 전압을 스위핑하여, 드레인 전류-사이드 게이트 전압 의존성을 측정하였다. 측정 온도는 9 K로 하였다. 도 11은, 드레인 전류-사이드 게이트 전압 의존성를 나타낸 도면이다. 가로축은 제1 사이드 게이트에 인가하는 전압 Vg1(V)이며, 세로축은 드레인 전류(A)이다. 도 11로부터, 사이드 게이트 전압에 의해 드레인 전류를 변조할 수 있는 것을 알 수 있다.
도 12는, 드레인 전압 및 사이드 게이트 전압을 각각 소인했을 때의, 미분 컨덕턴스의 맵핑을 나타낸 도면이다. 가로축은 제1 사이드 게이트에 인가하는 전압 Vg1(V)이며, 세로축은 드레인 전압 Vd(V)이며, 농담(濃淡)이 드레인 전류(A)의 미분 컨덕턴스를 나타낸다. 측정 온도는 9 K로 하였다. 드레인·소스간 전류의 억제에 기인한, 이른바 쿨롱 다이아몬드와 같은 평행사변형의 전압 영역이 관찰되고 있는 것을 알 수 있다. 이에 따르면, 실시예 1에서 제작한 소자가 단전자 트랜지스터로서 동작하고 있는 것을 알았다.
도 13은, 실시예 1에서 제작한 샘플의 특성을 나타내고, (A)는 드레인 전압 Vd를 인가했을 때의 드레인 전류 Id를 나타내고, (B)는 제1 사이드 게이트에 인가하는 전압 Vg1에 대한 드레인 전류 Id를 나타낸 도면이다. (A)에 있어서, 가로축은 드레인 전압 Vd(V)이며, 좌측 세로축은 패시베이션 막으로서 SiNx를 퇴적했을 때의 드레인 전류 Id(nA)이며, 우측 세로축은 패시베이션 막으로서 SiNx를 퇴적하기 전의 드레인 전류 Id(pA)이다. (B)에 있어서, 가로축은 제1 사이드 게이트에 인가하는 전압 Vg1(V)이며, 좌측 세로축은 패시베이션 막으로서 SiNx를 퇴적했을 때의 드레인 전류 Id(pA)이며, 우측 세로축은 패시베이션 막으로서 SiNx를 퇴적하기 전의 드레인 전류 Id(pA)이다. 그리고, 측정 온도는 9 K로 하였다.
도 13의 (A)으로부터, SiNx를 퇴적함으로써 드레인 전류가 증가하고 있는 것을 알 수 있다. 퇴적된 SiNx의 비유전율(relative permittivity)은, 대향하는 전극으로 SiNx를 협지한 커패시턴스에서의 교류 전압 인가 시의 정전 용량 측정에 의해 확인한 바 7.5였다. 또한, 도 13의 (B)로부터 SiNx를 퇴적시켜도 쿨롱 봉쇄 효과를 확인할 수 있다.
실시예 2
도 14는 실시예 2에서 제작한 단전자 트랜지스터의 평면도이며, 도 15는 그 단면도이다. 실시예 2에서는, 실시예 1과 마찬가지로, 금 나노 입자(7)를 금 나노 갭 전극(5A, 5B) 사이에 배치하고, 상부에 제2 절연층(8)으로서 SiN 패시베이션층을 형성함으로써, 단전자 트랜지스터를 제작하였다. 그 후, 이 단전자 트랜지스터 상에 레지스트를 도포하고, 전자빔 리소그래피법에 의해, 금 나노 갭부의 바로 위에 전극 패턴을 묘화(描畵)했다. 현상 후, 전자빔 증착에 의해 Ti층 30 ㎚, Au층 70 ㎚를 순차로 증착하였다. 이로써, 금 나노 갭의 바로 위에 제2 절연층(8)으로서의 SiN층을 통하여 탑 게이트 전극(21)을 배치하였다.
제작한 단전자 트랜지스터에 있어서, 드레인 전압 Vd를 50 mV로 일정하게 인가한 상태에서 탑 게이트 전압을 소인하고, 드레인 전류-탑 게이트 전압을 측정하였다. 그리고, 측정 온도는 9 K로 하였다. 도 16은, 이 드레인 전류-탑 게이트 전압 의존성의 측정 결과를 나타낸다. 가로축은 탑 게이트 전극의 전압(V), 세로축은 드레인 전류 Is(A)이다. 도 16에 나타낸 바와 같이, 사이드 게이트 전압에 의해 드레인 전류를 변조 가능한 것을 알 수 있었다.
도 17은, 드레인 전압 및 사이드 게이트 전압을 각각 소인했을 때의, 미분 컨덕턴스의 맵핑을 나타낸 도면이다. 가로축은 탑 게이트에 인가하는 전압(V), 세로축은 드레인 전압 Vd(V)이며, 농담이 드레인 전류(A)의 미분 컨덕턴스를 나타낸다. 측정 온도 9 K로 하였다. 드레인·소스간 전류의 억제에 기인한, 이른바 쿨롱 다이아몬드와 같은 평행 사변형의 전압 영역이 관찰된다. 이에 따르면, 실시예 2에서 제작한 소자가 단전자 트랜지스터로서 동작하고 있는 것을 알 수 있다.
도 18은, 실시예 2에서 제작한 샘플에 있어서 드레인 전압에 대한 드레인 전류를 나타낸 도면이다. 측정 온도는 9 K로 하였다. 가로축은 드레인 전압 Vd(mV), 좌측 세로축은 드레인 전류 Id(pA), 우측 세로축은 드레인 전류 Id(nA)이다. 패시베이션 막으로서의 SiNx를 퇴적하기 전의 드레인 전류는 약 ± 100 pA의 범위이지만, SiNx를 퇴적한 후의 드레인 전류는 ±400 pA의 범위로 크게 되어 있고, 드레인 전류 Id가 흐르지 않는 드레인 전압 Vd의 폭도 크게 되어 있다. 또한, 탑 게이트를 퇴적시킨 후에는, 드레인 전류는 ±4 nA가 되어 있다.
탑 게이트를 설치한 실시예 2에서는, 실시예 1과 비교하여, 쿨롱 다이아몬드가 선명하다.
도 19는, 드레인 전류의 탑 게이트 전압 의존성, 이른바, 쿨롱 오실레이션 특성이며, (A)는 측정 온도 9 K, 80 K의 경우, (B)는 160 K, 220 K의 경우이다. 각 측정 온도에 있어서도, 드레인 전류는 게이트 전압의 삽인(揷引)에 의해 반복적으로 증감하고 있다. 저온의 9 K에서는, 제로 전류 영역이 -1.5∼1.2 V의 게이트 전압 영역에 있어서 명료하게 관찰되고 있다. 측정 온도가 80 K, 160 K, 220 K로 증가해 감에 따라, 게이트 전압 삽인 시의 전류의 최저값이 서서히 커지고 있는 것을 알 수 있다. 이는, 단전자 섬에 1개의 전자가 들어갔을 때의 계의 에너지 변화에 상당하는 대전(帶電) 에너지 Ec와 열요동 kBT의 비 Ec/kBT가 온도가 상승함에 따라 작아져, 쿨롱 봉쇄 현상이 일어나기 어려운 것에 기인하고 있다. kB는 볼츠만 상수이다. 그러나, 220 K에 있어서도 게이트 전압의 삽인에 기인한 쿨롱 오실레이션은 관찰되고 있어, SiNx로 패시베이션된 단전자 트랜지스터는, 220 K에 있어서도 동작하는 것을 알 수 있다.
도 20은, 미분 컨덕턴스의 맵핑을 나타낸 도면이며, (A), (B), (C), (D)는 측정 온도가 각각 40 K, 80 K, 160 K, 220 K의 경우이다. 가로축은 게이트 전압이며, 세로축이 드레인 전압이다. 측정 온도를 40 K, 80 K, 160 K, 220 K로 상승시키면, 쿨롱 다이아몬드가 명확하지 않게 되지만, 220 K에 있어서도 단전자 소자로서의 특성이 유지되고 있는 것을 알 수 있다.
실시예 3
실시예 3에서는, 패시베이션 막으로서 AlOx를 실온에서 퇴적시키고, 그 위에 탑 게이트 전극을 설치한 점에서, 실시예 2와 상이하다. AlOx의 퇴적에는, 펄스레이저 퇴적법을 사용하였다. 탑 게이트로서는 EBL법을 사용하여 Ti층과 Au층의 2층 구조로 하였다.
도 21의 (A), (D)는 드레인 전압에 대한 드레인 전류의 특성이며, (B), (E)는 사이드 게이트에 인가하는 전압에 대한 드레인 전류의 특성이며, (C), (F)는 사이드 게이트 전압과 드레인 전압에 대한 dI/dV(nS)를 나타낸다. (A)∼(C)는 Al2O3를 퇴적하기 전의 특성이며, (D)∼(F)는 Al2O3을 퇴적한 후의 특성이다. 측정 온도는 9 K로 하였다. 패시베이션 막으로서 SiNx를 퇴적시켰을 때보다 전류값이 높은 것을 알 수 있다. 쿨롱 오실레이션의 1 주기에 상당하는 게이트 전압의 폭을 ΔV로 하면, 게이트 용량은, e/ΔV(e는 소전하(素電荷))가 된다. (B)와 (E)를 비교하면, 쿨롱 오실레이션의 주기가 Al2O3의 퇴적 후에 작아지고 있다. 이는, Al2O3를 퇴적함으로써, 사이드 게이트와 쿨롱 섬의 사이의 공간이 유전율이 큰 Al2O3로 충전됨으로써, 게이트 용량이 크게 되는 것을 나타내고 있다. Al2O3로 쿨롱 섬의 주위가 충전되는 것은, (C)와 (F)를 비교함으로써도 알 수 있다. 쿨롱 다이아몬드의 드레인 전압 방향의 피크의 폭을 ΔVd로 하면, 대전 에너지 Ec는, Ec=eΔVd/4로 된다. (F)의 ΔVd는 50 mV 정도인 데 비해, (C)의 ΔVd는 200 mV 정도이므로, 대전 에너지는 Al2O3층의 퇴적에 의해 1/4 정도로 작아지고 있다.
도 22는, 전압을 인가하는 게이트가 한쪽 사이드 게이트와 다른 쪽 사이드 게이트와 탑 게이트에서의 특성을 나타낸 도면이다. 측정 온도는 9 K로 하였다. (A)∼(C)는, 각각 한쪽 사이드 게이트, 다른 쪽의 사이드 게이트, 탑 게이트에 인가한 전압에 대한 드레인 전류의 특성(쿨롱 오실레이션)이며, (D)∼(F)는 각각 한쪽 사이드 게이트, 다른 쪽 사이드 게이트, 탑 게이트에 인가한 전압 및 드레인 전압에 대한 드레인 전압에 대한 dI/dV(nS)(스터빌리티 다이어그램(stability diagram))이다. 패시베이션 막으로서 SiNx를 사용한 경우에 비해 안정된 오실레이션이 생기는 것을 알았다.
실시예 4
실시예 4로서, 실시예 1과 마찬가지로, 단전자 트랜지스터를 제작하였다. 도 23은, 실시예 4로서 제작 도중의 단전자 트랜지스터의 SEM상이다. 도 23의 SEM상에 나타낸 바와 같이, 한쪽 전극(5A)과 다른 쪽 전극(5B)의 사이의 나노 갭의 평면에서 볼 때 상하 좌우의 대략 중앙에, 금 나노 입자(7)를 절연막(6)을 통하여 배치한 후에, 패시베이션 막으로서 SiNx를 퇴적시켰다.
도 24는 실시예 4에 관한 것으로서, (A), (B)는 각각, 제1 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성, 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성을 나타내고, 양쪽 모두 SiNx를 퇴적하기 전의 샘플에서의 측정이다. (C)는 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성을 나타내고, (D)는 제2 사이드 게이트 전압 및 드레인 전압에 대한 dI/dV(미분 컨덕턴스)를 나타낸 도면이다. (C) 및 (D)는 SiNx를 퇴적된 후의 샘플에서의 측정이다. 양쪽 모두 측정 온도는 9 K로 하였다.
도 24로부터, 패시베이션 전에는, 제1 사이드 게이트 전극(5C)보다 제2 사이드 게이트 전극(5D) 쪽이 약간 게이트 용량이 크지만, 후술하는 실시예 5와 달리, 큰 차이는 아니다. 이로부터, 금 나노 입자(7)는, SEM상에서의 나노 갭의 상하 방향의 대략 중심에, 즉 한쪽 전극(5A)과 다른 쪽 전극(5B)의 대략 중심축 상에 위치하고 있는 것으로 여겨진다. 패시베이션 후에는, 쿨롱 오실레이션이 1 주기 관찰되고, 게이트 용량이 크게 되어 있는 것을 알 수 있다. 실시예 4에서는, 금 나노 입자(7)가 나노 갭의 중심에 위치하고 있으므로, 나노 갭 전극(5A, 5B)이 금 나노 입자(7)를 에워싸는 효과가 높고, 패시베이션 프로세스 시에 파괴되지 않고, 퇴적된 것으로 여겨진다.
실시예 5
실시예 5로서, 실시예 1과 마찬가지로, 단전자 트랜지스터를 제작하였다. 도 25는, 실시예 5로서 제작 도중의 단전자 트랜지스터의 SEM상이다. 도 25의 SEM상에 나타낸 바와 같이, 한쪽 전극(5A)과 다른 쪽 전극(5B)의 사이의 나노 갭의 평면에서 볼 때 좌우 대략 중앙에서 아래 쪽에, 금 나노 입자(7)를 절연막을 개재하여 배치한 후에, 패시베이션 막으로서 SiNx를 퇴적시켰다. 그 외의 상세한 것은 다른 실시예와 동일하다.
도 26은 실시예 5에 관한 것으로서, (A), (B), (C)는 각각, 제1 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성, 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성, 제2 사이드 게이트 전압 및 드레인 전압에 대한 dI/dV(미분 컨덕턴스)를 나타낸 도면이며, 모두 SiNx를 퇴적하기 전의 샘플에서 측정한 것이다. (D)는 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성을 나타낸 도면이며, SiNx를 퇴적한 후의 샘플에서 측정한 결과이다. 측정 온도는 모두 9 K로 하였다.
도 26은, 패시베이션 전후의 특성을 나타내고 있다. 제1 사이드 게이트의 쿨롱 오실레이션은, -4 V∼4 V의 사이에서 완만하게 전류가 증가하고 있다. 한편, 제2 사이드 게이트에서는 전류의 최대값의 피크가 -3.5 V와 4.5 V 근방에서 각각 관찰되고 있고, 1 주기분의 쿨롱 오실레이션이 관찰되고 있다. 이에 따르면, 금 나노 입자(7)는 제2 사이드 게이트 전극(5D)의 근방에 위치하고 있고, 나노 갭 길이가 나노 입자보다 약간 크기 때문에, 제1 사이드 게이트에 의한 쿨롱 오실레이션도 약간 관찰되고 있는 것을 알 수 있다. 패시베이션 후에 전류는 일정값이 되어 있다. 이는, 패시베이션에 의해 나노 입자가 파괴되어 전극 간에 코어의 금의 파괴에 의한 전도 패스가 형성된 것을 나타내고 있다.
실시예 4 및 실시예 5를 비교한 결과, 하기와 같은 사실을 알았다. 패시베이션에 의한 Au 나노 입자(7)의 파괴에 의한 도전 패스는, Au 나노 입자(7)가 나노 갭 전극 사이의 단면에서 볼 때 아래쪽, 즉 SiO2 기판에 가까운 장소에 위치하는 경우에 일어나기 쉽다. 패시베이션에 의해 Au 나노 입자(7)가 파괴되었을 때, SiO2에 금 나노 입자(7)가 가까우면 그대로 코어의 금이 SiO2 표면을 지지면으로서, 전극 사이를 전기적으로 접속하여 전송 패스가 형성되는 경우가 있다. 한편, Au 나노 입자(7)가 단면에서 볼 때 중앙이나 위쪽에 있으면, Au 나노 입자가 파괴되어도, 나노 갭 전극 표면에 부착되지만 지지면이 없기 때문에 전도 패스는 형성되기 어렵다.
실시예 6
실시예 6으로서, 본 발명에서의 제2 실시형태와 같이, 한쪽 전극(5A)과 다른 쪽 전극(5B)의 사이의 나노 갭의 평면에서 볼 때 좌우 대략 중앙에서 아래 쪽으로, 금 나노 입자(7)를 절연막을 개재하여 배치한 후에, 패시베이션 막으로서 SiNx를 퇴적시켰다. 그 후, 패시베이션 막 상에서 금속 나노 입자의 바로 위에 탑 게이트를 배치하였다. 그 외의 자세한 것은 다른 실시예와 동일하다.
도 27은 실시예 6에 관한 것으로서, (A), (B), (C)는 각각 탑 게이트 전극, 제1 사이드 게이트 전극, 제2 사이드 게이트 전극에 인가하는 전압에 대한 드레인 전류의 의존성을 나타내고, (D)는 탑 게이트 전압 및 드레인 전압에 대한 dI/dV(미분 컨덕턴스)를 나타내고, (E)는 제1 사이드 게이트 전압 및 드레인 전압에 대한 dI/dV(미분 컨덕턴스)를 나타낸다. 측정 온도는 9 K로 하였다.
도 27에서, 패시베이션 후의 탑 게이트, 제1 사이드 게이트, 제2 사이드 게이트의 각각의 쿨롱 오실레이션과 탑 게이트, 제1 사이드 게이트의 쿨롱 오실레이션이 확인된다. 쿨롱 오실레이션의 간격으로부터, 게이트 용량은, 제1 사이드 게이트가 가장 크고, 탑 게이트, 제2 사이드 게이트의 순서로 작아지고 있다. 탑 게이트보다 제1 사이드 게이트의 게이트 용량이 크므로, 나노 입자(쿨롱 섬)는, 나노 갭 전극의 기판 근방에서 제1 사이드 게이트에 가까운 위치에 있다. 따라서, 제1 사이드 게이트의 게이트 용량이, 탑 게이트의 게이트 용량보다 크게 된 것으로 여겨진다. 또한, 제2 사이드 게이트의 쿨롱 오실레이션도 관찰되고 있으므로, 갭 길이는, 나노 입자의 입경보다 약간 큰 것으로 예상되며, 제2 사이드 게이트(2)보다 제1 사이드 게이트에 가까운 위치에서, 기판측에 가까운 위치에 금 나노 입자가 존재하고 있는 것이 시사된다. 이와 같이, 게이트 용량을 비교함으로써, 나노 갭 전극의 형상과 나노 갭 사이에 존재하는 나노 입자의 위치를 알 수 있다.
본 발명은 실시형태 및 실시예로 한정되지 않고, 특허 청구의 범위에 기재된 발명의 범위에서 다양하게 변경하여 적용할 수 있다.
본 발명의 실시형태에 따르면, 금속 나노 입자 또는 기능 분자를 나노 갭 전극 사이에 배치하고, 금속 나노 입자와 나노 갭 전극의 사이에는 절연막을 개재하고, 이것 또는 이들을 무기 절연층으로 덮을 수 있다. 따라서, 무기 절연층 상에 탑 게이트 전극을 설치하거나, 다른 트랜지스터를 설치하거나, 반도체 기판 상에 형성된 CMOS 회로 등의 각종 전자 소자와 배선으로 접속함으로써, 3차원적으로 집적화된 단전자 트랜지스터를 포함하는 논리 회로 소자, 메모리, 센서 회로를 제조할 수 있다.
1: 기판 2: 제1 절연층
3A, 3B, 4A, 4B: 금속층 5A: 나노 갭 전극(한쪽 전극)
5B: 나노 갭 전극(다른 쪽 전극)
5C, 5D: 게이트 전극(사이드 게이트 전극)
6, 6A, 6B: 자기 조직화 단분자막
7: 금속 나노 입자 8: 제2 절연층
9:자기 조직화 단분자 혼합막(SAM 혼합막)
9A: 알칸티올 10, 20: 단전자 소자
21: 게이트 전극(탑 게이트 전극)
30, 60: 집적 회로 40, 62: MOSFET
50, 61: 단전자 소자 31: 기판
41: 소스 42: 드레인
43: 제1 절연층 43A: 제1 절연층의 하부
43B: 제1 절연층의 상부 44: 게이트 전극
45, 46, 48, 49: 비어 51: 소스 전극
52: 드레인 전극 53: 금속 나노 입자
54: 제2 절연층 55: 게이트 전극
70, 80: 나노 디바이스 71: 절연막
81: 기능 분자

Claims (11)

  1. 제1 절연층;
    상기 제1 절연층 상에 나노 갭을 가지도록 설치된 한쪽 전극과 다른 쪽 전극;
    상기 한쪽 전극 및 상기 다른 쪽 전극의 표면에 형성된 단분자막;
    상기 한쪽 전극과 상기 다른 쪽 전극의 사이에 배치된 금속 나노 입자; 및
    상기 제1 절연층, 상기 한쪽 전극 및 상기 다른 쪽 전극 상에 설치되고, 상기 단분자막 및 상기 금속 나노 입자를 매설하는 제2 절연층
    을 구비하는 나노 디바이스.
  2. 제1 절연층;
    상기 제1 절연층 상에 나노 갭을 가지도록 설치된 한쪽 전극과 다른 쪽 전극;
    상기 한쪽 전극 및 상기 다른 쪽 전극의 표면에 형성된 단분자막;
    상기 한쪽 전극과 상기 다른 쪽 전극의 사이에 배치된 기능 분자; 및
    상기 제1 절연층, 상기 한쪽 전극 및 상기 다른 쪽 전극 상에 설치되고, 상기 단분자막 및 상기 기능 분자를 매설하는 제2 절연층
    을 구비하는 나노 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 절연층 상에, 상기 한쪽 전극과 상기 다른 쪽 전극의 배치 방향에 대하여 교차하는 방향으로 하나 또는 복수의 게이트 전극을 구비하고,
    상기 게이트 전극이 상기 제2 절연층에 의해 피복되어 있는, 나노 디바이스.
  4. 제1항에 있어서,
    상기 금속 나노 입자에 전압을 인가하기 위한 게이트 전극이, 상기 제2 절연층 상에 설치되어 있는, 나노 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 절연층은, SiN, SiO, SiON, Si3N4, SiO2, Al2O3, MgO 중 어느 하나로 이루어지는, 나노 디바이스.
  6. 제1항 또는 제2항에 기재된 나노 디바이스와 전자 디바이스가 반도체 기판 상에 형성되어 이루어지는, 집적 회로.
  7. 전자 디바이스가 형성된 반도체 기판 상에 설치된 제1 절연층;
    상기 제1 절연층 상에 나노 갭을 가지도록 설치된 한쪽 전극과 다른 쪽 전극;
    상기 한쪽 전극 및 상기 다른 쪽 전극의 표면에 형성된 단분자막;
    상기 한쪽 전극과 상기 다른 쪽 전극의 사이에 배치된 금속 나노 입자; 및
    상기 제1 절연층, 상기 한쪽 전극 및 상기 다른 쪽 전극 상에 설치되고, 상기 단분자막 및 상기 금속 나노 입자를 매설하는 제2 절연층
    을 구비하고,
    상기 전자 디바이스의 복수의 전극 중 1개가, 상기 제1 절연층에 설치된 비어(via)를 통하여 상기 한쪽 전극에 접속되어 있는,
    집적 회로.
  8. 전자 디바이스가 형성된 반도체 기판 상에 설치된 제1 절연층;
    상기 제1 절연층 상에 나노 갭을 가지도록 설치된 한쪽 전극과 다른 쪽 전극;
    상기 한쪽 전극 및 상기 다른 쪽 전극의 표면에 형성된 단분자막;
    상기 한쪽 전극과 상기 다른 쪽 전극의 사이에 배치된 기능 분자; 및
    상기 제1 절연층, 상기 한쪽 전극 및 상기 다른 쪽 전극 상에 설치되고, 상기 단분자막 및 상기 기능 분자를 매설하는 제2 절연층
    을 구비하고,
    상기 전자 디바이스의 복수의 전극 중 1개가, 상기 제1 절연층에 설치된 비어(via)를 통하여 상기 한쪽 전극에 접속되어 있는,
    집적 회로.
  9. 제1항 또는 제2항에 기재된 나노 디바이스의 제조 방법으로서,
    상기 나노 갭을 가지는 상기 한쪽 전극 및 상기 다른 쪽 전극이 설치된 절연층을 가진 기판에 상기 금속 나노 입자 또는 상기 기능 분자를 배치하고,
    상기 한쪽 전극, 상기 다른 쪽 전극 및 상기 절연층을 가진 기판 상에 패시베이션 막을 형성함으로써 상기 금속 나노 입자 또는 상기 기능 분자를 매설하는,
    나노 디바이스의 제조 방법.
  10. 제9항에 있어서,
    상기 패시베이션 막을 형성할 때, 상기 절연층을 가진 기판을 냉각시키는, 나노 디바이스의 제조 방법.
  11. 제9항에 있어서,
    상기 패시베이션 막은, 촉매 CVD법, 플라즈마 CVD법, 광 CVD법, 펄스레이저 퇴적법, 원자층 에피택시법, 열 CVD법 중 어느 하나를 사용하여 형성되는, 나노 디바이스의 제조 방법.
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