JP2008218439A - 量子素子及びその製造方法 - Google Patents
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Abstract
【課題】CF4を用いて、基板をエッチングして懸架型素子を形成した場合、トンネル接合及び島電極が悪影響を受け、十分な電荷分解能等が得られないと言う欠点があった。
【解決手段】基板上に、アッシングより除去できるレジストによって形成されたレジスト台部を設け、レジスト台部上に、トンネル接合及び島電極等の素子部を形成する。素子部をレジスト台部上に形成した後、レジスト台部をアッシングにより除去し、基板をCF4等によりエッチングすることなく、懸架型素子を構成することができる。
【選択図】図1
【解決手段】基板上に、アッシングより除去できるレジストによって形成されたレジスト台部を設け、レジスト台部上に、トンネル接合及び島電極等の素子部を形成する。素子部をレジスト台部上に形成した後、レジスト台部をアッシングにより除去し、基板をCF4等によりエッチングすることなく、懸架型素子を構成することができる。
【選択図】図1
Description
本発明は、量子素子及びその製造方法に関し、特に、単電子トランジスタ、単電子ポンプ、単電子箱、その他の単電子回路構造の量子素子及びその製造方法に関する。
最近、膨大な計算量を要する問題を解決する手段として、量子ビット(qubit)を用いて演算を行う量子コンピュータが注目を集めている。量子コンピュータの量子素子の中には、単電子トランジスタ、単電子ポンプ、単電子箱等の単電子構造の回路(単電子回路)が使用されると共に、量子ビット、電荷センサー、及び、その読出回路における量子演算素子にも単電子回路構造の素子が用いられることが多い。
この種、単電子回路構造の量子素子を用いた例を特許文献1を参照して説明する。特許文献1に示された例では、超伝導箱電極を含む量子ビット構造と、読出回路とを備え、量子ビット構造及び読出回路はそれぞれ単電子回路構造を有している。具体的に言えば、特許文献1に示された量子ビット構造は、ソース電極として動作する対向電極、薄膜によって形成された第1のトンネルバリアを介して、対向電極と対向するように配置された超伝導箱電極、第2のトンネルバリアを挟んで超伝導箱電極と対向するように設けられたトラップ電極、超伝導箱電極に容量を介して結合されたゲート電極とによって構成されている。更に、前述した読出回路は、単電子トランジスタによって構成されており、当該単電子トランジスタは、ソース電極、島電極、ドレイン電極、及びゲート電極によって構成されている。単電子トランジスタのソース電極及び島電極は第3のトンネルバリアによって結合されており、島電極とドレイン電極は第4のトンネルバリアによって結合されている。更に、ゲート電極と島電極はゲート容量を介して結合されている。
このように、特許文献1は、量子ビット構造及び読出回路に単電子回路を用い、一回の試行によって超伝導量子箱の量子状態を読み出すことができることを開示している。
ここで、単電子回路構造を有する量子素子は、絶縁性の基板、例えば、シリコン酸化膜、或いは、シリコン窒化膜上に形成されている。このため、上記した量子演算素子の各電極、例えば、島電極、超伝導量子箱は基板に接触している。
最近の研究によれば、単電子トランジスタ、特に、単電子トランジスタの島電極が基板と接触している場合、基板による電荷の変動の影響、即ち、基板からのノイズの影響が避けられないことが指摘されている。
非特許文献1では、基板による電荷の変動の影響等を防止するために、島電極と基板とが接触しない構造の単電子トランジスタが提案されている。即ち、非特許文献1は、島電極と、当該島電極を挟む2つのトンネルバリア(接合)とを基板に接触しないように、基板に懸架したワイヤ上に形成した懸架型(即ち、サスペンション型)構造の単電子トランジスタを開示している。
ここで、非特許文献1に開示された方法をより具体的に説明する。非特許文献1では、窒化されたシリコンウェハ上に、互いに交叉する方向から蒸着を行う2重蒸着法と反応性イオンエッチングを行うことにより、懸架型単電子トランジスタを作成している。即ち、窒化されたシリコンウェハ上に、ポリメチルメタクリレート(PMMA)を含む2層のレジストを塗布し、上層のレジストをパターンニングすると共に、下層のレジスト選択的に除去し、パターニングされた上層のレジストは、下層のレジストによって部分的に支えられ、中空に持ち上げられた状態の懸架型マスクを形成している。
懸架マスクを構成した後、互いに異なる方向から蒸着を行う通常の2重蒸着法によって、トンネル接合が形成される。即ち、基板に対して所定の角度方向から第1の金属膜を蒸着し、当該第1の金属膜を酸化することによって酸化膜バリアを形成する。次に、第1の金属層の蒸着方向と交叉する方向から、第2の金属層を蒸着し、第1及び第2の金属層の重複部に、2つのトンネル接合が形成されている。
次に、非特許文献1では、O2およびCF4ガス流を用いて、2つのトンネル接合及び島電極下部に位置する基板が2段階のRIEエッチング(即ち、異方性エッチング及び等方性エッチング)され、この結果、トンネル接合及び島電極を含む線状の領域が、基板上に懸架された状態、即ち、サスペンドされた状態で残されている。
この構成の単電子トランジスタはトンネル接合が基板に接触していないため、トンネル接合が基板の影響による電荷ノイズを防止できるものと期待されている。
しかしながら、非特許文献1のように、CF4を用いたRIEを行い、基板をエッチングして懸架型の単電子トランジスタ構造を実現した場合、トンネル接合、島電極がRIE中、CF4等、活性の強いガスに晒されてしまう。この結果、非特許文献1の方法で作成された懸架型単電子トランジスタは所望の特性が得られないことが判明した。
本発明の主な課題は、一般的な電荷センサー、或いは、量子ビットとしての単電子トランジスタ等、種々の単電子回路構造を有する量子素子に適用して、そのノイズを低減できる方法を提供することである。
本発明の具体的な課題は、CF4ガスを用いたRIEにより、基板をエッチングする必要の無い単電子回路構成の量子素子(特に、懸架型素子)を製造する方法を提供することである。
本発明の他の課題は、優れた電荷分解能を備えた懸架型の量子素子を製造する方法を提供することである。
本発明の更に他の課題は、ノイズが少なく、この結果、電荷の測定精度の高い量子素子を製造する方法を提供することである。
本発明の別の課題は、荷電量子ビットのコヒーレンスを長い時間維持できる単電子回路を提供することである。
本発明の第1の態様によれば、基板表面に、予め定められたレジストによって形成されたレジスト台部を選択的に形成する第1の工程と、前記レジスト台部上に素子領域を形成する第2の工程と、前記レジスト台部を活性ガスに晒すことなく、アッシングにより除去して、懸架型構造を形成し、懸架型量子素子を得る第3の工程とを有することを特徴とする量子素子の製造方法が得られる。
本発明の第2の態様によれば、第1の態様において、前記第2の工程は、前記レジスト台部上に、懸架型マスクを設けるマスク形成工程と、前記懸架型マスクを使用して、前記素子領域を形成する素子形成工程とを含むことを特徴とする量子素子の製造方法が得られる。
本発明の第3の態様によれば、第2の態様において、前記マスク形成工程は、前記レジスト台部上を含む領域に互いに異なる第1、第2、及び第3のレジスト層を順に形成する工程と、前記第3のレジスト層をマスクとして、第2のレジスト層にパターンを形成する工程と、前記第3のレジスト層を除去すると共に、前記第1のレジスト層を選択的に除去することにより、前記懸架型マスクを形成する工程とを有することを特徴とする量子素子の製造方法が得られる。
本発明の第4の態様によれば、第3の態様において、前記第2の工程の素子形成工程は、前記第2のレジスト層によって形成された前記懸架型マスクを用いて、互いに異なる方向から金属を蒸着する工程及び前記蒸着された金属を酸化して、トンネル接合を形成する工程を含むことを特徴とする量子素子の製造方法が得られる。
本発明の第5の態様によれば、第4の態様において、前記量子素子は、単電子トランジスタ、単電子ポンプ、単電子箱、量子ビット、読出回路、及び、電荷センサーの少なくとも1つであることを特徴とする量子素子の製造方法が得られる。
本発明の第6の態様によれば、第1〜5の態様いずれかにおいて、前記第3の工程は、前記素子領域の下部に位置する前記レジスト台部の一部を残存させ、前記素子領域の支持部を構成するようにアッシングを行なう工程であることを特徴とする量子素子の製造方法が得られる。
本発明の第7の態様によれば、第1〜6の態様のいずれかにおいて、前記レジスト台部を構成する前記レジストはカリックスアレーンであることを特徴とする量子素子の製造方法が得られる。
本発明の第8の態様によれば、第3の態様において、前記第1のレジスト層は、リフトオフレジストであり、前記第2のレジスト層はGeであり、且つ、前記第3のレジスト層はPMMA(Polymethylmethacrylate)であることを特徴とする量子素子の製造方法が得られる。
本発明の第9の態様によれば、基板と、当該基板表面上に間隔をおいて配置され、予め定められたレジストによって形成された支持部と、当該支持部間に設けられた懸架型素子部と、前記懸架型素子部に電気的に接続され、前記基板上に引き出された金属配線とを有することを特徴とする量子素子が得られる。
本発明の第10の態様によれば、第9の態様において、前記懸架型素子部は、2つのトンネル接合と、前記2つのトンネル接合間に設けられた島電極とを有する単電子トランジスタを構成していることを特徴とする量子素子が得られる。
本発明の第11の態様によれば、第10の態様において、前記懸架型素子部の下部に位置する前記基板表面は、エッチングされていないことを特徴とする量子素子が得られる。
本発明の第12の態様によれば、第9〜11の態様のずれかにおいて、更に、前記金属配線と電気的に接続された他の導体層を有していることを特徴とする量子素子が得られる。
本発明の第13の態様によれば、第9〜12の態様のいずれかにおいて、前記支持部を構成する前記予め定められたレジストは、カリックスアレーンであることを特徴とする量子素子が得られる。
本発明では、懸架型素子部の下部に位置する基板表面にレジスト層を残しておき、エッチングを行なうことなく、アッシングによりレジスト層を除去している。懸架型素子部は、エッチングガスの影響を受けることがないため、懸架型素子部を有する単電子トランジスタを構成した場合、その電荷分解能を向上させることができる。また、本発明により、量子ビットを構成した場合、そのノイズを低減し、デコヒーレンス時間の長い量子ビットができる。更に、単電子ポンプ等、その他の単電子素子を構成した場合、それらのノイズを低減することもできる。
図1(a)〜(f)を参照して、本発明の一実施形態に係る量子素子として、単電子トランジスタを製造する場合について工程順に説明する。まず、図1(a)に示すように、シリコン基板10を用意する。図示されたシリコン基板10は、表面にシリコン酸化膜(SiO2)、シリコン窒化膜等の絶縁膜(図示せず)を有しているものとして説明するが、本発明は、表面を酸化されていないシリコン基板にも適用できる。
図1(a)では、絶縁膜を有するシリコン基板10の表面に、金属導体層(ここでは、金層)12が選択的に形成されている。これら金属導体層12は単電子トランジスタと接続され、単電子トランジスタと共に、量子素子回路を構成する。
次に、レジストの一種であるカリックスアレーン(calixarene)をシリコン基板10及び金属導体層12上にスピンコートにより被着した後、ベークする。カリックスアレーンのベーク後、電子ビーム露光を行い、続いて、カリックスアレーンを選択的に除去して、シリコン基板10の表面に、図1(b)に示すように、パターニングされたレジスト台部14を残す。レジスト台部14は図1(b)に示すように、金属導体層12間の基板10表面に配置されている。ここでは、レジスト台部14を形成する工程を第1の工程と呼ぶものとする。
第1の工程後、図1(c)に示すように、第1、第2、及び、第3のレジスト膜20、22、及び24からなる3層のレジスト膜が、レジスト台部14、基板表面、金属導体層12表面上に形成される。図示された例では、第1、第2、及び第3のレジスト膜22として、LOR(lift off resist)、Ge、及び、ポリメチルメタクリレート(PMMA)がそれぞれ使用されている。
図1(d)では、第3のレジスト膜、即ち、PMMAを通して、第2のレジスト膜22であるGe膜にパターンを形成すると共に、第1のレジスト膜20を選択的に除去する。これによって、第1のレジスト膜20によって支持され、第2のレジスト膜22によって規定されたパターンを備えた懸架マスク25がレジスト台部14に形成される。
続いて、懸架マスク25が形成された状態で、懸架マスク25を通して、従来知られた2重蒸着法により、互いに異なる方向から金属(ここでは、アルミニウム)が蒸着されると共に、酸化され、図1(e)に示すように、金属層26がシリコン基板10、レジスト台部14、及び、導体層12上に形成される一方、トンネル接合30が形成される。この結果、レジスト台部14上には、2つのトンネル接合30と、当該トンネル接合30によって挟まれた島電極32とを有する単電子トランジスタが形成される。
図1(b)に示されたレジスト台部14の形成後、図1(c)から図1(e)までの工程を第2の工程と呼ぶものとする。即ち、第2の工程は、図1(c)に示すように、基板10上に3層のレジスト膜20、22、22を形成して、図1(e)に示された素子領域を形成する工程である。
図1(f)に示すように、アッシングによりレジスト台部14が除去され、懸架型単電子トランジスタが得られる。レジスト台部14を除去する工程を第3の工程と呼ぶ。図示された例では、レジスト台部14が部分的に残され、脚部(即ち、支持部)14a、14bを構成しており、これら脚部14a、14bにより、単電子トランジスタの島電極32、トンネル接合30は支持された構成を有している。
以上説明したように、上記した方法では、CF4によるRIEが行なわれていない。このため、単電子トランジスタの島電極32、トンネル接合30、カリックスアレーンによって形成されたレジスト台部14、及び、レジスト台部14下部のシリコン基板10はCF4に晒されていない。
このように、本発明では、CF4等の活性なガスに、単電子トランジスタの島電極32、トンネル接合30は晒されないから、島電極32、トンネル接合30はCF4等による特性の変化を生じず、この結果、所望の特性を有する懸架型素子を得ることができる。また、図1(f)からも明らかな通り、本発明に係る懸架型素子である単電子トランジスタの素子部は、レジストによって支持されていること、及び、当該単電子トランジスタ下部のシリコン基板10がエッチングされていないことによって特徴付けることができる。
図2を参照すると、図1に示された懸架型単電子トランジスタの斜視図が示されている。図示されているように、本発明の実施形態に係る単電子トランジスタは、シリコン基板10上に懸架されたワイヤ状構造を備え、懸架された部分に、2つのトンネル接合30、両トンネル接合30によって挟まれた島電極32を有している。また、島電極32はトンネル接合30を介してソース34及びドレイン36と結合されている。更に、懸架された部分は図1(f)と同様に、選択的に残されたレジストによって構成される脚部14a、14bによって支持されている。
島電極32は容量的にゲート38と結合されており、ゲート38に与えられるゲート電圧によって、島電極32の静電ポテンシャルを制御し、トンネル接合30を介して、量子ビットの状態遷移を制御できる。図示されたゲート38は、下部に残されたカリックスアレーンによって構成された支持部14cによって支持されている。
このように、本発明の実施形態に係る懸架型単電子トランジスタは、その島電極32及びトンネル接合30を活性の強いCF4等のガスに晒すことなく、懸架型量子素子構造を実現できる。したがって、図示された単電子トランジスタは優れた電荷分解能を示すと共に、チャージポンプを構成した場合、電荷の検出精度を向上させることができる。更に、量子ビットのコヒーレンスを長時間に亘って維持できることも確認された。
上に述べた実施形態では、基板10上に選択的に残され、且つ、アッシングにより除去できるレジストとして、カリックスアレーンを用いた例を説明した。しかし、本発明は何等これに限定されることなく、原理的には、ネガティブレジストであるNEB31(商品名)によって置き換えることができる。NEB31は、カリックスアレーンに比較して、1/10の露光ドーズ量ですむため、露光時間を1/10にすることができる。
図3を参照すると、本発明の第2の実施形態に係る量子素子は、懸架型クーパー対箱40を備えている。具体的に説明すると、図示された量子素子は、カリックスアレーン等のレジストによって形成された脚部14a、14b、当該脚部14a及び14bによって支持された部分に設けられた懸架型クーパー対箱40を有している。更に、懸架型クーパー対箱40と、当該懸架型クーパー対箱40と反対側から延在し、脚部14aによって支持された対向電極34との間には、ジョセフソン接合30aが形成されている。したがって、図示された量子素子は、懸架型クーパー対箱40と、ジョセフソン接合30aによって、懸架型素子部が形成されている。
また、図示されたクーパー対箱40には、レジストによって形成された支持部14cによって支持されたパルスゲート38aが容量的に結合されており、更に、対向電極34には、レジストによって形成された支持部14dによって支持された直流ゲート38bが容量的に結合されている。尚、対向電極34には、プローブ(図示せず)が結合される場合もある。
図示された懸架型素子部を備えた量子素子も、図1を参照して説明した方法によって製造することができ、クーパー対箱40及びジョセフソン接合30aは、CF4等に晒されないため、測定精度の高いクーパー対箱を構成できる。
本発明は、単電子トランジスタに限られることなく、単電子ポンプ、単電子箱、その他の単電子回路に応用できると共に、単電子箱によって構成される超伝導量子ビットにも適用できる。
10 基板
12 金属導体層
14 レジスト台部
14a、14b、14c、14d 脚部(支持部)
20 第1のレジスト膜
22 第2のレジスト幕
24 第3のレジスト膜
30 トンネル接合
34 ソース、対向電極
36 ドレイン
38、38a、38b ゲート
30a ジョセフソン接合
40 クーパー対箱
12 金属導体層
14 レジスト台部
14a、14b、14c、14d 脚部(支持部)
20 第1のレジスト膜
22 第2のレジスト幕
24 第3のレジスト膜
30 トンネル接合
34 ソース、対向電極
36 ドレイン
38、38a、38b ゲート
30a ジョセフソン接合
40 クーパー対箱
Claims (13)
- 基板表面に、予め定められたレジストによって形成されたレジスト台部を選択的に形成する第1の工程と、前記レジスト台部上に素子領域を形成する第2の工程と、前記レジスト台部を活性ガスに晒すことなく、アッシングにより除去して、懸架型構造を形成し、懸架型量子素子を得る第3の工程とを有することを特徴とする量子素子の製造方法。
- 請求項1において、前記第2の工程は、前記レジスト台部上に、懸架型マスクを設けるマスク形成工程と、前記懸架型マスクを使用して、前記素子領域を形成する素子形成工程とを含むことを特徴とする量子素子の製造方法。
- 請求項2において、前記マスク形成工程は、前記レジスト台部上を含む領域に互いに異なる第1、第2、及び第3のレジスト層を順に形成する工程と、前記第3のレジスト層をマスクとして、第2のレジスト層にパターンを形成する工程と、前記第3のレジスト層を除去すると共に、前記第1のレジスト層を選択的に除去することにより、前記懸架型マスクを形成する工程とを有することを特徴とする量子素子の製造方法。
- 請求項3において、前記第2の工程の素子形成工程は、前記第2のレジスト層によって形成された前記懸架型マスクを用いて、互いに異なる方向から金属を蒸着する工程及び前記蒸着された金属を酸化して、トンネル接合を形成する工程を含むことを特徴とする量子素子の製造方法。
- 請求項4において、前記量子素子は、単電子トランジスタ、単電子ポンプ、単電子箱、量子ビット、読出回路、及び、電荷センサーの少なくとも1つであることを特徴とする量子素子の製造方法。
- 請求項1〜5のいずれかにおいて、前記第3の工程は、前記素子領域の下部に位置する前記レジスト台部の一部を残存させ、前記素子領域の支持部を構成するようにアッシングを行なう工程であることを特徴とする量子素子の製造方法。
- 請求項1〜6のいずれかにおいて、前記レジスト台部を構成する前記レジストはカリックスアレーンであることを特徴とする量子素子の製造方法。
- 請求項3において、前記第1のレジスト層は、リフトオフレジストであり、前記第2のレジスト層はGeであり、且つ、前記第3のレジスト層はPMMA(Polymethylmethacrylate)であることを特徴とする量子素子の製造方法。
- 基板と、当該基板表面上に間隔をおいて配置され、予め定められたレジストによって形成された支持部と、当該支持部間に設けられた懸架型素子部と、前記懸架型素子部に電気的に接続され、前記基板上に引き出された金属配線とを有することを特徴とする量子素子。
- 請求項9において、前記懸架型素子部は、2つのトンネル接合と、前記2つのトンネル接合間に設けられた島電極とを有する単電子構造を有することを特徴とする量子素子。
- 請求項10において、前記懸架型素子部の下部に位置する前記基板表面は、エッチングされていないことを特徴とする量子素子。
- 請求項9〜11のいずれかにおいて、更に、前記金属配線と電気的に接続された他の導体層を有していることを特徴とする量子素子。
- 請求項9〜12のいずれかにおいて、前記支持部を構成する前記予め定められたレジストは、カリックスアレーンであることを特徴とする量子素子。
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---|---|---|---|
JP2007022815A JP2008218439A (ja) | 2007-02-01 | 2007-02-01 | 量子素子及びその製造方法 |
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JP (1) | JP2008218439A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5674220B2 (ja) * | 2012-02-28 | 2015-02-25 | 独立行政法人科学技術振興機構 | ナノデバイス及びその製造方法 |
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2007
- 2007-02-01 JP JP2007022815A patent/JP2008218439A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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