TWI578519B - 半導體基板及絕緣閘極型場效電晶體 - Google Patents

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Description

半導體基板及絕緣閘極型場效電晶體
本發明係關於半導體基板及絕緣閘極型場效電晶體。
擬晶式(pseudomorphic)高電子移動率電晶體(P-HEMT)係將高電子移動率電晶體(HEMT：High Electron Mobility Transistor)之電子移動率及電子濃度更進一步提升之構造。而且，蕭特基閘極構造(Schottky gate)或pn接合(p-n junction)閘極構造之P-HEMT可發揮其高移動率特性，而多利用於高頻通信元件。
專利文獻1及專利文獻2揭示有P-HEMT用磊晶(epitaxy)基板。該文獻所揭示之磊晶基板中採用InGaAs層作為應變通道層，且採用AlGaAs層作為前側及背側電子供給層。專利文獻1中記載將應變通道層之In組成設為0.25以上。此外亦記載：藉由最佳化應變通道層之In組成及膜厚，而使應變通道層在300K中之電子移動率為8300cm2/V‧s以上(明示最大值為8990cm2/V‧s)。專利文獻2中記載：藉由最佳化應變通道層之In組成及膜厚，而使應變通道層在77K中的發光波峰波長在1030nm以上(明示最大值為1075nm)。另外，電子移動率之測定係藉由霍爾(hall)測定(Van Dor Pauw法)。此外，專利文獻3係揭示絕緣體-化合物半導體之界面構造。亦揭示該絕緣體-化合物半導體之界面構造含有：化合物半導體、於此化合物半導體表面上所配置之間隔物層(spacer layer)、以及在間隔物層上所配置之絕緣層，間隔物層係半導體物質，其具有較化合物半導體能帶間隙(band gap)更廣之能帶間隙。
(專利文獻)
專利文獻1：日本特開2004-207471號公報
專利文獻2：日本特開2004-207473號公報
專利文獻3：日本特開平10-275806號公報
藉由專利文獻1或專利文獻2所記載之P-HEMT構造，可獲得高電子移動率與高二維電子雲(two dimensional electron gas)濃度。要獲得更高之閘耐壓等良好的電晶體性能，則較佳為實現如專利文獻3所示之MIS(金屬-絕緣體-半導體)型閘極構造。
但是若採用MIS型閘極構造，則無法避免會在絕緣體-半導體界面形成界面態(interface state)。此外，與半導體-半導體界面(異質界面(heterointerface))之界面態不同，絕緣體-半導體界面之界面態其密度難以降低。界面態係可能使通道中載子(carrier)的電場控制性降低，並因充放電導致運作速度降低。此外界面態亦會因為界面再結合等而為造成載子削滅之要因。即界面態係可能成為造成載子移動率降低等電晶體性能劣化之要因。本發明之目的係提供一技術，其係於絕緣閘極型(MIS)之P-HEMT構造中，可實現提升通道層的載子移動率且降低界面態之影響的良好電晶體性能。
為解決上述課題，在本發明第一態樣係提供一種半導體基板，其具有基底基板、第一結晶層、與絕緣層，其位置順序為基底基板、第一結晶層、絕緣層，且第一結晶層係由可擬晶格匹配於GaAs或AlGaAs之InxGa1-xAs(0.35≦x≦0.43)所構成。
第一結晶層係可適用於場效電晶體之通道層，絕緣層係可適用於場效電晶體之閘極絕緣層。基底基板為含有GaAs或AlGaAs至少一者之基板即可。半導體基板復可具有緩衝層(buffer layer)，其位於基底基板與第一結晶層間。此時緩衝層為含有GaAs或AlGaAs至少一者之層即可。
第一結晶層為於77K中之光致發光(photoluminescence)之波峰波長大於1070nm者即可。第一結晶層較佳為該波峰波長大於1080nm者，更佳為該波峰波長大於1100nm者。半導體基板復可具有第二結晶層，其位於第一結晶層與絕緣層間。此時第二結晶層係由禁制帶寬度較第一結晶層大之3-5族化合物半導體所構成。
第二結晶層可由可擬晶格匹配於GaAs或AlGaAs之InxGa1-yP(0＜y＜1)所構成。亦可由可擬晶格匹配於GaAs或AlGaAs之AlzGa1-zAs(0≦z≦1)所構成。
半導體基板復可具有間隔物層，其位於第二結晶層與第一結晶層間。此時間隔物層係具有下述任一構成：第一構成，其係為由GaAs所構成之結晶層與由AlmGa1-mAs(0＜m≦1)所構成之結晶層的積層、以及第二構成，其係由GaAs所構成之結晶層或由AlmGa1-mAs(0＜m≦1)所構成之結晶層的單層。
第二結晶層可與絕緣層接觸。此時較佳為絕緣層之與第二結晶層接觸之區域存在有氧化鋁。
本發明第二態樣係提供一種絕緣閘極型場效電晶體，其具有第一態樣之半導體積板，且半導體基板中之第一結晶層為通道層，半導體基板中之絕緣層為閘極絕緣層。
舉出以下方法作為本發明半導體基板製造方法之一例。首先準備由高電阻之半絕緣性GaAs單晶等所成之成長基板。成長基板以由LEC(liquid encapsulated czochralski)法、VB(vertical bridgman)法、VGF(vertical gradient freezing)法等所製造之GaAs基板為適合，但並不限於此等。接著，不論是以哪一種方法所製造之成長基板，係準備具有由單一結晶學面方位傾斜0.05°至10°左右之基板。
為去除此成長基板表面之異物，可進行脫脂洗淨、蝕刻、水洗及乾燥處理。接著將成長基板載置於公知之結晶成長爐的加熱台上，並開始加熱。於加熱開始前可用高純度氫等取代爐內氣體，當成長基板的溫度安定於適度溫度時，通常係於成長爐內導入砷原料氣體。例如成長GaAs層時，於砷原料氣體後接著導入鎵原料氣體。此外，成長AlGaAs層時，除了導入砷原料，亦導入鎵原料及鋁原料。此外，於進行由InGaAs所成之通道層的成長時，除了導入砷原料氣體，亦導入銦原料及鎵原料氣體。此外，於進行由n-AlGaAs所成之電子供給層的成長時，除了導入砷原料氣體，亦導入鎵原料氣體、鋁原料氣體及n型摻雜物(dopant)原料氣體。此外，於進行InGaP層之成長時，由砷原料氣體切換為磷原料，且導入銦原料、鎵原料而進行成長。
藉由控制預定時間、各原料的供給，而可成長為所求之積層構造。最後停止各原料的供給而停止結晶成長，冷卻後，由爐內取出如以上積層之磊晶基板，而結束結晶成長。藉由控制各原料的供給量與時間，而至少照順序在成長基板上成長有緩衝層、由InGaAs所成通道層、由n-AlGaAs所成電子供給層、接觸層(contact layer)等所求之化合物半導體層。
在此，以下係本發明製造方法之更具體的例子：於形成通道層時，使用三乙基鎵作為鎵原料，且使成長基板之GaAs單結晶基板的溫度為450℃以上490℃以下之範圍，而形成InGaAs層。AlGaAs層、InGaP層成長時，成長基板的溫度係600℃至675℃左右，並使用三甲基鎵作為鎵原料氣體。使用TMA(三乙基鋁)作為鋁原料氣體、以及使用TMI(三甲基銦)作為銦原料氣體。
此外，使用三氫化砷(arsine)作為砷原料氣體。使用三氫化磷(phosphine)作為磷原料氣體。亦可在砷原料氣體及磷原料氣體中，使用以碳數1至4之烷基取代氫之烷基砷、烷基膦。
此外，使用二矽烷(disilane)氣體作為n型摻雜物原料氣體。復可使用聚矽氧、鍺、錫、硫、硒等之氫化物，或是含有碳數1至3之烷基之烷化物作為n型摻雜物原料氣體。
如此方式於成長基板上成長全部的層後，停止各原料的供給而停止結晶成長，冷卻後，由成長爐內取出積層之磊晶基板，而結束結晶成長。
第1圖係表示半導體基板100之截面例。半導體基板100係具有基底基板102、第一結晶層104、與絕緣層106，基底基板102、第一結晶層104、與絕緣層106的位置順序為基底基板102、第一結晶層104、絕緣層106。第一結晶層104可適用於場效電晶體之通道層，絕緣層106可適用於場效電晶體之閘極絕緣層。
只要可於基底基板102上形成P-HEMT用磊晶層，基底基板102可選擇任意材料及構造。即基底基板102之材料可選擇矽、3-5族化合物半導體、藍寶石等，基底基板102之構造可選擇單結晶、多結晶或非晶質(amorphous)。但是，選擇InGaAs作為P-HEMT構造之通道層，且選擇GaAs或AlGaAs作為與通道層異質接合(heterolayer)之結晶層時，則適合使用GaAs單結晶基板作為基底基板102。
可於基底基板102與第一結晶層104間形成緩衝層。選擇InGaAs作為P-HEMT構造之通道層時，緩衝層可舉出GaAs層、AlGaAs層或是GaAs與AlGaAs之超晶格層(super lattice layer)。
第一結晶層104係以可晶格匹配或擬晶格匹配於GaAs或AlGaAs之InxGa1-xAs所形成。在此x係第一結晶層104之In組成，In組成x係滿足0.35≦x≦0.43之條件。第一結晶層所含之InGaAs係晶格匹配或擬晶格匹配於例如基底基板102或上述緩衝層所含之GaAs或AlGaAs。
將晶格匹配或擬晶格匹配於GaAs或AlGaAs之InGaAs適用於P-HEMT構造之通道層時，以往係將In組成x設為0.3以下，一般而言為設在0.25左右。
在本實施型態中因將In組成x設為0.35以上、較佳為設在0.36以上，故將第一結晶層104作為通道層使用時，可增大載子的移動率。此外藉由增大In組成x，可加大來自屬於量子井(quantum well)之InGaAs層(第一結晶層104)通道內的傳導帶下端之量子層級(quantum level)與價電子帶上端之量子層級之間的發光波長。In組成x=0.4左右時上述發光波長可為最大。
此外，若In組成x較0.45左右為大，則InGaAs之結晶性降低且載子之移動率大幅降低，故較為不理想。此外，若In組成x較高，則為了維持與GaAs或AlGaAs之擬晶格匹配狀態，InGaAs層的膜厚必須變薄。若In組成x提升至0.45左右，則因量子效應而使電子親和力(electron affinity)不會變大，故第一結晶層104作為通道層使用係較為不理想。
對於加大In組成，而降低以閘極電壓調變絕緣閘極型P-HEMT構造中之通道電子密度時的MOS界面態之不良影響，結果使通道層之載子移動率變大的機制係於之後詳述。
只要可適用於場效電晶體之閘極絕緣層者，絕緣層106可為任意材料及構造。例如絕緣層106之材料可舉出Al2O3、HfO2、SiO2、Si3N4等。絕緣層106之構造可舉出單結晶、多結晶或非晶質(amorphous)。但從閘絕緣膜之實效膜厚要盡可能薄的觀點來看，絕緣層106較佳為Al2O3、HfO2等高電容率(permittivity)材料。
絕緣層106之製膜方法可舉出真空蒸鍍法、濺射法、熱CVD(Thermal Chemical Vapor Deposition)法、PCVD(Plasma Chemical Vapor Deposition)法、CATCVD(Catalytic Cchemical Vapor Deposition)法、MOCVD法、MBE(Molecular Beam Epitaxy)法，但從降低界面態之觀點來看，特佳為ALD(Atomic Layer Deposition)法。
可於第一結晶層104與絕緣層106間形成第二結晶層。第二結晶層係由禁制帶寬度較第一結晶層大之3-5族化合物半導體所成。第二結晶層可由可擬晶格匹配於GaAs或AlGaAs之InYGa1-YP(0＜y＜1)所成者，亦可由可晶格匹配或擬晶格匹配於GaAs或AlGaAs之AlzGa1-zAs(0≦z≦1)所成者。構成第二結晶層之InGaP或AlGaAs係晶格匹配或擬晶格匹配於較第二結晶層下側所形成之任一層，或是基底基板102所含之GaAs或AlGaAs。藉由具有第二結晶層，而可調整第一結晶層104之費米能階(Fermi level)，且可減少絕緣層106與半導體界面所形成之界面態的影響。此外，第二結晶層可舉出於AlGaAs層或GaAs層一部分摻雜雜質之摻雜層。摻雜之雜質在室溫附近會生成活化之空間電荷，故摻雜層具有作為調整FET的臨限值(threshold)電壓之臨限值調整層的功能。
復可於第二結晶層與第一結晶層104間形成間隔物層。此情形時間隔物層可舉出由GaAs所成結晶層、以及由AlmGa1-mAs(0＜m≦1)所成結晶層之積層構造。或者間隔物層可例舉由GaAs所成結晶層或由AlmGa1-mAs(0＜m≦1)所成的結晶層之單層構造。間隔物層可例示有無摻雜之AlGaAs層或GaAs層。可於第一結晶層104與緩衝層間形成間隔物層及摻雜層。
第二結晶層可與絕緣層106相接。此情形時較佳為絕緣層106與第二結晶層相接之區域存在有氧化鋁。即絕緣層106之該區域較佳為由氧化鋁所成。藉由將該區域設為氧化鋁，而可降低絕緣層106與第二結晶層界面所形成界面態的密度。
第2圖係表示半導體基板200之截面。半導體基板200可使用於絕緣閘極型場效電晶體之製作。半導體基板200係依順序於基底基板102上具有：緩衝層202、摻雜層204、第一間隔物層206、第二隔物層208、第一結晶層104、第三間隔物層210、第四間隔物層212、摻雜層214、無摻雜層216、及絕緣層106。
基底基板102可舉出例如GaAs單結晶基板。緩衝層202可舉出例如由無摻雜AlGaAs層與無摻雜GaAs層所積層之合計厚度800nm左右的積層膜。摻雜層204可舉出例如摻雜n型摻雜物之n型AlGaAs層。n型摻雜物可舉出Si原子。藉由調整摻雜層204厚度及雜質濃度(摻雜物濃度)，而可調整FET的臨限值電壓。
第一間隔物層206及第四間隔物層212可舉出例如無摻雜之AlGaAs層。第二間隔物層208及第三間隔物層210可舉出例如無摻雜之GaAs層。第一結晶層可舉出例如無摻雜之InxGa1-xAs層(0.35≦x≦0.43)，且可舉出較佳為無摻雜之InxGa1-xAs層(0.36≦x≦0.43)。第一結晶層104之厚度係根據In組成x而調整。第一結晶層104之厚度較佳為10nm以下，並且可為4nm以上7nm以下。
藉由第一間隔物層206、第二間隔物層208、第三間隔物層210及第四間隔物層212，而可使在第一結晶層104移動之載子保持在高移動率。但若第一間隔物層206、第二間隔物層208、第三間隔物層210及第四間隔物層212過厚，則會使封於第一結晶層104之載子的濃度降低，故第一間隔物層206、第二間隔物層208、第三間隔物層210及第四間隔物層212之膜厚係分別調整在10nm以下。此外，根據電晶體要求之性能而可取消第一間隔物層206、第二間隔物層208、第三間隔物層210及第四間隔物層212之部分或全部。
摻雜層214可舉出例如摻雜有n型摻雜物之n型AlGaAs層。n型摻雜物可舉出Si原子。藉由調整摻雜層214厚度及雜質濃度，而可調整FET的臨限值電壓。摻雜層204及摻雜層214之厚度及雜質濃度係同時調整。根據FET之設計目標，而可省略摻雜層204及摻雜層21任一者或兩者。
無摻雜層216可舉出例如無摻雜之AlGaAs層。無摻雜層216係因與第四間隔物層212及摻雜層214之關聯而省略。無摻雜層216可使用可擬晶格匹配於GaAs或AlGaAs之InyGa1-yP(0＜y＜1)。或是無摻雜層216可使用可晶格匹配或擬晶格匹配於GaAs或AlGaAs之lnZGa1-ZAs(0≦z≦1)。藉由無摻雜層216可減少與絕緣層106之界面所形成之界面態的影響。絕緣層106例如可舉出以ALD法所成之Al2O3層。
作為FET的通道層之第一結晶層104與作為FET的閘極電極之絕緣層106之間的距離，其係與FET之互導(mutual conductance)有關之參數，該距離越小則互電越大。由第三間隔物層210至絕緣層106之各層合計膜厚越薄，則顯示有良好之互導，但綜合考慮閘極之漏電流(leakage current)、臨限值電壓的調整及其控制性、載子移動率下降等，而調整為適當膜厚。
可藉由MOCVD法形成緩衝層202、摻雜層204、第一間隔物層206、第二間隔物層208、第一結晶層104、第三間隔物層210、第四間隔物層212、摻雜層214及無摻雜層216。可藉由ALD法形成絕緣層106。如上述而可製作半導體基板200。
第3圖係表示絕緣閘極型場效電晶體300之截面。可使用半導體基板200製造絕緣閘極型場效電晶體300。於絕緣層106上形成閘極電極302，且形成源極電極(source electrode)304及汲極電極(drain electrode)306而夾著閘極電極302。將源極電極304及汲極電極306形成區域的絕緣層106除去，且將源極電極304及汲極電極306分別與閘極302下的通道電氣接合。
為了降低接觸電阻，而在源極電極304及汲極電極306之各者下分別形成接觸區域308及接觸區域310。例如將雜質離子注入後，藉由熱處理而活化離子注入之雜質，而可形成接觸區域308及接觸區域310。製作以N通道型運作之絕緣閘極型場效電晶體時，注入n型摻雜物作為雜質。n型摻雜物例如可舉出Si原子。
接觸區域308及接觸區域310其他的形成例子係舉出如下：藉由蝕刻將位於接觸區域308及接觸區域310之形成區域的結晶層一部份去除，且於該去除區域再成長傳導性結晶層。製作以N通道型運作之絕緣閘極型場效電晶體時，傳導性結晶層例如可舉出n型InzGa1-zAs(0≦z≦1)或n型SiyGe1-y層(0≦y≦1)。再成長結晶層之方法例如可舉出MOCVD(Metel Organic Chemical Vapor Deposition)法，或是將SiH4氣體及GeH4氣體用於原料氣體之CVD法。
第4圖係表示半導體基板400之截面。半導體基板400係可用於絕緣閘極型場效電晶體的製作。半導體基板400係依順序於基底基板102上具有：緩衝層202、摻雜層204、第一間隔物層206、第二間隔物層208、第一結晶層104、第三間隔物層210、第四間隔物層212、摻雜層214、無摻雜層216、蝕刻停止層(etching stopper layer)218及接觸層220。基底基板102、緩衝層202、摻雜層204、第一間隔物層206、第二間隔物層208、第一結晶層104、第三間隔物層210、第四間隔物層212、摻雜層214、及無摻雜層216係與第2圖之情形相同。
蝕刻停止層218例如可舉出In0.48Ga0.52P層。可以10nm左右之厚度形成In0.48Ga0.52P層。可根據絕緣閘極型場效電晶體的通道型，而摻雜雜質原子於蝕刻停止層218。藉由摻雜雜質原子於蝕刻停止層218，而可抑制由異接合之電位障(potential barrier)造成蝕刻停止層218的電阻上升。製作以N通道型運作之絕緣閘極型場效電晶體時，摻雜n型摻雜物作為雜質原子。n型摻雜物例如可舉出Si原子。可調整Si原子之用量(雜質濃度)為3×1018cm-3左右。
接觸層220例如可舉出GaAs層。可以100nm左右之厚度形成GaAs層。可根據絕緣閘極型場效電晶體的通道型，而摻雜雜質原子於電阻層220。製作以N通道型運作之絕緣閘極型場效電晶體時，摻雜n型摻雜物作為雜質原子。n型摻雜物例如可舉出Si原子。可調整Si原子之用量(雜質濃度)為5×1018cm-3左右。
第5圖係表示絕緣閘極型場效電晶體500之截面。絕緣閘極型場效電晶體500可由第4圖所示半導體基板400而製作。絕緣閘極型場效電晶體500係於無摻雜層216上具有絕緣層106，而於絕緣層106上具有閘極電極302。於接觸層220上具有源極電極304及汲極電極306而夾著閘極電極302。
絕緣閘極型場效電晶體500可由如下方式製造。藉由蝕刻而去除於閘極電極302形成區域(閘極電極形成區域)之接觸層220及蝕刻停止層218。蝕刻時使用蝕刻停止層218於停止蝕刻，而可實施正確深度之蝕刻。其後於整面形成絕緣層106。於閘極電極形成區域之絕緣層106上形成閘極電極302。將於源極電極304及汲極電極306之形成領域的絕緣層106除去，且形成源極電極304及汲極電極306而夾著閘極電極302。以與閘極電極302下的通道電氣接合之方式分別形成源極電極304及汲極電極306。閘極電極302例如可舉出Ti/Pt/Au之積層膜。Ti/Pt/Au之積層膜可藉由真空蒸鍍法形成。源極電極304及汲極電極306可舉出AuGe/Ni/Au之積層膜。AuGe/Ni/Au之積層膜可藉由真空蒸鍍法形成。閘極電極302、源極電極304及汲極電極306可藉由剝離法(lift-off)圖型化(patterning)而形成。
(實施例)
製作第4圖所示半導體基板400。使用GaAs單結晶基板作為基底基板102。於基底基板102上形成合計厚度為800nm之無摻雜Al0.25Ga0.75As層與無摻雜GaAs層作為緩衝層202。於緩衝層202上形成厚度為5nm之n型Al0.24Ga0.76As層作為摻雜層204。以Si原子作為n型摻雜物，且調整使雜質濃度為2.31×1018cm-3。於摻雜層204上形成厚度為4nm之無摻雜Al0.24Ga0.76As層作為第一間隔物層206。於第一間隔物層206上形成厚度為6nm之無摻雜GaAs層作為第二間隔物層208。
於第二間隔物層208上形成厚度為5.5nm之無摻雜In0.4Ga0.6As層作為第一結晶層104。於第一結晶層104上形成厚度為6nm之無摻雜GaAs層作為第三間隔物層210。於第三間隔物層210上形成厚度為4nm之無摻雜Al0.24Ga0.76As層作為第四間隔物層212。於第四間隔物層212上形成厚度為10nm之n型Al0.24Ga0.76As層作為摻雜層214。以Si原子作為n型摻雜物，且調整使雜質濃度為3×1018cm-3。於摻雜層214上形成厚度為10nm之無摻雜Al0.24Ga0.76As層作為無摻雜層216。
於無摻雜層216上形成厚度為10nm之n型In0.24Ga0.76P層作為蝕刻停止層218。以Si原子作為n型摻雜物，且調整使雜質濃度為3×1018cm-3。最後於蝕刻停止層218上形成厚度為100nm之n型GaAs層作為接觸層220。以Si原子作為n型摻雜物，且調整使雜質濃度為5×1018cm-3。
AlGaAs層、InGaAs層、GaAs層及InGaP層係藉由MOCVD法形成。使用TMA(三甲基鋁)、TMI(三甲基銦)、TMG(三甲基鎵)、TEG(三乙基鎵)及三氫化砷(AsH3)作為Al原子、In原子、Ga原子及As原子之原料氣體。使用三氫化磷(PH3)作為P原子原料氣體。使用二矽烷(Si2H6)作為Si原子原料氣體。如以上而完成半導體基板400之製作。
製作第5圖所示絕緣閘極型場效電晶體500。絕緣閘極型場效電晶體500係由第4圖所示半導體基板400而製作。藉由蝕刻而去除於閘極電極302形成區域(閘極電極形成區域)之接觸層220及蝕刻停止層218。其後於整面形成厚度為12nm之Al2O3層作為絕緣層106。藉由ALD法形成Al2O3層。於閘極電極形成區域之絕緣層106上形成閘極電極302。將於源極電極304及汲極電極306之形成領域的絕緣層106去除，且形成源極電極304及汲極電極306。以與閘極電極302下的通道電氣接合之方式分別形成源極電極304及汲極電極306而夾著閘極電極302。以真空蒸鍍法形成Ti/Pt/Au之積層膜，並藉由剝離法將該積層膜圖型化而形成閘極302。以真空蒸鍍法形成AuGe/Ni/Au之積層膜，並藉由剝離法將該積層膜圖型化而形成源極電極304及汲極電極306。
此外藉由閘極電壓而於絕緣閘極型場效電晶體500形成兩個通道。一個是於第一結晶層104之無摻雜In0.4Ga0.6As層形成的第一通道。另一個是於無摻雜層216之無摻雜Al0.24Ga0.76As層形成的第二通道。
第6圖係表示實驗所求得之閘極電容對於絕緣閘極型場效電晶體500的閘電壓之關係(C-V特性)的圖表。係表示測定頻率為1kHz、10 kHz、100 kHz及1 MHz四種之C-V特性。在閘極電壓較0.5V左右為小之區域中，係沒有觀測到因測定頻率而造成C-V特性相異(頻率分散)之情形，可知載子密度因閘極電壓而良好地調變(modulation)。但在閘極電壓較0.5V左右為大之區域中會產生頻率分散，可知若測定頻率高於100kHz，則幾乎觀測不到載子密度根據閘極電壓變化而調變之情形。
另一方面，第7圖係表示模擬假設在絕緣閘極型場效電晶體500之MOS界面不存在有界面態之狀態時的C-V特性。但設定摻雜層204之n型Al0.24Ga0.76As層厚度為5nm、n型摻雜物為Si原子、雜質濃度為2.30×1018cm-3。設定第一間隔層206之無摻雜Al0.24Ga0.76As層厚度為2nm。設定第二間隔層208之無摻雜GaAs層厚度為3nm。設定第一結晶層104之無摻雜In0.4Ga0.6As層厚度為5.5nm。設定第三間隔層210之無摻雜GaAs層厚度為3nm。設定第四間隔層212之無摻雜Al0.24Ga0.76As層厚度為2nm。設定摻雜層214之n型Al0.24Ga0.76As層厚度為6nm、n型摻雜物為Si原子、雜質濃度為3×1018cm-3。設定無摻雜層216之無摻雜Al0.24Ga0.76As層厚度為14nm。設定絕緣層106之Al2O3層之能帶間隙能為6.0eV、相對電容率為7。使閘極302之功函數為4.83eV。使基底基板102(GaAs單結晶基板)與緩衝層202(無摻雜Al0.25Ga0.75As層與無摻雜GaAs層之積層構造)界面中之能帶間隙中央附近釘扎(pinning)為0V。模擬器係使用一次元薛丁格-帕松(Schrodinger-Poisson)法。即波函數以薛丁格方程式、載子濃度以費米-狄拉克統計(Fermi-Dirac statistics)、能帶電位(band potential)以帕松方程式記述，而解出其自身不一致性(self-inconsistency)，並求得能帶電位之輪廓(profile)與載子濃度之輪廓。
若將第6圖之實驗數據與第7圖之模擬比較，可知在閘極電壓較0.5V左右為小之區域中實驗數據與模擬幾乎一致，但在閘極電壓較0.5V左右為大之區域中實驗數據與模擬不一致。
第8圖及第9圖係模擬三個量子層級中電子密度之深度輪廓的圖(電子密度輪廓)，第8圖表示閘極電壓為OV時、第9圖表示閘極電壓為+1.4V時。於第8圖及第9圖中亦同時表示有傳導帶下端的能階之深度輪廓(Ec)。三個量子層級，即層級1、層級2及層級3各層級中，電子密度輪廓之基線(base line)係表示電子密度為0，同時表示有各層級之能階。電子密度單位尺度(1×1018cm-3)的長度表示於圖面左上部分。能階係參照縱軸右側之尺度。縱軸右側之尺度係以費米能階為基準之能階，單位為電子能(eV)。
層級1為最低能階，且照層級2、層級3順序提高能階。第8圖及第9圖中深度與各層對應如下：深度0至120 為絕緣層106、深度120至260 為無摻雜層216、深度260至320 為摻雜層214、深度320至370為第四間隔物層212及第三間隔物層210、深度370至425為第一結晶層104、深度425至475為第二間隔物層208及第一間隔物層206、深度475至525為摻雜層204、較525為深之區域為緩衝層202。
參照第8圖可知閘極電壓為0V時，層級1的狀態之自由電子蓄積在深度370至425之第一結晶層104(第一通道)。另一方面，層級2及層級3的狀態之自由電子其密度沒有增加。
參照第9圖可知閘極電壓為1.4V時，層級1的狀態之自由電子蓄積在第一結晶層104(第一通道)，同時層級2的狀態之自由電子蓄積在深度120至260之無摻雜層216(第二通道)。
第10圖為模擬第一通道(圖中標示為「InGaAs通道」)與第二通道(圖中標示為「AlGaAs通道」)之電子密度變化對於閘極電壓變化的圖。第一通道(InGaAs通道)之電子密度隨著閘極電壓由-1.3V左右起增大而增加。閘極電壓為0.5V左右時第一通道(InGaAs通道)的電子密度變得飽和，同時第二通道(AlGaAs通道)的電子密度開始增加。總電子密度係隨著閘極電壓增加而單調的增加。
由第7圖至第10圖所示模擬而可推測如下之模式。即隨著閘極電壓增加，首先自由電子開始蓄積於第一通道(第一結晶層104)，且第一通道(第一結晶層104)之自由電子密度增加至閘極電壓到達0.5V左右為止(第7圖C-V特性中，圓502所表示的狀態)。當超過0.5V左右復增加閘極電壓時，則自由電子亦蓄積於第二通道(無摻雜層216)(第7圖C-V特性中，圓504所表示的狀態)。若以此種模式解釋第6圖之C-V特性(實測值)，則在閘極電壓較0.5V左右為小，且第一通道(第一結晶層104)中載子為傳導之狀態下，其頻率可說分散較小，且載子正常地調變著。在閘極電壓較0.5V左右為大且第一通道(第一結晶層104)與第二通道(無摻雜層216)中載子為傳導之狀態下，顯示其頻率分散較大，且有典型的高釘扎界面態密度之特性，且載子可說並無正常調變。即載子調變不良原因係可說是因無摻雜層216中的載子傳導。
第一通道之第一結晶層104(InGaAs通道)中載子調變良好、而第二通道之無摻雜層216(AlGaAs層)中載子調變不良之理由，本發明人係考察如下。
第11圖(a)係使閘極電壓變化時，將MOS界面中費米能階之計算值繪圖的圖。此處MOS界面係無摻雜層216與絕緣層106之界面。第11圖(a)的縱軸係將離傳導帶下端之能量差表示為ΔEn(eV)。閘極電壓越低則MOS界面中之費米能階降低。另一方面，第11圖(b)係表示GaAs中之界面態密度與其能階之關係。第11圖(b)中，縱軸係將離傳導帶下端之能量差表示為ΔEn(eV)。橫軸係以對數尺度(任意值)表示界面態密度。一般來說，界面態密度會隨著能量接近電荷中性能階(charge neutrality level)而降低，且在電荷中性能階下界面態密度最小。此外「電荷中性能階」係半導體之能隙態(gap state)中，位於價電子上端附近之類施體態(donor-like state)與傳導帶下端附近之類受體態(acceptor-like state)之間，為價電子帶性質與傳導帶性質各半之邊界的能階。
第11圖(a)與第11圖(b)係結合縱軸尺度，且配置使傳導帶下端標準一致，以第一結晶層104(InGaAs層)調變載子時，閘極電壓的範圍係第11圖(a)中「InGaAs」所示範圍，以無摻雜層216(AlGaAs層)調變載子時，閘極電壓的範圍係第11圖(a)中「AlGaAs」所示範圍。對應「InGaAs」所示範圍之ΔEn(以傳導帶下端為基準之MOS界面的費米能階)係較對應「AlGaAs」所示範圍之ΔEn更接近電荷中性能階，且界面態密度也小。也就是說，與無摻雜層216之載體調變相比，第一結晶層104之通道調變係以對界面態密度影響少之狀態運作，且第一結晶層104較無摻雜層216更良好的調變載子，可說其係以MOS界面中之費米能階更接近電荷中性能階之狀態運作。
本發明人係基於上述知識而完成本發明。若InGaAs層中In組成大，則能帶間隙Eg變小。因此，以InGaAs構成通道層時，其FET運作中InGaAs層中In組成越大則MOS界面中之費米能階可更接近電荷中性能階。因此，In組成越大則越可排除界面態的影響而使電晶體MOS運作。
不過，雖要使電晶體中MOS運作良好，最重要的是製作界面態密度小的閘極絕緣膜，但難以使界面態完全消失。特別是能帶端附近的尾態(tail states)部之能階密度(level density)，其與接近電荷中性能階之能階密度相比相差大，故不可無視。因此，準備降低現有之界面態的影響之技術以作為界面態密度小之MOS界面形成技術以外的對策，此在實用化MOS型P-HEMT上極為重要。
第12圖係於第一結晶層104之In組成變化時，藉由霍爾測定(Van Dor Pauw法)而測定電子移動率之實驗結果的圖。In組成在0.35至0.43的範圍中，電子移動率顯示為9000(cm2/Vs)以上之良好的值。此外，In組成為0.45則電子移動率大幅降低至5500(cm2/Vs)。此原因係認為是In組成變大會造成異質界面之晶格不匹配變大，使第一結晶層104的結晶性降低。
第13圖係一實驗圖表，其表示第一結晶層104之電子移動率與77K中光致發光之波峰波長的關係。觀察電子移動率與波峰波長之間強關聯性。若波峰波長大於1070nm則電子移動率為9000(cm2/Vs)以上。光致發光之波峰波長係相當於第一結晶層104所形成之量子井的基態間能量。即於傳導帶所形成之量子層級，其係對應於光致發光之波峰波長越長電子親和力越大，且於MOS構造中，MOS界面之費米能階較傳導帶下端更接近於電荷中性能階。復較佳為波峰波長大於1080nm，又更佳為大於1100nm。
第14圖係以實驗而求得絕緣閘極型場效電晶體500之載子移動度與電荷密度之關係的實驗圖表，載子移動度與電荷密度係以Split CV法測定。為了做比較，亦顯示有第一結晶層104之In組成x為0.3的情形。Split CV法係以下方法：藉由MOSFET之CV測定，而由電容算出通道電荷量，且由IV測定所求電流，以根據gradual channel近似值之解析手法而算出載子移動度。於界面態所捕捉之電荷會影響Split CV法之移動率，故相較於霍爾測定(Van Dor Pauw法)之移動率，Split CV法之移動率一般其值評價過小。第14圖之實驗中，絕緣閘極型場效電晶體500之閘極長為100μm、閘極寬為200μm。測定時汲極電壓為0.05V，閘極電壓係於-2V至+2V範圍，以0.05V之間距變化。
因第一結晶層104之In組成x為0.4，故與x=0.3時相比其移動率及電荷密度變大。In組成x為0.4時，最大移動率高達約5000cm2/Vs，且顯示最大移動率時，所得電荷密度亦約為3×1012cm-2。
第15圖係以實驗而求得其他絕緣閘極型場效電晶體之載子移動度與電荷密度之關係的實驗圖表，載子移動度與電荷密度係以Split CV法測定。第15圖之絕緣閘極型場效電晶體係於絕緣閘極型場效電晶體500之閘極區域之無摻雜層216與絕緣層106間，殘留有10nm厚度蝕刻停止層218之n型In0.48Ga0.52P層者。摻雜3×1018cm-3濃度之Si原子作為n型摻物。其他之構成及Split CV法之測定條件係與絕緣閘極型場效電晶體500相同。為了做比較，亦顯示有第1結晶層104之In組成x為0.3的情形。因第一結晶層104之In組成x為0.4，故與x=0.3時相比其移動率及電荷密度變大。In組成x為0.4時，最大移動率高達約7800cm2/Vs，且顯示最大移動率時，所得電荷密度亦大到約為2×1012cm-2。即因第一結晶層104之In組成x為0.4，故可提升該其他絕緣閘極型場效電晶體之電晶體性能。
與第14圖之結果相比較，藉由於無摻雜層216與絕緣層106間殘留有10nm厚度蝕刻停止層218之n型In0.48Ga0.52P層，而使In=0.4時之最大電子移動率由4800 cm2/Vs改善至7800cm2/Vs。In=0.3時亦有相同傾向。即較佳為閘極絕緣膜接於InGaP上而形成。此外，蝕刻停止層218之n型In0.48Ga0.52P層係第二結晶層之一例。
第16係模擬In組成變化時，MOS界面中之費米能階(Ef)與基態(E0)的圖。本模擬中MOS電晶體之閘極絕緣層其下層之層構成及各層厚度係如表1。
此外，如表2所示，配合In組成調整i-InxGa1-xAs層之膜厚，且無關於In組成，以使由MOS界面至i-InxGa1-xAs層中心之距離為一定之方式調整i-GaAs層之厚度。
復調整摻雜層之雜質濃度使臨限值電壓為+0.2V。閘極絕緣層材料為Al2O3，且能帶間隙能為6.0eV、相對電容率為7。閘極絕緣層厚度為12nm。於閘極絕緣層上形成閘極電極，閘極金屬功函數為4.83eV、閘極電壓為+0.8V。使基底基板與緩衝層(i-GaAs層與i-Al0.25Ga0.75As層之積層構造)界面中之能帶間隙中央附近釘扎為0V。
如第16圖所示，In組成x在0.4附近，則MOS界面中費米能階(Ef)及基態(E0)為最小。由第12圖之結果來看可知MOS界面中，降低費米能階之In組成與提高移動率之In組成幾乎一致。此結果係與第13圖中，光致發光之波峰波長在長波長區域時可獲得高移動率之實驗結果相符合。
如以上說明，藉由使絕緣閘極型場效電晶體之第一結晶層104的In組成為0.35至0.43、較佳為0.36至0.43，而可使MOS界面中的費米能階接近電荷中性能階進行運作MOS，而降低MOS界面之界面態的影響，復可提高第一結晶層中載子的移動率。因此可提升絕緣閘極型場效電晶體之性能。
此外，上述實施型態中，係以藉由磊晶成長法而於基底基板102上形成第一結晶層104等結晶層之例說明，但該結晶形成方法並不限於在基底基板102上直接形成之此等方法。例如使用藉由磊晶成長法而在基底基板102以外之其他結晶成長用基板上形成該結晶層，且僅將所形成之結晶層轉移至基底基板102之方法，而可於基底基板102形成結晶層。僅將結晶層轉移至基底基板102上之方法可列舉：藉由剝離法將結晶成長基板上所形成之結晶層剝離，且僅將剝離之結晶層轉移至基底基板102之方法；或是以結晶層接於基底基板102之方式接合形成有結晶層之結晶成長用基板與基底基板102，並將結晶成長用基板與結晶層剝離，或是去除結晶成長用基板，而使結晶層殘存於基底基板102上之方法等。根據此等結晶層形成方法，而可選擇玻璃或有機物等無法利用作為磊晶成長用基板之材料所成的基底基板102。
100．．．半導體基板
102．．．基底基板
104．．．第一結晶層
106．．．絕緣層
200．．．半導體基板
202．．．緩衝層
204．．．摻雜層
206．．．第一間隔物層
208．．．第二間隔物層
210．．．第三間隔物層
212．．．第四間隔物層
214．．．摻雜層
216．．．無摻雜層
218．．．蝕刻停止層
220．．．接觸層
300．．．絕緣閘極型場效電晶體
302．．．閘極電極
304．．．源極電極
306．．．汲極電極
308、310．．．接觸區域
400．．．半導體基板
500．．．絕緣閘極型場效電晶體
x．．．In組成
第1圖表示半導體基板100之截面。
第2圖表示半導體基板200之截面。
第3圖表示絕緣閘極型場效電晶體300之截面。
第4圖表示半導體基板400之截面。
第5圖表示絕緣閘極型場效電晶體500之截面。
第6圖為藉實驗所求得之閘極電容對於絕緣閘極型場效電晶體500的閘極電壓之關係(C-V特性)的圖表。
第7圖表示模擬假設在絕緣閘極型場效電晶體500之MOS界面不存在有界面態之理想狀態時的C-V特性。
第8圖為模擬閘極電壓為0V時，電子密度之深度輪廓的圖。
第9圖為模擬閘極電壓為+1.2V時，電子密度之深度輪廓的圖。
第10圖為模擬各層級之電子密度對於閘極電壓變化的圖。
第11圖(a)係閘極電壓變化時，將MOS界面中的費米能階之計算值繪圖的圖。(b)係表示GaAs中之界面態密度與其能階之關係的圖。
第12圖係於第一結晶層104之In組成變化時，藉由霍爾測定(Van Dor Pauw法)而測定電子移動率之實驗結果的圖。
第13圖係一實驗圖表，其表示第一結晶層104之電子移動率與77K中的光致發光之波峰波長的關係。
第14圖係以實驗而求得絕緣閘極型場效電晶體500之載子移動度與電荷密度之關係的實驗圖表，載子移動度與電荷密度係以Split CV法測定。
第15圖係以實驗而求得其他絕緣閘極型場效電晶體之載子移動度與電荷密度之關係的實驗圖表，載子移動度與電荷密度係以Split CV法測定。
第16係模擬In組成變化時，MOS界面中之費米能階(Ef)與基態(E0)的圖。
100．．．半導體基板
102．．．基底基板
104．．．第一結晶層
106．．．絕緣層

Claims (10)

  1. 一種半導體基板，其具有基底基板、第一結晶層、及絕緣層，且前述基底基板、前述第一結晶層、及前述絕緣層係以前述基底基板、前述第一結晶層、前述絕緣層的順序配置，且前述第一結晶層係由可擬晶格匹配於GaAs或AlGaAs之InxGa1-xAs(0.35≦x≦0.43)所構成，該半導體基板復具有位於前述第一結晶層與前述絕緣層間之第二結晶層，且前述第二結晶層係由禁制帶寬度較前述第一結晶層大之可擬晶格匹配於GaAs或AlGaAs之InyGa1-yP(0<y<1)所構成。
  2. 如申請專利範圍第1項所述之半導體基板，其中，前述第一結晶層為可適用於場效電晶體之通道層的層，且前述絕緣層為可適用於前述場效電晶體之閘極絕緣層的層。
  3. 如申請專利範圍第1項所述之半導體基板，其中，前述基底基板係含有GaAs或AlGaAs至少一者之基板。
  4. 如申請專利範圍第1項所述之半導體基板，復具有位於前述基底基板與前述第一結晶層間之緩衝層。
  5. 如申請專利範圍第4項所述之半導體基板，其中，前述緩衝層係含有GaAs或AlGaAs至少一者的層。
  6. 如申請專利範圍第1項所述之半導體基板，其中，前述第一結晶層於77K中之光致發光的波峰波長大於1070nm。
  7. 如申請專利範圍第1項所述之半導體基板，其中，前述 第二結晶層係與前述絕緣層相接。
  8. 如申請專利範圍第7項所述之半導體基板，其中，前述絕緣層之與前述第二結晶層相接之區域存在有氧化鋁。
  9. 一種半導體基板，其具有基底基板、第一結晶層、及絕緣層，且前述基底基板、前述第一結晶層、及前述絕緣層係以前述基底基板、前述第一結晶層、前述絕緣層的順序配置，且前述第一結晶層係由可擬晶格匹配於GaAs或AlGaAs之InxGa1-xAs(0.35≦x≦0.43)所構成，該半導體基板復具有：位於前述第一結晶層與前述絕緣層間之第二結晶層，且前述第二結晶層係由禁制帶寬度較前述第一結晶層大之3-5族化合物半導體所構成，以及位於前述第二結晶層與前述第一結晶層間之間隔物層，前述間隔物層係具有選自下述者之任一構成：第一構成，其係為由GaAs所構成之結晶層與由AlmGa1-mAs(0<m≦1)所構成結晶層的積層、以及第二構成，其係為由GaAs所構成之結晶層或AlmGa1-mAs(0<m≦1)所構成之結晶層之單層。
  10. 一種絕緣閘極型場效電晶體，其具有如申請專利範圍第1項至第9項中任一項所述之半導體基板，且前述半導體基板中之前述第一結晶層為通道層，且前述半導體基板中之前述絕緣層為閘極絕緣層。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9515186B2 (en) 2014-01-23 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN113838929A (zh) * 2020-06-23 2021-12-24 广东致能科技有限公司 一种半导体器件及其制造方法
CN114914296B (zh) * 2022-07-19 2022-09-16 江西兆驰半导体有限公司 一种外延片、外延片制备方法及高电子迁移率晶体管

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040056273A1 (en) * 2002-06-24 2004-03-25 Cermet, Inc. High-electron mobility transistor with zinc oxide
US20060076576A1 (en) * 2002-12-25 2006-04-13 Takenori Osada High electron mobility epitaxial substrate
US20070052048A1 (en) * 2005-09-08 2007-03-08 Raytheon Company Strain compensated high electron mobility transistor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669248A (ja) * 1992-08-19 1994-03-11 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JPH06349862A (ja) * 1993-06-11 1994-12-22 Hitachi Ltd 半導体結晶及びそれを用いた半導体装置
JP2581452B2 (ja) 1994-06-06 1997-02-12 日本電気株式会社 電界効果トランジスタ
US6359294B1 (en) 1997-03-04 2002-03-19 Motorola, Inc. Insulator-compound semiconductor interface structure
JP2001332718A (ja) * 2000-05-19 2001-11-30 Fujitsu Ltd リセス酸化型電界効果型化合物半導体装置及びその製造方法
JP2002324813A (ja) * 2001-02-21 2002-11-08 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ
JP4672959B2 (ja) * 2002-12-25 2011-04-20 住友化学株式会社 化合物半導体エピタキシャル基板
US6963090B2 (en) 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
JP4610858B2 (ja) * 2003-02-12 2011-01-12 住友化学株式会社 化合物半導体エピタキシャル基板
US20050104087A1 (en) * 2003-11-19 2005-05-19 Lan Ellen Y. InGaP pHEMT device for power amplifier operation over wide temperature range
JP4940562B2 (ja) * 2005-03-02 2012-05-30 住友化学株式会社 化合物半導体エピタキシャル基板およびその製造方法
JP5073968B2 (ja) * 2006-05-31 2012-11-14 住友化学株式会社 化合物半導体エピタキシャル基板およびその製造方法
JP2009071061A (ja) * 2007-09-13 2009-04-02 Toshiba Corp 半導体装置
US20100148153A1 (en) * 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US8324661B2 (en) * 2009-12-23 2012-12-04 Intel Corporation Quantum well transistors with remote counter doping

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040056273A1 (en) * 2002-06-24 2004-03-25 Cermet, Inc. High-electron mobility transistor with zinc oxide
US20060076576A1 (en) * 2002-12-25 2006-04-13 Takenori Osada High electron mobility epitaxial substrate
US20070052048A1 (en) * 2005-09-08 2007-03-08 Raytheon Company Strain compensated high electron mobility transistor

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