TWI644436B - Ｉｉｉ－ｖ族化合物半導體奈米線、場效電晶體以及開關元件 - Google Patents

Ｉｉｉ－ｖ族化合物半導體奈米線、場效電晶體以及開關元件 Download PDF

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Abstract

本發明是有關於一種III-V族化合物半導體奈米線，其可用於能夠以小的次臨限值(100mV/位數以下)來動作的III-V族化合物半導體MOSFET(FET)。III-V族化合物半導體奈米線的側面為由(111)面的最旁側的原子構成的(-110)面。例如，III-V族化合物半導體奈米線包括第1層以及第2層，所述第1層的側面為(111)A面，所述第2層的側面為(111)B面。所述第1層以及所述第2層沿著軸方向而交替地積層。

Description

III-V族化合物半導體奈米線、場效電晶體以及開關元件
本發明是有關於一種III-V族化合物半導體奈米線、包括所述III-V族化合物半導體奈米線的場效電晶體(Field Effect Transistor，以下稱為「FET」)、以及包括所述FET的開關元件。
半導體微處理器(microprocessor)以及高積體電路是將金屬-氧化膜-半導體場效電晶體(Metal-Oxide film-Semiconductor Field Effect Transistor，以下稱為「MOSFET」)等元件整合於半導體基板上而製造。通常，互補型MOSFET(Complementary Metal-Oxide Semiconductor Field Effect Transistor，以下稱為「CMOS」)成為積體電路的基本元件(開關元件)。半導體基板的材料中，主要使用作為IV族半導體的矽。藉由將構成CMOS的電晶體小型化，可提高半導體微處理器以及高積體電路的積體度以及性能。
亦開發出代替矽而使用III-V族化合物半導體的MOSFET(以下稱為「III-V族化合物半導體MOSFET」)。III-V族 化合物半導體MOSFET中，於III-V族化合物半導體與氧化膜的界面形成化學結合狀態所特有的缺陷，高密度地導入界面態(interface state)。因此，III-V族化合物半導體MOSFET的高性能化困難。
但是，近年來，由於氧化物材料的原子層沈積(Atomic Layer Deposition，ALD)技術的進展，可製作界面態密度(interface state density)某種程度地低的III-V族化合物半導體MOSFET。作為用以降低界面態密度的技術，例如提出有利用硫化物水溶液的表面處理、或表面蝕刻、中間層的導入、不同種類的氧化物的使用等(例如參照非專利文獻1~非專利文獻4)。
現有技術文獻 非專利文獻
非專利文獻1：H.D.崔寧(H.D.Trinh)等人，「表面處理及氣體退火條件對原子層沈積Al2O3/n-In0.53Ga0.47As金屬氧化物半導體電容器的反轉行為的影響(The influences of surface treatment and gas annealing conditions on the inversion behaviors of the atomic-layer-deposition Al2O3/n-In0.53Ga0.47As metal-oxide-semiconductor capacitor)」，「應用物理快報(Applied Physics Letters，Appl. Phys. Lett.)」第97卷第042903-1頁~第042903-3頁。
非專利文獻2：E.奧康納(E.O'Connor)等人，「關於針對n型及p型In0.53Ga0.47As磊晶層的Al2O3/In0.53Ga0.47As/InP系統的界 面性質的(NH4)2S鈍化(22%、10%、5%、或1%)的系統性研究(A systematic study of (NH4)2S passivation (22%, 10%, 5%, or 1%) on the interface properties of the Al2O3/In0.53Ga0.47As/InP system for n-type and p-type In0.53Ga0.47As epitaxial layers)」，「日本應用物理學雜誌(Japanese Journal of Applied Physics，J. Appl. Phys.」)第109卷第024101-1頁~第024101-10頁。
非專利文獻3：Y.D.吳(Y.D.Wu)等人，「分子束磊晶成長的Al2O3/Ga2O3(Gd2O3)/In0.2Ga0.8As的臨限值電壓的工程設計(Engineering of threshold voltages in molecular beam epitaxy-grown Al2O3/Ga2O3(Gd2O3)/In0.2Ga0.8As)」，「真空科學與技術雜誌B輯(Journal of Vacuum Science Technology B，J. Vac. Sci. Technol. B)」第28卷第C3H10頁~第C3H13頁。
非專利文獻4：羅曼．恩格爾-赫伯特(Roman Engel-Herbert)等人，「藉由化學束沈積而於In0.53Ga0.47As上成長有ZrO2電介質的金屬氧化物半導體電容器(Metal-oxide-semiconductor capacitors with ZrO2 dielectrics grown on In0.53Ga0.47As by chemical beam deposition)」，應用物理快報(Applied Physics Letters，Appl. Phys. Lett.)第95卷第062908-1頁~第062908-3頁。
然而，所述非專利文獻1~非專利文獻4的技術中，不能夠充分地降低界面態密度，無法將III-V族化合物半導體 MOSFET的次臨限值係數(subthreshold coefficient)設為100mV/位數以下。與此相對，近年來的使用矽的MOSFET(以下稱為「Si-MOSFET」)的次臨限值係數為70mV/位數左右。因此，只要能夠製作具有與Si-MOSFET品質相同的界面的III-V族化合物半導體MOSFET，則所述III-V族化合物半導體MOSFET的次臨限值係數應該為70mV/位數左右。
本發明的目的在於提供一種能夠以小的次臨限值(100mV/位數以下)來動作的III-V族化合物半導體MOSFET以及其中可使用的III-V族化合物半導體奈米線。
本發明者發現，藉由以包含週期性的雙晶結構的方式形成奈米線，可形成具有如下側面的III-V族化合物半導體奈米線，所述側面在原子級(atomic level)上平坦且包含化學性穩定的(111)A面。而且，本發明者發現，藉由使用所述III-V族化合物半導體奈米線，可製造界面態密度小、且能夠以小的次臨限值(100mV/位數以下)來動作的MOSFET，從而完成本發明。
即，本發明是有關於以下的III-V族化合物半導體奈米線。
[1]一種III-V族化合物半導體奈米線，其為包含III-V族化合物半導體的奈米線，且其側面為由(111)面的最旁側的原子構成的(-110)面。
[2]如[1]所述的III-V族化合物半導體奈米線，其中第1層與 第2層沿著軸方向而交替地積層，所述第1層的側面為(111)A面，所述第2層的側面為(111)B面。
[3]如[1]或[2]所述的III-V族化合物半導體奈米線，其中其側面中的(111)A面的比例為超過50%且小於100%。
[4]如[2]所述的III-V族化合物半導體奈米線，其中所述第1層以及所述第2層分別包含1原子層~5原子層，且其中的90%以上包含1原子層~3原子層。
[5]如[1]或[2]所述的III-V族化合物半導體奈米線，其中其側面的粗糙度為1原子層~6原子層的範圍內。
[6]如[1]~[5]中任一項所述的III-V族化合物半導體奈米線，其中所述III-V族化合物半導體為：InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSb或者AlInGaPSb。
另外，本發明是有關於以下的場效電晶體(FET)以及開關元件。
[7]一種場效電晶體，其包括：IV族半導體基板，其具有(111)面，且摻雜為第1導電型；III-V族化合物半導體奈米線，其為配置於所述IV族半導體基板的(111)面上的III-V族化合物半導體奈米線，且包含與所述IV族半導體基板的(111)面連接的第1區域、以及摻雜為所述第1導電型或者與所述第1導電型不同的第2導電型的第2區域；閘電介質膜，其配置於所述III-V族化合 物半導體奈米線的側面；選自源電極及汲電極中的任一者，其與所述IV族半導體基板連接；選自源電極及汲電極中的任意另一者，其與所述III-V族化合物半導體奈米線的第2區域連接；以及閘電極，其配置於所述閘電介質膜上，且使電場作用於所述IV族半導體基板的(111)面與所述III-V族化合物半導體奈米線的界面；並且所述III-V族化合物半導體奈米線為如[1]~[6]中任一項所述的III-V族化合物半導體奈米線。
[8]如[7]項所述的場效電晶體，其為穿隧場效電晶體(tunnel field effect transistor)。
[9]一種開關元件，其包含如[7]或[8]所述的場效電晶體。
依據本發明，可容易地製造能夠以小的次臨限值(100mV/位數以下)來動作的FET(開關元件)。藉由使用本發明的FET，可抑制半導體微處理器以及高積體電路的電力消耗量的增大，並且提高半導體微處理器以及高積體電路的積體度以及性能。
100‧‧‧TFET
110、210‧‧‧n型矽基板
120、220‧‧‧絕緣膜
122‧‧‧開口部
130、230‧‧‧III-V族化合物半導體奈米線
132、232‧‧‧第1區域
134、234‧‧‧第2區域
140、240‧‧‧閘電介質膜
150、250‧‧‧絕緣保護膜
160、260‧‧‧源電極
170、270‧‧‧汲電極
180、280‧‧‧閘電極
200‧‧‧FET
圖1A是週期性地排列有InAs奈米線的矽基板的掃描電子顯微鏡像(立體圖像)。圖1B是週期性地排列有InGaAs奈米線的矽基板的掃描電子顯微鏡像(立體圖像)。
圖2A及圖2B是InGaAs奈米線的剖面的高解析穿透式電子顯微鏡像。
圖3是表示InAs奈米線的側面附近的結晶結構的示意圖。
圖4A及圖4B是表示InAs奈米線的側面附近的結晶結構的示意圖。
圖5A是表示外徑為28nm的InAs奈米線中的雙晶的導入頻率的圖表。圖5B是表示外徑為60nm的InAs奈米線中的雙晶的導入頻率的圖表。圖5C是表示外徑為170nm的InAs奈米線中的雙晶的導入頻率的圖表。
圖6A及圖6B是表示InAs奈米線的側面附近的結晶結構的高解析穿透式電子顯微鏡像。圖6C是表示InAs奈米線的側面的粗糙度的圖表。
圖7是表示本發明的一實施形態的TFET的構成的剖面圖。
圖8A~圖8D是表示本發明的一實施形態的TFET的製造步驟的示意圖。
圖9是表示實施例中製作的FET的構成的剖面圖。
圖10A及圖10B是表示實施例中製作的FET的電特性的圖表。
圖11A及圖11B是表示實施例中製作的FET的電特性的圖表。
1. 場效電晶體
本發明的場效電晶體(FET)包括IV族半導體基板、III-V族化合物半導體奈米線、閘電介質膜、源電極、汲電極及閘電極。亦可於1塊IV族半導體基板上形成多個FET。以下，作為本發明的FET的代表例，對穿隧場效電晶體(TFET)進行說明，但基本 的構成於其他的FET中亦相同。
本發明的TFET中，IV族半導體基板的(111)面與III-V族化合物半導體奈米線形成界面(以下亦稱為「接合界面」)。本發明的TFET中，於該接合界面產生穿隧現象。此外，所謂「接合界面」，是指III-V族化合物半導體奈米線與(111)面直接連接的部分。
IV族半導體基板為矽基板或鍺基板等包含IV族半導體的具有(111)面的基板。IV族半導體基板例如為矽(111)基板或者矽(100)基板。於IV族半導體基板為矽(100)基板的情況下，形成與(100)面不同的(111)面。
IV族半導體基板具有包含(111)面的部分。該部分為n型或p型的任一種導電型。將該部分的導電型亦稱為「第1導電型」。因此，可為僅IV族半導體基板的包含(111)面的一部分呈現出第1導電型，亦可為IV族半導體基板的整體呈現出第1導電型。例如，IV族半導體基板亦可為其表面為(111)面且具有n型或p型IV族半導體層的IV族半導體基板。另外，IV族半導體基板亦可摻雜為n型或p型。摻雜於IV族半導體基板中的摻雜劑中，使用使IV族半導體基板成為n型或p型的摻雜劑。例如，使IV族半導體基板成為n型的摻雜劑的例子中包含N、P、As、Sb及Bi。另外，使IV族半導體基板成為p型的摻雜劑的例子中包含B、Al、Ga、In及Tl。
另外，於IV族半導體基板的表面亦可形成絕緣膜。絕 緣膜的例子中包括氧化矽膜、以及包含介電常數為3.9以上的化合物的膜。介電常數為3.9以上的化合物的例子中包含氮化矽以及HfAlO。
III-V族化合物半導體奈米線為包含III-V族化合物半導體且直徑為2nm~100nm、長度為50nm~10μm的結構體。III-V族化合物半導體奈米線例如以其長軸與(111)面垂直的方式配置於IV族半導體基板的(111)面上。以下的說明中，將奈米線的沿著長軸(以下亦稱為「軸」)的面稱為「側面」。III-V族化合物半導體可為包含2種元素的半導體、包含3種元素的半導體、包含4種元素的半導體、包含其以上的元素的半導體中的任一者。
包含2種元素的III-V族化合物半導體的例子中包含：InAs、InP、GaAs、GaN、InSb、GaSb及AlSb。包含3種元素的III-V族化合物半導體的例子中包含：AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb及AlInSb。包含4種以上元素的III-V族化合物半導體的例子中包含：InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSb及AlInGaPSb。
圖1A、圖1B是表示III-V族化合物半導體奈米線的例子的掃描電子顯微鏡像(立體圖像)。圖1A是多個InAs奈米線的掃描電子顯微鏡像(立體圖像)，圖1B是多個InGaAs奈米線的掃描電子顯微鏡像(立體圖像)(參照實施例)。
本發明的TFET中所含的本發明的III-V族化合物半導體奈米線的特徵在於：其側面為由(111)面的最旁側的原子構成 的(-110)面。更具體而言，本發明的III-V族化合物半導體奈米線中，第1層與第2層沿著軸方向而交替地積層，所述第1層的側面為(111)A面，所述第2層的側面為(111)B面。此處所謂「(111)A面」，是指於表面配置有III族元素的(111)面。另外，所謂「(111)B面」，是指於表面配置有V族元素的(111)面。第1層以及第2層的厚度分別為1原子層(monoatomic layer，ML)~5原子層左右，其中的90%以上包含1原子層~3原子層。因此，本發明的III-V族化合物半導體奈米線的側面的粗糙度為1原子層~6原子層(ML)左右。此外，其側面中的(111)A面的比例亦可超過50%。例如，側面中的(111)A面的比例超過50%且小於100%。另外，側面中的(111)A面的比例亦可為100%。
圖2A、圖2B是表示本發明的III-V族化合物半導體奈米線的剖面的一例的高解析穿透式電子顯微鏡像。圖2A是表示InGaAs奈米線的剖面的高解析穿透式電子顯微鏡像，圖2B是圖2A中以虛線表示的區域的放大圖像。圖3及圖4A、圖4B是表示InAs奈米線的側面附近的結晶結構的示意圖。圖2A、圖2B~圖4A、圖4B中，上下方向與奈米線的軸方向相對應，左右方向與奈米線的直徑方向相對應。另外，圖3及圖4A、圖4B中，黑圓表示In，白圓表示As，右側的端部與奈米線的側面相對應。
如圖3所示，本發明的III-V族化合物半導體奈米線為包含雙晶的閃鋅礦型(zinc blende，ZB)結晶結構。於雙晶邊界(相當於第1層與第2層的邊界)，觀察到纖鋅礦型(wurtzite， WZ)結晶結構。
另外，如圖4A所示，本發明的III-V族化合物半導體奈米線的側面在宏觀上為(-110)面。然而，如圖4B所示，若從微觀上來看，第1層的側面為(111)A面，第2層的側面為(111)B面。因此，於本發明的III-V族化合物半導體奈米線的側面中，微小的(111)A面與微小的(111)B面交替存在。
於(111)B面中，由於形成V族元素(例如As)的三聚物，故而不存在懸鍵(dangling bond)。另一方面，(111)A面是在化學上穩定的面，但於(111)A面露出懸鍵。因此，(111)A面成為直接參與形成與閘電介質膜的界面的面。
現有的III-V族化合物半導體MOSFET中，存在如下傾向：與在III-V族化合物半導體的其他面上形成閘電介質膜的情況相比，因As-As二聚物的形成等，故在III-V族化合物半導體的(-110)面上形成閘電介質膜的情況的界面態密度提高。與此相對，本發明的TFET中，若從宏觀上來看，由微小的(111)A面以及(111)B面來構成作為(-110)面的面。如上所述，(111)A面可有助於形成界面，藉此，即便是於III-V族化合物半導體的(-110)面上形成閘電介質膜的情況，亦可實現界面態密度的降低。
圖5A~圖5C是表示InAs奈米線中的雙晶的導入頻率(相當於第1層及第2層的厚度)的圖表。圖5A是表示外徑為28nm的InAs奈米線中的雙晶的導入頻率的圖表。圖5B是表示外徑為60nm的InAs奈米線中的雙晶的導入頻率的圖表。圖5C 是表示外徑為170nm的InAs奈米線中的雙晶的導入頻率的圖表。該些圖表中，為了不會對雙晶的導入頻率進行重複計數(double counting)，而將由纖鋅礦型(WZ)結晶結構變化為閃鋅礦型(ZB)結晶結構的邊界、與由閃鋅礦型(ZB)結晶結構變化為纖鋅礦型(WZ)結晶結構的邊界進行區分表示。
如圖5A~圖5C所示，本發明的III-V族化合物半導體奈米線中，不論奈米線的外徑如何，雙晶邊界均實質上按1原子層~5原子層(ML)而導入，其中的90%以上按1原子層~3原子層而導入。即，本發明的III-V族化合物半導體奈米線中，第1層以及第2層包含1原子層~5原子層(ML)，其中的90%以上包含1原子層~3原子層。這意味著III-V族化合物半導體奈米線的側面的粗糙度成為1原子層~6原子層(ML)的範圍內。
圖6A以及圖6B是表示InAs奈米線的側面附近的結晶結構的高解析穿透式電子顯微鏡像。圖6C是表示InAs奈米線的側面的粗糙度的圖表。圖6C中，橫軸的-1~-6表示於(111)A面露出的部位(第1層)中積層有幾層原子層，橫軸的+1~+6表示於(111)B面露出的部位(第2層)中積層有幾層原子層。縱軸為比例。根據圖6A及圖6B可知，InAs奈米線的側面是由微小的(111)A面以及(111)B面構成。另外，根據圖6C可知，InAs奈米線的側面的粗糙度為1原子層~6原子層的範圍內，InAs奈米線的側面在原子級上平坦。
III-V族化合物半導體奈米線包含第1區域及第2區域。 第1區域是與IV族半導體基板的(111)面接合的部分，且自(111)面上起立。第2區域為與第1區域連接的部分。例如，第1區域是將III-V族化合物半導體奈米線相對於其長軸方向而分成兩份時的基板側的部分，第2區域是與基板側相反之側的部分。
第1區域的導電型並無特別限定。例如，第1區域的導電型可為與IV族半導體基板相同的第1導電型，亦可為與第2區域相同的第2導電型(後述)。於前者的情況下，第1區域中的第1導電型(n型或p型)摻雜劑的濃度小於IV族半導體基板中的第1導電型摻雜劑的濃度。於後者的情況下，第1區域中的第2導電型(p型或n型)摻雜劑的濃度小於第2區域中的第2導電型摻雜劑的濃度。當然，第1區域可為本質半導體(intrinsic semiconductor)。用以使第1區域成為n型的摻雜劑的例子中包含C、Si、Ge、Sn、O、S、Se及Po。用以使第1區域成為p型的摻雜劑的例子中包含Zn、Cd、Hg、Te及C。
n型以及p型中，第2區域呈現出與第1導電型不同的導電型。將第2區域的導電型亦稱為「第2導電型」。例如，藉由摻雜第2導電型摻雜劑，可使第2區域成為第2導電型。第2導電型摻雜劑的種類可為一種，亦可為兩種以上。用以使第2區域成為n型的摻雜劑的例子中包含C、Si、Ge、Sn、O、S、Se及Po。用以使第2區域成為p型的摻雜劑的例子中包含Zn、Cd、Hg、Te及C。
此外，藉由將第2區域的導電型設為與IV族半導體基 板相同的第1導電型，可構成不為TFET的一般的FET(參照實施例)。即，藉由將第2區域的導電型設為與IV族半導體基板相同的第1導電型，可構成一般的FET，藉由將第2區域的導電型設為與IV族半導體基板不同的第2導電型，可構成TFET。例如，藉由摻雜第1導電型摻雜劑，可使第2區域成為第1導電型。第1導電型摻雜劑的種類可為一種，亦可為兩種以上。
本發明的III-V族化合物半導體奈米線可利用後述的III-V族化合物半導體奈米線的製造方法來製造。
回到本發明的TFET的說明。閘電介質膜為形成於III-V族化合物半導體奈米線的側面的絕緣膜。如上所述，本發明的III-V族化合物半導體奈米線具有在原子級上平坦且包含化學性穩定的(111)A面的側面。閘電介質膜形成相對於所述(111)A面而言界面態密度小的界面。閘電介質膜的例子中包括氧化矽膜、以及包含介電常數為3.9以上的化合物的膜。介電常數為3.9以上的化合物的例子中包含氮化矽以及HfAlO。
源電極與本發明的TFET的源極區域連接，汲電極與本發明的TFET的汲極區域連接。源電極及汲電極為例如Ti/Au合金膜或Ti/Al/Ti/Au合金膜、Ge/Au/Ni/Au合金膜等。
源電極及汲電極的位置根據本發明的TFET的結構而變化。例如，於IV族半導體基板作為源極區域而發揮功能，且III-V族化合物半導體奈米線的第2區域作為汲極區域而發揮功能的情況下，源電極與IV族半導體基板連接，汲電極與III-V族化合物 半導體奈米線的第2區域連接。另一方面，於IV族半導體基板作為汲極區域而發揮功能，且III-V族化合物半導體奈米線的第2區域作為源極區域而發揮功能的情況下，源電極與III-V族化合物半導體奈米線的第2區域連接，汲電極與IV族半導體基板連接。
閘電極配置於閘電介質膜上，且可使電場作用於IV族半導體基板與III-V族化合物半導體奈米線的接合界面。
本發明的FET亦可於獲得本發明的效果的範圍中，更包含所述構成要素以外的其他構成要素。此種其他構成要素的例子中包含絕緣保護膜。絕緣保護膜是以其厚度方向成為III-V族化合物半導體奈米線的長軸方向的方式配置於IV族半導體基板上。絕緣保護膜可配置於IV族半導體基板上的整體上，亦可配置於一部分上。就將III-V族化合物半導體奈米線、閘電介質膜以及閘電極加以保護的觀點而言，絕緣保護膜的厚度較佳為覆蓋III-V族化合物半導體奈米線的第1區域以及第2區域的至少一部分的厚度。就充分獲得電性絕緣性的觀點、以及可由具有奈米線不彎曲的程度的低黏性的溶液來形成的觀點而言，絕緣保護膜較佳為苯并環丁烯(benzocyclobutene，BCB)層。
本發明的FET中，IV族半導體基板與III-V族化合物半導體奈米線的接合界面較佳為無差排且無缺陷，但亦可包含少數的差排或者缺陷。具體而言，接合界面中的失配差排(misfit dislocation)的週期只要大於根據IV族半導體與III-V族化合物半導體的晶格失配(lattice mismatch)來計算的失配差排的週期即 可。另外，接合界面中的穿透差排(threading dislocation)的密度只要在0個/cm2~1010個/cm2的範圍內即可。藉由利用後述本發明的FET的製造方法來製造本發明的FET，可製造具有基本上無差排且無缺陷的接合界面的本發明的FET。
本發明的TFET中，IV族半導體基板的(111)面與III-V族化合物半導體奈米線的接合界面作為穿隧層而發揮功能。如實施形態所示，本發明的TFET中，藉由對閘電極施加正或負的偏壓，源極區域(IV族半導體基板或者III-V族化合物半導體奈米線的第2區域)內的載子藉由穿隧現象而移動至通道區域(III-V族化合物半導體奈米線的第1區域)內(成為接通(ON)狀態)。該動作相當於CMOS開關的n型或p型MOSFET的開關動作。根據構成III-V族化合物半導體奈米線的III-V族化合物半導體的種類，接合界面的能量障壁的高度改變，因此可藉由改變III-V族化合物半導體的種類，而任意地控制接通狀態所必需的供給電壓。
由於III-V族化合物半導體奈米線與閘電介質膜的界面中的界面態密度低，故而本發明的FET能夠以小的次臨限值(100mV/位數以下)來動作(參照實施例)。藉由將本發明的FET作為開關元件來利用，可削減半導體器件的消耗電力。其結果為亦可實現省能量以及環境負荷降低。
2. FET的製造方法
以下，作為本發明的FET的製造方法的代表例，對TFET的製造方法進行說明，但基本的步驟亦與其他的FET相同。本發明 的TFET的製造方法包括奈米線成長步驟、閘電極形成步驟、以及源電極及汲電極形成步驟。
「奈米線成長步驟」是使III-V族化合物半導體奈米線自IV族半導體基板中的呈現出第1導電型的(111)面上成長的步驟。只要僅進行奈米線成長步驟，即可製造本發明的III-V族化合物半導體奈米線。「閘電極形成步驟」是形成用以產生如下電場的閘電極的步驟，所述電場作用於IV族半導體基板以及III-V族化合物半導體奈米線的界面，且用以控制源電極及汲電極間的載子的流動。閘電極形成步驟中，於III-V族化合物半導體奈米線與閘電極之間亦形成閘電介質膜。「源電極及汲電極形成步驟」是以與IV族半導體基板連接的方式形成源電極及汲電極的任一者的步驟、以及以與III-V族化合物半導體奈米線連接的方式形成源電極及汲電極的任意另一者的步驟。
奈米線成長步驟以外的步驟可基於現有技術來適當進行。
本發明的TFET的製造方法中，於「奈米線成長步驟」之前，可視需要來進行IV族半導體基板的預處理步驟。此種預處理步驟的例子中包括形成具有開口部的絕緣膜的步驟。
形成有絕緣膜的具有(111)面的IV族半導體基板的例子中包含：n型矽(111)基板、p型矽(111)基板、藉由各向異性蝕刻而使(111)面在表面的一部分或者整個面上露出的矽(100)基板。作為絕緣膜的氧化矽膜例如可利用對矽基板進行熱氧化的 方法或濺鍍法等一般的薄膜形成法來形成。絕緣膜的厚度並無特別限定，例如只要為20nm左右即可。
絕緣膜的開口部可藉由使用電子束微影法或光微影法(photo-lithography)、奈米壓印微影法等微細圖案加工技術來形成。開口部的形狀可任意地決定，開口部的形狀的例子中包含三角形、四角形、六角形以及圓形。開口部的外徑(直徑)只要為例如2nm~100nm左右即可。若開口部的外徑過大，則有於接合界面形成大量的差排或者缺陷的顧慮。於在1塊IV族半導體基板上週期性地排列多個開口部的情況下，開口部的間隔為例如10nm~數μm左右。
另外，所述預處理步驟的例子中包含高溫熱處理。高溫熱處理是用以將形成於IV族半導體基板的(111)面上的自然氧化膜去除的處理。自然氧化膜阻礙III-V族化合物半導體奈米線的成長。自然氧化膜是藉由對設置有開口部的IV半導體基板進行高溫熱處理而去除。藉由自然氧化膜的去除，IV半導體基板的表面(開口部內的(111)面)露出。高溫熱處理例如可於氫氣或氮氣、氬氣等惰性氣體環境中以約900℃的條件來進行。
另外，所述預處理步驟的例子中包含低溫熱處理。低溫熱處理是將高溫熱處理後的IV族半導體基板的溫度降低至400℃左右，使IV族半導體基板的(111)面成為(111)1×1面的處理。原來，高溫熱處理後的(111)面雖以1×1結構構成，但會於冷卻途中轉變為(111)2×1面。然而，藉由將IV族半導體基板的溫度 降低至400℃左右，可使(111)2×1面再次轉變為(111)1×1面。此外，所謂「(111)2×1面」，是指構成原子排列的最小單位成為2原子間隔×1原子間隔的面。所謂「(111)1×1面」，是指構成原子排列的最小單位成為1原子間隔×1原子間隔的面。低溫熱處理只要於約350℃~450℃(例如約400℃)的溫度下進行即可。低溫熱處理較佳為於氫氣、氮氣、氬氣、氦氣等惰性氣體的環境下進行。
進而，本發明的TFET的製造方法中，於「奈米線成長步驟」中，可視需要來進行用以使奈米線成長的準備步驟。此種準備步驟的例子中包括使(111)面轉變為(111)A面或者(111)B面的步驟。如上所述，所謂「(111)A面」，是指於表面配置有III族元素的(111)面。另外，所謂「(111)B面」，是指於表面配置有V族元素的(111)面。III-V族化合物半導體的(111)A面或者(111)B面為(111)2×2面，即，為最小單位是由2原子間隔×2原子間隔的週期構成的結構。因此，若於IV族半導體基板的表面，以較2原子間隔×2原子間隔更小的最小單位而配置有III族元素或者V族元素，則III-V族化合物半導體容易於所述表面上成長。
將(111)面轉變為(111)A面或者(111)B面的步驟可藉由將III族原料或者V族原料供給至IV半導體基板的(111)面來進行。將(111)面轉變為(111)A面或者(111)B面的步驟可於將IV族半導體基板的表面轉變為(111)1×1面的步驟之後 進行，亦可與轉變為(111)1×1面的步驟同時進行。例如，將IV族半導體基板的(111)2×1面藉由低溫熱處理而轉變為(111)1×1面，並且將III族原料或者V族原料供給至IV半導體基板的表面，藉此可將(111)1×1面轉變為(111)A面或者(111)B面。
III族原料較佳為包含硼、鋁、鎵、銦或鈦(亦可為有機金屬化合物)的氣體。III族原料為例如三甲基銦等有機烷基金屬化合物。V族原料較佳為包含氮、磷、砷、銻或鉍(亦可為有機金屬化合物)的氣體。V族原料為例如氫化砷(胂；AsH3)。III族原料或者V族原料的供給較佳為於400℃~500℃下進行。
另外，準備步驟的例子中包括交替原料供給調變法。所謂「交替原料供給調變法」，是指如下方法：向IV族半導體基板交替地提供包含III族元素的原料氣體及包含V族元素的原料氣體，於通過絕緣膜的開口部而露出的(111)A面或(111)B面上形成III-V族化合物半導體的薄膜。交替原料供給調變法較佳為於較為了使III-V族化合物半導體奈米線成長而必需的溫度更低的溫度下進行。例如，交替原料供給調變法只要於約400℃下進行、或者一邊自400℃升溫一邊進行即可。
具體而言，於在IV族半導體基板上形成有(111)A面的情況下，首先供給包含III族元素的原料氣體，然後供給包含V族元素的原料氣體。進而，將包含III族元素的原料氣體與包含V族元素的原料氣體交替地反覆供給。另一方面，於在IV族半導體基板上形成有(111)B面的情況下，首先供給包含V族元素的原 料氣體，然後供給包含III族元素的原料氣體。進而，將包含V族元素的原料氣體與包含III族元素的原料氣體交替地反覆供給。
包含V族元素的原料氣體的供給時間以及包含III族元素的原料氣體的供給時間分別只要為數秒左右即可。另外，較佳為於包含V族元素的原料氣體的供給與包含III族元素的原料氣體的供給之間設置數秒的間隔(interval)。只要交替地供給包含V族元素的原料氣體與包含III族元素的原料氣體，直至III-V族化合物半導體的薄膜成為所需的厚度為止即可。藉由若干次反覆供給氣體，而形成III-V化合物半導體的薄膜。
該交替原料供給調變法亦具有如下的補償效果：即便當將IV族半導體基板的(111)1×1面轉變為(111)A面或者(111)B面時存在無法轉變的部位，亦可再次形成(111)A面或者(111)B面。其原因在於：利用交替原料供給調變法，IV族元素與III族元素或者V族元素結合。
然後，為了使半導體奈米線成長而提高基板溫度，但利用交替原料供給調變法而形成的III-V化合物半導體的薄膜防止吸附於基板上的III族元素或V族元素因熱而背離。
奈米線成長步驟自IV族半導體基板的(111)面起通過絕緣膜的開口部而使III-V族化合物半導體奈米線成長。III-V族化合物半導體奈米線的成長例如可利用有機金屬化學氣相磊晶法(Metal Organic Vapor Phase Epitaxy method，以下亦稱為「MOVPE法」)、或分子束磊晶法(Molecular Beam Epitaxy method，以下亦 稱為「MBE法」)等來進行。較佳為利用MOVPE法來進行III-V族化合物半導體奈米線的成長。
利用MOVPE法的半導體奈米線的形成可使用通常的MOVPE裝置來進行。即，只要於既定的溫度且減壓條件下，提供包含III族元素的原料氣體以及包含V族元素的原料氣體即可。
此時，為了將奈米線的側面設為由微小的(111)面(例如(111)A面以及(111)B面)構成的(-110)面，較佳為於容易產生奈米線成長時的原料的脫離反應的溫度下，使奈米線成長。具體而言，較佳為使成長溫度較對於奈米線的成長而言最佳的溫度高10℃~20℃。例如，當形成InAs奈米線時，由於最佳的成長溫度為540℃~560℃，故而較佳為將成長溫度設為560℃~580℃。因此，形成InAs奈米線時，只要於560℃~580℃下提供包含氫化砷(AsH3)及三甲基銦的氣體即可。
另外，為了將奈米線的側面設為由微小的(111)面(例如(111)A面以及(111)B面)構成的(-110)面，較佳為以III族元素的過飽和度升高的方式，調整原料氣體中所含的III族元素與V族元素之比。例如，形成InAs奈米線時，通常，V族元素相對於III族元素的比(V/III比)為250左右，但與此相比，較佳為將III族元素的供給量設為1.5倍以上。
於利用所述方法來形成III-V族化合物半導體奈米線的情況下，(111)A面以及(111)B面的面積比大致相同。視需要，然後，可藉由對(111)B面選擇性地進行蝕刻，使(111)A面重 新露出，從而使直接參與形成與閘電介質膜的界面的(111)A面的比例增大。通常，III-V族化合物半導體中，較(111)B面而言，(111)A面難以被蝕刻，因此只要是可將III-V族化合物半導體進行蝕刻的酸性水溶液或者鹼性水溶液，則蝕刻液的種類並無特別限定。例如，只要利用氨水與過氧化氫水的混合液(體積比約為1：100)來蝕刻1秒~2秒左右即可。藉此，可將(111)A面的比例設為超過50%且小於100%。另外，亦可將(111)A面的比例設為100%。
所形成的III-V族化合物半導體奈米線亦可進而摻雜為n型或p型。例如，藉由在利用MOVPE法來形成III-V族化合物半導體奈米線的期間供給摻雜氣體或者摻雜有機金屬，可於III-V族化合物半導體奈米線中摻雜n型摻雜劑或者p型摻雜劑。例如，藉由在利用MOVPE法來形成III-V族化合物半導體奈米線的第1區域之後，同時供給包含IV族原子的氣體或者有機金屬材料與III-V族化合物半導體奈米線的材料，可形成成為第2區域的n型的III-V族化合物半導體奈米線。同樣地，藉由在形成III-V族化合物半導體奈米線的第1區域之後，同時供給包含VI族原子的氣體或者有機金屬材料與III-V族化合物半導體奈米線的材料，可形成成為第2區域的p型的III-V族化合物半導體奈米線。除此以外，藉由對相當於第1區域的III-V族化合物半導體奈米線，利用離子注入法來植入包含IV族原子的離子，可形成n型的III-V族化合物半導體奈米線。同樣地，藉由對相當於第1區域的III-V族 化合物半導體奈米線，植入包含VI族原子的離子，可形成p型的III-V族化合物半導體奈米線。
藉由以上的順序，可將包含第1區域及第2區域的本發明的III-V族化合物半導體奈米線，以其長軸相對於(111)面而垂直的方式形成於IV族半導體基板的(111)面上。以所述方式形成III-V族化合物半導體奈米線時的接合界面基本上無差排且無缺陷。另外，III-V族化合物半導體奈米線的側面是由微小的(111)面(更具體而言為(111)A面以及(111)B面)構成的(-110)面。
閘電極形成步驟中，於III-V族化合物半導體奈米線的側面形成閘電介質膜，且於閘電介質膜上形成閘電極。形成閘電介質膜的方法並無特別限定。例如，只要使用ALD(原子層沈積(atomic layer deposition))法等，來形成包含氧化矽(SiO2)、氧化鋁(Al2O3)、氧化鉿(HfO2)或者氧化鋯(ZrO2)的膜即可。形成閘電極的方法亦無特別限定。例如，只要使用光微影法等來形成閘電極即可。具體而言，將電極形成預定部位以外的區域以抗蝕劑膜進行遮蓋，蒸鍍金或鉑、鈦、鉻、鋁、鈀、鉬等金屬或者多晶矽等半導體，然後去除(剝離(lift off))抗蝕劑膜。另外，蒸鍍鈦後，可進而蒸鍍金而重疊，形成二層結構的電極。
源電極及汲電極形成步驟中，形成源電極及汲電極。形成源電極及汲電極的方法並無特別限定。例如，能夠以與閘電極相同的方式，使用光微影法等來形成源電極及汲電極。
源電極、汲電極及閘電極中，與III-V族化合物半導體奈米線的第2區域連接的源電極或者汲電極是於奈米線成長步驟後形成。然而，形成與第2區域連接的源電極或者汲電極以外的電極的時期只要可根據TFET的構成而配置於所需的位置，則並無特別限定。
藉由以上的順序，可製造本發明的TFET。
本發明的FET的製造方法由於在不使用金屬觸媒的情況下形成III-V族化合物半導體奈米線，故而不會受到金屬污染的影響，能夠以高品質的結晶結構來形成器件。另外，本發明的FET的製造方法藉由適當選擇IV族半導體以及III-V族化合物半導體的種類，可不使用精密的摻雜技術，而能夠製造具有所需特性的FET。進而，本發明的FET的製造方法中，於形成包含InGaAs等混晶半導體的奈米線的情況下，僅使In組成變化，則接合界面的能帶不連續性顯示出彼此相反的性質。因此，利用該性質，藉此僅使III-V族化合物半導體奈米線成長1次，則可製造顯示出不同的開關特性的FET。
3. 實施形態
以下，參照圖式，對本發明的場效電晶體(FET)的實施形態進行說明。本實施形態中，作為本發明的場效電晶體(FET)的代表例，對穿隧場效電晶體(TFET)進行說明。
圖7是表示本發明的一實施形態的TFET的構成的剖面圖。如圖7所示，本實施形態的TFET 100包括：經高度摻雜為n 型的矽基板110、絕緣膜120、III-V族化合物半導體奈米線130、閘電介質膜140、絕緣保護膜150、源電極160、汲電極170以及閘電極180。III-V族化合物半導體奈米線130包含未經摻雜的第1區域132以及經高度摻雜為p型的第2區域134。
矽基板110為高度摻雜為n型的矽(111)基板。
絕緣膜120是將n型矽基板110的2個面中至少配置有III-V族化合物半導體奈米線130的面((111)面)進行被覆的絕緣性的膜。絕緣膜120為例如膜厚為20nm的氧化矽(SiO2)膜。n型矽基板110的(111)面與III-V族化合物半導體奈米線130直接接觸而形成接合界面。因此，於n型矽基板110與III-V族化合物半導體奈米線130之間，不存在絕緣膜120。
III-V族化合物半導體奈米線130為例如直徑為20nm、長度為300nm的包含III-V族化合物半導體的奈米線。III-V族化合物半導體奈米線130是以其長軸相對於所述(111)面而大致垂直的方式配置於n型矽基板110的(111)面上。III-V族化合物半導體奈米線130的形狀為例如六角柱。
III-V族化合物半導體奈米線130中，第1層與第2層沿著軸方向而交替地積層，所述第1層的側面為(111)A面，所述第2層的側面為(111)B面。因此，於III-V族化合物半導體奈米線130的側面，交替地配置有微小的(111)A面與微小的(111)B面。第1層以及第2層的厚度分別為1原子層~5原子層(ML)左右，其中的90%以上包含1原子層~3原子層。
III-V族化合物半導體奈米線130的第1區域132(本質半導體)較第2區域134(p型半導體)更位於n型矽基板110側(n型半導體)。III-V族化合物半導體奈米線130的第1區域132以及n型矽基板110的(111)面形成基本上無差排且無缺陷的接合界面。
閘電介質膜140是將絕緣膜120的表面以及III-V族化合物半導體奈米線130的側面(第1區域132的側面以及第2區域134的側面的一部分)進行被覆的絕緣膜。閘電介質膜140為例如鋁酸鉿(HfAlOx)膜等高電介質膜。
絕緣保護膜150是將III-V族化合物半導體奈米線130、閘電介質膜140以及閘電極180進行被覆，且包含BCB等絕緣樹脂的膜。
源電極160配置於n型矽基板110上，且與n型矽基板110(n型半導體)連接。因此，於n型矽基板110與源電極160之間，不存在絕緣膜120。源電極160為例如形成於n型矽基板110上的Ti/Au合金膜。源電極160可配置於n型矽基板110的2個面中配置有III-V族化合物半導體奈米線130的面上，亦可配置於n型矽基板110的另一面(未配置III-V族化合物半導體奈米線130的面)上。
汲電極170配置於III-V族化合物半導體奈米線130以及絕緣保護膜150上，且與III-V族化合物半導體奈米線130的第2區域134(p型半導體)連接。汲電極170為例如配置於III-V 族化合物半導體奈米線130以及絕緣保護膜150上的Ti/Au合金膜、Ti/Al/Ti/Au合金膜、或者Ge/Au/Ni/Au合金膜。
閘電極180是以覆蓋第1區域132的周圍的方式配置於閘電介質膜140上。閘電極180為例如形成於閘電介質膜140上的W膜或者Ti/Au合金膜。
圖8A~圖8D是表示本實施形態的TFET 100的製造方法的一例的示意圖。以下，參照圖8A~圖8D，對TFET 100的製造方法進行說明。
首先，如圖8A所示，準備n型矽基板110。於該n型矽基板110上，利用熱氧化法來形成包含氧化矽(SiO2)的膜厚為20nm的絕緣膜120。繼而，如圖8B所示，於n型矽基板110上的絕緣膜120上，使用光微影法等來形成直徑為20nm的開口部122。繼而，如圖8C所示，利用MOVPE法，自通過開口部122而露出的n型矽基板110的(111)面起，使III-V族化合物半導體奈米線130成長。此時，於使III-V族化合物半導體奈米線130成長之前，較佳為利用交替原料供給調變法而於n型矽基板110的(111)面上形成III-V族化合物半導體的薄膜。另外，較佳為使成長溫度較最佳的成長溫度高10℃~20℃，並且以III族元素的過飽和度升高的方式調整III族元素與V族元素的比率。藉此，可形成其側面包含由微小的(111)A面以及(111)B面構成的(-110)面的III-V族化合物半導體奈米線130。亦可於形成III-V族化合物半導體奈米線130後，即刻對(111)B面選擇性地進行蝕刻， 使(111)A面的比例增大。然後，摻雜III-V族化合物半導體奈米線130的第2區域134，形成未經摻雜的第1區域132以及經高度摻雜為n型的第2區域134。
形成第1區域132以及第2區域134後，如圖8D所示，將絕緣膜120的表面以及III-V族化合物半導體奈米線130的表面以閘電介質膜140覆蓋，繼而將閘電介質膜140以閘電極180覆蓋。閘電介質膜140例如利用ALD法來形成。閘電極180例如利用濺鍍法來形成。
進而，於n型矽基板110的表面上形成絕緣保護膜150。絕緣保護膜150例如利用旋塗法來形成。然後，將絕緣保護膜150以及閘電介質膜140分別部分性地去除，使III-V族化合物半導體奈米線130的頂部(第2區域134的端部)以及閘電介質膜140露出。該部分性的去除例如利用反應性離子蝕刻(reactive ion etching)法來進行。
最後，再次形成絕緣保護膜150後使III-V族化合物半導體奈米線130的頂部露出。接著，如圖8D所示，於絕緣保護膜150的表面形成汲電極170，於n型矽基板110上形成源電極160。汲電極170以及源電極160例如藉由真空蒸鍍而形成。
本實施形態的TFET 100中，III-V族化合物半導體奈米線130的第1區域132與n型矽基板110的(111)面的接合面作為穿隧層而發揮功能。TFET 100中，藉由對閘電極180施加負的偏壓，n型矽基板110內的載子藉由穿隧現象而移動至III-V族化 合物半導體奈米線130內(成為接通狀態)。該動作相當於CMOS開關的p型MOSFET的開關動作。
另外，根據構成III-V族化合物半導體奈米線130的III-V族化合物半導體的種類，接合界面的能量障壁的高度會改變，因此可藉由改變III-V族化合物半導體的種類，來任意地控制對於接通狀態而言所必需的供給電壓。另外，由於以絕緣保護膜150來被覆III-V族化合物半導體奈米線130的周圍，故而亦可使多個TFET 100積體化。
另外，由於III-V族化合物半導體奈米線130與閘電介質膜140的界面的界面態密度低，故而本實施形態的TFET 100能夠以小的次臨限值(100mV/位數以下)來動作。藉由將本實施形態的TFET 100作為開關元件來利用，可削減半導體器件的消耗電力。其結果為，亦可實現省能量以及環境負荷的降低。
此外，藉由將第2區域134的導電型設為與矽基板110相同的n型，可構成不為TFET的一般的FET。
實施例
以下，參照實施例，對本發明進行詳細說明，但本發明不受該些實施例的限定。
1. 基板的準備
對n型矽(111)基板(載子濃度：1×1018cm-3)進行熱氧化處理，於表面形成膜厚為20nm的氧化矽膜。藉由電子束微影法以及濕式化學蝕刻而於氧化矽膜上週期性地形成開口部，使矽 基板的表面露出。開口部的形狀設為六角形，開口部的外徑設為70nm。
2. III-V族化合物半導體奈米線的製作
於矽基板的(111)面上，形成InAs奈米線或者InGaAs奈米線作為III-V族化合物半導體奈米線。
將形成有開口部的基板設置於減壓橫型MOVPE裝置(HR2339；大陽日酸股份有限公司)上。使MOVPE裝置的內溫上升至900℃，維持5分鐘，藉此將形成於矽基板的開口部表面的自然氧化膜去除。繼而，使裝置的內溫自900℃下降至400℃或者670℃。將氫化砷與氫氣(載子氣體)一起供給。氫化砷的分壓設為2×10-4atm。
繼而，利用交替原料供給調變法，於矽基板的開口部形成InAs的薄膜(製作InAs奈米線的情況)或者InGaAs的薄膜(製作InGaAs奈米線的情況)。該步驟中，將三甲基銦或者三甲基銦及三甲基鎵的組合、與氫化砷交替地供給。具體而言，將三甲基銦及/或三甲基鎵的供給為2秒、利用氫氣的間隔為1秒、氫化砷的供給為2秒、利用氫氣的間隔為1秒的組合作為1個循環，花2分鐘反覆進行20次。三甲基銦的分壓設為9×10-7atm，三甲基鎵的分壓設為2×10-7atm，氫化砷的分壓設為3×10-4atm。
接著，使裝置的內溫上升後，利用MOVPE法，使長度為1200nm的InAs奈米線或者InGaAs奈米線成長。具體而言，於形成InAs奈米線的情況下，使裝置的內溫自400℃上升至580℃ 後，將三甲基銦及氫化砷與氫氣一起供給，使長度為200nm的InAs奈米線(第1區域；載子濃度：1×1016cm-3)成長。繼而，將三甲基銦、氫化砷及單矽烷氣體與氫氣一起供給，使長度為1000nm的n型InAs奈米線(第2區域；載子濃度：1×1018cm-3)成長。三甲基銦的分壓設為6×10-7atm，氫化砷的分壓設為1×10-4atm，單矽烷氣體的分壓設為1×10-7atm。
另一方面，於形成InGaAs奈米線的情況下，將裝置的內溫設為690℃後，將三甲基銦、三甲基鎵及氫化砷與氫氣一起供給，使長度為1200nm的InGaAs奈米線(第1區域；載子濃度：1×1016cm-3)成長。繼而，將三甲基銦、三甲基鎵、氫化砷及單矽烷氣體與氫氣一起供給，使長度為1000nm的n型InGaAs奈米線(第2區域；載子濃度：1×1018cm-3)成長。三甲基銦的分壓設為1.3×10-6atm，三甲基鎵的分壓設為3×10-7atm，氫化砷的分壓設為5×10-4atm，單矽烷氣體的分壓設為1×10-7atm。
藉由所述步驟，InAs奈米線或者InGaAs奈米線形成於矽基板表面。InAs奈米線以及GaAs奈米線的長軸相對於矽基板的表面而為垂直。圖1A是週期性地排列有InAs奈米線的矽基板的掃描電子顯微鏡像(立體圖像)，圖1B是週期性地排列有InGaAs奈米線的矽基板的掃描電子顯微鏡像(立體圖像)。
圖2A是表示InGaAs奈米線的剖面的高解析穿透式電子顯微鏡像，圖2B是圖2A中以虛線表示的區域的放大圖像。如圖2所示，觀察InAs奈米線以及InGaAs奈米線的剖面，結果確認到， 第1層與第2層沿著軸方向而交替地積層，所述第1層的側面為(111)A面，所述第2層的側面為(111)B面，整體而言，所述奈米線的側面是由(111)面的最旁側的原子構成的(-110)面(參照圖6A及圖6B)。另外，第1層及第2層均為實質上包含1原子層~5原子層，其90%以上包含1原子層~3原子層(參照圖5)。另外，奈米線的側面的粗糙度為1原子層~6原子層的範圍內(參照圖6C)。
3. FET的製作
於矽基板上以及III-V族化合物半導體奈米線的側面形成閘電介質膜，進而於其上形成閘電極。具體而言，利用ALD法，形成膜厚為4nm~14nm的Hf0.8Al0.2O膜(閘電介質膜)。然後，利用高頻濺鍍法，形成膜厚為100nm的W膜(閘電極)。
接著，於形成有電介質膜的矽基板上形成絕緣樹脂(BCB)膜，將矽基板上的III-V族化合物半導體奈米線包埋於絕緣樹脂中。繼而，藉由反應性離子蝕刻，將絕緣樹脂的上側的一部分去除，使III-V族化合物半導體奈米線的前端露出。
然後，於絕緣樹脂的III-V族化合物半導體奈米線露出的面上，形成膜厚為120nm的Ti(20nm)/Au(100nm)多層膜作為汲電極。另外，於矽基板上形成膜厚為50nm的Ti(20nm)/Au(30nm)多層膜作為源電極。
圖9是表示所製作的本發明的FET的構成的剖面圖。如圖9所示，該FET 200包括：n型矽基板210、絕緣膜(氧化矽膜) 220、III-V族化合物半導體奈米線230(InAs奈米線或者InGaAs奈米線)、閘電介質膜(Hf0.8Al0.2O膜)240、絕緣保護膜(包含BCB樹脂的膜)250、源電極(Ti/Au多層膜)260、汲電極(Ti/Au多層膜)270以及閘電極(W膜)280。III-V族化合物半導體奈米線230分為n型矽基板210側的第1區域232與汲電極270側的第2區域234。
4. 電特性的測定
測定藉由所述步驟而製作的FET的電特性。
圖10A是表示具有InAs奈米線的FET(閘電介質膜的膜厚(tox)：4nm，閘電介質膜的氧化膜換算膜厚(等效氧化物厚度(Equivalent Oxide Thickness，EOT))：0.70nm)中的閘極電壓(VG)與源極-汲極電流(ID)的關係的圖表。根據源極-汲極電壓(VDS)而引出5根曲線。圖10B是表示具有InAs奈米線的FET中的閘電介質膜的氧化膜換算膜厚(EOT)與次臨限值係數的關係的圖表。
如該些圖表所示，具有InAs奈米線的FET的次臨限值係數為75mV/位數~80mV/位數。此外，InAs奈米線與閘電介質膜的界面的界面態密度為5×1011cm-2eV-1~5×1012cm-2eV-1。
圖11A是表示具有InGaAs奈米線的FET(閘電介質膜的膜厚(tox)：4nm，閘電介質膜的氧化膜換算膜厚(EOT)：0.70nm)中的閘極電壓(VG)與源極-汲極電流(ID)的關係的圖表。根據源極-汲極電壓(VDS)而引出4根曲線。圖11B是表示具有 InGaAs奈米線的FET中的閘電介質膜的氧化膜換算膜厚(EOT)與次臨限值係數的關係的圖表。
如該些圖表所示，具有InGaAs奈米線的FET的次臨限值係數為68mV/位數~72mV/位數。此外，InGaAs奈米線與閘電介質膜的界面的界面態密度為5×1011cm-2eV-1~5×1012cm-2eV-1。
根據以上的結果可知，本發明的FET的界面態密度低，能夠以100mV/位數以下的小的次臨限值來動作。
本申請案主張於2013年10月31日提出申請的日本專利特願2013-226675的優先權。該申請案說明書以及圖式中記載的內容全部應用於本案說明書中。
[產業上之可利用性]
本發明的FET例如可用作形成於半導體微處理器以及高積體電路中的開關元件。

Claims (7)

  1. 一種III-V族化合物半導體奈米線，其為包含III-V族化合物半導體的奈米線，並且其側面為由(111)面的最旁側的原子構成的(-110)面，其中第1層與第2層沿著軸方向而交替地積層，所述第1層的側面為(111)A面，所述第2層的側面為(111)B面，且所述第1層及所述第2層分別包含1原子層~5原子層，且其中的90%以上包含1原子層~3原子層。
  2. 如申請專利範圍第1項所述的III-V族化合物半導體奈米線，其中其側面中的(111)A面的比例為超過50%、且小於100%。
  3. 如申請專利範圍第1項或第2項所述的III-V族化合物半導體奈米線，其中其側面的粗糙度為1原子層~6原子層的範圍內。
  4. 如申請專利範圍第1項或第2項所述的III-V族化合物半導體奈米線，其中所述III-V族化合物半導體為：InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSb或AlInGaPSb。
  5. 一種場效電晶體，其包括：IV族半導體基板，其具有(111)面，且摻雜為第1導電型；III-V族化合物半導體奈米線，其為配置於所述IV族半導體基板的(111)面上的III-V族化合物半導體奈米線，且包含與所述IV族半導體基板的(111)面連接的第1區域、以及摻雜為所述第1導電型或者與所述第1導電型不同的第2導電型的第2區域；閘電介質膜，其配置於所述III-V族化合物半導體奈米線的側面；選自源電極及汲電極中的任一者，其與所述IV族半導體基板連接；選自源電極及汲電極中的任意另一者，其與所述III-V族化合物半導體奈米線的第2區域連接；以及閘電極，其配置於所述閘電介質膜上，且使電場作用於所述IV族半導體基板的(111)面與所述III-V族化合物半導體奈米線的界面；並且所述III-V族化合物半導體奈米線為其側面為由(111)面的最旁側的原子構成的(-110)面的III-V族化合物半導體奈米線。
  6. 如申請專利範圍第5項所述的場效電晶體，其為穿隧場效電晶體。
  7. 一種開關元件，其包含如申請專利範圍第5項或第6項所述的場效電晶體。
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