TWI569126B - 輸出緩衝裝置 - Google Patents

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TWI569126B TW104128578A TW104128578A TWI569126B TW I569126 B TWI569126 B TW I569126B TW 104128578 A TW104128578 A TW 104128578A TW 104128578 A TW104128578 A TW 104128578A TW I569126 B TWI569126 B TW I569126B
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Description

輸出緩衝裝置
本發明是有關於一種電子裝置， 且特別是有關於一種輸出緩衝裝置。
現今的積體電路設計愈來愈精密，因此對於訊號的精確度要求也愈來愈嚴格，以輸出緩衝電路為例，在設計輸出緩衝電路時，通常會針對負載的大小來定出上升時間與下降時間的規格。例如，當緩衝電路必須推動較大的負載時， 為了確保其輸出的驅動信號的上升時間與下降時間不致太長， 必須把提高推動能力， 以符合負載端的需求。由於緩衝電路所提供的信號的上升時間與下降時間悠關負載端的電路是否能正常運作， 因此如何使緩衝電路提供正確的信號是非常重要的課題。
本發明提供一種輸出緩衝裝置， 可使緩衝信號的上升與下降時間相匹配。
本發明的輸出緩衝裝置包括鉗位電路、偏壓電路以及升降緣速率控制電路。其中鉗位電路透過第一組態的電晶體對輸出鉗位電壓。偏壓電路透過第二組態的電晶體對輸出偏壓電壓。升降緣速率控制電路耦接鉗位電路以及偏壓電路，緩衝輸入信號以產生緩衝信號，並依據鉗位電壓以及偏壓電壓控制緩衝信號的升降緣速率。
基於上述，本發明的實施例藉由鉗位電路透過第一組態的電晶體對輸出鉗位電壓，並藉由偏壓電路透過第二組態的電晶體對輸出偏壓電壓，以使升降緣速率控制電路依據鉗位電壓以及偏壓電壓緩衝輸入信號以產生緩衝信號，如此便可有效地控制緩衝信號的升降緣速率，讓緩衝信號的上升與下降時間相匹配。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明的實施例的一種輸出緩衝裝置的示意圖，請參照圖1。輸出緩衝裝置包括鉗位電路102、偏壓電路104以及升降緣速率控制電路106，其中升降緣速率控制電路106耦接鉗位電路102與偏壓電路104。在一實施例中，輸出緩衝裝置可例如應用於USBtype-C的連接器的配置通道（ConfigurationChannel,CC）接腳。鉗位電路102可透過第一組態的電晶體對TP1輸出鉗位電壓VC，而偏壓電路104可透過第二組態的電晶體對TP2輸出偏壓電壓VB，升降緣速率控制電路106則可緩衝輸入信號Vin以產生緩衝信號Vout。其中由於電晶體對TP1與電晶體對TP2 為互補的型態， 因此當製程出現偏移時(例如SF corner 或FS corner的製程偏移)，透過電晶體對TP1與電晶體對TP2所提供的鉗位電壓VC與偏壓電壓VB將出現互補的電壓變化，而可使依據鉗位電壓VC以及偏壓電壓VB產生緩衝信號Vout的升降緣速率控制電路106有效地將緩衝信號Vout的上升緣的上升速率跟下降緣的下降速率調整至相匹配。在一實施例中，電晶體對TP1的第一組態係配置為將P型電晶體耦接至操作電壓VCC並將N型電晶體耦接至接地電壓的方式，電晶體對TP2的第二組態係配置為將N型電晶體耦接至操作電壓VCC並將P型電晶體耦接至接地電壓的方式。在一實施例中，偏壓電路104為一獨立的偏壓電路， 其僅提供一偏壓VB 至升降緣速率控制電路106，而未與其他電路相耦接。
圖2是依照本發明另一實施例的輸出緩衝裝置的示意圖，請參照圖2。進一步來說，圖1之鉗位電路102可包括偏壓單元202以及鉗位單元204，其中偏壓單元202包括上述第一組態的電晶體對TP1，偏壓單元202透過電晶體對TP1輸出偏壓信號VB1，另外，鉗位單元204可依據偏壓信號VB1產生鉗位電壓VC。偏壓電路104可包括P型電晶體Q1以及N型電晶體M1(P型電晶體Q1以及N型電晶體M1即為電晶體對TP2)，其中N型電晶體M1的汲極耦接操作電壓VCC，且N型電晶體M1的閘極與源極相互連接，而P型電晶體Q1耦接於N型電晶體M1的源極與接地電壓之間，P型電晶體Q1的閘極與汲極相互連接，N型電晶體M1與P型電晶體Q1的共同接點用以輸出偏壓電壓VB。另外，升降緣速率控制電路106則可包括上升緣速率控制單元206以及下降緣速率控制單元208，其中上升緣速率控制單元206包括電流源單元206-1以及積分器單元206-2，而下降緣速率控制單元208包括電流源單元208-1以及積分器單元208-2。
詳細來說，鉗位電路102的實施方式可如圖3的示意圖所示，偏壓單元202可包括P型電晶體Q2~Q5、分壓電阻R1、R2以及N型電晶體M2~M5，而鉗位單元204則可包括電晶體Q6與M6。在偏壓單元202中，P型電晶體Q2的源極耦接操作電壓VCC，P型電晶體Q3耦接於P型電晶體Q2的汲極與分壓電阻R1之間，且P型電晶體Q3的汲極耦接P型電晶體Q2的閘極，分壓電阻R1、R2串接於N型電晶體M2的汲極與P型電晶體Q3的汲極之間，N型電晶體M2的源極則耦接至接地，且N型電晶體M2的閘極與汲極相連接，N型電晶體M3耦接於N型電晶體M2的汲極與接地電壓之間。另外，P型電晶體Q4耦接於操作電壓VCC與P型電晶體Q5的源極之間，P型電晶體Q5的汲極耦接至N型電晶體M5的汲極，N型電晶體M5的源極耦接N型電晶體M4的汲極，N型電晶體M4的源極則耦接至接地電壓。其中P型電晶體Q4的閘極耦接至P型電晶體Q3與分壓電阻R1的共同接點，P型電晶體Q5的閘極與汲極相連接，N型電晶體M5的閘極與汲極亦相連接，且P型電晶體Q5的閘極與N型電晶體M5的閘極皆耦接至分壓電阻R1、R2的共同接點，而N型電晶體M4的閘極耦接至分壓電阻R2與N型電晶體M2的共同接點。此外，P型電晶體Q3與N型電晶體M3的閘極接收偏壓致能信號BE1，偏壓致能信號BE1用以控制P型電晶體Q3與N型電晶體M3的導通狀態，進而調整偏壓單元202的所輸出偏壓信號VB1(例如P型電晶體Q4與P型電晶體Q5的共同接點上所產生的偏壓電壓CBN以及N型電晶體M5與N型電晶體M4的共同接點上所產生的偏壓電壓CBP)。
另外在鉗位單元204中，N型電晶體M6與P型電晶體Q6串接於操作電壓VCC與接地電壓之間，N型電晶體M6與P型電晶體Q6分別接收來自偏壓單元202的偏壓電壓CBN以及偏壓電壓CBP，並據以於N型電晶體M6與P型電晶體Q6的共同接點上產生鉗位電壓VC。
此外，詳細來說，升降緣速率控制電路106可例如以圖4的方式來實施。在圖4中，運算放大器402、P型電晶體Q7、Q8以及電容單元C1可構成積分器單元206-2，而運算放大器404、N型電晶體M7、M8以及電容單元C1可構成積分器單元208-2。其中運算放大器402、404的負輸入端耦接偏壓電路104，運算放大器402、404的正輸入端則耦接鉗位電路102，運算放大器402的輸出耦接P型電晶體Q7的汲極以及P型電晶體Q8的閘極，P型電晶體Q7以及P型電晶體Q8的源極耦接操作電壓VCC，電容單元C1耦接於運算放大器402的正輸入端與P型電晶體Q8的汲極之間，另外，P型電晶體Q7的閘極以及運算放大器402的致能端接收輸入信號Vin。運算放大器404的輸出耦接N型電晶體M7的汲極以及N型電晶體M8的閘極，N型電晶體M7以及N型電晶體M8的源極耦接接地電壓，電容單元C1耦接於運算放大器404的正輸入端與N型電晶體M8的汲極之間，另外，N型電晶體M7的閘極以及運算放大器404的致能端接收輸入信號Vin。值得注意的是，輸入信號Vin在同一時間僅會致能運算放大器402、404其中之一，亦即當運算放大器402被致能時(亦即積分器單元206-2被輸入信號Vin致能時)，運算放大器404將處於禁能狀態(亦即積分器單元208-2被輸入信號Vin禁能)，反之當運算放大器404被致能時(亦即積分器單元208-2被輸入信號Vin致能時)，運算放大器402將處於禁能狀態(亦即積分器單元206-2被輸入信號Vin禁能)，也就是說上升緣速率控制單元206與下降緣速率控制單元208在同一時間僅會有一者被致能。
此外，在圖4中，電流源單元206-1包括電流源IS2與開關SW2，電流源單元208-1包括電流源IS1與開關SW1，電流源IS1與開關SW1可例如分別以P型電晶體來實施，而電流源IS2與開關SW2可例如以N型電晶體來實施，然不以此為限。其中電流源IS1、IS2分別用以提供電流I1、I2，而開關SW1、SW2受控於輸入信號Vin而被導通或斷開，其中當運算放大器402被輸入信號Vin致能時，開關SW2亦被輸入信號Vin致能，而開關SW1被輸入信號Vin禁能，相反地，當運算放大器404被輸入信號Vin致能時，開關SW1亦被輸入信號Vin致能，而開關SW2則被輸入信號Vin禁能。
圖5是依照本發明一實施例的輸入信號以及緩衝信號的波形示意圖，請參照圖5。以輸入信號Vin由高電壓準位轉為低電壓準位為例，在輸入信號Vin轉為低電壓準位後，下降緣速率控制單元208將被致能(亦即運算放大器404被致能)為例，此時開關SW1亦被輸入信號Vin致能，而上升緣速率控制單元206以及開關SW2則被輸入信號Vin禁能。如圖5所示，在輸入信號Vin轉為低電壓準位後，N型電晶體M7被關閉而N型電晶體M8被導通，此時電流源IS1所提供的電流I1透過電容單元C1與N型電晶體M8流向接地，因此使得緩衝信號Vout的電壓開始下降至低電壓準位。其中緩衝信號Vout的電壓下降速率可由電流I1的大小以及電容單元C1的電容值大小來決定。依此類推，在輸入信號Vin由低電壓準位轉為高電壓準位後，緩衝信號Vout的電壓將會開始上升至高電壓準位，由於其作動方式與上述內容類似，本領域具通常知識者應可依據圖5的實施例推得，因此在此不再贅述。
在部份實施例中，可將運算放大器402、404的負輸入端耦接到圖3中分壓電阻R1、R2的共同接點，分壓電阻R1、R2的共同接點上的分壓電壓CNTR之電壓值為操作電壓VCC的電壓值的1/2。如圖6之運算放大器正輸入端的電壓對N型電晶體M6與P型電晶體Q6的電流關係示意圖所示，在理想狀況下，鉗位單元204中的N型電晶體M6與P型電晶體Q6皆處於截止狀態時，鉗位電路102不會汲取運算放大器402、404的正輸入端的電流(亦即流過N型電晶體M6與P型電晶體Q6的電流為0)，分壓電壓CNTR落於N型電晶體M6與P型電晶體Q6皆截止的區間的中間點位置，緩衝信號Vout的上升緣與下降緣可呈現匹配的狀態。然而，由於在偏壓單元202中電晶體對TP1的配置為將P型電晶體Q2耦接至操作電壓VCC並將N型電晶體M2耦接至接地電壓的方式，因此在製程偏移為SF corner或FS corner時，將無法使分壓電壓CNTR保持在圖6中N型電晶體M6與P型電晶體Q6皆截止的區間的中間點位置，進而使緩衝信號Vout的上升緣與下降緣無法呈現匹配的狀態。其中，在製程偏移為SF corner的情形下，圖6中N型電晶體M6與P型電晶體Q6的曲線將往左移動，而分壓電壓CNTR將向右移動，而在製程偏移為FS corner的情形下，圖6中N型電晶體M6與P型電晶體Q6的曲線將往右移動，而分壓電壓CNTR將向左移動，如此將導致緩衝信號Vout的上升緣與下降緣出現不匹配的情形。
在本發明圖2與圖4的實施例中，運算放大器402、404的負輸入端為耦接至偏壓電路104中N型電晶體M1與P型電晶體Q1的共同接點，相較於在偏壓單元202中電晶體對TP1的配置為將P型電晶體Q2耦接至操作電壓VCC並將N型電晶體M2耦接至接地電壓的方式，偏壓電路104中電晶體對TP2的配置將N型電晶體M1耦接至操作電壓VCC並將P型電晶體Q1耦接至接地電壓的方式。因此在圖2與圖4的實施例中，在製程偏移為SF corner的情形下，運算放大器正輸入端的電壓與N型電晶體M6與P型電晶體Q6的電流關係示意圖可如圖7所示。在製程偏移為SF corner的情形下，圖7中N型電晶體M6與P型電晶體Q6的曲線將往左移動，另一方面在偏壓電路104中，由於N型電晶體M1變慢，P型電晶體Q1變快，因而使得P型電晶體Q1臨界電壓較小，閘極與源極間的電壓差將較小，因此偏壓電壓VB亦會往左偏移，如此可讓偏壓電壓VB保持在圖7中N型電晶體M6與P型電晶體Q6皆截止的區間的中間點位置，而讓緩衝信號Vout的上升緣與下降緣依然保持匹配的狀態。類似地，在製程偏移為FS corner的情形下，圖7中N型電晶體M6與P型電晶體Q6的曲線將往右移動，另一方面在偏壓電路104中，由於N型電晶體M1變快，P型電晶體Q1變慢，因而使得P型電晶體Q1臨界電壓較大，閘極與源極間的電壓差將較大，因此偏壓電壓VB亦會往右偏移，如此可讓偏壓電壓VB保持在圖7中N型電晶體M6與P型電晶體Q6皆截止的區間的中間點位置，而讓緩衝信號Vout的上升緣與下降緣依然保持匹配的狀態。
圖8A與圖8B分別是依照本發明的實施例的緩衝信號在製程偏移為SF corner與FS corner的情形下的波形示意圖，其中圖8A與圖8B中的Vout’為運算放大器402、404的負輸入端耦接至分壓電壓CNTR時緩衝信號的波形示意圖，Vout則為運算放大器402、404的負輸入端耦接至偏壓電壓VB時緩衝信號的波形示意圖。由圖8A與圖8B可看出，升降緣速率控制電路106依據偏壓電路104(其具有與鉗位電路102中的電晶體對Q2、M2型態互補的電晶體對M1、Q1)所提供的偏壓電壓VB所產生的緩衝信號Vout可具有較匹配的上升緣與下降緣波形。
綜上所述，本發明的實施例藉由鉗位電路透過第一組態的電晶體對輸出鉗位電壓，並藉由偏壓電路透過第二組態的電晶體對輸出偏壓電壓，以使升降緣速率控制電路依據鉗位電壓以及偏壓電壓緩衝輸入信號以產生緩衝信號，如此便可有效地控制緩衝信號的升降緣速率，讓緩衝信號的上升與下降時間相匹配。
102‧‧‧鉗位電路
104‧‧‧偏壓電路
106‧‧‧升降緣速率控制電路
202‧‧‧偏壓單元
204‧‧‧鉗位單元
206‧‧‧上升緣速率控制單元
208‧‧‧下降緣速率控制單元
206-2、208-2‧‧‧積分器單元
206-1、208-1‧‧‧電流源單元
402、404‧‧‧運算放大器
TP1、TP2‧‧‧電晶體對
VC‧‧‧鉗位電壓
Vin‧‧‧輸入信號
Vout、Vout’‧‧‧緩衝信號
VB1‧‧‧偏壓信號
Q1~Q8‧‧‧P 型電晶體
M1~M8‧‧‧N 型電晶體
VCC‧‧‧操作電壓
R1、R2‧‧‧分壓電阻
BE1‧‧‧偏壓致能信號
CBN、CBP‧‧‧偏壓電壓
C1‧‧‧電容單元
IS1、IS2‧‧‧電流源
SW1、SW2‧‧‧開關
I1、I2‧‧‧電流
CNTR‧‧‧分壓電壓
圖1 是依照本發明的實施例的一種輸出緩衝裝置的示意圖。 圖2 是依照本發明另一實施例的輸出緩衝裝置的示意圖。 圖3 是依照本發明一實施例的鉗位電路的示意圖。 圖4 是依照本發明一實施例的升降緣速率控制電路的示意圖。 圖5 是依照本發明一實施例的輸入信號以及緩衝信號的波形示意圖。 圖6 是依照本發明一實施例的運算放大器正輸入端的電壓對N 型電晶體M6 與P型電晶體Q6的電流關係示意圖。 圖7 是依照本發明另一實施例的運算放大器正輸入端的電壓對N型電晶體M6與P型電晶體Q6的電流關係示意圖。 圖8A 是依照本發明的實施例的緩衝信號在製程偏移為SF corner 的情形下的波形示意圖。 圖8B 是依照本發明的實施例的緩衝信號在製程偏移為FS corner 的情形下的波形示意圖。
102‧‧‧鉗位電路
104‧‧‧偏壓電路
106‧‧‧升降緣速率控制電路
TP1、TP2‧‧‧電晶體對
VC‧‧‧鉗位電壓
Vin‧‧‧輸入信號
Vout‧‧‧緩衝信號

Claims (9)

  1. 一種輸出緩衝裝置，包括：一鉗位電路，透過一第一組態的電晶體對輸出一鉗位電壓；一偏壓電路，透過一第二組態的電晶體對輸出一偏壓電壓，該偏壓電路包括：一第一N型電晶體，其汲極耦接該操作電壓，該第一N型電晶體的閘極與源極相互連接；以及一第一P型電晶體，耦接於該第一N型電晶體的源極與該接地電壓之間，該第一P型電晶體的閘極與汲極相互連接，該第一N型電晶體與該第一P型電晶體的共同接點用以輸出該偏壓電壓；以及一升降緣速率控制電路，耦接該鉗位電路以及該偏壓電路，緩衝一輸入信號以產生一緩衝信號，並依據該鉗位電壓以及該偏壓電壓控制該緩衝信號的升降緣速率。
  2. 如申請專利範圍第1項所述的輸出緩衝裝置，其中該鉗位電路包括：一偏壓單元，包括該第一組態的電晶體對，透過該第一組態的電晶體對產生一偏壓信號；以及一鉗位單元，耦接該偏壓單元，依據該偏壓單元產生的該偏壓信號產生該鉗位電壓。
  3. 如申請專利範圍第2項所述的輸出緩衝裝置，其中該鉗位單元包括： 一第二N型電晶體，其汲極耦接一操作電壓；以及一第二P型電晶體，耦接於該第二N型電晶體的源極與一接地電壓之間，該第二N型電晶體與該第二P型電晶體的閘極耦接該偏壓單元，以接收該偏壓單元產生的該偏壓信號，該第二P型電晶體與該第二N型電晶體的共同接點用以輸出該鉗位電壓。
  4. 如申請專利範圍第3項所述的輸出緩衝裝置，其中該偏壓單元包括：一第三P型電晶體，其源極耦接該操作電壓；一第四P型電晶體，其源極耦接第三P型電晶體的汲極，該第四P型電晶體的汲極耦接該第三P型電晶體的閘極；一第三N型電晶體，其源極耦接該接地電壓，該第三N型電晶體的閘極與汲極相互連接；一第一分壓電阻，其一端耦接該第四P型電晶體的汲極；一第二分壓電阻，耦接於該第一分壓電阻的另一端與該第三N型電晶體的汲極之間；一第四N型電晶體，耦接於該第三N型電晶體的汲極與該接地電壓之間，該第四P型電晶體與該第四N型電晶體的閘極耦接一偏壓致能信號；一第五P型電晶體，其源極耦接該操作電壓，該第五P型電晶體的閘極耦接該第四P型電晶體的汲極；一第五N型電晶體，其源極耦接該接地電壓，該第五N型電晶體的閘極耦接該第三N型電晶體的汲極； 一第六P型電晶體，其源極耦接該第五P型電晶體的汲極以及該第二N型電晶體的閘極，該第六P型電晶體的閘極與汲極耦接該第一分壓電阻與該第二分壓電阻的共同接點；以及一第六N型電晶體，其源極耦接該第五N型電晶體的汲極以及該第二P型電晶體的閘極，該第六N型電晶體的汲極耦接該第六P型電晶體的汲極，該第六N型電晶體的閘極與汲極耦接該第一分壓電阻與該第二分壓電阻的共同接點。
  5. 如申請專利範圍第1項所述的輸出緩衝裝置，其中該升降緣速率控制電路包括：一上升緣速率控制單元，控制該緩衝信號的上升緣的上升速率，該上升緣速率控制單元包括：一第一電流源單元，提供一第一電流；以及一第一積分器單元，耦接該第一電流源單元、該鉗位電路以及該偏壓電路；以及一下降緣速率控制單元，控制該緩衝信號的下降緣的下降速率，該下降緣速率控制單元包括：一第二電流源單元，提供一第二電流；以及一第二積分單元，耦接該第二電流源單元、該鉗位電路以及該偏壓電路，該第一積分器單元與該第二積分單元依據該鉗位電壓與該偏壓電壓分別對該第一電流與該第二電流進行積分，以產生該緩衝信號，其中當該第一積分器單元與該第二積分單元之其一被該輸入信號致能時，該第一積分器單元與該第二積分單 元中之另一積分單元被該輸入信號禁能。
  6. 如申請專利範圍第5項所述的輸出緩衝裝置，其中該第一積分器單元包括：一運算放大器，其致能端接收該輸入信號；一電容單元，其一端耦接於該運算放大器的正輸入端；一第一P型電晶體，耦接於該運算放大器的輸出端與一操作電壓之間，該第一P型電晶體的閘極接收該輸入信號；以及一第二P型電晶體，耦接於該電容單元的另一端與該操作電壓之間，該第二P型電晶體的閘極耦接該運算放大器的輸出端，其中該運算放大器的負輸入端接收該偏壓電壓。
  7. 如申請專利範圍第6項所述的輸出緩衝裝置，其中該第一電流源單元包括：一電流源，提供該第一電流；以及一開關，耦接於該電流源與該運算放大器的正輸入端，受控於該輸入信號，而於該運算放大器被致能時被導通。
  8. 如申請專利範圍第5項所述的輸出緩衝裝置，其中該第二積分器單元包括：一運算放大器，其致能端接收該輸入信號；一電容單元，其一端耦接於該運算放大器的正輸入端；一第一N型電晶體，耦接於該運算放大器的輸出端與一接地電壓之間，該第一N型電晶體的閘極接收該輸入信號；以及 一第二N型電晶體，耦接於該電容單元的另一端與該接地電壓之間，該第二N型電晶體的閘極耦接該運算放大器的輸出端，其中該運算放大器的負輸入端接收該偏壓電壓。
  9. 如申請專利範圍第8項所述的輸出緩衝裝置，其中該第二電流源單元包括：一電流源，提供該第二電流；以及一開關，耦接於該電流源與該運算放大器的正輸入端，受控於該輸入信號，而於該運算放大器被致能時被導通。
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