CN105811958B - 输出缓冲装置 - Google Patents

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Abstract

一种输出缓冲装置。钳位电路通过第一配置的晶体管对输出钳位电压。偏压电路通过第二配置的晶体管对输出偏压电压。升降沿速率控制电路依据钳位电压以及偏压电压缓冲输入信号以产生缓冲信号。

Description

输出缓冲装置
技术领域
本发明涉及一种电子装置，且特别涉及一种输出缓冲装置。
背景技术
现今的集成电路设计愈来愈精密，因此对于信号的精确度要求也愈来愈严格，以输出缓冲电路为例，在设计输出缓冲电路时，通常会针对负载的大小来定出上升时间与下降时间的规格。例如，当缓冲电路必须推动较大的负载时，为了确保其输出的驱动信号的上升时间与下降时间不致太长，必须把提高推动能力，以符合负载端的需求。由于缓冲电路所提供的信号的上升时间与下降时间悠关负载端的电路是否能正常运作，因此如何使缓冲电路提供正确的信号是非常重要的课题。
发明内容
本发明提供一种输出缓冲装置，可使缓冲信号的上升与下降时间相匹配。
本发明的输出缓冲装置包括钳位电路、偏压电路以及升降沿速率控制电路。其中钳位电路通过第一配置的晶体管对输出钳位电压。偏压电路通过第二配置的晶体管对输出偏压电压。升降沿速率控制电路耦接钳位电路以及偏压电路，缓冲输入信号以产生缓冲信号，并依据钳位电压以及偏压电压控制缓冲信号的升降沿速率。
基于上述，本发明的实施例藉由钳位电路通过第一配置的晶体管对输出钳位电压，并藉由偏压电路通过第二配置的晶体管对输出偏压电压，以使升降沿速率控制电路依据钳位电压以及偏压电压缓冲输入信号以产生缓冲信号，如此便可有效地控制缓冲信号的升降沿速率，让缓冲信号的上升与下降时间相匹配。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的实施例的一种输出缓冲装置的示意图。
图2是依照本发明另一实施例的输出缓冲装置的示意图。
图3是依照本发明一实施例的钳位电路的示意图。
图4是依照本发明一实施例的升降沿速率控制电路的示意图。
图5是依照本发明一实施例的输入信号以及缓冲信号的波形示意图。
图6是依照本发明一实施例的运算放大器正输入端的电压对N型晶体管M6与P型晶体管Q6的电流关系示意图。
图7是依照本发明另一实施例的运算放大器正输入端的电压对N型晶体管M6与P型晶体管Q6的电流关系示意图。
图8A是依照本发明的实施例的缓冲信号在工艺偏移为SF corner的情形下的波形示意图。
图8B是依照本发明的实施例的缓冲信号在工艺偏移为FS corner的情形下的波形示意图。
【符号说明】
102：钳位电路
104：偏压电路
106：升降沿速率控制电路
202：偏压单元
204：钳位单元
206：上升沿速率控制单元
208：下降沿速率控制单元
206-2、208-2：积分器单元
206-1、208-1：电流源单元
402、404：运算放大器
TP1、TP2：晶体管对
VC：钳位电压
Vin：输入信号
Vout、Vout’：缓冲信号
VB1：偏压信号
Q1～Q8：P型晶体管
M1～M8：N型晶体管
VCC：操作电压
R1、R2：分压电阻
BE1：偏压致能信号
CBN、CBP：偏压电压
C1：电容单元
IS1、IS2：电流源
SW1、SW2：开关
I1、I2：电流
CNTR：分压电压
具体实施方式
图1是依照本发明的实施例的一种输出缓冲装置的示意图，请参照图1。输出缓冲装置包括钳位电路102、偏压电路104以及升降沿速率控制电路106，其中升降沿速率控制电路106耦接钳位电路102与偏压电路104。在一实施例中，输出缓冲装置可例如应用于USBtype-C的连接器的配置通道(Configuration Channel，CC)引脚。钳位电路102可通过第一配置的晶体管对TP1输出钳位电压VC，而偏压电路104可通过第二配置的晶体管对TP2输出偏压电压VB，升降沿速率控制电路106则可缓冲输入信号Vin以产生缓冲信号Vout。其中由于晶体管对TP1与晶体管对TP2为互补的类型，因此当工艺出现偏移时(例如SF corner或FScorner的工艺偏移)，通过晶体管对TP1与晶体管对TP2所提供的钳位电压VC与偏压电压VB将出现互补的电压变化，而可使依据钳位电压VC以及偏压电压VB产生缓冲信号Vout的升降沿速率控制电路106有效地将缓冲信号Vout的上升沿的上升速率跟下降沿的下降速率调整至相匹配。在一实施例中，晶体管对TP1的第一配置是配置为将P型晶体管耦接至操作电压VCC并将N型晶体管耦接至接地电压的方式，晶体管对TP2的第二配置是配置为将N型晶体管耦接至操作电压VCC并将P型晶体管耦接至接地电压的方式。在一实施例中，偏压电路104为一独立的偏压电路，其仅提供一偏压VB至升降沿速率控制电路106，而未与其他电路相耦接。
图2是依照本发明另一实施例的输出缓冲装置的示意图，请参照图2。进一步来说，图1的钳位电路102可包括偏压单元202以及钳位单元204，其中偏压单元202包括上述第一配置的晶体管对TP1，偏压单元202通过晶体管对TP1输出偏压信号VB1，另外，钳位单元204可依据偏压信号VB1产生钳位电压VC。偏压电路104可包括P型晶体管Q1以及N型晶体管M1(P型晶体管Q1以及N型晶体管M1即为晶体管对TP2)，其中N型晶体管M1的漏极耦接操作电压VCC，且N型晶体管M1的栅极与源极相互连接，而P型晶体管Q1耦接于N型晶体管M1的源极与接地电压之间，P型晶体管Q1的栅极与漏极相互连接，N型晶体管M1与P型晶体管Q1的共同接点用以输出偏压电压VB。另外，升降沿速率控制电路106则可包括上升沿速率控制单元206以及下降沿速率控制单元208，其中上升沿速率控制单元206包括电流源单元206-1以及积分器单元206-2，而下降沿速率控制单元208包括电流源单元208-1以及积分器单元208-2。
详细来说，钳位电路102的实施方式可如图3的示意图所示，偏压单元202可包括P型晶体管Q2～Q5、分压电阻R1、R2以及N型晶体管M2～M5，而钳位单元204则可包括晶体管Q6与M6。在偏压单元202中，P型晶体管Q2的源极耦接操作电压VCC，P型晶体管Q3耦接于P型晶体管Q2的漏极与分压电阻R1之间，且P型晶体管Q3的漏极耦接P型晶体管Q2的栅极，分压电阻R1、R2串接于N型晶体管M2的漏极与P型晶体管Q3的漏极之间，N型晶体管M2的源极则耦接至接地，且N型晶体管M2的栅极与漏极相连接，N型晶体管M3耦接于N型晶体管M2的漏极与接地电压之间。另外，P型晶体管Q4耦接于操作电压VCC与P型晶体管Q5的源极之间，P型晶体管Q5的漏极耦接至N型晶体管M5的漏极，N型晶体管M5的源极耦接N型晶体管M4的漏极，N型晶体管M4的源极则耦接至接地电压。其中P型晶体管Q4的栅极耦接至P型晶体管Q3与分压电阻R1的共同接点，P型晶体管Q5的栅极与漏极相连接，N型晶体管M5的栅极与漏极亦相连接，且P型晶体管Q5的栅极与N型晶体管M5的栅极皆耦接至分压电阻R1、R2的共同接点，而N型晶体管M4的栅极耦接至分压电阻R2与N型晶体管M2的共同接点。此外，P型晶体管Q3与N型晶体管M3的栅极接收偏压致能信号BE1，偏压致能信号BE1用以控制P型晶体管Q3与N型晶体管M3的导通状态，进而调整偏压单元202的所输出偏压信号VB1(例如P型晶体管Q4与P型晶体管Q5的共同接点上所产生的偏压电压CBN以及N型晶体管M5与N型晶体管M4的共同接点上所产生的偏压电压CBP)。
另外在钳位单元204中，N型晶体管M6与P型晶体管Q6串接于操作电压VCC与接地电压之间，N型晶体管M6与P型晶体管Q6分别接收来自偏压单元202的偏压电压CBN以及偏压电压CBP，并据以于N型晶体管M6与P型晶体管Q6的共同接点上产生钳位电压VC。
此外，详细来说，升降沿速率控制电路106可例如以图4的方式来实施。在图4中，运算放大器402、P型晶体管Q7、Q8以及电容单元C1可构成积分器单元206-2，而运算放大器404、N型晶体管M7、M8以及电容单元C1可构成积分器单元208-2。其中运算放大器402、404的负输入端耦接偏压电路104，运算放大器402、404的正输入端则耦接钳位电路102，运算放大器402的输出耦接P型晶体管Q7的漏极以及P型晶体管Q8的栅极，P型晶体管Q7以及P型晶体管Q8的源极耦接操作电压VCC，电容单元C1耦接于运算放大器402的正输入端与P型晶体管Q8的漏极之间，另外，P型晶体管Q7的栅极以及运算放大器402的致能端接收输入信号Vin。运算放大器404的输出耦接N型晶体管M7的漏极以及N型晶体管M8的栅极，N型晶体管M7以及N型晶体管M8的源极耦接接地电压，电容单元C1耦接于运算放大器404的正输入端与N型晶体管M8的漏极之间，另外，N型晶体管M7的栅极以及运算放大器404的致能端接收输入信号Vin。值得注意的是，输入信号Vin在同一时间仅会致能运算放大器402、404其中之一，亦即当运算放大器402被致能时(亦即积分器单元206-2被输入信号Vin致能时)，运算放大器404将处于禁能状态(亦即积分器单元208-2被输入信号Vin禁能)，反的当运算放大器404被致能时(亦即积分器单元208-2被输入信号Vin致能时)，运算放大器402将处于禁能状态(亦即积分器单元206-2被输入信号Vin禁能)，也就是说上升沿速率控制单元206与下降沿速率控制单元208在同一时间仅会有一个被致能。
此外，在图4中，电流源单元206-1包括电流源IS2与开关SW2，电流源单元208-1包括电流源IS1与开关SW1，电流源IS1与开关SW1可例如分别以P型晶体管来实施，而电流源IS2与开关SW2可例如以N型晶体管来实施，然不以此为限。其中电流源IS1、IS2分别用以提供电流I1、I2，而开关SW1、SW2受控于输入信号Vin而被导通或断开，其中当运算放大器402被输入信号Vin致能时，开关SW2亦被输入信号Vin致能，而开关SW1被输入信号Vin禁能，相反地，当运算放大器404被输入信号Vin致能时，开关SW1亦被输入信号Vin致能，而开关SW2则被输入信号Vin禁能。
图5是依照本发明一实施例的输入信号以及缓冲信号的波形示意图，请参照图5。以输入信号Vin由高电压电平转为低电压电平为例，在输入信号Vin转为低电压电平后，下降沿速率控制单元208将被致能(亦即运算放大器404被致能)为例，此时开关SW1亦被输入信号Vin致能，而上升沿速率控制单元206以及开关SW2则被输入信号Vin禁能。如图5所示，在输入信号Vin转为低电压电平后，N型晶体管M7被关闭而N型晶体管M8被导通，此时电流源IS1所提供的电流I1通过电容单元C1与N型晶体管M8流向接地，因此使得缓冲信号Vout的电压开始下降至低电压电平。其中缓冲信号Vout的电压下降速率可由电流I1的大小以及电容单元C1的电容值大小来决定。依此类推，在输入信号Vin由低电压电平转为高电压电平后，缓冲信号Vout的电压将会开始上升至高电压电平，由于其操作方式与上述内容类似，本领域技术人员应可依据图5的实施例推得，因此在此不再赘述。
在部分实施例中，可将运算放大器402、404的负输入端耦接到图3中分压电阻R1、R2的共同接点，分压电阻R1、R2的共同接点上的分压电压CNTR的电压值为操作电压VCC的电压值的1/2。如图6的运算放大器正输入端的电压对N型晶体管M6与P型晶体管Q6的电流关系示意图所示，在理想状况下，钳位单元204中的N型晶体管M6与P型晶体管Q6皆处于截止状态时，钳位电路102不会汲取运算放大器402、404的正输入端的电流(亦即流过N型晶体管M6与P型晶体管Q6的电流为0)，分压电压CNTR落于N型晶体管M6与P型晶体管Q6皆截止的区间的中间点位置，缓冲信号Vout的上升沿与下降沿可呈现匹配的状态。然而，由于在偏压单元202中晶体管对TP1的配置为将P型晶体管Q2耦接至操作电压VCC并将N型晶体管M2耦接至接地电压的方式，因此在工艺偏移为SF corner或FS corner时，将无法使分压电压CNTR保持在图6中N型晶体管M6与P型晶体管Q6皆截止的区间的中间点位置，进而使缓冲信号Vout的上升沿与下降沿无法呈现匹配的状态。其中，在工艺偏移为SF corner的情形下，图6中N型晶体管M6与P型晶体管Q6的曲线将往左移动，而分压电压CNTR将向右移动，而在工艺偏移为FS corner的情形下，图6中N型晶体管M6与P型晶体管Q6的曲线将往右移动，而分压电压CNTR将向左移动，如此将导致缓冲信号Vout的上升沿与下降沿出现不匹配的情形。
在本发明图2与图4的实施例中，运算放大器402、404的负输入端为耦接至偏压电路104中N型晶体管M1与P型晶体管Q1的共同接点，相较于在偏压单元202中晶体管对TP1的配置为将P型晶体管Q2耦接至操作电压VCC并将N型晶体管M2耦接至接地电压的方式，偏压电路104中晶体管对TP2的配置将N型晶体管M1耦接至操作电压VCC并将P型晶体管Q1耦接至接地电压的方式。因此在图2与图4的实施例中，在工艺偏移为SF corner的情形下，运算放大器正输入端的电压与N型晶体管M6与P型晶体管Q6的电流关系示意图可如图7所示。在工艺偏移为SF corner的情形下，图7中N型晶体管M6与P型晶体管Q6的曲线将往左移动，另一方面在偏压电路104中，由于N型晶体管M1变慢，P型晶体管Q1变快，因而使得P型晶体管Q1临界电压较小，栅极与源极间的电压差将较小，因此偏压电压VB亦会往左偏移，如此可让偏压电压VB保持在图7中N型晶体管M6与P型晶体管Q6皆截止的区间的中间点位置，而让缓冲信号Vout的上升沿与下降沿依然保持匹配的状态。类似地，在工艺偏移为FS corner的情形下，图7中N型晶体管M6与P型晶体管Q6的曲线将往右移动，另一方面在偏压电路104中，由于N型晶体管M1变快，P型晶体管Q1变慢，因而使得P型晶体管Q1临界电压较大，栅极与源极间的电压差将较大，因此偏压电压VB亦会往右偏移，如此可让偏压电压VB保持在图7中N型晶体管M6与P型晶体管Q6皆截止的区间的中间点位置，而让缓冲信号Vout的上升沿与下降沿依然保持匹配的状态。
图8A与图8B分别是依照本发明的实施例的缓冲信号在工艺偏移为SFcorner与FScorner的情形下的波形示意图，其中图8A与图8B中的Vout’为运算放大器402、404的负输入端耦接至分压电压CNTR时缓冲信号的波形示意图，Vout则为运算放大器402、404的负输入端耦接至偏压电压VB时缓冲信号的波形示意图。由图8A与图8B可看出，升降沿速率控制电路106依据偏压电路104(其具有与钳位电路102中的晶体管对Q2、M2类型互补的晶体管对M1、Q1)所提供的偏压电压VB所产生的缓冲信号Vout可具有较匹配的上升沿与下降沿波形。
综上所述，本发明的实施例藉由钳位电路通过第一配置的晶体管对输出钳位电压，并藉由偏压电路通过第二配置的晶体管对输出偏压电压，以使升降沿速率控制电路依据钳位电压以及偏压电压缓冲输入信号以产生缓冲信号，如此便可有效地控制缓冲信号的升降沿速率，让缓冲信号的上升与下降时间相匹配。

Claims (9)

1.一种输出缓冲装置，包括：
钳位电路，通过第一配置的晶体管对输出钳位电压；
偏压电路，通过第二配置的晶体管对输出偏压电压，其中该偏压电路包括：
第一N型晶体管，其漏极耦接操作电压，该第一N型晶体管的栅极与源极相互连接；以及
第一P型晶体管，耦接于该第一N型晶体管的源极与接地电压之间，该第一P型晶体管的栅极与漏极相互连接，该第一N型晶体管与该第一P型晶体管的共同接点用以输出该偏压电压；以及
升降沿速率控制电路，耦接该钳位电路以及该偏压电路，缓冲输入信号以产生缓冲信号，并依据该钳位电压以及该偏压电压控制该缓冲信号的升降沿速率。
2.如权利要求1所述的输出缓冲装置，其中该钳位电路包括：
偏压单元，包括该第一配置的晶体管对，通过该第一配置的晶体管对产生偏压信号；以及
钳位单元，耦接该偏压单元，依据该偏压信号产生该钳位电压。
3.如权利要求2所述的输出缓冲装置，其中该钳位单元包括：
第二N型晶体管，其漏极耦接操作电压；以及
第二P型晶体管，耦接于该第二N型晶体管的源极与接地电压之间，该第二P型晶体管与该第二N型晶体管的栅极耦接该偏压单元，以接收该偏压信号，该第二N型晶体管与该第二P型晶体管的共同接点用以输出该钳位电压。
4.如权利要求3所述的输出缓冲装置，其中该偏压单元包括：
第三P型晶体管，其源极耦接该操作电压；
第四P型晶体管，其源极耦接第三P型晶体管的漏极，该第四P型晶体管的漏极耦接该第三P型晶体管的栅极；
第三N型晶体管，其源极耦接该接地电压，该第三N型晶体管的栅极与漏极相互连接；
第一分压电阻，其一端耦接该第四P型晶体管的漏极；
第二分压电阻，耦接于该第一分压电阻的另一端与该第三N型晶体管的漏极之间；
第四N型晶体管，耦接于该第三N型晶体管的漏极与该接地电压之间，该第四P型晶体管与该第四N型晶体管的栅极耦接一偏压致能信号；
第五P型晶体管，其源极耦接该操作电压，该第五P型晶体管的栅极耦接该第四P型晶体管的漏极；
第五N型晶体管，其源极耦接该接地电压，该第五N型晶体管的栅极耦接该第三N型晶体管的漏极；
第六P型晶体管，其源极耦接该第五P型晶体管的漏极以及该第二N型晶体管的栅极，该第六P型晶体管的栅极与漏极耦接该第一分压电阻与该第二分压电阻的共同接点；以及
第六N型晶体管，其源极耦接该第五N型晶体管的漏极以及该第二P型晶体管的栅极，该第六N型晶体管的漏极耦接该第六P型晶体管的漏极，该第六N型晶体管的栅极耦接该第一分压电阻与该第二分压电阻的共同接点。
5.如权利要求1所述的输出缓冲装置，其中该升降沿速率控制电路包括：
一上升沿速率控制单元，控制该缓冲信号的上升沿的上升速率，该上升沿速率控制单元包括：
第一电流源单元，提供第一电流；以及
第一积分器单元，耦接该第一电流源单元、该钳位电路以及该偏压电路；以及
下降沿速率控制单元，控制该缓冲信号的下降沿的下降速率，该下降沿速率控制单元包括：
第二电流源单元，提供第二电流；以及
第二积分单元，耦接该第二电流源单元、该钳位电路以及该偏压电路，该第一积分器单元与该第二积分单元依据该钳位电压与该偏压电压分别对该第一电流与该第二电流进行积分，以产生该缓冲信号，其中当该第一积分器单元与该第二积分单元的其中一个被该输入信号致能时，该第一积分器单元与该第二积分单元中的另一积分单元被该输入信号禁能。
6.如权利要求5所述的输出缓冲装置，其中该第一积分器单元包括：
运算放大器，其致能端接收该输入信号；
电容单元，其一端耦接于该运算放大器的正输入端；
第一P型晶体管，耦接于该运算放大器的输出端与一操作电压之间，该第一P型晶体管的栅极接收该输入信号；以及
第二P型晶体管，耦接于该电容单元的另一端与该操作电压之间，该第二P型晶体管的栅极耦接该运算放大器的输出端，
其中该运算放大器的负输入端接收该偏压电压。
7.如权利要求6所述的输出缓冲装置，其中该第一电流源单元包括：
电流源，提供该第一电流；以及
开关，耦接于该电流源与该运算放大器的正输入端，受控于该输入信号，而于该运算放大器被致能时被导通。
8.如权利要求5所述的输出缓冲装置，其中该第二积分器单元包括：
运算放大器，其致能端接收该输入信号；
电容单元，其一端耦接于该运算放大器的正输入端；
第一N型晶体管，耦接于该运算放大器的输出端与一接地电压之间，该第一N型晶体管的栅极接收该输入信号；以及
第二N型晶体管，耦接于该电容单元的另一端与该接地电压之间，该第二N型晶体管的栅极耦接该运算放大器的输出端，
其中该运算放大器的负输入端接收该偏压电压。
9.如权利要求8所述的输出缓冲装置，其中该第二电流源单元包括：
电流源，提供该第二电流；以及
开关，耦接于该电流源与该运算放大器的正输入端，受控于该输入信号，而于该运算放大器被致能时被导通。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530338B (zh) * 2020-10-22 2024-04-16 天钰科技股份有限公司 放大电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101267203A (zh) * 2008-05-06 2008-09-17 友达光电股份有限公司 具有电压补偿机制的模拟缓冲器
CN101399545A (zh) * 2007-09-25 2009-04-01 立积电子股份有限公司 低功率缓冲电路
CN102195578A (zh) * 2010-03-09 2011-09-21 联咏科技股份有限公司 可抑制电压过冲的输出缓冲电路及方法
CN103546140A (zh) * 2012-07-16 2014-01-29 联咏科技股份有限公司 输出缓冲器
CN104467804A (zh) * 2013-09-23 2015-03-25 三星电子株式会社 缓冲电路和包括缓冲电路的源极驱动电路
CN104518774A (zh) * 2013-09-26 2015-04-15 晨星半导体股份有限公司 输出驱动装置、输出驱动电路以及电位转换***

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929664A (en) * 1997-09-22 1999-07-27 Alleven; Gary W. Methods, circuits and devices for improving crossover performance and/or monotonicity, and applications of the same in a universal serial bus (USB) low speed output driver
US5912569A (en) * 1997-09-22 1999-06-15 Cypress Semiconductor Corp. Methods, circuits and devices for improving crossover performance and/or monotonicity, and applications of the same in a universal serial bus (USB) low speed output driver
US5973534A (en) * 1998-01-29 1999-10-26 Sun Microsystems, Inc. Dynamic bias circuit for driving low voltage I/O transistors
US6366115B1 (en) * 2001-02-21 2002-04-02 Analog Devices, Inc. Buffer circuit with rising and falling edge propagation delay correction and method
JP3464471B2 (ja) * 2002-01-17 2003-11-10 沖電気工業株式会社 出力バッファ回路
US7279925B1 (en) * 2005-03-10 2007-10-09 Cypress Semiconductor Corp. Capacitive feedforward circuit, system, and method to reduce buffer propagation delay
TWI436584B (zh) * 2008-02-13 2014-05-01 Etron Technology Inc 降低超越量的輸出級電路
TWI405297B (zh) * 2008-09-25 2013-08-11 Via Tech Inc 微處理器、積體電路以及晶片雜訊減少方法
JP6022804B2 (ja) * 2011-07-25 2016-11-09 ルネサスエレクトロニクス株式会社 半導体集積回路
CN104485942B (zh) * 2014-11-05 2017-09-29 芯原微电子(上海)有限公司 一种用于usb 的发送器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101399545A (zh) * 2007-09-25 2009-04-01 立积电子股份有限公司 低功率缓冲电路
CN101267203A (zh) * 2008-05-06 2008-09-17 友达光电股份有限公司 具有电压补偿机制的模拟缓冲器
CN102195578A (zh) * 2010-03-09 2011-09-21 联咏科技股份有限公司 可抑制电压过冲的输出缓冲电路及方法
CN103546140A (zh) * 2012-07-16 2014-01-29 联咏科技股份有限公司 输出缓冲器
CN104467804A (zh) * 2013-09-23 2015-03-25 三星电子株式会社 缓冲电路和包括缓冲电路的源极驱动电路
CN104518774A (zh) * 2013-09-26 2015-04-15 晨星半导体股份有限公司 输出驱动装置、输出驱动电路以及电位转换***

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Design Guide for a Low Speed Buffer for the Universal Serial Bus;intel corporation;《intel》;19961221;1-35 *

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