KR102074230B1 - 슬루율이 개선된 버퍼 회로 및 이를 포함하는 소스 구동 회로 - Google Patents

슬루율이 개선된 버퍼 회로 및 이를 포함하는 소스 구동 회로 Download PDF

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Abstract

슬루율을 보상할 수 있는 버퍼 회로 및 이를 포함하는 소스 구동 회로가 개시된다. 버퍼 회로는 연산증폭기 및 슬루율 보상 회로를 포함한다. 연산증폭기는 입력 전압신호를 증폭하여 출력 전압신호를 발생한다. 슬루율 보상 회로는 상기 입력 전압신호와 상기 출력 전압신호의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 상기 출력 전압신호의 천이 시간을 감소시킨다. 따라서, 버퍼 회로는 출력 구동 능력이 향상되고, 전력 소모가 적다.

Description

슬루율이 개선된 버퍼 회로 및 이를 포함하는 소스 구동 회로{BUFFER CIRCUIT HAVING ENHANCED SLEW-RATE AND SOURCE DRIVING CIRCUIT INCLUDING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 특히 슬루율이 개선된 버퍼 회로를 포함하는 디스플레이 장치의 소스 구동회로에 관한 것이다.
LCD 장치는 음극선관(Cathode Ray Tube)에 비해 두께가 얇고 가벼우며 그 품질도 점차 개선되고 있기 때문에, 정보처리 기기로서 널리 사용되고 있다.
LCD 장치 등 디스플레이 장치에는 패널을 구동하기 위한 소스 구동회로가 포함된다. 소스 구동 회로는 데이터를 출력하는 출력 버퍼 회로를 포함한다.
본 발명의 목적은 출력 신호의 슬루율을 보상할 수 있는 버퍼 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 버퍼 회로를 포함하는 디스플레이 장치의 소스 구동회로를 제공하는 것이다.
본 발명의 또 다른 목적은 출력 신호의 슬루율을 보상할 수 있는 버퍼 회로 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 버퍼 회로는 연산증폭기 및 슬루율 보상 회로를 포함한다.
연산증폭기는 입력 전압신호를 증폭하여 출력 전압신호를 발생한다. 슬루율 보상 회로는 상기 입력 전압신호와 상기 출력 전압신호의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 상기 출력 전압신호의 천이 시간을 감소시킨다.
본 발명의 하나의 실시예에 의하면, 상기 슬루율 보상 회로는 상기 입력 전압신호와 상기 출력 전압신호의 크기가 일정 전압 이상 차이가 날 때, 상기 보상 전류를 상기 연산증폭기의 부하단에 제공할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬루율 보상 회로는 상기 입력 전압신호와 상기 출력 전압신호의 크기가 일정 전압 이상 차이가 날 때, 상기 연산증폭기의 부하단에 포함된 출력 커패시터의 일단(one end)에 상기 보상 전류를 제공할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬루율 보상 회로는 상기 입력 전압신호와 상기 출력 전압신호의 크기의 차이가 상기 슬루율 보상 회로를 구성하는 MOS 트랜지스터의 문턱 전압보다 클 때, 상기 연산증폭기의 부하단에 상기 보상 전류를 제공할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬루율 보상 회로는 상기 연산증폭기에 전류를 공급하는 푸쉬(push) 보상전류와 상기 연산증폭기의 전류를 싱크(sync)하는 풀(pull) 보상전류를 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬루율 보상 회로는 비교기, 풀 보상전류 발생기 및 푸쉬 보상전류 발생기를 포함할 수 있다.
비교기는 상기 입력 전압신호와 상기 출력전압신호를 비교하고, 상기 입력 전압신호와 상기 출력 전압신호의 차이에 대응하는 제 1 전류를 발생한다. 풀 보상전류 발생기는 상기 제 1 전류에 대해 전류 미러 동작을 수행하여 상기 풀 보상전류를 발생한다. 푸쉬 보상전류 발생기는 상기 제 1 전류에 대해 전류 미러 동작을 수행하여 상기 푸쉬 보상전류를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 비교기는 상기 입력 전압신호가 인가되는 게이트, 상기 출력 전압신호가 인가되는 소스, 및 제 1 노드에 연결된 드레인을 갖는 NMOS 트랜지스터, 및 상기 입력 전압신호가 인가되는 게이트, 상기 출력 전압신호가 인가되는 소스, 및 제 2 노드에 연결된 드레인을 갖는 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 입력 전압신호의 크기가 상기 출력 전압신호의 크기보다 클 때, 상기 NMOS 트랜지스터가 턴온되고 상기 PMOS 트랜지스터가 턴오프되며, 상기 풀 보상전류 발생기가 활성화되고, 상기 슬루율 보상 회로는 상기 풀 보상전류를 상기 부하단에 제공할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 출력 전압신호의 크기가 상기 입력 전압신호의 크기보다 클 때, 상기 PMOS 트랜지스터가 턴온되고 상기 NMOS 트랜지스터가 턴오프되며, 상기 푸쉬 보상전류 발생기가 활성화되고, 상기 슬루율 보상 회로는 상기 푸쉬 보상전류를 상기 부하단에 제공할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 NMOS 트랜지스터의 바디(body)는 상기 NMOS 트랜지스터의 소스에 전기적으로 연결되고, 상기 PMOS 트랜지스터의 바디는 상기 PMOS 트랜지스터의 소스에 전기적으로 연결될 수 있다.
본 발명의 하나의 실시형태에 따른 디스플레이 장치의 소스 구동 회로는 쉬프트 레지스터, 데이터 래치 회로, 디지털-아날로그 변환기 및 출력 버퍼 회로를 포함한다.
쉬프트 레지스터는 클럭신호와 입출력 제어신호에 기초하여 펄스 신호를 발생한다. 데이터 래치 회로는 상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로서 출력한다. 디지털-아날로그 변환기는 계조전압을 사용하여, 상기 디지털 입력신호들에 대응하는 입력 전압신호들을 발생한다. 출력 버퍼 회로는 상기 입력 전압신호들을 버퍼링하여 소스 신호들을 발생한다. 출력 버퍼 회로는 입력 전압신호를 증폭하여 출력 전압신호를 발생하는 연산증폭기, 및 상기 입력 전압신호와 상기 출력 전압신호의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 상기 출력 전압신호의 천이 시간을 감소시키는 슬루율 보상 회로를 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 버퍼 회로 제어 방법은 입력 전압신호와 출력 전압신호의 차이에 기초하여 슬루율 보상 전류를 발생하는 단계; 상기 슬루율 보상 전류를 연산증폭기의 부하단(load stage)에 제공하는 단계; 및 상기 입력 전압신호를 버퍼링하여 상기 출력 전압신호를 발생하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 슬루율 보상 전류를 상기 연산증폭기의 부하단에 제공하는 단계는 상기 입력 전압신호와 상기 출력 전압신호의 크기가 일정 전압 이상 차이가 날 때, 상기 슬루율 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬루율 보상 전류를 상기 연산증폭기의 부하단에 제공하는 단계는 상기 입력 전압신호와 상기 출력 전압신호의 크기의 차이가 MOS 트랜지스터의 문턱 전압보다 클 때, 상기 연산증폭기의 부하단(load stage)에 상기 슬루율 보상 전류를 제공하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬루율 보상 전류를 발생하는 단계는 상기 입력 전압신호와 상기 출력 전압신호의 크기를 비교하여 제 1 전류를 발생하는 단계; 상기 제 1 전류에 기초하여 풀 보상 전류(pull compensation current)를 발생하는 단계; 및 상기 제 1 전류에 기초하여 푸쉬 보상 전류(push compensation current)를 발생하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 버퍼 회로는 슬루율 보상 회로를 포함하고, 입력 전압신호와 출력 전압신호의 차이에 기초하여 보상 전류를 발생하고, 보상 전류를 연산증폭기의 부하단(load stage)에 제공하고, 출력 전압신호의 천이 시간을 감소시킨다. 따라서, 버퍼 회로는 출력전압의 슬루율이 향상되고 출력 구동 능력이 향상되고 전력 소모가 적다.
도 1은 본 발명의 하나의 실시 예에 따른 버퍼 회로를 나타내는 블록도이다.
도 2는 도 1의 버퍼 회로에 포함된 입력단과 바이어스 회로들의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 버퍼 회로에 포함된 부하단과 출력단의 하나의 예를 나타내는 회로도이다.
도 4는 도 1의 버퍼 회로에 포함된 부하단과 출력단의 다른 하나의 예를 나타내는 회로도이다.
도 5는 도 1의 버퍼 회로에 포함된 슬루율 보상 회로의 하나의 예를 나타내는 블록도이다.
도 6은 도 5의 슬루율 보상 회로를 상세히 도시한 회로도이다.
도 7은 도 1의 버퍼 회로에 포함된 슬루율 보상 회로의 다른 하나의 예를 나타내는 회로도이다.
도 8은 도 5 내지 도 7에 포함된 비교 회로의 하나의 예를 나타내는 회로도이다.
도 9는 본 발명의 다른 하나의 실시 예에 따른 버퍼 회로를 나타내는 블록도이다.
도 10는 도 9의 버퍼 회로에 포함된 입력단과 바이어스 회로의 하나의 예를 나타내는 회로도이다.
도 11은 도 9의 버퍼 회로에 포함된 부하단과 출력단의 하나의 예를 나타내는 회로도이다.
도 12는 도 9의 버퍼 회로에 포함된 부하단과 출력단의 다른 하나의 예를 나타내는 회로도이다.
도 13은 본 발명의 또 다른 하나의 실시 예에 따른 버퍼 회로를 나타내는 블록도이다.
도 14는 도 13의 버퍼 회로에 포함된 입력단과 바이어스 회로의 하나의 예를 나타내는 회로도이다.
도 15는 도 13의 버퍼 회로에 포함된 부하단과 출력단의 하나의 예를 나타내는 회로도이다.
도 16은 도 13의 버퍼 회로에 포함된 부하단과 출력단의 다른 하나의 예를 나타내는 회로도이다.
도 17은 본 발명의 또 다른 하나의 실시 예에 따른 버퍼 회로를 나타내는 회로도이다.
도 18은 본 발명의 실시예들에 따른 버퍼 회로의 출력신호의 파형을 종래의 버퍼 회로와 비교하여 도시한 도면이다.
도 19는 본 발명의 실시예들에 따른 버퍼 회로의 출력신호의 상승 시간을 종래의 버퍼 회로와 비교하여 도시한 도면이다.
도 20은 본 발명의 실시예들에 따른 버퍼 회로를 포함하는 소스 구동 회로를 나타내는 블록도이다.
도 21은 도 20의 소스 구동 회로에 포함된 출력 버퍼 회로의 하나의 예를 나타내는 회로도이다.
도 22는 도 20의 소스 구동 회로를 포함하는 LCD 장치의 하나의 예를 나타내는 회로도이다.
도 23은 본 발명의 하나의 실시예에 따른 버퍼 회로 제어 방법의 하나의 예를 나타내는 흐름도이다.
도 24는 본 발명의 하나의 실시예에 따른 버퍼 회로 제어 방법에 포함된 슬루율 보상 전류를 발생하는 방법의 하나의 예를 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 버퍼 회로를 나타내는 블록도이다.
도 1을 참조하면, 버퍼 회로(100)는 연산증폭기 및 슬루율 보상 회로(160)를 포함할 수 있다. 도 1에 도시된 연산증폭기는 입력단이 이중 구조를 갖는 레일 투 레일(rail-to-rail) 구조를 갖는다.
연산증폭기는 입력 전압신호(VIN)를 증폭하여 출력 전압신호(VOUT)를 발생한다. 슬루율 보상 회로(160)는 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 출력 전압신호(VOUT)의 천이 시간을 감소시킨다.
연산증폭기는 입력단(input stage)(110), 부하단(load stage)(130), 출력단(output stage)(150), 상부 바이어스 회로(170) 및 하부 바이어스 회로(180)를 포함할 수 있다.
입력단(110)은 입력 전압신호(VIN)와 출력 전압신호(VOUT)를 수신하고, 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 크기의 차이를 결정한다. 부하단(130)은 풀 보상전류(ICOMP_PULL) 및 푸쉬 보상전류(ICOMP_PUSH)를 사용하여 슬루율 보상 동작을 수행하고, 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 크기의 차이에 대응하는 부하전류들(ILU, ILUB, ILD, ILDB)을 발생하고, 부하전류들(ILU, ILUB, ILD, ILDB)을 입력단(110)에 제공한다. 상부 바이어스 회로(170) 및 하부 바이어스 회로(180)는 입력단(110)에 바이어스 전류를 제공한다.
도 2는 도 1의 버퍼 회로(100)에 포함된 입력단(110)과 바이어스 회로들(170,180)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 입력단(110)은 PMOS 트랜지스터들(MP1, MP2)로 구성되고 부하단(130)으로부터 풀 부하전류(pulling load current)(ILD, ILDB)를 수신하는 제 1 입력단, 및 NMOS 트랜지스터들(MN1, MN2)로 구성되고 부하단(130)으로부터 푸쉬 부하전류(pushing load current)(ILU, ILUB)를 수신하는 제 2 입력단을 포함할 수 있다.
상부 바이어스 회로(170)는 바이어스 전압(VB1)에 기초하여 상기 제 1 입력단에 제 1 바이어스 전류를 제공할 수 있고, 하부 바이어스 회로(180)는 바이어스 전압(VB2)에 기초하여 상기 제 2 입력단에 제 2 바이어스 전류를 제공할 수 있다.
도 3은 도 1의 버퍼 회로(100)에 포함된 부하단(130)과 출력단(150)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 부하단(130)은 상부 전류 미러 회로, 하부 전류 미러 회로, 제 1 연결 회로, 제 2 연결 회로, 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함할 수 있다.
상부 전류 미러 회로는 전류 미러(current mirror) 형태로 연결된 PMOS 트랜지스터들(MP4, MP5)을 포함할 수 있고, 하부 전류 미러 회로는 전류 미러(current mirror) 형태로 연결된 NMOS 트랜지스터들(MN4, MN5)을 포함할 수 있다. 제 1 연결 회로는 제 3 바이어스 전압(VB3)에 응답하여 동작하는 PMOS 트랜지스터(MP7) 및 제 4 바이어스 전압(VB4)에 응답하여 동작하는 NMOS 트랜지스터(MN7)를 포함할 수 있다. 제 2 연결 회로는 제 3 바이어스 전압(VB3)에 응답하여 동작하는 PMOS 트랜지스터(MP6) 및 제 4 바이어스 전압(VB4)에 응답하여 동작하는 NMOS 트랜지스터(MN6)를 포함할 수 있다.
상부 전류 미러 회로는 상기 제 2 입력단(input stage)과 전기적으로 연결되고 부하단(130)에 전류를 공급한다. 하부 전류 미러 회로는 상기 제 1 입력단과 전기적으로 연결되고 상기 부하단에 전류를 공급한다. 제 1 연결 회로는 상기 상부 전류 미러 회로의 제 1 출력단자(NCU)와 상기 하부 전류 미러 회로의 제 1 출력단자(NCD)를 전기적으로 연결한다. 제 2 연결 회로는 상기 상부 전류 미러 회로의 제 2 출력단자(NCSP)와 상기 하부 전류 미러 회로의 제 2 출력단자(NCSN)를 전기적으로 연결한다. 제 1 커패시터(C1)는 상기 상부 전류 미러 회로의 제 1 출력단자(NCU)와 출력단(150)의 출력단자(NOUT) 사이에 연결될 수 있고, 제 2 커패시터(C2)는 상기 하부 전류 미러 회로의 제 1 출력단자(NCD)와 출력단(150)의 출력단자(NOUT) 사이에 연결될 수 있다.
출력단(150)은 상기 상부 전류 미러 회로의 제 1 출력단자(NCU)에 연결된 게이트를 갖고 전원전압(VDD)과 출력 단자(NOUT) 사이에 연결된 PMOS 트랜지스터(MP8), 및 상기 하부 전류 미러 회로의 제 1 출력단자(NCD)에 연결된 게이트를 갖고 출력 단자(NOUT)와 접지 사이에 연결된 NMOS 트랜지스터(MN8)를 포함할 수 있다.
푸쉬 보상전류(ICOMP_PUSH)는 상기 상부 전류 미러 회로의 제 1 출력단자(NCU)에 제공될 수 있고, 풀 보상전류(ICOMP_PULL)는 상기 하부 전류 미러 회로의 제 1 출력단자(NCD)에 제공될 수 있다. 푸쉬 부하전류(pushing load current)(ILU)는 상기 상부 전류 미러 회로의 제 1 출력단자(NCU)에서 입력단(110)에 포함된 NMOS 트랜지스터들(MN1, MN2)로 구성된 제 2 입력단으로 흐르고, 푸쉬 부하전류(ILUB)는 상기 상부 전류 미러 회로의 제 2 출력단자(NCSP)에서 입력단(110)에 포함된 제 2 입력단으로 흐를 수 있다.
풀 부하전류(pulling load current)(ILD)는 입력단(110)에 포함된 PMOS 트랜지스터들(MP1, MP2)로 구성된 제 1 입력단으로부터 상기 하부 전류 미러 회로의 제 1 출력단자(NCD)로 흐르고, 풀 부하전류(ILDB)는 입력단(110)에 포함된 제 1 입력단으로부터 상기 하부 전류 미러 회로의 제 2 출력단자(NCSN)로 흐를 수 있다.
도 4는 도 1의 버퍼 회로에 포함된 부하단과 출력단의 다른 하나의 예를 나타내는 회로도이다.
도 4에 도시된 부하단(130a)은 PMOS 트랜지스터들(MP4_1, MP5_1)로 구성되고 바이어스 전압(VB5)에 응답하여 동작하고, PMOS 트랜지스터들(MP4, MP5)로 구성된 상부 전류 미러 회로와 상기 연결 회로들 사이에 연결된 상부 캐스코드 회로를 포함할 수 있다. 또한, 도 4에 도시된 부하단(130a)은 NMOS 트랜지스터들(MN4_1, MN5_1)로 구성되고 바이어스 전압(VB6)에 응답하여 동작하고, NMOS 트랜지스터들(MN4, MN5)로 구성된 하부 전류 미러 회로와 상기 연결 회로들 사이에 연결된 하부 캐스코드 회로를 포함할 수 있다. 상기 상부 캐스코드 회로와 상기 하부 캐스코드 회로를 제외하면 도 4에 도시된 부하단(130a)의 회로는 도 3에 도시된 부하단(130)의 회로와 유사한 구성을 가질 수 있다. 따라서, 도 4에 도시된 부하단(130a)은 도 3에 도시된 부하단(130)과 유사하게 동작할 수 있다. 캐스코드 회로들을 갖는 부하단(130a)은 출력 임피던스가 크기 때문에, 부하단(130a)을 포함하는 증폭기 및 버퍼 회로는 높은 전압 이득을 얻을 수 있다.
도 5는 도 1의 버퍼 회로(100)에 포함된 슬루율 보상 회로(160)의 하나의 예를 나타내는 블록도이다.
도 5를 참조하면, 슬루율 보상 회로(160)는 비교기(162), 풀 보상전류 발생기(164) 및 푸쉬 보상전류 발생기(166)를 포함할 수 있다.
비교기(162)는 입력 전압신호(VIN)와 출력 전압신호(VOUT)를 비교하고, 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 차이에 대응하는 제 1 전류(I_VDIFF)를 발생한다. 풀 보상전류 발생기(164)는 제 1 전류(I_VDIFF)에 대해 전류 미러 동작을 수행하여 풀 보상전류(ICOMP_PULL)를 발생한다. 푸쉬 보상전류 발생기(166)는 제 1 전류(I_VDIFF)에 대해 전류 미러 동작을 수행하여 푸쉬 보상전류(ICOMP_PUSH)를 발생한다.
도 6은 도 5의 슬루율 보상 회로(160)를 상세히 도시한 회로도이다.
도 6을 참조하면, 비교기(162)는 입력 전압신호(VIN)가 인가되는 게이트, 출력 전압신호(VOUT)가 인가되는 소스, 및 제 1 노드(N11)에 연결된 드레인을 갖는 NMOS 트랜지스터(MN16), 및 입력 전압신호(VIN)가 인가되는 게이트, 출력 전압신호(VOUT)가 인가되는 소스, 및 제 2 노드(N12)에 연결된 드레인을 갖는 PMOS 트랜지스터(MP16)를 포함할 수 있다.
풀 보상전류 발생기(164)는 제 1 전류원(IS1), 제 1 PMOS 트랜지스터(MP11), 제 2 PMOS 트랜지스터(MP12), 제 3 PMOS 트랜지스터(MP13), 제 4 PMOS 트랜지스터(MP14), 제 1 NMOS 트랜지스터(MN14_1) 및 제 2 NMOS 트랜지스터(MN15)를 포함할 수 있다. 제 1 전류원(IS1)는 제 1 제어신호(CNT1)에 응답하여 크기가 조절되는 제 1 전원전류(supply current)를 발생한다. 제 1 PMOS 트랜지스터(MP11)는 전원전압에 연결된 소스, 제 1 전류원(IS1)에 공통 연결된 드레인과 게이트를 갖는다. 제 2 PMOS 트랜지스터(MP12)는 상기 전원전압에 연결된 소스, 및 제 1 PMOS 트랜지스터(MP11)의 게이트에 연결된 게이트를 갖는다. 제 3 PMOS 트랜지스터(MP13)는 제 2 PMOS 트랜지스터(MP12)의 드레인에 연결된 소스, 및 상기 제 1 노드에 공통 연결된 드레인과 게이트를 갖는다. 제 4 PMOS 트랜지스터(MP14)는 전원전압(VDD)에 연결된 소스, 및 상기 제 3 PMOS 트랜지스터의 게이트에 연결된 게이트를 갖는다. 제 1 NMOS 트랜지스터(MN14_1)는 상기 제 4 PMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트, 및 접지에 연결된 소스를 갖는다. 제 2 NMOS 트랜지스터(MN15)는 제 1 NMOS 트랜지스터(MN14_1)의 게이트에 연결된 게이트, 접지에 연결된 소스, 및 풀 보상전류(ICOMP_PULL)가 출력되는 드레인을 갖는다.
푸쉬 보상전류 발생기(166)는 제 2 전류원(IS2), 제 1 NMOS 트랜지스터(MN11), 제 2 NMOS 트랜지스터(MN12), 제 3 NMOS 트랜지스터(MN13), 제 4 NMOS 트랜지스터(MN14), 제 1 PMOS 트랜지스터(MP14_1) 및 제 2 PMOS 트랜지스터(MP15)를 포함할 수 있다. 제 2 전류원(IS2)는 제 2 제어신호(CNT2)에 응답하여 크기가 조절되는 제 2 전원전류를 발생한다. 제 1 NMOS 트랜지스터(MN11)는 접지전압에 연결된 소스, 제 2 전류원(IS2)에 공통 연결된 드레인과 게이트를 갖는다. 제 2 NMOS 트랜지스터(MN12)는 접지에 연결된 소스, 및 상기 제 1 NMOS 트랜지스터(MN11)의 게이트에 연결된 게이트를 갖는다. 제 3 NMOS 트랜지스터(MN13)는 제 2 NMOS 트랜지스터(MN12)의 드레인에 연결된 소스, 및 제 2 노드(N12)에 공통 연결된 드레인과 게이트를 갖는다. 제 4 NMOS 트랜지스터(MN14)는 접지에 연결된 소스, 및 제 3 NMOS 트랜지스터(MN13)의 게이트에 연결된 게이트를 갖는다. 제 1 PMOS 트랜지스터(MP14_1)는 상기 제 4 NMOS 트랜지스터의 드레인에 공통 연결된 드레인과 게이트, 및 전원전압에 연결된 소스를 갖는다. 제 2 PMOS 트랜지스터(MP15)는 제 1 PMOS 트랜지스터(MP14_1))의 드레인에 연결된 게이트, 전원전압(VDD)에 연결된 소스, 및 푸쉬 보상전류(ICOMP_PUSH)가 출력되는 드레인을 갖는다.
도 7은 도 1의 버퍼 회로(100)에 포함된 슬루율 보상 회로(160)의 다른 하나의 예를 나타내는 회로도이다.
도 7을 참조하면, 슬루율 보상 회로(160a)의 풀 보상전류 발생기(164a)는 제 1 PMOS 트랜지스터(MP12), 제 2 PMOS 트랜지스터(MP13), 제 3 PMOS 트랜지스터(MP14), 제 1 NMOS 트랜지스터(MN14_1) 및 제 2 NMOS 트랜지스터(MN15)를 포함할 수 있다. 제 1 PMOS 트랜지스터(MP12)는 전원전압(VDD)에 연결된 소스, 및 상기 연산증폭기의 부하단(130)에 포함된 상부 전류 미러 회로의 출력단자(NCSP)에 연결된 게이트를 갖는다. 제 2 PMOS 트랜지스터(MP13)는 제 1 PMOS 트랜지스터(MP12)의 드레인에 연결된 소스, 및 제 1 노드(N11)에 공통 연결된 드레인과 게이트를 갖는다. 제 3 PMOS 트랜지스터(MP14)는 전원전압(VDD)에 연결된 소스, 및 제 2 PMOS 트랜지스터(MP13)의 게이트에 연결된 게이트를 갖는다. 제 1 NMOS 트랜지스터(MN14_1) 는 제 3 PMOS 트랜지스터(MP14)의 드레인에 공통 연결된 드레인과 게이트, 및 접지에 연결된 소스를 갖는다. 제 2 NMOS 트랜지스터(MN15)는 제 1 NMOS 트랜지스터(MN14_1)의 게이트에 연결된 게이트, 접지에 연결된 소스, 및 풀 보상전류(ICOMP_PULL)가 출력되는 드레인을 갖는다.
푸쉬 보상전류 발생기(166a)는 제 1 NMOS 트랜지스터(MN12), 제 2 NMOS 트랜지스터(MN13), 제 3 NMOS 트랜지스터(MN14), 제 1 PMOS 트랜지스터(MP14_1) 및 제 2 PMOS 트랜지스터(MP15)를 포함할 수 있다. 제 1 NMOS 트랜지스터(MN12)는 접지에 연결된 소스, 및 상기 연산증폭기의 부하단(130)에 포함된 하부 전류 미러 회로의 출력단자(NCSN)에 연결된 게이트를 갖는다. 제 2 NMOS 트랜지스터(MN13)는 제 1 NMOS 트랜지스터(MN12)의 드레인에 연결된 소스, 및 제 2 노드(N12)에 공통 연결된 드레인과 게이트를 갖는다. 제 3 NMOS 트랜지스터(MN14)는 접지에 연결된 소스, 및 제 2 NMOS 트랜지스터(MN13)의 게이트에 연결된 게이트를 갖는다. 제 1 PMOS 트랜지스터(MP14_1)는 제 3 NMOS 트랜지스터(MN14)의 드레인에 공통 연결된 드레인과 게이트, 및 접지에 연결된 소스를 갖는다. 제 2 PMOS 트랜지스터(MP15)는 제 1 PMOS 트랜지스터(MP14_1)의 드레인에 연결된 게이트, 전원전압(VDD)에 연결된 소스, 및 푸쉬 보상전류(ICOMP_PUSH)가 출력되는 드레인을 갖는다.
도 8은 도 5 내지 도 7에 포함된 비교 회로의 하나의 예를 나타내는 회로도이다. 도 6을 참조하여 상기한 바와 같이, 비교기(162)는 입력 전압신호(VIN)가 인가되는 게이트 및 출력 전압신호(VOUT)가 인가되는 소스를 갖는 NMOS 트랜지스터(MN16), 및 입력 전압신호(VIN)가 인가되는 게이트 및 출력 전압신호(VOUT)가 인가되는 소스를 갖는 PMOS 트랜지스터(MP16)를 포함할 수 있다.
도 8을 참조하면, NMOS 트랜지스터(MN16)의 바디(body)는 NMOS 트랜지스터(MN16)의 소스에 전기적으로 연결되고, PMOS 트랜지스터(MP16)의 바디는 PMOS 트랜지스터(MP16)의 소스에 전기적으로 연결되어 있다. 또한, NMOS 트랜지스터(MN16)의 바디(body)는 PMOS 트랜지스터(MP16)의 바디와 전기적으로 연결되어 있다.
도 8에 도시된 바와 같이, NMOS 트랜지스터의 바디 또는 PMOS 트랜지스터의바디(또는 벌크)가 소스에 전기적으로 연결되면, NMOS 트랜지스터의 바디 또는 PMOS 트랜지스터의 바디에 인가되는 백바이어스(back-bias) 전압이 변화하더라도 MOS 트랜지스터들의 문턱 전압(threshold voltage)은 일정한 값을 가질 수 있다.
이하, 도 1 내지 도 8을 참조하여 실시예에 따른 버퍼 회로(100)의 동작에 대해 설명한다.
버퍼 회로(100)는 도 5 내지 도 6의 슬루율 보상 회로(160, 160a)를 사용하여 버퍼 회로(100)의 출력 전압신호(VOUT)의 슬루율을 증가시킬 수 있다. 예를 들어, 입력 전압신호(VIN)의 크기가 출력 전압신호(VOUT)의 크기보다 MOS 트랜지스터의 문턱 전압(threshold voltage) 이상 커지면, 입력단(110)에 포함된 PMOS 트랜지스터들(MP1, MP2)로 구성된 제 1 입력단의 풀 부하전류(pulling load current)(ILD)는 크기가 감소하고, 풀 부하전류(ILDB)는 증가한다. 입력단(110)에 포함된 NMOS 트랜지스터들(MN1, MN2)로 구성된 제 2 입력단의 푸쉬 부하전류(pushing load current)(ILU)는 크기가 증가하고, 푸쉬 부하전류(ILUB)는 감소한다. 이 때, 부하단(130)의 상부 전류 미러 회로의 제 1 출력단자(NCU)의 전압은 감소하고, 부하단(130)의 상부 전류 미러 회로의 제 2 출력단자(NCSP)의 전압은 증가한다. 또한, 부하단(130)의 하부 전류 미러 회로의 제 1 출력단자(NCD)의 전압은 감소하고, 부하단(130)의 하부 전류 미러 회로의 제 2 출력단자(NCNP)의 전압은 증가한다. 즉, 입력 전압신호(VIN)의 크기가 출력 전압신호(VOUT)의 크기보다 MOS 트랜지스터의 문턱 전압(threshold voltage) 이상 클 때, 부하단(130)의 상부 전류 미러 회로의 제 1 출력단자(NCU)의 전압과 부하단(130)의 하부 전류 미러 회로의 제 1 출력단자(NCD)의 전압은 감소한다.
한편, 입력 전압신호(VIN)의 크기가 출력 전압신호(VOUT)의 크기보다 MOS 트랜지스터의 문턱 전압(threshold voltage) 이상 클 때, 도 6의 비교기(162)에 포함된 NMOS 트랜지스터(MN16)가 온 상태가 되고, PMOS 트랜지스터(MP16)는 오프 상태가 된다. 따라서, 풀 보상전류 발생기(164)가 활성화되고, 풀 보상전류 발생기(164)의 출력인 풀 보상전류(ICOMP_PULL)가 부하단(130)의 하부 전류 미러 회로의 제 1 출력단자(NCD)에 공급된다. 풀 보상전류(ICOMP_PULL)는 부하단(130)의 하부 전류 미러 회로의 제 1 출력단자(NCD)로부터 풀 보상전류 발생기(164)에 포함된 NMOS 트랜지스터(MN15)로 흐른다. 즉, 풀 보상전류 발생기(164)는 풀 보상전류(ICOMP_PULL)를 풀(pulling)한다. 따라서, 이 때, 부하단(130)의 하부 전류 미러 회로의 제 1 출력단자(NCD)의 전압은 풀 보상전류(ICOMP_PULL)에 의해 더욱 낮아진다. 따라서, 이 때 풀 보상전류(ICOMP_PULL)에 의해 출력단(150)의 NMOS 트랜지스터(MN8)가 빠르게 오프 상태로 되고 출력 전압신호의 상승 시간(rising time)이 짧아진다.
입력 전압신호(VIN)의 크기가 출력 전압신호(VOUT)의 크기보다 MOS 트랜지스터의 문턱 전압(threshold voltage) 이상 클 때, 도 6의 비교기(162)에 포함된 PMOS 트랜지스터(MP16)는 오프 상태가 되기 때문에, 푸쉬 보상전류 발생기(166)가 비활성화되고, 푸쉬 보상전류 발생기(166)의 출력인 푸쉬 보상전류(ICOMP_PUSH)는 부하단(130)에 공급되지 않는다.
출력 전압신호(VOUT)의 크기가 입력 전압신호(VIN)의 크기보다 MOS 트랜지스터의 문턱 전압(threshold voltage) 이상 커지면, 입력단(110)에 포함된 PMOS 트랜지스터들(MP1, MP2)로 구성된 제 1 입력단의 풀 부하전류(pulling load current)(ILD)는 크기가 증가하고, 풀 부하전류(ILDB)는 감소한다. 입력단(110)에 포함된 NMOS 트랜지스터들(MN1, MN2)로 구성된 제 2 입력단의 푸쉬 부하전류(pushing load current)(ILU)는 크기가 감소하고, 푸쉬 부하전류(ILUB)는 증가한다. 이 때, 부하단(130)의 상부 전류 미러 회로의 제 1 출력단자(NCU)의 전압은 증가하고, 부하단(130)의 상부 전류 미러 회로의 제 2 출력단자(NCSP)의 전압은 감소한다. 또한, 부하단(130)의 하부 전류 미러 회로의 제 1 출력단자(NCD)의 전압은 증가하고, 부하단(130)의 하부 전류 미러 회로의 제 2 출력단자(NCNP)의 전압은 감소한다. 즉, 출력 전압신호(VOUT)의 크기가 입력 전압신호(VIN)의 크기보다 MOS 트랜지스터의 문턱 전압(threshold voltage) 이상 클 때, 부하단(130)의 상부 전류 미러 회로의 제 1 출력단자(NCU)의 전압과 부하단(130)의 하부 전류 미러 회로의 제 1 출력단자(NCD)의 전압은 증가한다.
한편, 출력 전압신호(VOUT)의 크기가 입력 전압신호(VIN)의 크기보다 MOS 트랜지스터의 문턱 전압(threshold voltage) 이상 클 때, 도 6의 비교기(162)에 포함된 NMOS 트랜지스터(MN16)가 오프 상태가 되고, PMOS 트랜지스터(MP16)는 온 상태가 된다. 따라서, 푸쉬 보상전류 발생기(166)가 활성화되고, 푸쉬 보상전류 발생기(166)의 출력인 푸쉬 보상전류(ICOMP_PUSH)가 부하단(130)의 상부 전류 미러 회로의 제 1 출력단자(NCU)에 공급된다. 푸쉬 보상전류(ICOMP_PUSH)는 푸쉬 보상전류 발생기(166)에 포함된 PMOS 트랜지스터(MP15)로부터 부하단(130)의 상부 전류 미러 회로의 제 1 출력단자(NCU)로 흐른다. 즉, 푸쉬 보상전류 발생기(166)는 푸쉬 보상전류(ICOMP_PUSH)를 푸쉬(pushing)한다. 따라서, 부하단(130)의 상부 전류 미러 회로의 제 1 출력단자(NCU)의 전압은 푸쉬 보상전류(ICOMP_PUSH)에 의해 더욱 높아진다. 따라서, 푸쉬 보상전류(ICOMP_PUSH)에 의해 출력단(150)의 PMOS 트랜지스터(MN8)가 빠르게 오프 상태로 되고 출력 전압신호의 하강 시간(falling time)이 짧아진다.
출력 전압신호(VOUT)의 크기가 입력 전압신호(VIN)의 크기보다 MOS 트랜지스터의 문턱 전압 이상 클 때, 도 6의 비교기(162)에 포함된 NMOS 트랜지스터(MN16)는 오프 상태가 되기 때문에, 풀 보상전류 발생기(164)가 비활성화되고, 풀 보상전류 발생기(164)의 출력인 풀 보상전류(ICOMP_PULL)는 부하단(130)에 공급되지 않는다. 이와 같이, 실시예들에 따른 버퍼 회로는 출력 전압신호가 천이할 때, 즉 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 크기가 MOS 트랜지스터의 문턱전압 이상 차이가 날 때, 슬루율 보상 회로를 활성화시켜 출력신호의 슬루율을 개선할 수 있다.
도 9는 본 발명의 다른 하나의 실시 예에 따른 버퍼 회로를 나타내는 블록도이다.
도 9를 참조하면, 버퍼 회로(200)는 연산증폭기 및 슬루율 보상 회로(160)를 포함할 수 있다. 도 8에 도시된 연산증폭기는 도 1의 레일 투 레일(rail-to-rail) 구조의 연산증폭기와 달리, 입력단이 단일 구조를 갖는다.
연산증폭기는 입력단(input stage)(210), 부하단(load stage)(230), 출력단(output stage)(150) 및 상부 바이어스 회로(170)를 포함할 수 있다.
부하단(230)은 풀 보상전류(ICOMP_PULL) 및 푸쉬 보상전류(ICOMP_PUSH)를 사용하여 슬루율 보상 동작을 수행하고, 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 크기의 차이에 대응하는 부하전류들(ILD, ILDB)을 발생하고, 부하전류들(ILD, ILDB)을 입력단(210)에 제공한다. 상부 바이어스 회로(170)는 입력단(110)에 바이어스 전류를 제공한다.
도 10은 도 9의 버퍼 회로(200)에 포함된 입력단(210)과 상부 바이어스 회로(170)의 하나의 예를 나타내는 회로도이다.
도 10을 참조하면, 입력단(210)은 PMOS 트랜지스터들(MP1, MP2)로 구성되고 부하단(230)으로부터 풀 부하전류(pulling load current)(ILD, ILDB)를 수신 할 수 있다. 풀 부하전류(pulling load current)(ILD, ILDB)는 입력단(210)으로부터 부하단(230)으로 흐를 수 있다. 상부 바이어스 회로(170)는 바이어스 전압(VB1)에 기초하여 입력단(210)에 바이어스 전류를 제공할 수 있다.
도 11은 도 9의 버퍼 회로(200)에 포함된 부하단(230)과 출력단(150)의 하나의 예를 나타내는 회로도이다.
도 11에 도시된 부하단(230)은 도 3에 도시된 부하단과 달리, 입력단(210)에 풀 부하전류(pulling load current)(ILD, ILDB)만 제공하고, 푸쉬 부하전류(pushing load current)(ILU, ILUB)는 제공하지 않는다.
풀 부하전류(ILD)는 입력단(210)으로부터 상기 하부 전류 미러 회로의 제 1 출력단자(NCD)로 흐르고, 풀 부하전류(ILDB)는 입력단(210)으로부터 상기 하부 전류 미러 회로의 제 2 출력단자(NCSN)로 흐를 수 있다.
도 12는 도 9의 버퍼 회로에 포함된 부하단과 출력단의 다른 하나의 예를 나타내는 회로도이다.
도 12에 도시된 부하단(230a)은 PMOS 트랜지스터들(MP4_1, MP5_1)로 구성되고 바이어스 전압(VB5)에 응답하여 동작하고, PMOS 트랜지스터들(MP4, MP5)로 구성된 상부 전류 미러 회로와 상기 연결 회로들 사이에 연결된 상부 캐스코드 회로를 포함할 수 있다. 또한, 도 12에 도시된 부하단(230a)은 NMOS 트랜지스터들(MN4_1, MN5_1)로 구성되고 바이어스 전압(VB6)에 응답하여 동작하고, NMOS 트랜지스터들(MN4, MN5)로 구성된 하부 전류 미러 회로와 상기 연결 회로들 사이에 연결된 하부 캐스코드 회로를 포함할 수 있다. 상기 상부 캐스코드 회로와 상기 하부 캐스코드 회로를 제외하면 도 12에 도시된 부하단(230a)의 회로는 도 11에 도시된 부하단(230)의 회로와 유사한 구성을 가질 수 있다. 따라서, 도 12에 도시된 부하단(230a)은 도 11에 도시된 부하단(230)과 유사하게 동작할 수 있다. 상기한 바와 같이, 캐스코드 회로들을 갖는 부하단(230a)은 출력 임피던스가 크기 때문에, 부하단(230a)을 포함하는 증폭기 및 버퍼 회로는 높은 전압 이득을 얻을 수 있다.
도 13은 본 발명의 또 다른 하나의 실시 예에 따른 버퍼 회로를 나타내는 블록도이다.
도 13을 참조하면, 버퍼 회로(300)는 연산증폭기 및 슬루율 보상 회로(160)를 포함할 수 있다. 도 13에 도시된 연산증폭기는 도 1의 레일 투 레일(rail-to-rail) 구조의 연산증폭기와 달리, 입력단이 단일 구조를 갖는다.
연산증폭기는 입력단(310), 부하단(330), 출력단(150) 및 하부 바이어스 회로(180)를 포함할 수 있다.
부하단(330)은 풀 보상전류(ICOMP_PULL) 및 푸쉬 보상전류(ICOMP_PUSH)를 사용하여 슬루율 보상 동작을 수행하고, 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 크기의 차이에 대응하는 부하전류들(ILU, ILUB)을 발생하고, 부하전류들(ILU, ILUB)을 입력단(310)에 제공한다. 하부 바이어스 회로(180)는 입력단(310)에 바이어스 전류를 제공한다.
도 14는 도 13의 버퍼 회로(300)에 포함된 입력단(310)과 하부 바이어스 회로(180)의 하나의 예를 나타내는 회로도이다.
도 14를 참조하면, 입력단(310)은 NMOS 트랜지스터들(MN1, MN2)로 구성되고 부하단(330)으로부터 푸쉬 부하전류(pushing load current)(ILU, ILUB)를 수신 할 수 있다. 푸쉬 부하전류(pushing load current)(ILU, ILUB)는 부하단(230)으로부터 입력단(310)으로 흐를 수 있다. 하부 바이어스 회로(180)는 바이어스 전압(VB2)에 기초하여 입력단(310)에 바이어스 전류를 제공할 수 있다.
도 15는 도 13의 버퍼 회로(300)에 포함된 부하단(330)과 출력단(150)의 하나의 예를 나타내는 회로도이다.
도 15에 도시된 부하단(330)은 도 3에 도시된 부하단과 달리, 입력단(310)에 푸쉬 부하전류(pushing load current)(ILU, ILUB)만 제공하고, 풀 부하전류(pulling load current)(ILD, ILDB)는 제공하지 않는다.
푸쉬 부하전류(ILU)는 상기 상부 전류 미러 회로의 제 1 출력단자(NCU)로부터 입력단(310)으로 흐르고, 푸쉬 부하전류(ILUB)는 상기 상부 전류 미러 회로의 제 2 출력단자(NCSP)로부터 입력단(310)으로 흐를 수 있다.
도 16은 도 13의 버퍼 회로에 포함된 부하단과 출력단의 다른 하나의 예를 나타내는 회로도이다.
도 16에 도시된 부하단(330a)은 PMOS 트랜지스터들(MP4_1, MP5_1)로 구성되고 바이어스 전압(VB5)에 응답하여 동작하고, PMOS 트랜지스터들(MP4, MP5)로 구성된 상부 전류 미러 회로와 상기 연결 회로들 사이에 연결된 상부 캐스코드 회로를 포함할 수 있다. 또한, 도 16에 도시된 부하단(330a)은 NMOS 트랜지스터들(MN4_1, MN5_1)로 구성되고 바이어스 전압(VB6)에 응답하여 동작하고, NMOS 트랜지스터들(MN4, MN5)로 구성된 하부 전류 미러 회로와 상기 연결 회로들 사이에 연결된 하부 캐스코드 회로를 포함할 수 있다. 상기 상부 캐스코드 회로와 상기 하부 캐스코드 회로를 제외하면 도 16에 도시된 부하단(330a)의 회로는 도 15에 도시된 부하단(330)의 회로와 유사한 구성을 가질 수 있다. 따라서, 도 16에 도시된 부하단(330a)은 도 15에 도시된 부하단(330)과 유사하게 동작할 수 있다. 상기한 바와 같이, 캐스코드 회로들을 갖는 부하단(330a)은 출력 임피던스가 크기 때문에, 부하단(330a)을 포함하는 증폭기 및 버퍼 회로는 높은 전압 이득을 얻을 수 있다.
도 17은 본 발명의 또 다른 하나의 실시 예에 따른 버퍼 회로(400)를 나타내는 회로도이다. 도 14의 버퍼 회로(400)는 쵸핑(chopping)로 구조를 갖는 버퍼 회로이다.
도 17을 참조하면, 버퍼 회로(400)는 연산증폭기 및 슬루율 보상 회로(460)를 포함할 수 있다. 도 17에 도시된 연산증폭기는 입력단이 이중 구조를 갖는 레일 투 레일(rail-to-rail) 구조를 갖는다.
연산증폭기는 입력 전압신호(VIN)를 증폭하여 출력 전압신호(VOUT)를 발생한다. 슬루율 보상 회로(460)는 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 출력 전압신호(VOUT)의 천이 시간을 감소시킨다.
연산증폭기는 입력단(input stage)(410), 부하단(load stage)(430), 출력단(output stage)(450), 상부 바이어스 회로(470), 하부 바이어스 회로(480), 및 전송 게이트들(TG1, TG2, TG3, TG4)를 포함할 수 있다.
입력단(410)은 전송 게이트들(TG1, TG2, TG3, TG4)을 통해 입력 전압신호(VIN)와 출력 전압신호(VOUT)를 수신하고, 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 크기의 차이를 결정한다. 부하단(430)은 풀 보상전류(ICOMP_PULL) 및 푸쉬 보상전류(ICOMP_PUSH)를 사용하여 슬루율 보상 동작을 수행하고, 입력 전압신호(VIN)와 출력 전압신호(VOUT)의 크기의 차이에 대응하는 부하전류들(ILU, ILUB, ILD, ILDB)을 발생하고, 부하전류들(ILU, ILUB, ILD, ILDB)을 입력단(410)에 제공한다. 상부 바이어스 회로(470) 및 하부 바이어스 회로(480)는 입력단(410)에 바이어스 전류를 제공한다.
전송 게이트(TG1)은 쵸핑 신호(CHOP)가 로직 로우일 때 온되고, 전송 게이트(TG2)은 쵸핑 신호(CHOP)가 로직 하이일 때 온되고, 전송 게이트(TG3)은 쵸핑 신호(CHOP)가 로직 하이일 때 온되고, 전송 게이트(TG4)은 쵸핑 신호(CHOP)가 로직 로우일 때 온된다. 쵸핑 바 신호(CHOPB)는 쵸핑 신호(CHOP)와 위상이 반대인 신호이다.
예를 들어, 쵸핑 신호(CHOP)가 로직 하이일 때, TG1은 오프 상태이고, TG2는 온 상태이고, TG3는 온 상태이고, TG4는 오프 상태가 된다. 이 때, 입력단(410)의 상부 입력 라인을 통해 출력신호(VOUT)가 입력단(410)에 인가되고, 입력단(410)의 하부 입력 라인을 통해 입력신호(VIN)가 입력단(410)에 인가된다. 또한, 쵸핑 신호(CHOP)가 로직 로우일 때, TG1은 온 상태이고, TG2는 오프 상태이고, TG3는 오프 상태이고, TG4는 온 상태가 된다. 이 때, 입력단(410)의 상부 입력 라인을 통해 입력신호(VIN)가 입력단(410)에 인가되고, 입력단(410)의 하부 입력 라인을 통해 출력신호(VOUT)가 입력단(410)에 인가된다. 따라서, 도 17의 버퍼 회로는 쵸핑 모드로 동작할 수 있다.
도 18은 본 발명의 실시예들에 따른 버퍼 회로의 출력신호의 파형을 종래의 버퍼 회로와 비교하여 도시한 도면이고, 도 19은 본 발명의 실시예들에 따른 버퍼 회로의 출력신호의 상승 시간(rising time)을 종래의 버퍼 회로와 비교하여 도시한 도면이다. 도 19에서 가로 축은 버퍼 회로의 출력 단자에 연결되는 부하 커패시터의 커패시턴스를 나타내고 세로 축은 출력전압의 상승 시간을 나타낸다.
도 18을 참조하면, 본 발명의 실시예들에 따른 버퍼 회로를 사용하여 슬루율 보상을 수행한 경우의 출력 전압신호(VOUT2)는 슬루율 보상을 하지 않은 종래의 버퍼 회로의 출력 전압신호(VOUT1)에 비해 천이시간이 짧다. 즉, 본 발명의 실시예들에 따른 버퍼 회로를 사용하여 슬루율 보상을 수행한 경우의 출력 전압신호(VOUT2)는 종래의 버퍼 회로의 출력 전압신호(VOUT1)에 비해 슬루율이 개선 되었다.
도 19를 참조하면, 본 발명의 실시예들에 따른 버퍼 회로를 사용하여 슬루율 보상을 수행한 경우의 출력 전압신호(VOUT2)의 상승 시간(TR2)은 슬루율 보상을 하지 않은 종래의 버퍼 회로의 출력 전압신호(VOUT1)의 상승 시간(TR1)에 비해 짧다. 즉, 본 발명의 실시예들에 따른 버퍼 회로를 사용하여 슬루율 보상을 수행한 경우의 출력 전압신호(VOUT2)는 종래의 버퍼 회로의 출력 전압신호(VOUT1)에 비해 슬루율이 개선 되었다.
도 20은 본 발명의 실시예들에 따른 버퍼 회로를 포함하는 소스 구동 회로(500)를 나타내는 블록도이다.
도 20을 참조하면, 소스 구동 회로(500)는 쉬프트 레지스터(510), 데이터 래치 회로(520), D/A 컨버터(digital to analog converter)(530) 및 출력 버퍼 회로(540)를 포함할 수 있다.
쉬프트 레지스터(510)는 클럭신호(CLK)와 입출력 제어신호(DIO)를 수신하고, 일정 수의 클럭신호마다 펄스신호를 발생시킨다. 데이터 래치 회로(520)는 데이터(DATA)와 로드신호(TP)를 수신한다. 데이터 래치 회로(520)는 쉬프트 레지스터(510)의 쉬프트 순서에 따라 데이터(DATA)를 래치하고, 로드신호(TP)가 인가되면 데이터(DATA)를 출력한다.
D/A 컨버터(530)는 계조전압(GMA)을 사용하여, 데이터 래치 회로(520)의 출력신호들(D1 ~ Dn)에 대응하는 아날로그 신호인 입력 전압신호들(VIN1 ~ VINn)을 발생시킨다. 출력 버퍼 회로(540)는 슬루율을 보상하고, 입력 전압신호들(VIN1 ~ VINn)을 버퍼링하여 소스 신호들(Y1 ~ Yn)을 발생한다. 소스 신호들(Y1 ~ Yn)은 데이터 래치 회로(520)에 인가되는 데이터(DATA)의 순서에 따라서 각 소스라인들에 출력된다.
도 20의 소스 구동 회로(500)는 본 발명의 실시예들에 따른 버퍼 회로의 구성을 갖는다. 소스 구동 회로(500)에 포함된 출력 버퍼 회로(540)는 입력 전압신호를 증폭하여 출력 전압신호를 발생하는 연산증폭기, 및 상기 입력 전압신호와 상기 출력 전압신호의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 상기 출력 전압신호의 천이 시간을 감소시키는 슬루율 보상 회로를 포함하는 바이어스 전류 제어신호 발생 회로 및 채널 증폭 회로를 포함할 수 있다. 따라서, 버퍼 회로의 출력 전압신호의 천이시간이 짧으며, 슬루율이 증가할 수 있다.
도 21은 도 20의 소스 구동 회로(500)에 포함된 출력 버퍼 회로(540)의 하나의 예를 나타내는 회로도이다.
도 21을 참조하면, 출력 버퍼 회로(540)는 복수의 채널 증폭기들(OP_CH1, OP_CH2, OP_CH3)을 포함하며, 버퍼들 입력 전압신호들(VIN1 ~ VINn)에 대해 버퍼링을 수행하여 출력 전압신호(Y1~Yn)를 발생한다. 채널 증폭기들(OP_CH1, OP_CH2, OP_CH3)에는 바이어스 전압(VB)이 인가될 수 있다.
도 22는 도 20의 소스 구동 회로(500)를 포함하는 LCD 장치의 하나의 예를 나타내는 회로도이다.
도 22를 참조하면, LCD 장치(1000)는 제어 회로(1100), 게이트 구동회로(1200), 소스 구동회로(1300), 액정 패널(1400), 및 계조전압 발생 회로(1500)를 구비한다.
액정 패널(1400)은 매트릭스의 각 교차점에 있는 TFT(Thin Film Transistor)를 가진다. TFT의 소스는 소스 신호("데이터 신호"라고도 함)를 수신하고, TFT의 게이트는 게이트 신호("주사 신호"라고도 함)를 수신한다. TFT의 드레인 단자와 공통전압(VCOM) 사이에 스토리지 커패시터(storage capacitor)(CST)와 액정 커패시터(CLC)가 연결되어 있다. 액정 패널(1400)은 게이트 라인(G1 ~ Gn)을 통해 게이트 신호를 수신하고, 소스 라인(D1 ~ Dm)을 통해 소스 신호를 수신한다. 게이트 구동 회로(1200)는 온 전압(Von)과 오프 전압(Voff)의 조합으로 이루어진 게이트 신호들을 게이트 라인들(G1 ~ Gn)에 인가한다.
계조전압 발생 회로(1500)는 LCD 장치(1000)의 휘도와 관련된 정극성과 부극성의 계조전압들(GMA)을 발생시킨다.
소스 구동 회로(1300)는 계조전압 발생 회로(1500)의 출력인 계조전압들(GMA)을 이용하여 제어 회로(1100)로부터 수신되는 데이터(DATA)를 D/A 변환하고 소스 라인들(D1 ~ Dm)에 인가한다.
제어 회로(1100)는 RGB 영상신호(R, G, B), 및 수직동기 신호(Vsync), 수평동기 신호(Hsync), 메인 클럭신호(MCLK), 데이터 인에이블 신호(DE) 등의 제어신호들을 수신한다. 제어 회로(1100)는 이들 제어신호들에 기초하여 소스 제어신호(CONT1) 및 게이트 제어신호(CONT2)를 발생시키고 영상신호들(DATA(R, G, B))을 액정 패널(1400)의 동작조건에 맞게 적절히 처리한 후, 게이트 제어신호(CONT2)를 게이트 구동부(1200)에 전송하고, 소스 제어신호(CONT1)와 영상신호(DATA(R, G, B))를 소스 구동부(1300)에 전송한다.
게이트 구동 회로(1200)와 소스 구동 회로(1300)는 각각 복수의 게이트 드라이브 IC(Integrated Circuit)와 복수의 소스 드라이브 IC를 구비할 수 있다(미도시). 데이터(DATA)는 각 픽셀에 대한 계조 레벨(gray level)을 결정한다. 소스 구동 회로(1300)는 소스 신호들을 액정 패널(liquid crystal panel)(1400) 상에 배열되어 있는 소스 라인에 인가하고, 게이트 구동 회로(1200)는 게이트 신호들을 액정 패널(1400)상에 배열되어 있는 게이트 라인에 인가한다.
도 22의 LCD 장치(1000)에 포함된 소스 구동 회로(1300)는 도 20의 소스 구동 회로(500)와 같은 구성을 가질 수 있다. 따라서, LCD 장치(1000)는 상기 실시예의 출력 버퍼 회로를 포함할 수 있다. LCD 장치(1000)에 포함된 출력 버퍼 회로는 입력 전압신호를 증폭하여 출력 전압신호를 발생하는 연산증폭기, 및 상기 입력 전압신호와 상기 출력 전압신호의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 상기 출력 전압신호의 천이 시간을 감소시키는 슬루율 보상 회로를 포함하는 바이어스 전류 제어신호 발생 회로 및 채널 증폭 회로를 포함할 수 있다. 따라서, 버퍼 회로의 출력 전압신호의 천이시간이 짧으며, 슬루율이 증가할 수 있다.
도 23은 본 발명의 하나의 실시예에 따른 버퍼 회로 제어 방법의 하나의 예를 나타내는 흐름도이다.
도 23을 참조하면, 본 발명의 하나의 실시예에 따른 버퍼 회로 제어 방법은 다음의 동작을 포함한다.
1) 입력 전압신호와 출력 전압신호의 차이에 기초하여 슬루율 보상 전류를 발생한다 (S1).
2) 상기 슬루율 보상 전류를 연산증폭기의 부하단(load stage)에 제공한다 (S2).
3) 상기 입력 전압신호를 버퍼링하여 상기 출력 전압신호를 발생한다 (S3).
상기 슬루율 보상 전류를 상기 연산증폭기의 부하단에 제공하는 단계는 상기 입력 전압신호와 상기 출력 전압신호의 크기가 일정 전압 이상 차이가 날 때, 상기 슬루율 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하는 단계를 포함할 수 있다. 상기 슬루율 보상 전류를 상기 연산증폭기의 부하단에 제공하는 단계는 상기 입력 전압신호와 상기 출력 전압신호의 크기의 차이가 MOS 트랜지스터의 문턱 전압보다 클 때, 상기 연산증폭기의 부하단(load stage)에 상기 슬루율 보상 전류를 제공하는 단계를 포함할 수 있다.
도 24는 본 발명의 하나의 실시예에 따른 버퍼 회로 제어 방법에 포함된 슬루율 보상 전류를 발생하는 방법의 하나의 예를 나타내는 흐름도이다.
도 24를 참조하면, 본 발명의 하나의 실시예에 따른 버퍼 회로 제어 방법에 포함된 슬루율 보상 전류를 발생하는 방법은 다음의 동작을 포함한다.
1) 상기 입력 전압신호와 상기 출력 전압신호의 크기를 비교하여 제 1 전류를 발생한다 (S11).
2) 상기 제 1 전류에 기초하여 풀 보상 전류(pull compensation current)를 발생한다 (S12).
3) 상기 제 1 전류에 기초하여 푸쉬 보상 전류(push compensation current)를 발생한다 (S13).
상기에서는 소스 구동회로, 및 이를 포함하는 LCD 장치에 대해 기술하였지만, 본 발명은 LCD 장치뿐만 아니라 PDP(Plasma Display Panel), OLED(Organic Light Emitting Diode) 등 일반적인 표시 장치에 적용이 가능하다.
본 발명은 버퍼 회로, 이를 포함하는 반도체 장치 및 디스플레이 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400: 버퍼 회로
110, 210, 310, 410: 입력단
130, 230, 330, 430: 부하단
150: 출력단
160: 슬루율 보상 회로
170, 180: 바이어스 회로
500; 소스 구동 회로
1000: LCD 장치

Claims (20)

  1. 입력 전압신호를 증폭하여 출력 전압신호를 발생하는 연산증폭기; 및
    상기 입력 전압신호와 상기 출력 전압신호의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 상기 출력 전압신호의 천이 시간을 감소시키는 슬루율 보상 회로를 포함하되,
    상기 슬루율 보상 회로는 상기 연산증폭기에 전류를 공급하는 푸쉬(push) 보상전류와 상기 연산증폭기의 전류를 싱크(sync)하는 풀(pull) 보상전류를 발생하고,
    상기 슬루율 보상 회로는:
    상기 입력 전압신호와 상기 출력 전압신호를 비교하고, 상기 입력 전압신호와 상기 출력 전압신호의 차이에 대응하는 제 1 전류를 발생하는 비교기;
    상기 제 1 전류에 대해 전류 미러 동작을 수행하여 상기 풀 보상전류를 발생하는 풀 보상전류 발생기; 및
    상기 제 1 전류에 대해 전류 미러 동작을 수행하여 상기 푸쉬 보상전류를 발생하는 푸쉬 보상전류 발생기를 포함하는 버퍼 회로.
  2. 제 1 항에 있어서, 상기 슬루율 보상 회로는
    상기 입력 전압신호와 상기 출력 전압신호의 크기가 일정 전압 이상 차이가 날 때, 상기 보상 전류를 상기 연산증폭기의 부하단에 제공하는 것을 특징으로 하는 버퍼 회로.
  3. 제 1 항에 있어서, 상기 슬루율 보상 회로는
    상기 입력 전압신호와 상기 출력 전압신호의 크기가 일정 전압 이상 차이가 날 때, 상기 연산증폭기의 부하단에 포함된 출력 커패시터의 일단(one end)에 상기 보상 전류를 제공하는 것을 특징으로 하는 버퍼 회로.
  4. 제 1 항에 있어서, 상기 슬루율 보상 회로는
    상기 입력 전압신호와 상기 출력 전압신호의 크기의 차이가 상기 슬루율 보상 회로를 구성하는 MOS 트랜지스터의 문턱 전압보다 클 때, 상기 연산증폭기의 부하단에 상기 보상 전류를 제공하는 것을 특징으로 하는 버퍼 회로.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 비교기는
    상기 입력 전압신호가 인가되는 게이트, 상기 출력 전압신호가 인가되는 소스, 및 제 1 노드에 연결된 드레인을 갖는 NMOS 트랜지스터; 및
    상기 입력 전압신호가 인가되는 게이트, 상기 출력 전압신호가 인가되는 소스, 및 제 2 노드에 연결된 드레인을 갖는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 버퍼 회로.
  8. 제 7 항에 있어서,
    상기 입력 전압신호의 크기가 상기 출력 전압신호의 크기보다 클 때, 상기 NMOS 트랜지스터가 턴온되고 상기 PMOS 트랜지스터가 턴오프되며, 상기 풀 보상전류 발생기가 활성화되고, 상기 슬루율 보상 회로는 상기 풀 보상전류를 상기 부하단에 제공하는 것을 특징으로 하는 버퍼 회로.
  9. 제 7 항에 있어서,
    상기 출력 전압신호의 크기가 상기 입력 전압신호의 크기보다 클 때, 상기 PMOS 트랜지스터가 턴온되고 상기 NMOS 트랜지스터가 턴오프되며, 상기 푸쉬 보상전류 발생기가 활성화되고, 상기 슬루율 보상 회로는 상기 푸쉬 보상전류를 상기 부하단에 제공하는 것을 특징으로 하는 버퍼 회로.
  10. 제 7 항에 있어서,
    상기 NMOS 트랜지스터의 바디(body)는 상기 NMOS 트랜지스터의 소스에 전기적으로 연결되고, 상기 PMOS 트랜지스터의 바디는 상기 PMOS 트랜지스터의 소스에 전기적으로 연결되는 것을 특징으로 하는 버퍼 회로.
  11. 제 1 항에 있어서, 상기 연산증폭기는
    상기 입력 전압신호와 상기 출력 전압신호를 수신하고, 상기 입력 전압신호와 상기 출력 전압신호의 크기의 차이를 결정하는 입력단(input stage);
    상기 풀 보상전류 및 푸쉬 보상전류를 사용하여 슬루율 보상 동작을 수행하고 상기 입력 전압신호와 상기 출력 전압신호의 크기의 차이에 대응하는 부하전류들을 발생하고, 상기 부하전류들을 상기 입력단에 제공하는 부하단(load stage); 및
    상기 부하단에 연결되어 있고, 상기 부하단의 출력신호를 버퍼링하여 상기 출력 전압신호를 발생하는 출력단(output stage)을 포함하는 것을 특징으로 하는 버퍼 회로.
  12. 제 11 항에 있어서, 상기 입력단은
    PMOS 트랜지스터들로 구성되고 상기 부하단으로부터 풀 부하전류(pulling load current)를 수신하는 제 1 입력단; 및
    NMOS 트랜지스터들로 구성되고 상기 부하단으로부터 푸쉬 부하전류(pushing load current)를 수신하는 제 2 입력단을 포함하는 것을 특징으로 하는 버퍼 회로.
  13. 제 12 항에 있어서,
    상기 풀 부하전류는 상기 제 1 입력단으로부터 상기 부하단으로 흐르고, 상기 푸쉬 부하전류는 상기 부하단으로부터 상기 제 2 입력단으로 흐르는 것을 특징으로 하는 버퍼 회로.
  14. 제 12 항에 있어서, 상기 연산증폭기는
    상기 제 1 입력단에 제 1 바이어스 전류를 제공하는 상부 바이어스 회로; 및
    상기 제 2 입력단에 제 2 바이어스 전류를 제공하는 하부 바이어스 회로를 더 포함하는 것을 특징으로 하는 버퍼 회로.
  15. 제 12 항에 있어서, 상기 부하단은
    상기 제 2 입력단과 전기적으로 연결되고 상기 부하단에 전류를 공급하는 상부 전류 미러 회로;
    상기 제 1 입력단과 전기적으로 연결되고 상기 부하단에 전류를 공급하는 하부 전류 미러 회로;
    상기 상부 전류 미러 회로의 제 1 출력단자와 상기 하부 전류 미러 회로의 제 1 출력단자를 전기적으로 연결하는 제 1 연결 회로;
    상기 상부 전류 미러 회로의 제 2 출력단자와 상기 하부 전류 미러 회로의 제 2 출력단자를 전기적으로 연결하는 제 2 연결 회로;
    상기 상부 전류 미러 회로의 상기 제 1 출력단자와 상기 출력단의 출력단자 사이에 연결된 제 1 커패시터; 및
    상기 하부 전류 미러 회로의 상기 제 1 출력단자와 상기 출력단의 출력단자 사이에 연결된 제 2 커패시터를 포함하는 것을 특징으로 하는 버퍼 회로.
  16. 클럭신호와 입출력 제어신호에 기초하여 펄스 신호를 발생하는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 쉬프트 순서에 따라 데이터를 래치하고, 로드신호에 응답하여 상기 데이터를 디지털 입력신호들로서 출력하는 데이터 래치 회로;
    계조전압을 사용하여, 상기 디지털 입력신호들에 대응하는 입력 전압신호들을 발생하는 디지털-아날로그 변환기; 및
    상기 입력 전압신호들을 버퍼링하여 소스 신호들을 발생하는 출력 버퍼 회로를 포함하고, 상기 출력 버퍼 회로는
    입력 전압신호를 증폭하여 출력 전압신호를 발생하는 연산증폭기; 및
    상기 입력 전압신호와 상기 출력 전압신호의 차이에 기초하여 보상 전류를 발생하고, 상기 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하고, 상기 출력 전압신호의 천이 시간을 감소시키는 슬루율 보상 회로를 포함하되,
    상기 슬루율 보상 회로는 상기 연산증폭기에 전류를 공급하는 푸쉬(push) 보상전류와 상기 연산증폭기의 전류를 싱크(sync)하는 풀(pull) 보상전류를 발생하고,
    상기 슬루율 보상 회로는:
    상기 입력 전압신호와 상기 출력 전압신호를 비교하고, 상기 입력 전압신호와 상기 출력 전압신호의 차이에 대응하는 제 1 전류를 발생하는 비교기;
    상기 제 1 전류에 대해 전류 미러 동작을 수행하여 상기 풀 보상전류를 발생하는 풀 보상전류 발생기; 및
    상기 제 1 전류에 대해 전류 미러 동작을 수행하여 상기 푸쉬 보상전류를 발생하는 푸쉬 보상전류 발생기를 포함하는 디스플레이 장치의 소스 구동 회로.
  17. 입력 전압신호와 출력 전압신호의 차이에 기초하여 슬루율 보상 전류를 발생하는 단계;
    상기 슬루율 보상 전류를 연산증폭기의 부하단(load stage)에 제공하는 단계; 및
    상기 입력 전압신호를 버퍼링하여 상기 출력 전압신호를 발생하는 단계를 포함하되,
    상기 슬루율 보상 전류를 발생하는 단계는:
    상기 입력 전압신호와 상기 출력 전압신호의 크기를 비교하여 제 1 전류를 발생하는 단계;
    상기 제 1 전류에 기초하여 풀 보상 전류(pull compensation current)를 발생하는 단계; 및
    상기 제 1 전류에 기초하여 푸쉬 보상 전류(push compensation current)를 발생하는 단계를 포함하는 버퍼 회로 제어 방법.
  18. 제 17 항에 있어서, 상기 슬루율 보상 전류를 상기 연산증폭기의 부하단에 제공하는 단계는 상기 입력 전압신호와 상기 출력 전압신호의 크기가 일정 전압 이상 차이가 날 때, 상기 슬루율 보상 전류를 상기 연산증폭기의 부하단(load stage)에 제공하는 단계를 포함하는 것을 특징으로 하는 버퍼 회로 제어 방법.
  19. 제 17 항에 있어서, 상기 슬루율 보상 전류를 상기 연산증폭기의 부하단에 제공하는 단계는 상기 입력 전압신호와 상기 출력 전압신호의 크기의 차이가 MOS 트랜지스터의 문턱 전압보다 클 때, 상기 연산증폭기의 부하단(load stage)에 상기 슬루율 보상 전류를 제공하는 단계를 포함하는 것을 특징으로 하는 버퍼 회로 제어 방법.
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