TWI532099B - 半導體裝置之製造方法 - Google Patents
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Description
本發明涉及包含氧化物半導體的半導體裝置及其製造方法。
在本說明書中，半導體裝置是指能通過利用半導體特性起作用的所有裝置。在本說明書中描述的電晶體是半導體裝置，而且包含該電晶體的電光裝置、半導體電路以及電子裝置均為半導體裝置。
用於以液晶顯示裝置和發光顯示裝置為代表的大多數平板顯示器的電晶體利用在玻璃基底上設置的矽半導體諸如非晶矽、單晶矽以及多晶矽而形成。另外，利用這樣的矽半導體形成的晶體管用於積體電路(IC)等。
將呈現半導體特性的金屬氧化物代替上述矽半導體而用於電晶體的技術受到密切關注。請注意，在本說明書中，將呈現半導體特性的金屬氧化物稱為氧化物半導體。
例如，公開了，通過利用氧化鋅或In-Ga-Zn基的金屬氧化物作為氧化物半導體來製造電晶體，且該晶體管用作顯示裝置的畫素的開關元件等的技術(參照專利文獻1及2)。
專利文獻1：日本專利申請公開第2007-123861號
專利文獻2：日本專利申請公開第2007-096055號
當氧化物半導體中發生缺氧(oxygen deficiency)時，部分缺氧成為施主而產生電子作為載流子。因此，在包含氧化物半導體的電晶體中，在包含通道形成區的氧化物半導體中的缺氧導致電晶體的閾值電壓的負偏移。
從上述來看，本發明的一個實施例要提供電特性良好且不大可能變化的半導體裝置，以及該半導體裝置的製造方法。
為了解決上述問題，在這樣的過程中製造半導體裝置，即在該過程中減少包含通道形成區的氧化物半導體中的缺氧。
本發明的一個實施例是半導體裝置的製造方法，包含以下步驟：在基底上形成閘極電極；在閘極電極上形成閘極絕緣膜；在閘極絕緣膜上形成第一氧化物半導體膜；在形成第一氧化物半導體膜的步驟之後進行熱處理，由此形成第二氧化物半導體膜；在第二氧化物半導體膜上形成第一導電膜；在第一導電膜上形成包含厚度不同的區域的第一抗蝕劑遮罩；利用第一抗蝕劑遮罩選擇性地除去第二氧化物半導體膜的一部分及第一導電膜的一部分，由此形成第三氧化物半導體膜及第二導電膜；減小第一抗蝕劑遮罩的尺寸以暴露至少第二導電膜與第三氧化物半導體膜的通道形成區重疊的區域，由此形成第二抗蝕劑遮罩；以及利用第二抗蝕劑遮罩選擇性地除去第二導電膜的一部分，由此形成源極電極及汲極電極。
在上述的半導體裝置的製造方法中，利用多色調遮罩(multi-tone mask)形成包含厚度不同的區域的第一抗蝕劑遮罩。通過使用多色調遮罩，利用一個光遮罩能將第二氧化物半導體膜加工為第三氧化物半導體膜並能將第一導電膜加工為源極電極及汲極電極。
在閘極絕緣膜上形成第一氧化物半導體膜之後，或者在第一氧化物半導體膜上形成第一導電膜之後，可進行熱處理，其中第一氧化物半導體膜形成於閘極絕緣膜上。
在形成源極電極及汲極電極之後，可在閘極絕緣膜、第三氧化物半導體膜、源極電極以及汲極電極上形成保護絕緣膜。在形成保護絕緣膜之後，可進一步進行熱處理。
閘極絕緣膜及保護絕緣膜的至少一個可為氧化物絕緣膜。在氧化物絕緣膜用作閘極絕緣膜的情況下，從用作閘極絕緣膜的氧化物絕緣膜釋放的氧能擴散至形成於閘極絕緣膜上的第一氧化物半導體膜中。
備選地，除了氧化物絕緣膜外，閘極絕緣膜及保護絕緣膜還可為這樣的絕緣膜，即當從該絕緣膜釋放的氧的量在熱脫附譜法分析(thermal desorption spectroscopy analysis)中轉換為氧原子時，該量大於或等於1.0×1018atoms/cm3。
用於閘極絕緣膜及保護絕緣膜的至少一個的氧化物絕緣膜優選為包含的氧多於其化學計量比的氧化物絕緣膜。在包含的氧多於其化學計量比的氧化物絕緣膜中，通過加熱更多的氧被釋放；因此，更多的氧可擴散至形成於閘極絕緣膜上的第一氧化物半導體膜或第三氧化物半導體膜中。
在上述半導體裝置的製造方法中，優選在這一溫度進行熱處理，即在該溫度氫被從第一氧化物半導體膜除去，且在該溫度閘極絕緣膜中所含的氧擴散至第一氧化物半導體膜中。
第二氧化物半導體膜的氫濃度以及第三氧化物半導體膜的氫濃度均低於1×1020atoms/cm3。
根據上述半導體裝置的製造方法形成的氧化物半導體膜包含選自In、Ga、Sn及Zn的兩種或更多種元素。另外，在閘極絕緣膜上形成的氧化物半導體膜為非單晶(non-single-crystal)且包含c軸取向(c-axis-aligned)晶體區。
根據本發明的一個實施例，能夠提供電特性良好且不大可能變化的半導體裝置以及該半導體裝置的製造方法。
參照附圖詳細描述本發明的實施例。請注意，本發明並不限於以下的描述，而且本領域的技術人員容易理解在不背離本發明的思想和範圍的情況下，可做出各種變化和修改。因此，本發明不應解釋為限於下文實施例中的描述。請注意，在以下描述的本發明的結構中，不同圖中的相同部分或具有相似功能的部分標注為相同參考標號，且不重複其描述。
請注意，在本說明書中描述的每個圖中，在一些情況下，為清楚起見，使尺寸、膜厚或者每個部件的區域據大。因此，本發明的實施例並不限於這樣的比例。
在本說明書中，在一些情況下，術語“膜”也用於描述經受過半導體裝置的製造過程中的處理的物件。
請注意，為了避免部件之間的混淆，在本說明書中使用術語諸如“第一”、“第二”及“第三”，且該術語並不從數字上限制部件。因此，例如，能夠適當地將術語“第一”替換為術語“第二”、“第三”等。
請注意，在本說明書中，“導通狀態(on-state)電流”是當電晶體處於傳導狀態(conduction state)時在源極與汲極之間流動的電流。例如，在n通道薄膜電晶體的情況下，導通狀態電流是當電晶體的閘極電壓高於其閾值電壓時在源極與汲極之間流動的電流。此外，“截止狀態(off-state)電流”是當電晶體處於非傳導狀態時在源極與汲極之間流動的電流。例如，在n通道薄膜電晶體的情況下，截止狀態電流是當電晶體的閘極電壓低於其閾值電壓時在源極與汲極之間流動的電流。請注意，這裏術語“閘極電壓”是指當源極電位用作參考電位時源極與閘極之間的電位差。
例如，當電路操作中的電流方向改變時，“源極”及“汲極”的功能可互相替換。因此，在本說明書中，術語“源極”及“汲極”可分別用於指代汲極及源極。
在本實施方式中，參照圖1A至1C、圖2A至2C、圖3A至3C、圖4A至4D、圖5A及5B、圖6A及6B以及圖7A及7B描述了各自為本發明的一個實施例的電晶體及其製造方法。
圖1A是示出本發明的一個實施例的電晶體100的結構的俯視圖。圖1B是沿著圖1A中的點虛線A-B的截面圖，而圖1C是沿著圖1A中的點虛線C-D的截面圖。請注意，為簡潔起見，在圖1A中未示出基礎絕緣膜102、閘極絕緣膜104以及保護絕緣膜107。
在圖1B及1C中，電晶體100包含：基底101；基礎絕緣膜102，設置在基底101上；閘極電極103，設置在基礎絕緣膜102上；閘極絕緣膜104，設置在閘極電極103上；氧化物半導體膜105，設置在閘極絕緣膜104上；源極電極106a及汲極電極106b，設置在氧化物半導體膜105上；以及保護絕緣膜107，設置在閘極電極103、氧化物半導體膜105、源極電極106a及汲極電極106b上。
在電晶體100中，源極電極106a及汲極電極106b的末端位於氧化物半導體膜105的末端之內。換言之，源極電極106a及汲極電極106b並沒有覆蓋由閘極絕緣膜104及氧化物半導體膜105形成的臺階部，且僅在氧化物半導體膜105的上表面與氧化物半導體膜105接觸。
圖2A是示出本發明的一個實施例的電晶體200的結構的俯視圖。圖2B是沿著圖2A中的點虛線E-F的截面圖，以及圖2C是沿著圖2A中的點虛線G-H的截面圖。請注意，為簡潔起見，在圖2A中未示出基礎絕緣膜102、閘極絕緣膜104以及保護絕緣膜107。
電晶體200具有類似於電晶體100的層疊結構，且電晶體200中包含的源極電極106a及汲極電極106b的形狀不同於電晶體100中的形狀。在電晶體200中，源極電極106a及汲極電極106b的末端也位於氧化物半導體膜105的末端之內，且源極電極106a及汲極電極106b也僅在氧化物半導體膜105的上表面與氧化物半導體膜105接觸。在電晶體200中，源極電極106a為U形(或者C形、類似方括號的形狀或馬蹄形)以環繞汲極電極106b。利用這樣的形狀，即使當電晶體佔用的面積較小時，也能保證足夠的通道寬度，且能因此增加電晶體的導通狀態電流的量。
一般而言，通道寬度越大，閘極電極103與源極電極106a之間的寄生電容以及閘極電極103與汲極電極106b之間的寄生電容就變得越大。然而，利用由U形源極電極106a環繞汲極電極106b的結構，能夠抑制寄生電容、特別是閘極電極103與汲極電極106b之間的寄生電容的增加。
例如，在有源矩陣液晶顯示裝置的畫素電晶體中，當閘極電極與電連接至畫素電極的汲極電極之間產生的寄生電容較大時，液晶顯示裝置容易受到饋通(feedthrough)的影響，且供給至畫素的電位(視頻資料)不能保持精確，這會降低顯示品質。通過利用本發明的一個實施例的電晶體200作為有源矩陣液晶顯示裝置的畫素電晶體，能保證足夠的通道寬度且能減小汲極電極106b與閘極電極103之間產生的寄生電容；因此，能改善顯示裝置的顯示品質。
圖3A是示出本發明的一個實施例的電晶體310的結構的俯視圖。圖3B是沿著圖3A中的點虛線O-P的截面圖，而圖3C是沿著圖3A中的點虛線Q-R的截面圖。請注意，為簡潔起見，在圖3A中未示出基礎絕緣膜102、閘極絕緣膜104以及保護絕緣膜107。
電晶體310具有在利用圖1A至1C描述的電晶體100中額外設置通道保護膜108的結構。通道保護膜108設置在氧化物半導體膜105上。在電晶體310中，源極電極106a及汲極電極106b的末端也位於氧化物半導體膜105的末端之內，且源極電極106a及汲極電極106b也僅在氧化物半導體膜105的上表面與氧化物半導體膜105接觸。
儘管通道保護膜108的設置導致比電晶體100更多數量的製造步驟，但在形成通道保護膜108後的製造步驟中，能抑制在背通道(back channel)側產生的缺氧的增加。因此，在形成通道保護膜108後的製造步驟中，能放寬處理條件的範圍，實現具有高生產率和高可靠性的半導體裝置。請注意，在本說明書中，術語“背通道”是指氧化物半導體膜與另一膜之間的介面的附近，其相對於氧化物半導體膜與閘極絕緣膜之間的介面。
電晶體100、電晶體200以及電晶體310各自是底閘(bottom gate)電晶體的一個模式以及倒置交錯(inverted staggered)電晶體。電晶體100及電晶體200也稱為通道蝕刻電晶體，而電晶體310也稱為通道保護(通道阻擋)電晶體。
接著，參照圖4A至4D、圖5A及5B、圖6A及6B、圖7A及7B以及圖8A1、8A2、8B1及8B2描述圖1A至1C所示的電晶體100的製造方法。請注意，圖4A至4D、圖5A及5B、圖6A及6B以及圖7A及7B是示出電晶體100的製造方法的截面圖且對應於沿著圖1A中的點虛線A-B及點虛線C-D的截面。請注意，電晶體200僅在源極電極106a和汲極電極106b(包含源極佈線及汲極佈線)的形狀方面與電晶體100不同；因此，電晶體100的製造方法將描述為能應用於電晶體200的方法。
如圖4A所示，在基底101上形成基礎絕緣膜102，且在基礎絕緣膜102上形成閘極電極103。請注意，在一些情況下，並不需要形成基礎絕緣膜102。
只要材料具有承受至少以後進行的熱處理的足夠高的耐熱性，基底101的材料等的性質就沒有特別限制。例如，玻璃基底、陶瓷基底、石英基底或藍寶石基底可用作基底101。
備選地，可使用單晶半導體基底諸如矽基底或碳化矽基底、多晶半導體基底、化合物半導體基底諸如矽鍺基底、導電基底諸如金屬基底或不銹鋼基底、利用絕緣材料覆蓋任何這些半導體基底及導電基底的表面而獲得的基底等。再備選地，在其上設置有半導體元件的任何這些基底的可用作基底101。
進一步備選地，柔性玻璃基底或柔性塑膠基底能用作基底101。優選使用具有低的折射率各向異性的基底作為塑膠基底，且典型地可使用聚醚碸(polyether sulfone，PES)膜、聚醯亞胺、聚萘二甲酸乙二醇酯(PEN)膜、聚氟乙烯(PVF)膜、聚酯膜、聚碳酸酯(PC)膜、丙烯酸樹脂膜、在部分固化的有機樹脂中包含的纖維體的預浸漬材料(prepreg)等。
基礎絕緣膜102防止雜質(例如，鹼金屬諸如Li或Na)擴散到基底101且還防止電晶體100的製造過程中的蝕刻步驟蝕刻基底101。儘管沒有特別限制，但優選基礎絕緣膜102的厚度大於或等於50nm。
基礎絕緣膜102可按照類似於以後描述的閘極絕緣膜104的方式使用從能用於閘極絕緣膜104的材料中選擇的材料來形成。為了防止鹼金屬的進入，優選使用以後描述的氮化物絕緣膜作為基礎絕緣膜102。通過使用具有高的熱傳導率的絕緣膜作為基礎絕緣膜102，能改善電晶體100的放熱性質。具有高的熱傳導率的絕緣膜的例子包含：氮化鋁膜、氮氧化鋁膜以及氮化矽膜。請注意，基礎絕緣膜102可具有單層結構或層疊結構。
接著，在基礎絕緣膜102上形成待成為閘極電極103的導電膜。請注意，閘極電極103也用作閘極佈線。
能用於導電膜的導電材料為單體金屬(elemental metal)諸如鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢；包含任何這些金屬元素作為其主要組分的合金；或者任何這些金屬元素的氮化物。
待成為閘極電極103的導電膜可具有包含任意上述的導電材料的單層結構或層疊結構。例如，舉出含矽的鋁膜的單層結構、在鋁膜上形成有鈦膜的雙層結構、在鎢膜上形成有鈦膜的雙層結構、在銅-鎂-鋁合金膜上形成有銅膜的雙層結構、以及按照鈦膜、鋁膜及鈦膜的順序層疊的三層結構。另外，可使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
利用任意上述的導電材料通過濺射法、真空蒸鍍法或者電鍍法在基礎絕緣膜102上形成待成為閘極電極103的導電膜。備選地，可通過用噴墨法在基底上排出銀、金、銅等的導電納米膏並烘焙該導電納米膏，以便形成待成為閘極電極103的導電膜。通過光刻法、噴墨法、印刷法等在該導電膜上形成遮罩，然後利用該遮罩選擇性地除去(蝕刻)部分導電膜，以便能夠形成閘極電極103。這裏，通過利用鈦靶的DC濺射法形成鈦膜，且該鈦膜經受利用由光刻法形成的抗蝕劑遮罩的蝕刻，由此形成閘極電極103。用於形成閘極電極103的蝕刻可為濕蝕刻或乾蝕刻。
閘極電極103的厚度並未特別限制且能依據上述導電材料的電阻以及製造步驟的時間期間來適當地決定。例如，閘極電極103的厚度可大於或等於10nm且小於或等於500nm。
為了改善以後形成的閘極絕緣膜104的覆蓋，優選閘極電極103的端面具有漸窄的形狀。為使閘極電極103的端面具有漸窄的形狀，可在抗蝕劑遮罩的尺寸逐漸減小的同時進行蝕刻。
為了改善閘極電極103與基底101之間的附著力，可在基底101與閘極電極103之間設置任意上述的單體金屬的氮化物膜。
另外，優選在閘極電極103與以後描述的閘極絕緣膜104之間設置含氮的In-Ga-Zn-O膜、含氮的In-Sn-O膜、含氮的In-Ga-O膜、含氮的In-Zn-O膜、含氮的Sn-O膜、含氮的In-O膜、金屬氮化物(例如，InN或ZnN)膜。這些膜均能具有5eV以上的功函數，優選為5.5eV以上；因此，作為電晶體100的電特性的閾值電壓可為正值，以便電晶體100可為所謂的常斷型(normally-off)電晶體。例如，在利用含氮的In-Ga-Zn-O膜的情況下，使用具有高於至少第一氧化物半導體膜115的氮濃度的In-Ga-Zn-O膜，具體地，使用具有7at.%以上的氮濃度的In-Ga-Zn-O膜。
接著，如圖4B所示，在閘極電極103上形成閘極絕緣膜104。閘極絕緣膜104的厚度大於或等於1nm且小於或等於300nm，且優選大於或等於5nm且小於或等於50nm。
對於閘極絕緣膜104，使用選自如下絕緣膜的單層結構或層疊結構，即氧化物絕緣膜諸如氧化矽膜、氧化鎵膜或氧化鋁膜；氮化物絕緣膜諸如氮化矽膜或氮化鋁膜；氧氮化矽膜；氧氮化鋁膜；以及氮氧化矽膜。請注意，優選閘極絕緣膜104在與以後描述的第一氧化物半導體膜115接觸的部分中包含氧。
備選地，高k(high-k)材料的單層結構或者高k材料與上述的絕緣膜的層疊結構可用於閘極絕緣膜104，其中，該高k材料諸如氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0,y>0))、加入了氮的矽酸鉿(HfSixOyNz(x>0,y>0,z>0)或者鋁酸鉿(HfAlxOy(x>0,y>0))。
由於高k材料具有高的介電常數，例如，閘極絕緣膜在維持電容與氧化矽膜用作閘極絕緣膜的情況相同時可具有較大物理厚度；因此，能降低閘極洩漏電流。
在本說明書中，氧氮化矽是指含氧比氮多的物質；另外，氮氧化矽是指含氮比氧多的物質。
由於優選閘極絕緣膜104在與以後描述的第一氧化物半導體膜115接觸的部分中包含氧，所以通過加熱從其中釋放氧的絕緣膜可用作閘極絕緣膜104。請注意，表述‘‘通過加熱釋放氧”指的是在熱脫附譜法(TDS)分析中轉換為氧原子的所釋放的氧的量大於或等於1.0×1018atoms/cm3，優選為大於或等於3.0×1020atoms/cm3。
借助於TDS分析，以下描述用於對轉換為氧原子的所釋放的氧的量的進行定量的一種方法。
TDS分析中釋放的氣體的量與譜的積分值成正比。因此，通過絕緣膜的譜的積分值與標準樣本的參考值之間的比，能計算出釋放的氣體的量。標準樣本的參考值是指樣本中所含的既定原子的密度對於譜的積分值的比。
例如，利用含有既定密度的氫的矽片的標準樣本的TDS分析結果以及絕緣膜的TDS分析結果，能根據算式1獲得從絕緣膜釋放的氧分子的數量(NO2)。這裏，假設利用TDS分析獲得的具有質量數為32的所有譜源於氧分子。在該假設下，作為具有質量數為32的化合物而舉出的CH3OH，由於其不太可能出現而未考慮。另外，也未考慮包含具有質量數為17或18的氧原子(為氧原子的同位素)的氧分子，因為在自然界這種分子的比例極微小。
算式1
NO2=NH2/SH2×SO2×α
NH2是通過將從標準樣本脫附的氫分子的數量轉換為密度而獲得的值。SH2是當標準樣本經受TDS分析時的譜的積分值。這裏，標準樣本的參考值設定為NH2/SH2。SO2是當絕緣膜經受TDS分析時的譜的積分值，α是TDS分析中影響譜強度的係數。關於算式1的詳細情況，請參照日本專利申請公開第H6-275697號。請注意，釋放的氧的量利用ESCO Ltd.生產的熱脫附譜法裝置EMD-WA1000S/W進行測量，利用含氫原子為1×1016atoms/cm3的矽片作為標準樣本。
另外，在TDS分析中，部分氧作為氧原子被檢測到。氧分子與氧原子之間的比值可由氧分子的電離率來計算。請注意，由於上述α包含了氧分子的電離率，所以也能通過所釋放的氧分子的數量的評估來評估釋放的氧原子的數量。
請注意，NO2是釋放的氧分子的數量。對於氧化物絕緣膜，當轉換為氧原子時的釋放的氧的量是所釋放的氧分子的數量的兩倍。
作為通過加熱從其中釋放氧的絕緣膜的例子，舉出包含比其化學計量比更多的氧的氧化物絕緣膜，特別是氧過剩的氧化矽(SiOx(X>2))膜。在過氧化矽(SiOx(X>2))中，每單位體積的氧原子的數量大於每單位體積的矽原子的數量的兩倍。每單位體積的矽原子的數量及氧原子的數量通過盧瑟福背散射能譜法(Rutherford backscattering spectrometry)測出。
通過將利用加熱從其中釋放氧的絕緣膜用作閘極絕緣膜104，氧供給至以後描述的第一氧化物半導體膜115，由此可減小閘極絕緣膜104與以後描述的第一氧化物半導體膜115之間的介面態(interface state)。其結果，能防止由於電晶體100的操作而產生的電荷等在介面態被捕獲；因此，電晶體100可為電特性惡化較少的電晶體。
通過濺射法、CVD法等形成閘極絕緣膜104。在本實施例中，描述濺射法用於閘極絕緣膜104的形成的情況。在通過CVD法形成閘極絕緣膜104的情況下，能使用熱CVD法、電漿CVD法、利用微波(例如，頻率為2.45GHz)的高密度電漿CVD法等。
在通過濺射法形成閘極絕緣膜104的情況下，可利用矽靶、石英靶、鋁靶、氧化鋁靶等在含氧的氣氛氣體中形成閘極絕緣膜104。氧在整個氣氛氣體中的比例為6vol.%以上，優選為50vol.%以上。通過增加氧氣體在氣氛氣體中的比例，能夠形成利用加熱從其中釋放氧的絕緣膜。
優選盡可能地除去靶中的氫。具體地，使用的氧化物靶包含100ppm以下的OH基，優選為10ppm以下，更優選1ppm以下，由此，能降低閘極絕緣膜104的氫濃度且能因此改善電晶體100的電特性及可靠性。例如，優選熔凝石英(fused quartz)，因為其容易以包含10ppm以下的OH基的方式形成且廉價。當然，可使用具有低的OH基濃度的合成石英(synthetic quartz)靶。
另外，由於鹼金屬諸如Li或Na是電晶體100的製造過程中的雜質，所以優選其含量較小。在含雜質諸如鹼金屬的玻璃基底用作基底101的情況下，為了防止鹼金屬的進入，優選形成上述的氮化物絕緣膜作為閘極絕緣膜104，且優選在該氮化物絕緣膜上再形成上述的氧化物絕緣膜。
接著，如圖4C所示，在閘極絕緣膜104上形成第一氧化物半導體膜115。可通過濺射法、分子束外延法(molecular beam epitaxy method)、原子層沉積法(atomic layer deposition method)或者脈衝雷射沉積法(pulsed laser deposition method)在閘極絕緣膜104上形成第一氧化物半導體膜115。這裏，通過濺射法形成第一氧化物半導體膜115。第一氧化物半導體膜115的厚度可大於或等於1nm且小於或等於50nm。
含有選自In、Ga、Sn及Zn的兩種或更多種元素的金屬氧化物可用於第一氧化物半導體膜115。請注意，金屬氧化物的帶隙為2eV以上，優選為2.5eV以上，更優選為3eV以上。使用具有寬的帶隙的金屬氧化物能減小電晶體100的截止狀態電流。
對於第一氧化物半導體膜115，可使用例如，四元金屬氧化物諸如In-Sn-Ga-Zn基金屬氧化物；三元金屬氧化物諸如In-Ga-Zn基金屬氧化物、In-Sn-Zn基金屬氧化物、In-Al-Zn基金屬氧化物、Sn-Ga-Zn基金屬氧化物、Al-Ga-Zn基金屬氧化物或Sn-Al-Zn基金屬氧化物；或者二元金屬氧化物諸如In-Zn基金屬氧化物、Sn-Zn基金屬氧化物、Al-Zn基金屬氧化物、Zn-Mg基金屬氧化物、Sn-Mg基金屬氧化物、In-Mg基金屬氧化物或In-Ga基金屬氧化物。備選地，可使用In基金屬氧化物、Sn基金屬氧化物、Zn基金屬氧化物等。請注意，n元金屬氧化物包含n種金屬氧化物。這裏，例如，In-Ga-Zn基金屬氧化物是指包含銦(In)、鎵(Ga)及鋅(Zn)的氧化物且並未特別限制其組成比例。另外，In-Ga-Zn基金屬氧化物可包含In、Ga及Zn之外的元素。
請注意，優選與化學計量比中的氧相比、金屬氧化物中含有過量的氧(O)。當含有過量的氧(O)時，能夠防止待形成的第一氧化物半導體膜115中的缺氧導致的載流子的產生。
請注意，例如，在利用In-Zn基金屬氧化物形成第一氧化物半導體膜115的情況下，靶具有其中原子比In/Zn為0.5至50的組成比例，優選為1至20，更優選為1.5至15。當Zn的原子比處於上述優選範圍時，能改善電晶體的場效遷移率。這裏，當化合物的原子比為In:Zn:O=X:Y:Z時，優選滿足Z>1.5X+Y的關係，以便過量地含有氧(O)。
第一氧化物半導體膜115可為非晶氧化物半導體膜或者包含晶體區的氧化物半導體膜。
這裏，下面詳細描述用於形成第一氧化物半導體膜115的濺射裝置。
形成第一氧化物半導體膜115的處理室的洩漏率優選低於或等於1×10-10Pa‧m3/s；因此，在通過濺射法的形成中，能抑制雜質進入膜中。
為了降低洩漏率，需要減小內部洩漏以及外部洩漏。外部洩漏是指通過微孔、密封缺陷等的來自真空系統外部的氣體的流入。內部洩漏是起因於通過真空系統中的隔離物諸如閥的洩漏或者起因於從內部構件釋放的氣體。需要從外部洩漏及內部洩漏兩方面採取措施以使洩漏率低於或等於1×10-10Pa‧m3/s。
為了減小外部洩漏，優選處理室的開/閉部分用金屬墊片密封。優選用氟化鐵(iron fluoride)、氧化鋁或氧化鉻覆蓋的金屬材料用於金屬墊片。金屬墊片實現比O形環(O-ring)高的附著力，且能減小外部洩漏。另外，通過使用用氟化鐵、氧化鋁、氧化鉻或處於鈍化狀態的類似物質覆蓋的金屬材料，從金屬墊片產生的含氫的釋放氣體得到抑制，以便也能減小內部洩漏。
作為處理室的內壁的構件，可使用從其中不太可能釋放含氫氣體的鋁、鉻、鈦、鋯、鎳或釩，或者含鐵、鉻、鎳等的至少一個且用任意這些元素來覆蓋的合金材料。含鐵、鉻、鎳等的至少一個的合金材料具有剛性，耐熱且適合於處理。這裏，當通過拋光等降低構件的表面不平整度以減小處理室的內壁的表面面積時，能減少釋放氣體。備選地，該構件可用氟化鐵、氧化鋁、氧化鉻或處於鈍化狀態的類似物質覆蓋。
而且，優選正在處理室的之前設置用於氣氛氣體的純化器。此時，純化器與處理室之間的管道的長度小於或等於5m，優選為小於或等於1m。當管道的長度小於或等於5m或者小於或等於1m時，能因此減小來自管道的釋放氣體的影響。
優選適當地組合粗真空泵諸如乾燥泵以及高真空泵諸如濺射離子泵、渦輪分子泵及低溫泵來進行處理室的排氣。渦輪分子泵在大分子的排氣方面具有突出的能力，但是在氫和水的排氣方面具有的能力低。因此，組合對水的排氣具有高能力的低溫泵和對氫的排氣具有高能力的濺射離子泵是有效果的。
存在於處理室內的吸附物雖然因為吸附於內壁上而不會影響處理室內的壓力，但是該吸附物導致處理室排氣時的氣體釋放。因此，儘管洩漏率和排氣速率之間沒有關聯，但是重要的是：借助於具有高的排氣能力的泵，盡可能地使存在於處理室內的吸附物脫附，且預先進行排氣。請注意，處理室可經過烘焙以促進吸附物的脫附。通過烘焙，能夠使吸附物的脫附速率增加大約10倍。可在高於或等於100℃且低於或等於450℃的溫度進行焙烤。此時，當導入惰性氣體同時除去吸附物，能夠使僅通過排氣難以脫附的水等的脫附速率得到進一步提高。
在濺射法中，RF電源裝置、AC電源裝置、DC電源裝置等可以適當地用作用於產生電漿的電源裝置。
當通過濺射法形成第一氧化物半導體膜115時，含有選自銦、鎵、錫及鋅的兩種或更多種元素的金屬氧化物靶能夠用作靶。
作為靶的例子，含In、Ga及Zn的金屬氧化物靶具有組成比例為In2O3:Ga2O3:ZnO=1:1:1[摩爾數比]。備選地，可使用具有組成比例為In2O3:Ga2O3:ZnO=1:1:2[摩爾數比]的靶，具有組成比例為In2O3:Ga2O3:ZnO=1:1:4[摩爾數比]的靶或者具有組成比例為In2O3:Ga2O3:ZnO=2:1:8[摩爾數比]的靶。
稀有氣體(典型地為氬)氣氛、氧氣氛或者稀有氣體及氧的混合氣體可適當地用作氣氛氣體。優選從其中除去雜質諸如氫、水、具有氫氧基的化合物及氫化物的高純度氣體用作氣氛氣體。
利用上述濺射裝置，能形成在其中混入較少的氫的第一氧化物半導體膜115。請注意，即使當使用濺射裝置時，第一氧化物半導體膜115仍包含氮。例如，通過次級離子質譜法(SIMS)測出的第一氧化物半導體膜115的氮濃度小於5×1018atoms/cm3。
可在真空中連續形成閘極絕緣膜104及第一氧化物半導體膜115。例如，可進行以下步驟：通過熱處理或電漿處理除去附著在基底101上的基礎絕緣膜102的表面及閘極電極103的表面的含氫雜質，然後不暴露於大氣地按閘極絕緣膜104及第一氧化物半導體膜115的順序連續形成。因此，能減少附著在基礎絕緣膜102的表面及閘極電極103的表面的含氫雜質，能防止大氣組分附著到基礎絕緣膜102與閘極絕緣膜104之間的介面、閘極電極103與閘極絕緣膜104之間的介面以及閘極絕緣膜104與第一氧化物半導體膜115之間的介面。因此，能形成具有良好的電特性的高可靠性的電晶體100。
另外，在形成第一氧化物半導體膜115的期間或者之後，在一些情況下，由於第一氧化物半導體膜115中的缺氧而產生電荷。一般而言，當氧化物半導體中發生缺氧時，部分缺氧成為施主而產生電子作為載流子。即，在電晶體100中，第一氧化物半導體膜115中的部分缺氧也成為施主而產生電子作為載流子且因此電晶體100的閾值電壓負偏移。此外，第一氧化物半導體膜115中的電子的產生往往由第一氧化物半導體膜115與閘極絕緣膜104之間的介面附近的發生的缺氧引起。
因此，在第一氧化物半導體膜115形成之後，進行第一熱處理以形成第二氧化物半導體膜117(參照圖4D)。
通過第一熱處理，從第一氧化物半導體膜115釋放氫(包含水、氫氧基及氫化物)，包含於閘極絕緣膜104的部分氧被釋放，而且氧擴散至第一氧化物半導體膜115以及閘極絕緣膜104與第一氧化物半導體膜115之間的介面附近。
在氧化氣氛或者惰性氣氛中在能發生上述現象的溫度進行第一熱處理，特別是，高於或等於150℃且低於基底的應變點，優選高於或等於250℃且低於或等於450℃，更優選高於或等於300℃且低於或等於450℃。這裏，氧化氣氛是指包含10ppm以上的氧化氣體諸如氧、臭氧或氧化氮的氣氛。惰性氣氛是指包含低於10ppm的氧化氣體且用氮或稀有氣體填充的氣氛。處理時間為3分鐘至24小時。超過24小時的熱處理因降低了生產率而不是優選的。
用於第一熱處理的熱處理裝置沒有特別限制，且該裝置可設置有這樣的裝置，即該裝置通過來自加熱元件諸如電阻加熱元件的熱輻射或熱傳導來加熱待處理的物件。例如，可使用電爐或者快速熱退火(RTA)裝置諸如氣體快速熱退火(GRTA)裝置或者燈快速熱退火(LRTA)裝置。LRTA裝置是通過從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈的燈發射的光(電磁波)的輻射來加熱待處理的物件的裝置。GRTA裝置是利用高溫氣體來進行熱處理的裝置。
第一熱處理致使閘極絕緣膜104所含的部分氧釋放且擴散至第一氧化物半導體膜115中，以便補償第一氧化物半導體膜115中的缺氧。換言之，足夠的氧從閘極絕緣膜104釋放到第一氧化物半導體膜115中，由此第一氧化物半導體膜115中的引起閾值電壓的負偏移的缺氧能夠得到補償。
另外，第一氧化物半導體膜115中的氫用作施主以產生電子作為載流子。通過第一熱處理，減小第一氧化物半導體膜115的氫濃度，因此，變為高純度的第二氧化物半導體膜117。第二氧化物半導體膜117的氫濃度小於5×1018atoms/cm3，優選為1×1018atoms/cm3或更低，更優選為5×1017atoms/cm3或更低，更進一步優選為1×1016atoms/cm3。請注意，第二氧化物半導體膜117的氫濃度通過次級離子質譜法(SIMS)測出。
通過第一熱處理由氫濃度的充分減小而得到純化的第二氧化物半導體膜117，其中由於足夠的氧供給而減小了缺氧導致的能隙的缺陷程度，具有依賴於施主諸如氫的1×1013/cm3或更低的載流子濃度。室溫(25℃)下的截止狀態電流(這裏，每單位通道寬度(1μm))為100zA(1zA(zeptoampere)為1×10-21A)或更低，優選為10zA或更低。因此，借助於第二氧化物半導體膜117能獲得具有良好的截止狀態電流特性的電晶體100。由於鹼金屬諸如Li或Na是雜質，所以優選減小鹼金屬的含量。第二氧化物半導體膜117中的鹼金屬的含量優選為2×1016cm-3或更低，優選為1×1015cm-3或更低。另外，因為鹼土金屬(alkaline earth metal)也是雜質，所以優選減小鹼土金屬的含量。
因此，通過第一熱處理製造的電晶體100是具有良好的電特性的電晶體。
接著，在第二氧化物半導體膜117上形成待成為源極電極106a及汲極電極106b的導電膜118(參照圖5A)。
能以與待成為閘極電極103的導電膜類似的方式形成導電膜118。利用從能用於閘極電極103的導電材料中選擇的導電材料適當地將導電膜118形成為具有單層結構或層疊結構。這裏，使用鎢膜。
在本實施例中，在形成待成為源極電極106a及汲極電極106b的導電膜118之前進行第一熱處理；然而，也可在第一氧化物半導體膜115形成之後進行第一熱處理且在其上形成導電膜118。換言之，可對於以下對象進行第一熱處理：(1)包含基底101、基礎絕緣膜102、閘極電極103以及第一氧化物半導體膜115的物件；或者(2)包含基底101、基礎絕緣膜102、閘極電極103、第一氧化物半導體膜115以及導電膜118的物件。在情況(1)中，通過第一熱處理，第一氧化物半導體膜115變為第二氧化物半導體膜117，而當在第二氧化物半導體膜117上形成了導電膜118時，可能在第二氧化物半導體膜117中形成缺陷。在情況(2)中，在形成導電膜118之後形成第二氧化物半導體膜117；因此，能降低在第二氧化物半導體膜117中形成缺陷的可能性。
接著，進行光刻法以便在導電膜118上形成包含厚度不同的區域的抗蝕劑遮罩119(參照圖5B)。
形成包含厚度不同的區域的抗蝕劑遮罩119，以便使覆蓋待成為源極電極106a及汲極電極106b的區域的抗蝕劑的厚度與覆蓋電晶體100的通道形成區的抗蝕劑的厚度彼此不同。具體地，覆蓋電晶體100的通道形成區的抗蝕劑的厚度小於覆蓋待成為源極電極106a及汲極電極106b的區域的抗蝕劑的厚度。
可利用多色調遮罩形成包含厚度不同的區域的抗蝕劑遮罩119。多色調遮罩的使用可減少所使用的光遮罩的數量以及電晶體100的製造中的步驟的數量，是優選的。在不使用多色調遮罩的情況下，電晶體100的製造在以下步驟中需要兩個光遮罩及兩個光刻過程，即將第二氧化物半導體膜117加工為具有島狀的步驟以及加工待成為源極電極106a及汲極電極106b的導電膜118的步驟；然而在使用多色調遮罩的情況下，可利用一個光遮罩通過一個光刻步驟製造電晶體100。
多色調遮罩是能夠用多種級別的光強度曝光的遮罩；典型地，用三種級別的光強度進行曝光以設置曝光區、半曝光區以及非曝光區。借助於多色調遮罩，可通過一次曝光及顯影(development)過程形成具有多個厚度(典型地，兩種厚度)的抗蝕劑遮罩。因此，通過使用多色調遮罩，可減少光遮罩的數量。
參照圖8A1、8A2、8B1及8B2來描述多色調遮罩。圖8A1及8B1是典型的多色調光遮罩的截面圖。圖8A1示出灰階遮罩(gray-tone mask)403，以及圖8B1示出半色調遮罩(half-tone mask)414。
圖8A1所示的灰階遮罩403包含：在透光基底400上利用阻光層形成的阻光部401以及通過阻光層的圖案形成的衍射光柵部402。
衍射光柵部402具有以小於或等於用於曝光的光的分辨極限的間隔而設置的狹縫、點、網格等，由此控制透光率。請注意，可週期性地或非週期性地在衍射光柵部402設置該狹縫、點或網格。
石英等可用於透光基底400。阻光部401及衍射光柵部402所包含的阻光層可利用金屬膜形成，而且優選利用鉻、氧化鉻等形成。
在利用曝光用光來照射灰階遮罩403的情況下，如圖8A2所示，在與阻光部401重疊的區域中的透光率為0%，而未設置阻光部401或衍射光柵部402的區域中的透光率為100%。另外，在衍射光柵部402的透光率大約處於10%至70%的範圍，該範圍可通過衍射光柵的狹縫、點或網格的間隔進行調整。
圖8B1所示的半色調遮罩414包含：在透光基底411上的半透光部412及阻光部413，分別利用半透光層及阻光層形成。
半透光部412可利用MoSiN、MoSi、MoSiO、MoSiON、CrSi、等的層形成。阻光部413可利用與灰階遮罩的阻光層類似的金屬膜形成，且優選利用鉻、氧化鉻等形成。
在利用曝光用光來照射半色調遮罩414的情況下，如圖8B2所示，與阻光部413重疊的區域中的透光率為0%，而在未設置阻光部413或半透光部412的區域中的透光率為100%。另外，在半透光部412的透光率大約處於10%至70%的範圍，該範圍可通過所利用的材料的種類、厚度等進行調整。
由於多色調光遮罩能實現三種級別的曝光以獲得曝光部分、半曝光部分以及非曝光部分，所以可通過一次曝光及顯影過程形成具有多個厚度(典型地，兩種厚度)的區域的抗蝕劑遮罩。因此，通過利用多色調遮罩，能減少在電晶體100的製造過程中使用的光遮罩的數量。
圖5B所示的半色調遮罩包含透光基底300上的半透光層301a和阻光層301b及301c。因此，在導電膜118上形成抗蝕劑遮罩，使得覆蓋待成為源極電極106a及汲極電極106b的區域的抗蝕劑遮罩的厚度較大，而覆蓋待成為通道形成區的區域的抗蝕劑遮罩的厚度較小(參照圖5B)。在考慮電晶體100的通道長度的情況下來決定覆蓋待成為通道形成區的區域的抗蝕劑遮罩的厚度。
然後，利用抗蝕劑遮罩119對第二氧化物半導體膜117及導電膜118進行選擇性地除去(蝕刻)。通過蝕刻，形成島狀的第三氧化物半導體膜120以及加工為具有尺寸小於導電膜118的尺寸的導電膜121。請注意，第三氧化物半導體膜120對應於圖1A至1C所示的氧化物半導體膜105。儘管第三氧化物半導體膜120在形狀上與第二氧化物半導體膜117不同，但第三氧化物半導體膜120與第二氧化物半導體膜117同樣，也是氧化物半導體膜，其中氫濃度充分減小且高度純化，而且通過足夠的氧供給，減小缺氧導致的能隙中的缺陷程度。第三氧化物半導體膜120包含電晶體100的通道形成區(參照圖6A)。
接著，減小抗蝕劑遮罩119的尺寸以形成抗蝕劑遮罩122a及122b，它們在第三氧化物半導體膜120中的通道形成區上的部分分開。抗蝕劑遮罩119的尺寸減少至少第三氧化物半導體膜120中的通道形成區上的抗蝕劑遮罩的厚度。換言之，減少抗蝕劑遮罩119的尺寸，以便暴露導電膜121與第三氧化物半導體膜120中的通道形成區重疊的區域。為了減小抗蝕劑遮罩119的尺寸，可使用通過氧電漿的灰化(ashing)。抗蝕劑遮罩119經受灰化以便在電晶體100的閘極電極103上分開，因此形成抗蝕劑遮罩122a及122b(參照圖6B)。
接著，利用抗蝕劑遮罩122a及122b蝕刻導電膜121以形成源極電極106a及汲極電極106b(參照圖7A)。在蝕刻之後，除去抗蝕劑遮罩122a及122b。此時，第三氧化物半導體膜120可被部分蝕刻且具有凹陷(depressed)部。請注意，源極電極106a及汲極電極106b也用作源極佈線及汲極佈線。
由於抗蝕劑遮罩122a及122b用於形成源極電極106a及汲極電極106b，所以源極電極106a及汲極電極106b的末端位於第三氧化物半導體膜120的末端之內(參照圖1A至1C)，其中抗蝕劑遮罩122a及122b通過減小抗蝕劑遮罩119的尺寸使得其在第三氧化物半導體膜120中的通道形成區上的部分分開而獲得。與抗蝕劑遮罩119相比，抗蝕劑遮罩122a及122b的尺寸小了至少第三氧化物半導體膜120中形成的通道形成區上的抗蝕劑遮罩的厚度。因此，源極電極106a及汲極電極106b的末端位於第三氧化物半導體膜120的末端之內，以便離第三氧化物半導體膜120的末端具有至少對應於第三氧化物半導體膜120中的通道形成區上的抗蝕劑遮罩的厚度的距離。因此，源極電極106a及汲極電極106b形成為：不覆蓋由閘極絕緣膜104及第三氧化物半導體膜120形成的臺階部，且僅在第三氧化物半導體膜120的上表面與第三氧化物半導體膜120接觸。
但是如以後所述，在第三氧化物半導體膜120的末端容易產生作為載流子的電子(第三氧化物半導體膜120的末端容易具有n型導電性)。因此，優選地決定抗蝕劑遮罩119的厚度以及抗蝕劑遮罩119中的減小量，使得第三氧化物半導體膜120的末端位於源極電極106a及汲極電極106b的末端之外，以便距源極電極106a及汲極電極106b的末端具有大於或等於1μm且小於或等於10μm的距離。因此，可減小通過第三氧化物半導體膜120的端面(或側壁)在源極電極106a及汲極電極106b之間產生的洩漏電流。當抗蝕劑遮罩119的減小量較大、電晶體100的通道長度較長時(這會減小電晶體100的導通狀態電流及場效遷移率)，需要考慮該情況。
這裏，描述在第三氧化物半導體膜120中發生的缺氧。
加工為所希望形狀諸如島狀的氧化物半導體膜的第三氧化物半導體膜120的端面(或側壁)是活性的。請注意，“活性”是指具有懸鍵(dangling bond)的不穩定結合狀態。該狀態由以下現象引起。
在將氧化物半導體膜加工為所希望的形狀時，例如，在以後描述的條件下對氧化物半導體膜進行乾蝕刻時，當氧化物半導體膜的端面暴露於包含氯自由基(chlorine radical)、氟自由基(fluorine radical)等的電漿，暴露在氧化物半導體膜的端面上的金屬原子與氯自由基、氟自由基等結合。此時，與氯原子或氟原子結合的金屬原子被脫附，以致氧化物半導體膜中的之前與金屬原子結合的氧原子被啟動。啟動的氧原子容易反應而脫附。因此，在氧化物半導體膜的端面中容易發生缺氧。
當加工為所希望的形狀的氧化物半導體膜的端面為活性時，在減壓氣氛或還原氣氛中提取氧，並且在氧化物半導體膜的端面中發生缺氧。減壓氣氛或還原氣氛是經常用於電晶體的製造步驟諸如膜形成、熱處理或乾蝕刻的處理氣氛。特別地，在經受熱處理的氣氛中，容易在氧化物半導體膜的端面中發生缺氧。另外，部分缺氧成為施主且產生電子作為載流子，以致氧化物半導體膜的端面具有n型導電型。
電晶體的源極電極及汲極電極與包含具有n型導電性的端面的氧化物半導體膜的端面接觸，使得通過氧化物半導體膜的端面在源極電極及汲極電極之間產生洩漏電流。該洩漏電流增加電晶體的截止狀態電流。另外，通過流過氧化物半導體膜的端面的電流，在其中氧化物半導體膜的端面用作通道區域的電晶體成為可能。
在電晶體100中，儘管島狀的第三氧化物半導體膜120的端面也是活性的，但源極電極106a及汲極電極106b不與第三氧化物半導體膜120的端面接觸且僅在第三氧化物半導體膜120的上表面與第三氧化物半導體膜120接觸；因此，能減小通過第三氧化物半導體膜120的端面在源極電極106a及汲極電極106b之間產生的洩漏電流。
可通過乾蝕刻或者濕蝕刻或者乾蝕刻及濕蝕刻的組合進行第二氧化物半導體膜117、導電膜118及導電膜121的蝕刻。
作為用於乾蝕刻的蝕刻氣體，優選使用含氯氣體(氯基氣體諸如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)或四氯化碳(CCl4))。
備選地，可使用含氟氣體(氟基氣體諸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氫(HBr)；氧(O2)；向其加入稀有氣體諸如氦(He)或氬(Ar)的任意這些氣體；或類似物質。
作為乾蝕刻法，可使用平行平板反應離子蝕刻(RIE)法或感應耦合電漿(Inductively Coupled Plasma：ICP)蝕刻法。為了將膜加工為所希望的形狀，適當地調節蝕刻條件(例如，施加到線圈形電極的電力量、施加到基底側的電極的電力量、以及基底側的電極溫度)。
例如，在作為導電膜118而形成的鎢膜經受乾蝕刻的情況下，條件如下：25sccm的四氟化碳、25sccm的氯以及10sccm的氧用於蝕刻氣體；乾蝕刻裝置的處理室中的壓力為1.0Pa；電極溫度為70℃；ICP功率為500W；以及偏置功率為150W。
另外，例如在第二氧化物半導體膜117經受乾蝕刻的情況下，條件如下：60sccm的氯化硼以及20sccm的氯用於蝕刻氣體；乾蝕刻裝置的處理室中的壓力為1.9Pa；電極溫度為70℃；ICP功率為450W；以及偏置功率為100W。請注意，關於第二氧化物半導體膜117的乾蝕刻，在上述的條件之外可進行氧的導入。通過在乾蝕刻過程引入氧能減小乾蝕刻中產生的缺氧。
另外，在蝕刻導電膜118及第二氧化物半導體膜117之後，進行氧電漿灰化以減小抗蝕劑遮罩119的尺寸，由此能較好地加工導電膜121；然而，即使對導電膜118進行乾蝕刻時，也能減小抗蝕劑遮罩119的尺寸。因此，關於第二氧化物半導體膜117及導電膜118的蝕刻，可用這樣的方式形成源極電極106a及汲極電極106b，即不使用氧電漿灰化，而對導電膜118進行乾蝕刻，以便減小抗蝕劑遮罩119的尺寸且蝕刻導電膜118。
當對於第二氧化物半導體膜117進行乾蝕刻時，存在在乾蝕刻期間被除去的部分第二氧化物半導體膜117附著於抗蝕劑遮罩119的可能性，且因此第二氧化物半導體膜117不能被加工為所希望的形狀。由此，關於第二氧化物半導體膜117及導電膜118的蝕刻，可對導電膜118進行乾蝕刻以形成導電膜121而可對第二氧化物半導體膜117進行濕蝕刻以形成第三氧化物半導體膜120。通過用該方式的第二氧化物半導體膜117的濕蝕刻，能防止通過蝕刻除去的部分第二氧化物半導體膜117的附著於抗蝕劑遮罩119，由此能將第二氧化物半導體膜117加工為所希望的形狀。
作為用於濕蝕刻的蝕刻劑，可使用磷酸、乙酸以及硝酸的混合溶液，氨水過氧化氫混合物(31wt%過氧化氫水：28wt%氨水：水=5：2：2(體積比))等。備選地，可使用ITO07N(由KANTO CHEMICAL CO.,INC.生產)。
在形成第三氧化物半導體膜120、源極電極106a以及汲極電極106b之後，除去抗蝕劑遮罩122a及122b。此時，儘管可使用化學溶液(抗蝕劑剝離劑)，但也可通過氧電漿灰化來除去抗蝕劑遮罩122a及122b。通過氧電漿灰化來進行抗蝕劑遮罩122a及122b的除去，由此能防止化學溶液導致的第三氧化物半導體膜120的表面上的污染，而且通過氧電漿，氧可供給至第三氧化物半導體膜120。
另外，可在氧化物半導體膜105(圖6A、6B、圖7A及7B中的第三氧化物半導體膜120)與源極電極106a及汲極電極106b(參照圖22A至22C)之間設置具有高於源極電極106a及汲極電極106b且低於氧化物半導體膜105的電阻率的導電膜110a及110b。請注意，在本說明書中，導電膜110a及110b被稱為低電阻膜110a及110b。導電金屬氧化膜諸如氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦錫(In2O3-SnO2，簡寫為ITO)或者氧化銦鋅(In2O3-ZnO)可用於低電阻膜110a及110b。備選地，含氮的銦鎵氧化鋅、含氮的氧化銦錫、含氮的氧化銦鎵、含氮的氧化銦鋅、含氮的氧化錫、含氮的氧化銦或金屬氮化物(例如，InN或ZnN)可用於低電阻膜110a及110b。進一步備選地，含有一個到十個的石墨片(graphene sheet)的材料可用於低電阻膜110a及110b。低電阻膜110a及110b設置在源極電極106a及汲極電極106b與氧化物半導體膜105之間，以此方式，能減小源極電極106a及汲極電極106b與氧化物半導體膜105之間的接觸電阻。
為了在源極電極106a及汲極電極106b與氧化物半導體膜105之間設置低電阻膜110a及110b，形成第二氧化物半導體膜117，並且形成如上所述的導電金屬氧化物膜或者包含一個到十個石墨片的材料的膜，然後在其上形成待成為源極電極106a及汲極電極106b的導電膜118。接著，形成包含厚度不同的區域的抗蝕劑遮罩119。此時，形成抗蝕劑遮罩119以便滿足以下三個條件。
(1)抗蝕劑遮罩119在覆蓋待成為源極電極106a及汲極電極106b的導電膜118的區域的部分中具有最大厚度。
(2)抗蝕劑遮罩119在覆蓋電晶體的通道形成區的部分中具有最小厚度。
(3)抗蝕劑遮罩119在覆蓋待成為低電阻膜的區域的部分中具有的厚度小於(1)的厚度且大於(2)的厚度。
此後，重複進行如上所述的用於減小包含厚度不同的區域的抗蝕劑遮罩119的尺寸的蝕刻及處理，由此能在源極電極106a及汲極電極106b與氧化物半導體膜105之間形成低電阻膜110a及110b。請注意，分別形成低電阻膜110a及110b，使得低電阻膜110a及110b的末端位於氧化物半導體膜105的末端之內；並且形成源極電極106a及汲極電極106b，使得源極電極106a及汲極電極106b的末端位於低電阻膜110a及110b的末端之內。
優選決定抗蝕劑遮罩119的厚度及抗蝕劑遮罩119中的減小量，使得氧化物半導體膜105的末端位於低電阻膜110a及110b的末端和源極電極106a及汲極電極106b的末端之外，以便距離低電阻膜110a及110b的末端和源極電極106a及汲極電極106b的末端具有大於或等於1μm且小於或等於10μm的距離。
在源極電極106a及汲極電極106b形成之後，緊接著在閘極絕緣膜104、第三氧化物半導體膜120以及源極電極106a及汲極電極106b上形成保護絕緣膜107(參照圖7B)。
能用與閘極絕緣膜104類似的方式形成保護絕緣膜107。利用從能用於閘極絕緣膜104的材料中選擇的材料適當地形成保護絕緣膜107以具有單層結構或層疊結構。優選保護絕緣膜107中的與第三氧化物半導體膜120接觸的區域是含氧的絕緣膜或者通過加熱從其中釋放氧的絕緣膜。如同閘極絕緣膜104，保護絕緣膜107的厚度可大於或等於1nm且小於或等於300nm，優選為大於或等於5nm且小於或等於50nm。
通過在保護絕緣膜107形成後進行第二熱處理，使保護絕緣膜107中所含的部分氧釋放，使得氧擴散至第三氧化物半導體膜120以及保護絕緣膜107與第三氧化物半導體膜120之間的介面附近。特別地，能補償在第三氧化物半導體膜120的端面中產生的缺氧，這實現電晶體100的良好的電特性。
請注意，只要第二熱處理能使得保護絕緣膜107中所含的部分氧釋放，就可參照第一熱處理的描述來適當地決定加熱方法及加熱裝置。可在高於或等於150℃且低於或等於450℃的溫度進行第二熱處理，優選為高於或等於250℃且低於或等於325℃。備選地，可在溫度從250℃逐漸增加到325℃時，進行第二熱處理。
如有必要，除去部分閘極絕緣膜104以及部分保護絕緣膜107以暴露部分閘極佈線、部分源極佈線以及部分汲極佈線。
通過上述步驟，能製造電晶體100。請注意，在電晶體100中，通過在保護絕緣膜107與氧化物半導體層105中的通道形成區重疊的區域上設置電極，電晶體100能起到雙閘極型(dual-gate type)電晶體的作用。
這裏，描述電晶體310的製造方法與電晶體100的製造方法的不同點。
首先，如電晶體100的製造方法那樣地直到包括第一氧化物半導體膜115的部件被形成。接著，在第一氧化物半導體膜115上形成待成為通道保護膜108的絕緣膜，其厚度大於或等於10nm且小於或等於500nm，優選為大於或等於20nm且小於或等於300nm。可利用從說明閘極絕緣膜104時舉出的膜中選擇的膜適當地通過上述方法形成待成為通道保護膜108的絕緣膜。請注意，通道保護膜最終與氧化物半導體膜105接觸；因此，優選含氧的絕緣膜或者通過加熱從其中釋放氧的絕緣膜用作通道保護膜。這裏，通過濺射法形成200nm厚的氧化矽膜。
然後，進行第一熱處理以便形成第二氧化物半導體膜117。當在第一氧化物半導體膜115夾在閘極絕緣膜104與待成為通道保護膜108的絕緣膜之間的狀態下進行第一熱處理時，氧從閘極絕緣膜104及待成為通道保護膜108的絕緣膜供給至第一氧化物半導體膜115，使得能夠提高第一氧化物半導體膜115中產生的缺氧的補償效果。
優選不暴露於大氣地連續形成閘極絕緣膜104、第一氧化物半導體膜115及待成為通道保護膜108的絕緣膜。不暴露於大氣地連續形成使得能防止含氫及大氣組分的雜質附著於閘極絕緣膜104與第一氧化物半導體膜115之間的介面、以及待成為通道保護膜108的絕緣膜與第一氧化物半導體膜115之間的介面；因此，能改善所製造的電晶體的可靠性。
接著，通過印刷法、光刻法、噴墨法等在待成為通道保護膜108的絕緣膜上形成抗蝕劑遮罩，並選擇性地除去(蝕刻)絕緣膜以形成通道保護膜108。
接著，除去抗蝕劑遮罩並在第二氧化物半導體膜117上形成待成為源極電極106a及汲極電極106b的導電膜118。可用與電晶體100的製造過程中的步驟類似的方式進行以下步驟。
通過上述步驟，能製造電晶體310。請注意，在電晶體310中，通過在保護絕緣膜107與氧化物半導體層105中的通道形成區重疊的區域上設置電極，電晶體310能起到雙閘極型電晶體的作用。
如上所述，根據本發明的一個實施例的電晶體的製造方法，能製造電特性良好且不大可能變化的半導體裝置。
請注意，本實施方式能與在其他實施方式中描述的任何結構適當地組合實施。
在本實施方式中，描述了實施方式1中的電晶體100、電晶體200及電晶體310的每一個中的氧化物半導體膜105是包含晶體區的氧化物半導體膜的方式。可通過與實施方式1中描述製造過程部分不同的製造過程來獲得該方式。請注意，對於與實施方式1中的部件相同的部件，使用相同參照標號，並且這裏省略具有相同參照標號的部件的具體描述。
在本實施例中描述的包含晶體區的氧化物半導體膜為非單晶。特別地，當從與a-b平面垂直的方向觀察時，氧化物半導體膜包含的晶體區具有三角形、六角形、正三角形或正六角形的原子排列；以及其中當從與c軸方向垂直的方向觀察時，金屬原子以成層的方式排列或者金屬原子及氧原子以成層的方式排列。請注意，在本說明書中，晶體區被稱為c軸取向晶體，且包含該c軸取向晶體的氧化物半導體被稱為c軸取向晶體氧化物半導體(CAAC oxide semiconductor，CAAC-OS)。CAAC氧化物半導體膜用作包含通道形成區的氧化物半導體膜105，由此能抑制光例如可見光或紫外光照射前後二者之間的閾值電壓的偏移、或BT(閘極偏置一溫度)應力測試前後二者之間的閾值電壓的偏移，這實現電晶體的可靠性的改善。
CAAC氧化物半導體不是單晶，但並不意味著CAAC氧化物半導體僅由非晶組分組成。儘管CAAC氧化物半導體包含晶化的部分(晶體部)，但在某些情況下，一個晶體部與另一個晶體部之間的邊界並不明顯。另外，可用CAAC氧化物半導體包含的部分氧取代氮。CAAC氧化物半導體中包含的各個晶體部的c軸可取向為一個方向(例如，與在其上形成CAAC氧化物半導體的基底表面垂直的方向、與CAAC氧化物半導體的表面垂直的方向等)。備選地，CAAC氧化物半導體中包含的各個晶體部的a-b平面的法線可取為同一方向(例如，與在其上形成CAAC氧化物半導體的基底表面垂直的方向、與CAAC氧化物半導體的表面垂直的方向等)。請注意，依據其組成等，CAAC氧化物半導體可為導體或絕緣體。另外，依據其組成等，CAAC氧化物半導體透射或不透射可見光。作為CAAC氧化物半導體的例子，舉出以下材料，即其中從與該沉積材料的表面、在其上沉積了該材料的基底的表面或該材料的介面垂直的方向能觀察到三角形或六角形的原子排列，以及其中在該沉積材料的截面中能觀察到金屬原子的成層的排列或者金屬原子及氧原子(或氮原子)的成層的排列。請注意，在非晶氧化物半導體中，可根據鄰近的金屬的種類來調整與金屬原子配位元的氧原子的數量。作為對照，在CAAC氧化物半導體中，與金屬原子配位元的氧原子的數量大體上相同。
存在兩種CAAC氧化物半導體膜的製造方法。
一種方法在基底加熱時，進行一次氧化物半導體膜的形成。另一種方法將氧化物半導體膜的形成分為兩次，並且在每次形成氧化物半導體膜之後進行熱處理。
首先描述電晶體100的一種製造方法，其中通過在基底的加熱時形成氧化物半導體膜來形成CAAC氧化物半導體膜。
首先，如實施方式1中那樣，在基底101上形成基礎絕緣膜102，然後在基礎絕緣膜102上形成閘極電極103。
接著，在閘極電極103上形成閘極絕緣膜104。可如實施方式1中那樣形成閘極絕緣膜104。
然後，在加熱設置有基礎絕緣膜102、閘極電極103及閘極絕緣膜104的基底101時，在閘極絕緣膜104上沉積實施方式1中描述的金屬氧化物以用作第一氧化物半導體膜115。這裏，如實施方式1那樣使用濺射。基底101的加熱溫度高於或等於150℃且低於或等於450℃，且優選基底溫度高於或等於200℃且低於或等於350℃。請注意，在第一氧化物半導體膜115形成期間的基底的加熱溫度設得較高，使得能提供在其中晶體區與非晶區之比較高的第一氧化物半導體膜115。第一氧化物半導體膜115的厚度可大於或等於1nm且小於或等於50nm。
接著，通過上述方法形成的第一氧化物半導體膜115經受實施方式1中描述的第一熱處理。通過第一熱處理，能使氫(包含水、氫氧基及氫化物)從第一氧化物半導體膜115釋放，且能釋放閘極絕緣膜104中含有的部分氧，使得氧可擴散至第一氧化物半導體膜115以及閘極絕緣膜104與第一氧化物半導體膜115之間的介面附近。
可用與實施方式1中描述的製造步驟類似的方式進行以後的步驟。
接著，描述電晶體100的製造方法，其中氧化物半導體膜的形成被分為兩次，且在每次形成氧化物半導體膜之後進行熱處理，使得CAAC氧化物半導體膜形成。
將基底101的溫度保持為200℃以上且400℃或更低的溫度時，在閘極絕緣膜104上形成作為第一層的氧化物半導體膜，然後在溫度為200℃以上且450℃或更低、且在氮、氧、稀有氣體或乾空氣(dry air)的氣氛中進行熱處理。通過該熱處理，在包含作為第一層的氧化物半導體膜的上表面的區域形成晶體區。接著，形成比作為第一層的氧化物半導體膜厚的氧化物半導體膜作為第二層。此後，再次在200℃以上且450℃或更低的溫度進行熱處理，由此利用在包含上表面的區域中包含晶體區的作為第一層的氧化物半導體膜作為晶體生長的晶種向上進行晶體生長；因此，整個作為第二層的氧化物半導體膜被晶化。請注意，實施方式1中描述的金屬氧化物能用作作為第一層的氧化物半導體膜以及作為第二層的氧化物半導體膜。優選作為第一層的氧化物半導體膜的厚度大於或等於1nm且小於或等於10nm。例如，作為第一層的氧化物半導體膜在以下條件下形成：使用金屬氧化物靶(In-Ga-Zn基金屬氧化物靶(In2O3:Ga2O3:ZnO=1:1:2[摩爾數比]))，基底與靶之間的距離為170mm，基底溫度為250℃，壓力為0.4Pa，直流(DC)電源為0.5kW，濺射氣體為純氧、純氬、或氬及氧，以及厚度為5nm；而作為第二層的氧化物半導體膜在以下條件下形成：使用金屬氧化物靶(In-Ga-Zn基金屬氧化物靶(In2O3:Ga2O3:ZnO=1:1:2[摩爾數比]))，基底與靶之間的距離為170mm，基底溫度為400℃，壓力為0.4Pa，直流(DC)電源為0.5kW，濺射氣體為純氧、純氬、或者氬及氧，以及厚度為25nm。該方法中用於熱處理的熱處理裝置可為用於實施方式1中描述的第一熱處理的任何熱處理裝置。
如實施方式1中所述，可在真空中連續形成閘極絕緣膜104及第一氧化物半導體膜115。
通過在形成作為第二層的氧化物半導體膜之後進行熱處理，氫(包含水、氫氧基或氫化物)從在包含上表面的區域中包含晶體區的作為第一層的氧化物半導體膜以及作為第二層的氧化物半導體膜釋放，且從閘極絕緣膜104供給氧，使得能減小在包含上表面的區域中包含晶體區的作為第一層的氧化物半導體膜以及作為第二層的氧化物半導體膜中的缺氧。
因此，在該方法中，將氧化物半導體膜的形成分為兩次，且在每次形成氧化物半導體膜之後進行熱處理，使得CAAC氧化物半導體膜形成，可省略實施方式1中描述的第一熱處理，或者在形成CAAC氧化物半導體膜之後，可用與實施方式1中類似的方式進行第一熱處理，使得氧從閘極絕緣膜104供給。
可用與實施方式1中描述的製造步驟類似的方式進行後續的步驟。
請注意，本實施方式能與在其他實施方式中描述的任何結構適當地組合實施。
在本實施方式中，描述通過利用以下模型的計算而獲得的、關於在根據實施方式1和2中描述的任何製造方法製造的電晶體所包含的氧化物半導體膜的上表面及端面產生缺氧的容易度的驗證結果。請注意，由於實施方式2中描述的CAAC氧化物半導體在一個端面上具有多個晶面，所以其用作計算模型是複雜的。因此，這裏利用具有有c軸取向的纖維鋅礦(wurtzite)結構的ZnO單晶進行計算。如圖25所示，將通過沿著與c軸平行的平面以及與c軸垂直的平面切割晶體結構而獲得的(001)平面、(100)平面及(110)平面用作晶體模型。
按照以下方式獲得本實施方式中的計算結果：在製作表面結構之後，對從如圖26A至26C所示的(100)平面、(110)平面及(001)平面釋放的氧的情況進行計算，且比較該表面結構之間的釋放的容易度。
首先，通過將晶體結構切割為在表面上具有(001)面來製作模型。由於利用三維週期性結構進行計算，所以該模型是具有兩個(001)平面且具有1nm的真空區的厚片(slab)模型。類似地，因為假設端面與(001)平面垂直，所以製作在表面上具有(100)平面的厚片模型及在表面上具有(110)平面的厚片模型作為端面的例子。通過計算這兩個平面，能分析出從與(001)平面垂直的平面釋放氧的趨勢。在該情況下，真空區域也為1nm。(100)平面模型、(110)平面模型及(001)平面模型中的原子的數量分別設定為64、108及108。另外，製作出通過從上述三種結構的各自的表面除去一個氧原子而獲得的結構。
CASTEP用於計算，其為利用密度泛函理論(density functional theory)的程式。利用平面波基本準位能法(plane wave basis pseudopotential method)作為用於密度泛函理論的方法，以及GGA-PBE用於泛函。首先，在纖維鋅礦結構的四原子單位單元中，使包含晶格常數的該結構最優化。接著，基於該最優化的結構製作表面結構。然後，使具有缺氧的表面結構及沒有缺氧的表面結構經受具有固定晶格常數的結構最優化。使用結構最優化之後的能量。
假設截止能量(cut-off energy)在單位單元計算中為380eV而在表面結構計算中為300eV。k點在單位單元計算中為9×9×6，在(100)平面模型計算中為3×2×1，在(110)平面模型計算中為1×2×2，在(001)平面模型計算中為2×2×1。
對於上述表面結構進行以下計算以獲得能量差(這裏，也稱為結合能)：將具有缺氧的結構的能量與氧分子的能量的一半相加，且從其中減去沒有缺氧的結構的能量。從該結果，在具有較低結合能的表面上，更有可能釋放氧。
[算式2]
(結合能)=(具有缺氧的結構的能量)+(氧分子的能量的一半)-(沒有缺氧的結構的能量)
在表1中示出根據算式2獲得的各個表面的結合能。
從表1的結果可以說明：(100)平面及(110)平面的結合能低於(001)平面的結合能，以及相比(001)平面，氧更有可能從(100)平面及(110)平面釋放。換言之，能得出：相對於在與上表面垂直的方向具有c軸取向的ZnO膜的上表面，更有可能從其端面釋放氧。儘管作為CAAC氧化物半導體的例子的ZnO具有混合的多種晶面，但在其端面上具有與ZnO單晶相同種類的平面。因此，可以說明：作為CAAC氧化物半導體的ZnO的釋放氧的趨勢類似於ZnO單晶的釋放氧的趨勢。
請注意，本實施方式能與在其他實施方式中描述的任何結構適當地組合實施。
圖9A中示出半導體裝置中包含的記憶元件(在下文中也稱為儲存單元)的電路圖的例子。儲存單元包含電晶體1160及電晶體1162，在電晶體1160中，利用除氧化物半導體以外的材料(例如，矽、鍺、碳化矽、砷化鎵、氮化鎵或有機化合物)形成通道形成區；在電晶體1162中，利用氧化物半導體形成通道形成區。
在其中利用氧化物半導體形成通道形成區的電晶體1162可根據實施方式1及2進行製造。
如圖9A所示，電晶體1160的閘極電極電連接至電晶體1162的源極電極及汲極電極的一個。第一佈線SL(1st Line，也稱為源極線)電連接至電晶體1160的源極電極。第二佈線BL(2nd Line，也稱為位線)電連接至電晶體1160的汲極電極。第三佈線S1(3rd Line，也稱為第一信號線)電連接至電晶體1162的源極電極及汲極電極中的另一個。第四佈線S2(4th Line，也稱為第二信號線)電連接至電晶體1162的閘極電極。
在其中利用除了氧化物半導體以外的材料例如單晶矽形成通道形成區的電晶體1160，能以足夠高的速度進行操作。因此，通過使用電晶體1160，能實現儲存內容的高速讀取等。在其中利用氧化物半導體形成通道形成區的電晶體1162的特性是其極小的截止狀態電流。因此，當使電晶體1162截止時，可長時間保持電晶體1160的閘極電極的電位。
通過利用能保持電晶體1160的閘極電極的電位的特性，能進行如以下描述的資料的寫入、保持及讀取。
首先，描述資料的寫入及保持。首先，第四佈線S2的電位設定為導通電晶體1162的電位，以便導通電晶體1162。因此，第三佈線S1的電位供給至電晶體1160的閘極電極(寫入)。此後，第四佈線S2的電位設定為使電晶體1162截止的電位以便使電晶體1162截止，且因此保持電晶體1160的閘極電極的電位(保持)。
由於電晶體1162的截止狀態電流極小，電晶體1160的閘極電極的電位長時間得到保持。例如，當電晶體1160的閘極電極的電位是使電晶體1160處於導通狀態的電位時，電晶體1160的導通狀態長時間得到保持。此外，當電晶體1160的閘極電極的電位是使電晶體1160處於截止狀態的電位時，電晶體1160的截止狀態長時間得到保持。
然後，描述資料的讀取。當在如上所述的保持電晶體1160保持為導通狀態或截止狀態的狀態下向第一佈線SL供給既定電位(低電位)時，第二佈線BL的電位依據電晶體1160的導通狀態或截止狀態而變化。例如，當電晶體1160處於導通狀態時，第二佈線BL的電位變得更接近第一佈線SL的電位。另一方面，當電晶體1160處於截止狀態時，第二佈線BL的電位不變。
以此方式，在保持資料的狀態下將第二佈線BL的電位及既定電位相互比較，由此能讀出資料。
然後，描述資料的重寫。以與資料的寫入及保持類似的方式來進行資料的重寫。即，第四佈線S2的電位設定為導通電晶體1162的電位，以便導通電晶體1162。因此，第三佈線S1的電位(用於新資料的電位)供給至電晶體1160的閘極電極。此後，第四佈線S2的電位設定為使電晶體1162截止的電位，以便使電晶體1162截止，且因此保持新資料。
在根據所公開的本發明的儲存單元中，如上所述，資料可直接被另一個資料的寫入重寫。由此，不需要閃速記憶體等所必需的擦除操作，以便能抑制擦除操作導致的操作速度的降低。換言之，能實現包含儲存單元的半導體裝置的高速操作。
圖9B是示出圖9A所示的儲存單元的應用例子的電路圖。
圖9B所示的儲存單元1100包含第一佈線SL(源極線)、第二佈線BL(位線)、第三佈線S1(第一信號線)、第四佈線S2(第二信號線)、第五佈線WL(字線)、電晶體1164(第一電晶體)、電晶體1161(第二電晶體)以及電晶體1163(第三電晶體)。在電晶體1164及1163的每一個中，通道形成區利用除氧化物半導體以外的材料形成，而在電晶體1161中，通道形成區利用氧化物半導體形成。
這裏，電晶體1164的閘極電極電連接至電晶體1161的源極電極及汲極電極的一個。此外，第一佈線SL電連接至電晶體1164的源極電極，以及電晶體1164的汲極電極電連接至電晶體1163的源極電極。第二佈線BL電連接至電晶體1163的汲極電極，以及第三佈線S1電連接至電晶體1161的源極電極及汲極電極的另一個。第四佈線S2電連接至電晶體1161的閘極電極，以及第五佈線WL電連接至電晶體1163的閘極電極。
接著，描述該電路的操作的具體例。請注意以下描述中的電位、電壓等的數值可適當改變。
當資料寫入儲存單元1100時，第一佈線SL設定為0V，第五佈線WL設定為0V，第二佈線BL設定為0V，以及第四佈線S2設定為2V。第三佈線S1設定為2V以寫入資料“1”以及設定為0V以寫入資料“0”。此時，電晶體1163處於截止狀態以及電晶體1161處於導通狀態。請注意，在第三佈線S1的電位改變之前，將第四佈線S2設定為0V以便使電晶體1161截止以完成寫入。
其結果是，在寫入資料“1”之後，將連接至電晶體1164的閘極電極的節點(稱為節點A)的電位設定為大約2V以及在寫入資料“0”之後，設定為大約0V。對應於第三佈線S1的電位的電荷在節點A累積；由於電晶體1161的截止狀態電流極小，所以長時間保持電晶體1164的閘極電極的電位。
當從儲存單元讀取資料時，第一佈線SL設定為0V，第五佈線WL設定為2V，第四佈線S2設定為0V，第三佈線S1設定為0V，以及連接至第二佈線BL的讀取電路設定為操作狀態。此時，電晶體1163處於導通狀態而電晶體1161處於截止狀態。
當寫入了資料“0”時，電晶體1164處於截止狀態，即節點A設定為大約0V，以便第二佈線BL及第一佈線SL之間的電阻為高。另一方面，當寫入了資料“1”時，電晶體1164處於導通狀態，即節點A設定為大約2V，以便第二佈線BL及第一佈線SL之間的電阻為低。依據儲存單元的電阻狀態的不同，讀取電路能讀取資料“0”或資料“1”。寫入時的第二佈線BL設定為0V；然而，其可處於浮動狀態或可充電為具有高於0V的電位。讀取時的第三佈線S1設定為0V；然而，其可處於浮動狀態或可充電為具有高於0V的電位。
請注意，資料“1”及資料“0”是為方便起見而定義的且可反過來。此外，上述操作電壓是例子。設定操作電壓使得電晶體1164在資料“0”的情況下截止而在資料“1”的情況下導通，電晶體1161在寫入時導通而在除寫入時之外的其他時間內截止，以及電晶體1163在讀取時導通。可也使用外設邏輯電路的電源電位VDD來代替2V。
在本實施方式中，為容易理解起見，描述了具有最小儲存單位(一位元)的儲存單元；然而，儲存單元的結構並不限定於此。也可適當地制出具有彼此連接的多個儲存單元的更高級的半導體裝置。例如，可通過利用多於一個上述儲存單元做出NAND型或NOR型半導體裝置。佈線結構並不限於圖9A或圖9B中的佈線結構且能適當地改變。
圖10是根據本發明的一個實施例的半導體裝置的電路方塊圖。該半導體裝置具有m×n位元的儲存能力。
圖10所示的半導體裝置包含：m個第四佈線S2(1)至S2(m)、m個第五佈線WL(1)至WL(m)、n個第二佈線BL(1)至BL(n)、n個第三佈線S1(1)至S1(n)、排列成m列乘n行的矩陣的多個儲存單元1100(1,1)至1100(m,n)(m及n均為自然數)以及周邊電路諸如連接至第二佈線BL及第三佈線S1的驅動器電路1111、連接至第四佈線S2及第五佈線WL的驅動器電路1113以及讀取電路1112。可設置更新電路等作為另一個周邊電路。
考慮儲存單元1100(i,j)是儲存單元的典型例子。這裏，儲存單元1100(i,j)(i是大於或等於1且小於或等於m的整數，以及j是大於或等於1且小於或等於n的整數)連接至第二佈線BL(j)、第三佈線S1(j)、第四佈線S2(i)、第五佈線WL(i)以及第一佈線SL。第一佈線SL的電位Vs供給至第一佈線SL。第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)連接至驅動器電路1111及讀取電路1112。第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)連接至驅動器電路1113。
描述圖10所示的半導體裝置的操作。在此結構中，以列為單位寫入及讀取資料。
當資料寫入第i列的儲存單元1100(i,1)至1100(i,n)時，第一佈線SL的電位Vs設定為0V，第五佈線WL(i)設定為0V，第二佈線BL(1)至BL(n)設定為0V，以及第四佈線S2(i)設定為2V。此時，電晶體1161導通。在第三佈線S1(1)至S1(n)中，位於待寫入資料“1”的行中的第三佈線設定為2V而位於待寫入資料“0”的行中的第三佈線設定為0V。請注意，在第三佈線S1(1)至S1(n)的電位改變之前，將第四佈線S2(i)設定為0V，以便使電晶體1161截止以完成寫入。此外，除第五佈線WL(i)之外的第五佈線WL以及除第四佈線S2(i)的第四佈線S2設定為0V。
其結果是，連接至向其中寫入了“1”的儲存單元的電晶體1164的閘極電極的節點(稱為節點A)的電位設定為大約2V，而向其中寫入了“0”的儲存單元的節點A的電位設定為大約0V。未選擇的儲存單元的節點A的電位不變。
當從第i列的儲存單元1100(i,1)至1100(i,n)讀取資料時，第一佈線SL的電位Vs設定為0V，第五佈線WL(i)設定為2V，第四佈線S2(i)設定為0V，第三佈線S1(1)至S1(n)設定為0V，以及連接至第二佈線BL(1)至BL(n)的讀取電路設定為操作狀態。例如根據儲存單元的電阻狀態的不同，讀取電路可讀取資料“0”或資料“1”。請注意，除了第五佈線WL(i)以外的第五佈線WL以及除第四佈線S2(i)以外的第四佈線S2設定為0V。在寫入時，第二佈線BL設定為0V；然而，其可為浮動狀態或可充電至具有高於0V的電位。在讀取時第三佈線S1設定為0V；然而其可為浮動狀態或可充電至具有高於0V的電位。
請注意，資料“1”及資料“0”是為了方便起見而定義的且可反過來。此外，上述操作電壓是例子。設定該操作電壓使得電晶體1164在資料“0”的情況下截止而在資料“1”的情況下導通，電晶體1161在寫入時導通而在除寫入時之外的其他時間內截止，以及電晶體1163在讀取時導通。可也使用外設邏輯電路的電源電位VDD來代替2V。
根據此實施方式，連接至在其中利用氧化物半導體形成通道區域的電晶體的節點的電位能長時間保持，由此能夠製造能利用低的功率消耗進行資料的寫入、保持及讀取的記憶元件。
請注意，在本實施方式中描述的結構、方法等可與其他實施方式中的任何結構、方法等適當地組合。
在本實施方式中，示出了包含電容器的儲存單元的電路圖的例子。圖11A所示的儲存單元1170包含：第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體1171(第一電晶體)、電晶體1172(第二電晶體)以及電容器1173。在電晶體1171中利用除氧化物半導體以外的材料形成通道形成區，而在電晶體1172中利用氧化物半導體形成通道形成區。
可根據實施方式1及2來製造在其中利用氧化物半導體形成通道形成區的電晶體1172。
這裏，電晶體1171的閘極電極、電晶體1172的源極電極及汲極電極的一個以及電容器1173的一個電極彼此電連接。此外，第一佈線SL及電晶體1171的源極電極彼此電連接。第二佈線BL及電晶體1171的汲極電極彼此電連接。第三佈線S1及電晶體1172的源極電極及汲極電極中的另一個彼此電連接。第四佈線S2及電晶體1172的閘極電極彼此電連接。第五佈線WL及電容器1173的另一個電極彼此電連接。
接著，描述電路操作的具體例。請注意，以下描述的電位、電壓等的數值可適當地改變。
當資料寫入儲存單元1170時，第一佈線SL設定為0V，第五佈線WL設定為0V，第二佈線BL設定為0V，以及第四佈線S2設定為2V。第三佈線S1設定為2V以寫入資料“1”而設定為0V以寫入資料“0”。此時，電晶體1172導通。請注意，在第三佈線S1的電位改變之前，將第四佈線S2設定為0V，以便使電晶體1172截止以完成寫入。
其結果是，在寫入資料“1”之後，連接至電晶體1171的閘極電極的節點(稱為節點A)的電位設定為大約2V，而在寫入資料“0”之後，其設定為大約0V。
當從儲存單元1170讀取資料時，第一佈線SL設定為0V，第五佈線WL設定為2V，第四佈線S2設定為0V，第三佈線S1設定為0V，以及連接至第二佈線BL的讀取電路設定為操作狀態。此時，電晶體1172截止。
描述第五佈線WL設定為2V的情況下的電晶體1171的狀態。決定電晶體1171的狀態的節點A的電位取決於第五佈線WL與節點A之間的電容C1，以及電晶體1171的閘極電極與電晶體1171的源極及汲極電極之間的電容C2。
請注意，在讀取時第三佈線S1設定為0V；然而，其可為浮動狀態或者可充電至具有高於0V的電位。資料“1”及資料“0”是為了方便起見而定義且可反過來。
在第五佈線WL的電位設定為0V的情況下，只要在寫入之後使電晶體1172截止且電晶體1171處於截止狀態，寫入時的第三佈線S1的電位就可以從資料“0”及資料“1”的電位中選擇。設定讀取時的第五佈線WL的電位，使得電晶體1171在資料“0”的情況下截止而在資料“1”的情況下導通。另外，電晶體1171的閾值電壓是例子。只要電晶體1171能按照如上所述的方式進行操作，電晶體1171就可以具有任何閾值電壓。
參照圖11B描述這樣的NOR型半導體記憶體件的例子，即在其中使用的儲存單元包含電容器以及具有第一閘極電極及第二閘極電極的選擇電晶體。請注意，由於選擇電晶體的例子包含第一閘極電極及第二閘極電極，所以可舉出實施方式1中描述的雙閘極電晶體作為例子。
圖11B所示的儲存單元陣列包含：排列為i列(i為3以上的自然數)乘j行(j為3以上的自然數)的矩陣的多個儲存單元1180、i個字線WL(字線WL_1至WL_i)、i個電容器線CL(電容器線CL_1至CL_i)、i個閘極線BGL(閘極線BGL_1至BGL_i)、j個位線BL(位線BL_1至BL_j)以及源極線SL。這裏，為方便起見，i及j均為3以上的自然數，本實施例中的儲存單元陣列的列數及行數並不限於3以上。儲存單元陣列可包含一列乘一行的儲存單元或者可包含兩列乘兩行的儲存單元。
另外，該多個儲存單元1180中的每一個(也稱為儲存單元1180(M,N)(請注意N為大於或等於1且小於或等於j的自然數以及M為大於或等於1且小於或等於i的自然數))包含：電晶體1181(M,N)、電容器1183(M,N)以及電晶體1182(M,N)。
請注意，在半導體記憶體件中，電容器包含第一電容器電極、第二電容器電極以及與第一電容器電極及第二電容器電極重疊的介電層。根據施加在第一電容器電極與第二電容器電極之間的電壓，在電容器中累積電荷。
電晶體1181(M,N)為n通道電晶體，其具有源極電極、汲極電極、第一閘極電極以及第二閘極電極。請注意，在本實施例的半導體記憶體件中，電晶體1181並不必要是n通道電晶體。
電晶體1181(M,N)的源極電極及汲極電極的一個連接至位線BL_N。電晶體1181(M,N)的第一閘極電極連接至字線WL_M。電晶體1181(M,N)的第二閘極電極連接至閘極線BGL_M。利用在其中電晶體1181(M,N)的源極電極及汲極電極的一個連接至位元線BL_N的結構，可選擇性地從儲存單元讀取資料。
電晶體1181(M,N)用作儲存單元1180(M,N)中的選擇電晶體。
在其中利用氧化物半導體形成通道形成區的電晶體可用作電晶體1181(M,N)。
電晶體1182(M,N)為p通道電晶體。請注意，在本實施例的半導體記憶體件中，電晶體1182並不必要是p通道電晶體。
電晶體1182(M,N)的源極電極及汲極電極的一個連接至源極線SL。電晶體1182(M,N)的源極電極及汲極電極的另一個連接至位線BL_N。電晶體1182(M,N)的閘極電極連接至電晶體1181(M,N)的源極電極及汲極電極的另一個。
電晶體1182(M,N)用作儲存單元1180(M,N)中的輸出電晶體。例如，在其中利用單晶矽形成通道形成區的電晶體可用作電晶體1182(M,N)。
電容器1183(M,N)的第一電容器電極連接至電容器線CL_M。電容器1183(M,N)的第二電容器電極連接至電晶體1181(M,N)的源極電極及汲極電極的另一個。請注意，電容器1183(M,N)用作儲存電容器(storage capacitor)。
通過例如包含解碼器的驅動器電路來控制字線WL_1至WL_i的電壓。
通過例如包含解碼器的驅動器電路來控制位元線BL_1至BL_j的電壓。
通過例如包含解碼器的驅動器電路來控制電容器線CL_1至CL_i的電壓。
通過例如閘極線驅動器電路來控制閘極線BGL_1至BGL_i的電壓。
例如，利用這樣的電路形成閘極線驅動器電路，該電路包含二極體及電容器，該電容器的第一電容器電極電連接至該二極體的正極及閘極線BGL。
通過調整電晶體1181的第二閘極電極的電壓，能調整電晶體1181的閾值電壓。因此，通過調整起選擇電晶體作用的電晶體1181的閾值電壓，可使流過處於截止狀態的電晶體1181的源極電極及汲極電極之間的電流極小。因此，可延長儲存電路中的資料保持期間。此外，可使寫入及讀取資料所需要的電壓比現有的半導體裝置低；因此，能減小功率消耗。
根據此實施方式，連接至在其中利用氧化物半導體形成通道區域的電晶體的節點的電位能很長時間保持，由此能夠製造能利用低的功率消耗進行資料的寫入、保持及讀取的記憶元件。
請注意，本實施方式能與在其他實施方式中描述的任何結構適當地組合實施。
在本實施方式中，參照圖12A及12B描述利用電晶體的半導體裝置的例子，其中該電晶體根據實施方式1及2中所描述的任何製造方法製造。
圖12A示出結構對應於所謂的動態隨機存取記憶體(DRAM)的半導體裝置的例子。圖12A所示的儲存單元陣列1120具有在其中多個儲存單元1130排列為矩陣的結構。另外，儲存單元陣列1120包含m個第一佈線BL及n個第二佈線WL。請注意，在本實施方式中，第一佈線BL及第二佈線WL分別被稱為位線BL及字線WL。
儲存單元1130包含電晶體1131及電容器1132。電晶體1131的閘極電極連接至第二佈線WL。另外，電晶體1131的源極電極及汲極電極的一個連接至第一佈線BL。電晶體1131的源極電極及汲極電極中的另一個連接至電容器1132的一個電極。電容器1132的另一個電極連接至電容器線CL且供以既定電位。根據實施方式1及2中描述的任何製造方法製造的電晶體應用於電晶體1131。
根據實施方式1及2中描述的任何製造方法製造的電晶體的特性為具有極小的截止狀態電流。因此，當該電晶體應用於圖12A所示的半導體裝置時，能獲得實質上非易失性的記憶體，其中該半導體裝置被視為所謂的DRAM。
圖12B示出結構對應於所謂的靜態隨機存取記憶體(SRAM)的半導體裝置的例子。圖12B所示的儲存單元陣列1140具有在其中多個儲存單元1150排列為矩陣的結構。另外，儲存單元陣列1140包含多個第一佈線BL、多個第二佈線BLB以及多個第三佈線WL。此外，特定位置分別連接至電源電位VDD及地電位GND。
儲存單元1150包含第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155以及第六電晶體1156。第一電晶體1151及第二電晶體1152起選擇電晶體的作用。第三電晶體1153及第四電晶體1154的一個為n通道電晶體(這裏，第四電晶體1154為n通道電晶體)，而第三電晶體1153及第四電晶體1154的另一個為p通道電晶體(這裏，第三電晶體1153為p通道電晶體)。換言之，第三電晶體1153及第四電晶體1154形成CMOS電路。類似地，第五電晶體1155及第六電晶體1156形成CMOS電路。
第一電晶體1151、第二電晶體1152、第四電晶體1154以及第六電晶體1156為n通道電晶體並且在實施方式1及2中描述的電晶體可應用於這些電晶體。第三電晶體1153及第五電晶體1155均為這樣的p通道電晶體，在其中利用除氧化物半導體以外的材料形成通道形成區。請注意，並沒有特別限制，實施方式1或實施方式2中描述的電晶體可應用於第一至第六電晶體1151至1156中的p通道電晶體，而在其中利用除氧化物半導體以外的材料形成通道形成區的電晶體可應用於第一至第六電晶體1151至1156中的n通道電晶體。
請注意，在本實施方式中描述的結構、方法等可與任何其他實施方式中的結構、方法等適當地組合。
可利用其中對至少部分CPU利用氧化物半導體來形成通道形成區的電晶體來形成中央處理單元(CPU)。
圖13A是示出CPU的具體結構的方塊圖。圖13A所示的CPU包含在基底1190上的算術邏輯單元(ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(Bus I/F)1198、可重寫的ROM 1199以及ROM介面(ROM I/F)1189。半導體基底、SO1基底、玻璃基底等用作基底1190。可在單獨的晶片上設置ROM 1199及ROM I/F 1189。顯然，圖13A所示的CPU僅為在其中結構被簡化的例子，且根據應用，實際的CPU可具有各種結構。
通過Bus I/F 1198輸入至CPU的指令被輸入至指令解碼器1193且在其中解碼，然後，輸入至ALU控制器1192、中斷控制器1194、暫存器控制器1197以及定時控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197以及定時控制器1195根據解碼的指令進行各種控制。具體地，ALU控制器1192產生用於控制ALU 1191的操作的信號。當CPU運行程式時，中斷控制器1194根據其優先順序或遮罩狀態來判斷來自外部輸入/輸出裝置或周邊電路的中斷請求，並且處理該請求。暫存器控制器1197產生暫存器1196的位址，並且根據CPU的狀態從暫存器1196讀取資料或寫入資料至暫存器1196。
定時控制器1195產生用於控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的操作定時的信號。例如，定時控制器1195包含內部時鐘產生器以基於參考時鐘信號CLK1產生內部時鐘信號CLK2，且將時鐘信號CLK2供給至上述電路。
在圖13A所示的CPU中，在暫存器1196中設置記憶元件。在實施方式4至6中描述的任何記憶元件可用作在暫存器1196中設置的記憶元件。
在圖13A所示的CPU中，暫存器控制器1197根據來自ALU 1191的指令來選擇在暫存器1196中保持資料的操作。即，暫存器控制器1197選擇由暫存器1196所包含的記憶元件中的倒相元件或者電容器來保持資料。當選擇由反相元件保持資料時，將電源電壓供給至暫存器1196中的記憶元件。當選擇由電容器保持資料時，將資料重寫至電容器，並且可停止向暫存器1196中的記憶元件的電源電壓的供給。
如圖13B或圖13C所示，可通過在記憶元件組與這樣的節點之間設置開關元件來停止電力供給，其中高電平電源電位VDD或低電平電源電位VSS供給至該節點。下文描述圖13B及13C所示的電路。
圖13B及13C均示出包含如下電晶體的記憶體電路的結構的例子，即在該電晶體中利用氧化物半導體將通道形成區形成為用於控制向記憶元件的電源電位的供給的開關元件。
圖13B所示的記憶體件包含開關元件1141及包含多個記憶元件1142的記憶元件組1143。特別地，實施方式4至6中描述的任何記憶元件可用作每一個記憶元件1142。經由開關元件1141向記憶元件組1143所包含的每一個記憶元件1142供給高電平電源電位VDD。另外，向記憶元件組1143所包含的每一個記憶元件1142供給信號IN的電位及低電平電源電位VSS。
在圖13B中，其中利用氧化物半導體形成通道形成區的晶體管用作開關元件1141，並且電晶體的開關由供給至其閘極電極的信號Sig A控制。
請注意，圖13B示出的結構中的開關元件1141僅包含一個電晶體；然而，並不僅限於此，開關元件1141可包含多個電晶體。在開關元件1141包含多個用作開關元件的電晶體的情況下，該多個電晶體可用並聯、串聯、或者並聯連接及串聯連接的組合的方式彼此連接。
儘管在圖13B中開關元件1141控制向記憶元件組1143所包含的每一個記憶元件1142的高電平電源電位VDD的供給，但開關元件1141可控制低電平電源電位VSS的供給。
在圖13C中，示出了經由開關元件1141向記憶元件組1143所包含的每一個記憶元件1142供給低電平電源電位VSS的記憶體件的例子。向記憶元件組1143所包含的每一個記憶元件1142的低電平電源電位VSS的供給可由開關元件1141控制。
當在記憶元件組與高電平電源電位VDD或低電平電源電位VSS供給至的節點之間設置開關元件時，即使在臨時停止CPU的操作且停止電源電壓的供給的情況下，也能保持資料；因此，能減小功率消耗。具體地，例如，當個人電腦的用戶不向輸入裝置諸如鍵盤輸入資料時，可停止CPU的操作，以便能減小功率消耗。
儘管舉出CPU作為例子，但電晶體也可應用於LSI諸如數位信號處理器(DSP)、定制的LSI或現場可編程閘陣列(FPGA)。
請注意，本實施方式能與在其他實施方式中描述的任何結構適當地組合實施。
在本實施方式中，將根據實施方式1及2中描述的任何製造過程製造的晶體管用作畫素部及驅動器電路，由此能製造具有顯示功能的半導體裝置(也稱為顯示裝置)。另外，包含該電晶體的部分或整個驅動器電路在形成有畫素部的基底上形成，由此能製造面板上的系統(system-on-panel)。
顯示裝置包含顯示元件。作為顯示元件，舉出液晶元件(也稱為液晶顯示元件)及發光元件(也稱為發光顯示元件)。另外，可使用諸如電子墨的通過電動作來改變其對比度的顯示介質元件。發光元件按其類別包含通過電流或電壓控制其亮度的元件，並且具體包含有機場致發光(EL)元件、無機EL元件等。
此外，顯示裝置包含其中密封了顯示元件的面板以及其中包含控制器的IC等裝配在面板上的模組。關於與顯示裝置的製造過程中完成顯示元件之前的一個模式對應的元件基底(元件基底)，元件基底設置有用於向多個畫素的每一個中的顯示元件供給電流的裝置。具體地，元件基底可處於以下狀態，即在其中僅設置了顯示元件的畫素電極的狀態、形成了待成為畫素電極的導電膜之後且蝕刻導電膜以形成畫素電極之前的狀態，或者任何其他狀態。
請注意，本說明書中的顯示裝置是指影像顯示裝置、顯示裝置或光源(包含照明裝置)。另外，顯示裝置按其類別包含以下模組：包含連接器的模組，連接器諸如附有柔性印刷電路(FPC)、帶式自動結合(TAB)帶或者帶式載體封裝件(TCP)；具有TAB帶或TCP的模組，該TAB帶或TCP在其末端設置有印刷線路板；以及具有積體電路(IC)的模組，該積體電路通過玻璃上晶片法(COG)直接裝配在顯示元件上。
這裏，描述與半導體裝置的一個模式對應的液晶顯示裝置。
圖14A是示出有源矩陣液晶顯示裝置4000的結構的方塊圖。在圖14A中，液晶顯示裝置4000包含：包含畫素部4002的液晶顯示面板、信號線驅動器電路4003、掃描線驅動器電路4004、背光源4100。儘管在圖14A中未示出，但液晶顯示裝置4000還可包含操作液晶顯示裝置所必需的電路，例如背光源控制電路、影像處理電路(影像引擎)、電源電路或保護電路。信號線驅動器電路4003、掃描線驅動器電路4004、背光源控制電路、影像處理電路以及電源電路廣義分類為邏輯電路部、以及開關部或緩衝部。另外，部分或全部上述電路可利用半導體裝置諸如IC進行裝配。
液晶顯示面板所包含的畫素部4002包含排列成矩陣的多個畫素4200。掃描線驅動器電路4004是這樣的電路，其驅動畫素4200並且具有輸出作為脈衝信號的多個顯示選擇信號的功能。信號線驅動器電路4003具有基於影像信號輸入來產生電信號(電位)且將電信號輸入至以後描述的信號線的功能。
圖14B是液晶顯示裝置4000中的畫素部4002的電路圖。液晶顯示裝置4000為有源矩陣液晶顯示裝置。畫素部4002包含信號線SL_1至SL_a(a為自然數)、掃描線GL_1至GL_b(b為自然數)以及多個畫素4200。每一個畫素4200包含電晶體4010、電容器4120以及液晶元件4110。畫素部4002可具有在其中未設置電容器4120的結構。在僅提及信號線或掃描線的情況下，其指示信號線SL或掃描線GL。
電晶體4010是根據實施方式1及2中描述的任何製造方法製造的電晶體。通過使用該電晶體，能夠獲得具有小的功率消耗、良好的電特性且高可靠性的液晶顯示裝置。
掃描線GL連接至電晶體4010的閘極電極，信號線SL連接至電晶體4010的源極電極，以及電晶體4010的汲極電極連接至電容器4120的一個電容器電極及液晶元件4110的一個畫素電極。電容器4120的另一個電容器電極及液晶元件4110的另一個畫素電極(也稱為反電極)連接至公共(common)電極。請注意，通過將與掃描線GL相同的材料用於公共電極，公共電極可在形成掃描線GL的步驟中形成。
信號線SL連接至信號線驅動器電路4003。掃描線GL連接至掃描線驅動器電路4004。信號線驅動器電路4003及掃描線驅動器電路4004可包含根據實施方式1及2中描述的任何製造方法製造的電晶體。
請注意，信號線驅動器電路4003及掃描線驅動器電路4004可在其上形成有畫素部4002的基底上形成。備選地，信號線驅動器電路4003或者掃描線驅動器電路4004或者其二者可在另一基底上形成，且該基底可與通過以下方法在其上形成有畫素部4002的基底連接，即諸如玻璃上晶片(COG)法、引線接合法、帶式自動焊接(TAB)法等方法。
優選畫素部4002設置有保護電路以防止電晶體4010被靜電等損壞。非線性元件可用於保護電路。
當施加至掃描線GL的電位高於或等於電晶體4010的閾值電壓時，來自信號線SL的電信號輸入成為電晶體4010的汲極電流，由此電荷儲存於電容器4120。在對一行進行充電之後，使該行中的電晶體4010截止且不從源極線SL輸入電信號。然而，顯示影像信號輸入所需的電壓可由儲存在電容器4120中的電荷保持。然後，對下一行中的電容器4120充電。以此方式，對第一行至第a行進行充電。
由於電晶體4010的截止狀態電流極小，儲存在電容器4120中的電荷不太可能放電，並且能減小電容器4120的電容，以便能減小充電所需的功率消耗。例如，配置具有小於或等於每一個畫素4200的液晶電容的1/3的電容的儲存電容器4120即足夠，優選為小於或等於1/5。
由於儲存在電容器4120中的電荷不大可能放電，可使保持顯示影像信號輸入所必需的電壓的時間期間更長。因此，在顯示具有較少動作的影像(包含靜態影像)的情況下，能減小顯示重寫頻率，該情況使得功率消耗進一步減小。
接著，參照圖15A1、15A2及15B描述包含畫素部4002的液晶顯示面板的外觀及截面圖。這裏，所描述的液晶顯示面板包含掃描線驅動器電路4004以及畫素部4002。圖15A1及15A2是液晶顯示面板的俯視圖。圖15B是沿著圖15A1及15A2中的點虛線M-N的截面圖。
在圖15A1及15A2中，液晶顯示面板設置有密封劑4005，該密封劑4005環繞著在第一基底4001上設置的畫素部4002及掃描線驅動器電路4004。第二基底4006設置在畫素部4002及掃描線驅動器電路4004上。此外，信號線驅動器電路4003設置在第一基底4001上的不同於被密封劑4005環繞的區域的區域，其中在單獨準備的基底上利用單晶半導體層或多晶半導體層形成該信號線驅動器電路4003。
請注意，對於單獨形成的信號線驅動器電路4003的連接方法並沒有特別限制。圖15A1示出通過COG法裝配的信號線驅動器電路4003的情況。圖15A2示出通過TAB法裝配的信號線驅動器電路4003的情況。
另外，在第一基底4001上設置的畫素部4002及掃描線驅動器電路4004均包含多個電晶體。圖15B示出液晶顯示面板中包含的畫素部4002所包含的電晶體4010以及掃描線驅動器電路4004所包含的電晶體4011的例子。
在圖15B的液晶顯示面板中，用密封劑4005將在第一基底4001上形成的電晶體4010及4011、電容器4120以及液晶元件4110密封在第一基底4001與第二基底4006之間。在電晶體4010及4011上設置絕緣膜4021。
根據實施方式1或2描述的製造方法製造的電晶體可用作電晶體4010及4011。
液晶元件4110中包含的畫素電極4030電連接至電容器4120中包含的電容器電極4121。液晶元件4110中包含的反電極4031形成於第二基底4006上。畫素電極4030、反電極4031以及液晶層4008彼此重疊的部分對應於液晶元件4110。請注意，畫素電極4030及反電極4031分別設置有絕緣膜4032及絕緣膜4033，其均起到取向膜(alignment film)的作用，且液晶層4008夾在畫素電極4030與反電極4031之間，其中在其間設置了絕緣膜4032及4033。
熱致液晶、低分子液晶、高分子液晶、聚合物分散(polymer-dispersed)液晶、鐵電液晶、反鐵電液晶等可用作液晶層4008。
可利用透光導電材料形成畫素電極4030及反電極4031。透光導電材料的例子包含含氧化鎢的氧化銦、含氧化鎢的氧化銦鋅、含氧化鈦的氧化銦、含氧化鈦的氧化銦錫、氧化銦錫、氧化銦鋅以及加入了氧化矽的氧化銦錫。備選地，含導電高分子(也稱為導電聚合物)的導電合成物可用作畫素電極4030及反電極4031。在液晶顯示面板中，至少反電極4031即在觀察側的電極需要利用透光導電材料形成。除了透光導電材料及含導電高分子(也稱為導電聚合物)的導電合成物以外，金屬諸如鈦、鉬、鋁、銅、鎢或鉭的膜，包含任何這些金屬的的合金膜，或者包含任何這些金屬膜的成層的膜可用作反電極4031。濺射法、分子束外延法、原子層沉積法、脈衝雷射沉積法或者真空蒸鍍法可用於畫素電極4030及反電極4031的形成。
請注意，作為第一基底4001及第二基底4006的每一個，基底可從可用作實施方式1及2中描述的基底101的基底中適當地選擇。
間隙保持構件4035是通過選擇性地蝕刻絕緣膜而獲得的圓柱形的隔離件(spacer)並為了控制畫素電極4030與反電極4031之間的距離(單元間隙)而設置。備選地，也可使用球形隔離器。反電極4031電連接至在形成有電晶體4010的基底上設置的公共電極。反電極4031及公共電極設置有公共連接部，以及反電極4031及公共電極通過位於第一基底4001與第二基底4006之間的導電微粒而彼此電連接。請注意，該導電微粒包含在密封劑4005中。
請注意，除了透射的液晶顯示裝置外，反射的液晶顯示裝置或者半透射的液晶顯示裝置也可應用於本實施方式中描述的液晶顯示面板。
在本實施方式中描述的液晶顯示面板中，為了減小電晶體的表面粗糙度且增加電晶體的可靠性，畫素部4002中包含的電晶體4011以及掃描線驅動器電路4004中包含的電晶體4011被用作平面化絕緣膜的絕緣膜4021覆蓋。
用作平面化絕緣膜的絕緣膜4021可利用具有耐熱性的有機材料形成，該材料諸如聚醯亞胺、丙烯酸、苯並環丁烯(benzocyclobutene)、聚醯胺或環氧化物。除了這些有機材料以外，還能使用低介電常數材料(低k材料)、矽氧烷基樹脂、PSG(磷矽酸鹽玻璃)、BPSG(硼磷矽玻璃)等。請注意，可通過層疊利用任何這些材料形成的多個絕緣膜而形成絕緣膜4021。
請注意，矽氧烷基樹脂對應於含有利用矽氧烷基材料作為起始材料而形成的Si-O-Si結合(bond)的樹脂。矽氧烷基樹脂可包含有機基(例如，烷基或芳基)或氟代基(fluoro group)的作為代替物。此外，有機基可包含氟代基。
用於形成絕緣膜4021的方法並未特別限制，並且取決於材料可使用以下方法：濺射法、SOG法、旋塗法(spin coating method)、浸入法(dipping method)、噴塗法(spray coating method)、液滴排出法(droplet discharge method(諸如噴墨法))、印刷法(諸如絲網印刷或膠印)等。另外，絕緣膜4021可用刮刀、輥塗機、幕塗機、刮刀塗布機等形成。
另外，從FPC 4018將信號的變化及電信號(電位)供給至單獨形成的信號線驅動器電路4003，以及掃描線驅動器電路4004或畫素部4002。
利用與液晶元件4110中包含的畫素電極4030相同的導電膜形成連接末端電極4015，並利用與電晶體4010及電晶體4011的源極及汲極電極相同的導電膜形成末端電極4016。
連接末端電極4015通過各向異性的導電膜4019電連接至FPC 4018中包含的末端。
接著，通過舉出一些操作模式作為例子來描述包含本實施例中所述的液晶顯示面板的液晶顯示裝置4000的典型驅動方法。用於液晶顯示裝置4000的液晶的驅動方法包含垂直電場法及水準電場法，在垂直電場法中垂直於基底地施加電壓，在水準電場法中平行於基底地施加電壓。
首先，圖16A1及16A2是示出TN模式液晶顯示裝置的畫素結構的截面示意圖。
液晶元件4110保持在相向設置的第一基底4001與第二基底4006之間。第一起偏振片4103形成於第一基底4001側，以及第二起偏振片4104形成於第二基底4006側。第一起偏振片4103的吸收軸及第二起偏振片4104的吸收軸處於正交尼科耳(cross-Nicol)狀態。
雖未示出，在第一起偏振片4103外設置有背光源等。畫素電極4030設置於第一基底4001上且反電極4031設置於第二基底4006上。在背光源的對面側即觀察側的反電極4031，利用透光導電材料形成。
在具有這樣的結構的液晶顯示裝置4000處於常白模式(normally white mode)的情況下，當電壓施加在畫素電極4030與反電極4031(稱為垂直電場法)之間時，如圖16A1所示，液晶分子4105垂直地排列。因此，來自背光源的光不能達到第二起偏振片4104的外部，該現象實現黑顯示。
當沒有電壓施加在畫素電極4030與反電極4031之間時，如圖16A2所示，液晶分子4105水準地排列且在平面表面扭曲。其結果是，來自背光源的光能到達第二起偏振片4104的外部，該現象實現白顯示。可通過調整施加在畫素電極4030與反電極4031之間的電壓來表現灰度級(gradation)。因此，顯示既定影像。
已知的液晶材料可用於TN模式液晶顯示裝置。
圖16B1及16B2是示出VA模式液晶顯示裝置的畫素結構的截面示意圖。在VA模式中，當沒有電場時，液晶分子4105排列為垂直於基底。
如圖16A1及16A2中那樣，畫素電極4030設置在第一基底4001上且反電極4031設置在第二基底4006上。在背光源的對面側即觀察側的反電極4031利用透光導電材料形成。第一起偏振片4103形成於第一基底4001側，以及第二起偏振片4104形成於第二基底4006側。第一起偏振片4103的吸收軸及第二起偏振片4104的吸收軸處於正交尼科耳狀態。
在具有這樣的結構的液晶顯示裝置4000中，當電壓施加在畫素電極4030與反電極4031(垂直電場法)之間時，如圖16B1所示液晶分子4105水準地排列。因此，來自背光源的光可到達第二起偏振片4104的外側，該現象實現白顯示。
當沒有電壓施加在畫素電極4030與反電極4031之間時，如圖16B2所示，液晶分子4105垂直地排列。其結果是，由第一起偏振片4103偏振化的來自背光源的光不被液晶分子4105的雙折射影響地穿過單元。因此，來自背光源的偏振光不能達到第二起偏振片4104的外側，該現象實現黑顯示。可通過調整施加在畫素電極4030與反電極4031之間的電壓來表現灰度級。因此，顯示既定影像。
圖16C1及16C2是示出MVA模式液晶顯示裝置的畫素結構的截面示意圖。MVA模式是在其中將一個畫素分為多個部分的方法，且該多個部分具有液晶分子4105的不同排列方向(alignment direction)且補償彼此的觀察角度依賴性。如圖16C1所示，在MVA模式中，在畫素電極4030上設置截面為三角形的突出部4158且在反電極4031上設置截面為三角形的突出部4159以控制排列。請注意，除突出部以外的結構與VA模式中的結構相同。
如圖16C1所示，當電壓施加在畫素電極4030與反電極4031(垂直電場法)之間時，排列液晶分子4105使得液晶分子4105的長軸大體上垂直於突出部4158及4159的表面，其中突出部4158及4159的截面均為三角形。因此，來自背光源的光能到達第二起偏振片4104的外側，該現象實現白顯示。
當沒有電壓施加在畫素電極4030與反電極4031之間時，如圖16C2所示，液晶分子4105垂直地排列。其結果是，來自背光源的光不能達到第二起偏振片4104的外側，該現象實現黑顯示。可通過調整施加在畫素電極4030與反電極4031之間的電壓來表現灰度級。因此，顯示既定影像。
圖19A及19B分別是MVA模式的另一例子的俯視圖及截面圖。在圖19A中，畫素電極4030a、畫素電極4030b以及畫素電極4030c形成為連續的彎曲圖案(Z字形狀)。如圖19B那樣，絕緣膜4032即取向膜在畫素電極4030a、4030b及4030c上形成。截面為三角形的突出部4158形成在反電極4031上且在畫素電極4030b上。絕緣膜4033即取向膜形成於反電極4031及截面為三角形的突出部4158上。
圖17A1及17A2是示出OCB模式液晶顯示裝置的畫素結構的截面示意圖。在OCB模式中，液晶分子4105的排列形成液晶層中的光學補償狀態。該排列稱為彎曲排列。
如圖16A1至16C2中那樣，畫素電極4030設置在第一基底4001上以及反電極4031設置在第二基底4006上。在背光源對面側即觀察側的反電極4031，形成為具有透光特性。第一起偏振片4103形成在第一基底4001側，以及第二起偏振片4104形成在第二基底4006側。第一起偏振片4103的吸收軸以及第二起偏振片4104的吸收軸處於正交尼科耳狀態。
在具有這樣的結構的液晶顯示裝置中，當特定電壓施加在畫素電極4030與反電極4031(垂直電場法)之間時，進行如圖17A1所示的黑顯示。此時，液晶分子4105垂直地排列。因此，來自背光源的光不能達到第二起偏振片4104的外側，該現象實現黑顯示。
當沒有電壓施加在畫素電極4030與反電極4031之間時，如圖17A2所示，液晶分子4105處於彎曲排列狀態。其結果是，來自背光源的光能穿過第二起偏振片4104，該現象實現白顯示。可通過調整施加在畫素電極4030與反電極4031之間的電壓來表現灰度級。因此，顯示既定影像。
在OCB模式中，由於觀察角度依賴性可由液晶層中的液晶分子4105的排列而補償。此外，可通過包含起偏器的一對疊層來增加對比率。
圖17B1及17B2是示出FLC模式液晶顯示裝置及AFLC模式液晶顯示裝置的畫素結構的截面示意圖。
如圖16A1至16C2中那樣，畫素電極4030設置在第一基底4001上，且反電極4031設置在第二基底4006上。在背光源的對面側即觀察側上的反電極4031，利用透光導電材料形成。第一起偏振片4103形成在第一基底4001側，以及第二起偏振片4104形成在第二基底4006側。第一起偏振片4103的吸收軸以及第二起偏振片4104的吸收軸處於正交尼科耳狀態。
在具有這樣的結構的液晶顯示裝置4000中，當向畫素電極4030與反電極4031(稱為垂直電場法)施加電壓時，液晶分子4105在偏離摩擦(rubbing)方向的方向水準地排列。因此，來自背光源的光能達到第二起偏振片4104的外側，該現象實現白顯示。
當沒有電壓施加在畫素電極4030與反電極4031之間時，如圖17B2所示，液晶分子4105沿著摩擦方向水準地排列。其結果是，來自背光源的光不能達到第二起偏振片4104的外側，該現象實現黑顯示。可通過調整施加在畫素電極4030與反電極4031之間的電壓來表現灰度級。因此，顯示既定影像。
已知的液晶材料可用於FLC模式液晶顯示裝置及AFLC模式液晶顯示裝置。
圖18A1及18A2是示出IPS模式液晶顯示裝置的畫素結構的截面示意圖。在IPS模式中，通過僅在一個基底側設置的電極之間的水準電場，液晶分子4105在關於基底的平面表面上旋轉。
IPS模式的特性為液晶由在一個基底上設置的一對電極控制。即，一對電極4150及4151設置在第一基底4001上。優選該一對電極4150及4151具有透光性質。第一起偏振片4103形成在第一基底4001側，且第二起偏振片4104形成在第二基底4006側。第一起偏振片4103的吸收軸以及第二起偏振片4104的吸收軸處於正交尼科耳狀態。
一對電極4150及4151的均可利用畫素電極4030及反電極4031那樣的透光導電材料形成。另外，除透光導電材料之外，可使用金屬諸如鈦、鉬、鋁、銅、鎢或鉭的膜；包含任何這些金屬的合金膜；或者包含任何這些金屬的成層的膜。
如圖18A1所示，當電壓施加在具有這樣的結構的液晶顯示裝置的一對電極4150與4151之間時，液晶分子4105沿著偏離摩擦方向的電力線排列。其結果是，來自背光源的光能穿過第二起偏振片4104，該現象實現白顯示。
如圖18A2所示，當沒有電壓施加在一對電極4150與4151之間時，液晶分子4105沿著摩擦方向水準地排列。其結果是，來自背光源的光不能達到第二起偏振片4104的外側，該現象實現黑顯示。此外，可通過調整施加在畫素電極4150與4151之間的電壓來表現灰度級。以此方式顯示既定影像。
圖20A至20C每一個示出可用於IPS模式中的一對電極4150及4151的例子。如圖20A至20C的俯視圖所示，備選地形成一對電極4150及4151。在圖20A中，電極4150a及4151a具有波狀的波形(undulating wave shape)。在圖20B中，電極4150b及4151b的每一個具有類似梳形(comb-like shape)且彼此部分重疊。在圖20C中，電極4150c及4151c具有類似梳形，在其中電極彼此嚙合。
圖18B1及18B2均為示出FFS模式液晶顯示裝置的畫素結構的截面示意圖。如圖18B1及18B2所示，FFS模式也是如IPS模式那樣的垂直電場型且具有其中電極4151形成在電極4150上的結構，且在其間設置了絕緣膜。換言之，利用在其間設置的絕緣膜4152，電極4150及電極4151彼此成對。絕緣膜4152與圖15B中的起取向膜的作用的絕緣膜4032對應。
優選一對電極4150及4151具有透光性質。第一起偏振片4103形成在第一基底4001側而第二起偏振片4104形成在第二基底4006側。第一起偏振片4103的吸收軸以及第二起偏振片4104的吸收軸處於正交尼科耳狀態。
當電壓施加在具有這樣的結構的液晶顯示裝置中的電極4150與4151之間時，如圖18B1所示，液晶分子4105沿著偏離摩擦方向的電力線排列。其結果是，來自背光源的光能穿過第二起偏振片4104，該現象實現白顯示。
當沒有電壓施加在電極4150與4151之間時，如圖18B2所示，液晶分子4105沿著摩擦方向水準地排列。其結果是，來自背光源的光不能達到第二起偏振片4104的外側，該現象實現黑顯示。可通過調整施加在畫素電極4150與4151之間的電壓來表現灰度級。以此方式顯示既定影像。以此方式顯示既定影像。
圖21A至21C每一個示出可用於FFS模式的電極4150及4151的例子。如圖21A至21C的俯視圖所示，在電極4150上的電極4151形成為各種圖案。在圖21A中，電極4150a上的電極4151a具有彎曲的類似狗腿(dogleg-like)形。在圖21B中，電極4150b上的電極4151b具有類似梳形，其中電極4151b與4150b彼此嚙合。在圖21C中，電極4150c上的電極4151c具有類似梳形。
已知材料可用於IPS模式液晶顯示裝置及FFS模式液晶顯示裝置。備選地，呈現藍相(blue phase)的液晶材料可用作IPS模式及FFS模式的液晶材料。使用呈現藍相的液晶材料能夠進行不需要取向膜的液晶顯示面板的製造。藍相是液晶一種相位，其剛好在當膽固醇相(cholesteric phase)液晶的溫度增加而膽固醇相變為均質相(isotropic phase)之前產生。由於藍相僅在狹窄的溫度範圍內產生，含手性劑(chiral agent)5wt%以上的液晶合成物用於液晶層4008以改善溫度範圍。包含呈現藍相的液晶及手性劑的液晶合成物具有1msec或更少的短的回應時間，以及此外，具有光學均質性，其使得不需要排列過程且觀察角度依賴性小。
除上述操作模式之外，可舉出其他操作模式例如PVA模式、ASM模式及TBA模式作為應用於本實施方式中描述的液晶顯示面板的驅動方法。
在上述操作模式中，可通過設置濾色器(color filter)而進行全色顯示。濾色器可設置在第一基底4001側或第二基底4006側。
備選地，通過使用多個發光二極體(LED)作為背光源能夠使用時分顯示法(time-division display method，(也稱為場序(field-sequential)驅動法)。通過使用場序驅動法，無需利用濾色器即可進行彩色顯示。
請注意，本發明的一個實施例的顯示裝置可具有在其中畫素包括發光元件來代替液晶元件4110的結構。發光元件按其類別包含通過電流或電壓控制其亮度的任何元件；具體地，舉出有機場致發光(EL)元件及無機EL元件。可將有機EL元件或無機EL元件用於畫素以代替液晶元件4110。
例如，有機EL元件具有的結構中發光有機化合物層夾在至少一對電極與通常具有疊層結構的有機化合物層之間。例如，在具有疊層結構的有機化合物層中，在一對電極(畫素電極與反電極)之間，按電洞注入層、電洞傳輸層、發光層以及電子傳輸層的順序進行層疊，或者在其間按電洞注入層、電洞傳輸層、發光層以及電子注入層的順序進行層疊。此外，發光層可摻入磷光色素等。EL元件中包含的每一層可用低分子量材料或高分子量材料形成。
在包含液晶元件4110的有源矩陣顯示裝置中，液晶元件4110可由每個畫素中的一個電晶體控制，然而在發光元件配置畫素的情況下，優選通過兩個以上電晶體來適當控制流入發光元件的電流。請注意，根據實施方式1及2中描述的任何製造方法製造的電晶體可用作該電晶體。
以此方式，通過利用包含通過本發明的一個實施例的製造方法製造的電晶體的液晶顯示面板，能獲得具有高顯示品質、高可靠性以及低功率消耗的液晶顯示裝置。
請注意，本實施方式能與在其他實施方式中描述的任何結構適當地組合實施。
在本實施方式中，參照圖23A及23B描述包含根據本發明的一個實施例的任何製造方法製造的電晶體的保護電路。
在圖23A中示出能應用於保護電路的電路的例子。保護電路997包含為n通道電晶體的電晶體970a及970b。在電晶體970a及970b的每一個中，閘極電極及汲極電極彼此短路(二極體連接)以具有類似於二極體的特性。根據本發明的一個實施例的任何製造方法製造的電晶體可用作電晶體970a及970b。
電晶體970a的第一末端(閘極電極)及第三末端(汲極電極)電連接至第一佈線945，且電晶體970a的第二末端(源極電極)電連接至第二佈線960。電晶體970b的第一末端(閘極電極)及第三末端(汲極電極)電連接至第二佈線960，且電晶體970b的第二末端(源極電極)電連接至第一佈線945。即，圖23A所示的保護電路包含整流方向彼此相反且均連接至第一佈線945及第二佈線960的兩個電晶體。換言之，保護電路包含在第一佈線945與第二佈線960之間的整流方向為從第一佈線945至第二佈線960的電晶體以及整流方向為從第二佈線960至第一佈線945的電晶體。
在上述保護電路中，當靜電等導致第二佈線960帶正電或帶負電時，電流沿電荷被消除的方向流動。例如，當第二佈線960帶正電時，電流沿正電荷被釋放至第一佈線945的方向流動。由於此操作，能防止與帶電的第二佈線960連接的電路或元件的靜電擊穿或故障。在其中帶電的第二佈線960及另一佈線通過位於其間的絕緣層交叉的結構中，該操作還可防止絕緣層的介質擊穿(dielectric breakdown)。
請注意，保護電路並不限於上述結構。例如，保護電路可包含整流方向為從第一佈線945至第二佈線960的多個電晶體以及整流方向為從第二佈線960至第一佈線945的多個電晶體。此外，可利用奇數數量的電晶體來配置保護電路。
圖23A所示的保護電路是可應用於各種用途的例子。例如，第一佈線945用作顯示裝置的公共佈線，第二佈線960用作多個信號線的一個，以及可在其間設置保護電路。保護了起畫素開關元件的作用且連接至設置有保護電路的信號線的電晶體不受故障的影響，故障諸如帶電的佈線導致的靜電擊穿、閾值電壓的偏移等。請注意，除顯示裝置以外，保護電路還可應用於其他半導體裝置。
接著，描述其中在基底上形成保護電路997的例子。在圖23B中示出保護電路997的俯視圖的例子。
電晶體970a包含閘極電極911a以及與閘極電極911a重疊的半導體膜913。閘極電極911a電連接至第一佈線945。電晶體970a的源極電極電連接至第二佈線960，且其汲極電極通過接觸孔926a電連接至電極930a。電極930a通過接觸孔925a電連接至第一佈線945。即，電晶體970a的閘極電極911a通過電極930a電連接至其汲極電極。
電晶體970b包含閘極電極911b以及與閘極電極911b重疊的半導體膜913。閘極電極911b通過接觸孔925b電連接至電極930b。電晶體970b的源極電極通過第一電極915a及電極930a電連接至第一佈線945。電晶體970b的汲極電極電連接至第二佈線960。第二佈線960通過接觸孔926b電連接至電極930b。即，電晶體970b的閘極電極911b通過電極930b電連接至其汲極電極。
由於電晶體970a及電晶體970b是根據本發明的一個實施例的任何製造方法製造的電晶體，所以半導體膜913的末端位於第二佈線960的末端以及第一電極915a的末端之外。換言之，第二佈線960及第一電極915a形成為僅在半導體膜913的上表面與半導體膜913接觸。
為了減小通過接觸孔彼此連接的電極與佈線之間的接觸電阻，優選接觸孔925a、925b、926a以及926b具有大的面積且優選增加接觸孔的數量。
當本實施例中公開的保護電路應用於顯示裝置時，可在形成顯示裝置的畫素電極時，形成電極930a及電極930b。
請注意，本實施方式能與在其他實施方式中描述的任何結構適當地組合實施。
在實施方式8中描述的顯示裝置能應用於各種電子裝置。電子裝置的例子包含電視裝置(也稱為TV或電視接收器)。此外，本發明的一個實施例的顯示裝置可應用於室內數位標誌(indoor digital signage)、公共資訊顯示器(PID)、交通工具(例如列車)內的廣告等。特別地，由於減小了本發明的一個實施例的顯示裝置的功率消耗，在長時間顯示影像方面，使用該顯示裝置作為上述電子裝置很有效。在圖24A及24B中示出在其中使用了本發明的一個實施例的顯示裝置的電子裝置的例子。
圖24A示出電視裝置的例子。在電視裝置1000中，顯示部1002併入外殼1001。在顯示部1002能顯示影像。這裏，外殼1001由外殼1004支撐。此外，電視裝置1000設置有揚聲器1003、操作鍵1005(包含電源開關或操作開關)、連接末端1006、感測器1007(具有測量力、位置、距離、光、磁、溫度、時間、電場、電流、濕度、傾斜度、振盪或紅外線的功能)、麥克風1008等。
利用操作開關或單獨的遙控器1010可操作電視裝置1000。利用在遙控器1010中設置的操作鍵1009，能控制頻道或音量，由此能控制在顯示部1002顯示的影像。遙控器1010可包含顯示部1011以顯示從遙控器1010輸出的資料。
請注意，電視裝置1000具有接收器、數據機等。利用該接收器可接收一般的電視廣播。此外，當顯示裝置經由數據機有線或無線地連接至通信網路時，可進行單向(從發送器至接收器)或雙向(在發送器與一個接收器或多個接收器之間)資訊通信。
圖24B示出數位標誌的例子。例如，數位標誌2000包含兩個外殼，外殼2002及外殼2004。外殼2002包含顯示部2006及兩個揚聲器，揚聲器2008及揚聲器2010。此外，數位標誌2000可設置有感測器以便以以下方式進行操作：當人未接近數位標誌等時，不顯示影像。
在實施方式8中描述的顯示裝置可用作電視裝置1000中的顯示部1002以及數位標誌2000中的顯示部2006且具有功率消耗小的優點。因此，能減小電視裝置1000及數位標誌2000的功率消耗。
請注意，本實施方式能與在其他實施方式中描述的任何結構適當地組合實施。
本申請基於在2011年1月12日向日本專利局提交的日本專利申請2011-004420號，在此引用其整個內容作為參照。
100．．．電晶體
101．．．基底
102．．．絕緣膜
103．．．閘極電極
104．．．閘極絕緣膜
105．．．氧化物半導體膜
106a．．．源極電極
106b．．．汲極電極
107．．．保護絕緣膜
108．．．通道保護膜
110a,110b．．．導電膜
115．．．第一氧化物半導體膜
117．．．第二氧化物半導體膜
118．．．導電膜
119．．．抗蝕劑遮罩
120．．．第三氧化物半導體膜
121．．．導電膜
122a,122b．．．抗蝕劑遮罩
200．．．電晶體
300．．．基底
301a．．．半透光層
301b,301c．．．阻光層
310．．．電晶體
400．．．基底
401．．．阻光部
402．．．衍射光柵部
403．．．遮罩
411．．．基底
412．．．半透光部
413．．．阻光部
414．．．遮罩
911a．．．閘極電極
911b．．．閘極電極
913．．．半導體膜
915a．．．第一電極
925a．．．接觸孔
925b．．．接觸孔
926a．．．接觸孔
926b．．．接觸孔
930a．．．電極
930b．．．電極
945．．．第一佈線
960．．．第二佈線
970a．．．電晶體
970b．．．電晶體
997．．．保護電路
1000．．．電視裝置
1001．．．外殼
1002．．．顯示部
1003．．．揚聲器
1004．．．外殼
1005．．．操作鍵
1006．．．連接末端
1007．．．感測器
1008．．．麥克風
1009．．．操作鍵
1010．．．遙控器
1011．．．顯示部
1100．．．儲存單元
1111．．．驅動器電路
1112．．．讀取電路
1113．．．驅動器電路
1120．．．儲存單元陣列
1130．．．儲存單元
1131．．．電晶體
1132．．．電容器
1140．．．儲存單元陣列
1141．．．開關元件
1142．．．記憶元件
1143．．．記憶元件組
1150．．．儲存單元
1151．．．第一電晶體
1152．．．第二電晶體
1153．．．第三電晶體
1154．．．第四電晶體
1155．．．第五電晶體
1156．．．第六電晶體
1160．．．電晶體
1161．．．電晶體
1162．．．電晶體
1163．．．電晶體
1164．．．電晶體
1170．．．儲存單元
1171．．．電晶體
1172．．．電晶體
1173．．．電容器
1180．．．儲存單元
1181．．．電晶體
1182．．．電晶體
1183．．．電容器
1189．．．ROM介面
1190．．．基底
1191．．．算術邏輯單元(ALU)
1192．．．ALU控制器
1193．．．指令解碼器
1194．．．中斷控制器
1195．．．定時控制器
1196．．．暫存器
1197．．．暫存器控制器
1198．．．匯流排介面
1199．．．可重寫的ROM
2000．．．數位標誌
2002．．．外殼
2004．．．外殼
2006．．．顯示部
2008．．．揚聲器
2010．．．揚聲器
4000．．．裝置
4001．．．第一基底
4002．．．畫素部
4003．．．信號線驅動器電路
4004．．．掃描線驅動器電路
4005．．．密封劑
4006．．．第二基底
4008．．．液晶層
4010．．．電晶體
4011．．．電晶體
4015．．．末端電極
4016．．．末端電極
4018．．．FPC
4019．．．導電膜
4021．．．絕緣膜
4030．．．畫素電極
4030a,4030b,4030c．．．畫素電極
4031．．．反電極
4032．．．絕緣膜
4033．．．絕緣膜
4035．．．間隙保持構件
4100．．．背光源
4103．．．第一起偏振片
4104．．．第二起偏振片
4105．．．液晶分子
4110．．．液晶元件
4120．．．電容器
4120．．．電容器
4121．．．電容器電極
4150,4151．．．電極
4150a,4151a．．．電極
4150b,4151b．．．電極
4150c,4151c．．．電極
4152．．．絕緣膜
4158．．．突出部
4159．．．突出部
4200．．．畫素
在附圖中：
圖1A至1C是示出本發明的一個實施例的半導體裝置的例子的俯視圖及截面圖；
圖2A至2C是示出本發明的一個實施例的半導體裝置的例子的俯視圖及截面圖；
圖3A至3C是示出本發明的一個實施例的半導體裝置的例子的俯視圖及截面圖；
圖4A至4D是示出本發明的一個實施例的半導體裝置的製造方法的例子的截面圖；
圖5A及5B是示出本發明的一個實施例的半導體裝置的製造方法的例子的截面圖；
圖6A及6B是示出本發明的一個實施例的半導體裝置的製造方法的例子的截面圖；
圖7A及7B是示出本發明的一個實施例的半導體裝置的製造方法的例子的截面圖；
圖8A1、8A2、8B1及8B2是示出多色調遮罩的圖；
圖9A及9B是示出本發明的一個實施例的例子的電路圖；
圖10是示出本發明的一個實施例的例子的電路圖；
圖11A及11B是示出本發明的一個實施例的例子的電路圖；
圖12A及12B是示出本發明的一個實施例的例子的電路圖；
圖13A是示出CPU的一個特例的方塊圖而圖13B及13C是示出部分該CPU的電路圖；
圖14A及14B是示出本發明的一個實施例的顯示裝置的例子的方塊圖及電路圖；
圖15A1及15A2是俯視圖而圖15B是截面圖，各自示出本發明的一個實施例的顯示裝置的例子；
圖16A1、16A2、16B1、16B2、16C1及16C2是示出本發明的一個實施例的液晶顯示裝置的操作模式的例子的截面圖；
圖17A1、17A2、17B1及17B2是示出本發明的一個實施例的液晶顯示裝置的操作模式的例子的截面圖；
圖18A1、18A2、18B1及18B2是示出本發明的一個實施例的液晶顯示裝置的操作模式的例子的截面圖；
圖19A及19B是示出本發明的一個實施例的液晶顯示裝置中的電極排列的例子的俯視圖及截面圖；
圖20A至20C是示出本發明的一個實施例的液晶顯示裝置中的電極排列的例子的俯視圖；
圖21A至21C是各自示出本發明的一個實施例的液晶顯示裝置中的電極排列的例子的俯視圖；
圖22A是俯視圖而圖22B及22C是截面圖，示出本發明的一個實施例的半導體裝置的例子；
圖23A及23B是示出本發明的一個實施例的保護電路的例子的電路圖及俯視圖；
圖24A及24B是示出各自包含本發明的一個實施例的半導體裝置的電子裝置的例子的透視圖；
圖25是示出用於在本發明的一個實施例的半導體裝置中包含的氧化物半導體膜的計算的晶體結構的圖；以及
圖26A至26C是示出用於在本發明的一個實施例的半導體裝置中包含的氧化物半導體膜的計算的晶體結構的圖。
103．．．閘極電極
105．．．氧化物半導體膜
106a．．．源極電極
106b．．．汲極電極
Claims (19)
- 一種半導體裝置，包含：閘極電極；該閘極電極上的第一絕緣膜；該閘極電極上的氧化物半導體層，該第一絕緣膜置於該閘極電極與該氧化物半導體層之間；以及該氧化物半導體層上的第一電極和第二電極，其中，當從上方觀察時，該第一電極和該第二電極設置在該氧化物半導體層的上端之內。
- 一種半導體裝置，包含：閘極電極；該閘極電極上的第一絕緣膜；該閘極電極上的氧化物半導體層，該第一絕緣膜置於該閘極電極與該氧化物半導體層之間；以及第一電極和第二電極，在該氧化物半導體層上且與該氧化物半導體層接觸，其中，當從上方觀察時，該第一電極和該第二電極設置在該氧化物半導體層的上端之內。
- 根據申請專利範圍第1或2項所述的半導體裝置，還包含該閘極電極上的第二絕緣膜，該第一絕緣膜以及該氧化物半導體層置於該閘極電極與該第二絕緣膜之間，其中該第一電極和該第二電極設置在該第二絕緣膜上。
- 根據申請專利範圍第1或2項所述的半導體裝 置，其中，該氧化物半導體層包含銦、鎵以及鋅。
- 根據申請專利範圍第1或2項所述的半導體裝置，其中，該氧化物半導體層為非晶。
- 根據申請專利範圍第1或2項所述的半導體裝置，其中，該氧化物半導體層包含晶體區。
- 根據申請專利範圍第1或2項所述的半導體裝置，其中，該氧化物半導體層與該閘極電極的末端部分地重疊。
- 根據申請專利範圍第1或2項所述的半導體裝置，其中，該閘極電極包含第一邊緣及相對於該第一邊緣的第二邊緣，其中，該氧化物半導體層重疊該閘極電極的該第一邊緣及該第二邊緣，以及其中，該氧化物半導體層重疊該第一邊緣的第一區域與該氧化物半導體層重疊該第二邊緣的第二區域之間的該氧化物半導體層的側表面上的距離長於該第一電極與該第二電極之間的距離。
- 根據申請專利範圍第8項所述的半導體裝置，其中，該第一電極重疊該閘極電極的該第一邊緣，以及其中，該第二電極重疊該閘極電極的該第二邊緣。
- 一種半導體裝置的製造方法，該方法包含以下步驟： 在基底上形成閘極電極；在該閘極電極上形成第一絕緣膜；在該第一絕緣膜上形成氧化物半導體膜；在該氧化物半導體膜上形成第一導電膜；透過蝕刻該氧化物半導體膜和該第一導電膜來形成氧化物半導體層和第二導電膜；以及透過蝕刻該第二導電膜來形成第一電極和第二電極，使得當從上方觀察時，該第一電極和該第二電極位於該氧化物半導體層的上端之內。
- 根據申請專利範圍第10項所述的半導體裝置的製造方法，還包含以下步驟：在該第一導電膜上形成第一抗蝕劑遮罩，其中該第一抗蝕劑遮罩具有與該閘極電極重疊的凹陷部；以及透過除去該第一抗蝕劑遮罩來形成第二抗蝕劑遮罩和第三抗蝕劑遮罩，其中，透過利用該第一抗蝕劑遮罩蝕刻該氧化物半導體膜和該第一導電膜來形成該氧化物半導體層和該第二導電膜，以及其中，透過利用該第二抗蝕劑遮罩和該第三抗蝕劑遮罩蝕刻該第二導電膜來形成該第一電極和該第二電極。
- 根據申請專利範圍第10項所述的半導體裝置的製造方法，還包含以高於或等於150℃且低於該基底的應變點的溫度加熱該氧化物半導體膜的步驟。
- 根據申請專利範圍第10項所述的半導體裝置的 製造方法，還包含以高於或等於150℃且低於或等於450℃的溫度加熱該氧化物半導體層的步驟。
- 根據申請專利範圍第10項所述的半導體裝置的製造方法，其中，形成該第一電極和該第二電極，使得該第一電極和該第二電極僅在該氧化物半導體層的上表面與該氧化物半導體層接觸。
- 根據申請專利範圍第10項所述的半導體裝置的製造方法，其中，該氧化物半導體層包含銦、鎵以及鋅。
- 根據申請專利範圍第10項所述的半導體裝置的製造方法，其中，該氧化物半導體層為非晶。
- 根據申請專利範圍第10項所述的半導體裝置的製造方法，其中，該氧化物半導體層包含晶體區。
- 根據申請專利範圍第10項所述的半導體裝置的製造方法，其中，該閘極電極包含第一邊緣及相對於該第一邊緣的第二邊緣，其中，該氧化物半導體層重疊該閘極電極的該第一邊緣及該第二邊緣，以及其中，該氧化物半導體層重疊該第一邊緣的第一區域與該氧化物半導體層重疊該第二邊緣的第二區域之間的該氧化物半導體層的側表面上的距離長於該第一電極與該第二電極之間的距離。
- 根據申請專利範圍第18項所述的半導體裝置的製造方法， 其中，該第一電極重疊該閘極電極的該第一邊緣，以及其中，該第二電極重疊該閘極電極的該第二邊緣。
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