JP2024073476A - 半導体装置の作製方法 - Google Patents
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Abstract
【課題】電気特性の変動が生じにくく、且つ、電気特性の良好な半導体装置及びその作製方法を提供する。【解決手段】トランジスタ100の作製方法であって、基板101上にゲート電極103を形成し、ゲート電極上にゲート絶縁膜104を形成し、ゲート絶縁膜上に第1の酸化物半導体膜を形成し、第1の酸化物半導体膜を形成した後、加熱処理をして第2の酸化物半導体膜を形成し、第1の導電膜を形成し、厚さの異なる領域を有する第1のレジストマスクを形成し、第1のレジストマスクを用いて第2の酸化物半導体膜および第1の導電膜をエッチングして第3の酸化物半導体膜105及び第2の導電膜を形成し、第1のレジストマスクを縮小させて、第2のレジストマスクを形成し、第2のレジストマスクを用いて第2の導電膜の一部を選択的に除去することでソース電極106aおよびドレイン電極106bを形成する。【選択図】図1
Description
酸化物半導体を用いる半導体装置および該半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気
光学装置、半導体回路および電子機器は全て半導体装置に含まれる。
全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気
光学装置、半導体回路および電子機器は全て半導体装置に含まれる。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられ
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路(IC)などにも利用されている。
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路(IC)などにも利用されている。
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技
術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導
体とよぶことにする。
術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導
体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、In-Ga-Zn系金属酸化物を用いてトラン
ジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術
が開示されている(特許文献1および特許文献2参照)。
ジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術
が開示されている(特許文献1および特許文献2参照)。
酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなり、キャリアである
電子を生成する。それゆえ、酸化物半導体を用いたトランジスタにおいて、チャネル形成
領域を含む酸化物半導体の酸素欠損は、該トランジスタのしきい値電圧をマイナス方向に
変動させる要因といえる。
電子を生成する。それゆえ、酸化物半導体を用いたトランジスタにおいて、チャネル形成
領域を含む酸化物半導体の酸素欠損は、該トランジスタのしきい値電圧をマイナス方向に
変動させる要因といえる。
そこで、本発明の一態様は、電気特性の変動が生じにくく、且つ電気特性の良好な半導体
装置および該半導体装置の作製方法を提供することである。
装置および該半導体装置の作製方法を提供することである。
上記課題を解決する手段は、チャネル形成領域を含む酸化物半導体の酸素欠損が低減する
作製工程で半導体装置を作製することである。
作製工程で半導体装置を作製することである。
そこで、本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜
を形成し、ゲート絶縁膜上に第1の酸化物半導体膜を形成し、第1の酸化物半導体膜を形
成した後、加熱処理をして第2の酸化物半導体膜を形成し、第2の酸化物半導体膜上に第
1の導電膜を形成し、第1の導電膜上に厚さの異なる領域を有する第1のレジストマスク
を形成し、第1のレジストマスクを用いて第2の酸化物半導体膜および第1の導電膜の一
部を選択的に除去することで第3の酸化物半導体膜および第2の導電膜を形成し、第1の
レジストマスクを縮小させることで、少なくとも第2の導電膜の第3の酸化物半導体膜の
チャネル形成領域と重畳する領域を露出させつつ、第2のレジストマスクを形成し、第2
のレジストマスクを用いて第2の導電膜の一部を選択的に除去することでソース電極およ
びドレイン電極を形成する半導体装置の作製方法である。
を形成し、ゲート絶縁膜上に第1の酸化物半導体膜を形成し、第1の酸化物半導体膜を形
成した後、加熱処理をして第2の酸化物半導体膜を形成し、第2の酸化物半導体膜上に第
1の導電膜を形成し、第1の導電膜上に厚さの異なる領域を有する第1のレジストマスク
を形成し、第1のレジストマスクを用いて第2の酸化物半導体膜および第1の導電膜の一
部を選択的に除去することで第3の酸化物半導体膜および第2の導電膜を形成し、第1の
レジストマスクを縮小させることで、少なくとも第2の導電膜の第3の酸化物半導体膜の
チャネル形成領域と重畳する領域を露出させつつ、第2のレジストマスクを形成し、第2
のレジストマスクを用いて第2の導電膜の一部を選択的に除去することでソース電極およ
びドレイン電極を形成する半導体装置の作製方法である。
上記半導体装置の作製方法において、厚さの異なる領域を有する第1のレジストマスクは
、多階調マスクを用いることにより形成される。多階調マスクを用いることにより、1枚
のフォトマスクで、第2の酸化物半導体膜および第1の導電膜を、第3の酸化物半導体膜
、ソース電極およびドレイン電極として形成することができる。
、多階調マスクを用いることにより形成される。多階調マスクを用いることにより、1枚
のフォトマスクで、第2の酸化物半導体膜および第1の導電膜を、第3の酸化物半導体膜
、ソース電極およびドレイン電極として形成することができる。
加熱処理は、ゲート絶縁膜上に第1の酸化物半導体膜を形成した後に行ってもよいし、ゲ
ート絶縁膜上に形成された第1の酸化物半導体膜上に第1の導電膜を形成した後に行って
もよい。
ート絶縁膜上に形成された第1の酸化物半導体膜上に第1の導電膜を形成した後に行って
もよい。
ソース電極およびドレイン電極を形成した後、ゲート絶縁膜、第3の酸化物半導体膜、ソ
ース電極およびドレイン電極上に保護絶縁膜を形成し、保護絶縁膜を形成した後に、さら
なる加熱処理をしてもよい。
ース電極およびドレイン電極上に保護絶縁膜を形成し、保護絶縁膜を形成した後に、さら
なる加熱処理をしてもよい。
ゲート絶縁膜および保護絶縁膜の少なくとも一方に酸化物絶縁膜を用いることができる。
ゲート絶縁膜に酸化物絶縁膜を用いる場合、加熱処理によってゲート絶縁膜の酸化物絶縁
膜から脱離する酸素をゲート絶縁膜上に形成された第1の酸化物半導体膜に拡散させるこ
とができる。
ゲート絶縁膜に酸化物絶縁膜を用いる場合、加熱処理によってゲート絶縁膜の酸化物絶縁
膜から脱離する酸素をゲート絶縁膜上に形成された第1の酸化物半導体膜に拡散させるこ
とができる。
ゲート絶縁膜および保護絶縁膜には酸化物絶縁膜だけでなく、昇温脱離ガス分光法分析(
Thermal Desorption Spectroscopy)にて、酸素原子に
換算しての酸素の脱離量が1.0×1018atoms/cm3以上である絶縁膜とする
こともできる。
Thermal Desorption Spectroscopy)にて、酸素原子に
換算しての酸素の脱離量が1.0×1018atoms/cm3以上である絶縁膜とする
こともできる。
ゲート絶縁膜および保護絶縁膜の少なくとも一方に用いる酸化物絶縁膜は、化学量論比よ
り過剰な酸素を含む酸化物絶縁膜であることが好ましい。化学量論比より過剰な酸素を含
む酸化物絶縁膜は、加熱よって脱離する酸素が多いため、ゲート絶縁膜上に形成された第
1の酸化物半導体膜または第3の酸化物半導体膜により多くの酸素を拡散させることがで
きる。
り過剰な酸素を含む酸化物絶縁膜であることが好ましい。化学量論比より過剰な酸素を含
む酸化物絶縁膜は、加熱よって脱離する酸素が多いため、ゲート絶縁膜上に形成された第
1の酸化物半導体膜または第3の酸化物半導体膜により多くの酸素を拡散させることがで
きる。
上記半導体装置の作製方法において、加熱処理はゲート絶縁膜上に形成した第1の酸化物
半導体膜中の水素または水を脱離させると共に、ゲート絶縁膜に含まれる酸素を第1の酸
化物半導体膜に拡散させる温度で加熱することが好ましい。
半導体膜中の水素または水を脱離させると共に、ゲート絶縁膜に含まれる酸素を第1の酸
化物半導体膜に拡散させる温度で加熱することが好ましい。
第2の酸化物半導体膜および第3の酸化物半導体膜の水素濃度は5×1018atoms
/cm3未満となる。
/cm3未満となる。
上記半導体装置の作製方法における酸化物半導体膜は、In、Ga、SnおよびZnから
選ばれた二以上の元素を含むものとする。また、ゲート絶縁膜上に形成した酸化物半導体
膜は、非単結晶であり、且つc軸配向の結晶領域を有している。
選ばれた二以上の元素を含むものとする。また、ゲート絶縁膜上に形成した酸化物半導体
膜は、非単結晶であり、且つc軸配向の結晶領域を有している。
本発明の一態様によって、電気特性の変動が生じにくく、且つ電気特性の良好な半導体装
置および該半導体装置の作製方法を提供することができる。
置および該半導体装置の作製方法を提供することができる。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書において、半導体装置の作製工程に係る処理を行った後のものに対しても
膜という用語を用いて説明する場合がある。
膜という用語を用いて説明する場合がある。
また、本明細書にて用いる第1、第2、第3などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を「
第2の」または「第3の」などと適宜置き換えて説明することができる。
に付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を「
第2の」または「第3の」などと適宜置き換えて説明することができる。
なお、本明細書において、「オン電流」とは、トランジスタが導通状態のときに、ソース
とドレインの間に流れる電流をいう。例えば、n型の薄膜トランジスタの場合には、ゲー
ト電圧がトランジスタのしきい値電圧よりも大きいときに、ソースとドレインとの間に流
れる電流が、オン電流である。また「オフ電流」とは、トランジスタが非導通状態のとき
に、ソースとドレインの間に流れる電流をいう。例えば、n型の薄膜トランジスタの場合
には、ゲート電圧がトランジスタのしきい値電圧よりも小さいときに、ソースとドレイン
との間に流れる電流が、オン電流である。なお、「ゲート電圧」とは、ソースを基準とし
たゲートとソースの電位差をいう。
とドレインの間に流れる電流をいう。例えば、n型の薄膜トランジスタの場合には、ゲー
ト電圧がトランジスタのしきい値電圧よりも大きいときに、ソースとドレインとの間に流
れる電流が、オン電流である。また「オフ電流」とは、トランジスタが非導通状態のとき
に、ソースとドレインの間に流れる電流をいう。例えば、n型の薄膜トランジスタの場合
には、ゲート電圧がトランジスタのしきい値電圧よりも小さいときに、ソースとドレイン
との間に流れる電流が、オン電流である。なお、「ゲート電圧」とは、ソースを基準とし
たゲートとソースの電位差をいう。
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などに
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
(実施の形態1)
本実施の形態では、本発明の一態様であるトランジスタおよび該トランジスタの作製方法
について図1乃至図7を用いて説明する。
本実施の形態では、本発明の一態様であるトランジスタおよび該トランジスタの作製方法
について図1乃至図7を用いて説明する。
図1(A)は、本発明の一態様であるトランジスタ100の構成を説明する上面図である
。図1(A)の一点鎖線A-B間の断面図は図1(B)に相当し、図1(A)の一点鎖線
C-D間の断面図は図1(C)に相当する。なお、図1(A)において、下地絶縁膜10
2、ゲート絶縁膜104および保護絶縁膜107は、明瞭化のために図示していない。
。図1(A)の一点鎖線A-B間の断面図は図1(B)に相当し、図1(A)の一点鎖線
C-D間の断面図は図1(C)に相当する。なお、図1(A)において、下地絶縁膜10
2、ゲート絶縁膜104および保護絶縁膜107は、明瞭化のために図示していない。
図1(B)および図1(C)より、トランジスタ100は、基板101と、基板101上
に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられたゲート電極103と
、ゲート電極103上にゲート絶縁膜104と、ゲート絶縁膜104上に設けられた酸化
物半導体膜105と、酸化物半導体膜105上に設けられたソース電極106aおよびド
レイン電極106bと、ゲート電極103、酸化物半導体膜105、ソース電極106a
およびドレイン電極106b上に設けられた保護絶縁膜107と、を有する構造である。
に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられたゲート電極103と
、ゲート電極103上にゲート絶縁膜104と、ゲート絶縁膜104上に設けられた酸化
物半導体膜105と、酸化物半導体膜105上に設けられたソース電極106aおよびド
レイン電極106bと、ゲート電極103、酸化物半導体膜105、ソース電極106a
およびドレイン電極106b上に設けられた保護絶縁膜107と、を有する構造である。
また、トランジスタ100において、ソース電極106aおよびドレイン電極106bの
端部は、酸化物半導体膜105の端部よりも内側に位置する。つまり、ソース電極106
aおよびドレイン電極106bは、ゲート絶縁膜104と酸化物半導体膜105とで形成
される段差を覆わず、酸化物半導体膜105と上面でのみ接して形成されている。
端部は、酸化物半導体膜105の端部よりも内側に位置する。つまり、ソース電極106
aおよびドレイン電極106bは、ゲート絶縁膜104と酸化物半導体膜105とで形成
される段差を覆わず、酸化物半導体膜105と上面でのみ接して形成されている。
図2(A)は、本発明の一態様であるトランジスタ200の構成を説明する上面図である
。図2(A)の一点鎖線E-F間の断面図は図2(B)に相当し、図2(A)の一点鎖線
G-H間の断面図は図2(C)に相当する。なお、図2(A)において、下地絶縁膜10
2、ゲート絶縁膜104および保護絶縁膜107は、明瞭化のため図示していない。
。図2(A)の一点鎖線E-F間の断面図は図2(B)に相当し、図2(A)の一点鎖線
G-H間の断面図は図2(C)に相当する。なお、図2(A)において、下地絶縁膜10
2、ゲート絶縁膜104および保護絶縁膜107は、明瞭化のため図示していない。
トランジスタ200は、トランジスタ100と同様の積層構成を有しており、トランジス
タ100とは異なる形状のソース電極106aおよびドレイン電極106bを有している
。トランジスタ200においても、ソース電極106aおよびドレイン電極106bの端
部は、酸化物半導体膜105の端部よりも内側に位置しており、酸化物半導体膜105と
上面でのみ接して形成されている。そして、トランジスタ200は、U字型(C字型、コ
の字型、または馬蹄型)のソース電極106aで、ドレイン電極106bを囲む形状とし
ている。このような形状とすることで、トランジスタの占有面積が小さくても、十分なチ
ャネル幅を確保することが可能となり、トランジスタのオン電流の量を増やすことが可能
となる。
タ100とは異なる形状のソース電極106aおよびドレイン電極106bを有している
。トランジスタ200においても、ソース電極106aおよびドレイン電極106bの端
部は、酸化物半導体膜105の端部よりも内側に位置しており、酸化物半導体膜105と
上面でのみ接して形成されている。そして、トランジスタ200は、U字型(C字型、コ
の字型、または馬蹄型)のソース電極106aで、ドレイン電極106bを囲む形状とし
ている。このような形状とすることで、トランジスタの占有面積が小さくても、十分なチ
ャネル幅を確保することが可能となり、トランジスタのオン電流の量を増やすことが可能
となる。
また、一般に、チャネル幅を大きくすると、ゲート電極103とソース電極106a間、
およびゲート電極103とドレイン電極106b間に生じる寄生容量も大きくなるが、U
字型のソース電極106aで、ドレイン電極106bを囲む形状とすることで、特にゲー
ト電極103とドレイン電極106b間に生じる寄生容量の増加を抑えることが可能とな
る。
およびゲート電極103とドレイン電極106b間に生じる寄生容量も大きくなるが、U
字型のソース電極106aで、ドレイン電極106bを囲む形状とすることで、特にゲー
ト電極103とドレイン電極106b間に生じる寄生容量の増加を抑えることが可能とな
る。
例えば、アクティブマトリクス型液晶表示装置の画素トランジスタでは、画素電極と電気
的に接続するドレイン電極およびゲート電極の間に生じる寄生容量が大きいと、フィード
スルーの影響を受けやすくなるため、画素に供給された電位(映像情報)が正確に保持で
きず、表示品位が低下する要因となる。本発明の一態様であるトランジスタ200をアク
ティブマトリクス型液晶表示装置の画素トランジスタに用いると、十分なチャネル幅を確
保しつつ、ドレイン電極106bとゲート電極103間に生じる寄生容量を小さくするこ
とができるため、表示装置の表示品位を向上させることが可能となる。
的に接続するドレイン電極およびゲート電極の間に生じる寄生容量が大きいと、フィード
スルーの影響を受けやすくなるため、画素に供給された電位(映像情報)が正確に保持で
きず、表示品位が低下する要因となる。本発明の一態様であるトランジスタ200をアク
ティブマトリクス型液晶表示装置の画素トランジスタに用いると、十分なチャネル幅を確
保しつつ、ドレイン電極106bとゲート電極103間に生じる寄生容量を小さくするこ
とができるため、表示装置の表示品位を向上させることが可能となる。
図3(A)は、本発明の一態様であるトランジスタ310の構成を説明する上面図である
。図3(A)の一点鎖線O-P間の断面図は図3(B)に相当し、図3(A)の一点鎖線
Q-R間の断面図は図3(C)に相当する。なお、図3(A)において、下地絶縁膜10
2、ゲート絶縁膜104および保護絶縁膜107は、明瞭化のため図示していない。
。図3(A)の一点鎖線O-P間の断面図は図3(B)に相当し、図3(A)の一点鎖線
Q-R間の断面図は図3(C)に相当する。なお、図3(A)において、下地絶縁膜10
2、ゲート絶縁膜104および保護絶縁膜107は、明瞭化のため図示していない。
トランジスタ310は、図1を用いて説明したトランジスタ100にチャネル保護膜10
8を付加した構成を有している。チャネル保護膜108は、酸化物半導体膜105上に設
けられている。トランジスタ310においても、ソース電極106aおよびドレイン電極
106bの端部は、酸化物半導体膜105の端部よりも内側に位置しており、酸化物半導
体膜105と上面でのみ接して形成されている。
8を付加した構成を有している。チャネル保護膜108は、酸化物半導体膜105上に設
けられている。トランジスタ310においても、ソース電極106aおよびドレイン電極
106bの端部は、酸化物半導体膜105の端部よりも内側に位置しており、酸化物半導
体膜105と上面でのみ接して形成されている。
チャネル保護膜108を設けることにより、トランジスタ100と比べて作製工程が増加
してしまうが、チャネル保護膜108を形成した後の作製工程において、バックチャネル
側に生じる酸素欠損の増加を抑えることができる。このため、チャネル保護膜108を形
成した後の作製工程における処理条件の範囲を広くすることができ、生産性が高く、信頼
性に優れた半導体装置を実現することができる。なお、本明細書におけるバックチャネル
とは、酸化物半導体膜におけるゲート絶縁膜と反対側の界面近傍のことをいう。
してしまうが、チャネル保護膜108を形成した後の作製工程において、バックチャネル
側に生じる酸素欠損の増加を抑えることができる。このため、チャネル保護膜108を形
成した後の作製工程における処理条件の範囲を広くすることができ、生産性が高く、信頼
性に優れた半導体装置を実現することができる。なお、本明細書におけるバックチャネル
とは、酸化物半導体膜におけるゲート絶縁膜と反対側の界面近傍のことをいう。
なお、トランジスタ100、トランジスタ200およびトランジスタ310は、ボトムゲ
ート構造のトランジスタの一形態であり、逆スタガ型トランジスタである。また、トラン
ジスタ100およびトランジスタ200は、チャネルエッチ型トランジスタともいわれ、
トランジスタ310は、チャネル保護型(チャネルストップ型)トランジスタともいわれ
る。
ート構造のトランジスタの一形態であり、逆スタガ型トランジスタである。また、トラン
ジスタ100およびトランジスタ200は、チャネルエッチ型トランジスタともいわれ、
トランジスタ310は、チャネル保護型(チャネルストップ型)トランジスタともいわれ
る。
次に、図1に示すトランジスタ100の作製方法について、図4乃至図8を用いて説明す
る。なお、図4乃至図7は、トランジスタ100の作製方法を説明する断面図であり、図
1(A)の一点鎖線A-B間および一点鎖線C-D間の断面に相当する。なお、トランジ
スタ200は、酸化物半導体膜105、ソース電極106aおよびドレイン電極106b
(ソース配線およびドレイン配線を含む)の形状がトランジスタ100と異なるだけであ
る。それゆえ、トランジスタ200の作製方法を含めて、トランジスタ100の作製方法
を説明する。
る。なお、図4乃至図7は、トランジスタ100の作製方法を説明する断面図であり、図
1(A)の一点鎖線A-B間および一点鎖線C-D間の断面に相当する。なお、トランジ
スタ200は、酸化物半導体膜105、ソース電極106aおよびドレイン電極106b
(ソース配線およびドレイン配線を含む)の形状がトランジスタ100と異なるだけであ
る。それゆえ、トランジスタ200の作製方法を含めて、トランジスタ100の作製方法
を説明する。
図4(A)に示すように、基板101上に下地絶縁膜102を形成し、下地絶縁膜102
上にゲート電極103を形成する。なお、下地絶縁膜102を形成しない構成としてもよ
い。
上にゲート電極103を形成する。なお、下地絶縁膜102を形成しない構成としてもよ
い。
基板101は、材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板101として用いてもよい。
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板101として用いてもよい。
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、金属もしくはステンレスなどの導電体でなる導電性
基板、またはこれら半導体基板もしくは導電性基板の表面を絶縁材料で被覆した基板など
を用いることができる。また、これらの基板上に半導体素子が設けられたものを、基板1
01として用いてもよい。
ルマニウムなどの化合物半導体基板、金属もしくはステンレスなどの導電体でなる導電性
基板、またはこれら半導体基板もしくは導電性基板の表面を絶縁材料で被覆した基板など
を用いることができる。また、これらの基板上に半導体素子が設けられたものを、基板1
01として用いてもよい。
また、基板101として、可撓性を有するガラス基板または可撓性を有するプラスチック
基板を用いることができる。プラスチック基板としては、屈折率異方性の小さい基板を用
いることが好ましく、代表的には、ポリエーテルサルフォン(PES)フィルム、ポリイ
ミド、ポリエチレンナフタレート(PEN)フィルム、PVF(ポリビニルフルオライド
)フィルム、ポリエステルフィルム、ポリカーボネート(PC)フィルム、アクリル樹脂
フィルム、または半硬化した有機樹脂中に繊維体を含むプリプレグ等を用いることができ
る。
基板を用いることができる。プラスチック基板としては、屈折率異方性の小さい基板を用
いることが好ましく、代表的には、ポリエーテルサルフォン(PES)フィルム、ポリイ
ミド、ポリエチレンナフタレート(PEN)フィルム、PVF(ポリビニルフルオライド
)フィルム、ポリエステルフィルム、ポリカーボネート(PC)フィルム、アクリル樹脂
フィルム、または半硬化した有機樹脂中に繊維体を含むプリプレグ等を用いることができ
る。
下地絶縁膜102は、基板101からの不純物(例えば、LiやNaなどのアルカリ金属
など)の拡散を防止する他に、トランジスタ100の作製工程におけるエッチング工程に
よって、基板101がエッチングされることを防ぐ。それゆえ、下地絶縁膜102の厚さ
は特に限定はないが、50nm以上とすることが好ましい。
など)の拡散を防止する他に、トランジスタ100の作製工程におけるエッチング工程に
よって、基板101がエッチングされることを防ぐ。それゆえ、下地絶縁膜102の厚さ
は特に限定はないが、50nm以上とすることが好ましい。
下地絶縁膜102は、後述するゲート絶縁膜104の膜種から適宜選択し、ゲート絶縁膜
104同様にして形成すればよい。また、アルカリ金属の侵入防止のためには、下地絶縁
膜102として、後述する窒化物絶縁膜を用いることが好ましい。また、下地絶縁膜10
2に熱伝導率の高い絶縁膜を用いることで、トランジスタ100の放熱性を良好にするこ
とができる。該熱伝導率の高い絶縁膜をとしては、窒化アルミニウム膜、窒化酸化アルミ
ニウム膜および窒化シリコン膜である。なお、下地絶縁膜102は単層構造であっても積
層構造であってもよい。
104同様にして形成すればよい。また、アルカリ金属の侵入防止のためには、下地絶縁
膜102として、後述する窒化物絶縁膜を用いることが好ましい。また、下地絶縁膜10
2に熱伝導率の高い絶縁膜を用いることで、トランジスタ100の放熱性を良好にするこ
とができる。該熱伝導率の高い絶縁膜をとしては、窒化アルミニウム膜、窒化酸化アルミ
ニウム膜および窒化シリコン膜である。なお、下地絶縁膜102は単層構造であっても積
層構造であってもよい。
次いで、下地絶縁膜102上にゲート電極103となる導電膜を形成する。なお、ゲート
電極103はゲート配線としても機能する。
電極103はゲート配線としても機能する。
該導電膜として用いることができる導電材料は、アルミニウム、チタン、クロム、ニッケ
ル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステン
からなる単体金属、またはこれを主成分とする合金、上述した金属元素の窒化物である。
ル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステン
からなる単体金属、またはこれを主成分とする合金、上述した金属元素の窒化物である。
ゲート電極103となる導電膜は、上記導電材料を単層構造または積層構造として形成す
ることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅-
マグネシウム-アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタ
ン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造な
どがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても
よい。
ることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅-
マグネシウム-アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタ
ン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造な
どがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても
よい。
ゲート電極103となる導電膜は、下地絶縁膜102上に、上記導電材料を用いてスパッ
タリング法、真空蒸着法またはメッキ法により形成する。また、ゲート電極103となる
導電膜は銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出
し、焼成することで形成することもできる。該導電膜にフォトリソグラフィ法、インクジ
ェット法または印刷法等によりマスクを形成し、該マスクを用いて導電膜の一部を選択的
に除去(エッチング)して形成することができる。ここでは、チタンターゲットを用いた
DCスパッタリング法でチタン膜を形成し、フォトリソグラフィ法で形成したレジストマ
スクを用いてエッチングをしてゲート電極103を形成する。ゲート電極103を形成す
るためのエッチングは、ウェットエッチングでもドライエッチングでもよい。
タリング法、真空蒸着法またはメッキ法により形成する。また、ゲート電極103となる
導電膜は銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出
し、焼成することで形成することもできる。該導電膜にフォトリソグラフィ法、インクジ
ェット法または印刷法等によりマスクを形成し、該マスクを用いて導電膜の一部を選択的
に除去(エッチング)して形成することができる。ここでは、チタンターゲットを用いた
DCスパッタリング法でチタン膜を形成し、フォトリソグラフィ法で形成したレジストマ
スクを用いてエッチングをしてゲート電極103を形成する。ゲート電極103を形成す
るためのエッチングは、ウェットエッチングでもドライエッチングでもよい。
ゲート電極103の厚さは、特に限定はなく、上記導電材料の電気抵抗や、作製工程にか
かる時間を考慮し、適宜決めることができる。例えば、10nm以上500nm以下で形
成すればよい。
かる時間を考慮し、適宜決めることができる。例えば、10nm以上500nm以下で形
成すればよい。
後に形成されるゲート絶縁膜104の被覆性を向上させるために、ゲート電極103の側
面はテーパ形状とすることが好ましい。例えば、ドライエッチングを用いてゲート電極1
03の側面をテーパ形状にするには、レジストマスクを後退させつつエッチングを行えば
よい。
面はテーパ形状とすることが好ましい。例えば、ドライエッチングを用いてゲート電極1
03の側面をテーパ形状にするには、レジストマスクを後退させつつエッチングを行えば
よい。
ゲート電極103と基板101との密着性向上させるために、上記単体金属の窒化物膜を
基板101とゲート電極103との間に設けてもよい。
基板101とゲート電極103との間に設けてもよい。
また、ゲート電極103と後述するゲート絶縁膜104との間に、窒素を含むIn-Ga
-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素
を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒
化膜(InN、ZnNなど)を設けることが好ましい。これらの膜は5eV、好ましくは
5.5eV以上の仕事関数を有し、トランジスタ100の電気特性において、しきい値電
圧をプラスにすることができ、トランジスタ100を所謂ノーマリーオフのトランジスタ
とすることができる。例えば、窒素を含むIn-Ga-Zn-O膜を用いる場合、少なく
とも後述する第1の酸化物半導体膜115より高い窒素濃度、具体的には7原子%以上の
In-Ga-Zn-O膜を用いる。
-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素
を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒
化膜(InN、ZnNなど)を設けることが好ましい。これらの膜は5eV、好ましくは
5.5eV以上の仕事関数を有し、トランジスタ100の電気特性において、しきい値電
圧をプラスにすることができ、トランジスタ100を所謂ノーマリーオフのトランジスタ
とすることができる。例えば、窒素を含むIn-Ga-Zn-O膜を用いる場合、少なく
とも後述する第1の酸化物半導体膜115より高い窒素濃度、具体的には7原子%以上の
In-Ga-Zn-O膜を用いる。
次いで、図4(B)に示すようにゲート電極103上にゲート絶縁膜104を形成する。
ゲート絶縁膜104の厚さは、1nm以上300nm以下、より好ましくは5nm以上5
0nm以下とすればよい。
ゲート絶縁膜104の厚さは、1nm以上300nm以下、より好ましくは5nm以上5
0nm以下とすればよい。
ゲート絶縁膜104としては、酸化シリコン膜、酸化ガリウム膜、もしくは酸化アルミニ
ウム膜などの酸化物絶縁膜、または窒化シリコン膜、もしくは窒化アルミニウム膜などの
窒化物絶縁膜、または酸化窒化シリコン膜、酸化窒化アルミニウム膜、もしくは窒化酸化
シリコン膜から選ばれる絶縁膜の単層構造、またはこれらの積層構造を用いる。なお、ゲ
ート絶縁膜104は、後述する第1の酸化物半導体膜115と接する部分において酸素を
含むことが好ましい。
ウム膜などの酸化物絶縁膜、または窒化シリコン膜、もしくは窒化アルミニウム膜などの
窒化物絶縁膜、または酸化窒化シリコン膜、酸化窒化アルミニウム膜、もしくは窒化酸化
シリコン膜から選ばれる絶縁膜の単層構造、またはこれらの積層構造を用いる。なお、ゲ
ート絶縁膜104は、後述する第1の酸化物半導体膜115と接する部分において酸素を
含むことが好ましい。
また、ゲート絶縁膜104として、酸化ハフニウム、酸化イットリウム、ハフニウムシリ
ケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート
(HfSixOyNz(x>0、y>0、z>0)、ハフニウムアルミネート(HfAl
xOy(x>0、y>0))、などのhigh-k材料を、単層構造または上記した絶縁
膜との積層構造としたものを用いることができる。
ケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート
(HfSixOyNz(x>0、y>0、z>0)、ハフニウムアルミネート(HfAl
xOy(x>0、y>0))、などのhigh-k材料を、単層構造または上記した絶縁
膜との積層構造としたものを用いることができる。
high-k材料は誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた
場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすること
ができる。それゆえ、ゲートリーク電流を低減させることができる。
場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすること
ができる。それゆえ、ゲートリーク電流を低減させることができる。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いもの
をいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多
いものいう。
をいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多
いものいう。
また、ゲート絶縁膜104は、後述する第1の酸化物半導体膜115と接する部分におい
て酸素を含むことが好ましいことから、ゲート絶縁膜104として、加熱により酸素放出
される絶縁膜を用いてもよい。なお、「加熱により酸素放出される」とは、TDS(Th
ermal Desorption Spectroscopy:昇温脱離ガス分光法)
分析にて、酸素原子に換算した酸素の放出量が1.0×1018atoms/cm3以上
、好ましくは3.0×1020atoms/cm3以上であることをいう。
て酸素を含むことが好ましいことから、ゲート絶縁膜104として、加熱により酸素放出
される絶縁膜を用いてもよい。なお、「加熱により酸素放出される」とは、TDS(Th
ermal Desorption Spectroscopy:昇温脱離ガス分光法)
分析にて、酸素原子に換算した酸素の放出量が1.0×1018atoms/cm3以上
、好ましくは3.0×1020atoms/cm3以上であることをいう。
以下、酸素の放出量をTDS分析で酸素原子に換算して定量する方法について説明する。
TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、およ
び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、式1で求める
ことができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸
素原子および質量数18の酸素原子を含む酸素分子についても、自然界における存在比率
が極微量であるため考慮しない。
び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、式1で求める
ことができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸
素原子および質量数18の酸素原子を含む酸素分子についても、自然界における存在比率
が極微量であるため考慮しない。
NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試
料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、N
H2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値であ
る。αは、TDS分析におけるスペクトル強度に影響する係数である。式1の詳細に関し
ては、特開平6-275697公報を参照できる。なお、上記した酸素の放出量の数値は
、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料
として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定し
た数値である。
料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、N
H2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値であ
る。αは、TDS分析におけるスペクトル強度に影響する係数である。式1の詳細に関し
ては、特開平6-275697公報を参照できる。なお、上記した酸素の放出量の数値は
、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料
として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定し
た数値である。
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、NO2は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の放出量の2倍となる。
酸素の放出量は、酸素分子の放出量の2倍となる。
加熱により酸素放出される絶縁膜の一例として、化学量論比より過剰な酸素を含む酸化物
絶縁膜が挙げられ、具体的には酸素が過剰な酸化シリコン(SiOX(X>2))の膜で
ある。酸素が過剰な酸化シリコン(SiOX(X>2))とは、シリコン原子数の2倍よ
り多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数お
よび酸素原子数は、ラザフォード後方散乱法により測定した値である。
絶縁膜が挙げられ、具体的には酸素が過剰な酸化シリコン(SiOX(X>2))の膜で
ある。酸素が過剰な酸化シリコン(SiOX(X>2))とは、シリコン原子数の2倍よ
り多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数お
よび酸素原子数は、ラザフォード後方散乱法により測定した値である。
ゲート絶縁膜104として、加熱により酸素放出される絶縁膜を用いることで、後述する
第1の酸化物半導体膜115に酸素を供給され、ゲート絶縁膜104および後述する第1
の酸化物半導体膜115の界面準位を低減できる。従って、トランジスタ100の動作に
起因して生じうる電荷などが、該界面準位に捕獲されることを抑制でき、トランジスタ1
00を電気特性の劣化の少ないトランジスタにすることができる。
第1の酸化物半導体膜115に酸素を供給され、ゲート絶縁膜104および後述する第1
の酸化物半導体膜115の界面準位を低減できる。従って、トランジスタ100の動作に
起因して生じうる電荷などが、該界面準位に捕獲されることを抑制でき、トランジスタ1
00を電気特性の劣化の少ないトランジスタにすることができる。
ゲート絶縁膜104は、スパッタリング法、CVD法等により形成する。本実施の形態で
は、ゲート絶縁膜104をスパッタリング法で形成する場合について説明するが、ゲート
絶縁膜104の形成をCVD法で行う場合は、熱CVD法、プラズマCVD法などの他、
μ波(例えば周波数2.45GHz)を用いた高密度プラズマCVD法などを適用するこ
とができる。
は、ゲート絶縁膜104をスパッタリング法で形成する場合について説明するが、ゲート
絶縁膜104の形成をCVD法で行う場合は、熱CVD法、プラズマCVD法などの他、
μ波(例えば周波数2.45GHz)を用いた高密度プラズマCVD法などを適用するこ
とができる。
ゲート絶縁膜104をスパッタリング法で形成する場合、シリコンターゲット、石英ター
ゲット、アルミニウムターゲットまたは酸化アルミニウムターゲットなどを用いて、酸素
を含む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素ガスの割合は、雰囲気ガス全
体に対して6体積%以上とする。好ましくは、50体積%以上とする。雰囲気ガス中の酸
素ガスの割合を高めることで、加熱により酸素放出される絶縁膜を形成することができる
。
ゲット、アルミニウムターゲットまたは酸化アルミニウムターゲットなどを用いて、酸素
を含む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素ガスの割合は、雰囲気ガス全
体に対して6体積%以上とする。好ましくは、50体積%以上とする。雰囲気ガス中の酸
素ガスの割合を高めることで、加熱により酸素放出される絶縁膜を形成することができる
。
ターゲット中の水素も極力取り除かれていると好ましい。具体的には、OH基が100p
pm以下、好ましくは10ppm以下、より好ましくは1ppm以下の酸化物ターゲット
を用いることで、ゲート絶縁膜104の水素濃度を低減し、トランジスタ100の電気特
性および信頼性を高めることができる。例えば、溶融石英は、OH基が10ppm以下と
しやすく、またコストが低いため好ましい。もちろんOH基濃度の低い合成石英のターゲ
ットを用いてもよい。
pm以下、好ましくは10ppm以下、より好ましくは1ppm以下の酸化物ターゲット
を用いることで、ゲート絶縁膜104の水素濃度を低減し、トランジスタ100の電気特
性および信頼性を高めることができる。例えば、溶融石英は、OH基が10ppm以下と
しやすく、またコストが低いため好ましい。もちろんOH基濃度の低い合成石英のターゲ
ットを用いてもよい。
さらに、トランジスタ100の作製にあたり、LiやNaなどのアルカリ金属は、不純物
であるため含有量を少なくすることが好ましい。基板101にアルカリ金属などの不純物
を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、ゲート絶縁膜104と
して、上記窒化物絶縁膜を形成することが好ましく、さらに、該窒化物絶縁膜上には上記
した酸化物絶縁膜を積層することが好ましい。
であるため含有量を少なくすることが好ましい。基板101にアルカリ金属などの不純物
を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、ゲート絶縁膜104と
して、上記窒化物絶縁膜を形成することが好ましく、さらに、該窒化物絶縁膜上には上記
した酸化物絶縁膜を積層することが好ましい。
次いで、図4(C)に示すようにゲート絶縁膜104上に第1の酸化物半導体膜115を
形成する。ゲート絶縁膜104上にスパッタリング法、分子線エピタキシー法、原子層堆
積法またはパルスレーザー蒸着法により第1の酸化物半導体膜115が得られる。ここで
は、スパッタリング法により第1の酸化物半導体膜115を形成する。第1の酸化物半導
体膜115は、厚さ1nm以上50nm以下で形成すればよい。
形成する。ゲート絶縁膜104上にスパッタリング法、分子線エピタキシー法、原子層堆
積法またはパルスレーザー蒸着法により第1の酸化物半導体膜115が得られる。ここで
は、スパッタリング法により第1の酸化物半導体膜115を形成する。第1の酸化物半導
体膜115は、厚さ1nm以上50nm以下で形成すればよい。
第1の酸化物半導体膜115は、In、Ga、SnおよびZnから選ばれた二以上の元素
を含む金属酸化物を用いることできる。なお、該金属酸化物は、バンドギャップが2eV
以上、好ましくは2.5eV以上、より好ましくは3eV以上のものを用いる。このよう
に、バンドギャップの広い金属酸化物を用いることで、トランジスタ100のオフ電流を
低減することができる。
を含む金属酸化物を用いることできる。なお、該金属酸化物は、バンドギャップが2eV
以上、好ましくは2.5eV以上、より好ましくは3eV以上のものを用いる。このよう
に、バンドギャップの広い金属酸化物を用いることで、トランジスタ100のオフ電流を
低減することができる。
例えば、第1の酸化物半導体膜115として、四元系金属酸化物であるIn-Sn-Ga
-Zn系金属酸化物、三元系金属酸化物であるIn-Ga-Zn系金属酸化物、In-S
n-Zn系金属酸化物、In-Al-Zn系金属酸化物、Sn-Ga-Zn系金属酸化物
、Al-Ga-Zn系金属酸化物若しくはSn-Al-Zn系金属酸化物、または二元系
金属酸化物であるIn-Zn系金属酸化物、Sn-Zn系金属酸化物、Al-Zn系金属
酸化物、Zn-Mg系金属酸化物、Sn-Mg系金属酸化物、In-Mg系金属酸化物若
しくはIn-Ga系金属酸化物などを用いることができる。または、In系金属酸化物、
Sn系金属酸化物、Zn系金属酸化物などを用いてもよい。なお、n元系金属酸化物はn
種類の金属酸化物で構成されるものとする。ここで、例えば、In-Ga-Zn系金属酸
化物は、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物という意
味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいて
もよい。
-Zn系金属酸化物、三元系金属酸化物であるIn-Ga-Zn系金属酸化物、In-S
n-Zn系金属酸化物、In-Al-Zn系金属酸化物、Sn-Ga-Zn系金属酸化物
、Al-Ga-Zn系金属酸化物若しくはSn-Al-Zn系金属酸化物、または二元系
金属酸化物であるIn-Zn系金属酸化物、Sn-Zn系金属酸化物、Al-Zn系金属
酸化物、Zn-Mg系金属酸化物、Sn-Mg系金属酸化物、In-Mg系金属酸化物若
しくはIn-Ga系金属酸化物などを用いることができる。または、In系金属酸化物、
Sn系金属酸化物、Zn系金属酸化物などを用いてもよい。なお、n元系金属酸化物はn
種類の金属酸化物で構成されるものとする。ここで、例えば、In-Ga-Zn系金属酸
化物は、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物という意
味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいて
もよい。
なお、上記金属酸化物では、これらの化学量論比に対し、酸素(O)を過剰に含ませるこ
とが好ましい。酸素(O)を過剰に含ませると、形成される第1の酸化物半導体膜115
の酸素欠損によるキャリアの生成を抑制することができる。
とが好ましい。酸素(O)を過剰に含ませると、形成される第1の酸化物半導体膜115
の酸素欠損によるキャリアの生成を抑制することができる。
なお、一例として、第1の酸化物半導体膜115をIn-Zn系金属酸化物により形成す
る場合には、原子数比で、In/Zn=0.5~50、好ましくはIn/Zn=1~20
、さらに好ましくはIn/Zn=1.5~15とする。Znの原子数比を好ましい前記範
囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、酸
素(O)を過剰に含ませるためには、化合物の原子数比In:Zn:O=X:Y:Zを、
Z>1.5X+Yとすることが好ましい。
る場合には、原子数比で、In/Zn=0.5~50、好ましくはIn/Zn=1~20
、さらに好ましくはIn/Zn=1.5~15とする。Znの原子数比を好ましい前記範
囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、酸
素(O)を過剰に含ませるためには、化合物の原子数比In:Zn:O=X:Y:Zを、
Z>1.5X+Yとすることが好ましい。
また、第1の酸化物半導体膜115は非晶質な酸化物半導体膜でも、結晶領域を含む酸化
物半導体膜であってもよい。
物半導体膜であってもよい。
ここで、第1の酸化物半導体膜115を形成するスパッタリング装置について、以下に詳
細を説明する。
細を説明する。
第1の酸化物半導体膜115を形成する処理室は、リークレートを1×10-10Pa・
m3/秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜
中への不純物の混入を低減することができる。
m3/秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜
中への不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを1×10-10Pa・m3/秒以下とするためには
、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを1×10-10Pa・m3/秒以下とするためには
、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メ
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはOリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態である
物質によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含
む放出ガスが抑制され、内部リークも低減することができる。
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはOリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態である
物質によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含
む放出ガスが抑制され、内部リークも低減することができる。
処理室の内壁として用いる部材は、水素を含む放出ガスの少ないアルミニウム、クロム、
チタン、ジルコニウム、ニッケルもしくはバナジウム、または、これらを鉄、クロムおよ
びニッケルなどの少なくとも一つを含む合金材料に被覆したものを用いてもよい。鉄、ク
ロムおよびニッケルなどの少なくとも一つを含む合金材料は、剛性があり、熱に強く、ま
た加工に適している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面
凹凸を研磨などによって低減しておくと、放出ガスを低減できる。または、該部材をフッ
化鉄、酸化アルミニウム、酸化クロムなどの不動態である物質で被覆してもよい。
チタン、ジルコニウム、ニッケルもしくはバナジウム、または、これらを鉄、クロムおよ
びニッケルなどの少なくとも一つを含む合金材料に被覆したものを用いてもよい。鉄、ク
ロムおよびニッケルなどの少なくとも一つを含む合金材料は、剛性があり、熱に強く、ま
た加工に適している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面
凹凸を研磨などによって低減しておくと、放出ガスを低減できる。または、該部材をフッ
化鉄、酸化アルミニウム、酸化クロムなどの不動態である物質で被覆してもよい。
さらに、雰囲気ガスを処理室に導入する直前に、雰囲気ガスの精製機を設けることが好ま
しい。このとき、精製機から処理室までの配管の長さを5m以下、好ましくは1m以下と
する。配管の長さを5m以下または1m以下とすることで、配管からの放出ガスの影響を
長さに応じて低減できる。
しい。このとき、精製機から処理室までの配管の長さを5m以下、好ましくは1m以下と
する。配管の長さを5m以下または1m以下とすることで、配管からの放出ガスの影響を
長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分
子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。タ
ーボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。
そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオン
ポンプを組み合わせることが有効となる。
子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。タ
ーボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。
そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオン
ポンプを組み合わせることが有効となる。
処理室内に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、
処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関
はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し
、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベー
キングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすること
ができる。ベーキングは100℃以上450℃以下で行えばよい。このとき、不活性ガス
を導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度
をさらに大きくすることができる。
処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関
はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し
、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベー
キングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすること
ができる。ベーキングは100℃以上450℃以下で行えばよい。このとき、不活性ガス
を導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度
をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、RF電源装置、A
C電源装置、DC電源装置等を適宜用いることができる。
C電源装置、DC電源装置等を適宜用いることができる。
第1の酸化物半導体膜115をスパッタリング法で形成する際のターゲットとしては、イ
ンジウム、ガリウム、スズおよび亜鉛から選ばれた二以上の元素を含む金属酸化物ターゲ
ットを用いることができる。
ンジウム、ガリウム、スズおよび亜鉛から選ばれた二以上の元素を含む金属酸化物ターゲ
ットを用いることができる。
ターゲットの一例として、In、Ga、およびZnを含む金属酸化物ターゲットを、In
2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比とする。また、In2
O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、ま
たはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するター
ゲット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有する
ターゲットを用いることもできる。
2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比とする。また、In2
O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、ま
たはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するター
ゲット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有する
ターゲットを用いることもできる。
なお、雰囲気ガスは、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、希ガスおよび
酸素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基を有する化合物
または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基を有する化合物
または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
上記スパッタリング装置を用いることで、水素の混入が低減された第1の酸化物半導体膜
115を形成することができる。なお、上記スパッタリング装置を用いても、第1の酸化
物半導体膜115は少なからず窒素を含んで形成される。例えば、二次イオン質量分析法
(SIMS:Secondary Ion Mass Spectroscopy)で測
定される第1の酸化物半導体膜115の窒素濃度は、5×1018atoms/cm3未
満となる。
115を形成することができる。なお、上記スパッタリング装置を用いても、第1の酸化
物半導体膜115は少なからず窒素を含んで形成される。例えば、二次イオン質量分析法
(SIMS:Secondary Ion Mass Spectroscopy)で測
定される第1の酸化物半導体膜115の窒素濃度は、5×1018atoms/cm3未
満となる。
また、ゲート絶縁膜104および第1の酸化物半導体膜115は、真空下で連続して形成
してもよい。例えば、基板101上の下地絶縁膜102およびゲート電極103の表面に
付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に暴露する
ことなくゲート絶縁膜104を形成し、続けて大気に暴露することなく第1の酸化物半導
体膜115を形成してもよい。このようにすることで、下地絶縁膜102およびゲート電
極103の表面に付着した水素を含む不純物を低減し、また、下地絶縁膜102およびゲ
ート電極103とゲート絶縁膜104との界面、および、ゲート絶縁膜104と第1の酸
化物半導体膜115との界面に、大気成分が付着することを抑制できる。その結果、電気
特性が良好で、信頼性の高いトランジスタ100を作製することができる。
してもよい。例えば、基板101上の下地絶縁膜102およびゲート電極103の表面に
付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に暴露する
ことなくゲート絶縁膜104を形成し、続けて大気に暴露することなく第1の酸化物半導
体膜115を形成してもよい。このようにすることで、下地絶縁膜102およびゲート電
極103の表面に付着した水素を含む不純物を低減し、また、下地絶縁膜102およびゲ
ート電極103とゲート絶縁膜104との界面、および、ゲート絶縁膜104と第1の酸
化物半導体膜115との界面に、大気成分が付着することを抑制できる。その結果、電気
特性が良好で、信頼性の高いトランジスタ100を作製することができる。
また、第1の酸化物半導体膜115を形成する際または形成後において、第1の酸化物半
導体膜115の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体におけ
る酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子を生じる。つまり
トランジスタ100においても、第1の酸化物半導体膜115の酸素欠損の一部はドナー
となりキャリアである電子が生じることで、トランジスタ100のしきい値電圧がマイナ
ス方向に変動してしまう。そして、第1の酸化物半導体膜115において、該電子の生成
は、第1の酸化物半導体膜115とゲート絶縁膜104との界面近傍で生じる酸素欠損お
いて顕著である。
導体膜115の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体におけ
る酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子を生じる。つまり
トランジスタ100においても、第1の酸化物半導体膜115の酸素欠損の一部はドナー
となりキャリアである電子が生じることで、トランジスタ100のしきい値電圧がマイナ
ス方向に変動してしまう。そして、第1の酸化物半導体膜115において、該電子の生成
は、第1の酸化物半導体膜115とゲート絶縁膜104との界面近傍で生じる酸素欠損お
いて顕著である。
そこで、第1の酸化物半導体膜115を形成後に、第1の加熱処理を行い、第2の酸化物
半導体膜117を形成する(図4(D)参照)。
半導体膜117を形成する(図4(D)参照)。
第1の加熱処理は、第1の酸化物半導体膜115から水素(水、水酸基または水素化物を
含む)を放出させると共に、ゲート絶縁膜104に含まれる酸素の一部を放出し、第1の
酸化物半導体膜115中、およびゲート絶縁膜104と第1の酸化物半導体膜115との
界面近傍に酸素を拡散させる。
含む)を放出させると共に、ゲート絶縁膜104に含まれる酸素の一部を放出し、第1の
酸化物半導体膜115中、およびゲート絶縁膜104と第1の酸化物半導体膜115との
界面近傍に酸素を拡散させる。
第1の加熱処理の温度は、上記を可能にする温度であり、具体的には、150℃以上基板
歪み点温度未満、好ましくは250℃以上450℃以下、さらに好ましくは300℃以上
450℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、
酸素、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。
また、不活性雰囲気は、前述の酸化性ガスが10ppm未満であり、その他、窒素または
希ガスで充填された雰囲気をいう。処理時間は3分~24時間とする。24時間を超える
熱処理は生産性の低下を招くため好ましくない。
歪み点温度未満、好ましくは250℃以上450℃以下、さらに好ましくは300℃以上
450℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、
酸素、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。
また、不活性雰囲気は、前述の酸化性ガスが10ppm未満であり、その他、窒素または
希ガスで充填された雰囲気をいう。処理時間は3分~24時間とする。24時間を超える
熱処理は生産性の低下を招くため好ましくない。
第1の加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体から
の熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、
電気炉や、GRTA(Gas Rapid Thermal Anneal)装置、LR
TA(Lamp Rapid Thermal Anneal)装置等のRTA(Rap
id Thermal Anneal)装置を用いることができる。LRTA装置は、ハ
ロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、
高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射によ
り、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行
う装置である。
の熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、
電気炉や、GRTA(Gas Rapid Thermal Anneal)装置、LR
TA(Lamp Rapid Thermal Anneal)装置等のRTA(Rap
id Thermal Anneal)装置を用いることができる。LRTA装置は、ハ
ロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、
高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射によ
り、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行
う装置である。
第1の加熱処理は、ゲート絶縁膜104に含まれる酸素の一部を放出し、第1の酸化物半
導体膜115中に拡散させることから、第1の酸化物半導体膜115の酸素欠損を補う。
つまり、ゲート絶縁膜104から第1の酸化物半導体膜115に酸素が十分に放出される
ことにより、しきい値電圧がマイナス方向へ変動させる第1の酸化物半導体膜115の酸
素欠損を補うことができる。
導体膜115中に拡散させることから、第1の酸化物半導体膜115の酸素欠損を補う。
つまり、ゲート絶縁膜104から第1の酸化物半導体膜115に酸素が十分に放出される
ことにより、しきい値電圧がマイナス方向へ変動させる第1の酸化物半導体膜115の酸
素欠損を補うことができる。
さらに、第1の酸化物半導体膜115中の水素はドナーとなりキャリアである電子を生じ
る。第1の加熱処理によって、第1の酸化物半導体膜115は膜中の水素濃度が低減され
、高純度化された第2の酸化物半導体膜117となる。第2の酸化物半導体膜117の水
素濃度は、5×1018atoms/cm3未満、好ましくは1×1018atoms/
cm3以下、より好ましくは5×1017atoms/cm3以下、さらに好ましくは1
×1016atoms/cm3以下である。なお、第2の酸化物半導体膜117中の水素
濃度は、二次イオン質量分析法(SIMS)で測定されるものである。
る。第1の加熱処理によって、第1の酸化物半導体膜115は膜中の水素濃度が低減され
、高純度化された第2の酸化物半導体膜117となる。第2の酸化物半導体膜117の水
素濃度は、5×1018atoms/cm3未満、好ましくは1×1018atoms/
cm3以下、より好ましくは5×1017atoms/cm3以下、さらに好ましくは1
×1016atoms/cm3以下である。なお、第2の酸化物半導体膜117中の水素
濃度は、二次イオン質量分析法(SIMS)で測定されるものである。
第1の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を
供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された第2の酸化
物半導体膜117では、水素等のドナーに起因するキャリア密度が1×1013/cm3
以下となる。また、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)
あたりの値)は100zA(1zA(ゼプトアンペア)は1×10-21A)以下、望ま
しくは10zA以下となる。第2の酸化物半導体膜117を用いることで、極めて優れた
オフ電流特性のトランジスタ100を得ることができる。また、LiやNaなどのアルカ
リ金属は、不純物であるため含有量を少なくすることが好ましく、また、第2の酸化物半
導体膜117中に2×1016cm-3以下、好ましくは、1×1015cm-3以下の
濃度とする。さらに、アルカリ土類金属も不純物であるため、含有量を少なくすることが
好ましい。
供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された第2の酸化
物半導体膜117では、水素等のドナーに起因するキャリア密度が1×1013/cm3
以下となる。また、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)
あたりの値)は100zA(1zA(ゼプトアンペア)は1×10-21A)以下、望ま
しくは10zA以下となる。第2の酸化物半導体膜117を用いることで、極めて優れた
オフ電流特性のトランジスタ100を得ることができる。また、LiやNaなどのアルカ
リ金属は、不純物であるため含有量を少なくすることが好ましく、また、第2の酸化物半
導体膜117中に2×1016cm-3以下、好ましくは、1×1015cm-3以下の
濃度とする。さらに、アルカリ土類金属も不純物であるため、含有量を少なくすることが
好ましい。
従って、第1の加熱処理を行って作製されるトランジスタ100は、電気特性が良好なト
ランジスタである。
ランジスタである。
次いで、第2の酸化物半導体膜117上にソース電極106aおよびドレイン電極106
bとなる導電膜118を形成する(図5(A)参照)。
bとなる導電膜118を形成する(図5(A)参照)。
導電膜118は、ゲート電極103となる導電膜と同様にして形成することができ、ゲー
ト電極103となる導電材料を適宜選択し、単層構造または積層構造として形成する。こ
こでは、タングステン膜とする。
ト電極103となる導電材料を適宜選択し、単層構造または積層構造として形成する。こ
こでは、タングステン膜とする。
また、本実施の形態では、ソース電極106aおよびドレイン電極106bとなる導電膜
118を形成する前に第1の加熱処理を行っているが、第1の加熱処理は、第1の酸化物
半導体膜115を形成し、第1の酸化物半導体膜115上に導電膜118を形成した後に
行ってもよい。つまり、第1の加熱処理は、(1)基板101、下地絶縁膜102、ゲー
ト電極103および第1の酸化物半導体膜115で構成されたものに対して行ってもよい
し、(2)基板101、下地絶縁膜102、ゲート電極103、第1の酸化物半導体膜1
15、および導電膜118で構成されたものに対して行ってもよい。(1)の場合、第1
の加熱処理のよって、第1の酸化物半導体膜115は第2の酸化物半導体膜117となる
が、第2の酸化物半導体膜117上に導電膜118を形成する際、第2の酸化物半導体膜
117に欠陥が生じる可能性がある。(2)の場合だと、第2の酸化物半導体膜117は
導電膜118を形成した後に形成されることになるため、第2の酸化物半導体膜117に
欠陥が生じる可能性を低減することができる。
118を形成する前に第1の加熱処理を行っているが、第1の加熱処理は、第1の酸化物
半導体膜115を形成し、第1の酸化物半導体膜115上に導電膜118を形成した後に
行ってもよい。つまり、第1の加熱処理は、(1)基板101、下地絶縁膜102、ゲー
ト電極103および第1の酸化物半導体膜115で構成されたものに対して行ってもよい
し、(2)基板101、下地絶縁膜102、ゲート電極103、第1の酸化物半導体膜1
15、および導電膜118で構成されたものに対して行ってもよい。(1)の場合、第1
の加熱処理のよって、第1の酸化物半導体膜115は第2の酸化物半導体膜117となる
が、第2の酸化物半導体膜117上に導電膜118を形成する際、第2の酸化物半導体膜
117に欠陥が生じる可能性がある。(2)の場合だと、第2の酸化物半導体膜117は
導電膜118を形成した後に形成されることになるため、第2の酸化物半導体膜117に
欠陥が生じる可能性を低減することができる。
次いで、導電膜118上にフォトリソグラフィ法により、厚さの異なる領域を有するレジ
ストマスク119を形成する(図5(B)参照)。
ストマスク119を形成する(図5(B)参照)。
厚さの異なる領域を有するレジストマスク119は、ソース電極106aおよびドレイン
電極106bとなる領域を覆うレジストの厚さと、トランジスタ100のチャネル形成領
域を覆うレジストの厚さとが異なるようにして形成する。具体的には、トランジスタ10
0のチャネル形成領域を覆うレジストの厚さが、ソース電極106aおよびドレイン電極
106bとなる領域を覆うレジストの厚さより薄くなるように形成する。
電極106bとなる領域を覆うレジストの厚さと、トランジスタ100のチャネル形成領
域を覆うレジストの厚さとが異なるようにして形成する。具体的には、トランジスタ10
0のチャネル形成領域を覆うレジストの厚さが、ソース電極106aおよびドレイン電極
106bとなる領域を覆うレジストの厚さより薄くなるように形成する。
厚さの異なる領域を有するレジストマスク119は、多階調マスクを用いることにより形
成することができる。多階調マスクを用いることで、トランジスタ100の作製において
、使用するフォトマスクの枚数が低減され、作製工程が減少するため好ましい。多階調マ
スクを用いない場合、トランジスタ100を作製するために、第2の酸化物半導体膜11
7を島状に加工する工程と、導電膜118をソース電極106aおよびドレイン電極10
6bに加工する工程で2枚のフォトマスクおよび2回のフォトリソグラフィ工程を必要と
するが、多階調マスクを用いることで、1枚のフォトマスクと1回のフォトリソグラフィ
工程にすることができる。
成することができる。多階調マスクを用いることで、トランジスタ100の作製において
、使用するフォトマスクの枚数が低減され、作製工程が減少するため好ましい。多階調マ
スクを用いない場合、トランジスタ100を作製するために、第2の酸化物半導体膜11
7を島状に加工する工程と、導電膜118をソース電極106aおよびドレイン電極10
6bに加工する工程で2枚のフォトマスクおよび2回のフォトリソグラフィ工程を必要と
するが、多階調マスクを用いることで、1枚のフォトマスクと1回のフォトリソグラフィ
工程にすることができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、
露光領域、半露光領域および未露光領域の3段階の光量で露光を行う。多階調マスクを用
いることで、一度の露光および現像工程によって、複数(代表的には二種類)の厚さを有
するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、
フォトマスクの枚数を削減することができる。
露光領域、半露光領域および未露光領域の3段階の光量で露光を行う。多階調マスクを用
いることで、一度の露光および現像工程によって、複数(代表的には二種類)の厚さを有
するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、
フォトマスクの枚数を削減することができる。
多階調マスクについて図8を用いて説明する。図8(A-1)および図8(B-1)は、
代表的な多階調マスクの断面を示す。図8(A-1)には、グレートーンマスク403を
示し、図8(B-1)にはハーフトーンマスク414を示す。
代表的な多階調マスクの断面を示す。図8(A-1)には、グレートーンマスク403を
示し、図8(B-1)にはハーフトーンマスク414を示す。
図8(A-1)に示すグレートーンマスク403は、透光性を有する基板400に遮光層
により形成された遮光部401、および遮光層のパターンにより設けられた回折格子部4
02で構成されている。
により形成された遮光部401、および遮光層のパターンにより設けられた回折格子部4
02で構成されている。
回折格子部402は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ド
ットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部402
に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期
的なものであってもよい。
ットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部402
に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期
的なものであってもよい。
透光性を有する基板400としては、石英等を用いることができる。遮光部401および
回折格子部402を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロ
ムまたは酸化クロム等により設けられる。
回折格子部402を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロ
ムまたは酸化クロム等により設けられる。
グレートーンマスク403に露光するための光を照射した場合、図8(A-2)に示すよ
うに、遮光部401に重畳する領域における透光率は0%となり、遮光部401も回折格
子部402も設けられていない領域における透光率は100%となる。また、回折格子部
402における透光率は、概ね10%~70%の範囲であり、回折格子のスリット、ドッ
トまたはメッシュの間隔等により調節可能である。
うに、遮光部401に重畳する領域における透光率は0%となり、遮光部401も回折格
子部402も設けられていない領域における透光率は100%となる。また、回折格子部
402における透光率は、概ね10%~70%の範囲であり、回折格子のスリット、ドッ
トまたはメッシュの間隔等により調節可能である。
図8(B-1)に示すハーフトーンマスク414は、透光性を有する基板411上に半透
光層により形成された半透光部412および遮光層により形成された遮光部413で構成
されている。
光層により形成された半透光部412および遮光層により形成された遮光部413で構成
されている。
半透光部412は、MoSiN、MoSi、MoSiO、MoSiON、CrSi等の層
を用いて形成することができる。遮光部413は、グレートーンマスクの遮光層と同様の
金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる
。
を用いて形成することができる。遮光部413は、グレートーンマスクの遮光層と同様の
金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる
。
ハーフトーンマスク414に露光するための光を照射した場合、図8(B-2)に示すよ
うに、遮光部413に重畳する領域における透光率は0%となり、遮光部413も半透光
部412も設けられていない領域における透光率は100%となる。また、半透光部41
2における透光率は、概ね10%~70%の範囲であり、形成する材料の種類または形成
する膜厚等により調整可能である。
うに、遮光部413に重畳する領域における透光率は0%となり、遮光部413も半透光
部412も設けられていない領域における透光率は100%となる。また、半透光部41
2における透光率は、概ね10%~70%の範囲であり、形成する材料の種類または形成
する膜厚等により調整可能である。
多階調マスクを用いることにより、露光部分、中間露光部分、および未露光部分の3つの
露光レベルのマスクを形成することができ、一度の露光および現像工程により、複数(代
表的には二種類)の厚さの領域を有するレジストマスクを形成することができる。このた
め、多階調マスクを用いることで、トランジスタ100を作製工程におけるフォトマスク
の枚数を削減することができる。
露光レベルのマスクを形成することができ、一度の露光および現像工程により、複数(代
表的には二種類)の厚さの領域を有するレジストマスクを形成することができる。このた
め、多階調マスクを用いることで、トランジスタ100を作製工程におけるフォトマスク
の枚数を削減することができる。
図5(B)に示すハーフトーンマスクは、光を透過する基板300上に半透過層301a
、および遮光層301b、301cで構成されている。したがって、導電膜118上に後
にソース電極106aおよびドレイン電極106bとなる領域を覆うレジストマスクの厚
さは厚く、後にチャネル形成領域を覆うレジストマスクの厚さは薄く形成される(図5(
B)参照)。後にチャネル形成領域となる領域を覆うレジストマスクの厚さは、トランジ
スタ100のチャネル長を考慮して決める必要がある。
、および遮光層301b、301cで構成されている。したがって、導電膜118上に後
にソース電極106aおよびドレイン電極106bとなる領域を覆うレジストマスクの厚
さは厚く、後にチャネル形成領域を覆うレジストマスクの厚さは薄く形成される(図5(
B)参照)。後にチャネル形成領域となる領域を覆うレジストマスクの厚さは、トランジ
スタ100のチャネル長を考慮して決める必要がある。
次に、レジストマスク119を用いて、第2の酸化物半導体膜117および導電膜118
の一部を選択的に除去(エッチング)する。このエッチングにより、島状に加工された第
3の酸化物半導体膜120、および導電膜118より小さく加工された導電膜121を形
成する。なお、第3の酸化物半導体膜120は、図1(A)乃至図1(C)に示す酸化物
半導体膜105に相当する。また、第3の酸化物半導体膜120は、第2の酸化物半導体
膜117と形状が異なるだけで、第2の酸化物半導体膜117と同様に、水素濃度が十分
に低減されて高純度化され、且つ十分な酸素を供給されて酸素欠損に起因するエネルギー
ギャップ中の欠陥準位が低減された酸化物半導体膜である。また、第3の酸化物半導体膜
120は、トランジスタ100のチャネル形成領域を有する(図6(A)を参照)。
の一部を選択的に除去(エッチング)する。このエッチングにより、島状に加工された第
3の酸化物半導体膜120、および導電膜118より小さく加工された導電膜121を形
成する。なお、第3の酸化物半導体膜120は、図1(A)乃至図1(C)に示す酸化物
半導体膜105に相当する。また、第3の酸化物半導体膜120は、第2の酸化物半導体
膜117と形状が異なるだけで、第2の酸化物半導体膜117と同様に、水素濃度が十分
に低減されて高純度化され、且つ十分な酸素を供給されて酸素欠損に起因するエネルギー
ギャップ中の欠陥準位が低減された酸化物半導体膜である。また、第3の酸化物半導体膜
120は、トランジスタ100のチャネル形成領域を有する(図6(A)を参照)。
次に、レジストマスク119を縮小(後退ともいう)させて、第3の酸化物半導体膜12
0のチャネル形成領域を覆う部分において分離されたレジストマスク122a、122b
を形成する。レジストマスク119の縮小は、少なくとも、第3の酸化物半導体膜120
のチャネル形成領域を覆う部分におけるレジストマスクの厚さは行う必要がある。つまり
、レジストマスク119の縮小は、導電膜121において第3の酸化物半導体膜120の
チャネル形成領域と重畳する領域が露出するように行う必要がある。レジストマスク11
9の縮小には、酸素プラズマによるアッシングを用いればよい。トランジスタ100のゲ
ート電極103上で分離するようにレジストマスク119をアッシングすることで、レジ
ストマスク122a、122bを形成することができる(図6(B)参照)。
0のチャネル形成領域を覆う部分において分離されたレジストマスク122a、122b
を形成する。レジストマスク119の縮小は、少なくとも、第3の酸化物半導体膜120
のチャネル形成領域を覆う部分におけるレジストマスクの厚さは行う必要がある。つまり
、レジストマスク119の縮小は、導電膜121において第3の酸化物半導体膜120の
チャネル形成領域と重畳する領域が露出するように行う必要がある。レジストマスク11
9の縮小には、酸素プラズマによるアッシングを用いればよい。トランジスタ100のゲ
ート電極103上で分離するようにレジストマスク119をアッシングすることで、レジ
ストマスク122a、122bを形成することができる(図6(B)参照)。
次に、レジストマスク122a、122bを用いて導電膜121をエッチングし、ソース
電極106aおよびドレイン電極106bを形成する(図7(A)参照)。そして、該エ
ッチングの後にレジストマスク122a、122bを除去する。なお、この際、第3の酸
化物半導体膜120も一部エッチングされ、凹部を有する形状になってもよい。なお、ソ
ース電極106aおよびドレイン電極106bは、ソース配線およびドレイン配線として
も機能する。
電極106aおよびドレイン電極106bを形成する(図7(A)参照)。そして、該エ
ッチングの後にレジストマスク122a、122bを除去する。なお、この際、第3の酸
化物半導体膜120も一部エッチングされ、凹部を有する形状になってもよい。なお、ソ
ース電極106aおよびドレイン電極106bは、ソース配線およびドレイン配線として
も機能する。
ソース電極106aおよびドレイン電極106bを形成する際に、レジストマスク119
を縮小させて、第3の酸化物半導体膜120のチャネル形成領域を覆う部分において分離
されたレジストマスク122a、122bを用いているため、ソース電極106aおよび
ドレイン電極106bの端部は、第3の酸化物半導体膜120の端部よりも内側に位置す
る(図1(A)乃至図1(C)参照)。レジストマスク122a、122bは、レジスト
マスク119と比較して、少なくとも、第3の酸化物半導体膜120のチャネル形成領域
を覆う部分におけるレジストマスクの厚さ分だけ縮小されている。それゆえ、ソース電極
106aおよびドレイン電極106bの端部は、少なくとも、第3の酸化物半導体膜12
0のチャネル形成領域を覆う部分におけるレジストマスクの厚さ分に相当する距離だけ内
側に位置する。上記より、ソース電極106aおよびドレイン電極106bは、ゲート絶
縁膜104と第3の酸化物半導体膜120とで形成される段差を乗り越えて形成されるこ
とがなく、第3の酸化物半導体膜120と上面でのみ接して設けられる。
を縮小させて、第3の酸化物半導体膜120のチャネル形成領域を覆う部分において分離
されたレジストマスク122a、122bを用いているため、ソース電極106aおよび
ドレイン電極106bの端部は、第3の酸化物半導体膜120の端部よりも内側に位置す
る(図1(A)乃至図1(C)参照)。レジストマスク122a、122bは、レジスト
マスク119と比較して、少なくとも、第3の酸化物半導体膜120のチャネル形成領域
を覆う部分におけるレジストマスクの厚さ分だけ縮小されている。それゆえ、ソース電極
106aおよびドレイン電極106bの端部は、少なくとも、第3の酸化物半導体膜12
0のチャネル形成領域を覆う部分におけるレジストマスクの厚さ分に相当する距離だけ内
側に位置する。上記より、ソース電極106aおよびドレイン電極106bは、ゲート絶
縁膜104と第3の酸化物半導体膜120とで形成される段差を乗り越えて形成されるこ
とがなく、第3の酸化物半導体膜120と上面でのみ接して設けられる。
また、後述するが、第3の酸化物半導体膜120の端部は、キャリアである電子が生成さ
れやすい(第3の酸化物半導体膜120の端部はn型化しやすい)。それゆえ、第3の酸
化物半導体膜120の端部は、ソース電極106aおよびドレイン電極106bの端部よ
りも1μm以上10μm以下の範囲で外側に形成されるように、レジストマスク119の
厚さおよびレジストマスク119を縮小させる量を決めることが好ましい。このようにす
ることで、第3の酸化物半導体膜120の側面(または側壁)を介して、ソース電極10
6aおよびドレイン電極106b間に発生するリーク電流を低減することができる。なお
、レジストマスク119を縮小させる量を多くすることは、トランジスタ100のチャネ
ル長が長くなるということであり、トランジスタ100のオン電流および電界効果移動度
の低下に繋がる可能性があることを考慮する必要がある。
れやすい(第3の酸化物半導体膜120の端部はn型化しやすい)。それゆえ、第3の酸
化物半導体膜120の端部は、ソース電極106aおよびドレイン電極106bの端部よ
りも1μm以上10μm以下の範囲で外側に形成されるように、レジストマスク119の
厚さおよびレジストマスク119を縮小させる量を決めることが好ましい。このようにす
ることで、第3の酸化物半導体膜120の側面(または側壁)を介して、ソース電極10
6aおよびドレイン電極106b間に発生するリーク電流を低減することができる。なお
、レジストマスク119を縮小させる量を多くすることは、トランジスタ100のチャネ
ル長が長くなるということであり、トランジスタ100のオン電流および電界効果移動度
の低下に繋がる可能性があることを考慮する必要がある。
ここで、第3の酸化物半導体膜120に生じる酸素欠損について説明する。
島状に加工された第3の酸化物半導体膜120のように、所望の形状に加工された酸化物
半導体膜は、該酸化物半導体膜の側面(または側壁)が活性である。なお、活性とは不対
結合手を有し、不安定な結合状態をいう。これは以下の現象より生じる。
半導体膜は、該酸化物半導体膜の側面(または側壁)が活性である。なお、活性とは不対
結合手を有し、不安定な結合状態をいう。これは以下の現象より生じる。
酸化物半導体膜を所望の形状に加工する際、例えば、後述する条件でドライエッチングを
する際、酸化物半導体膜の側面が塩素ラジカルやフッ素ラジカル等を含むプラズマに曝さ
れると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカルやフッ素ラジカル等
とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸
化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素
原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠損が生
じやすい。
する際、酸化物半導体膜の側面が塩素ラジカルやフッ素ラジカル等を含むプラズマに曝さ
れると、酸化物半導体膜の側面に露出する金属原子と、塩素ラジカルやフッ素ラジカル等
とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸
化物半導体膜中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素
原子は容易に反応し、脱離しやすい。そのため、酸化物半導体膜の側面には酸素欠損が生
じやすい。
そして、所望の形状に加工された酸化物半導体膜の側面が活性であると、減圧雰囲気また
は還元雰囲気において、酸素が引き抜かれ、該酸化物半導体膜の側面で酸素欠損を生じる
。減圧雰囲気または還元雰囲気は、膜の形成、加熱処理またはドライエッチングなど、ト
ランジスタの作製工程において、頻繁に用いられる処理雰囲気であり、特に加熱処理され
た雰囲気では、該酸化物半導体膜の側面で酸素欠損が生じやすい。さらに、その酸素欠損
の一部はドナーとなり、キャリアである電子を生成するため、該酸化物半導体膜の側面は
n型化する。
は還元雰囲気において、酸素が引き抜かれ、該酸化物半導体膜の側面で酸素欠損を生じる
。減圧雰囲気または還元雰囲気は、膜の形成、加熱処理またはドライエッチングなど、ト
ランジスタの作製工程において、頻繁に用いられる処理雰囲気であり、特に加熱処理され
た雰囲気では、該酸化物半導体膜の側面で酸素欠損が生じやすい。さらに、その酸素欠損
の一部はドナーとなり、キャリアである電子を生成するため、該酸化物半導体膜の側面は
n型化する。
トランジスタのソース電極およびドレイン電極が、n型化した側面を含む酸化物半導体膜
の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン
電極間にリーク電流が発生する。該リーク電流は、トランジスタのオフ電流を増加させる
。また、酸化物半導体膜の側面を介して電流が流れることで、場合によって、酸化物半導
体膜の側面をチャネル領域とするトランジスタが形成される可能性がある。
の側面と接することにより、酸化物半導体膜の側面を介して、ソース電極およびドレイン
電極間にリーク電流が発生する。該リーク電流は、トランジスタのオフ電流を増加させる
。また、酸化物半導体膜の側面を介して電流が流れることで、場合によって、酸化物半導
体膜の側面をチャネル領域とするトランジスタが形成される可能性がある。
トランジスタ100において、島状に加工された第3の酸化物半導体膜120もその側面
において活性であるが、ソース電極106aおよびドレイン電極106bは、第3の酸化
物半導体膜120の側面と接しておらず、第3の酸化物半導体膜120と上面でのみ接し
て設けられることから、第3の酸化物半導体膜120の側面を介して、ソース電極106
aおよびドレイン電極106b間に発生するリーク電流を低減することができる。
において活性であるが、ソース電極106aおよびドレイン電極106bは、第3の酸化
物半導体膜120の側面と接しておらず、第3の酸化物半導体膜120と上面でのみ接し
て設けられることから、第3の酸化物半導体膜120の側面を介して、ソース電極106
aおよびドレイン電極106b間に発生するリーク電流を低減することができる。
また、第2の酸化物半導体膜117、導電膜118および導電膜121のエッチングは、
ドライエッチングまたはウェットエッチングでよく、これらを組み合わせて行ってもよい
。
ドライエッチングまたはウェットエッチングでよく、これらを組み合わせて行ってもよい
。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス(塩素系ガス、例え
ば塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化炭素(
CCl4)など)が好ましい。
ば塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化炭素(
CCl4)など)が好ましい。
また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、六弗化硫黄(S
F6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(H
Br)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガ
スを添加したガス、などを用いることができる。
F6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(H
Br)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガ
スを添加したガス、などを用いることができる。
ドライエッチングとしては、平行平板型RIE(Reactive Ion Etchi
ng)法や、ICP(Inductively Coupled Plasma:誘導結
合型プラズマ)エッチング法を用いることができる。所望の形状に加工できるように、エ
ッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、
基板側の電極温度など)を適宜調節する。
ng)法や、ICP(Inductively Coupled Plasma:誘導結
合型プラズマ)エッチング法を用いることができる。所望の形状に加工できるように、エ
ッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、
基板側の電極温度など)を適宜調節する。
導電膜118として形成したタングステン膜をドライエッチングする条件の一例は、エッ
チングガスは四弗化炭素を25sccm、塩素を25sccm、酸素を10sccm、ド
ライエッチング装置の処理室内の圧力を1.0Pa、電極温度を70℃、ICPパワーを
500W、バイアスパワーを150Wとすることである。
チングガスは四弗化炭素を25sccm、塩素を25sccm、酸素を10sccm、ド
ライエッチング装置の処理室内の圧力を1.0Pa、電極温度を70℃、ICPパワーを
500W、バイアスパワーを150Wとすることである。
また、第2の酸化物半導体膜117をドライエッチングする条件の一例は、エッチングガ
スは塩化硼素を60sccm、塩素を20sccm、ドライエッチング装置の処理室内の
圧力を1.9Pa、電極温度を70℃とし、ICPパワーは450W、バイアスパワーは
100Wとすることである。なお、第2の酸化物半導体膜117のドライエッチングは、
上記した条件に酸素を導入して行ってもよい。酸素を導入してドライエッチングを行うこ
とにより、本ドライエッチング工程によって生じる酸素欠損を低減することができる。
スは塩化硼素を60sccm、塩素を20sccm、ドライエッチング装置の処理室内の
圧力を1.9Pa、電極温度を70℃とし、ICPパワーは450W、バイアスパワーは
100Wとすることである。なお、第2の酸化物半導体膜117のドライエッチングは、
上記した条件に酸素を導入して行ってもよい。酸素を導入してドライエッチングを行うこ
とにより、本ドライエッチング工程によって生じる酸素欠損を低減することができる。
また、導電膜118および第2の酸化物半導体膜117をエッチングした後、レジストマ
スク119を縮小させるために、酸素プラズマによるアッシングすることで、微細に導電
膜121を加工することができるが、導電膜118をドライエッチングする条件でも、少
なからずレジストマスク119を縮小できるため、第2の酸化物半導体膜117および導
電膜118をエッチングする際、酸素プラズマによるアッシングを用いず、導電膜118
をドライエッチングする条件で、レジストマスク119を縮小(後退)させつつ、導電膜
118をエッチングし、ソース電極106aおよびドレイン電極106bを形成してもよ
い。
スク119を縮小させるために、酸素プラズマによるアッシングすることで、微細に導電
膜121を加工することができるが、導電膜118をドライエッチングする条件でも、少
なからずレジストマスク119を縮小できるため、第2の酸化物半導体膜117および導
電膜118をエッチングする際、酸素プラズマによるアッシングを用いず、導電膜118
をドライエッチングする条件で、レジストマスク119を縮小(後退)させつつ、導電膜
118をエッチングし、ソース電極106aおよびドレイン電極106bを形成してもよ
い。
また、第2の酸化物半導体膜117をドライエッチングすると、該ドライエッチングの最
中に除去された第2の酸化物半導体膜117の一部がレジストマスク119に付着し、第
2の酸化物半導体膜117を所望の形状に加工できなくなる可能性がある。そこで、第2
の酸化物半導体膜117および導電膜118のエッチングする際、導電膜118をドライ
エッチングして導電膜121を形成し、第2の酸化物半導体膜117をウェットエッチン
グにより第3の酸化物半導体膜120を形成してもよい。このように第2の酸化物半導体
膜117をウェットエッチングすることで、エッチングの最中に、除去された第2の酸化
物半導体膜117の一部がレジストマスク119に付着することを抑制でき、第2の酸化
物半導体膜117を所望の形状に加工することができる。
中に除去された第2の酸化物半導体膜117の一部がレジストマスク119に付着し、第
2の酸化物半導体膜117を所望の形状に加工できなくなる可能性がある。そこで、第2
の酸化物半導体膜117および導電膜118のエッチングする際、導電膜118をドライ
エッチングして導電膜121を形成し、第2の酸化物半導体膜117をウェットエッチン
グにより第3の酸化物半導体膜120を形成してもよい。このように第2の酸化物半導体
膜117をウェットエッチングすることで、エッチングの最中に、除去された第2の酸化
物半導体膜117の一部がレジストマスク119に付着することを抑制でき、第2の酸化
物半導体膜117を所望の形状に加工することができる。
ウェットエッチングするエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモ
ニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5:2:2(体積比
))などを用いることができる。また、ITO07N(関東化学社製)を用いてもよい。
ニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5:2:2(体積比
))などを用いることができる。また、ITO07N(関東化学社製)を用いてもよい。
第3の酸化物半導体膜120、ソース電極106aおよびドレイン電極106bを形成し
た後、レジストマスク122a、122bを除去する。この際、薬液(剥離液)を用いて
除去してもよいが、酸素プラズマによるアッシングを行ってレジストマスク122a、1
22bを除去してもよい。レジストマスク122a、122bの除去を、酸素プラズマに
よるアッシングで行うことにより、該薬液よる第3の酸化物半導体膜120表面の汚染を
抑制でき、酸素プラズマによって第3の酸化物半導体膜120に酸素を供給することがで
きる。
た後、レジストマスク122a、122bを除去する。この際、薬液(剥離液)を用いて
除去してもよいが、酸素プラズマによるアッシングを行ってレジストマスク122a、1
22bを除去してもよい。レジストマスク122a、122bの除去を、酸素プラズマに
よるアッシングで行うことにより、該薬液よる第3の酸化物半導体膜120表面の汚染を
抑制でき、酸素プラズマによって第3の酸化物半導体膜120に酸素を供給することがで
きる。
また、ソース電極106aおよびドレイン電極106bと、酸化物半導体膜105(図6
および図7における第3の酸化物半導体膜120)の間に、ソース電極106aおよびド
レイン電極106bよりも抵抗率が大きく、酸化物半導体膜105よりも抵抗率が小さい
導電膜110a、110bを設けてもよい(図22(A)乃至図22(C)参照)。なお
、本明細書では、導電膜110a、110bを、低抵抗膜110a、110bとよぶこと
にする。低抵抗膜110a、110bとしては、酸化インジウム(In2O3)、酸化ス
ズ(SnO2)、酸化亜鉛(ZnO)、インジウムスズ酸化物(In2O3―SnO2、
ITOと略記する)、インジウム亜鉛酸化物(In2O3―ZnO)などの導電性の金属
酸化物膜を適用できる。さらに、低抵抗膜110a、110bとして、窒素を含むインジ
ウムガリウム亜鉛酸化物や、窒素を含むインジウムスズ酸化物や、窒素を含むインジウム
ガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含
むインジウム酸化物や、金属窒化物(InN、ZnNなど)を用いてもよい。また、低抵
抗膜110a、110bを、1枚乃至10枚のグラフェンシートからなる材料を用いて形
成してもよい。このようにソース電極106aおよびドレイン電極106bと、酸化物半
導体膜105の間に、低抵抗膜110a、110bを設けることで、ソース電極106a
およびドレイン電極106bと、酸化物半導体膜105の接触抵抗を低減することが可能
となる。
および図7における第3の酸化物半導体膜120)の間に、ソース電極106aおよびド
レイン電極106bよりも抵抗率が大きく、酸化物半導体膜105よりも抵抗率が小さい
導電膜110a、110bを設けてもよい(図22(A)乃至図22(C)参照)。なお
、本明細書では、導電膜110a、110bを、低抵抗膜110a、110bとよぶこと
にする。低抵抗膜110a、110bとしては、酸化インジウム(In2O3)、酸化ス
ズ(SnO2)、酸化亜鉛(ZnO)、インジウムスズ酸化物(In2O3―SnO2、
ITOと略記する)、インジウム亜鉛酸化物(In2O3―ZnO)などの導電性の金属
酸化物膜を適用できる。さらに、低抵抗膜110a、110bとして、窒素を含むインジ
ウムガリウム亜鉛酸化物や、窒素を含むインジウムスズ酸化物や、窒素を含むインジウム
ガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含
むインジウム酸化物や、金属窒化物(InN、ZnNなど)を用いてもよい。また、低抵
抗膜110a、110bを、1枚乃至10枚のグラフェンシートからなる材料を用いて形
成してもよい。このようにソース電極106aおよびドレイン電極106bと、酸化物半
導体膜105の間に、低抵抗膜110a、110bを設けることで、ソース電極106a
およびドレイン電極106bと、酸化物半導体膜105の接触抵抗を低減することが可能
となる。
また、ソース電極106aおよびドレイン電極106bと、酸化物半導体膜105の間に
、低抵抗膜110a、110bを設けるには、第2の酸化物半導体膜117を形成した後
、上記した導電性の金属酸化物膜または1枚乃至10枚のグラフェンシートからなる材料
を形成し、その上にソース電極106aおよびドレイン電極106bとなる導電膜118
を形成する。次に、厚さの異なる領域を有するレジストマスク119を形成する。その際
、レジストマスク119が、以下3つの条件を満たすようにして形成する。(1)導電膜
118のソース電極106aおよびドレイン電極106bとなる領域を覆う箇所が一番厚
い。(2)作製されるトランジスタのチャネル形成領域を覆う箇所が一番薄い。(3)低
抵抗膜となる領域を覆う箇所が、上記(1)の厚さより薄く、上記(2)の厚さより厚い
。
、低抵抗膜110a、110bを設けるには、第2の酸化物半導体膜117を形成した後
、上記した導電性の金属酸化物膜または1枚乃至10枚のグラフェンシートからなる材料
を形成し、その上にソース電極106aおよびドレイン電極106bとなる導電膜118
を形成する。次に、厚さの異なる領域を有するレジストマスク119を形成する。その際
、レジストマスク119が、以下3つの条件を満たすようにして形成する。(1)導電膜
118のソース電極106aおよびドレイン電極106bとなる領域を覆う箇所が一番厚
い。(2)作製されるトランジスタのチャネル形成領域を覆う箇所が一番薄い。(3)低
抵抗膜となる領域を覆う箇所が、上記(1)の厚さより薄く、上記(2)の厚さより厚い
。
その後、前述したようにエッチングと、厚さの異なる領域を有するレジストマスク119
を縮小させる処理とを繰り返すことで、ソース電極106aおよびドレイン電極106b
と、酸化物半導体膜105の間に、低抵抗膜110a、110bを形成することができる
。なお、低抵抗膜110aおよび110bの端部は、酸化物半導体膜105の端部より内
側に、ソース電極106aおよびドレイン電極106bの端部は、それぞれ低抵抗膜11
0a、110bの端部のよりも内側に位置するように形成される。
を縮小させる処理とを繰り返すことで、ソース電極106aおよびドレイン電極106b
と、酸化物半導体膜105の間に、低抵抗膜110a、110bを形成することができる
。なお、低抵抗膜110aおよび110bの端部は、酸化物半導体膜105の端部より内
側に、ソース電極106aおよびドレイン電極106bの端部は、それぞれ低抵抗膜11
0a、110bの端部のよりも内側に位置するように形成される。
また、酸化物半導体膜105の端部は、低抵抗膜110a、110bおよびソース電極1
06aおよびドレイン電極106bの端部よりも1μm以上10μm以下の範囲で外側に
形成されるように、レジストマスク119の厚さおよびレジストマスク119を縮小(後
退)させる量を決めることが好ましい。
06aおよびドレイン電極106bの端部よりも1μm以上10μm以下の範囲で外側に
形成されるように、レジストマスク119の厚さおよびレジストマスク119を縮小(後
退)させる量を決めることが好ましい。
次いで、ソース電極106aおよびドレイン電極106bを形成した直後、ゲート絶縁膜
104、第3の酸化物半導体膜120、ソース電極106aおよびドレイン電極106b
上に保護絶縁膜107を形成する(図7(B)参照)。
104、第3の酸化物半導体膜120、ソース電極106aおよびドレイン電極106b
上に保護絶縁膜107を形成する(図7(B)参照)。
保護絶縁膜107は、ゲート絶縁膜104と同様にして形成することができ、上記したゲ
ート絶縁膜104に適用可能な材料を適宜選択し、単層構造または積層構造として形成す
る。好ましくは第3の酸化物半導体膜120と接する部分において、酸素を含む絶縁膜ま
たは加熱により酸素放出される絶縁膜にすることである。保護絶縁膜107の厚さについ
ても、ゲート絶縁膜104と同様に1nm以上300nm以下、より好ましくは5nm以
上50nm以下とすればよい。
ート絶縁膜104に適用可能な材料を適宜選択し、単層構造または積層構造として形成す
る。好ましくは第3の酸化物半導体膜120と接する部分において、酸素を含む絶縁膜ま
たは加熱により酸素放出される絶縁膜にすることである。保護絶縁膜107の厚さについ
ても、ゲート絶縁膜104と同様に1nm以上300nm以下、より好ましくは5nm以
上50nm以下とすればよい。
保護絶縁膜107を形成した後に、第2の加熱処理をすることで保護絶縁膜107に含ま
れる酸素の一部が放出し、第3の酸化物半導体膜120中、および保護絶縁膜107と第
3の酸化物半導体膜120との界面近傍に酸素が拡散する。特に、第3の酸化物半導体膜
120の側面において生じる酸素欠損を補うことができ、トランジスタ100の電気特性
を良好にすることができる。
れる酸素の一部が放出し、第3の酸化物半導体膜120中、および保護絶縁膜107と第
3の酸化物半導体膜120との界面近傍に酸素が拡散する。特に、第3の酸化物半導体膜
120の側面において生じる酸素欠損を補うことができ、トランジスタ100の電気特性
を良好にすることができる。
なお、第2の加熱処理は、保護絶縁膜107に含まれる酸素の一部を放出させることが可
能であればよく、加熱方法、および加熱装置は第1の加熱処理を参照して適宜決めればよ
い。加熱温度は、150℃以上450℃以下、好ましくは250℃以上325℃以下の温
度で熱処理を行ってもよい。または、250℃から325℃まで徐々に温度上昇させなが
ら加熱してもよい。
能であればよく、加熱方法、および加熱装置は第1の加熱処理を参照して適宜決めればよ
い。加熱温度は、150℃以上450℃以下、好ましくは250℃以上325℃以下の温
度で熱処理を行ってもよい。または、250℃から325℃まで徐々に温度上昇させなが
ら加熱してもよい。
必要に応じて、ゲート絶縁膜104および保護絶縁膜107の一部を除去し、ゲート配線
、ソース配線およびドレイン配線の一部を露出させる。
、ソース配線およびドレイン配線の一部を露出させる。
以上の工程により、トランジスタ100を作製することができる。なお、トランジスタ1
00において、酸化物半導体膜105のチャネル形成領域と重畳する領域の保護絶縁膜1
07上に、電極を設けて、トランジスタ100をデュアルゲート型トランジスタとして機
能させてもよい。また、当該電極は、ゲート電極103と同様にして形成することができ
る。
00において、酸化物半導体膜105のチャネル形成領域と重畳する領域の保護絶縁膜1
07上に、電極を設けて、トランジスタ100をデュアルゲート型トランジスタとして機
能させてもよい。また、当該電極は、ゲート電極103と同様にして形成することができ
る。
ここで、トランジスタ310の作製方法について、トランジスタ100の作製方法と異な
る点を説明する。
る点を説明する。
まず、トランジスタ100の作製方法と同様に、第1の酸化物半導体膜115まで形成す
る。続いて、第1の酸化物半導体膜115上に、チャネル保護膜108となる絶縁膜を、
10nm以上500nm以下、より好ましくは20nm以上300nm以下の厚さで形成
する。チャネル保護膜108となる絶縁膜は、ゲート絶縁膜104の説明で列挙した膜種
の中から適宜選択し、上記説明した方法で形成することができる。なお、チャネル保護膜
は最終的に酸化物半導体膜105と接することから、酸素を含む絶縁膜または加熱により
酸素放出される絶縁膜を用いることが好ましい。ここでは、スパッタリング法により厚さ
200nmの酸化シリコン膜を形成する。
る。続いて、第1の酸化物半導体膜115上に、チャネル保護膜108となる絶縁膜を、
10nm以上500nm以下、より好ましくは20nm以上300nm以下の厚さで形成
する。チャネル保護膜108となる絶縁膜は、ゲート絶縁膜104の説明で列挙した膜種
の中から適宜選択し、上記説明した方法で形成することができる。なお、チャネル保護膜
は最終的に酸化物半導体膜105と接することから、酸素を含む絶縁膜または加熱により
酸素放出される絶縁膜を用いることが好ましい。ここでは、スパッタリング法により厚さ
200nmの酸化シリコン膜を形成する。
次いで、第1の加熱処理を行い、第2の酸化物半導体膜117を形成する。第1の酸化物
半導体膜115を、ゲート絶縁膜104とチャネル保護膜108となる絶縁膜で挟んだ状
態で第1の加熱処理することにより、ゲート絶縁膜104およびチャネル保護膜108と
なる絶縁膜から酸素が第1の酸化物半導体膜115に供給されるため、第1の酸化物半導
体膜115に生じた酸素欠損を補う効果が高まる。
半導体膜115を、ゲート絶縁膜104とチャネル保護膜108となる絶縁膜で挟んだ状
態で第1の加熱処理することにより、ゲート絶縁膜104およびチャネル保護膜108と
なる絶縁膜から酸素が第1の酸化物半導体膜115に供給されるため、第1の酸化物半導
体膜115に生じた酸素欠損を補う効果が高まる。
なお、ゲート絶縁膜104、第1の酸化物半導体膜115およびチャネル保護膜108と
なる絶縁膜の形成は、途中で大気に触れることなく連続して行うことが好ましい。大気に
触れることなく連続して行うことで、ゲート絶縁膜104と第1の酸化物半導体膜115
の界面、および、チャネル保護膜108となる絶縁膜と第1の酸化物半導体膜115の界
面に水素を含む不純物および大気成分が付着することを抑制でき、作製するトランジスタ
の信頼性を高めることができる。
なる絶縁膜の形成は、途中で大気に触れることなく連続して行うことが好ましい。大気に
触れることなく連続して行うことで、ゲート絶縁膜104と第1の酸化物半導体膜115
の界面、および、チャネル保護膜108となる絶縁膜と第1の酸化物半導体膜115の界
面に水素を含む不純物および大気成分が付着することを抑制でき、作製するトランジスタ
の信頼性を高めることができる。
次に、チャネル保護膜108となる絶縁膜上に、印刷法、フォトリソグラフィ法またはイ
ンクジェット法等によりレジストマスクを形成し、該絶縁膜の一部を選択的に除去(エッ
チング)してチャネル保護膜108を形成する。
ンクジェット法等によりレジストマスクを形成し、該絶縁膜の一部を選択的に除去(エッ
チング)してチャネル保護膜108を形成する。
その後、レジストマスクを除去し、第2の酸化物半導体膜117上に、ソース電極106
aおよびドレイン電極106bとなる導電膜118を形成する。以降の工程は、トランジ
スタ100の作製工程と同様に行うことができる。
aおよびドレイン電極106bとなる導電膜118を形成する。以降の工程は、トランジ
スタ100の作製工程と同様に行うことができる。
以上の工程により、トランジスタ310を作製することができる。なお、トランジスタ3
10において、酸化物半導体膜105のチャネル形成領域と重畳する領域の保護絶縁膜1
07上に、電極を設けて、トランジスタ310をデュアルゲート型トランジスタとして機
能させてもよい。また、当該電極は、ゲート電極103と同様にして形成することができ
る。
10において、酸化物半導体膜105のチャネル形成領域と重畳する領域の保護絶縁膜1
07上に、電極を設けて、トランジスタ310をデュアルゲート型トランジスタとして機
能させてもよい。また、当該電極は、ゲート電極103と同様にして形成することができ
る。
以上、本実施の一態様であるトランジスタの作製方法により、電気特性の変動が生じにく
く、且つ電気特性の良好な半導体装置を作製することができる。
く、且つ電気特性の良好な半導体装置を作製することができる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
が可能である。
(実施の形態2)
本実施の形態では、実施の形態1のトランジスタ100、トランジスタ200、およびト
ランジスタ310における酸化物半導体膜105が、結晶領域を有する酸化物半導体膜で
ある形態について説明する。該形態は、実施の形態1で説明した作製工程と一部異なる作
製工程により作製することができる。なお、実施の形態1と同一の箇所には同じ符号を用
い、同じ符号の詳細な説明はここでは省略する。
本実施の形態では、実施の形態1のトランジスタ100、トランジスタ200、およびト
ランジスタ310における酸化物半導体膜105が、結晶領域を有する酸化物半導体膜で
ある形態について説明する。該形態は、実施の形態1で説明した作製工程と一部異なる作
製工程により作製することができる。なお、実施の形態1と同一の箇所には同じ符号を用
い、同じ符号の詳細な説明はここでは省略する。
本実施の形態で説明する結晶領域を有する酸化物半導体膜は、非単結晶であり、詳細には
、該非単結晶のab面に垂直な方向から見て、三角形、または、六角形、または正三角形
、正六角形の原子配列を有し、且つ、c軸に垂直な方向から見て、金属原子が層状、また
は、金属原子と酸素原子が層状に配列した結晶部分を含む。なお、本明細書では、該結晶
部分をc軸配向結晶と呼ぶことにし、該c軸配向結晶を含む酸化物半導体をCAAC酸化
物半導体(CAAC-OS:c-axis aligned crystaline o
xide semiconductor)と呼ぶことにする。チャネル形成領域を含む酸
化物半導体膜105をCAAC酸化物半導体膜とすることで、可視光や紫外光の照射前後
およびBT(ゲート・熱バイアス)ストレス試験前後において、しきい値電圧の変動を抑
制することができ、トランジスタの信頼性を向上させることができる。
、該非単結晶のab面に垂直な方向から見て、三角形、または、六角形、または正三角形
、正六角形の原子配列を有し、且つ、c軸に垂直な方向から見て、金属原子が層状、また
は、金属原子と酸素原子が層状に配列した結晶部分を含む。なお、本明細書では、該結晶
部分をc軸配向結晶と呼ぶことにし、該c軸配向結晶を含む酸化物半導体をCAAC酸化
物半導体(CAAC-OS:c-axis aligned crystaline o
xide semiconductor)と呼ぶことにする。チャネル形成領域を含む酸
化物半導体膜105をCAAC酸化物半導体膜とすることで、可視光や紫外光の照射前後
およびBT(ゲート・熱バイアス)ストレス試験前後において、しきい値電圧の変動を抑
制することができ、トランジスタの信頼性を向上させることができる。
また、CAAC酸化物半導体は単結晶ではないが、また、非晶質のみから形成されている
ものでもない。CAAC酸化物半導体は結晶化した部分(結晶部分)を含むが、1つの結
晶部分と他の結晶部分の境界を明確に判別できないこともある。また、CAAC酸化物半
導体を構成する酸素の一部は窒素で置換されてもよい。また、CAAC酸化物半導体を構
成する個々の結晶部分のc軸は一定の方向(例えば、CAAC酸化物半導体を支持する基
板面やCAAC酸化物半導体の表面等に垂直な方向)に揃っていてもよい。あるいは、C
AAC酸化物半導体を構成する個々の結晶部分のab面の法線は一定の方向(例えば、C
AAC酸化物半導体を支持する基板面やCAAC酸化物半導体の表面に垂直な方向)を向
いていてもよい。なお、CAAC酸化物半導体はその組成等に応じて、導体または絶縁体
となりうる。そして、CAAC酸化物半導体は、その組成等に応じて、可視光に対して透
明または不透明となる。CAAC酸化物半導体の例として、形成した表面、形成されてい
る基板面、または、界面に垂直な方向から観察すると、三角形、または六角形の原子配列
が認められ、且つその形成断面を観察すると金属原子、または、金属原子と酸素原子(あ
るいは窒素原子)の層状配列が認められる材料が挙げられる。なお、非晶質な酸化物半導
体では、隣接する金属によって金属原子における酸素原子の配位数が異なるが、CAAC
酸化物半導体では金属原子における酸素原子の配位数はほぼ一定となる。
ものでもない。CAAC酸化物半導体は結晶化した部分(結晶部分)を含むが、1つの結
晶部分と他の結晶部分の境界を明確に判別できないこともある。また、CAAC酸化物半
導体を構成する酸素の一部は窒素で置換されてもよい。また、CAAC酸化物半導体を構
成する個々の結晶部分のc軸は一定の方向(例えば、CAAC酸化物半導体を支持する基
板面やCAAC酸化物半導体の表面等に垂直な方向)に揃っていてもよい。あるいは、C
AAC酸化物半導体を構成する個々の結晶部分のab面の法線は一定の方向(例えば、C
AAC酸化物半導体を支持する基板面やCAAC酸化物半導体の表面に垂直な方向)を向
いていてもよい。なお、CAAC酸化物半導体はその組成等に応じて、導体または絶縁体
となりうる。そして、CAAC酸化物半導体は、その組成等に応じて、可視光に対して透
明または不透明となる。CAAC酸化物半導体の例として、形成した表面、形成されてい
る基板面、または、界面に垂直な方向から観察すると、三角形、または六角形の原子配列
が認められ、且つその形成断面を観察すると金属原子、または、金属原子と酸素原子(あ
るいは窒素原子)の層状配列が認められる材料が挙げられる。なお、非晶質な酸化物半導
体では、隣接する金属によって金属原子における酸素原子の配位数が異なるが、CAAC
酸化物半導体では金属原子における酸素原子の配位数はほぼ一定となる。
CAAC酸化物半導体膜の作製方法として2種類の方法がある。
1つの方法は、酸化物半導体膜の形成を、基板を加熱しながら1回行う方法であり、もう
1つの方法は、酸化物半導体膜の形成を2回に分けて行い、それぞれ酸化物半導体膜を形
成した後に加熱処理を行う方法である。
1つの方法は、酸化物半導体膜の形成を2回に分けて行い、それぞれ酸化物半導体膜を形
成した後に加熱処理を行う方法である。
はじめに、基板を加熱しながら酸化物半導体膜を形成することでCAAC酸化物半導体膜
を形成し、トランジスタ100を作製する方法について説明する。
を形成し、トランジスタ100を作製する方法について説明する。
まず、実施の形態1と同様に、基板101上に下地絶縁膜102を形成し、下地絶縁膜1
02上にゲート電極103を形成する。
02上にゲート電極103を形成する。
次いで、ゲート電極103の上にゲート絶縁膜104を形成する。ゲート絶縁膜104は
、実施の形態1と同様に形成すればよい。
、実施の形態1と同様に形成すればよい。
次いで、ゲート絶縁膜104の上に、第1の酸化物半導体膜115として、実施の形態1
で説明した金属酸化物を、下地絶縁膜102、ゲート電極103およびゲート絶縁膜10
4が形成された基板101を加熱しながら形成する。ここでは、実施の形態1と同様にス
パッタリング法により形成する。基板101を加熱する温度は、150℃以上450℃以
下とすればよく、好ましくは基板温度が200℃以上350℃以下とする。なお、形成時
に基板を加熱する温度を高くすることで、非晶質領域に対して結晶領域の占める割合の多
い第1の酸化物半導体膜115とすることができる。また、第1の酸化物半導体膜115
は厚さ1nm以上50nm以下で形成すればよい。
で説明した金属酸化物を、下地絶縁膜102、ゲート電極103およびゲート絶縁膜10
4が形成された基板101を加熱しながら形成する。ここでは、実施の形態1と同様にス
パッタリング法により形成する。基板101を加熱する温度は、150℃以上450℃以
下とすればよく、好ましくは基板温度が200℃以上350℃以下とする。なお、形成時
に基板を加熱する温度を高くすることで、非晶質領域に対して結晶領域の占める割合の多
い第1の酸化物半導体膜115とすることができる。また、第1の酸化物半導体膜115
は厚さ1nm以上50nm以下で形成すればよい。
次いで、上記した方法で形成した第1の酸化物半導体膜115に実施の形態1で説明した
第1の加熱処理を行う。これにより、第1の酸化物半導体膜115から水素(水、水酸基
または水素化物を含む)を放出させると共に、ゲート絶縁膜104に含まれる酸素の一部
を放出し、第1の酸化物半導体膜115中、およびゲート絶縁膜104と第1の酸化物半
導体膜115との界面近傍に酸素を拡散させることができる。
第1の加熱処理を行う。これにより、第1の酸化物半導体膜115から水素(水、水酸基
または水素化物を含む)を放出させると共に、ゲート絶縁膜104に含まれる酸素の一部
を放出し、第1の酸化物半導体膜115中、およびゲート絶縁膜104と第1の酸化物半
導体膜115との界面近傍に酸素を拡散させることができる。
以降の工程は、実施の形態1で説明した作製工程と同様に行えばよい。
また、酸化物半導体膜の形成を2回に分けて、それぞれ酸化物半導体膜を形成した後に加
熱処理を行うことでCAAC酸化物半導体膜を形成し、トランジスタ100を作製する方
法について説明する。
熱処理を行うことでCAAC酸化物半導体膜を形成し、トランジスタ100を作製する方
法について説明する。
基板101を基板温度は200℃以上400℃以下に保ちながら、ゲート絶縁膜104の
上に1層目の酸化物半導体膜を形成し、窒素、酸素、希ガス、または乾燥空気の雰囲気下
で、200℃以上450℃以下の加熱処理を行う。該加熱処理によって、1層目の酸化物
半導体膜の表面を含む領域に結晶領域が形成される。そして、2層目の酸化物半導体膜を
1層目の酸化物半導体膜よりも厚く形成する。その後、再び200℃以上450℃以下の
加熱処理を行い、表面を含む領域に、結晶領域が形成された1層目の酸化物半導体膜を結
晶成長の種として、上方に結晶成長させ、2層目の酸化物半導体膜の全体を結晶化させる
。なお、1層目の酸化物半導体膜および2層目の酸化物半導体膜は、実施の形態1で説明
した金属酸化物を用いることができる。1層目の酸化物半導体膜は1nm以上10nm以
下で形成するのが好ましい。例えば、1層目の酸化物半導体膜は、金属酸化物ターゲット
(In-Ga-Zn系金属酸化物ターゲット(In2O3:Ga2O3:ZnO=1:1
:2[mol数比])を用いて、基板とターゲットの間との距離を170mm、基板温度
250℃、圧力0.4Pa、直流(DC)電源電力0.5kWとし、スパッタガスを酸素
のみ、アルゴンのみ、または、アルゴンおよび酸素として、厚さ5nmで形成し、2層目
の酸化物半導体膜は、金属酸化物ターゲット(In-Ga-Zn系金属酸化物ターゲット
(In2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、基板とター
ゲットの間との距離を170mm、基板温度400℃、圧力0.4Pa、直流(DC)電
源電力0.5kWとし、スパッタガスとして酸素のみ、アルゴンのみ、または、アルゴン
および酸素として、厚さ25nmで形成する。また、この方法の加熱処理に用いる加熱処
理装置は、実施の形態1で説明した第1の加熱処理に用いる加熱処理装置のいずれかとす
ればよい。
上に1層目の酸化物半導体膜を形成し、窒素、酸素、希ガス、または乾燥空気の雰囲気下
で、200℃以上450℃以下の加熱処理を行う。該加熱処理によって、1層目の酸化物
半導体膜の表面を含む領域に結晶領域が形成される。そして、2層目の酸化物半導体膜を
1層目の酸化物半導体膜よりも厚く形成する。その後、再び200℃以上450℃以下の
加熱処理を行い、表面を含む領域に、結晶領域が形成された1層目の酸化物半導体膜を結
晶成長の種として、上方に結晶成長させ、2層目の酸化物半導体膜の全体を結晶化させる
。なお、1層目の酸化物半導体膜および2層目の酸化物半導体膜は、実施の形態1で説明
した金属酸化物を用いることができる。1層目の酸化物半導体膜は1nm以上10nm以
下で形成するのが好ましい。例えば、1層目の酸化物半導体膜は、金属酸化物ターゲット
(In-Ga-Zn系金属酸化物ターゲット(In2O3:Ga2O3:ZnO=1:1
:2[mol数比])を用いて、基板とターゲットの間との距離を170mm、基板温度
250℃、圧力0.4Pa、直流(DC)電源電力0.5kWとし、スパッタガスを酸素
のみ、アルゴンのみ、または、アルゴンおよび酸素として、厚さ5nmで形成し、2層目
の酸化物半導体膜は、金属酸化物ターゲット(In-Ga-Zn系金属酸化物ターゲット
(In2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、基板とター
ゲットの間との距離を170mm、基板温度400℃、圧力0.4Pa、直流(DC)電
源電力0.5kWとし、スパッタガスとして酸素のみ、アルゴンのみ、または、アルゴン
および酸素として、厚さ25nmで形成する。また、この方法の加熱処理に用いる加熱処
理装置は、実施の形態1で説明した第1の加熱処理に用いる加熱処理装置のいずれかとす
ればよい。
実施の形態1で説明したように、ゲート絶縁膜104および第1の酸化物半導体膜115
は、真空下で連続して形成してもよい。
は、真空下で連続して形成してもよい。
また、2層目の酸化物半導体膜を形成した後に行う加熱処理によって、表面を含む領域に
結晶領域が形成された1層目の酸化物半導体膜および2層目の酸化物半導体膜から水素(
水、水酸基または水素化物を含む)を放出させると共に、ゲート絶縁膜104から酸素を
供給し、表面を含む領域に結晶領域が形成された1層目の酸化物半導体膜および2層目の
酸化物半導体膜中の酸素欠損を低減させることができる。
結晶領域が形成された1層目の酸化物半導体膜および2層目の酸化物半導体膜から水素(
水、水酸基または水素化物を含む)を放出させると共に、ゲート絶縁膜104から酸素を
供給し、表面を含む領域に結晶領域が形成された1層目の酸化物半導体膜および2層目の
酸化物半導体膜中の酸素欠損を低減させることができる。
従って、酸化物半導体膜の形成を2回に分けて、それぞれ酸化物半導体膜を形成した後に
加熱処理を行う方法にてCAAC酸化物半導体膜を形成する方法の場合は、実施の形態1
で説明した第1の加熱処理を省略してもよいし、CAAC酸化物半導体膜を形成した後、
実施の形態1で説明した作製方法のように第1の加熱処理を行い、ゲート絶縁膜104か
ら酸素を供給させてもよい。
加熱処理を行う方法にてCAAC酸化物半導体膜を形成する方法の場合は、実施の形態1
で説明した第1の加熱処理を省略してもよいし、CAAC酸化物半導体膜を形成した後、
実施の形態1で説明した作製方法のように第1の加熱処理を行い、ゲート絶縁膜104か
ら酸素を供給させてもよい。
以降の工程は、実施の形態1で説明した作製工程と同様に行えばよい。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
が可能である。
(実施の形態3)
本実施の形態では、実施の形態1および実施の形態2で説明した作製方法で形成されるト
ランジスタに含まれる酸化物半導体膜の表面及び側面における酸素の欠損しやすさについ
て、以下のモデルを用いて計算を行い検証した結果について説明する。なお、実施の形態
2で説明したCAAC酸化物半導体は、一側面に複数の結晶面を有することから、計算の
一モデルとして用いると当該計算が複雑になる。そのため、本実施の形態では、c軸に配
向したウルツ鉱構造であるZnO単結晶を用いて行った計算結果を示す。結晶のモデルと
しては、図25に示すように、c軸に平行な面と垂直な面でそれぞれ結晶構造を切断し、
(001)表面、(100)表面、及び(110)表面を作製している。
本実施の形態では、実施の形態1および実施の形態2で説明した作製方法で形成されるト
ランジスタに含まれる酸化物半導体膜の表面及び側面における酸素の欠損しやすさについ
て、以下のモデルを用いて計算を行い検証した結果について説明する。なお、実施の形態
2で説明したCAAC酸化物半導体は、一側面に複数の結晶面を有することから、計算の
一モデルとして用いると当該計算が複雑になる。そのため、本実施の形態では、c軸に配
向したウルツ鉱構造であるZnO単結晶を用いて行った計算結果を示す。結晶のモデルと
しては、図25に示すように、c軸に平行な面と垂直な面でそれぞれ結晶構造を切断し、
(001)表面、(100)表面、及び(110)表面を作製している。
本実施の形態の計算結果は、表面構造を作製した後、図26(A)乃至図26(C)に示
すように(100)表面、(110)表面、及び(001)表面から酸素が抜ける場合の
計算を行い、その抜けやすさを各表面で比較したものである。
すように(100)表面、(110)表面、及び(001)表面から酸素が抜ける場合の
計算を行い、その抜けやすさを各表面で比較したものである。
まず、結晶構造を(001)面が表面になるように切断したモデルを作製する。ただし、
計算は3次元周期構造で行うため、(001)表面が2つ存在する真空領域が1nmのス
ラブモデルを作製している。同様にして、側面は(001)面と垂直な面と想定されるた
め、側面の一例として(100)面と(110)面が表面に出たスラブモデルを作製する
。この2つの面を計算することで、(001)に垂直な面における酸素の抜けやすさの傾
向を見ることができる。この場合も真空領域は1nmである。原子数は(100)表面モ
デル、(110)表面モデル、(001)表面モデルでそれぞれ、64、108、108
原子としている。また、上記3構造の表面から酸素を1原子抜いた構造を作製している。
計算は3次元周期構造で行うため、(001)表面が2つ存在する真空領域が1nmのス
ラブモデルを作製している。同様にして、側面は(001)面と垂直な面と想定されるた
め、側面の一例として(100)面と(110)面が表面に出たスラブモデルを作製する
。この2つの面を計算することで、(001)に垂直な面における酸素の抜けやすさの傾
向を見ることができる。この場合も真空領域は1nmである。原子数は(100)表面モ
デル、(110)表面モデル、(001)表面モデルでそれぞれ、64、108、108
原子としている。また、上記3構造の表面から酸素を1原子抜いた構造を作製している。
計算には密度汎関数法のプログラムであるCASTEPを用いている。密度汎関数の方法
として平面波基底擬ポテンシャル法を用い、汎関数はGGAPBEを用いている。始めに
ウルツ構造の4原子のユニットセルにおいて、格子定数を含めた構造最適化を行っている
。次に、最適化された構造をもとにして、表面構造を作製する。その後、作製した表面構
造の酸素が欠損有りの構造と欠損無しの構造において、格子定数を固定した構造最適化を
行う。エネルギーは構造最適化後のエネルギーを使用している。
として平面波基底擬ポテンシャル法を用い、汎関数はGGAPBEを用いている。始めに
ウルツ構造の4原子のユニットセルにおいて、格子定数を含めた構造最適化を行っている
。次に、最適化された構造をもとにして、表面構造を作製する。その後、作製した表面構
造の酸素が欠損有りの構造と欠損無しの構造において、格子定数を固定した構造最適化を
行う。エネルギーは構造最適化後のエネルギーを使用している。
カットオフエネルギーはユニットセルの計算では380eV、表面構造の計算では300
eVを用いている。k点として、ユニットセルの計算では9×9×6、(100)表面モ
デルの計算では3×2×1、(110)表面モデルの計算では1×2×2、(001)表
面モデルの計算では2×2×1を用いた。
eVを用いている。k点として、ユニットセルの計算では9×9×6、(100)表面モ
デルの計算では3×2×1、(110)表面モデルの計算では1×2×2、(001)表
面モデルの計算では2×2×1を用いた。
上記の表面構造に、酸素欠損有りの構造のエネルギーと酸素分子のエネルギーの半分を足
した値から、酸素欠損無しの構造のエネルギーを引いたエネルギー差(ここでは、束縛エ
ネルギーとよぶ。)を計算した結果から、束縛エネルギーの小さい表面で酸素が抜けやす
いといえる。
した値から、酸素欠損無しの構造のエネルギーを引いたエネルギー差(ここでは、束縛エ
ネルギーとよぶ。)を計算した結果から、束縛エネルギーの小さい表面で酸素が抜けやす
いといえる。
式2により得られた各表面の束縛エネルギーを表1に示す。
表1に示す結果より、(001)表面と比べ、(100)表面及び(110)表面は束縛
エネルギーが小さく、酸素が抜けやすいといえる。即ち、表面に垂直な方向にc軸を有し
、該c軸に配向したZnO膜は、表面よりも側面のほうが、酸素が抜けやすいことが確認
される。CAAC酸化物半導体であるZnOについても、様々な結晶面が混ざり合ってい
るが、ZnO単結晶と同種の結晶面を側面に有している。そのため、CAAC酸化物半導
体であるZnOもZnO単結晶における酸素の抜けやすさと同様の傾向があるといえる。
エネルギーが小さく、酸素が抜けやすいといえる。即ち、表面に垂直な方向にc軸を有し
、該c軸に配向したZnO膜は、表面よりも側面のほうが、酸素が抜けやすいことが確認
される。CAAC酸化物半導体であるZnOについても、様々な結晶面が混ざり合ってい
るが、ZnO単結晶と同種の結晶面を側面に有している。そのため、CAAC酸化物半導
体であるZnOもZnO単結晶における酸素の抜けやすさと同様の傾向があるといえる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
(実施の形態4)
図9(A)に半導体装置を構成する記憶素子(以下、メモリセルとも記す。)の回路図の
一例を示す。メモリセルは、酸化物半導体以外の材料(例えば、シリコン、ゲルマニウム
、炭化シリコン、ガリウムヒ素、窒化ガリウム、有機化合物など)をチャネル形成領域に
用いたトランジスタ1160と酸化物半導体をチャネル形成領域に用いたトランジスタ1
162によって構成される。
図9(A)に半導体装置を構成する記憶素子(以下、メモリセルとも記す。)の回路図の
一例を示す。メモリセルは、酸化物半導体以外の材料(例えば、シリコン、ゲルマニウム
、炭化シリコン、ガリウムヒ素、窒化ガリウム、有機化合物など)をチャネル形成領域に
用いたトランジスタ1160と酸化物半導体をチャネル形成領域に用いたトランジスタ1
162によって構成される。
酸化物半導体をチャネル形成領域に用いたトランジスタ1162は、実施の形態1および
実施の形態2に従って作製することができる。
実施の形態2に従って作製することができる。
図9(A)に示すように、トランジスタ1160のゲート電極と、トランジスタ1162
のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第1の配
線SL(1st Line:ソース線とも呼ぶ)とトランジスタ1160のソース電極と
は、電気的に接続され、第2の配線BL(2nd Line:ビット線とも呼ぶ)とトラ
ンジスタ1160のドレイン電極とは、電気的に接続されている。そして、第3の配線S
1(3rd Line:第1信号線とも呼ぶ)とトランジスタ1162のソース電極また
はドレイン電極の他方とは、電気的に接続され、第4の配線S2(4th Line:第
2信号線とも呼ぶ)と、トランジスタ1162のゲート電極とは、電気的に接続されてい
る。
のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第1の配
線SL(1st Line:ソース線とも呼ぶ)とトランジスタ1160のソース電極と
は、電気的に接続され、第2の配線BL(2nd Line:ビット線とも呼ぶ)とトラ
ンジスタ1160のドレイン電極とは、電気的に接続されている。そして、第3の配線S
1(3rd Line:第1信号線とも呼ぶ)とトランジスタ1162のソース電極また
はドレイン電極の他方とは、電気的に接続され、第4の配線S2(4th Line:第
2信号線とも呼ぶ)と、トランジスタ1162のゲート電極とは、電気的に接続されてい
る。
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジス
タ1160は十分な高速動作が可能なため、トランジスタ1160を用いることにより、
記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル
形成領域に用いたトランジスタ1162はオフ電流が極めて小さいという特徴を有してい
る。このため、トランジスタ1162をオフ状態とすることで、トランジスタ1160の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。
タ1160は十分な高速動作が可能なため、トランジスタ1160を用いることにより、
記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル
形成領域に用いたトランジスタ1162はオフ電流が極めて小さいという特徴を有してい
る。このため、トランジスタ1162をオフ状態とすることで、トランジスタ1160の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。
トランジスタ1160のゲート電極の電位が保持可能という特徴を生かすことで、次のよ
うに、情報の書き込み、保持、読み出しが可能である。
うに、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線S2の電位を
、トランジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態
とする。これにより、第3の配線S1の電位が、トランジスタ1160のゲート電極に与
えられる(書き込み)。その後、第4の配線S2の電位を、トランジスタ1162がオフ
状態となる電位として、トランジスタ1162をオフ状態とすることにより、トランジス
タ1160のゲート電極の電位が保持される(保持)。
、トランジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態
とする。これにより、第3の配線S1の電位が、トランジスタ1160のゲート電極に与
えられる(書き込み)。その後、第4の配線S2の電位を、トランジスタ1162がオフ
状態となる電位として、トランジスタ1162をオフ状態とすることにより、トランジス
タ1160のゲート電極の電位が保持される(保持)。
トランジスタ1162のオフ電流は極めて小さいため、トランジスタ1160のゲート電
極の電位は長時間にわたって保持される。例えば、トランジスタ1160のゲート電極の
電位がトランジスタ1160をオン状態とする電位であれば、トランジスタ1160のオ
ン状態が長時間にわたって保持されることになる。また、トランジスタ1160のゲート
電極の電位がトランジスタ1160をオフ状態とする電位であれば、トランジスタ116
0のオフ状態が長時間にわたって保持される。
極の電位は長時間にわたって保持される。例えば、トランジスタ1160のゲート電極の
電位がトランジスタ1160をオン状態とする電位であれば、トランジスタ1160のオ
ン状態が長時間にわたって保持されることになる。また、トランジスタ1160のゲート
電極の電位がトランジスタ1160をオフ状態とする電位であれば、トランジスタ116
0のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ1160のオン状
態またはオフ状態が保持された状態において、第1の配線SLに所定の電位(低電位)が
与えられると、トランジスタ1160のオン状態またはオフ状態に応じて、第2の配線B
Lの電位は異なる値をとる。例えば、トランジスタ1160がオン状態の場合には、第1
の配線SLの電位に第2の配線BLの電位が近づくことになる。また、トランジスタ11
60がオフ状態の場合には、第2の配線BLの電位は変化しない。
態またはオフ状態が保持された状態において、第1の配線SLに所定の電位(低電位)が
与えられると、トランジスタ1160のオン状態またはオフ状態に応じて、第2の配線B
Lの電位は異なる値をとる。例えば、トランジスタ1160がオン状態の場合には、第1
の配線SLの電位に第2の配線BLの電位が近づくことになる。また、トランジスタ11
60がオフ状態の場合には、第2の配線BLの電位は変化しない。
このように、情報が保持された状態において、第2の配線BLの電位と、所定の電位とを
比較することで、情報を読み出すことができる。
比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線S2の電位を、トランジスタ1162がオン
状態となる電位として、トランジスタ1162をオン状態とする。これにより、第3の配
線S1の電位(新たな情報に係る電位)が、トランジスタ1160のゲート電極に与えら
れる。その後、第4の配線S2の電位を、トランジスタ1162がオフ状態となる電位と
して、トランジスタ1162をオフ状態とすることにより、新たな情報が保持された状態
となる。
保持と同様に行われる。つまり、第4の配線S2の電位を、トランジスタ1162がオン
状態となる電位として、トランジスタ1162をオン状態とする。これにより、第3の配
線S1の電位(新たな情報に係る電位)が、トランジスタ1160のゲート電極に与えら
れる。その後、第4の配線S2の電位を、トランジスタ1162がオフ状態となる電位と
して、トランジスタ1162をオフ状態とすることにより、新たな情報が保持された状態
となる。
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、メモリセルを有する半導体装置の高速動作が実現される。
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、メモリセルを有する半導体装置の高速動作が実現される。
また、図9(A)のメモリセルを発展させたメモリセルの回路図の一例を図9(B)に示
す。
す。
図9(B)に示すメモリセル1100は、第1の配線SL(ソース線)と、第2の配線B
L(ビット線)と、第3の配線S1(第1信号線)と、第4の配線S2(第2信号線)と
、第5の配線WL(ワード線)と、トランジスタ1164(第1のトランジスタ)と、ト
ランジスタ1161(第2のトランジスタ)と、トランジスタ1163(第3のトランジ
スタ)と、から構成されている。トランジスタ1164およびトランジスタ1163は、
酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1161は酸化
物半導体をチャネル形成領域に用いている。
L(ビット線)と、第3の配線S1(第1信号線)と、第4の配線S2(第2信号線)と
、第5の配線WL(ワード線)と、トランジスタ1164(第1のトランジスタ)と、ト
ランジスタ1161(第2のトランジスタ)と、トランジスタ1163(第3のトランジ
スタ)と、から構成されている。トランジスタ1164およびトランジスタ1163は、
酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1161は酸化
物半導体をチャネル形成領域に用いている。
ここで、トランジスタ1164のゲート電極と、トランジスタ1161のソース電極また
はドレイン電極の一方とは、電気的に接続されている。また、第1の配線SLと、トラン
ジスタ1164のソース電極とは、電気的に接続され、トランジスタ1164のドレイン
電極と、トランジスタ1163のソース電極とは、電気的に接続されている。そして、第
2の配線BLと、トランジスタ1163のドレイン電極とは、電気的に接続され、第3の
配線S1と、トランジスタ1161のソース電極またはドレイン電極の他方とは、電気的
に接続され、第4の配線S2と、トランジスタ1161のゲート電極とは、電気的に接続
され、第5の配線WLと、トランジスタ1163のゲート電極とは電気的に接続されてい
る。
はドレイン電極の一方とは、電気的に接続されている。また、第1の配線SLと、トラン
ジスタ1164のソース電極とは、電気的に接続され、トランジスタ1164のドレイン
電極と、トランジスタ1163のソース電極とは、電気的に接続されている。そして、第
2の配線BLと、トランジスタ1163のドレイン電極とは、電気的に接続され、第3の
配線S1と、トランジスタ1161のソース電極またはドレイン電極の他方とは、電気的
に接続され、第4の配線S2と、トランジスタ1161のゲート電極とは、電気的に接続
され、第5の配線WLと、トランジスタ1163のゲート電極とは電気的に接続されてい
る。
次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電
圧等の数字は適宜変更しても構わない。
圧等の数字は適宜変更しても構わない。
メモリセル1100への書き込みを行う場合は、第1の配線SLを0V、第5の配線WL
を0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ”1”を書き込む
場合には第3の配線S1を2V、データ”0”を書き込む場合には第3の配線S1を0V
とする。このとき、トランジスタ1163はオフ状態、トランジスタ1161はオン状態
となる。なお、書き込み終了時には、第3の配線S1の電位を変化させる前に、第4の配
線S2を0Vとして、トランジスタ1161をオフ状態にする。
を0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ”1”を書き込む
場合には第3の配線S1を2V、データ”0”を書き込む場合には第3の配線S1を0V
とする。このとき、トランジスタ1163はオフ状態、トランジスタ1161はオン状態
となる。なお、書き込み終了時には、第3の配線S1の電位を変化させる前に、第4の配
線S2を0Vとして、トランジスタ1161をオフ状態にする。
その結果、データ”1”書き込み後にはトランジスタ1164のゲート電極に接続される
ノード(以下、ノードA)の電位が約2V、データ”0”書き込み後にはノードAの電位
が約0Vとなる。ノードAには、第3の配線S1の電位に応じた電荷が蓄積されるが、ト
ランジスタ1161のオフ電流は、極めて小さいため、トランジスタ1164のゲート電
極の電位は長時間にわたって保持される。
ノード(以下、ノードA)の電位が約2V、データ”0”書き込み後にはノードAの電位
が約0Vとなる。ノードAには、第3の配線S1の電位に応じた電荷が蓄積されるが、ト
ランジスタ1161のオフ電流は、極めて小さいため、トランジスタ1164のゲート電
極の電位は長時間にわたって保持される。
次に、メモリセルの読み出しを行う場合は、第1の配線SLを0V、第5の配線WLを2
V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されてい
る読み出し回路を動作状態とする。このとき、トランジスタ1163はオン状態、トラン
ジスタ1161はオフ状態となる。
V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されてい
る読み出し回路を動作状態とする。このとき、トランジスタ1163はオン状態、トラン
ジスタ1161はオフ状態となる。
データ”0”、つまりノードAが約0Vの状態であればトランジスタ1164はオフ状態
であるから、第2の配線BLと第1の配線SL間の抵抗は高い状態となる。一方、データ
”1”、つまりノードAが約2Vの状態であればトランジスタ1164がオン状態である
から、第2の配線BLと第1の配線SL間の抵抗は低い状態となる。読み出し回路は、メ
モリセルの抵抗状態の違いから、データ”0”,”1”を読み出すことができる。なお、
書き込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充
電されていても構わない。読み出し時の第3の配線S1は0Vとしたが、フローティング
状態や0V以上の電位に充電されていても構わない。
であるから、第2の配線BLと第1の配線SL間の抵抗は高い状態となる。一方、データ
”1”、つまりノードAが約2Vの状態であればトランジスタ1164がオン状態である
から、第2の配線BLと第1の配線SL間の抵抗は低い状態となる。読み出し回路は、メ
モリセルの抵抗状態の違いから、データ”0”,”1”を読み出すことができる。なお、
書き込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充
電されていても構わない。読み出し時の第3の配線S1は0Vとしたが、フローティング
状態や0V以上の電位に充電されていても構わない。
なお、データ”1”とデータ”0”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ1
164がオフ状態となり、データ”1”の場合にトランジスタ1164がオン状態となる
ように、また、書き込み時にトランジスタ1161がオン状態、書き込み時以外ではオフ
状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選
べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ1
164がオフ状態となり、データ”1”の場合にトランジスタ1164がオン状態となる
ように、また、書き込み時にトランジスタ1161がオン状態、書き込み時以外ではオフ
状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選
べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。
本実施の形態では理解の簡単にするため、最小記憶単位(1ビット)のメモリセルについ
て説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適
宜接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを
複数用いて、NAND型やNOR型の半導体装置を構成することが可能である。配線の構
成も図9(A)や図9(B)に限定されず、適宜変更することができる。
て説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適
宜接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを
複数用いて、NAND型やNOR型の半導体装置を構成することが可能である。配線の構
成も図9(A)や図9(B)に限定されず、適宜変更することができる。
図10に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
回路図を示す。
図10に示す半導体装置は、m本の第5の配線WL(1)~WL(m)およびm本の第4
の配線S2(1)~S2(m)と、n本の第2の配線BL(1)~BL(n)およびn本
の第3の配線S1(1)~S1(n)と、縦m個(行)×横n個(列)(m、nは自然数
)のマトリクス状に配置された複数のメモリセル1100(1,1)~1100(m,n
)と、第2の配線BLおよび第3の配線S1と接続する駆動回路1111や、第4の配線
S2および第5の配線WLと接続する駆動回路1113や、読み出し回路1112といっ
た周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けら
れてもよい。
の配線S2(1)~S2(m)と、n本の第2の配線BL(1)~BL(n)およびn本
の第3の配線S1(1)~S1(n)と、縦m個(行)×横n個(列)(m、nは自然数
)のマトリクス状に配置された複数のメモリセル1100(1,1)~1100(m,n
)と、第2の配線BLおよび第3の配線S1と接続する駆動回路1111や、第4の配線
S2および第5の配線WLと接続する駆動回路1113や、読み出し回路1112といっ
た周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けら
れてもよい。
各メモリセルの代表として、メモリセル1100(i,j)を考える。ここで、メモリセ
ル1100(i,j)(iは1以上m以下の整数、jは1以上n以下の整数)は、第2の
配線BL(j)、第3の配線S1(j)、第5の配線WL(i)および第4の配線S2(
i)、および第1の配線SLにそれぞれ接続されている。第1の配線SLには第1の配線
SL電位Vsが与えられている。また、第2の配線BL(1)~BL(n)および第3の
配線S1(1)~S1(n)は駆動回路1111および読み出し回路1112に、第5の
配線WL(1)~WL(m)および第4の配線S2(1)~S2(m)は駆動回路111
3にそれぞれ接続されている。
ル1100(i,j)(iは1以上m以下の整数、jは1以上n以下の整数)は、第2の
配線BL(j)、第3の配線S1(j)、第5の配線WL(i)および第4の配線S2(
i)、および第1の配線SLにそれぞれ接続されている。第1の配線SLには第1の配線
SL電位Vsが与えられている。また、第2の配線BL(1)~BL(n)および第3の
配線S1(1)~S1(n)は駆動回路1111および読み出し回路1112に、第5の
配線WL(1)~WL(m)および第4の配線S2(1)~S2(m)は駆動回路111
3にそれぞれ接続されている。
図10に示した半導体装置の動作について説明する。本構成では、行ごとの書き込みおよ
び読み出しを行う。
び読み出しを行う。
第i行のメモリセル1100(i,1)~1100(i,n)に書き込みを行う場合は、
第1の配線SL電位Vsを0V、第5の配線WL(i)を0V、第2の配線BL(1)~
BL(n)を0V、第4の配線S2(i)を2Vとする。このときトランジスタ1161
は、オン状態となる。第3の配線S1(1)~S1(n)は、データ”1”を書き込む列
は2V、データ”0”を書き込む列は0Vとする。なお、書き込み終了にあたっては、第
3の配線S1(1)~S1(n)の電位を変化させる前に、第4の配線S2(i)を0V
として、トランジスタ1161をオフ状態にする。また、第5の配線WL(i)以外の第
5の配線WLを0V、第4の配線S2(i)以外の第4の配線S2を0Vとする。
第1の配線SL電位Vsを0V、第5の配線WL(i)を0V、第2の配線BL(1)~
BL(n)を0V、第4の配線S2(i)を2Vとする。このときトランジスタ1161
は、オン状態となる。第3の配線S1(1)~S1(n)は、データ”1”を書き込む列
は2V、データ”0”を書き込む列は0Vとする。なお、書き込み終了にあたっては、第
3の配線S1(1)~S1(n)の電位を変化させる前に、第4の配線S2(i)を0V
として、トランジスタ1161をオフ状態にする。また、第5の配線WL(i)以外の第
5の配線WLを0V、第4の配線S2(i)以外の第4の配線S2を0Vとする。
その結果、データ”1”の書き込みを行ったメモリセルのトランジスタ1164のゲート
電極に接続されるノード(以下、ノードA)の電位は約2V、データ”0”の書き込みを
行ったメモリセルのノードAの電位は約0Vとなる。また、非選択メモリセルのノードA
の電位は変わらない。
電極に接続されるノード(以下、ノードA)の電位は約2V、データ”0”の書き込みを
行ったメモリセルのノードAの電位は約0Vとなる。また、非選択メモリセルのノードA
の電位は変わらない。
第i行のメモリセル1100(i,1)~1100(i,n)の読み出しを行う場合は、
第1の配線SLの電位Vsを0V、第5の配線WL(i)を2V、第4の配線S2(i)
を0V、第3の配線S1(1)~S1(n)を0Vとし、第2の配線BL(1)~BL(
n)に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモ
リセルの抵抗状態の違いから、データ”0”,”1”を読み出すことができる。なお、第
5の配線WL(i)以外の第5の配線WLを0V、第4の配線S2(i)以外の第4の配
線S2を0Vとする。なお、書き込み時の第2の配線BLは0Vとしたが、フローティン
グ状態や0V以上の電位に充電されていても構わない。読み出し時の第3の配線S1は0
Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。
第1の配線SLの電位Vsを0V、第5の配線WL(i)を2V、第4の配線S2(i)
を0V、第3の配線S1(1)~S1(n)を0Vとし、第2の配線BL(1)~BL(
n)に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモ
リセルの抵抗状態の違いから、データ”0”,”1”を読み出すことができる。なお、第
5の配線WL(i)以外の第5の配線WLを0V、第4の配線S2(i)以外の第4の配
線S2を0Vとする。なお、書き込み時の第2の配線BLは0Vとしたが、フローティン
グ状態や0V以上の電位に充電されていても構わない。読み出し時の第3の配線S1は0
Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。
なお、データ”1”とデータ”0”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ1
164がオフ状態となり、データ”1”の場合にトランジスタ1164がオン状態となる
ように、また、書き込み時にトランジスタ1161がオン状態、書き込み時以外ではオフ
状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選
べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ1
164がオフ状態となり、データ”1”の場合にトランジスタ1164がオン状態となる
ように、また、書き込み時にトランジスタ1161がオン状態、書き込み時以外ではオフ
状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選
べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。
本実施の形態によって、酸化物半導体をチャネル領域に用いたトランジスタと接続するノ
ードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力に
て、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。
ードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力に
て、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
合わせて用いることができる。
(実施の形態5)
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図11(A)に
示すメモリセル1170は、第1の配線SL、第2の配線BL、第3の配線S1、第4の
配線S2と、第5の配線WLと、トランジスタ1171(第1のトランジスタ)と、トラ
ンジスタ1172(第2のトランジスタ)と、容量素子1173と、から構成されている
。トランジスタ1171は、酸化物半導体以外の材料をチャネル形成領域に用いており、
トランジスタ1172はチャネル形成領域に酸化物半導体を用いている。
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図11(A)に
示すメモリセル1170は、第1の配線SL、第2の配線BL、第3の配線S1、第4の
配線S2と、第5の配線WLと、トランジスタ1171(第1のトランジスタ)と、トラ
ンジスタ1172(第2のトランジスタ)と、容量素子1173と、から構成されている
。トランジスタ1171は、酸化物半導体以外の材料をチャネル形成領域に用いており、
トランジスタ1172はチャネル形成領域に酸化物半導体を用いている。
酸化物半導体をチャネル形成領域に用いたトランジスタ1172は、実施の形態1および
実施の形態2に従って作製することができる。
実施の形態2に従って作製することができる。
ここで、トランジスタ1171のゲート電極と、トランジスタ1172のソース電極また
はドレイン電極の一方と、容量素子1173の一方の電極とは、電気的に接続されている
。また、第1の配線SLと、トランジスタ1171のソース電極とは、電気的に接続され
、第2の配線BLと、トランジスタ1171のドレイン電極とは、電気的に接続され、第
3の配線S1と、トランジスタ1172のソース電極またはドレイン電極の他方とは、電
気的に接続され、第4の配線S2と、トランジスタ1172のゲート電極とは、電気的に
接続され、第5の配線WLと、容量素子1173の他方の電極とは、電気的に接続されて
いる。
はドレイン電極の一方と、容量素子1173の一方の電極とは、電気的に接続されている
。また、第1の配線SLと、トランジスタ1171のソース電極とは、電気的に接続され
、第2の配線BLと、トランジスタ1171のドレイン電極とは、電気的に接続され、第
3の配線S1と、トランジスタ1172のソース電極またはドレイン電極の他方とは、電
気的に接続され、第4の配線S2と、トランジスタ1172のゲート電極とは、電気的に
接続され、第5の配線WLと、容量素子1173の他方の電極とは、電気的に接続されて
いる。
次に、回路の動作の具体的な例について説明する。なお、以下の説明で例示する電位、電
圧等の数字は適宜変更しても構わない。
圧等の数字は適宜変更しても構わない。
メモリセル1170への書き込みを行う場合は、第1の配線SLを0V、第5の配線WL
を0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ”1”を書き込む
場合には第3の配線S1を2V、データ”0”を書き込む場合には第3の配線S1を0V
とする。このとき、トランジスタ1172はオン状態となる。なお、書き込み終了時には
、第3の配線S1の電位を変化させる前に、第4の配線S2を0Vとして、トランジスタ
1172をオフ状態にする。
を0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ”1”を書き込む
場合には第3の配線S1を2V、データ”0”を書き込む場合には第3の配線S1を0V
とする。このとき、トランジスタ1172はオン状態となる。なお、書き込み終了時には
、第3の配線S1の電位を変化させる前に、第4の配線S2を0Vとして、トランジスタ
1172をオフ状態にする。
その結果、データ”1”の書き込み後にはトランジスタ1171のゲート電極に接続され
るノード(以下、ノードA)の電位が約2V、データ”0”の書き込み後にはノードAの
電位が約0Vとなる。
るノード(以下、ノードA)の電位が約2V、データ”0”の書き込み後にはノードAの
電位が約0Vとなる。
メモリセル1170の読み出しを行う場合は、第1の配線SLを0V、第5の配線WLを
2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されて
いる読み出し回路を動作状態とする。このとき、トランジスタ1172は、オフ状態とな
る。
2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されて
いる読み出し回路を動作状態とする。このとき、トランジスタ1172は、オフ状態とな
る。
第5の配線WLを2Vとした場合のトランジスタ1171の状態について説明する。トラ
ンジスタ1171の状態を決めるノードAの電位は、第5の配線WL-ノードA間の容量
C1と、トランジスタ1171のゲート電極-ソース電極及びドレイン電極間の容量C2
に依存する。
ンジスタ1171の状態を決めるノードAの電位は、第5の配線WL-ノードA間の容量
C1と、トランジスタ1171のゲート電極-ソース電極及びドレイン電極間の容量C2
に依存する。
なお、読み出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電
位に充電されていても構わない。データ”1”とデータ”0”は便宜上の定義であって、
逆であっても構わない。
位に充電されていても構わない。データ”1”とデータ”0”は便宜上の定義であって、
逆であっても構わない。
書き込み時の第3の配線S1の電位は、書き込み後にトランジスタ1172がオフ状態と
なり、また、第5の配線WL電位が0Vの場合にトランジスタ1171がオフ状態である
範囲で、データ”0”、”1”の電位をそれぞれ選べばよい。読み出し時の第5の配線W
L電位は、データ”0”の場合にトランジスタ1171がオフ状態となり、データ”1”
の場合にトランジスタ1171がオン状態となるように選べばよい。また、トランジスタ
1171のしきい値電圧も、一例である。上述したトランジスタ1171の状態を変えな
い範囲であれば、どのようなしきい値電圧でも構わない。
なり、また、第5の配線WL電位が0Vの場合にトランジスタ1171がオフ状態である
範囲で、データ”0”、”1”の電位をそれぞれ選べばよい。読み出し時の第5の配線W
L電位は、データ”0”の場合にトランジスタ1171がオフ状態となり、データ”1”
の場合にトランジスタ1171がオン状態となるように選べばよい。また、トランジスタ
1171のしきい値電圧も、一例である。上述したトランジスタ1171の状態を変えな
い範囲であれば、どのようなしきい値電圧でも構わない。
また、第1のゲート電極、および第2のゲート電極を有する選択トランジスタと、容量素
子を有するメモリセルを用いるNOR型の半導体記憶装置の例について図11(B)を用
いて説明する。なお、当該選択トランジスタの一例は、第1のゲート電極及び第2のゲー
ト電極を有することから、実施の形態1で記載したようなデュアルゲート型トランジスタ
が一例として挙げられる。
子を有するメモリセルを用いるNOR型の半導体記憶装置の例について図11(B)を用
いて説明する。なお、当該選択トランジスタの一例は、第1のゲート電極及び第2のゲー
ト電極を有することから、実施の形態1で記載したようなデュアルゲート型トランジスタ
が一例として挙げられる。
図11(B)に示すメモリセルアレイは、i行(iは3以上の自然数。)j列(jは3以
上の自然数。)にマトリクス状に配列された複数のメモリセル1180と、i本のワード
線WL(ワード線WL_1~WL_i)と、i本の容量線CL(容量線CL_1~CL_
i)と、i本のゲート線BGL(ゲート線BGL_1~BGL_i)と、j本のビット線
BL(ビット線BL_1~BL_j)と、ソース線SLと、を具備する。ここで、i及び
jは便宜上3以上の自然数としているが、本実施の形態に示すメモリセルアレイの行数及
び列数は、それぞれ3以上に限定されるものではない。1行又は1列のメモリセルアレイ
としてもよいし、2行又は2列のメモリセルアレイとしてもよい。
上の自然数。)にマトリクス状に配列された複数のメモリセル1180と、i本のワード
線WL(ワード線WL_1~WL_i)と、i本の容量線CL(容量線CL_1~CL_
i)と、i本のゲート線BGL(ゲート線BGL_1~BGL_i)と、j本のビット線
BL(ビット線BL_1~BL_j)と、ソース線SLと、を具備する。ここで、i及び
jは便宜上3以上の自然数としているが、本実施の形態に示すメモリセルアレイの行数及
び列数は、それぞれ3以上に限定されるものではない。1行又は1列のメモリセルアレイ
としてもよいし、2行又は2列のメモリセルアレイとしてもよい。
さらに、複数のメモリセル1180のそれぞれ(メモリセル1180(M,N)(ただし
、Nは1以上j以下の自然数、Mは1以上i以下の自然数。)ともいう。)は、トランジ
スタ1181(M,N)と、容量素子1183(M,N)と、トランジスタ1182(M
,N)と、を備える。
、Nは1以上j以下の自然数、Mは1以上i以下の自然数。)ともいう。)は、トランジ
スタ1181(M,N)と、容量素子1183(M,N)と、トランジスタ1182(M
,N)と、を備える。
なお、半導体記憶装置において、容量素子は、第1の容量電極と、第2の容量電極と、第
1の容量電極および第2の容量電極に重畳する誘電体層とで構成される。容量素子は、第
1の容量電極および第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。
1の容量電極および第2の容量電極に重畳する誘電体層とで構成される。容量素子は、第
1の容量電極および第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。
トランジスタ1181(M,N)は、nチャネル型トランジスタであり、ソース電極、ド
レイン電極、第1のゲート電極、および第2のゲート電極を有する。なお、本実施の形態
の半導体記憶装置において、必ずしもトランジスタ1181をnチャネル型トランジスタ
にしなくてもよい。
レイン電極、第1のゲート電極、および第2のゲート電極を有する。なお、本実施の形態
の半導体記憶装置において、必ずしもトランジスタ1181をnチャネル型トランジスタ
にしなくてもよい。
トランジスタ1181(M,N)のソース電極およびドレイン電極の一方は、ビット線B
L_Nに接続され、トランジスタ1181(M,N)の第1のゲート電極は、ワード線W
L_Mに接続され、トランジスタ1181(M,N)の第2のゲート電極は、ゲート線B
GL_Mに接続される。トランジスタ1181(M,N)のソース電極およびドレイン電
極の一方がビット線BL_Nに接続される構成にすることにより、メモリセルごとに選択
的にデータを読み出すことができる。
L_Nに接続され、トランジスタ1181(M,N)の第1のゲート電極は、ワード線W
L_Mに接続され、トランジスタ1181(M,N)の第2のゲート電極は、ゲート線B
GL_Mに接続される。トランジスタ1181(M,N)のソース電極およびドレイン電
極の一方がビット線BL_Nに接続される構成にすることにより、メモリセルごとに選択
的にデータを読み出すことができる。
トランジスタ1181(M,N)は、メモリセル1180(M,N)において選択トラン
ジスタとしての機能を有する。
ジスタとしての機能を有する。
トランジスタ1181(M,N)としては、酸化物半導体をチャネル形成領域に用いたト
ランジスタを用いることができる。
ランジスタを用いることができる。
トランジスタ1182(M,N)は、pチャネル型トランジスタである。なお、本実施の
形態の半導体記憶装置において、必ずしもトランジスタ1182をpチャネル型トランジ
スタにしなくてもよい。
形態の半導体記憶装置において、必ずしもトランジスタ1182をpチャネル型トランジ
スタにしなくてもよい。
トランジスタ1182(M,N)のソース電極およびドレイン電極の一方は、ソース線S
Lに接続され、トランジスタ1182(M,N)のソース電極およびドレイン電極の他方
は、ビット線BL_Nに接続され、トランジスタ1182(M,N)のゲート電極は、ト
ランジスタ1181(M,N)のソース電極およびドレイン電極の他方に接続される。
Lに接続され、トランジスタ1182(M,N)のソース電極およびドレイン電極の他方
は、ビット線BL_Nに接続され、トランジスタ1182(M,N)のゲート電極は、ト
ランジスタ1181(M,N)のソース電極およびドレイン電極の他方に接続される。
トランジスタ1182(M,N)は、メモリセル1180(M,N)において、出力トラ
ンジスタとしての機能を有する。トランジスタ1182(M,N)としては、例えば単結
晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
ンジスタとしての機能を有する。トランジスタ1182(M,N)としては、例えば単結
晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
容量素子1183(M,N)の第1の容量電極は、容量線CL_Mに接続され、容量素子
1183(M,N)の第2の容量電極は、トランジスタ1181(M,N)のソース電極
およびドレイン電極の他方に接続される。なお、容量素子1183(M,N)は、保持容
量としての機能を有する。
1183(M,N)の第2の容量電極は、トランジスタ1181(M,N)のソース電極
およびドレイン電極の他方に接続される。なお、容量素子1183(M,N)は、保持容
量としての機能を有する。
ワード線WL_1~WL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路によ
り制御される。
り制御される。
ビット線BL_1~BL_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路によ
り制御される。
り制御される。
容量線CL_1~CL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により
制御される。
制御される。
ゲート線BGL_1~BGL_iのそれぞれの電圧は、例えばゲート線駆動回路を用いて
制御される。
制御される。
ゲート線駆動回路は、例えばダイオードおよび第1の容量電極がダイオードのアノードお
よびゲート線BGLに電気的に接続される容量素子を備える回路により構成される。
よびゲート線BGLに電気的に接続される容量素子を備える回路により構成される。
トランジスタ1181の第2のゲート電極の電圧を調整することにより、トランジスタ1
181のしきい値電圧を調整することができる。従って、選択トランジスタとして機能す
るトランジスタ1181のしきい値電圧を調整し、オフ状態におけるトランジスタ118
1のソース電極およびドレイン電極の間に流れる電流を極力小さくすることができる。よ
って、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き
込みおよび読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消
費電力を低減することができる。
181のしきい値電圧を調整することができる。従って、選択トランジスタとして機能す
るトランジスタ1181のしきい値電圧を調整し、オフ状態におけるトランジスタ118
1のソース電極およびドレイン電極の間に流れる電流を極力小さくすることができる。よ
って、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き
込みおよび読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消
費電力を低減することができる。
本実施の形態によって、酸化物半導体をチャネル領域に用いたトランジスタに接続するノ
ードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力に
て、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。
ードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力に
て、情報の書き込み、保持、読み出しが可能な記憶素子を作製することができる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
が可能である。
(実施の形態6)
本実施の形態では、実施の形態1または実施の形態2に示す作製方法で作製されたトラン
ジスタを用いた半導体装置の例について、図12を参照して説明する。
本実施の形態では、実施の形態1または実施の形態2に示す作製方法で作製されたトラン
ジスタを用いた半導体装置の例について、図12を参照して説明する。
図12(A)には、いわゆるDRAM(Dynamic Random Access
Memory)に相当する構成の半導体装置の一例を示す。図12(A)に示すメモリセ
ルアレイ1120は、複数のメモリセル1130がマトリクス状に配列された構成を有し
ている。また、メモリセルアレイ1120は、m本の第1の配線BL、およびn本の第2
の配線WLを有する。なお、本実施の形態においては、第1の配線BLをビット線BLと
呼び、第2の配線WLをワード線WLと呼ぶ。
Memory)に相当する構成の半導体装置の一例を示す。図12(A)に示すメモリセ
ルアレイ1120は、複数のメモリセル1130がマトリクス状に配列された構成を有し
ている。また、メモリセルアレイ1120は、m本の第1の配線BL、およびn本の第2
の配線WLを有する。なお、本実施の形態においては、第1の配線BLをビット線BLと
呼び、第2の配線WLをワード線WLと呼ぶ。
メモリセル1130は、トランジスタ1131と、容量素子1132と、から構成されて
いる。トランジスタ1131のゲート電極は、第2の配線WLと接続されている。また、
トランジスタ1131のソース電極またはドレイン電極の一方は、第1の配線BLと接続
されており、トランジスタ1131のソース電極またはドレイン電極の他方は、容量素子
1132の電極の一方と接続されている。また、容量素子1132の電極の他方は容量線
CLと接続され、一定の電位が与えられている。トランジスタ1131には、実施の形態
1および実施の形態2に示す作製方法で作製されたトランジスタが適用される。
いる。トランジスタ1131のゲート電極は、第2の配線WLと接続されている。また、
トランジスタ1131のソース電極またはドレイン電極の一方は、第1の配線BLと接続
されており、トランジスタ1131のソース電極またはドレイン電極の他方は、容量素子
1132の電極の一方と接続されている。また、容量素子1132の電極の他方は容量線
CLと接続され、一定の電位が与えられている。トランジスタ1131には、実施の形態
1および実施の形態2に示す作製方法で作製されたトランジスタが適用される。
実施の形態1および実施の形態2に示す作製方法で作製されたトランジスタは極めてオフ
電流が小さいという特徴を有する。このため、いわゆるDRAMとして認識されている図
12(A)に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモ
リを得ることが可能である。
電流が小さいという特徴を有する。このため、いわゆるDRAMとして認識されている図
12(A)に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモ
リを得ることが可能である。
図12(B)には、いわゆるSRAM(Static Random Access M
emory)に相当する構成の半導体装置の一例を示す。図12(B)に示すメモリセル
アレイ1140は、複数のメモリセル1150がマトリクス状に配列された構成とするこ
とができる。また、メモリセルアレイ1140は、第1の配線BL、第2の配線BLB及
び第3の配線WLをそれぞれ複数本有する。そして、所定の位置が電源電位VDD及び接
地電位GNDに接続されている。
emory)に相当する構成の半導体装置の一例を示す。図12(B)に示すメモリセル
アレイ1140は、複数のメモリセル1150がマトリクス状に配列された構成とするこ
とができる。また、メモリセルアレイ1140は、第1の配線BL、第2の配線BLB及
び第3の配線WLをそれぞれ複数本有する。そして、所定の位置が電源電位VDD及び接
地電位GNDに接続されている。
メモリセル1150は、第1のトランジスタ1151、第2のトランジスタ1152、第
3のトランジスタ1153、第4のトランジスタ1154、第5のトランジスタ1155
、および第6のトランジスタ1156を有している。第1のトランジスタ1151と第2
のトランジスタ1152は、選択トランジスタとして機能する。また、第3のトランジス
タ1153と第4のトランジスタ1154のうち、一方はnチャネル型トランジスタ(こ
こでは、第4のトランジスタ1154)であり、他方はpチャネル型トランジスタ(ここ
では、第3のトランジスタ1153)である。つまり、第3のトランジスタ1153と第
4のトランジスタ1154によってCMOS回路が構成されている。同様に、第5のトラ
ンジスタ1155と第6のトランジスタ1156によってCMOS回路が構成されている
。
3のトランジスタ1153、第4のトランジスタ1154、第5のトランジスタ1155
、および第6のトランジスタ1156を有している。第1のトランジスタ1151と第2
のトランジスタ1152は、選択トランジスタとして機能する。また、第3のトランジス
タ1153と第4のトランジスタ1154のうち、一方はnチャネル型トランジスタ(こ
こでは、第4のトランジスタ1154)であり、他方はpチャネル型トランジスタ(ここ
では、第3のトランジスタ1153)である。つまり、第3のトランジスタ1153と第
4のトランジスタ1154によってCMOS回路が構成されている。同様に、第5のトラ
ンジスタ1155と第6のトランジスタ1156によってCMOS回路が構成されている
。
第1のトランジスタ1151、第2のトランジスタ1152、第4のトランジスタ115
4、第6のトランジスタ1156は、nチャネル型トランジスタであり、実施の形態1お
よび実施の形態2において示したトランジスタを適用すればよい。第3のトランジスタ1
153と第5のトランジスタ1155は、pチャネル型トランジスタであり、酸化物半導
体以外の材料をチャネル形成領域に用いればよい。なお、これに限らず、上記の第1乃至
第6のトランジスタ1151乃至1156のうち、pチャネル型トランジスタに実施の形
態1または実施の形態2のトランジスタを適用してもよいし、nチャネル型トランジスタ
に酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタを適用してもよい。
4、第6のトランジスタ1156は、nチャネル型トランジスタであり、実施の形態1お
よび実施の形態2において示したトランジスタを適用すればよい。第3のトランジスタ1
153と第5のトランジスタ1155は、pチャネル型トランジスタであり、酸化物半導
体以外の材料をチャネル形成領域に用いればよい。なお、これに限らず、上記の第1乃至
第6のトランジスタ1151乃至1156のうち、pチャネル型トランジスタに実施の形
態1または実施の形態2のトランジスタを適用してもよいし、nチャネル型トランジスタ
に酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタを適用してもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
合わせて用いることができる。
(実施の形態7)
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてCPU
(Central Processing Unit)を構成することができる。
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてCPU
(Central Processing Unit)を構成することができる。
図13(A)は、CPUの具体的な構成を示すブロック図である。図13(A)に示すC
PUは、基板1190上に、演算回路(ALU:Arithmetic logic u
nit)1191、ALUコントローラ1192、インストラクションデコーダ1193
、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ11
96、レジスタコントローラ1197、バスインターフェース(Bus I/F)119
8、書き換え可能なROM1199、およびROMインターフェース(ROM I/F)
1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用
いる。ROM1199およびROM I/F1189は、別チップに設けてもよい。もち
ろん、図13(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際の
CPUはその用途によって多種多様な構成を有している。
PUは、基板1190上に、演算回路(ALU:Arithmetic logic u
nit)1191、ALUコントローラ1192、インストラクションデコーダ1193
、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ11
96、レジスタコントローラ1197、バスインターフェース(Bus I/F)119
8、書き換え可能なROM1199、およびROMインターフェース(ROM I/F)
1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用
いる。ROM1199およびROM I/F1189は、別チップに設けてもよい。もち
ろん、図13(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際の
CPUはその用途によって多種多様な構成を有している。
Bus I/F1198を介してCPUに入力された命令は、インストラクションデコー
ダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプト
コントローラ1194、レジスタコントローラ1197、タイミングコントローラ119
5に入力される。
ダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプト
コントローラ1194、レジスタコントローラ1197、タイミングコントローラ119
5に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロー
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ119
2、インストラクションデコーダ1193、インタラプトコントローラ1194、および
レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号
CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種
回路に供給する。
2、インストラクションデコーダ1193、インタラプトコントローラ1194、および
レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号
CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種
回路に供給する。
図13(A)に示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジ
スタ1196の記憶素子には、実施の形態4乃至実施の形態6に記載した記憶素子いずれ
かを用いることができる。
スタ1196の記憶素子には、実施の形態4乃至実施の形態6に記載した記憶素子いずれ
かを用いることができる。
図13(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191
からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジス
タ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。
からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジス
タ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図13(B)または図13(C)に示すように、記憶素子群と、ハ
イレベルの電源電位VDDまたはローレベルの電源電位VSSの与えられているノード間
に、スイッチング素子を設けることにより行うことができる。以下に図13(B)および
図13(C)の回路の説明を行う。
イレベルの電源電位VDDまたはローレベルの電源電位VSSの与えられているノード間
に、スイッチング素子を設けることにより行うことができる。以下に図13(B)および
図13(C)の回路の説明を行う。
図13(B)および図13(C)では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構
成の一例を示す。
ング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構
成の一例を示す。
図13(B)に示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数
有する記憶素子群1143とを有している。具体的に、各記憶素子1142には、実施の
形態4乃至実施の形態6に記載した記憶素子のいずれかを用いることができる。記憶素子
群1143が有する各記憶素子1142には、スイッチング素子1141を介して、ハイ
レベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有する各記憶
素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられて
いる。
有する記憶素子群1143とを有している。具体的に、各記憶素子1142には、実施の
形態4乃至実施の形態6に記載した記憶素子のいずれかを用いることができる。記憶素子
群1143が有する各記憶素子1142には、スイッチング素子1141を介して、ハイ
レベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有する各記憶
素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられて
いる。
図13(B)では、スイッチング素子1141として、酸化物半導体をチャネル形成領域
に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信
号SigAによりスイッチングが制御される。
に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信
号SigAによりスイッチングが制御される。
なお、図13(B)では、スイッチング素子1141がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子1141が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子1141が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図13(B)では、スイッチング素子1141により、記憶素子群1143が有す
る各記憶素子1142への、ハイレベルの電源電位VDDの供給が制御されているが、ス
イッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていても
よい。
る各記憶素子1142への、ハイレベルの電源電位VDDの供給が制御されているが、ス
イッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていても
よい。
また、図13(C)には、記憶素子群1143が有する各記憶素子1142に、スイッチ
ング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の
一例を示す。スイッチング素子1141により、記憶素子群1143が有する各記憶素子
1142への、ローレベルの電源電位VSSの供給を制御することができる。
ング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の
一例を示す。スイッチング素子1141により、記憶素子群1143が有する各記憶素子
1142への、ローレベルの電源電位VSSの供給を制御することができる。
記憶素子群と、ハイレベルの電源電位VDDまたはローレベルの電源電位VSSの与えら
れているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電
圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減
を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キー
ボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止するこ
とができ、それにより消費電力を低減することができる。
れているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電
圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減
を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キー
ボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止するこ
とができ、それにより消費電力を低減することができる。
ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal P
rocessor)、カスタムLSI、FPGA(Field Programmabl
e Gate Array)等のLSIにも応用可能である。
rocessor)、カスタムLSI、FPGA(Field Programmabl
e Gate Array)等のLSIにも応用可能である。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
が可能である。
(実施の形態8)
本実施の形態では、実施の形態1および実施の形態2の作製工程により作製されたトラン
ジスタを、画素部、さらには駆動回路に用いて表示機能を有する半導体装置(表示装置と
もいう。)を作製することができる。また、該トランジスタを用いた駆動回路の一部また
は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができ
る。
本実施の形態では、実施の形態1および実施の形態2の作製工程により作製されたトラン
ジスタを、画素部、さらには駆動回路に用いて表示機能を有する半導体装置(表示装置と
もいう。)を作製することができる。また、該トランジスタを用いた駆動回路の一部また
は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができ
る。
表示装置は表示素子を含む。表示素子としては液晶素子(液晶表示素子ともいう。)、発
光素子(発光表示素子ともいう。)がある。さらに、電子インクなど電気的作用によりコ
ントラストが変化する表示媒体素子もある。発光素子は、電流または電圧によって輝度が
制御される素子をその範疇に含んでおり、具体的には有機EL(Electro Lum
inescence)、無機EL等がある。
光素子(発光表示素子ともいう。)がある。さらに、電子インクなど電気的作用によりコ
ントラストが変化する表示媒体素子もある。発光素子は、電流または電圧によって輝度が
制御される素子をその範疇に含んでおり、具体的には有機EL(Electro Lum
inescence)、無機EL等がある。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むIC等が実装された状態にあるモジュールとを含む。さらに、該表示装置を作製す
る過程において、表示素子を形成する前の一形態に相当する基板(素子基板)に関し、該
素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。具体的な素
子基板としては、表示素子の画素電極のみが形成された状態のものや、画素電極となる導
電膜を形成した後であって、エッチングして画素電極を形成する前の状態のものなど、あ
らゆる形態があてはまる。
を含むIC等が実装された状態にあるモジュールとを含む。さらに、該表示装置を作製す
る過程において、表示素子を形成する前の一形態に相当する基板(素子基板)に関し、該
素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。具体的な素
子基板としては、表示素子の画素電極のみが形成された状態のものや、画素電極となる導
電膜を形成した後であって、エッチングして画素電極を形成する前の状態のものなど、あ
らゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible pr
inted circuit)もしくはTAB(Tape Automated Bon
ding)テープもしくはTCP(Tape Carrier Package)が取り
付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュ
ール、または表示素子にCOG(Chip On Glass)方式によりICが直接実
装されたモジュールも全て表示装置に含むものとする。
源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible pr
inted circuit)もしくはTAB(Tape Automated Bon
ding)テープもしくはTCP(Tape Carrier Package)が取り
付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュ
ール、または表示素子にCOG(Chip On Glass)方式によりICが直接実
装されたモジュールも全て表示装置に含むものとする。
ここで、半導体装置の一態様に相当する液晶表示装置について説明する。
まず、図14(A)は、アクティブマトリクス表示の液晶表示装置4000の構成を示す
ブロック図である。図14(A)において、液晶表示装置4000は、画素部4002を
含む液晶表示パネルと、信号線駆動回路4003、走査線駆動回路4004と、バックラ
イト4100とを含む。さらに、図14(A)には記載していないが、液晶表示装置40
00の構成として、バックライト制御回路、画像処理回路(画像エンジン)、電源回路お
よび保護回路など液晶表示装置を動作させるために必要な回路を含んでもよい。また、信
号線駆動回路4003、走査線駆動回路4004、バックライト制御回路、画像処理回路
および電源回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。また、
上記した回路の一部または全部をIC等の半導体装置で実装しても良い。
ブロック図である。図14(A)において、液晶表示装置4000は、画素部4002を
含む液晶表示パネルと、信号線駆動回路4003、走査線駆動回路4004と、バックラ
イト4100とを含む。さらに、図14(A)には記載していないが、液晶表示装置40
00の構成として、バックライト制御回路、画像処理回路(画像エンジン)、電源回路お
よび保護回路など液晶表示装置を動作させるために必要な回路を含んでもよい。また、信
号線駆動回路4003、走査線駆動回路4004、バックライト制御回路、画像処理回路
および電源回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。また、
上記した回路の一部または全部をIC等の半導体装置で実装しても良い。
液晶表示パネルに含まれる画素部4002は、マトリクス状に配置された複数の画素42
00を有する。走査線駆動回路4004は、画素4200を駆動するための回路であり、
パルス信号である複数の表示選択信号を出力する機能を有する。また、信号線駆動回路4
003は、入力された画像信号を元に電気信号(電位)を生成し、該電気信号を後述の信
号線に入力する機能を有する。
00を有する。走査線駆動回路4004は、画素4200を駆動するための回路であり、
パルス信号である複数の表示選択信号を出力する機能を有する。また、信号線駆動回路4
003は、入力された画像信号を元に電気信号(電位)を生成し、該電気信号を後述の信
号線に入力する機能を有する。
図14(B)に、液晶表示装置4000の画素部4002における回路図を示す。液晶表
示装置4000はアクティブマトリクス型とする。画素部4002は、信号線SL_1~
SL_a(aは自然数。)、走査線GL_1~GL_b(bは自然数。)および複数の画
素4200を有する。画素4200は、トランジスタ4010と、容量素子4120と、
液晶素子4110と、を含む。また、画素部4002は容量素子4120を設けない構成
としてもよい。なお、単に信号線または走査線を指す場合には、信号線SLまたは走査線
GLと記載する。
示装置4000はアクティブマトリクス型とする。画素部4002は、信号線SL_1~
SL_a(aは自然数。)、走査線GL_1~GL_b(bは自然数。)および複数の画
素4200を有する。画素4200は、トランジスタ4010と、容量素子4120と、
液晶素子4110と、を含む。また、画素部4002は容量素子4120を設けない構成
としてもよい。なお、単に信号線または走査線を指す場合には、信号線SLまたは走査線
GLと記載する。
トランジスタ4010は、実施の形態1または実施の形態2で説明した作製方法で作製さ
れたトランジスタであり、該トランジスタを用いることで、消費電力が小さく、電気特性
が良好かつ信頼性の高い液晶表示装置を得ることができる。
れたトランジスタであり、該トランジスタを用いることで、消費電力が小さく、電気特性
が良好かつ信頼性の高い液晶表示装置を得ることができる。
走査線GLはトランジスタ4010のゲート電極と接続し、信号線SLはトランジスタ4
010のソース電極と接続し、トランジスタ4010のドレイン電極は、容量素子412
0の一方の容量電極および液晶素子4110の一方の画素電極と接続する。容量素子41
20の他方の容量電極および液晶素子4110の他方の画素電極(対向電極ともいう。)
は、共通電極と接続する。なお、共通電極は、走査線GLと同一の材料とすることで、走
査線GLを形成する工程時に形成することができる。
010のソース電極と接続し、トランジスタ4010のドレイン電極は、容量素子412
0の一方の容量電極および液晶素子4110の一方の画素電極と接続する。容量素子41
20の他方の容量電極および液晶素子4110の他方の画素電極(対向電極ともいう。)
は、共通電極と接続する。なお、共通電極は、走査線GLと同一の材料とすることで、走
査線GLを形成する工程時に形成することができる。
また、信号線SLは、信号線駆動回路4003と接続される。走査線GLは、走査線駆動
回路4004と接続される。信号線駆動回路4003および走査線駆動回路4004は、
実施の形態1および実施の形態2で説明した作製方法で作製されるトランジスタを含んで
もよい。
回路4004と接続される。信号線駆動回路4003および走査線駆動回路4004は、
実施の形態1および実施の形態2で説明した作製方法で作製されるトランジスタを含んで
もよい。
なお、信号線駆動回路4003および走査線駆動回路4004は、画素部4002が形成
される基板に形成することができる。また、信号線駆動回路4003および走査線駆動回
路4004のいずれかまたは両方を、別途用意された基板上に形成し、COG(Chip
On Glass)方式、ワイヤボンディング方法、またはTAB(Tape Aut
omated Bonding)方法などを用いて接続してもよい。
される基板に形成することができる。また、信号線駆動回路4003および走査線駆動回
路4004のいずれかまたは両方を、別途用意された基板上に形成し、COG(Chip
On Glass)方式、ワイヤボンディング方法、またはTAB(Tape Aut
omated Bonding)方法などを用いて接続してもよい。
また、静電気などによりトランジスタ4010が破壊されることを防ぐため、画素部40
02に保護回路を設けることが好ましい。該保護回路は、非線形素子を用いる構成とすれ
ばよい。
02に保護回路を設けることが好ましい。該保護回路は、非線形素子を用いる構成とすれ
ばよい。
走査線GLにトランジスタ4010のしきい値電圧以上になるように電位を印加すると、
信号線SLから入力された電気信号が、トランジスタ4010のドレイン電流となり、容
量素子4120に電荷が蓄積される。1列分の充電後、該1列にあるトランジスタ401
0はオフ状態となり、ソース線SLから電気信号が入力されなくなるが、容量素子412
0に蓄積された電荷によって、入力された画像信号を表示するために必要な電圧を維持す
ることができる。その後、次の列の容量素子4120の充電に移る。このようにして、1
列~a列の充電を行う。
信号線SLから入力された電気信号が、トランジスタ4010のドレイン電流となり、容
量素子4120に電荷が蓄積される。1列分の充電後、該1列にあるトランジスタ401
0はオフ状態となり、ソース線SLから電気信号が入力されなくなるが、容量素子412
0に蓄積された電荷によって、入力された画像信号を表示するために必要な電圧を維持す
ることができる。その後、次の列の容量素子4120の充電に移る。このようにして、1
列~a列の充電を行う。
なお、トランジスタ4010はオフ電流の極めて小さいトランジスタであるため、容量素
子4120に保持された電荷が抜けにくく、容量素子4120の容量を小さくすることが
可能となるため、充電に必要な消費電力を低減することができる。例えば、各画素420
0における液晶容量に対して1/3以下または1/5以下の容量の大きさを有する容量素
子4120を設ければ充分である。
子4120に保持された電荷が抜けにくく、容量素子4120の容量を小さくすることが
可能となるため、充電に必要な消費電力を低減することができる。例えば、各画素420
0における液晶容量に対して1/3以下または1/5以下の容量の大きさを有する容量素
子4120を設ければ充分である。
また、容量素子4120に保持された電荷は抜けにくいため、入力された画像信号を表示
するために必要な電圧を維持する期間を長くすることができる。これにより、動きの少な
い画像(静止画を含む。)では、表示の書き換え周波数を低減でき、さらなる消費電力の
低減が可能となる。
するために必要な電圧を維持する期間を長くすることができる。これにより、動きの少な
い画像(静止画を含む。)では、表示の書き換え周波数を低減でき、さらなる消費電力の
低減が可能となる。
次に、画素部4002を含む液晶表示パネルの外観および断面について、図15を用いて
説明する。ここでの液晶表示パネルは、画素部4002の他に走査線駆動回路4004を
含むものとして説明する。図15(A1)、(A2)は該液晶表示パネルの上面図であり
、図15(B)は、図15(A1)、(A2)の一点鎖線M-N間における断面図に相当
する。
説明する。ここでの液晶表示パネルは、画素部4002の他に走査線駆動回路4004を
含むものとして説明する。図15(A1)、(A2)は該液晶表示パネルの上面図であり
、図15(B)は、図15(A1)、(A2)の一点鎖線M-N間における断面図に相当
する。
図15(A1)、(A2)より、液晶表示パネルは、第1の基板4001上に設けられた
画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設
けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板400
6が設けられている。また、第1の基板4001上のシール材4005によって囲まれて
いる領域とは異なる領域に、別途用意された基板上に単結晶半導体層または多結晶半導体
層で形成された信号線駆動回路4003が実装されている。
画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設
けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板400
6が設けられている。また、第1の基板4001上のシール材4005によって囲まれて
いる領域とは異なる領域に、別途用意された基板上に単結晶半導体層または多結晶半導体
層で形成された信号線駆動回路4003が実装されている。
なお、別途形成した信号線駆動回路4003の接続方法は、特に限定されるものではなく
、図15(A1)は、COG方式により信号線駆動回路4003を実装する例であり、図
15(A2)は、TAB方法により信号線駆動回路4003を実装する例である。
、図15(A1)は、COG方式により信号線駆動回路4003を実装する例であり、図
15(A2)は、TAB方法により信号線駆動回路4003を実装する例である。
また、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は
、トランジスタを複数有しており、図15(B)では、画素部4002に含まれるトラン
ジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とが、液晶
表示パネルに含まれている一例を示している。
、トランジスタを複数有しており、図15(B)では、画素部4002に含まれるトラン
ジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とが、液晶
表示パネルに含まれている一例を示している。
図15(B)より、液晶表示パネルは、第1の基板4001上に形成されたトランジスタ
4010、4011、容量素子4120および液晶素子4110が、第1の基板4001
、第2の基板4006と、シール材4005を介して封止されている。そして、トランジ
スタ4010、4011上には絶縁膜4021が設けられている。
4010、4011、容量素子4120および液晶素子4110が、第1の基板4001
、第2の基板4006と、シール材4005を介して封止されている。そして、トランジ
スタ4010、4011上には絶縁膜4021が設けられている。
トランジスタ4010およびトランジスタ4011は、実施の形態1または実施の形態2
に示した作製方法により作製されるトランジスタを適用することができる。
に示した作製方法により作製されるトランジスタを適用することができる。
液晶素子4110が有する画素電極4030は、容量素子4120を構成する容量電極4
121と電気的に接続されている。そして液晶素子4110の対向電極4031は第2の
基板4006に形成されている。画素電極4030と対向電極4031と液晶層4008
とが重なっている部分が、液晶素子4110に相当する。なお、画素電極4030、対向
電極4031にはそれぞれ配向膜として機能する絶縁膜4032、4033が設けられ、
絶縁膜4032、4033を介して液晶層4008を挟持している。
121と電気的に接続されている。そして液晶素子4110の対向電極4031は第2の
基板4006に形成されている。画素電極4030と対向電極4031と液晶層4008
とが重なっている部分が、液晶素子4110に相当する。なお、画素電極4030、対向
電極4031にはそれぞれ配向膜として機能する絶縁膜4032、4033が設けられ、
絶縁膜4032、4033を介して液晶層4008を挟持している。
液晶層4008としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散
型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。
型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。
画素電極4030および対向電極4031は、透光性を有する導電性材料を用いて形成す
ればよい。透光性を有する導電性材料としては、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、
または酸化シリコンを添加したインジウム錫酸化物等がある。また、画素電極4030お
よび対向電極4031は、導電性高分子(導電性ポリマーともいう)を含む導電性組成物
を用いて形成することもできる。また、液晶表示パネルにおいて、少なくとも視認側の電
極となる対向電極4031は透光性を有する導電材料により形成する必要があるが、対向
電極4031は、透光性を有する導電性材料および導電性高分子(導電性ポリマーともい
う)を含む導電性組成物の他に、チタン、モリブデン、アルミニウム、銅、タングステン
もしくはタンタルなどの金属膜、または該金属膜からなる合金または積層体を用いること
ができる。なお、画素電極4030および対向電極4031の形成には、スパッタリング
法、分子線エピタキシー法、原子層堆積法、パルスレーザー蒸着法または真空蒸着法を用
いることができる。
ればよい。透光性を有する導電性材料としては、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、
または酸化シリコンを添加したインジウム錫酸化物等がある。また、画素電極4030お
よび対向電極4031は、導電性高分子(導電性ポリマーともいう)を含む導電性組成物
を用いて形成することもできる。また、液晶表示パネルにおいて、少なくとも視認側の電
極となる対向電極4031は透光性を有する導電材料により形成する必要があるが、対向
電極4031は、透光性を有する導電性材料および導電性高分子(導電性ポリマーともい
う)を含む導電性組成物の他に、チタン、モリブデン、アルミニウム、銅、タングステン
もしくはタンタルなどの金属膜、または該金属膜からなる合金または積層体を用いること
ができる。なお、画素電極4030および対向電極4031の形成には、スパッタリング
法、分子線エピタキシー法、原子層堆積法、パルスレーザー蒸着法または真空蒸着法を用
いることができる。
なお、第1の基板4001、第2の基板4006としては、実施の形態1および実施の形
態2で説明した基板101に適用できるものを適宜選択すればよい。
態2で説明した基板101に適用できるものを適宜選択すればよい。
またギャップ保持部材4035は絶縁膜を選択的にエッチングすることで得られる柱状の
スペーサであり、画素電極4030と対向電極4031との間の距離(セルギャップ)を
制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電
極4031は、トランジスタ4010と同一基板上に設けられる共通電極と電気的に接続
される。対向電極4031と該共通電極とに共通接続部を設け、第1の基板4001と第
2の基板4006との間に配置される導電性粒子を介して対向電極4031と該共通電極
とを電気的に接続することができる。なお、導電性粒子はシール材4005に含有させる
。
スペーサであり、画素電極4030と対向電極4031との間の距離(セルギャップ)を
制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電
極4031は、トランジスタ4010と同一基板上に設けられる共通電極と電気的に接続
される。対向電極4031と該共通電極とに共通接続部を設け、第1の基板4001と第
2の基板4006との間に配置される導電性粒子を介して対向電極4031と該共通電極
とを電気的に接続することができる。なお、導電性粒子はシール材4005に含有させる
。
なお、本実施の形態に示す液晶表示パネルは、透過型液晶表示装置の他に、反射型液晶表
示装置でも半透過型液晶表示装置でも適用できる。
示装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態に示す液晶表示パネルは、トランジスタの表面凹凸を低減するため、
およびトランジスタの信頼性を向上させるため、画素部4002および走査線駆動回路4
004に含まれるトランジスタ4010、トランジスタ4011を平坦化絶縁膜として機
能する絶縁膜4021で覆う構成となっている。
およびトランジスタの信頼性を向上させるため、画素部4002および走査線駆動回路4
004に含まれるトランジスタ4010、トランジスタ4011を平坦化絶縁膜として機
能する絶縁膜4021で覆う構成となっている。
平坦化絶縁膜として機能する絶縁膜4021としては、ポリイミド、アクリル、ベンゾシ
クロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる
。また上記有機材料の他に、低誘電率材料(low-k材料)、シロキサン系樹脂、PS
G(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これ
らの材料で形成される絶縁膜を複数積層させることで、絶縁膜4021を形成してもよい
。
クロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる
。また上記有機材料の他に、低誘電率材料(low-k材料)、シロキサン系樹脂、PS
G(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これ
らの材料で形成される絶縁膜を複数積層させることで、絶縁膜4021を形成してもよい
。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi-O-S
i結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアルキ
ル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
i結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアルキ
ル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁膜4021の形成法は、特に限定されず、その材料に応じて、スパッタリング法、S
OG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法等)、
印刷法(スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カー
テンコーター、ナイフコーター等を用いることができる。
OG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法等)、
印刷法(スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カー
テンコーター、ナイフコーター等を用いることができる。
また、別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部
4002に与えられる電気信号(電位)は、FPC4018から供給されている。
4002に与えられる電気信号(電位)は、FPC4018から供給されている。
接続端子電極4015が、液晶素子4110が有する画素電極4030と同じ導電膜から
形成され、端子電極4016は、トランジスタ4010、4011のソース電極およびド
レイン電極と同じ導電膜で形成されている。
形成され、端子電極4016は、トランジスタ4010、4011のソース電極およびド
レイン電極と同じ導電膜で形成されている。
接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介し
て電気的に接続されている。
て電気的に接続されている。
次に、本実施の形態に示す液晶表示パネルを用いた液晶表示装置4000の代表的な駆動
方法について、幾つかの動作モードを例に挙げて説明する。液晶表示装置4000には、
液晶の駆動方法によって、基板に対して直交に電圧を印加する縦電界方式、基板に対して
平行に電圧を印加する横電界方式がある。
方法について、幾つかの動作モードを例に挙げて説明する。液晶表示装置4000には、
液晶の駆動方法によって、基板に対して直交に電圧を印加する縦電界方式、基板に対して
平行に電圧を印加する横電界方式がある。
まず、図16(A1)および(A2)に、TNモードの液晶表示装置の画素構成を説明す
る断面模式図を示す。
る断面模式図を示す。
対向するように配置された第1の基板4001および第2の基板4006に、液晶素子4
110が挟持されている。また、第1の基板4001側に第1の偏光板4103が形成さ
れ、第2の基板4006側に第2の偏光板4104が形成されている。第1の偏光板41
03の吸収軸と、第2の偏光板4104の吸収軸は、クロスニコルの状態で配置されてい
る。
110が挟持されている。また、第1の基板4001側に第1の偏光板4103が形成さ
れ、第2の基板4006側に第2の偏光板4104が形成されている。第1の偏光板41
03の吸収軸と、第2の偏光板4104の吸収軸は、クロスニコルの状態で配置されてい
る。
なお、図示しないが、バックライト等は、第1の偏光板4103の外側に配置される。第
1の基板4001、および第2の基板4006上には、それぞれ画素電極4030、対向
電極4031が設けられている。そして、バックライトと反対側、つまり視認側の電極で
ある対向電極4031は、透光性を有する導電材料で形成する。
1の基板4001、および第2の基板4006上には、それぞれ画素電極4030、対向
電極4031が設けられている。そして、バックライトと反対側、つまり視認側の電極で
ある対向電極4031は、透光性を有する導電材料で形成する。
このような構成を有する液晶表示装置4000において、ノーマリホワイトモードの場合
、画素電極4030および対向電極4031の間に電圧が印加(縦電界方式と呼ぶ)され
ると、図16(A1)に示すように、液晶分子4105は縦に並んだ状態となる。すると
、バックライトからの光は第2の偏光板4104の外側に到達することができず、黒色表
示となる。
、画素電極4030および対向電極4031の間に電圧が印加(縦電界方式と呼ぶ)され
ると、図16(A1)に示すように、液晶分子4105は縦に並んだ状態となる。すると
、バックライトからの光は第2の偏光板4104の外側に到達することができず、黒色表
示となる。
そして図16(A2)に示すように、画素電極4030および対向電極4031の間に電
圧が印加されていないときは、液晶分子4105は横に並び、平面内で捩れている状態と
なる。その結果、バックライトからの光は第2の偏光板4104の外側に到達することが
でき、白色表示となる。また、画素電極4030および対向電極4031の間に印加する
電圧を調節することにより、階調を表現することができる。このようにして、所定の映像
表示が行われる。
圧が印加されていないときは、液晶分子4105は横に並び、平面内で捩れている状態と
なる。その結果、バックライトからの光は第2の偏光板4104の外側に到達することが
でき、白色表示となる。また、画素電極4030および対向電極4031の間に印加する
電圧を調節することにより、階調を表現することができる。このようにして、所定の映像
表示が行われる。
TNモードに使用される液晶材料は、公知のものを使用すればよい。
図16(B1)および(B2)に、VAモードの液晶表示装置の画素構成を説明する断面
模式図を示す。VAモードは、無電界の時に液晶分子4105が基板に垂直となるように
配向されているモードである。
模式図を示す。VAモードは、無電界の時に液晶分子4105が基板に垂直となるように
配向されているモードである。
図16(A1)および(A2)と同様に、第1の基板4001、および第2の基板400
6上には、それぞれ画素電極4030、対向電極4031が設けられている。そして、バ
ックライトと反対側、つまり視認側の電極である対向電極4031は、透光性を有する導
電材料で形成する。そして第1の基板4001側には、第1の偏光板4103が形成され
、第2の基板4006側に第2の偏光板4104が形成されている。また、第1の偏光板
4103の吸収軸と、第2の偏光板4104の吸収軸は、クロスニコルの状態で配置され
ている。
6上には、それぞれ画素電極4030、対向電極4031が設けられている。そして、バ
ックライトと反対側、つまり視認側の電極である対向電極4031は、透光性を有する導
電材料で形成する。そして第1の基板4001側には、第1の偏光板4103が形成され
、第2の基板4006側に第2の偏光板4104が形成されている。また、第1の偏光板
4103の吸収軸と、第2の偏光板4104の吸収軸は、クロスニコルの状態で配置され
ている。
このような構成を有する液晶表示装置4000において、画素電極4030および対向電
極4031の間に電圧が印加される(縦電界方式)と、図16(B1)に示すように液晶
分子4105は横に並んだ状態となる。すると、バックライトからの光は、第2の偏光板
4104の外側に到達することができ、白色表示となる。
極4031の間に電圧が印加される(縦電界方式)と、図16(B1)に示すように液晶
分子4105は横に並んだ状態となる。すると、バックライトからの光は、第2の偏光板
4104の外側に到達することができ、白色表示となる。
そして図16(B2)に示すように、画素電極4030および対向電極4031の間に電
圧が印加されていないときは、液晶分子4105は縦に並んだ状態となる。その結果、第
1の偏光板4103により偏光されたバックライトからの光は、液晶分子4105の複屈
折の影響を受けることなくセル内を通過する。すると、偏光されたバックライトからの光
は、第2の偏光板4104の外側に到達することができず、黒色表示となる。また、画素
電極4030および対向電極4031の間に印加する電圧を調節することにより、階調を
表現することができる。このようにして、所定の映像表示が行われる。
圧が印加されていないときは、液晶分子4105は縦に並んだ状態となる。その結果、第
1の偏光板4103により偏光されたバックライトからの光は、液晶分子4105の複屈
折の影響を受けることなくセル内を通過する。すると、偏光されたバックライトからの光
は、第2の偏光板4104の外側に到達することができず、黒色表示となる。また、画素
電極4030および対向電極4031の間に印加する電圧を調節することにより、階調を
表現することができる。このようにして、所定の映像表示が行われる。
図16(C1)および(C2)に、MVAモードの液晶表示装置の画素構成を説明する断
面模式図を示す。MVAモードは一画素を複数に分割し、それぞれの部分における液晶分
子4105の配向方向を異なるようにし、視野角依存性を互いに補償する方法である。図
16(C1)に示すように、MVAモードでは、画素電極4030および対向電極403
1上に配向制御用に断面形状が三角の突起物4158、4159が設けられている。なお
、他の構成はVAモードと同等である。
面模式図を示す。MVAモードは一画素を複数に分割し、それぞれの部分における液晶分
子4105の配向方向を異なるようにし、視野角依存性を互いに補償する方法である。図
16(C1)に示すように、MVAモードでは、画素電極4030および対向電極403
1上に配向制御用に断面形状が三角の突起物4158、4159が設けられている。なお
、他の構成はVAモードと同等である。
画素電極4030および対向電極4031の間に電圧が印加される(縦電界方式)と、図
16(C1)に示すように液晶分子4105は三角の突起物4158、4159の面に対
して液晶分子4105の長軸が概ね垂直となるように配向する。すると、バックライトか
らの光は、第2の偏光板4104の外側に到達することができ、白色表示となる。
16(C1)に示すように液晶分子4105は三角の突起物4158、4159の面に対
して液晶分子4105の長軸が概ね垂直となるように配向する。すると、バックライトか
らの光は、第2の偏光板4104の外側に到達することができ、白色表示となる。
そして図16(C2)に示すように、画素電極4030および対向電極4031の間に電
圧が印加されていないときは、液晶分子4105は縦に並んだ状態となる。その結果、バ
ックライトからの光は、第2の偏光板4104の外側に到達することができず、黒色表示
となる。また、画素電極4030および対向電極4031の間に印加する電圧を調節する
ことにより、階調を表現することができる。このようにして、所定の映像表示が行われる
。
圧が印加されていないときは、液晶分子4105は縦に並んだ状態となる。その結果、バ
ックライトからの光は、第2の偏光板4104の外側に到達することができず、黒色表示
となる。また、画素電極4030および対向電極4031の間に印加する電圧を調節する
ことにより、階調を表現することができる。このようにして、所定の映像表示が行われる
。
MVAモードの他の例を上面図および断面図を図19に示す。図19(A)において、画
素電極は、連続して屈曲したパターン(ジグザグ状)に形成されており、画素電極403
0a、画素電極4030b、画素電極4030cとなっている。図19(B)で示すよう
に、画素電極4030a、4030b、4030c上に配向膜である絶縁膜4032が形
成されている。対向電極4031には三角の突起物4158が画素電極4030bと重畳
するように形成されている。また、対向電極4031および三角の突起物4158上には
配向膜である絶縁膜4033が形成されている。
素電極は、連続して屈曲したパターン(ジグザグ状)に形成されており、画素電極403
0a、画素電極4030b、画素電極4030cとなっている。図19(B)で示すよう
に、画素電極4030a、4030b、4030c上に配向膜である絶縁膜4032が形
成されている。対向電極4031には三角の突起物4158が画素電極4030bと重畳
するように形成されている。また、対向電極4031および三角の突起物4158上には
配向膜である絶縁膜4033が形成されている。
図17(A1)および(A2)に、OCBモードの液晶表示装置の画素構成を説明する断
面模式図を示す。OCBモードは、液晶層内で液晶分子4105の配列が光学的に補償状
態を形成しており、これはベンド配向と呼ばれる。
面模式図を示す。OCBモードは、液晶層内で液晶分子4105の配列が光学的に補償状
態を形成しており、これはベンド配向と呼ばれる。
図16と同様に、第1の基板4001、および第2の基板4006上には、それぞれ画素
電極4030、対向電極4031が設けられている。そして、バックライトと反対側、つ
まり視認側の電極である対向電極4031は、透光性を有するように形成する。そして第
1の基板4001側には、第1の偏光板4103が形成され、第2の基板4006側に第
2の偏光板4104が形成されている。また、第1の偏光板4103の吸収軸と、第2の
偏光板4104の吸収軸は、クロスニコルの状態で配置されている。
電極4030、対向電極4031が設けられている。そして、バックライトと反対側、つ
まり視認側の電極である対向電極4031は、透光性を有するように形成する。そして第
1の基板4001側には、第1の偏光板4103が形成され、第2の基板4006側に第
2の偏光板4104が形成されている。また、第1の偏光板4103の吸収軸と、第2の
偏光板4104の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、画素電極4030および対向電極403
1に一定の電圧が印加される(縦電界方式)と、図17(A1)に示すように黒色表示が
行われる。このとき液晶分子4105は縦に並んだ状態となっており、バックライトから
の光は、第2の偏光板4104の外側に到達することができず、黒色表示となる。
1に一定の電圧が印加される(縦電界方式)と、図17(A1)に示すように黒色表示が
行われる。このとき液晶分子4105は縦に並んだ状態となっており、バックライトから
の光は、第2の偏光板4104の外側に到達することができず、黒色表示となる。
そして図17(A2)に示すように、画素電極4030および対向電極4031の間に電
圧が印加されないと、液晶分子4105はベンド配向の状態となる。その結果、バックラ
イトからの光は、第2の偏光板4104の外側に到達することができ、白色表示となる。
また、画素電極4030および対向電極4031の間に印加する電圧を調節することによ
り、階調を表現することができる。このようにして、所定の映像表示が行われる。
圧が印加されないと、液晶分子4105はベンド配向の状態となる。その結果、バックラ
イトからの光は、第2の偏光板4104の外側に到達することができ、白色表示となる。
また、画素電極4030および対向電極4031の間に印加する電圧を調節することによ
り、階調を表現することができる。このようにして、所定の映像表示が行われる。
このようなOCBモードでは、液晶層内で液晶分子4105の配列により視野角依存性を
補償できる。さらに、一対の積層された偏光子を含む層によりコントラスト比を高めるこ
とができる。
補償できる。さらに、一対の積層された偏光子を含む層によりコントラスト比を高めるこ
とができる。
図17(B1)および(B2)に、FLCモードおよびAFLCモードの液晶表示装置の
画素構成を説明する断面模式図を示す。
画素構成を説明する断面模式図を示す。
図16と同様に、第1の基板4001、および第2の基板4006上には、それぞれ画素
電極4030、対向電極4031が設けられている。そして、バックライトと反対側、つ
まり視認側の電極である対向電極4031は、透光性を有する導電材料で形成する。そし
て第1の基板4001側には、第1の偏光板4103が形成され、第2の基板4006側
に第2の偏光板4104が形成されている。また、第1の偏光板4103の吸収軸と、第
2の偏光板4104の吸収軸は、クロスニコルの状態で配置されている。
電極4030、対向電極4031が設けられている。そして、バックライトと反対側、つ
まり視認側の電極である対向電極4031は、透光性を有する導電材料で形成する。そし
て第1の基板4001側には、第1の偏光板4103が形成され、第2の基板4006側
に第2の偏光板4104が形成されている。また、第1の偏光板4103の吸収軸と、第
2の偏光板4104の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置4000において、画素電極4030および対向電
極4031に電圧が印加(縦電界方式と呼ぶ)されると、液晶分子4105はラビング方
向からずれた方向で横に並んでいる状態となる。その結果、バックライトからの光は、第
2の偏光板4104の外側に到達することができ、白色表示となる。
極4031に電圧が印加(縦電界方式と呼ぶ)されると、液晶分子4105はラビング方
向からずれた方向で横に並んでいる状態となる。その結果、バックライトからの光は、第
2の偏光板4104の外側に到達することができ、白色表示となる。
そして図17(B2)に示すように、画素電極4030および対向電極4031の間に電
圧が印加されていないときは、液晶分子4105はラビング方向に沿って横に並んだ状態
となる。すると、バックライトからの光は、第2の偏光板4104の外側に到達すること
ができず、黒色表示となる。また、画素電極4030および対向電極4031の間に印加
する電圧を調節することにより、階調を表現することができる。このようにして、所定の
映像表示が行われる。
圧が印加されていないときは、液晶分子4105はラビング方向に沿って横に並んだ状態
となる。すると、バックライトからの光は、第2の偏光板4104の外側に到達すること
ができず、黒色表示となる。また、画素電極4030および対向電極4031の間に印加
する電圧を調節することにより、階調を表現することができる。このようにして、所定の
映像表示が行われる。
FLCモードおよびAFLCモードに使用される液晶材料は、公知のものを使用すればよ
い。
い。
図18(A1)および(A2)に、IPSモードの液晶表示装置の画素構成を説明する断
面模式図を示す。IPSモードは、一方の基板側のみに設けた電極の横電界によって液晶
分子4105を基板に対して平面内で回転させるモードである。
面模式図を示す。IPSモードは、一方の基板側のみに設けた電極の横電界によって液晶
分子4105を基板に対して平面内で回転させるモードである。
IPSモードは一方の基板に設けられた一対の電極により液晶を制御することを特徴とす
る。そのため、第1の基板4001上に一対の電極4150および電極4151が設けら
れている。一対の電極4150、電極4151は、それぞれ透光性を有するとよい。そし
て第1の基板4001側には、第1の偏光板4103が形成され、第2の基板4006側
に第2の偏光板4104が形成されている。また、第1の偏光板4103の吸収軸と、第
2の偏光板4104の吸収軸は、クロスニコルの状態で配置されている。
る。そのため、第1の基板4001上に一対の電極4150および電極4151が設けら
れている。一対の電極4150、電極4151は、それぞれ透光性を有するとよい。そし
て第1の基板4001側には、第1の偏光板4103が形成され、第2の基板4006側
に第2の偏光板4104が形成されている。また、第1の偏光板4103の吸収軸と、第
2の偏光板4104の吸収軸は、クロスニコルの状態で配置されている。
一対の電極4150および電極4151は、画素電極4030および対向電極4031と
同様に透光性を有する導電材料により形成することができる。また、透光性を有する導電
材料の他にチタン、モリブデン、アルミニウム、銅、タングステンもしくはタンタルなど
の金属膜、または該金属膜からなる合金または積層体を用いることができる。
同様に透光性を有する導電材料により形成することができる。また、透光性を有する導電
材料の他にチタン、モリブデン、アルミニウム、銅、タングステンもしくはタンタルなど
の金属膜、または該金属膜からなる合金または積層体を用いることができる。
このような構成を有する液晶表示装置において、一対の電極4150および電極4151
に電圧が印加されると、図18(A1)に示すように液晶分子4105はラビング方向か
らずれた電気力線に沿って配向する。すると、バックライトからの光は、第2の偏光板4
104の外側に到達することができ、白色表示となる。
に電圧が印加されると、図18(A1)に示すように液晶分子4105はラビング方向か
らずれた電気力線に沿って配向する。すると、バックライトからの光は、第2の偏光板4
104の外側に到達することができ、白色表示となる。
そして図18(A2)に示すように、一対の電極4150および電極4151の間に電圧
が印加されていないとき、液晶分子4105は、ラビング方向に沿って横に並んだ状態と
なる。その結果、バックライトからの光は、第2の偏光板4104の外側に到達すること
ができず、黒色表示となる。また、一対の電極4150および電極4151の間に印加す
る電圧を調節することにより、階調を表現することができる。このようにして、所定の映
像表示が行われる。
が印加されていないとき、液晶分子4105は、ラビング方向に沿って横に並んだ状態と
なる。その結果、バックライトからの光は、第2の偏光板4104の外側に到達すること
ができず、黒色表示となる。また、一対の電極4150および電極4151の間に印加す
る電圧を調節することにより、階調を表現することができる。このようにして、所定の映
像表示が行われる。
IPSモードで用いることできる一対の電極4150および電極4151の例を図20に
示す。図20(A)乃至(C)の上面図に示すように、一対の電極4150および電極4
151が互い違いとなるように形成されており、図20(A)では電極4150aおよび
電極4151aはうねりを有する波状形状であり、図20(B)では電極4150bおよ
び電極4151bは櫛歯状、且つ電極4150bおよび電極4151bの一部が重なって
いる形状であり、図20(C)では電極4150cおよび電極4151cは櫛歯状であり
、且つ電極4150cおよび電極4151cがかみ合うような形状である。
示す。図20(A)乃至(C)の上面図に示すように、一対の電極4150および電極4
151が互い違いとなるように形成されており、図20(A)では電極4150aおよび
電極4151aはうねりを有する波状形状であり、図20(B)では電極4150bおよ
び電極4151bは櫛歯状、且つ電極4150bおよび電極4151bの一部が重なって
いる形状であり、図20(C)では電極4150cおよび電極4151cは櫛歯状であり
、且つ電極4150cおよび電極4151cがかみ合うような形状である。
図18(B1)および(B2)に、FFSモードの液晶表示装置の画素構成を説明する断
面模式図を示す。FFSモードはIPSモードと同じ横電界方式であるが、図18(B1
)および(B2)に示すように、電極4150上に絶縁膜4152を介して電極4151
が形成される構造である。つまり、電極4150と電極4151とは、絶縁膜4152を
介して対をなしている。絶縁膜4152は、図15(B)の配向膜として機能する絶縁膜
4032に相当する。
面模式図を示す。FFSモードはIPSモードと同じ横電界方式であるが、図18(B1
)および(B2)に示すように、電極4150上に絶縁膜4152を介して電極4151
が形成される構造である。つまり、電極4150と電極4151とは、絶縁膜4152を
介して対をなしている。絶縁膜4152は、図15(B)の配向膜として機能する絶縁膜
4032に相当する。
電極4150および電極4151は、それぞれ透光性を有するとよい。そして第1の基板
4001側には、第1の偏光板4103が形成され、第2の基板4006側に第2の偏光
板4104が形成されている。また、第1の偏光板4103の吸収軸と、第2の偏光板4
104の吸収軸は、クロスニコルの状態で配置されている。
4001側には、第1の偏光板4103が形成され、第2の基板4006側に第2の偏光
板4104が形成されている。また、第1の偏光板4103の吸収軸と、第2の偏光板4
104の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、電極4150および電極4151に電圧
が印加されると、図18(B1)に示すように液晶分子4105はラビング方向からずれ
た電気力線に沿って配向する。すると、バックライトからの光は、第2の偏光板4104
を通過することができ、白色表示となる。
が印加されると、図18(B1)に示すように液晶分子4105はラビング方向からずれ
た電気力線に沿って配向する。すると、バックライトからの光は、第2の偏光板4104
を通過することができ、白色表示となる。
そして、図18(B2)に示すように、電極4150および電極4151の間に電圧が印
加されていないとき、液晶分子4105は、ラビング方向に沿って横に並んだ状態となる
。その結果、バックライトからの光は、第2の偏光板4104の外側に到達することがで
きず、黒色表示となる。また、電極4150および電極4151の間に印加する電圧を調
節することにより、階調を表現することができる。このようにして、所定の映像表示が行
われる。
加されていないとき、液晶分子4105は、ラビング方向に沿って横に並んだ状態となる
。その結果、バックライトからの光は、第2の偏光板4104の外側に到達することがで
きず、黒色表示となる。また、電極4150および電極4151の間に印加する電圧を調
節することにより、階調を表現することができる。このようにして、所定の映像表示が行
われる。
FFSモードで用いることできる電極4150および4151の例を図21に示す。図2
1(A)乃至図21(C)の上面図に示すように、電極4150上に様々なパターンに形
成された電極4151が形成されており、図21(A)では電極4150a上の電極41
51aは屈曲した形状であり、図21(B)では電極4150b上の電極4151bは櫛
歯状、且つ電極4150bおよび電極4151bがかみ合うような形状であり、図21(
C)では電極4150c上の電極4151cは櫛歯状の形状である。
1(A)乃至図21(C)の上面図に示すように、電極4150上に様々なパターンに形
成された電極4151が形成されており、図21(A)では電極4150a上の電極41
51aは屈曲した形状であり、図21(B)では電極4150b上の電極4151bは櫛
歯状、且つ電極4150bおよび電極4151bがかみ合うような形状であり、図21(
C)では電極4150c上の電極4151cは櫛歯状の形状である。
IPSモードおよびFFSモードに使用される液晶材料は、公知のものを使用すればよい
。また、IPSモードおよびFFSモードに使用される液晶材料はブルー相を示す液晶を
用いてもよい。ブルー相を示す液晶材料を用いることで、配向膜を用いずに液晶表示パネ
ルを作製することができる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温
していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相
は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラ
ル剤を混合させた液晶組成物を液晶層4008に用いる。ブルー相を示す液晶とカイラル
剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配
向処理が不要であり、視野角依存性が小さい。
。また、IPSモードおよびFFSモードに使用される液晶材料はブルー相を示す液晶を
用いてもよい。ブルー相を示す液晶材料を用いることで、配向膜を用いずに液晶表示パネ
ルを作製することができる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温
していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相
は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラ
ル剤を混合させた液晶組成物を液晶層4008に用いる。ブルー相を示す液晶とカイラル
剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配
向処理が不要であり、視野角依存性が小さい。
また、本実施の形態で説明した液晶表示パネルには、駆動方法として上記動作モード以外
にも、PVAモード、ASMモード、TBAモードなどの動作モードを適用することが可
能である。
にも、PVAモード、ASMモード、TBAモードなどの動作モードを適用することが可
能である。
以上説明した動作モードにおいて、カラーフィルタを設けることにより、フルカラー表示
を行うことができる。カラーフィルタは、第1の基板4001側、または第2の基板40
06側のどちらに設けることもできる。
を行うことができる。カラーフィルタは、第1の基板4001側、または第2の基板40
06側のどちらに設けることもできる。
また、バックライトとして複数の発光ダイオード(LED)を用いて、時間分割表示方式
(フィールドシーケンシャル駆動方式)を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。
(フィールドシーケンシャル駆動方式)を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。
なお、本発明の一態様は、液晶素子4110に代えて発光素子で画素を構成した表示装置
とすることもできる。該発光素子は、発光素子は、電流または電圧によって輝度が制御さ
れる素子をその範疇に含んでおり、具体的には有機EL(Electro Lumine
scence)素子、無機EL素子がある。また、どちらのEL素子でも液晶素子411
0に代えて画素を構成することができる。
とすることもできる。該発光素子は、発光素子は、電流または電圧によって輝度が制御さ
れる素子をその範疇に含んでおり、具体的には有機EL(Electro Lumine
scence)素子、無機EL素子がある。また、どちらのEL素子でも液晶素子411
0に代えて画素を構成することができる。
例えば、有機EL素子は、少なくとも一対の電極間に発光する有機化合物層が挟まれた素
子であり、該有機化合物層は通常、積層構造となっている。一例としては、一対の電極間
(画素電極と対向電極間)に正孔注入層/正孔輸送層/発光層/電子輸送層、または正孔
注入層/正孔輸送層/発光層/電子輸送層/電子注入層を積層した構造である。また、発
光層に対して蛍光性色素などをドーピングしても良い。EL素子が有する各層は、低分子
系の材料を用いて形成してもよいし、高分子系の材料を用いて形成してもよい。
子であり、該有機化合物層は通常、積層構造となっている。一例としては、一対の電極間
(画素電極と対向電極間)に正孔注入層/正孔輸送層/発光層/電子輸送層、または正孔
注入層/正孔輸送層/発光層/電子輸送層/電子注入層を積層した構造である。また、発
光層に対して蛍光性色素などをドーピングしても良い。EL素子が有する各層は、低分子
系の材料を用いて形成してもよいし、高分子系の材料を用いて形成してもよい。
また、液晶素子4110を用いたアクティブマトリクス型の表示装置は、1画素において
1つのトランジスタで液晶素子4110を制御すればよいが、発光素子で画素を構成する
場合、1画素においてトランジスタを2つ以上用いて発光素子に流れる電流を厳密に制御
することが好ましい。なお、該トランジスタは実施の形態1または実施の形態2で説明し
た作製方法で作製されるトランジスタを用いることができる。
1つのトランジスタで液晶素子4110を制御すればよいが、発光素子で画素を構成する
場合、1画素においてトランジスタを2つ以上用いて発光素子に流れる電流を厳密に制御
することが好ましい。なお、該トランジスタは実施の形態1または実施の形態2で説明し
た作製方法で作製されるトランジスタを用いることができる。
以上のように、本発明の一態様である作製方法で作製されたトランジスタ有する液晶表示
パネルを用いることで、表示品位が高く、かつ信頼性が高く、消費電力の小さい液晶表示
装置を得ることができる。
パネルを用いることで、表示品位が高く、かつ信頼性が高く、消費電力の小さい液晶表示
装置を得ることができる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
が可能である。
(実施の形態9)
本実施の形態では、本発明の一態様の作製方法で作製されるトランジスタを用いた保護回
路について、図23を用いて説明する。
本実施の形態では、本発明の一態様の作製方法で作製されるトランジスタを用いた保護回
路について、図23を用いて説明する。
保護回路に適用可能な回路の一例を図23(A)に示す。保護回路997はn型のトラン
ジスタ970a及び970bによって構成されており、それぞれダイオードと同様の特性
を示すように、ゲート電極とドレイン電極が短絡(ダイオード接続)されている。なお、
トランジスタ970a及び970bは、本発明の一態様の作製方法で作製されるトランジ
スタを用いることができる。
ジスタ970a及び970bによって構成されており、それぞれダイオードと同様の特性
を示すように、ゲート電極とドレイン電極が短絡(ダイオード接続)されている。なお、
トランジスタ970a及び970bは、本発明の一態様の作製方法で作製されるトランジ
スタを用いることができる。
トランジスタ970aの第1端子(ゲート電極)と第3端子(ドレイン電極)は第1の配
線945に電気的に接続され、第2端子(ソース電極)は第2の配線960に電気的に接
続されている。また、トランジスタ970bの第1端子(ゲート電極)と第3端子(ドレ
イン電極)は第2の配線960に電気的に接続され、第2端子(ソース電極)は第1の配
線945に電気的に接続されている。すなわち、図23(A)で示す保護回路は、二つの
トランジスタのそれぞれが整流方向を逆向きにして、第1の配線945と第2の配線96
0を接続する構成を備えている。言い換えると、整流方向が第1の配線945から第2の
配線960に向かうトランジスタと、整流方向が第2の配線960から第1の配線945
に向かうトランジスタを、第1の配線945と第2の配線960の間に有する構成である
。
線945に電気的に接続され、第2端子(ソース電極)は第2の配線960に電気的に接
続されている。また、トランジスタ970bの第1端子(ゲート電極)と第3端子(ドレ
イン電極)は第2の配線960に電気的に接続され、第2端子(ソース電極)は第1の配
線945に電気的に接続されている。すなわち、図23(A)で示す保護回路は、二つの
トランジスタのそれぞれが整流方向を逆向きにして、第1の配線945と第2の配線96
0を接続する構成を備えている。言い換えると、整流方向が第1の配線945から第2の
配線960に向かうトランジスタと、整流方向が第2の配線960から第1の配線945
に向かうトランジスタを、第1の配線945と第2の配線960の間に有する構成である
。
上記の保護回路は、第2の配線960が静電気等により正または負に帯電した場合、その
電荷を打ち消す方向に電流が流れる。例えば、第2の配線960が正に帯電した場合は、
その正電荷を第1の配線945に逃がす方向に電流が流れる。この動作により、帯電した
第2の配線960に接続している回路や素子の静電破壊または誤動作を防止することがで
きる。また、帯電した第2の配線960と他の配線が絶縁層を介して交差する構成におい
て、該絶縁層が絶縁破壊される現象を防止することができる。
電荷を打ち消す方向に電流が流れる。例えば、第2の配線960が正に帯電した場合は、
その正電荷を第1の配線945に逃がす方向に電流が流れる。この動作により、帯電した
第2の配線960に接続している回路や素子の静電破壊または誤動作を防止することがで
きる。また、帯電した第2の配線960と他の配線が絶縁層を介して交差する構成におい
て、該絶縁層が絶縁破壊される現象を防止することができる。
なお、保護回路は上記構成に限定されない。例えば、整流方向が第1の配線945から第
2の配線960に向かう複数のトランジスタと、整流方向が第2の配線960から第1の
配線945に向かう複数のトランジスタを有する構成であってもよい。また、奇数個のト
ランジスタを使って保護回路を構成することもできる。
2の配線960に向かう複数のトランジスタと、整流方向が第2の配線960から第1の
配線945に向かう複数のトランジスタを有する構成であってもよい。また、奇数個のト
ランジスタを使って保護回路を構成することもできる。
図23(A)に例示した保護回路は様々な用途に適用することができる。例えば、第1の
配線945を表示装置の共通配線とし、第2の配線960を複数の信号線の一とし、その
間に該保護回路を適用することができる。保護回路が設けられた信号線に接続され、画素
のスイッチング素子として機能するトランジスタは、配線の帯電による静電破壊やしきい
値電圧のシフト等の不具合から保護される。なお、該保護回路は表示装置以外の半導体装
置にも適用することができる。
配線945を表示装置の共通配線とし、第2の配線960を複数の信号線の一とし、その
間に該保護回路を適用することができる。保護回路が設けられた信号線に接続され、画素
のスイッチング素子として機能するトランジスタは、配線の帯電による静電破壊やしきい
値電圧のシフト等の不具合から保護される。なお、該保護回路は表示装置以外の半導体装
置にも適用することができる。
次に、基板上に保護回路997を構成する例を説明する。保護回路997の上面図の一例
を図23(B)に示す。
を図23(B)に示す。
トランジスタ970aはゲート電極911aと、ゲート電極911aと重畳する半導体膜
913を有し、ゲート電極911aは第1の配線945と電気的に接続している。トラン
ジスタ970aのソース電極は第2の配線960と電気的に接続され、ドレイン電極は、
コンタクトホール926aを介して電極930aと電気的に接続している。また、電極9
30aは、コンタクトホール925aを介して第1の配線945と電気的に接続している
。すなわち、トランジスタ970aのゲート電極911aとドレイン電極は、電極930
aを介して電気的に接続されている。
913を有し、ゲート電極911aは第1の配線945と電気的に接続している。トラン
ジスタ970aのソース電極は第2の配線960と電気的に接続され、ドレイン電極は、
コンタクトホール926aを介して電極930aと電気的に接続している。また、電極9
30aは、コンタクトホール925aを介して第1の配線945と電気的に接続している
。すなわち、トランジスタ970aのゲート電極911aとドレイン電極は、電極930
aを介して電気的に接続されている。
トランジスタ970bはゲート電極911bと、ゲート電極911bと重畳する半導体膜
913を有し、ゲート電極911bはコンタクトホール925bを介して電極930bと
電気的に接続している。トランジスタ970bのソース電極は、第1の電極915a及び
電極930aを介して、第1の配線945と電気的に接続されている。トランジスタ97
0bのドレイン電極は、第2の配線960と電気的に接続されている。第2の配線960
は、コンタクトホール926bを介して、電極930bと電気的に接続している。すなわ
ち、トランジスタ970bのゲート電極911bとドレイン電極は、電極930bを介し
て電気的に接続されている。
913を有し、ゲート電極911bはコンタクトホール925bを介して電極930bと
電気的に接続している。トランジスタ970bのソース電極は、第1の電極915a及び
電極930aを介して、第1の配線945と電気的に接続されている。トランジスタ97
0bのドレイン電極は、第2の配線960と電気的に接続されている。第2の配線960
は、コンタクトホール926bを介して、電極930bと電気的に接続している。すなわ
ち、トランジスタ970bのゲート電極911bとドレイン電極は、電極930bを介し
て電気的に接続されている。
また、トランジスタ970aおよびトランジスタ970bは、本発明の一態様の作製方法
で作製されるトランジスタであることから、半導体膜913の端部は、第2の配線960
および第1の電極915aの端部より外側に位置する。つまり、第2の配線960および
第1の電極915aは、半導体膜913と上面でのみ接して設けられる。
で作製されるトランジスタであることから、半導体膜913の端部は、第2の配線960
および第1の電極915aの端部より外側に位置する。つまり、第2の配線960および
第1の電極915aは、半導体膜913と上面でのみ接して設けられる。
また、コンタクトホールを介して接続される電極と配線の接触抵抗を低減するため、コン
タクトホール925a、925b、926a、及び926bは、極力大きい面積もしくは
、コンタクトホールの数を複数とすることが好ましい。
タクトホール925a、925b、926a、及び926bは、極力大きい面積もしくは
、コンタクトホールの数を複数とすることが好ましい。
本実施の形態で開示する保護回路を表示装置に適用する場合、電極930a及び電極93
0bは、表示装置の画素電極を形成する際に形成することができる。
0bは、表示装置の画素電極を形成する際に形成することができる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施すること
が可能である。
が可能である。
(実施の形態10)
実施の形態8で説明した表示装置は、さまざまな電子機器に適用することができる。電子
機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう
)などが挙げられる。さらには、屋内でのデジタルサイネージ(Digital Sig
nage:電子看板)、PID(Public Information Displa
y)、電車などの乗り物の車内広告、等に適用することができる。特に、本発明の一態様
である表示装置は、消費電力が低減されているため、長時間画像を表示させる上記電子機
器として用いることは有用である。そこで、本発明の一態様である表示装置を用いた電子
機器の一例を、図24に示す。
実施の形態8で説明した表示装置は、さまざまな電子機器に適用することができる。電子
機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう
)などが挙げられる。さらには、屋内でのデジタルサイネージ(Digital Sig
nage:電子看板)、PID(Public Information Displa
y)、電車などの乗り物の車内広告、等に適用することができる。特に、本発明の一態様
である表示装置は、消費電力が低減されているため、長時間画像を表示させる上記電子機
器として用いることは有用である。そこで、本発明の一態様である表示装置を用いた電子
機器の一例を、図24に示す。
図24(A)は、テレビジョン装置の一例を示している。テレビジョン装置1000は、
筐体1001に表示部1002が組み込まれている。表示部1002により、映像を表示
することが可能である。また、ここでは、筐体1004により筐体1001を支持した構
成を示している。さらに、テレビジョン装置1000は、スピーカ1003、操作キー1
005(電源スイッチ、または操作スイッチを含む)、接続端子1006、センサ100
7(力、位置、距離、光、磁気、温度、時間、電場、電力、湿度、傾度、振動、または赤
外線を測定する機能を含むもの)、マイクロフォン1008、等が組み込まれている。
筐体1001に表示部1002が組み込まれている。表示部1002により、映像を表示
することが可能である。また、ここでは、筐体1004により筐体1001を支持した構
成を示している。さらに、テレビジョン装置1000は、スピーカ1003、操作キー1
005(電源スイッチ、または操作スイッチを含む)、接続端子1006、センサ100
7(力、位置、距離、光、磁気、温度、時間、電場、電力、湿度、傾度、振動、または赤
外線を測定する機能を含むもの)、マイクロフォン1008、等が組み込まれている。
テレビジョン装置1000の操作は、操作スイッチや、別体のリモコン操作機1010に
より行うことができる。リモコン操作機1010が備える操作キー1009により、チャ
ンネルや音量の操作を行うことができ、表示部1002に表示される映像を操作すること
ができる。また、リモコン操作機1010に、リモコン操作機1010から出力する情報
を表示する表示部1011を設ける構成としてもよい。
より行うことができる。リモコン操作機1010が備える操作キー1009により、チャ
ンネルや音量の操作を行うことができ、表示部1002に表示される映像を操作すること
ができる。また、リモコン操作機1010に、リモコン操作機1010から出力する情報
を表示する表示部1011を設ける構成としてもよい。
なお、テレビジョン装置1000は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
図24(B)は、デジタルサイネージの一例を示している。例えば、デジタルサイネージ
2000は、2つの筐体2002および筐体2004から構成されている。筐体2002
には、表示部2006および2つのスピーカ2008、2010が備わっている。さらに
、デジタルサイネージ2000には、ほかにセンサを設けて、人が近くにいないときは画
像が表示されないなど他の構成を設けてもよい。
2000は、2つの筐体2002および筐体2004から構成されている。筐体2002
には、表示部2006および2つのスピーカ2008、2010が備わっている。さらに
、デジタルサイネージ2000には、ほかにセンサを設けて、人が近くにいないときは画
像が表示されないなど他の構成を設けてもよい。
実施の形態8で説明した表示装置は、テレビジョン装置1000における表示部1002
、およびデジタルサイネージ2000における表示部2006に用いることができ、消費
電力が低減されている特徴を有することから、テレビジョン装置1000およびデジタル
サイネージ2000の消費電力を低減させることができる。
、およびデジタルサイネージ2000における表示部2006に用いることができ、消費
電力が低減されている特徴を有することから、テレビジョン装置1000およびデジタル
サイネージ2000の消費電力を低減させることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
100 トランジスタ
101 基板
102 下地絶縁膜
103 ゲート電極
104 ゲート絶縁膜
105 酸化物半導体膜
106a ソース電極
106b ドレイン電極
107 保護絶縁膜
108 チャネル保護膜
110a 低抵抗膜
110b 低抵抗膜
115 第1の酸化物半導体膜
117 第2の酸化物半導体膜
118 導電膜
119 レジストマスク
120 第3の酸化物半導体膜
121 導電膜
122a レジストマスク
122b レジストマスク
200 トランジスタ
300 基板
301a 半透過層
301b 遮光層
301c 遮光層
310 トランジスタ
400 基板
401 遮光部
402 回折格子部
403 グレートーンマスク
411 基板
412 半透光部
413 遮光部
414 ハーフトーンマスク
911a ゲート電極
911b ゲート電極
913 半導体膜
915a 第1の電極
925a コンタクトホール
925b コンタクトホール
926a コンタクトホール
926b コンタクトホール
930a 電極
930b 電極
945 第1の配線
960 第2の配線
970a トランジスタ
970b トランジスタ
997 保護回路
1000 テレビジョン装置
1001 筐体
1002 表示部
1004 筐体
1003 スピーカ
1005 操作キー
1006 接続端子
1007 センサ
1009 操作キー
1010 リモコン操作機
1011 表示部
1100 メモリセル
1111 駆動回路
1112 回路
1113 駆動回路
1120 メモリセルアレイ
1130 メモリセル
1131 トランジスタ
1132 容量素子
1140 メモリセルアレイ
1141 スイッチング素子
1142 記憶素子
1143 記憶素子群
1150 メモリセル
1151 トランジスタ
1152 トランジスタ
1153 トランジスタ
1154 トランジスタ
1155 トランジスタ
1156 トランジスタ
1160 トランジスタ
1161 トランジスタ
1162 トランジスタ
1163 トランジスタ
1164 トランジスタ
1170 メモリセル
1171 トランジスタ
1172 トランジスタ
1173 容量素子
1180 メモリセル
1181 トランジスタ
1182 トランジスタ
1183 容量素子
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
2000 デジタルサイネージ
2002 筐体
2004 筐体
2006 表示部
2008 スピーカ
2010 スピーカ
4000 液晶表示装置
4001 第1の基板
4002 画素部
4003 信号線駆動回路
4004 走査線駆動回路
4005 シール材
4006 第2の基板
4008 液晶層
4010 トランジスタ
4011 トランジスタ
4015 接続端子電極
4016 端子電極
4018 FPC
4019 異方性導電膜
4021 絶縁膜
4120 容量素子
4121 容量電極
4030 画素電極
4030a 画素電極
4030b 画素電極
4030c 画素電極
4031 対向電極
4033 絶縁膜
4032 絶縁膜
4035 ギャップ保持部材
4100 バックライト
4103 第1の偏光板
4104 第2の偏光板
4110 液晶素子
4150 電極
4150a 電極
4150b 電極
4150c 電極
4151a 電極
4151b 電極
4151c 電極
4151 電極
4152 絶縁膜
4158 突起物
4159 突起物
4200 画素
101 基板
102 下地絶縁膜
103 ゲート電極
104 ゲート絶縁膜
105 酸化物半導体膜
106a ソース電極
106b ドレイン電極
107 保護絶縁膜
108 チャネル保護膜
110a 低抵抗膜
110b 低抵抗膜
115 第1の酸化物半導体膜
117 第2の酸化物半導体膜
118 導電膜
119 レジストマスク
120 第3の酸化物半導体膜
121 導電膜
122a レジストマスク
122b レジストマスク
200 トランジスタ
300 基板
301a 半透過層
301b 遮光層
301c 遮光層
310 トランジスタ
400 基板
401 遮光部
402 回折格子部
403 グレートーンマスク
411 基板
412 半透光部
413 遮光部
414 ハーフトーンマスク
911a ゲート電極
911b ゲート電極
913 半導体膜
915a 第1の電極
925a コンタクトホール
925b コンタクトホール
926a コンタクトホール
926b コンタクトホール
930a 電極
930b 電極
945 第1の配線
960 第2の配線
970a トランジスタ
970b トランジスタ
997 保護回路
1000 テレビジョン装置
1001 筐体
1002 表示部
1004 筐体
1003 スピーカ
1005 操作キー
1006 接続端子
1007 センサ
1009 操作キー
1010 リモコン操作機
1011 表示部
1100 メモリセル
1111 駆動回路
1112 回路
1113 駆動回路
1120 メモリセルアレイ
1130 メモリセル
1131 トランジスタ
1132 容量素子
1140 メモリセルアレイ
1141 スイッチング素子
1142 記憶素子
1143 記憶素子群
1150 メモリセル
1151 トランジスタ
1152 トランジスタ
1153 トランジスタ
1154 トランジスタ
1155 トランジスタ
1156 トランジスタ
1160 トランジスタ
1161 トランジスタ
1162 トランジスタ
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1164 トランジスタ
1170 メモリセル
1171 トランジスタ
1172 トランジスタ
1173 容量素子
1180 メモリセル
1181 トランジスタ
1182 トランジスタ
1183 容量素子
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
2000 デジタルサイネージ
2002 筐体
2004 筐体
2006 表示部
2008 スピーカ
2010 スピーカ
4000 液晶表示装置
4001 第1の基板
4002 画素部
4003 信号線駆動回路
4004 走査線駆動回路
4005 シール材
4006 第2の基板
4008 液晶層
4010 トランジスタ
4011 トランジスタ
4015 接続端子電極
4016 端子電極
4018 FPC
4019 異方性導電膜
4021 絶縁膜
4120 容量素子
4121 容量電極
4030 画素電極
4030a 画素電極
4030b 画素電極
4030c 画素電極
4031 対向電極
4033 絶縁膜
4032 絶縁膜
4035 ギャップ保持部材
4100 バックライト
4103 第1の偏光板
4104 第2の偏光板
4110 液晶素子
4150 電極
4150a 電極
4150b 電極
4150c 電極
4151a 電極
4151b 電極
4151c 電極
4151 電極
4152 絶縁膜
4158 突起物
4159 突起物
4200 画素
Claims (1)
- 基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1の酸化物半導体膜を形成し、
前記第1の酸化物半導体膜を形成した後、加熱処理をして第2の酸化物半導体膜を形成し、
前記第2の酸化物半導体膜上に第1の導電膜を形成し、
前記第1の導電膜上に厚さの異なる領域を有する第1のレジストマスクを形成し、
前記第1のレジストマスクを用いて前記第2の酸化物半導体膜および前記第1の導電膜の一部を選択的に除去することで第3の酸化物半導体膜および第2の導電膜を形成し、
前記第1のレジストマスクを縮小させることで、少なくとも前記第2の導電膜の前記第3の酸化物半導体膜のチャネル形成領域と重畳する領域を露出させつつ、第2のレジストマスクを形成し、
前記第2のレジストマスクを用いて前記第2の導電膜の一部を選択的に除去することでソース電極およびドレイン電極を形成することを特徴とする半導体装置の作製方法。
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