CN105765720B - 半导体装置 - Google Patents

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Abstract

半导体装置包括存储晶体管(10A)，该存储晶体管(10A)是能够从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变化到漏极电流Ids不依赖于栅极电压Vg的电阻体状态的存储晶体管，存储晶体管(10A)具有栅极电极(3)、金属氧化物层(7)、栅极绝缘膜(5)、源极和漏极电极，漏极电极(9d)具有包含由熔点为1200℃以上的第一金属形成的第一漏极金属层(9d1)和由熔点低于第一金属的第二金属形成的第二漏极金属层(9d2)的层叠结构，在从衬底的表面的法线方向观察时，漏极电极9d的一部分P与金属氧化物层(7)和栅极电极(3)这两者都重叠，漏极电极(9d)的一部分(P)包含第一漏极金属层(9d1)且不包含第二漏极金属层(9d2)。

Description

半导体装置
技术领域
本发明涉及具有存储晶体管的半导体装置。
背景技术
作为可用作ROM(只读存储器)的存储元件，一直以来，人们提出了具有晶体管结构的元件(以下称“存储晶体管”)。
例如，专利文献1公开了具有MOS晶体管结构的非易失性的存储晶体管。该存储晶体管通过对栅极绝缘膜施加高电场将其绝缘击穿来进行写入。另外，专利文献2公开了一种存储晶体管，其中利用了由于对栅极施加规定的写入电压而产生的阈值电压的变化。
对此，本申请人的专利文献3提出了一种相对于现有技术能够减小耗电的新型的非易失性存储晶体管。该存储晶体管中使用金属氧化物半导体作为活性层(沟道)，能够利用因漏极电流而产生的焦耳热，不可逆地变化为与栅极电压无关地表现出欧姆电阻特性的电阻体状态。通过使用这样的存储晶体管，能够使写入用电压低于专利文献1、2中的电压。另外，在本说明书中，将使该存储晶体管的氧化物半导体变化为电阻体状态的动作称作“写入”。此外，在写入后由于金属氧化物半导体成为电阻体，该存储晶体管不作为晶体管动作，但本说明书中在变化为电阻体后仍将其称作“存储晶体管”。同样地，在变化为电阻体后，仍然使用构成晶体管结构的栅极电极、源极电极、漏极电极、活性层、沟道区域等称呼。专利文献3中记载了将存储晶体管例如形成在液晶显示装置的有源矩阵衬底上的技术。
现有技术文献
专利文献
专利文献1：美国专利第6775171号说明书
专利文献2：日本特开平11-97556号公报
专利文献3：国际公开第2013/080784号
发明内容
发明要解决的技术问题
本申请的发明人对包括含金属氧化物的活性层的存储晶体管的结构从各种角度进行了研究。结果发现，若试图进一步缩短存储晶体管的写入时间，则在现有的电极结构下，可能无法获得高可靠性。针对该问题将在后文详述。
本发明的实施方式的目的在于相比现有技术提高具有存储晶体管的半导体装置的可靠性。
解决技术问题的技术手段
本发明一实施方式的半导体装置，包括衬底和被支承在所述衬底上的至少一个存储晶体管，所述至少一个存储晶体管是能够从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变化到漏极电流Ids不依赖于栅极电压Vg的电阻体状态的存储晶体管，所述至少一个存储晶体管包括栅极电极、金属氧化物层、配置在所述栅极电极与所述金属氧化物层之间的栅极绝缘膜和与所述金属氧化物层电连接的源极电极和漏极电极，所述漏极电极具有包含第一漏极金属层和第二漏极金属层的层叠结构，所述第一漏极金属层由熔点为1200℃以上的第一金属形成，所述第二漏极金属层由熔点低于所述第一金属的第二金属形成，在从所述衬底的表面的法线方向观察时，所述漏极电极的一部分与所述金属氧化物层和所述栅极电极这两者都重叠，所述漏极电极的所述一部分包含所述第一漏极金属层且不包含所述第二漏极金属层。
一实施方式中，所述源极电极具有包含第一源极金属层和第二源极金属层的层叠结构，所述第一源极金属层含有所述第一金属，所述第二源极金属层含有所述第二金属，在从所述衬底的表面的法线方向观察时，所述源极电极的一部分与所述金属氧化物层和所述栅极电极这两者都重叠，所述源极电极的所述一部分包含所述第一源极金属层和所述第二源极金属层。
一实施方式中，所述源极电极具有包含第一源极金属层和第二源极金属层的层叠结构，所述第一源极金属层含有所述第一金属，所述第二源极金属层含有所述第二金属，在从所述衬底的表面的法线方向观察时，所述源极电极的一部分与所述金属氧化物层和所述栅极电极这两者都重叠，所述源极电极的所述一部分包含所述第一源极金属层且不包含所述第二源极金属层。
一实施方式中，所述第一漏极金属层与所述金属氧化物层的上表面直接接触。
一实施方式中，所述第一漏极金属层与所述金属氧化物层的下表面直接接触。
一实施方式中，所述栅极电极位于所述金属氧化物层的所述衬底一侧。
一实施方式中，所述第一漏极金属层和所述第二漏极金属层从所述衬底一侧起依次层叠。
一实施方式中，在从所述衬底的法线方向观察时，所述金属氧化物层中的隔着所述栅极绝缘膜与所述栅极电极重叠且位于所述源极电极与所述漏极电极之间的部分具有U字形状。
一实施方式中，所述第一金属是选自W、Ta、Ti、Mo和Cr中的金属或其合金。
一实施方式中，所述第二金属的熔点小于1200℃。
一实施方式中，所述第二金属是选自Al和Cu中的金属。
一实施方式中，所述金属氧化物层含有In、Ga和Zn。
一实施方式中，所述金属氧化物层包含晶质部分。
一实施方式中，所述至少一个存储晶体管是包含所述半导体状态的存储晶体管ST和所述电阻体状态的存储晶体管RT的多个存储晶体管。
一实施方式中，还包括被支承在所述衬底上的具有含有金属氧化物的半导体层的其它的晶体管，所述其它的晶体管的所述半导体层与所述存储晶体管的所述金属氧化物层由共用的氧化物半导体膜形成，所述其它的晶体管的源极电极和漏极电极具有包含第一金属层和第二金属层的层叠结构，所述第一金属层含有所述第一金属，所述第二金属层含有所述第二金属，在从所述衬底的表面的法线方向观察时，所述其它的晶体管的漏极电极的一部分与所述其它的晶体管的栅极电极和所述金属氧化物层这两者都重叠，所述其它的晶体管的漏极电极的所述一部分包含所述第一金属层和所述第二金属层。
一实施方式中，所述半导体装置是有源矩阵衬底，包括：显示区域，该显示区域包括多个像素电极和分别与所述多个像素电极中的对应的像素电极电连接的像素晶体管；和周边区域，该周边区域包括配置在所述显示区域以外的区域中的多个电路，所述多个电路包括具有所述至少一个存储晶体管的存储电路，所述像素晶体管和在所述周边区域中构成所述多个电路的多个晶体管中的至少一个，具有与所述至少一个存储晶体管的所述金属氧化物层使用共用的氧化物半导体膜而形成的半导体层。
发明效果
根据本发明的一实施方式，在设置有具有金属氧化物层作为活性层且利用了从半导体状态到电阻体状态的变化的存储晶体管的半导体装置中，能够抑制因对存储晶体管进行写入时产生的热而导致漏极电极熔化。从而，由于能够抑制因写入时产生的热导致存储晶体管受到损坏或击穿，所以能够提高半导体装置的可靠性。
附图说明
图1中，(a)和(b)分别是第一实施方式的半导体装置中的存储晶体管10A的截面图和平面图。
图2是示例说明第一实施方式中构成存储电路的单个存储单元的图。
图3中，(a)和(b)分别是实施例的存储晶体管10(1)的截面图和平面图，(c)是写入后的存储晶体管10(1)的俯视图。
图4中，(a)和(b)分别是参考例的存储晶体管10(2)的截面图和平面图，(c)是写入后的存储晶体管10(2)的俯视图。
图5中，(a)是示例说明第一实施方式的有源矩阵衬底1002的平面图，(b)是示例说明有源矩阵衬底1002中的像素用晶体管10T的截面图，(c)是示例说明使用了有源矩阵衬底1002的显示装置2001的截面图。
图6是示例说明液晶显示装置2001的模块结构的图。
图7中，(a)和(b)分别是表示构成非易失性存储装置60a～60c的存储单元和液晶显示装置2001的像素电路的结构的概要图。
图8是用于说明第一实施方式的半导体装置(有源矩阵衬底1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图9是用于说明第一实施方式的半导体装置(有源矩阵衬底1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图10是用于说明第一实施方式的半导体装置(有源矩阵衬底1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图11是用于说明第一实施方式的半导体装置(有源矩阵衬底1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图12是用于说明第一实施方式的半导体装置(有源矩阵衬底1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图13是用于说明第一实施方式的半导体装置(有源矩阵衬底1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图14中，(a)是表示存储晶体管10A的初始状态(半导体状态)下的Ids-Vgs特性的图，(b)是表示存储晶体管10A的初始状态下的Ids-Vds特性的图。
图15中，(a)是表示存储晶体管10A的电阻体状态下的Ids-Vgs特性的图，(b)是表示存储晶体管10A的电阻体状态下的Ids-Vds特性的图。
图16是将写入前后的存储晶体管10A在Vgs＝0V的情况下的原点附近的Ids-Vds特性放大表示的图。
图17是将写入前后的存储晶体管10A的Ids-Vgs特性叠加表示的图。
图18是表示写入前后的存储晶体管10A的微分电阻(dVds/dIds，单位：Ωμm)与漏极电压Vds的关系的图。
图19表示存储晶体管10A的写入时间(单位：m秒)与单位漏极电流(单位：A/μm)的关系之一例。
图20是表示存储晶体管的沟道区域的平面形状与写入时间的关系的图。
图21中，(a)和(b)是示例说明第一实施方式的另一存储晶体管的结构的平面图和截面图。
图22中，(a)和(b)分别是表示第二实施方式的半导体装置中的存储晶体管10C的平面图和截面图。
图23是用于说明第二实施方式的半导体装置(有源矩阵衬底1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图24是用于说明第二实施方式的半导体装置(有源矩阵衬底1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图25是用于说明第二实施方式的半导体装置(有源矩阵衬底1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图26是用于说明第二实施方式的半导体装置(有源矩阵衬底1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图27是用于说明第二实施方式的半导体装置(有源矩阵衬底1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图28是用于说明第二实施方式的半导体装置(有源矩阵衬底1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图29中，(a)和(b)分别是表示第三实施方式的半导体装置中的存储晶体管10D的平面图和截面图。
图30是用于说明第三实施方式的半导体装置(有源矩阵衬底1004)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图31是用于说明第三实施方式的半导体装置(有源矩阵衬底1004)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图32是用于说明第三实施方式的半导体装置(有源矩阵衬底1004)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图33是用于说明第三实施方式的半导体装置(有源矩阵衬底1004)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图34是用于说明第三实施方式的半导体装置(有源矩阵衬底1004)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图35中，(a)～(c)是示例说明本发明实施方式之其它存储晶体管的结构的平面图和截面图。
图36中，(a)～(c)分别是示例说明本发明实施方式之其它存储晶体管的结构的截面图。
具体实施方式
首先，说明本发明的发明人针对利用了从半导体状态到电阻体状态的变化的存储晶体管(专利文献3)的结构经研究而得出的见解。
上述存储晶体管的写入是这样进行的，即，利用由漏极电流(写入电流)产生的焦耳热，使存储晶体管的作为活性层的金属氧化物层低电阻化，由此进行写入。在写入时，存储晶体管的金属氧化物层会产生热量。
若更进一步增大写入时金属氧化物层产生的热量(发热量)，则能够进一步缩短写入时间。发热量能够通过对存储晶体管供给更大的电力来增加。然而，当发热量增加时存在以下问题。
在n沟道型存储晶体管中，写入时的发热量尤其在金属氧化物层(沟道区域)中的漏极电极附近变大。金属氧化物层的漏极一侧存在局部达到例如1000℃以上的高温的情况。因此，在存储晶体管具有底栅结构的情况下，在金属氧化物层的上表面作为漏极电极若设置了由铝、铜等熔点较低的金属构成的金属层，则这样的金属可能会因写入时产生的热而熔化。其结果，漏极电极与金属氧化物层之间不再导通，产生源极-金属氧化物层-漏极间的电流路径断路(源极与漏极间不再有电流流动)等损坏，也可能出现存储晶体管被击穿的情况。因此，正常地对写入后的存储晶体管进行读取动作有可能变得困难。
另一方面，目前已知有这样的问题，即，在以金属氧化物层作为活性层的薄膜晶体管(氧化物半导体TFT)中，若金属氧化物层与铝(Al)层或铜(Cu)层直接接触，则存在它们间的接触电阻升高，或者Al或Cu扩散到金属氧化物层引起TFT特性降低等问题。为解决该问题，人们提出了在由Al或Cu构成的源极和漏极电极与金属氧化物层之间作为金属阻挡层形成Ti层等的技术(例如，日本特开2010-123923号公报)。另外，还提出了使用从金属氧化物层一侧依次层叠Ti膜和Al合金膜得到的层叠膜作为包含源极和漏极的金属配线膜的技术(例如，日本特开2010-123748号公报)。若使用这些专利文献所提出的电极或配线，则Al、Cu等熔点较低的金属不会与金属氧化物层直接接触。然而，发明人经研究确认，只要熔点较低的金属位于金属氧化物层的上方，即使在不与金属氧化物层直接接触的情况下，也存在写入时发生熔化的可能。反过来，对于Ti等熔点较高的金属，发明人还确认到，即使其位于金属氧化物层上，也不会因写入时的热发生熔化。
基于上述见解，本申请的发明人发现，通过使用熔点较高的金属形成存储晶体管的漏极电极中的位于金属氧化物层上的部分，使其不含低熔点的金属，从而能够解决因写入时的发热引起的上述问题，完成本发明。根据这样的方案，能够在抑制因写入时的热量引起存储晶体管的可靠性降低的同时，相比现有技术缩短写入时间。
以下参照附图对本发明的半导体装置的实施方式具体进行说明。
(第一实施方式)
图1(a)是表示本实施方式的半导体装置中的存储晶体管10A的截面图，图1(b)是存储晶体管10A的(俯视)平面图。图1(a)表示沿图1(b)的I-I’线的截面结构。
本实施方式的半导体装置包括衬底1和支承在衬底1上的存储晶体管10A。存储晶体管10A例如是n沟道型存储晶体管。
存储晶体管10A包括栅极电极3、含金属氧化物的活性层(以下称“金属氧化物层”)7、配置在栅极电极3与金属氧化物层7之间的栅极绝缘膜5、与金属氧化物层7电连接的源极电极9s和漏极电极9d。在从衬底1的法线方向观察时，金属氧化物层7的至少一部分配置成隔着栅极绝缘膜5与栅极电极3重叠。在图1所示之例中，栅极电极3配置在金属氧化物层7的衬底1一侧(底栅结构)。可以采用源极电极9s与金属氧化物层7的一部分接触，漏极电极9d与金属氧化物层7的另外的一部分接触的结构。
将金属氧化物层7中的与源极电极9s接触(或电连接)的区域称作“源极接触区域”，与漏极电极9d接触(或电连接)的区域称作“漏极接触区域”。在从衬底1的法线方向观察时，金属氧化物层7中的隔着栅极绝缘膜5与栅极电极3重叠，并且位于源极接触区域与漏极接触区域之间的区域成为沟道区域7c。在源极电极9s和漏极电极9d与金属氧化物层7的上表面接触的情况下，在从衬底1的法线方向观察时，金属氧化物层7中的位于源极电极9s与漏极电极9d之间的区域成为沟道区域7c。
漏极电极9d具有层叠结构，该层叠结构包含由第一金属形成的第一漏极金属层9d1和由熔点低于第一金属的第二金属形成的第二漏极金属层9d2。“由第一金属(或第二金属)形成”的含义是，主要包含第一金属(或第二金属)。另外，第一金属或第二金属可以是金属单质，也可以是合金。
第一漏极金属层9d1所含的第一金属是熔点为1200℃以上，优选1600℃以上的金属(以下称“第一金属”)。第一金属可以是金属单质，也可以是合金。作为第一金属，例如能够使用Ti(钛，熔点：1667℃)、Mo(钼，熔点：2623℃)、Cr(铬，熔点：1857℃)、W(钨，熔点：3380℃)、Ta(钽，熔点：2996℃)或它们的合金等。第二漏极金属层9d2所含的第二金属是具有比第一金属低的熔点的金属(以下称“第二金属”)。第二金属的熔点可以低于1200℃，例如为700℃以下。作为第二金属例如能够使用Al(铝，熔点：660℃)、Cu(铜，熔点：1083℃)等。
源极电极9s和漏极电极9d可以由共用的导电膜形成。在图示之例子中，源极电极9s和漏极电极9d使用共用的层叠膜形成，该共用的层叠膜包含由第一金属形成的第一金属膜9L和由第二金属形成的第二金属膜9U。因而，源极电极9s具有包含第一金属膜9L和第二金属膜9U的层叠结构。将源极电极9s中的由第一金属膜9L和第二金属膜9U形成的层分别称作第一源极金属层9s1和第二源极金属层9s2。同样地，漏极电极9d具有层叠结构，该层叠结构包含由第一金属膜9L形成的第一漏极金属层9d1和由第二金属膜9U形成的第二漏极金属层9d2。
第一金属膜9L和第二金属膜9U各自是主要包含上述金属的导电体层即可，可以不是由金属单质构成的层，而是包含合金层、金属氮化物层、金属硅化物层等。
在从衬底1的表面的法线方向观察时，漏极电极9d具有与栅极电极3和金属氧化物层7这两者都重叠的部分P。漏极电极9d中的与栅极电极3和金属氧化物层7这两者都重叠的部分P包含第一漏极金属层9d1(第一金属膜9L)，且不包含第二漏极金属层9d2(第二金属膜9U)。上述部分P可以仅由第一漏极金属层9d1构成，也可以包含第一漏极金属层9d1以外的高熔点的金属层。
本实施方式的存储晶体管10A是能够从漏极电流Ids依赖于栅极电压Vgs的状态(称作“半导体状态”)不可逆地变化到漏极电流Ids不依赖于栅极电压Vgs的状态(称作“电阻体状态”)的非易失性存储元件。漏极电流Ids是在存储晶体管10A的源极电极9s与漏极电极9d之间(源极-漏极间)流动的电流，栅极电压Vgs是栅极电极3与源极电极9s之间(栅极-源极间)的电压。
上述的状态变化例如通过在半导体状态(初始状态)的存储晶体管10A的源极-漏极间施加规定的写入电压Vds，并在栅极-源极间施加规定的栅极电压而产生。通过施加写入电压Vds，在金属氧化物层7中的形成沟道的部分(沟道区域)7c有电流(写入电流)流动，产生焦耳热。由于该焦耳热，金属氧化物层7中的沟道区域7c被低电阻化。其结果，成为与栅极电压Vgs无关地表现出欧姆电阻特性的电阻体状态。发生氧化物半导体的低电阻化的原因虽然还在探明之中，但可以认为是，由于焦耳热导致氧化物半导体中所含的氧扩散到沟道区域7c的外部，从而引起沟道区域7c中的氧缺位增多，产生载流电子。另外，能够产生这样的状态变化的存储晶体管在本申请人的专利文献3、本申请人的未公开专利申请——日本特愿2012-137868号和日本特愿2012-231480号中有所记载。出于参考之目的，本说明书援用这些文献的全部公开内容。
如上所述，对存储晶体管10A的写入利用由写入电流带来的焦耳热进行。上文已述，焦耳热在金属氧化物层7上形成的沟道区域7c的漏极侧端部变得尤其高。因此，本实施方式中在焦耳热高的漏极侧端部附近不配置第二漏极金属层9d2。更具体而言，在从衬底1的表面的法线方向观察时，漏极电极9d中的含熔点较高的金属的第一漏极金属层9d1以与栅极电极3和金属氧化物层7这两者都重叠的方式配置，划定沟道区域7c。另一方面，含熔点较低的金属的第二漏极金属层9d2不配置在金属氧化物层7上，所以能够抑制因写入时产生的热量导致第二漏极金属层9d2所含的金属发生熔化。从而，能够抑制因金属熔化引起存储晶体管10A被击穿或发生变形。
本实施方式中，在从衬底1的表面的法线方向观察时，金属氧化物层7整体与栅极电极3重叠，但金属氧化物层7也可以配置成其至少一部分与栅极电极3重叠。这时，只要第二漏极金属层9d2不位于金属氧化物层7中的与栅极电极3重叠的部分上，就能够得到上述同样的效果。例如，第二漏极金属层9d2只要在从衬底1的表面的法线方向观察时不与金属氧化物层7和栅极电极3这两者都重叠即可，可以与任一者重叠。
另外，此处漏极电极9d为由第一漏极金属层9d1和第二漏极金属层9d2构成的双层结构，但也可以由包含其它导电层的3个以上的层构成。第一漏极金属层9d1可以与金属氧化物层7的上表面接触。在作为第一漏极金属层9d1使用例如Ti、Mo层的情况下，通过配置成使第一漏极金属层9d1与金属氧化物层7接触，能够降低接触电阻。另外，在金属氧化物层7与第一漏极金属层9d1之间，也可以形成接触层等其它的导电层。
在n沟道型存储晶体管的情况下，漏极电流Ids的流动方向的上游侧为漏极，下游侧为源极。本说明书中，“源极电极”指的是与活性层(此处为金属氧化物层7)的源极一侧电连接的电极，可以是配线(源极配线)的一部分。典型地，“源极电极”不仅包含与活性层的源极一侧直接接触的接触部，还包含位于其附近的部分。例如，在源极配线的一部分与活性层电连接的情况下，“源极电极”包含源极配线中的位于存储晶体管形成区域的部分。或者，“源极电极”能够包含源极配线中的从与活性层接触的接触部到与其它元件或其它配线连接为止的部分。同样地，“漏极电极”指的是与活性层(此处为金属氧化物层7)的漏极一侧电连接的电极，可以是配线的一部分。“漏极电极”不仅包含与活性层的漏极一侧直接接触的接触部，还包含位于其附近的部分。在配线的一部分与活性层的漏极一侧电连接的情况下，“漏极电极”包含该配线中的位于存储晶体管形成区域内的部分。例如，能够包含配线中的从与活性层接触的接触部到与其它元件或其它配线连接为止的部分。本实施方式中，漏极电极9d的部分P为包含第一漏极金属层9d1且不包含第二漏极金属层9d2的单层结构(或n层结构(n：2以上的自然数))，漏极电极的其它部分为包含第一漏极金属层9d1和第二漏极金属层9d2的双层结构(或(n+1)层结构)。
在从衬底1的表面的法线方向观察时，源极电极9s可以具有与金属氧化物层7和栅极电极3这两者都重叠的部分Q。源极电极9s中的与金属氧化物层7和栅极电极3这两者都重叠的部分Q不仅包含第一源极金属层9s1，还可以包含第二源极金属层9s2。在金属氧化物层7的沟道区域7c的源极一侧，写入电流带来的发热量小于漏极一侧。因此，即使在7c的附近配置第二源极金属层9s2，第二源极金属层9s2所含的第二金属也不容易熔化，不容易因写入时的发热导致存储晶体管10A发生损坏。本实施方式中，通过在源极电极9s和漏极电极9d使沟道区域7c一侧的端部的结构不同，能够最大限度地享受由使用较高电导率的金属层(Al层等)带来的好处，同时降低由写入时的发热引起的损坏。
另外，如后文所述，源极电极9s的部分Q也可以包含第一源极金属层9s1而不包含第二源极金属层9s2。由此，能够更加可靠地降低因写入时的发热引起的损坏。
在图示之例中，在从衬底1的表面的法线方向观察时，漏极电极9d和源极电极9s中的一个电极(此处为源极电极9s)在金属氧化物层7上具有凹部，另一个电极(此处为漏极电极9d)在源极电极9s的凹部内与源极电极9s隔开间隔配置。因此，位于源极电极9s和漏极电极9d之间的沟道区域7c具有U字形状。在这样的情况下，如图1(b)所示，位于源极电极9s与漏极电极9d之间的间隙部分的宽度为沟道长度(沟道方向的长度)L1。另外，沟道区域7c中的自源极电极9s起的距离与自漏极电极9d起的距离相等的线的长度，换言之，将源极电极9s与漏极电极9d在金属氧化物层7上的分隔距离的二等分点连接的线的长度，为沟道宽度(与沟道方向正交的方向上的长度)W1。另外，存储晶体管10的沟道区域7c的(俯视时的)平面形状并不限定为U字形，例如也可以为矩形。
存储晶体管10A的结构不限于底栅结构，也可以是在金属氧化物层7的上方具有栅极电极3的顶栅结构。无论在存储晶体管10A具有上述哪一结构的情况下，只要配置成在从衬底1的法线方向观察时，第二漏极金属层9d2不与栅极电极3和金属氧化物层7这两者都重叠，就能够得到上述的本发明的效果。
第一漏极金属层9d1可以与金属氧化物层7直接接触。由此，能够降低第一漏极金属层9d1与金属氧化物层7的接触电阻。第一漏极金属层9d1可以与金属氧化物层7的上表面接触(顶接触结构)，也可以与金属氧化物层7的下表面接触(底接触结构)。
第一漏极金属层9d1(第一金属膜9L)和第二漏极金属层9d2(第二金属膜9U)的层叠顺序并不特别重要。在图1所示之例中，第一漏极金属层9d1配置在第二漏极金属层9d2的衬底1一侧，但也可以配置在衬底1的相反侧。例如图36(a)中示例说明的那样，源极电极9s和漏极电极9d也可以具有以第二源极金属层9s2或第二漏极金属层9d2为下层，以第一源极金属层9s1或第一漏极金属层9d1(第一金属膜9L)为上层的层叠结构。另外，当第一金属膜9L配置于比第二金属膜9U更靠金属氧化物层7一侧的位置时，能够利用第一金属膜9L(第一漏极金属层9d1和第一源极金属层9s1)抑制第二金属膜9U(第二漏极金属层9d2和第二源极金属层9s2)所含的第二金属(尤其是Al、Cu)扩散到金属氧化物层7中。
本实施方式的半导体装置可以包括多个存储晶体管10A。优选多个存储晶体管10A均具有上述的电极结构。该情况下，进行了写入动作后的半导体装置包含半导体状态的存储晶体管(存储晶体管ST)和电阻体状态的存储晶体管(存储晶体管RT)。在存储晶体管RT中，构成漏极电极9d的金属因写入时的热量而熔化，其结果能够抑制源极-金属氧化物层-漏极间的电流路径断路等损坏的发生。另外，例如仅通过从衬底1的法线方向观察，存储晶体管ST、RT不容易区别，因此安全性得到提高。
金属氧化物层7所含的金属氧化物例如是含In、Ga和Zn的氧化物。金属氧化物层7能够由含In-Ga-Zn-O系半导体的膜形成。此外，In-Ga-Zn-O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元氧化物，In、Ga和Zn的比例(组分比)并不特别限定，例如包括In：Ga：Zn＝2：2：1，In：Ga：Zn＝1：1：1，In：Ga：Zn＝1：1：2等。本实施方式的金属氧化物层7可以是以例如In：Ga：Zn＝1：1：1的比例含有In、Ga、Zn的In-Ga-Zn-O系金属氧化物层。另外，写入前的存储晶体管ST的金属氧化物层7是半导体层，但写入后的存储晶体管RT中，金属氧化物层7的至少沟道区域不表现半导体特性。
在使用含In-Ga-Zn-O系半导体的膜形成存储晶体管10A的情况下，能够与存储晶体管10A在同一衬底上使用共用的半导体膜形成其它的晶体管(氧化物半导体TFT)，因此较为有利。这样的氧化物半导体TFT具有高迁移率(超过a-SiTFT的20倍)和低漏电流(小于a-SiTFT的1/100)。从而能够大幅减小半导体装置的耗电。
In-Ga-Zn-O系半导体可以是非晶质的，也可以包含晶质部分。作为晶质In-Ga-Zn-O系半导体，可以使用c轴大致垂直于层面地取向的晶质In-Ga-Zn-O系半导体。这样的In-Ga-Zn-O系半导体的晶体结构例如已被日本特开2012-134475号公报公开。出于参考之目的，本说明书援用日本特开2012-134475号公报的全部公开内容。
也可以代替In-Ga-Zn-O系半导体使用能够因焦耳热而发生低电阻化的其它的半导体膜。例如，可以使用含NiO、SnO2、TiO2、VO2、In2O3、SrTiO3的半导体膜。或者，也能够使用Zn-O系半导体(ZnO)、In-Zn-O系半导体(IZO(注册商标))、Zn-Ti-O系半导体(ZTO)、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O系半导体等。另外，还可以使用在这些氧化物半导体中添加了各种杂质的膜。
<存储晶体管10A的动作>
对于存储晶体管10A，例如通过将半导体状态(初始状态)分配给逻辑值“0”，并将电阻体状态分配给逻辑值“1”，能够将其作为非易失性地存储信息的存储电路使用。以下，对使用了存储晶体管10A的存储电路的结构和动作之一例进行说明。存储电路包括1个或多个存储单元。
图2是示例说明构成存储电路的单个存储单元的图。存储单元例如包括存储晶体管10A和与存储晶体管10A串联连接的存储单元选择用的晶体管(称作“选择晶体管”)10a。存储电路具有例如由多个存储单元矩阵状排列的结构。
选择晶体管10a的结构并不特别限定，不过，可以具有与存储晶体管10A的金属氧化物层7由共用的氧化物半导体膜形成的活性层。由此，能够利用共用的工序简便地制造存储晶体管10A和选择晶体管10a。
在图2所示的存储单元中，通过对选择晶体管10a施加栅极电压使其成为导通状态，能够对存储晶体管10A进行写入或读取动作。
存储晶体管10A的写入能够通过在期间(写入时间)Tpp中对存储晶体管10A的栅极电极施加规定的栅极电压Vg，并且对漏极电极施加规定的写入电压Vpp来进行。该期间，选择晶体管10a的源极电极连接在固定电压(例如接地电位)上。由此，在期间Tpp中，存储晶体管10A的沟道区域有写入电流Ipp流动。在写入电流Ipp带来的焦耳热的作用下，构成沟道区域的氧化物半导体的化学组分比发生变化，沟道区域成为低电阻化后的电阻体状态。
存储晶体管10A的读取能够通过以下方式进行，即，对由于在存储晶体管10A的源极-漏极间施加规定的电压而流动的电流(读取电流)的栅极电压依赖性进行调查。具体而言，若令处于半导体状态的存储晶体管10A中流动的读取电流为It，则根据读取时的读取电流Ir与电流It之比能够容易地进行判断。另外，若将读取时的栅极电压Vgs设定在规定的电压范围内(例如约0.5V以下)，则由于读取电流It与读取电流Ir之差较大，能够更加容易地判断存储晶体管10A的状态。
<实施例>
此处，制备实施例和参考例的存储晶体管10(1)、10(2)，比较因写入对存储晶体管带来的损坏。
图3中，(a)和(b)分别是实施例的存储晶体管10(1)的截面图和平面图。存储晶体管10(1)与图1所示的存储晶体管10A的不同点在于，源极电极9s中的位于金属氧化物层7上的部分Q仅由第一源极金属层9s1构成，第二源极金属层9s2不配置在金属氧化物层7上。其它的结构与存储晶体管10A相同。在存储晶体管10(1)中，作为第一漏极金属层9d1和第一源极金属层9s1形成Ti层，作为第二漏极金属层9d2和第二源极金属层9s2形成Al层，作为金属氧化物层7形成In-Ga-Zn-O系半导体层。另外，存储晶体管10(1)的沟道长度L例如为1um以上20um以下，沟道宽度为2um以上1mm以下，金属氧化物层7的厚度为5nm以上500nm以下。
作为参考例制备存储晶体管10(2)，其具有对现有的底栅顶接触型TFT应用了具有层叠结构的源极和漏极电极的晶体管结构。
图4中，(a)和(b)分别是参考例的存储晶体管10(2)的截面图和平面图。存储晶体管10(2)与存储晶体管10(1)的不同点仅在于，第二源极金属层9s2和第二漏极金属层9d2在金属氧化物层7上也有配置。即，在存储晶体管10(2)中，漏极电极9d的部分P包含由熔点较低的金属形成的第二漏极金属层9d2。其它的结构、各层的材料和厚度等与存储晶体管10(1)相同。
对存储晶体管10(1)和10(2)在相同条件下进行写入动作，观察写入后的各晶体管。此处，作为写入条件，写入电压Vds为50V，栅极电压Vgs为40V，写入时间为100msec。
图3(c)是表示写入后的存储晶体管10(1)的俯视图，图4(c)是表示写入后的存储晶体管10(2)的俯视图。根据图4(c)能够确认，在参考例的存储晶体管10(2)中，金属氧化物层7上形成了击穿痕迹D。击穿痕迹D可认为是在漏极电极9d的沟道一侧的端部因金属熔化而发生击穿的痕迹。虽然对写入后的存储晶体管10(2)进行了读取动作，但源极与漏极间电流不能流动，难以进行读取电流的测量。相对的，在实施例中，根据图3(c)可知，完全看不出漏极电极9d的变形和击穿痕迹，读取动作也能够正常地进行。由此可知，根据本实施方式能够抑制因写入时产生的热量导致存储晶体管被击穿。
<半导体装置的结构>
本实施方式能够广泛应用于具备存储电路的电子器件。本实施方式的半导体装置只要具备至少一个存储晶体管10A即可，其用途和结构并不限定。例如，可以是非易失性半导体存储装置、集成电路(IC、LSI)、液晶显示装置或有机EL显示装置等各种显示装置、各种显示装置中使用的有源矩阵衬底。
半导体装置还可以具备薄膜晶体管，该薄膜晶体管具有与存储晶体管10A的活性层(金属氧化物层7)由共用的氧化物半导体膜形成的活性层。薄膜晶体管可以是构成电路的电路元件。
在将本实施方式应用于显示装置的有源矩阵衬底的情况下，可以在有源矩阵衬底的显示区域以外的区域(周边区域)设置包含存储晶体管10A的存储电路。在周边区域，可以作为构成驱动电路等周边电路的电路元件形成薄膜晶体管(电路用晶体管)。另外，在显示区域也可以作为设置于各像素的开关元件形成薄膜晶体管(像素用晶体管)。电路用晶体管和像素用晶体管可以具有与存储晶体管10A的活性层由共用的氧化物半导体膜形成的活性层，和与存储晶体管10A的源极和漏极电极由共用的层叠导电膜形成的源极和漏极电极。电路用晶体管和像素用晶体管可以具有与存储晶体管10A相同的晶体管结构。该情况下，这些晶体管能够与存储晶体管10A利用共用的工序制造。不过，由于对电路用晶体管和像素用晶体管不进行写入，所以从衬底的法线方向观察时的漏极电极中的与活性层和栅极电极重叠的部分也可以包含熔点较低的金属或合金。
以下参照附图对本实施方式的半导体装置的更具体的结构进行说明。
<有源矩阵衬底的结构>
本实施方式能够应用于例如液晶显示装置中使用的有源矩阵衬底。
图5(a)是表示有源矩阵衬底1002的一部分的平面图。有源矩阵衬底1002具有包括多个像素101的显示区域100和显示区域以外的区域(周边区域)200。
在显示区域100的各像素101，作为开关元件形成有薄膜晶体管(称作“像素用晶体管”)10T。像素用晶体管10T可以具有与存储晶体管10A(图1)相同的晶体管结构。另外，如图5(b)所示例说明的那样，在漏极电极9d中的与金属氧化物层7和栅极电极3重叠的部分，可以形成第二漏极金属层9d2。
在周边区域200，构成显示装置的多个电路(存储电路和驱动电路等)中的至少一部分形成为单片电路，不过图中未示出。将形成在周边区域200的电路称作“周边电路”。本实施方式中，存储晶体管10A被用于例如形成在周边区域200的存储电路中。
各像素101中设置有沿像素的列方向延伸的源极配线S、沿像素的行方向延伸的栅极配线G和像素电极19。像素用晶体管10T被配置在源极配线S与栅极配线G交叉的点附近。在图示之例中，像素101中设置有与栅极配线G由同一导电膜形成的电容配线CS。电容配线CS上配置有电容部20。
本实施方式中，源极配线S、像素用晶体管10T和存储晶体管10A的源极和漏极电极形成于同一配线(源极配线层)内。源极配线层可以具有层叠结构，例如包含由熔点较高的金属形成的第一金属膜9L(图1)和由熔点比其低的金属形成的第二金属膜9U(图1)。
在周边区域200设置有用于将栅极配线G或源极配线S与外部配线连接的多个端子部201。源极配线S延伸至显示区域100的端部，与源极连接部9sg连接。源极连接部9sg与栅极连接部3sg电连接，该栅极连接部3sg与栅极配线G由同一膜形成。将该连接部称作“源极栅极连接部”30。栅极连接部3sg延伸至周边区域200，经端子部(源极端子)201与例如源极驱动器(未图示)连接。另一方面，栅极配线G也延伸至周边区域200，经端子部(栅极端子)与例如栅极驱动器(未图示)连接，不过图示并未示出。
在周边区域200，包含存储电路的多个周边电路(未图示)形成为单片电路。例如，可以形成有栅极驱动器、源极驱动器等驱动电路，和与各驱动电路连接的存储电路。存储电路包含图1所示的存储晶体管10A。
有源矩阵衬底1002能够应用于液晶显示装置等显示装置。液晶显示装置例如图5(c)所示，包括：有源矩阵衬底1002；表面具有对置电极42的对置衬底41；和配置在它们之间的液晶层43。利用像素电极19和对置电极42对液晶层43按每个像素施加电压，由此进行显示。
图6是示例说明使用了有源矩阵衬底1002的液晶显示装置2001的模块结构的图。图7中，(a)和(b)分别是表示构成非易失性存储装置60a～60c的存储单元和液晶显示装置2001的像素电路的结构的概要图。
液晶显示装置2001具有包括多个像素的显示部71。显示部71与有源矩阵衬底1002的显示区域100(图5(a))对应。本实施方式中，显示部71中矩阵状地排列有多个像素电路70。这些像素电路70通过源极线SL1～SLk、栅极线GL1～GLj以及辅助电容线CSL1～CSLj彼此连接。
如图7(b)所示，各像素电路70具有像素用晶体管10T、液晶电容Clc和辅助电容Cs。像素用晶体管10T的源极电极与源极配线S连接，栅极电极与栅极配线G连接，漏极电极与像素电极(未图示)连接。由像素电极和共用电极COM形成液晶电容Clc，由像素电极和电容配线CS形成辅助电容Cs。
液晶显示装置2001还包括与源极配线S电连接的源极驱动器75、与栅极配线G电连接的栅极驱动器76、与电容配线CS电连接的CS驱动器77和对共用电极进行驱动的共用电极驱动电路74。这些驱动电路75、76、77、74与显示控制电路73和对这些电路供给电源的电源电路(未图示)连接，其中显示控制电路73用于控制时序和对源极配线S、栅极配线G、电容配线CS和共用电极施加的电压。另外，源极驱动器75、栅极驱动器76和显示控制电路73各自与非易失性存储装置60a、60b、60c连接。非易失性存储装置60a、60b、60c与共用存储器控制电路部61连接。
非易失性存储装置60a、60b、60c例如具有多个存储单元阵列状排列而成的结构。存储单元包含存储晶体管10A。存储单元可以具有已参照图2描述的结构。或者，也可以如图7(a)所示例说明的那样，代替图2所示的选择晶体管10a，具有并联连接的2个或2个以上的选择晶体管10a、10b。
非易失性存储装置60a中存储有显示面板的结构信息、固有ID等。这些存储在非易失性存储装置60a中的信息由显示控制电路73参照，基于这些信息进行详细的显示控制方法的切换，或进行控制参数的最优化。另外，固有ID等可从与显示面板连接的***一侧进行查询，被用于进行显示面板的判断、最佳的驱动方法的选择等。显示控制电路73基于存储在非易失性存储装置60a中的信息切换用于进行显示控制的电路，实现显示面板的最佳的显示控制。
非易失性存储装置60b中存储有栅极驱动器的冗余补救(redundancy relief)信息等栅极驱动器的驱动所必须的结构参数的信息。同样地，非易失性存储装置60c中存储有源极驱动器的冗余救援信息等源极驱动器的驱动所必须的结构参数的信息。
非易失性存储装置60a、60b、60c的至少一部分和设置在显示部71以外的电路73、74、75、76、77、61的至少一部分，在有源矩阵衬底1002的周边区域200(图5(a))形成为单片电路。本实施方式中，例如栅极驱动器76在有源矩阵衬底上形成为单片电路。
接着，参照附图对有源矩阵衬底1002的制造方法之一例进行说明。
图8～图13是用于说明有源矩阵衬底1002的制造方法的工序图，各图的(a)和(b)是截面图，(c)是俯视图。在这些图中，分别表示出了有源矩阵衬底1002上的形成存储晶体管10A、10B的区域R(10A)和R(10B)、形成电容部20的区域R(20)、形成栅极源极接触部30的区域R(30)和形成栅极源极交叉部40的区域R(40)。栅极源极交叉部40指的是栅极配线或与栅极配线由同一导电膜形成的导电层隔着绝缘层与源极配线或与源极配线由同一导电膜形成的导电层交叉的部分。另外，在这些图中，为方便起见，将存储晶体管10A、10B和电容部20等的形成区域并排表示，但它们的形成区域的配置并不限定于图示的配置。此外，半导体装置1002不必须具备2种存储晶体管10A、10B，只要具备任一种存储晶体管即可。
首先，在衬底1上例如利用溅射法形成栅极用导电膜，并利用公知的干式蚀刻将其图案化。由此，如图8(a)～图8(c)所示，在栅极源极接触部形成区域R(30)形成栅极连接部3sg，在栅极源极交叉部形成区域R(40)形成栅极配线G，在存储晶体管形成区域R(10A)形成栅极电极3A，在电容部形成区域R(20)形成电容配线CS，在存储晶体管形成区域R(10B)形成栅极电极3B。将利用栅极用导电膜形成的包含这些配线和电极的层称作“栅极配线层”。
作为衬底1，例如能够使用玻璃衬底等透明绝缘性的衬底。作为栅极用导电膜，例如可以使用铝(Al)、铬(Cr)、铜(Cu)、钽(Ta)、钛(Ti)、钼(Mo)或钨(W)等的单层膜，将它们的2层以上层叠得到的层叠膜，或以上述金属元素中的2种以上的元素为成分的合金膜。例如，能够使用从衬底1一侧依次具有Ti膜、Al膜和Ti膜的3层膜(Ti/Al/Ti)，或依次具有Mo膜、Al膜和Mo膜的3层膜(Mo/Al/Mo)等。本实施方式中，作为一例，使用从衬底1起依次具有厚度为10～100nm的Ti膜、厚度为50～500nm的Al膜和厚度为50～300nm的Ti膜的3层膜(Ti/Al/Ti)。
之后，以覆盖栅极配线层的方式形成栅极绝缘膜5。栅极绝缘膜5例如利用等离子体CVD法、溅射法等形成。作为栅极绝缘膜5，例如可以使用选自氧化硅膜(SiO2)、氮化硅膜(SiN)、氧氮化硅膜(SiNO)、氮氧化硅膜(SiON)、氧化铝(Al2O3)和氧化钽(Ta2O5)中的单层或2层以上的层叠膜。本实施方式中，作为一例，使用从衬底1一侧起依次具有厚度为100～500nm的SiN膜和厚度为20～100nm的SiO2膜的2层膜。
接着，在栅极绝缘膜5上，例如利用溅射法形成氧化物半导体膜(厚度：例如5～500nm)，然后利用公知的湿式蚀刻进行氧化物半导体膜的图案化。由此，如图9(a)～图9(c)所示，在存储晶体管形成区域R(10A)形成金属氧化物层7A，在存储晶体管形成区域R(10B)形成金属氧化物层7B。金属氧化物层7A、7B各自以隔着栅极绝缘膜5与对应的栅极电极3A、3B重叠的方式配置。此处，使栅极电极3A、3B的沟道方向的宽度大致相等，并使金属氧化物层7A的沟道方向的宽度小于金属氧化物层7B的沟道方向的宽度。例如，如图所示，可以使金属氧化物层7A的沟道方向的宽度小于栅极电极3A的沟道方向的宽度，并使金属氧化物层7B的沟道方向的宽度大于栅极电极3B的沟道方向的宽度。通过采用这样的结构，能够区分制造沟道长度不同的晶体管结构，而不会增大在栅极电极3A、3B与源极/漏极电极重叠的部分形成的寄生电容。
作为氧化物半导体膜，例如能够使用含In、Ga和Zn的氧化物半导体膜。本实施方式中，使用In-Ga-Zn-O系的非晶氧化物半导体膜(厚度：例如5～500nm)。该半导体膜是n型金属氧化物半导体，在低温下形成。In-Ga-Zn-O系氧化物半导体膜中的各金属元素的组分比In：Ga：Zn例如为1：1：1。即使以该组分比为基准调整组分比，也能够发挥本发明的效果。
接着，如图10(a)～(c)所示，在栅极绝缘膜5和金属氧化物层7A、7B之上，作为源极用导电膜9形成以第一金属膜9L为下层、以第二金属膜9U为上层的层叠膜，之后进行第一次图案化。
第一金属膜9L是由熔点较高的金属(包含合金)形成的金属膜。另外，也可以是由熔点较高的金属氮化物等金属化合物形成的膜。第一金属膜9L例如能够是W、Ta、Ti、Mo、Cr等的金属膜。第二金属膜9U是由熔点较低的金属(包含合金)形成的金属膜。另外，也可以是由熔点较低的金属氮化物等金属化合物形成的膜。第二金属膜9U例如能够是Cu、Al等的金属膜。源极用导电膜例如可以具有以Ti膜为下层、以Al膜为上层的Ti膜-Al膜的2层结构，以Mo膜为下层、以Al膜为上层的Mo膜-Al膜的2层结构，或包含这2个层的3层以上的层叠结构。此处，例如利用溅射法连续地作为第一金属膜9L形成Ti膜(厚度：10～100nm)，作为第二金属膜9U形成Al膜(厚度：50～400nm)。
对于包含第一金属膜9L和第二金属膜9U的源极用导电膜9，例如利用湿式蚀刻进行第一次图案化。湿式蚀刻在仅蚀刻第二金属膜9U而不蚀刻第一金属膜9L的条件下进行。由此，在第二金属膜9U中的位于存储晶体管10A、10B的金属氧化物层7A、7B上的部分分别形成开口。第一金属膜9L在这些开口露出。各开口所设置的部分包含金属氧化物层7A、7B中的成为漏极接触区域的整个区域和成为沟道区域的区域的一部分。
然后，如图11(a)～(c)所示，在源极用导电膜9上，形成在存储晶体管10A、10B的成为沟道区域的区域上具有开口部的抗蚀剂层M。之后，使用抗蚀剂层M对源极用导电膜进行第二次图案化。在第二次图案化中，例如以抗蚀剂层M为掩模，利用湿式蚀刻除去第二金属膜9U，接着利用干式蚀刻除去第一金属膜9L。由此，除去第一和第二金属膜9L、9U中的位于金属氧化物层7A、7B的成为沟道区域的区域上的部分(源极-漏极分离)。
这样，在存储晶体管形成区域R(10A)、R(10B)形成了源极电极9sA、9sB和漏极电极9dA、9dB。并且，在栅极源极接触部形成区域R(30)形成了源极连接部9sg，在栅极源极交叉部形成区域R(40)形成了源极配线S，在电容部形成区域R(20)形成了电容电极9cs。将利用源极用导电膜形成的包含这些配线和电极的层称作“源极配线层”。源极电极9sA、9sB是以由第一金属膜9L形成的第一源极金属层9s1A、9s1B为下层，以由第二金属膜9U形成的第二源极金属层9s2A、9s2B为上层的层叠电极(或层叠配线)。同样地，漏极电极9dA、9sB是以由第一金属膜9L形成的第一漏极金属层9d1A、9d1B为下层，以由第二金属膜9U形成的第二漏极金属层9d2A、9d2B为上层的层叠电极(或层叠配线)。
此处，第二金属膜9U由于通过湿式蚀刻进行图案化，因此在源极配线层中，在从衬底1的法线方向观察时，第二金属膜9U的端部配置在比抗蚀剂层M的端部更靠内侧的位置。而第一金属膜9L由于通过干式蚀刻进行图案化，因此在从衬底1的法线方向观察时，第一金属膜9L的端部与抗蚀剂层M的端部大致匹配。从而，在从衬底1的法线方向观察源极配线层时，第二金属膜9U位于第一金属膜9L的轮廓的内部。在截面图中，第二金属膜9U的端部位于第一金属膜9L上。另外，由于第一次图案化中，成为漏极接触区域的区域上的第二金属膜9U被除去，因此金属氧化物层7A、7B的漏极接触区域上仅残留有第一金属膜9L。
源极电极9sA与漏极电极9dA被配置为彼此电分离，并且各自与金属氧化物层7A的一部分接触。同样地，源极电极9sB与漏极电极9dB被配置为彼此电分离，并且各自与金属氧化物层7B的一部分接触。在从衬底1的法线方向观察时，金属氧化物层7A、7B中的与对应的栅极电极3A、3B重叠，并且位于源极电极9sA、7sB与漏极电极9dA、7dB之间的区域成为沟道区域7cA、7cB。本实施方式中，例如在存储晶体管形成区域R(10A)，以使得在从衬底1的法线方向观察时沟道区域7cA呈U字形的方式，配置源极电极9sA和漏极电极9dA。另一方面，在存储晶体管形成区域R(10B)，以使得在从衬底1的法线方向观察时沟道区域7cB呈矩形的方式，配置源极电极9sB和漏极电极9dB。
这样就形成了存储晶体管10A、10B。对于晶体管10A、10B之任一，漏极电极9dA、9dB中的与金属氧化物层7A、7B和栅极电极3A、3B这两者都重叠的部分都仅由第一金属膜9L构成，不包含第二金属膜9U。另一方面，源极电极9sA、9sB中的与金属氧化物层7A、7B和栅极电极3A、3B这两者都重叠的部分包含第一金属膜9L和第二金属膜9U。
并且，在电容部形成区域R(20)形成具有电容配线CS、电容电极9cs和位于它们之间的电介质层(此处为栅极绝缘膜5)的电容部20。在栅极源极交叉部形成区域R(40)形成了由栅极配线G与源极配线S隔着栅极绝缘膜5交叉的栅极源极交叉部40。在栅极源极接触部形成区域R(30)，源极连接部9sg以隔着栅极绝缘膜5与栅极连接部3sg的一部分重叠的方式配置。
另外，虽然未图示，不过像素用晶体管10T(参照图5(a)、(b))和电路用晶体管也能够与存储晶体管10A、10B利用共用的工序来形成。在像素用晶体管10T和电路用晶体管中，如图5(b)示例说明的那样，漏极电极的第二金属膜9U可以配置在金属氧化物层7上。
接着，如图12(a)～图12(c)所示，例如利用等离子体CVD法或溅射法以覆盖源极配线层的方式形成保护膜(钝化膜)11。作为保护膜11，例如可以使用选自氧化硅膜(SiO2)、氮化硅膜(SiN)、氧氮化硅膜(SiNO)、氮氧化硅膜(SiON)、氧化铝(Al2O3)和氧化钽(Ta2O5)中的单层或2层以上的层叠膜。本实施方式中，作为一例，作为保护膜11使用由CVD法形成的SiO2膜(厚度：例如50～500nm)。
然后，在大气气氛中以200～400℃的温度进行30分钟～4小时左右的退火。由此，在源极电极9sA、9sB和漏极电极9dA、9dB与金属氧化物层7A、7B的界面上形成了反应层。因此，能够降低源极电极9sA、9sB和漏极电极9dA、9dB与金属氧化物层7A、7B间的接触电阻。
之后，如图13(a)～(c)所示，可以根据需要在钝化膜11上形成平坦化膜。本实施方式中，作为平坦化膜例如形成感光性树脂等有机绝缘膜13。有机绝缘膜13利用公知的光刻法(曝光、显影、烘干)进行图案化。由此，在有机绝缘膜13的位于栅极源极接触部形成区域R(30)上的部分形成开口部。然后，以有机绝缘膜13为掩模，进行栅极绝缘膜5和钝化膜11的蚀刻。在蚀刻中，源极连接部9sg和栅极连接部3sg作为蚀刻阻挡层发挥作用。因此，栅极绝缘膜5中的由源极连接部9sg覆盖的部分不被蚀刻而是残留下来。这样，能够获得使栅极连接部3sg和源极连接部9sg的表面露出的接触孔15。
接着，在接触孔15内和有机绝缘膜13上形成导电膜，并对其进行图案化。由此，在栅极源极接触部形成区域R(30)，获得在接触孔15内将栅极连接部3sg与源极连接部9sg电连接的上部导电层17。这样就形成了栅极源极接触部30。
本实施方式中，作为导电膜使用ITO膜(厚度：例如约20nm～300nm)等透明导电膜。另外，也能够利用该导电膜形成按各像素形成的像素电极19(图5(a))。这样就得到了有源矩阵衬底1002。
本实施方式的半导体装置并不限定于有源矩阵衬底1002或使用了该衬底的显示装置。本实施方式能够适宜地应用于具有氧化物半导体TFT和非易失性存储器的器件。例如，由于存储晶体管10A能够在较低温度(例如200℃以下)下制造，所以能够应用于IC标签等。该情况下，存储晶体管10A能够用于ID的存储。另外，由于作为氧化物半导体膜能够使用透明的金属氧化物膜，所以也能够用于数字标牌用的大容量存储装置。除存储装置以外，也能够应用于ASIC(Application Specific Integrated Circuit，专用集成电路)、FPGA(Field-Programmable Gate Array，现场可编程门阵列)等可编程逻辑电路装置。
<存储晶体管10A的电特性>
此处，参照图14～图20说明存储晶体管10A的电特性。
作为存储晶体管10A，制备使用In-Ga-Zn-O系氧化物半导体作为金属氧化物层7的n沟道型薄膜晶体管，测定写入前和写入后的电特性。测定中使用的存储晶体管10A的沟道长度L1为4μm，沟道宽度W1为20μm，活性层(金属氧化物层)7A的厚度为20～100nm，沟道区域7cA的平面形状为矩形或U字形。
存储晶体管10A在刚制造完成时(初始状态)表现出与通常的薄膜晶体管同样的晶体管特性。即，漏极电流Ids(从漏极电极流动到源极电极的电流)依赖于栅极电压Vgs(以源极电极为基准施加在栅极电极上的电压)和漏极电压Vds(以源极电极为基准施加在漏极电极上的电压)中的每一个而变化。
图14(a)是表示在存储晶体管10A的初始状态下，Vds＝0.1V和Vds＝10V的情况下的Ids-Vgs特性的图。图14(b)是表示在存储晶体管10A的初始状态下，使Vgs从0V到7V按每1V变化的情况下的Ids-Vds特性的图。其中，图14的(a)和(b)中的漏极电流Ids的值表示的是每单位栅极宽度(1μm)的漏极电流(单位漏极电流)的值。
根据图14(a)和(b)可明确，对于初始状态的存储晶体管10A，在栅极电压Vgs为约0.5V以下的范围(特定电压范围)，且漏极电压Vds为0.1V以上10V以下的范围中，单位漏极电流极小(例如1×10-14A/μm以下)。这实质上为关断状态。当栅极电压Vgs大于上述特定电压范围时，随着栅极电压Vgs的增大，漏极电流Ids也增大(图14(a))。另外，随着漏极电压Vds的增大，漏极电流Ids也增大(图14(b))。
对这种初始状态(也称半导体状态)的存储晶体管10A进行写入动作，调查写入后的电特性。写入是这样进行的，即，对存储晶体管10A施加规定的栅极电压Vgs和漏极电压Vds，使沟道区域7cA有较大的漏极电流流动。由于漏极电流的作用，金属氧化物层7A上局部地产生焦耳热，能够使沟道区域7cA的电阻降低。另外，写入时的栅极电压Vgs例如设定为比通过电路动作而施加在电路用晶体管上的栅极电压的范围高的电压。此处，对存储晶体管10A施加漏极电压Vds：24V和栅极电压Vgs：30V来进行写入。写入时间(漏极电流Ids的通电时间)为100m秒。
图15(a)是表示在存储晶体管10A的写入动作后，Vds＝0.1V和Vds＝10V的情况下的Ids-Vgs特性的图。图15(b)是表示在存储晶体管10A的写入动作后，使Vgs从0V到7V按每1V变化的情况下的Ids-Vds特性的图。
另外，图16所示的是，为了比较写入前后的电特性，将写入前(初始状态)和写入后的存储晶体管10A在Vgs＝0V的情况下的原点附近的Ids-Vds特性放大表示的图。线R1表示写入前的Ids-Vds特性，线T1表示写入后的Ids-Vds特性。
图17是将写入前后的存储晶体管10A的Ids-Vgs特性叠加表示的图。线T2和T3分别表示Vds为0.1V和10V时的写入前的Ids-Vgs特性。线R2和R3分别表示Vds为0.1V和10V时的写入后的Ids-Vgs特性。
图18是表示写入前后的存储晶体管10A的根据Ids-Vds特性得到的微分电阻(dVds/dIds，单位：Ωμm)与漏极电压Vds的关系的图。线T4、T5分别表示栅极电压Vgs为0V和7V时的写入前的dVds/dIds与Vds的关系。线R4、R5分别表示栅极电压Vgs为0V和7V时的写入后的dVds/dIds与Vds的关系。
根据图15(a)和(b)可明确，写入后的存储晶体管10A中，漏极电流Ids基本上不依赖于栅极电压Vgs，主要是依赖于漏极电压Vds而变化。若漏极电压Vds一定，则漏极电流Ids为大致一定值。另外，Ids-Vds特性的各栅极电压Vgs下的IV曲线与栅极电压Vgs无关地为大致直线状，并且通过原点(Ids＝0A/μm，Vds＝0V)。即，可知写入后的存储晶体管10A是呈欧姆电阻特性的电阻体。原点处的微分电阻(dVds/dIds)是既不为无穷大也不为0的有限值。
在初始状态的存储晶体管10A中，若漏极电压Vds一定，则漏极电流Ids较大地依赖于栅极电压Vgs而变化。并且，在栅极电压Vgs处于特定电压范围内(例如约0.5V以下)的情况下，漏极电流Ids基本上不流动，实质上为关断状态。相对地，在写入后，若漏极电压Vds一定，则与栅极电压Vgs无关地，流动的漏极电流Ids一定。在栅极电压Vgs处于特定电压范围内的情况下，若漏极电压为例如0.1V以上10V以下的范围，则单位漏极电流为1×10-11A/μm以上。
这样，对于存储晶体管10A，在半导体状态时，在漏极电压的绝对值为0.1V以上10V以下的范围内，栅极电压存在使得单位沟道宽度的漏极电流Ids/W1的绝对值为例如1×10-14A/μm以下的微小电流状态的电压范围。在变化为电阻体状态后，在漏极电压的绝对值为0.1V以上10V以下的范围内，即使在将栅极电压设定为上述电压范围内的情况下，单位沟道宽度的漏极电流Ids/W1的绝对值也会随漏极电压而成为例如1×10-11A/μm以上的电流状态。
另外，根据图18可知，初始状态下的微分电阻dVds/dIds随栅极电压Vgs而变化。而写入后的微分电阻dVds/dIds不随栅极电压Vgs变化。
接着，对存储晶体管10A的写入动作进一步进行说明。存储晶体管10A的写入动作通过在一定的写入时间内使高电流密度的漏极电流Ids在沟道区域7cA流动来执行。高电流密度的漏极电流Ids在比写入动作以外的电路动作中施加在存储晶体管10A上的栅极电压Vgs和漏极电压Vds的电压范围高的偏压状态下流动。通过使规定的高电流密度的漏极电流Ids流动一定的写入时间，在沟道区域7cA产生焦耳热和电迁移。由此，构成沟道区域7c(金属氧化物层7)的金属氧化物的组分发生变化，可认为低电阻化由此引起。另外，若使金属氧化物层7的厚度一定，则单位漏极电流(单位：A/μm)与漏极电流的电流密度(单位：A/m2)成正比关系。通过增大单位漏极电流(单位：A/μm)，漏极电流的电流密度(单位：A/m2)增大。本实施方式中，使写入动作时的单位漏极电流为例如1μA/μm～1mA/μm左右，写入时间为例如10μ秒～100秒左右。写入时的栅极电压Vgs例如设定为大于0V且为200V以下，优选20V以上100V以下。写入时的漏极电压Vds例如设定为大于0V且为200V以下，优选20V以上100V以下。不过，写入时的电压Vgs、Vds不限于上述范围，能够适宜设定以使得期望的单位漏极电流流动。另外，写入动作时的单位漏极电流和写入时间也不限于上述数值范围。单位漏极电流和写入时间能够根据金属氧化物层7A所使用的金属氧化物半导体的种类和厚度、存储晶体管10A的元件结构等变化。
存储晶体管10A中产生的焦耳热越大，存储晶体管10A的电特性越容易变化。例如，若增大写入时的单位漏极电流Ids，则能够产生更大的焦耳热。
图19表示写入时间(单位：m秒)与单位漏极电流(单位：A/μm)的关系之一例。根据图19可知，单位漏极电流越大焦耳热越大，越能够缩短写入时间。
通过提高写入时的栅极电压Vgs，或增大栅极绝缘膜5的电容，能够增大写入时的单位漏极电流。不过，写入时的栅极电压Vgs需要被设定为低于栅极绝缘膜5的绝缘击穿电压的值。从而，为了进一步提高写入时的栅极电压Vgs，优选提高栅极绝缘膜5的绝缘击穿电压。从这样的观点来看，本实施方式中，栅极绝缘膜5使用高相对介电常数的材料来增大电容。作为高相对介电常数的绝缘材料，例如可以使用氮化硅膜(SiN)或氧氮化硅膜(SiNO)。它们的相对介电常数比氧化硅膜(SiO2)的相对介电常数高。另外，除了选择介电常数大的材料以外，或者在选择了介电常数大的材料的同时，也可以通过增大栅极绝缘膜5的厚度，来将施加在栅极绝缘膜5上的电场强度抑制得较低。由此，能够降低栅极绝缘膜5的绝缘击穿电压。另外，作为高相对介电常数的绝缘膜，若利用CVD法形成氮化硅膜(SiN)和氮氧化硅膜(SiON)，则这些膜中会含有氢。因此，当SiN或SiON膜与作为金属氧化物层7A的金属氧化物层接触时，由于氢与氧化物半导体的氧发生反应，金属氧化物层7A可能会接近成为导电体。因此，对于金属氧化物层7A与氮化硅膜(SiN)、氧氮化硅膜(SiNO)，可以在它们之间以使它们不直接接触的方式，***膜中氢浓度较低的氧化硅膜(SiO2)或氮氧化硅膜(SiON)。
若本实施方式的存储晶体管具有容易产生焦耳热的结构，或产生的焦耳热不容易扩散的结构，则能够实现更高的写入特性。例如，利用沟道区域的平面形状来更加有效地利用焦耳热，能够进一步缩短写入时间。具体而言，若沟道区域的平面形状为例如U字形，则与矩形相比能够缩短写入所需要的时间。
图20是表示沟道区域的平面形状与写入时间的关系的图。横轴是栅极电压Vgs和写入电压Vds(其中，Vgs＝Vds)，纵轴是写入时间。此处，对于沟道区域的平面形状为矩形的存储晶体管和沟道区域的平面形状为U字形的存储晶体管调查写入时间。另外，这些存储晶体管的沟道宽度和沟道长度是相等的，并且，沟道区域的平面形状以外的结构(活性层的厚度、栅极绝缘膜的材料和厚度等)也是相同的。
根据图20所示的结果可知，通过使沟道区域为U字形，与矩形的情况相比，能够更加有效地将因写入电流而产生的焦耳热用于写入。可认为其理由如下。在形成了U字形的沟道区域的情况下，在从衬底的法线方向观察时，形成漏极电极和源极电极中的一方被另一方包围的结构。因此，在被包围的一方的电极一侧，电流密度增大，与另一方的电极一侧相比产生更大的焦耳热。其结果，焦耳热引起的氧化物半导体的低电阻化被推进，写入动作得到促进。尤其是，若使被包围的一方的电极为漏极电极，即在沟道区域的U字形的外侧配置源极电极，在U字形的内侧配置漏极电极，则能够增大在金属氧化物层的漏极一侧产生的热量，所以能够进一步提高写入速度。因此，若对具有U字形的沟道区域的存储晶体管应用本实施方式的电极结构，能够获得更加显著的效果。另外，沟道区域的平面形状不限于U字形，只要具有使电流密度局部地增大的形状，就能够带来同样的效果。
<存储晶体管的结构例>
为了进一步增大存储晶体管的写入动作时的漏极电流Ids，可以在金属氧化物层7中的与栅极电极3相反的一侧设置另一栅极电极18。
图21的(a)和(b)是示例说明本实施方式的另一存储晶体管的结构的平面图和截面图。该例中，在金属氧化物层7的上方，隔着层间绝缘层(此处是钝化膜11和有机绝缘膜13)设置有上部栅极电极18。上部栅极电极18配置成，在从衬底1的法线方向观察时，与金属氧化物层7中的至少沟道区域7c重叠。上部栅极电极18例如可以是与像素电极由共用的透明导电膜形成的透明电极。另外，上部栅极电极18与位于金属氧化物层7的衬底1一侧的栅极电极(栅极配线)3可以经接触孔CH连接。由此，另一栅极电极18与栅极电极3成为同电位，所以能够利用背栅效应进一步增大漏极电流Ids。像这样，通过在存储晶体管设置上部栅极电极18，无需大幅提高栅极电压Vgs，就能够增大焦耳热，缩短写入时间。另外，在图21所示之例中，上部栅极电极18表示为透明电极，但也可以不是透明电极。另外，此处沟道区域7c的平面形状为U字形，但也可以是矩形或其它形状。
如后文所述，本实施方式的存储晶体管也可以具有以与沟道区域7c的表面接触的方式设置有蚀刻阻挡层的蚀刻阻挡结构。或者，也可以具有在源极或漏极电极上形成金属氧化物层7，配置成使金属氧化物层7的下表面与这些电极接触的底接触结构。
(第二实施方式)
以下说明本发明的半导体装置的第二实施方式。本实施方式的半导体装置与第一实施方式的半导体装置的不同点在于，包括在金属氧化物层上作为蚀刻阻挡层具有保护层的存储晶体管。其它的结构是相同的。
图22的(a)和(b)分别是表示第二实施方式中的存储晶体管10C的结构之一例的平面图和截面图。图22(b)所示的截面是沿着图22(a)所示的A-A'线的截面。图22中对于与图1相同的结构要素标注相同的附图标记，省略说明。
存储晶体管10C具有形成在金属氧化物层7与源极配线层之间的保护层31。保护层31与金属氧化物层7的至少沟道区域7c接触。将保护层31中的与沟道区域7c接触的部分称作沟道保护层31c。金属氧化物层7的沟道方向的宽度大于栅极电极3的沟道方向的宽度。该例中，保护层31以覆盖金属氧化物层7的方式设置。在保护层31设置有使金属氧化物层7中的位于沟道区域7c两侧的区域分别露出的开口部32s、32d。源极电极9s和漏极电极9d分别形成在保护层31上和开口部32s、32d内，在开口部32s、32d内与金属氧化物层7接触。由此，金属氧化物层7中的与源极电极9s接触的区域成为源极接触区域，与漏极电极9d接触的区域成为漏极接触区域。
在存储晶体管10C中，与第一实施方式同样地，漏极电极9d中的在从衬底1的法线方向观察时与金属氧化物层7和栅极电极3这两都者重叠的部分由第一漏极金属层9d1构成，不包含第二漏极金属层9d2。例如，如图所示，开口部32d内仅配置有第一漏极金属层9d1，可以不配置第二漏极金属层9d2。由此能够得到与第一实施方式同样的效果。源极电极9s的结构不特别限定，例如，可以在开口部32s内配置第一源极金属层9s1和第二源极金属层9s2两者，在从衬底1的法线方向观察时与金属氧化物层7和栅极电极3这两者都重叠。另外，在图22中，沟道区域7c的平面形状为矩形，但也可以是图1(b)所示的U字形。
接着，参照附图以有源矩阵衬底为例对本实施方式的半导体装置的制造方法进行说明。
图23～图28是用于说明有源矩阵衬底1003的制造方法之一例的工序图，各图的(a)和(b)是截面图，(c)是俯视图。此处表示了用于形成有源矩阵衬底1003上的存储晶体管10C、电容部20、栅极源极接触部30和栅极源极交叉部40的工序。
首先，如图23(a)～(c)所示，在衬底1上形成栅极用导电膜，通过将其图案化而形成包含栅极连接部3sg、栅极配线G、栅极电极3C和电容配线CS的栅极配线层。之后，以覆盖栅极配线层的方式形成栅极绝缘膜5。接着，在栅极绝缘膜5上形成氧化物半导体膜，通过将其图案化而在存储晶体管形成区域R(10C)形成金属氧化物层7C。另外，在电容部形成区域R(20)以隔着栅极绝缘膜5与电容配线CS重叠的方式形成半导体层7cs。电容部形成区域R(20)残留有半导体层7cs这一点与上述的实施方式不同。各层的材料和厚度、形成方法与第一实施方式中说明的各层的材料、厚度以及形成方法相同。
接着，如图24(a)～(c)所示，在栅极绝缘膜5、金属氧化物层7C和半导体层7cs之上形成绝缘保护膜，通过将其图案化而得到保护层31。保护层31至少设置在金属氧化物层7C的成为沟道区域的区域上。将保护层31中的位于沟道区域上的部分称作沟道保护层31c。
在对绝缘保护膜进行图案化时，位于绝缘保护膜下方的栅极绝缘膜5也同时被图案化。此时，由于金属氧化物层7C和半导体层7cs作为蚀刻阻挡层起作用，所以栅极绝缘膜5中的被这些层覆盖的部分不会被除去。此外，通过进行图案化，在栅极源极接触部形成区域R(30)，在保护层31和栅极绝缘膜5形成了使栅极连接部3sg露出的开口部33。在电容部形成区域R(20)，在保护层31形成了使半导体层7cs露出的开口部34。另外，在存储晶体管形成区域R(10C)，在金属氧化物层7C中的成为沟道区域7cC的部分的两侧，分别形成使金属氧化物层7C露出的开口部32s、32d。
绝缘保护膜例如能够使用等离子体CVD法或溅射法形成，并利用公知的干式蚀刻进行图案化。在绝缘保护膜形成后，例如在大气气氛中以200～450℃的温度进行30分钟～4小时左右的退火。作为绝缘保护膜，例如能够使用选自氧化硅膜(SiO2)、氮化硅膜(SiN)、氧氮化硅膜(SiNO)、氮氧化硅膜(SiON)、氧化铝(Al2O3)和氧化钽(Ta2O5)中的单层或2层以上的层叠膜。本实施方式中，作为一例使用厚度为约10nm～500nm的SiO2膜。
接着，如图25(a)～(c)所示，在保护层31之上和保护层31的开口部内形成源极用导电膜，之后进行第一次图案化。作为源极用导电膜，形成以第一金属膜9L为下层、以第二金属膜9U为上层的层叠膜。
第一金属膜9L和第二金属膜9U的材料与已参照图10叙述的材料相同。此处，例如利用溅射法连续地作为第一金属膜9L形成Ti膜(厚度：10～100nm)，作为第二金属膜9U形成Al膜(厚度：50～400nm)。由此，获得具有Ti膜-Al膜的双层结构的源极用导电膜。
对于该源极用导电膜，例如利用湿式蚀刻进行第一次图案化。湿式蚀刻在仅蚀刻第二金属膜9U而不蚀刻第一金属膜9L的条件下进行。由此，在第二金属膜9U，在存储晶体管10C的金属氧化物层7C的一部分上形成开口。开口所设置的部分包含金属氧化物层7C中的成为漏极接触区域的整个区域和成为沟道区域的区域的一部分。第一金属膜9L在开口露出。
之后，在源极用导电膜上形成抗蚀剂层M，然后对源极用导电膜进行第二次图案化。在第二次图案化中，例如以抗蚀剂层M为掩模，利用湿式蚀刻除去第二金属膜9U，接着利用干式蚀刻除去第一金属膜9L。由此，除去第一金属膜9L和第二金属膜9U中的位于金属氧化物层7C的成为沟道区域的区域上的部分(源极-漏极分离)。
这样，如图26(a)～(c)所示，在存储晶体管形成区域R(10C)形成了源极电极9sC和漏极电极9dC，在栅极源极接触部形成区域R(30)形成了源极连接部9sg，在栅极源极交叉部形成区域R(40)形成了源极配线S，在电容部形成区域R(20)形成了电容电极9cs。将利用源极用导电膜形成的包含这些配线和电极的层称作“源极配线层”。
此处，由于第二金属膜9U通过湿式蚀刻进行图案化，因此在源极配线层中，在从衬底1的法线方向观察时，第二金属膜9U的端部配置在比抗蚀剂层M的端部更靠内侧的位置。而第一金属膜9L由于通过干式蚀刻进行图案化，因此在从衬底1的法线方向观察时，第一金属膜9L的端部与抗蚀剂层M的端部匹配。从而，在从衬底1的法线方向观察源极配线层时，第二金属膜9U位于第一金属膜9L的轮廓的内部。在截面图中，第二金属膜9U的端部位于第一金属膜9L上。另外，由于第一次图案化中，成为漏极接触区域的区域上的第二金属膜9U被除去，因此金属氧化物层7C的漏极接触区域上仅残留有第一金属膜9L。金属氧化物层7C中的与对应的栅极电极3C重叠，并且位于源极电极9sC与漏极电极9dC之间的区域成为沟道区域7cC。本实施方式中，例如在存储晶体管形成区域R(10A)，以使得在从衬底1的法线方向观察时沟道区域7cA呈矩形的方式，配置源极电极9sC和漏极电极9dC。
这样就形成了存储晶体管10C。对于存储晶体管10C，与第一实施方式同样地，漏极电极9d中的与金属氧化物层7C和栅极电极C这两者都重叠的部分仅由第一金属膜9L构成，不包含第二金属膜9U。另一方面，源极电极9sC中的与金属氧化物层7C和栅极电极3C这两者都重叠的部分具有包含第一金属膜9L和第二金属膜9U的层叠结构。
并且，在栅极源极接触形成区域R(30)，获得了在开口部33内与栅极连接部3sg接触的源极连接部9sg。另外，在栅极源极交叉部形成区域R(40)形成了源极配线S。在电容部形成区域R(20)形成了在开口部34内与半导体层7cs接触的电容电极9cs。这样，在栅极源极接触部形成区域R(30)形成了栅极源极接触部30，在栅极源极交叉部形成区域R(40)形成了栅极源极交叉部40，在电容部形成区域R(20)形成了电容部20，在存储晶体管形成区域R(10A、10B)形成了存储晶体管10A、10B。
另外，虽然未图示，不过像素用晶体管10T(参照图5(a)、(b))也能够与存储晶体管10C利用共用的工序来形成。在像素用晶体管10T中，漏极电极的第二金属膜9U可以也配置在金属氧化物层7上。
接着，如图27和图28(a)～(c)所示，形成保护层(钝化膜)11、感光性树脂等有机绝缘膜13和上部导电层17。首先，利用与第一实施方式中已述的方法相同的方法，依次形成保护膜11和有机绝缘膜13。接着，在有机绝缘膜13的位于栅极源极接触部形成区域R(30)上的部分形成开口部。然后，以有机绝缘膜13为掩模进行钝化膜11的蚀刻。由此，获得使源极连接部9sg的表面露出的接触孔15。接着，在接触孔15内和有机绝缘膜13上形成导电膜，并对其进行图案化。由此，在栅极源极接触部形成区域R(30)，获得在接触孔15内与源极连接部9sg接触的上部导电层17。保护膜11、有机绝缘膜13和导电膜的材料和厚度、形成方法与第一实施方式中说明的这些膜的材料、厚度以及形成方法相同。这样就得到了有源矩阵衬底1003。
本实施方式的存储晶体管10C由于具有蚀刻阻挡层(蚀刻阻挡结构)，因此与不具有蚀刻阻挡层的情况(沟道蚀刻结构)相比具有以下优点。
本实施方式中，在沟道区域7cC由沟道保护层31c覆盖的状态下，进行用于使源极、漏极分离的源极用导电膜的蚀刻工序。因此，与具有沟道蚀刻结构的薄膜晶体管相比，能够降低蚀刻对沟道区域7cC的损伤。从而能够改善存储晶体管10C的电特性的偏差。并且，能够降低因电应力导致的电特性的变动量。此外，在栅极源极接触部30，能够使栅极连接部3sg与源极连接部9sg直接接触。从而，能够减小栅极源极接触部30的尺寸，所以能够减小电路面积。
(第三实施方式)
以下说明本发明的半导体装置的第三实施方式。本实施方式的半导体装置与第一实施方式的半导体装置的不同点在于，包括在源极和漏极电极上具有活性层的底接触结构的存储晶体管10D。其它的结构是相同的。
图29的(a)和(b)分别是表示第三实施方式中的存储晶体管10D的结构之一例的平面图和截面图。图29(b)所示的截面是沿着图29(a)所示的A-A'线的截面。图29中对于与图1相同的结构要素标注相同的附图标记，省略说明。
存储晶体管10D中，在覆盖栅极电极3的栅极绝缘膜5上，源极电极9s与漏极电极9d分离设置，它们之上形成有金属氧化物层7。金属氧化物层7被配置成，与位于源极电极9s和漏极电极9d之间的栅极绝缘膜5、以及源极电极9s和漏极电极9d的上表面和侧面接触。在从衬底1的法线方向观察时，金属氧化物层7中的与栅极电极3重叠，并且位于源极电极9s与漏极电极9d之间的部分成为沟道区域7c。在图29中，沟道区域7c的平面形状为矩形，但也可以是图1(b)所示的U字形。
本实施方式中，漏极电极9d中的在从衬底1的法线方向观察时与金属氧化物层7和栅极电极3这两者都重叠的部分由第一漏极金属层9d1构成，不包含第二漏极金属层9d2。另一方面，在源极电极9s中，与金属氧化物层7和栅极电极3这两者都重叠的部分包含第一和第二源极金属层9s1、9s2。通过采用这样的结构，能够得到与第一实施方式同样的效果。
如图所示，第一漏极金属层9d1、第一源极金属层9s1和第二源极金属层9s2可以与金属氧化物层7的下表面接触(底接触结构)。不过，第二漏极金属层9d2优选不与金属氧化物层7的下表面接触。
接着，参照附图以有源矩阵衬底为例对本实施方式的半导体装置的制造方法进行说明。
图30～图34是用于说明有源矩阵衬底的制造方法之一例的工序图，各图的(a)和(b)是截面图，(c)是俯视图。此处表示了用于形成有源矩阵衬底上的存储晶体管10D和10E、电容部20、栅极源极接触部30和栅极源极交叉部40的工序。另外，本实施方式的有源矩阵衬底只要具备2种存储晶体管10D和10E中的任一者即可，可以不具备两者。
首先，如图30(a)～(c)所示，在衬底1上形成栅极用导电膜，通过将其图案化而形成包含栅极连接部3sg、栅极配线G、栅极电极3D和3E以及电容配线CS的栅极配线层。之后，以覆盖栅极配线层的方式形成栅极绝缘膜5。
接着，在栅极绝缘膜5上，作为源极用导电膜形成以第一金属膜9L为下层、以第二金属膜9U为上层的层叠膜，进行第一次图案化。
第一金属膜9L和第二金属膜9U的材料与已参照图10叙述的材料相同。此处，例如利用溅射法连续地作为第一金属膜9L形成Ti膜(厚度：10～100nm)，作为第二金属膜9U形成Al膜(厚度：50～400nm)。由此，获得具有Ti膜-Al膜的双层结构的源极用导电膜。
对于该源极用导电膜，例如利用湿式蚀刻进行第一次图案化。湿式蚀刻在仅蚀刻第二金属膜9U而不蚀刻第一金属膜9L的条件下进行。由此，在第二金属膜9U的位于栅极电极3D、3E上方的部分形成开口。开口被配置成与以下部分对应，该部分包含要在之后的工序中形成的金属氧化物层中的成为漏极接触区域的整个区域和成为沟道区域的区域的一部分。第一金属膜9L在开口露出。
然后，在源极用导电膜上，形成在存储晶体管10D、10E的栅极电极3D、3E上具有开口部的抗蚀剂层M。之后，对源极用导电膜进行第二次图案化。在第二次图案化中，例如以抗蚀剂层M为掩模，利用湿式蚀刻除去第二金属膜9U，接着利用干式蚀刻除去第一金属膜9L。由此，在存储晶体管形成区域R(10D)、R(10E)，利用源极用导电膜形成了彼此分离配置的源极电极9sA、9sB和漏极电极9dA、9dB(源极-漏极分离)。并且，在栅极源极接触部形成区域R(30)形成了源极连接部9sg，在栅极源极交叉部形成区域R(40)形成了源极配线S，在电容部形成区域R(20)形成了电容电极9cs。将利用源极用导电膜形成的包含这些配线和电极的层称作“源极配线层”。
接着，如图32(a)～(c)所示，在栅极绝缘膜5和源极配线层上形成氧化物半导体膜，并将其图案化。由此，在存储晶体管形成区域R(10D)、R(10E)分别形成金属氧化物层7D、7E。氧化物半导体膜的材料和厚度、形成方法与上述实施方式的材料、厚度以及形成方法相同。
金属氧化物层7D、7E被配置成，分别与位于源极电极9sA、7sB和漏极电极9dA、7dB之间的栅极绝缘膜5接触，且与源极电极9sA、7sB和漏极电极9dA、7dB的上表面和侧面接触。该例中，金属氧化物层7D以与漏极电极9dD的第一漏极金属层9d1D接触，且不与第二漏极金属层9d2D接触的方式图案化。可以与源极电极9sD的第二源极金属层9s2D接触。金属氧化物层7E也是同样的。由此，在从衬底1的法线方向观察时，漏极电极9dD、9dE中的与栅极电极3D、3E和金属氧化物层7D、7E这两者都重叠的部分不包含第二漏极金属层9d2D、9d2E，所以能够获得与上述实施方式同样的效果。这样就形成了存储晶体管10D、10E。
本实施方式中，由于在源极用导电膜的蚀刻工序后形成金属氧化物层7D、7E，所以能够抑制蚀刻工序对金属氧化物层7D、7E造成损伤。
接着，如图33和图34(a)～(c)所示，在源极配线层和金属氧化物层7D、7E上，形成保护膜(钝化膜)11、感光性树脂等有机绝缘膜13和上部导电层17。首先，利用与上述实施方式相同的方法，依次形成保护膜11和有机绝缘膜13，并在有机绝缘膜13的位于栅极源极接触部形成区域R(30)上的部分形成开口部。接着，以该有机绝缘膜13为掩模进行钝化膜11的蚀刻。由此，能够获得使栅极连接部3sg和源极连接部9sg的表面露出的接触孔15。接着，在接触孔15内和有机绝缘膜13上形成导电膜，并对其进行图案化。由此，获得在接触孔15内将源极连接部9sg电连接的上部导电层17。保护膜11、有机绝缘膜13和导电膜的材料和厚度、形成方法与上述实施方式的材料、厚度以及形成方法相同。这样就得到了有源矩阵衬底1004。
本实施方式的存储晶体管10D、10E具有以在活性层7A、7B的下表面与源极和漏极电极接触的方式构成的底接触结构。通过采用这样的结构，与具有沟道蚀刻结构的情况相比具有以下优点。
本实施方式中，在进行了用于使源极、漏极分离的源极用导电膜的蚀刻工序后形成金属氧化物层7D、7E。因此，与具有沟道蚀刻结构的薄膜晶体管相比，能够降低蚀刻对沟道区域7cD、7cE的损伤。从而能够改善存储晶体管10D、10E的电特性的偏差。并且，能够降低因电应力导致的电特性的变动量。
此外，在本实施方式中，与第二实施方式的具有蚀刻阻挡结构的情况相比，制造工序得到简化。因此，具有能够降低制造成本并且提高成品率的优点。
另外，第二实施方式和第三实施方式中的存储晶体管10C～10E的动作和电特性与第一实施方式中说明的动作和电特性相同。此外，这些实施方式也与第一实施方式同样地，不限于有源矩阵衬底，能够广泛应用于集成电路等具备存储电路的电子器件等。
另外，上述各实施方式中，作为存储晶体管10A～10E使用了底栅型薄膜晶体管，但也可以使用顶栅型薄膜晶体管。
图36的(b)和(c)分别是示例说明顶栅型存储晶体管的结构的截面图。图36(b)所示之例中，除了栅极电极3配置在金属氧化物层7上方这一点之外，具有与图34所示的存储晶体管10D、10E相同的结构。图36(c)所示之例中，除了改变了第一金属膜9L与第二金属膜9U的层叠顺序这一点之外，具有与图36(a)所示的存储晶体管相同的结构。
本实施方式的半导体装置中，对存储晶体管10A的写入动作利用金属氧化物层7A中产生的焦耳热来进行。写入动作时的沟道区域7cA的温度例如为200℃以上。在沟道区域7cA的漏极一侧，也可能变得更高(例如250℃以上或300℃以上)。因此，在存储晶体管10A的金属氧化物层7A的上方，优选不配置由耐热性较低的材料(软化温度：小于200℃，优选小于300℃)构成的层(例如有机绝缘膜)。以下以有源矩阵衬底为例更具体地进行说明。
在有源矩阵衬底1002～1004中，存储晶体管10A～10E由钝化膜11和有机绝缘膜13覆盖。若该有机绝缘膜13的耐热性较低，则根据写入条件等的不同，有机绝缘膜13中位于金属氧化物层上的部分可能会从钝化膜11剥离，或发生变化。尤其是，在有机绝缘膜13中的金属氧化物层的漏极一侧的端部上，可能发生剥离或变形。若发生了有机绝缘膜13的剥离或变形，例如在使用多个存储晶体管构成存储器阵列的情况下，根据有机绝缘膜13的剥离和变形的位置可能就能够辨别已被写入的存储晶体管RT与未被写入的存储晶体管ST。
因此，如图35(a)～(c)所示例说明的那样，在金属氧化物层7A的上方，作为钝化膜11，可以设置耐热性比较高的无机绝缘膜(上文列举的硅氧化膜等)，并在钝化膜11上不形成有机绝缘膜13。由此，不会发生因写入时的热引起的上述问题，能够进一步提高器件的可靠性和安全性。
图35(a)～(c)所示例说明的有源矩阵衬底可以不具有有机绝缘膜作为平坦化膜。或者，也可以仅在衬底1的一部分区域具有有机绝缘膜13。该情况下，有机绝缘膜13只要至少不形成在存储晶体管10A、10C、10D的金属氧化物层7A、7C、7D的上方即可，例如在像素用晶体管、电路用晶体管的金属氧化物层的上方可以形成有有机绝缘膜13。
在图5所示例说明的有源矩阵衬底1002中，有机绝缘膜13可以形成在多个像素用晶体管10T的上方，但不形成在存储电路内的存储晶体管10A的上方。例如，有机绝缘膜13可以设置在显示区域100，但不设置在周边区域200(周边区域200中的至少存储电路上)。
或者，在有源矩阵衬底1002～1004中，代替有机绝缘膜13使用由高耐热性的材料(例如软化温度：200℃以上，优选300℃以上)构成的平坦化膜，也能够抑制因写入时的热引起的上述问题。例如，作为平坦化膜可以使用无机类的SOG(旋涂玻璃)膜等无机绝缘膜。
另外，在上述各实施方式中，存储晶体管10A、10B是薄膜晶体管，但也可以是MOS型晶体管。即使是MOS型晶体管，通过使高电流密度的漏极电流在沟道区域流动，也能够使其变化为电阻体状态。MOS型晶体管例如具有在硅衬底上隔着绝缘膜配置金属氧化物半导体膜的结构。在这样的结构中，虽然使用了散热性高的硅衬底，但由于硅衬底与氧化物半导体膜由绝缘膜分离，所以能够抑制由写入电流带来的焦耳热散发到硅衬底上。因此，能够利用焦耳热使氧化物半导体膜低电阻化。
构成存储晶体管10A～10E的各导电膜和各绝缘膜的材料、结构、厚度和晶体管特性以及写入特性并不限定于上述各实施方式中示例说明的内容。
此外，上述实施方式中以具备n沟道型存储晶体管10A～10E的半导体装置为例进行了说明，但存储晶体管的导电类型并不限于n沟道型，也可以是p沟道型。在p沟道型存储晶体管的情况下，漏极电流Ids从源极流向漏极。在p沟道型存储晶体管的情况下，通过应用上述实施方式的电极结构，也能够抑制因写入时的热带来的损伤。
工业利用性
本发明能够广泛应用于具有存储电路的半导体装置和电子器件。例如，可以应用于非易失性半导体存储装置、集成电路(IC、LSI)、液晶显示装置或有机EL显示装置等各种显示装置、各种显示装置中使用的有源矩阵衬底。
附图标记说明
1 衬底
3 栅极电极
3sg 栅极连接部
5 栅极绝缘膜
7 金属氧化物层
7c 沟道区域
9d 漏极电极
9d1、9d2 漏极金属层
9s 源极电极
9s1、9s2 源极金属层
9L 第一金属膜
9U 第二金属膜
9cs 电容电极
9sg 源极连接部
10A～10E 存储晶体管
10T 像素用晶体管
11 保护膜(钝化膜)
13 有机绝缘膜
15 接触孔
17 上部导电层
18 上部栅极电极
19 像素电极
20 电容部
30 源极接触部
31 保护层
40 源极交叉部
100 显示区域
101 像素
200 周边区域
201 端子部
1001 半导体装置
1002、1003、1004 有源矩阵衬底
CS 电容配线
G 栅极配线
S 源极配线

Claims (16)

1.一种半导体装置，其包括衬底和被支承在所述衬底上的至少一个存储晶体管，该半导体装置的特征在于：
所述至少一个存储晶体管是能够从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变化到漏极电流Ids不依赖于栅极电压Vg的电阻体状态的存储晶体管，
所述至少一个存储晶体管具有栅极电极、金属氧化物层、配置在所述栅极电极与所述金属氧化物层之间的栅极绝缘膜和与所述金属氧化物层电连接的源极电极和漏极电极，
所述漏极电极具有包含第一漏极金属层和第二漏极金属层的层叠结构，所述第一漏极金属层由熔点为1200℃以上的第一金属形成，所述第二漏极金属层由熔点低于所述第一金属的第二金属形成，
在从所述衬底的表面的法线方向观察时，所述漏极电极的一部分与所述金属氧化物层和所述栅极电极这两者都重叠，
所述漏极电极的所述一部分包含所述第一漏极金属层且不包含所述第二漏极金属层。
2.如权利要求1所述的半导体装置，其特征在于：
所述源极电极具有包含第一源极金属层和第二源极金属层的层叠结构，所述第一源极金属层含有所述第一金属，所述第二源极金属层含有所述第二金属，
在从所述衬底的表面的法线方向观察时，所述源极电极的一部分与所述金属氧化物层和所述栅极电极这两者都重叠，所述源极电极的所述一部分包含所述第一源极金属层和所述第二源极金属层。
3.如权利要求1所述的半导体装置，其特征在于：
所述源极电极具有包含第一源极金属层和第二源极金属层的层叠结构，所述第一源极金属层含有所述第一金属，所述第二源极金属层含有所述第二金属，
在从所述衬底的表面的法线方向观察时，所述源极电极的一部分与所述金属氧化物层和所述栅极电极这两者都重叠，所述源极电极的所述一部分包含所述第一源极金属层且不包含所述第二源极金属层。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述第一漏极金属层与所述金属氧化物层的上表面直接接触。
5.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述第一漏极金属层与所述金属氧化物层的下表面直接接触。
6.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述栅极电极位于所述金属氧化物层的所述衬底一侧。
7.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述第一漏极金属层和所述第二漏极金属层从所述衬底一侧起依次层叠。
8.如权利要求1～3中任一项所述的半导体装置，其特征在于：
在从所述衬底的法线方向观察时，所述金属氧化物层中的隔着所述栅极绝缘膜与所述栅极电极重叠且位于所述源极电极与所述漏极电极之间的部分具有U字形状。
9.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述第一金属是选自W、Ta、Ti、Mo和Cr中的金属或其合金。
10.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述第二金属的熔点小于1200℃。
11.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述第二金属是选自Al和Cu中的金属。
12.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述金属氧化物层含有In、Ga和Zn。
13.如权利要求12所述的半导体装置，其特征在于：
所述金属氧化物层包含晶质部分。
14.如权利要求1～3中任一项所述的半导体装置，其特征在于：
具有多个所述存储晶体管，
进行了写入动作后的所述半导体装置包含所述半导体状态的存储晶体管ST和所述电阻体状态的存储晶体管RT。
15.如权利要求1～3中任一项所述的半导体装置，其特征在于：
还包括被支承在所述衬底上的具有含有金属氧化物的半导体层的其它的晶体管，
所述其它的晶体管的所述半导体层与所述存储晶体管的所述金属氧化物层由共用的氧化物半导体膜形成，
所述其它的晶体管的源极电极和漏极电极具有包含第一金属层和第二金属层的层叠结构，所述第一金属层含有所述第一金属，所述第二金属层含有所述第二金属，
在从所述衬底的表面的法线方向观察时，所述其它的晶体管的漏极电极的一部分与所述其它的晶体管的栅极电极和所述金属氧化物层这两者都重叠，所述其它的晶体管的漏极电极的所述一部分包含所述第一金属层和所述第二金属层。
16.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述半导体装置是有源矩阵衬底，包括：
显示区域，该显示区域具有多个像素电极和分别与所述多个像素电极中的对应的像素电极电连接的像素晶体管；和
周边区域，该周边区域配置在所述显示区域以外的区域且具有多个电路，
所述多个电路包括具有所述至少一个存储晶体管的存储电路，
所述像素晶体管和在所述周边区域中构成所述多个电路的多个晶体管中的至少一个，具有与所述至少一个存储晶体管的所述金属氧化物层使用共用的氧化物半导体膜而形成的半导体层。
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