KR102571572B1 - 전압 강하 레벨을 검출하기 위한 반도체 장치 및 반도체 시스템 - Google Patents

전압 강하 레벨을 검출하기 위한 반도체 장치 및 반도체 시스템 Download PDF

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Abstract

제안 발명의 반도체 장치는, 카운팅 신호에 따라 조절 전압을 생성하는 전압 조절 회로; 발진 제어 신호에 따라 활성화되며, 상기 조절 전압에 따라 주파수가 조절되는 동작 클럭 신호를 출력하는 오실레이팅 회로; 상기 동작 클럭 신호에 따라 전원 전압을 펌핑하여 내부 전압을 생성하는 펌핑 회로; 및 상기 발진 제어 신호에 따라 상기 동작 클럭 신호를 카운팅하여 상기 카운팅 신호를 생성하는 카운팅 회로를 포함할 수 있다.

Description

전압 강하 레벨을 검출하기 위한 반도체 장치 및 반도체 시스템 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM FOR DETECTING VOLTAGE-DROP LEVEL}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 내부 전압이 타겟 전압 레벨을 벗어나는 정도를 검출하기 위한 반도체 장치에 관한 것이다.
반도체 장치는 외부에서 전압을 공급받아 동작한다. 반도체 장치는 외부에서 공급받은 전압을 이용하여 내부에서 필요한 다양한 전압 레벨을 갖는 내부 전압들을 생성한다. 이 때, 보다 안정된 전압 레벨을 갖는 내부 전압을 생성하기 위해서는, 내부 전압이 타겟 전압 레벨을 벗어나는 정도(예를 들어, 전압 강하 레벨)을 모니터링할 필요가 있다.
일반적으로 내부 전압의 전압 강하는 반도체 장치 내부에서 발생하는 현상이므로 직접적으로 측정할 수 있는 방법이 없다. 반도체 장치 내부의 원하는 위치에 대한 전압을 모니터링 하기 위하여 반도체 장치에 패드(pad)를 삽입하고, 이를 통해 측정 위치의 전압을 모니터링하는 방법이 이용된다. 이 경우, 측정 장비 즉, 테스터(tester)를 패드에 접촉시켰을 때, 매우 큰 부하(load)로 작용하므로 칩이 정상적인 환경에서 동작한다고 보기 어려워 정확한 내부 전압의 전압 강하 레벨을 모니터링 하기가 어렵다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 내부 전압의 전압 강하 레벨을 검출할 수 있는 반도체 장치 및 반도체 시스템을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 장치는, 카운팅 신호에 따라 조절 전압을 생성하는 전압 조절 회로; 발진 제어 신호에 따라 활성화되며, 상기 조절 전압에 따라 주파수가 조절되는 동작 클럭 신호를 출력하는 오실레이팅 회로; 상기 동작 클럭 신호에 따라 전원 전압을 펌핑하여 내부 전압을 생성하는 펌핑 회로; 및 상기 발진 제어 신호에 따라 상기 동작 클럭 신호를 카운팅하여 상기 카운팅 신호를 생성하는 카운팅 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 장치는, 카운팅 신호에 따라 조절 전압을 생성하는 전압 조절 회로; 상기 조절 전압에 따라서 기준 전압의 전압 레벨을 조절하는 기준 전압 생성 회로; 상기 기준 전압과 내부 전압을 토대로 발진 제어 신호를 생성하는 검출 회로; 상기 발진 제어 신호에 따라서 동작 클럭 신호를 출력하는 오실레이팅 회로; 상기 동작 클럭 신호에 따라 전원 전압을 펌핑하여 승압 전압을 생성하는 펌핑 회로; 및 상기 발진 제어 신호에 따라서 상기 동작 클럭 신호를 카운팅하여 상기 카운팅 신호를 생성하는 카운팅 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 시스템은, 카운팅 신호에 따라 조절 전압을 생성하는 전압 조절 회로를 포함하는 제 1 반도체 장치; 및 발진 제어 신호에 따라 활성화되며, 상기 조절 전압에 따라 동작 클럭 신호를 출력하고, 상기 동작 클럭 신호에 따라 전원 전압을 펌핑하여 승압 전압을 생성하는 전압 생성 회로와, 상기 발진 제어 신호에 따라 상기 동작 클럭 신호를 카운팅하여 상기 카운팅 신호 생성하는 카운팅 회로를 포함하는 제 2 반도체 장치를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치는, 내부 전압의 전압 강하 레벨을 실시간으로 검출할 수 있다.
또한, 제안된 실시예에 따른 반도체 장치는, 전압 강하 검출 결과를 이용하여 내부 전압의 레벨을 조절함으로써 보다 안정된 전압 레벨의 전압을 생성할 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템의 블록도 이다.
도 2 는 도 1 의 오실레이팅 회로의 상세 회로도 이다.
도 3 은 일실시예에 따른 도 1 의 펌핑 회로의 상세 회로도 이다.
도 4 는 다른 일실시예에 따른 도 1 의 펌핑 회로의 상세 회로도 이다.
도 5 는 도 1 의 검출 회로의 상세 회로도 이다.
도 6 은 일실시예에 따른 도 1 의 카운팅 회로의 상세 회로도 이다.
도 7a 및 도 7b 는 본 발명의 실시예에 따른 전압 강하 검출 동작을 설명하기 위한 타이밍도 이다.
도 8 의 본 발명의 다른 실시예에 따른 반도체 시스템의 블록도 이다.
도 9 는 도 8 의 기준 전압 생성 회로의 상세 회로도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
반도체 장치 중, 반도체 메모리 장치는 외부 전원으로 다양한 레벨의 전압을 갖는 내부 전원들을 생성하고, 내부 전원은 그 목적에 따라 반도체 메모리 장치의 내부 동작에 이용된다.
외부 전원으로 내부 전원을 생성하는 방식은 크게 두 가지로 구분된다. 그 중 하나는 외부 전원을 낮은 전위로 다운 컨버팅(down converting)하여 외부 전원의 전위보다 낮은 내부 전원을 생성하는 방식이고, 다른 하나는 외부 전원을 차지 펌핑(charge pump)하여 외부 전원의 전위보다 높거나 혹은 접지 전위보다 낮은 내부 전원을 생성하는 방식이다.
차지 펌핑에 의하여 생성된 내부 전원 중 가장 보편적으로 사용되는 것은 고전압(VPP)과 백 바이어스 전압(VBB)이다. 고전압(VPP)은 메모리 셀을 억세스하기 위해 셀 트랜지스터의 게이트(또는 워드 라인(word line))에 셀 데이터의 손실이 없도록 외부 전압인 전원 전압(VCC) 보다 높은 전위를 갖도록 생성된다. 백 바이어스 전압(VBB)는 메모리 셀에 저장되어 있는 데이터의 손실을 막기 위해 셀 트랜지스터의 벌크에 외부 전압인 접지 전압(VSS)보다 낮은 전위를 가지도록 생성된다.
이하에서는, 전원전압(VDD)을 이용하여 고전압(VPP)을 생성하는 전압 생성 회로를 예로 들어 설명한다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템(10)의 블록도 이다.
도 1 을 참조하면, 반도체 시스템(10)은, 제 1 반도체 장치(20) 및 제 2 반도체 장치(30)를 포함할 수 있다. 제 1 반도체 장치(20)는, 메모리 장치일 수 있고, 제 2 반도체 장치(30)는, 메모리 장치를 제어하기 위한 메모리 컨트롤러 혹은 메모리 장치를 테스트하기 위한 테스트 장치일 수 있다.
제 2 반도체 장치(30)는, 제 1 반도체 장치(20)로부터 제공되는 카운팅 신호(CNT)에 따라 조절 전압(VCH)을 생성하는 전압 조절 회로(300)를 포함할 수 있다. 전압 조절 회로(300)는, 조절 전압(VCH)을 제 1 반도체 장치(20)로 제공할 수 있다. 전압 조절 회로(300)는, 카운팅 신호(CNT)의 카운팅 값에 비례하여 조절 전압(VCH)의 전압 레벨을 상승시킬 수 있다.
제 1 반도체 장치(20)는, 전압 생성 회로(100) 및 카운팅 회로(200)를 포함할 수 있다. 전압 생성 회로(100)는, 발진 제어 신호(OSC_EN)에 따라 활성화되며, 조절 전압(VCH)에 따라 주파수가 조절되는 동작 클럭 신호(CLK1, CLK2)를 생성하고, 동작 클럭 신호(CLK1, CLK2)에 따라 전원 전압(VDD)을 펌핑하여 승압 전압(VPP)을 생성할 수 있다. 카운팅 회로(200)는, 발진 제어 신호(OSC_EN)에 따라 동작 클럭 신호(CLK1, CLK2)에 대응되는 오실레이팅 신호(OSC)를 카운팅하여 카운팅 신호(CNT)를 생성할 수 있다. 카운팅 회로(200)는, 발진 제어 신호(OSC_EN)의 라이징 에지에 따라 활성화되고, 발진 제어 신호(OSC_EN)의 폴링 에지에 따라 초기화될 수 있다. 제 1 반도체 장치(20)가 메모리 장치일 경우, 생성된 카운팅 신호(CNT)는, DQ 패드 중 일부를 통해 제 2 반도체 장치(30)로 제공될 수 있다. 한편, 카운팅 신호(CNT)는, 다수의 비트로 구성될 수 있으며, DQ 패드 중 하나를 통해 직렬로 전송되던가, DQ 패드 중 일부를 통해 병렬로 전송될 수 있다.
보다 자세하게, 전압 생성 회로(100)는, 오실레이팅 회로(110), 펌핑 회로(120) 및 검출 회로(130)를 포함할 수 있다.
오실레이팅 회로(110)는, 발진 제어 신호(OSC_EN)에 따라 활성화되며, 조절 전압(VCH)에 따라 주파수가 조절되는 동작 클럭 신호(CLK1, CLK2)를 출력할 수 있다. 동작 클럭 신호(CLK1, CLK2)는, 서로 반전된 위상을 가지는 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)를 포함할 수 있다. 오실레이팅 회로(110)는, 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2) 중 하나와 동일한 위상을 가지는 오실레이팅 신호(OSC)를 출력할 수 있다. 이하에서는, 오실레이팅 회로(110)가 제 1 클럭 신호(CLK1)와 동일한 위상을 가지는 신호를 오실레이팅 신호(OSC)로 출력하는 경우를 가정하여 설명하기로 한다.
펌핑 회로(120)는, 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)에 따라 전원 전압(VDD)을 펌핑하여 승압 전압(VPP)을 생성할 수 있다. 펌핑 회로(120)는, 입력되는 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)의 주파수가 증가할 경우, 전원 전압(VDD)을 더 빨리 펌핑하여 승압 전압(VPP)이 타겟 전압 레벨에 더 빨리 도달할 수 있도록 할 수 있다.
검출 회로(130)는, 기준 전압(VREF)과 승압 전압(VPP)을 비교하여 발진 제어 신호(OSC_EN)를 출력할 수 있다. 예를 들어, 검출 회로(130)는, 기준 전압(VREF)보다 승압 전압(VPP)의 전압 레벨이 낮으면, 발진 제어 신호(OSC_EN)를 로직 하이 레벨로 인에이블시켜 출력한다. 반대로, 검출 회로(130)는, 기준 전압(VREF)보다 승압 전압(VPP)의 전압 레벨이 높으면, 발진 제어 신호(OSC_EN)를 로직 로우 레벨로 디스에이블시켜 출력할 수 있다.
한편, 도 1 의 반도체 시스템(10)에서는, 전압 조절 회로(300)가 제 2 반도체 장치(30) 내부에 구비되는 경우가 도시되고 있지만, 실시예에 따라 전압 조절 회로(300)는, 전압 생성 회로(100)와 함께 제 1 반도체 장치(20) 내부에 구비될 수 있다.
상기와 같이, 제안 발명에서는 반도체 장치 내 전압 생성 회로를 이용하여 내부 전압의 전압 강하 레벨을 실시간으로 검출할 수 있다. 또한, 전압 강하 검출 결과(즉, 카운팅 신호(CNT))를 이용하여 내부 전압의 레벨을 조절함으로써 보다 안정된 전압 레벨의 전압을 생성할 수 있다.
도 2 는 도 1 의 오실레이팅 회로(110)의 상세 회로도 이다.
도 2 를 참조하면, 오실레이팅 회로(110)는, 전압 제공부(112) 및 오실레이터(114)를 포함할 수 있다.
전압 제공부(112)는, 전원 전압(VDD) 혹은 조절 전압(VCH)에 따라서 구동 전압(V_DR)을 제공할 수 있다. 전압 제공부(112)는, 조절 전압(VCH)이 입력되지 않는 경우, 전원 전압(VDD)을 구동 전압(V_DR)으로 제공하고, 조절 전압(VCH)이 입력되는 경우, 조절 전압(VCH)을 구동 전압(V_DR)으로 제공할 수 있다.
오실레이터(114)는, 구동 전압(V_DR)을 제공받아 오실레이팅 신호(OSC)를 생성하고, 오실레이팅 신호(OSC)에 따라 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)를 생성할 수 있다. 오실레이터(114)는, 제 1 주기부(1142) 및 제 2 주기부(1144)를 포함할 수 있다.
제 1 주기부(1142)는, 링 오실레이터로 구현될 수 있다. 즉, 제 1 주기부(1142)는, 낸드 게이트(ND1), 제 1 인버터 체인(INV_CH1) 및 제 2 인버터 체인(INV_CH2)으로 구성될 수 있다. 제 1 인버터 체인(INV_CH1) 및 제 2 인버터 체인(INV_CH2)은 각각 홀수 개의 인버터들로 구성될 수 있다. 예를 들어, 제 1 인버터 체인(INV_CH1)은 제 1 내지 제 3 인버터(IV1~IV3)를 포함할 수 있다. 제 2 인버터 체인(INV_CH2)은 제 4 내지 제 6 인버터(IV4~IV6)를 포함할 수 있다. 낸드 게이트(ND1)는 발진 제어 신호(OSC_EN) 및 피드백 신호(FB)를 로직 낸드 연산할 수 있다. 제 1 인버터 체인(INV_CH1)은 낸드 게이트(ND1)의 출력 신호를 반전 지연시켜 오실레이팅 신호(OSC)를 출력하고, 제 2 인버터 체인(INV_CH2)은 오실레이팅 신호(OSC)를 반전 지연시켜 피드백 신호(FB)로 출력하여 낸드 게이트(ND1)의 입력단으로 제공할 수 있다. 상기의 구성으로, 제 1 주기부(1142)는, 발진 제어 신호(OSC_EN)가 로직 하이 레벨로 활성화되면, 구동 전압(V_DR)에 대응하는 주파수로 토글링하는 오실레이팅 신호(OSC)를 출력할 수 있다.
제 2 주기부(1144)는, 제 1 클럭 생성부(1144A) 및 제 2 클럭 생성부(1144B)를 포함할 수 있다. 제 1 클럭 생성부(1144A)는, 오실레이팅 신호(OSC)를 버퍼링하여 제 1 클럭 신호(CLK1)로 출력할 수 있다. 제 1 클럭 생성부(1144A)는, 제 7 인버터(IV7) 및 제 8 인버터(IV8)를 포함할 수 있다. 제 2 클럭 생성부(1144B)는, 오실레이팅 신호(OSC)를 반전하여 제 2 클럭 신호(CLK2)로 출력할 수 있다. 제 2 클럭 생성부(1144B)는, 제 9 인버터(IV9)를 포함할 수 있다. 상기의 구성으로, 제 2 주기부(1144)는, 오실레이팅 신호(OSC)와 위상 및 주기가 동일한 제 1 클럭 신호(CLK1)를 출력하고, 오실레이팅 신호(OSC)와 주기는 동일하지만 위상이 반대인 제 2 클럭 신호(CLK2)를 출력할 수 있다. 실시예에 따라, 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)는, 한 주기 내에서 인에이블 구간이 중첩되지 않게 설계하는 것이 바람직하다.
도 3 은 일실시예에 따른 도 1 의 펌핑 회로(120)의 상세 회로도 이다.
도 3 을 참조하면, 펌핑 회로(120)는 크로스 커플드(cross-coupled) 차지 펌프 회로를 포함할 수 있다. 도 3 에 도시한 실시예에서, 펌핑 회로(120)는 입력 전압, 즉, 전원 전압(VDD)을 증폭시켜 출력 전압, 즉, 승압 전압(VPP)을 생성할 수 있다.
펌핑 회로(120)는, 제 1 내지 제 4 트랜지스터(Q1-Q4), 제 1 및 제 2 커패시터(C1, C2)와 제 1 및 제 2 인버터(IV10, IV11)를 포함할 수 있다. 제 1 및 제 2 트랜지스터(Q1, Q2)는 NMOS 트랜지스터일 수 있으며, 제 3 및 제 4 트랜지스터(Q3, Q4)는 PMOS 트랜지스터일 수 있다. 제 1 및 제 2 트랜지스터(Q1, Q2)는 드레인이 전원 전압(VDD)단과 연결되고, 게이트와 소스가 교차 결합될 수 있다. 제 1 및 제 2 트랜지스터(Q1, Q2)는 각각 제 1 및 제 2 클럭 신호(CLK1, CLK2)에 의해 온/오프가 결정될 수 있다. 한편, 제 3 및 제 4 트랜지스터들(Q3, Q4)은 드레인이 출력단과 연결되고, 게이트와 소스가 제 1 및 제 2 트랜지스터(Q1, Q2)의 각 소스에 교차 결합될 수 있다. 승압 전압(VPP)은 출력단을 통해 외부로 제공될 수 있다. 제 3 및 제 4 트랜지스터들(Q3, Q4)은 각각 제 1 및 제 2 클럭 신호(CLK1, CLK2)에 의해 온/오프가 결정될 수 있다.
펌핑 회로(120)의 동작을 설명하면 다음과 같다.
전원 전압(VDD)이 공급되면, 제 1 및 제 2 트랜지스터(Q1, Q2)는 전원 전압(VDD)을 제 1 및 제 2 노드(N1, N2)에 교대로 인가 한다. 이러한 상태에서 제 1 및 제 2 클럭 신호(CLK1, CLK2)가 공급되면, 제 1 및 제 2 커패시터(C1, C2)는 충전 전압(VC)을 발생하고, 이를 제 1 및 제 2 노드(N1, N2)에 교대로 인가한다. 그 결과, 제 1 및 제 2 노드(N1, N2)에는 "VDD + VC"의 전압이 교대로 인가되며, 이는 제 3 및 제 4 트랜지스터들(Q3, Q4)를 통해 출력단으로 제공되어 최종적으로 승압 전압(VPP)이 출력된다. 상기와 같이, 펌핑 회로(120)는 제 1 및 제 2 클럭 신호(CLK1, CLK2)의 주파수/진폭에 따라 충전 전압(VC)을 다양하게 조절함으로써, 전하 펌핑 비율을 다양하게 조절될 수 있도록 한다.
도 4 는 다른 일실시예에 따른 도 1 의 펌핑 회로(120)의 상세 회로도 이다.
도 4 를 참조하면, 펌핑 회로(120)는, 다수의 트랜지스터들(Q5-Q9)과 다수의 커패시터들(C3-C7)을 포함할 수 있다. 다수의 트랜지스터들(Q5-Q9)은 NMOS 트랜지스터일 수 있으며, 드레인 단자와 게이트 단자가 서로 연결되어 다이오드로 동작할 수 있다.
다수의 트랜지스터들(Q5-Q9)은 직렬 연결될 수 있다. 출력단에 연결되는 출력 커패시터(C3)를 제외한 제 1 내지 제 4 커패시터(C4-C7)을 통해 제 1 클럭 신호(CLK1) 또는 제 2 클럭 신호(CLK2)가 교대로 다수의 트랜지스터들(Q5-Q9)의 공통 노드로 입력될 수 있다.
첫 번째 반 주기 동안 제 1 클럭 신호(CLK1)는 로직 로우 레벨이 되고 제 클럭 신호(CLK2)가 로직 하이 레벨이 되면, 제 1 커패시터(C4)가 전원 전압(VDD)에 의해 충전될 수 있다. 다음 반 주기 동안 제 1 클럭 신호(CLK1)는 로직 하이 레벨이 되고 제 2 클럭 신호(CLK2)는 로직 로우 레벨이 되면, 제 1 클럭 신호(CLK1)에 의해 제 1 커패시터(C4)의 전압이 전원 전압(VDD)의 두 배로 증가할 수 있다. 또한, 제 1 트랜지스터(Q6)는 턴오프되고 제 2 트랜지스터(Q7)가 턴온되어 제 2 커패시터(C5)의 전압이 전원 전압(VDD)의 두 배로 증가할 수 있다.
다음 반 주기에서 다시 제 1 클럭 신호(CLK1)가 로직 로우 레벨이 되고 제 클럭 신호(CLK2)가 로직 하이 레벨이 되면, 제 2 클럭 신호(CLK2)에 의해 제 2 커패시터(C5)의 전압이 전원 전압(VDD)의 세 배로 증가하고 제 3 커패시터(C6)가 제 2 커패시터(C5)의 전압에 의해 충전될 수 있다. 이러한 과정을 거쳐서 전원 전압(VDD)을 증폭시켜 승압 전압(VPP)을 생성할 수 있다. 즉, 펌핑 회로(120)에 포함되는 트랜지스터의 개수가 N개이면, 승압 전압(VPP)은 전원 전압(VDD)의 N배일 수 있다.
도 5 는 도 1 의 검출 회로(130)의 상세 회로도 이다.
도 5 를 참조하면, 검출 회로(130)는, 전압 분배부(132)와 전압 비교부(134)를 포함할 수 있다. 전압 분배부(132)는, 펌핑 회로(120)의 출력 전압인 승압 전압(VPP)을 소정의 저항비로 나누어 분배 전압(VPP_D)으로 출력할 수 있다. 전압 분배부(132)는, 승압 전압(VPP)단과 접지 전압(VSS)단 사이에 직렬 연결된 제 1 저항(R1) 및 제 2 저항(R2)으로 구성될 수 있다. 전압 비교부(134)는 분배 전압(VPP_D)과 기준 전압(VREF)을 비교하여 발진 제어 신호(OSC_EN)를 출력할 수 있다. 바람직하게는 전압 비교부(134)는 차동 증폭기의 형태로 구성될 수 있다.
전압 비교부(134)는, 제 1 내지 제 5 트랜지스터(QP1, QP2, QN1, QN2, QN3)와, 인버터(IV12)로 구현될 수 있다. 제 1 및 제 2 트랜지스터(QP1, QP2)는 PMOS 트랜지스터일 수 있다. 제 3 내지 제 5 트랜지스터(QN1, QN2, QN3)는 NMOS 트랜지스터일 수 있다. 제 1 트랜지스터(QP1)는, 전원 전압(VDD)단과 제 1 노드(N3)사이에 연결되고, 제 2 트랜지스터(QP2)는, 전원 전압(VDD)단과 제 2 노드(N4)사이에 연결될 수 있다. 제 1 및 제 2 트랜지스터(QP1, QP2)는, 각 게이트가 제 1 노드(N3)에 공통으로 접속된 커런트 미러형 PMOS 트랜지스터를 구성할 수 있다. 제 3 트랜지스터(QN1)는, 제 1 노드(N3)와 제 3 노드(N5) 사이에 연결되어 분배 전압(VPP_D)를 게이트로 입력받을 수 있다. 제 4 트랜지스터(QN2)는, 제 2 노드(N4)와 제 3 노드(N5) 사이에 연결되어 기준 전압(VREF)을 게이트로 입력받을 수 있다. 제 5 트랜지스터(QN3)는, 제 3 노드(N5)와 접지 전압(VSS)단 사이에 연결되어, 게이트로 바이어스 전압(즉, 전원 전압(VDD))를 인가 받을 수 있다. 인버터(IV12)는, 제 2 노드(N4)의 신호를 반전시켜 발진 제어 신호(OSC_EN)를 출력할 수 있다.
전압 비교부(134)의 동작을 설명하면 다음과 같다.
제 1 및 제 2 노드(N3, N4)의 신호는 제 3 및 제 4 트랜지스터(QN1, QN2)의 게이트에 각각 공급되는 분배 전압(VPP_D)과 기준 전압(VREF)의 전압 레벨에 따라 서로 상반된 로직 레벨을 가질 수 있다. 예를 들어, 분배 전압(VPP_D)이 기준 전압(VREF)보다 큰 경우, 제 3 트랜지스터(QN1)가 턴온되어 접지 전압(VSS)이 제 1 노드(N3)에 인가되고, 제 2 노드(N4)의 신호는 로직 하이 레벨이 된다. 이에 따라, 인버터(IV12)를 통해 로직 로우 레벨의 발진 제어 신호(OSC_EN)가 출력될 수 있다. 오실레이팅 회로(도 1 의 110)는, 발진 제어 신호(OSC_EN)에 따라 디스에이블되어 발진 동작을 중단하고, 이로 인해, 펌핑 회로(도 1 의 120)의 승압 전압(VPP)의 레벨이 낮아진다.
반대로, 분배 전압(VPP_D)이 기준 전압(VREF)보다 작은 경우, 제 4 트랜지스터(QN2)가 턴온되어 접지 전압(VSS)이 제 2 노드(N4)에 인가되고, 인버터(IV12)를 통해 로직 하이 레벨의 발진 제어 신호(OSC_EN)가 출력될 수 있다. 이에 따라, 오실레이팅 회로(110)는, 발진 제어 신호(OSC_EN)에 따라 인에이블되어 발진 동작을 수행하고, 이로 인해, 펌핑 회로(120)의 승압 전압(VPP)의 레벨이 높아진다.
정리하면, 전압 비교부(134)는 분배 전압(VPP_D)이 기준 전압(VREF) 보다 크면 오실레이팅 회로(110)의 동작을 중단시키기 위한 발진 제어 신호(OSC_EN)를 출력하고, 분배 전압(VPP_D)이 기준 전압(VREF) 보다 작으며 오실레이팅 회로(110)의 동작을 활성화시키기 위한 발진 제어 신호(OSC_EN)를 출력할 수 있다.
한편, 반도체 장치가 점차적으로 세밀화를 요구하고 있기 때문에, 반도체 장치 내에서 동일한 특성을 갖도록 구성하고 있는 트랜지스터라고 하더라도 공정 변이(process variation)로 인해 미세한 차이가 발생될 수 있다. 따라서, 반도체 장치 내 배치한 트랜지스터의 특성을 확인할 수 있는 장치의 구현이 필요하다.
최근에는, PVT에 의존하는 특성을 갖는 링 오실레이터 딜레이(Ring Oscillator Delay, ROD)를 반도체 장치에 배치하고, ROD에 구비된 NMOS 트랜지스터와 PMOS 트랜지스터의 개별 특성(예를 들어, 동작 속도)을 측정하여 공정 변이를 모니터링하고, 모니터링 결과에 따라 반도체 장치의 동작을 보상하는 스킴이 제안되었다. 이때, ROD 회로에서는, NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도를 측정하기 위해 카운터를 이용할 수 있다. 제안 발명의 실시예에서는, 제 1 반도체 장치(20) 내 ROD 회로를 이용하여 카운팅 회로(200)를 구현할 수 있다.
도 6 은 일실시예에 따른 도 1 의 카운팅 회로(200)의 상세 회로도 이다.
도 6 을 참조하면, 카운팅 회로(200)는 제 1 모니터링부(220), 제 2 모니터링부(240), ROD 선택부(250), 카운팅 선택부(260) 및 카운팅부(270)를 포함할 수 있다.
제 1 모니터링부(220)는, PMOS 트랜지스터의 특성을 모니터링하기 위한 링 오실레이터 딜레이(Ring Oscillator Delay, ROD)로 구성될 수 있다. 제 2 모니터링부(240)는, NMOS 트랜지스터의 특성을 모니터링하기 위한 링 오실레이터 딜레이(ROD)로 구성될 수 있다.
제 1 모니터링부(220)는, 직렬 연결된 다수 개의 제 1 딜레이셀들(222_1~222_K) 및 제 1 인에이블 신호(ROD_EN1)에 따라 제 1 딜레이셀들(222_1~222_K)이 모니터링 동작을 수행하도록 제어하는 제 1 모니터링 제어부(224)를 포함할 수 있다. 제 1 딜레이셀들(222_1~222_K)은 짝수 개(즉, K는 짝수)로 구성될 수 있다. 제 1 딜레이셀들(222_1~222_K)은 다수의 인버터들로 이루어진 딜레이 체인(delay chain)을 구성한다. 제 1 딜레이셀들(222_1~222_K) 각각은 직렬 연결된 풀업 트랜지스터(PU1) 및 풀다운 트랜지스터(PD1)를 포함할 수 있다. 제 1 모니터링 제어부(224)는, 제 1 인에이블 신호(ROD_EN1)가 활성화되면 제 1 딜레이셀들(222_1~222_K) 중 마지막 단의 딜레이셀(222_K)의 출력(즉, 제 1 모니터링 신호(ROD1_OUT))을 반전하여 첫 단의 딜레이셀(222_1)의 입력단(IN1)에 제공할 수 있다. 바람직하게는, 제 1 모니터링 제어부(224)는, 제 1 인에이블 신호(ROD_EN1) 및 제 1 모니터링 신호(ROD1_OUT)를 입력받아 낸드 동작을 수행하는 낸드 게이트(ND2)로 구성될 수 있다.
또한, 제 1 모니터링부(220)는, 제 1 딜레이셀들(222_1~222_K) 각각의 입력단과 풀업 트랜지스터(PU1)의 게이트 사이에 위치하여, 턴온 상태를 유지하는 다수 개의 풀업 연결부(226_1~226_K)를 더 포함할 수 있다. 예를 들어, 제 1 풀업 연결부(226_1)는 일단이 제 1 딜레이셀(222_1)의 입력단(IN1)에 연결되고, 타단이 제 1 딜레이셀(222_1)의 풀업 트랜지스터(PU1)의 게이트에 연결되고, 게이트가 접지 전압(VSS)단에 연결된 PMOS 트랜지스터(CP1)로 구성될 수 있다. 제 1 모니터링부(220)는, 풀업 트랜지스터(PU1)의 게이트 앞에 위치한 다수 개의 풀업 연결부(226_1~226_K)를 이용하여 PMOS 트랜지스터의 특성을 모니터링할 수 있다.
제 2 모니터링부(240)는, 직렬 연결된 다수 개의 제 2 딜레이셀들(242_1~242_K) 및 제 2 인에이블 신호(ROD_EN2)에 따라 제 2 딜레이셀들(242_1~242_K)이 모니터링 동작을 수행하도록 제어하는 제 2 모니터링 제어부(244)를 포함할 수 있다. 제 2 딜레이셀들(242_1~242_K)은 짝수 개(즉, K는 짝수)로 구성될 수 있다. 제 2 딜레이셀들(242_1~242_K)은 다수의 인버터들로 이루어진 딜레이 체인을 구성하며, 제 2 딜레이셀들(242_1~242_K) 각각은 직렬 연결된 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제 2 모니터링 제어부(244)는, 제 2 인에이블 신호(ROD_EN2)가 활성화되면 제 2 딜레이셀들(242_1~242_K) 중 마지막 단의 딜레이셀(242_K)의 출력(즉, 제 2 모니터링 신호(ROD2_OUT))을 반전하여 첫 단의 딜레이셀(242_1)의 입력단(IN2)에 제공할 수 있다. 바람직하게는, 제 2 모니터링 제어부(244)는, 제 2 인에이블 신호(ROD_EN2) 및 제 2 모니터링 신호(ROD2_OUT)를 입력받아 낸드 동작을 수행하는 낸드 게이트(ND3)로 구성될 수 있다.
또한, 제 2 모니터링부(240)는, 제 2 딜레이셀들(242_1~242_K)의 각각의 입력단과 풀다운 트랜지스터(PD2)의 게이트 사이에 위치하여, 턴온 상태를 유지하는 다수 개의 풀다운 연결부(246_1~246_K)를 더 포함할 수 있다. 예를 들어, 제 1 풀다운 연결부(246_1)는 일단이 제 2 딜레이셀(242_1)의 입력단(IN2)에 연결되고, 타단이 제 2 딜레이셀(242_1)의 풀업 트랜지스터(PU2)의 게이트에 연결되고, 게이트가 전원 전압(VDD)단에 연결된 NMOS 트랜지스터(CN1)로 구성될 수 있다. 제 2 모니터링부(240)는, 풀다운 트랜지스터(PD2)의 게이트 앞에 위치한 다수 개의 풀다운 연결부(246_1~246_K)를 이용하여 NMOS 트랜지스터의 특성을 모니터링할 수 있다.
ROD 선택부(250)는, ROD 선택 신호(ROD_SEL)에 응답하여 제 1 모니터링 신호(ROD1_OUT) 혹은 제 2 모니터링 신호(ROD2_OUT)를 선택하여 ROD 모니터링 신호(ROD_OUT)로 출력할 수 있다. 선택 신호(ROD_SEL)는, 제 1 인에이블 신호(ROD_EN1)가 활성화되면 로직 로우 레벨을 가지고, 제 2 인에이블 신호(ROD_EN2)가 활성화되면 로직 하이 레벨을 가지는 신호일 수 있다.
카운팅 선택부(260)는, 발진 제어 신호(OSC_EN)에 따라, ROD 선택부(250)로부터 출력되는 ROD 모니터링 신호(ROD_OUT) 혹은 오실레이팅 회로(110)로부터 출력되는 오실레이팅 신호(OSC)를 최종 모니터링 신호(SEL_OUT)로 출력할 수 있다. 카운팅 선택부(260)는, 발진 제어 신호(OSC_EN)가 활성화되면 오실레이팅 신호(OSC)를 최종 모니터링 신호(SEL_OUT)로 출력하고, 발진 제어 신호(OSC_EN)가 비활성화되면 ROD 모니터링 신호(ROD_OUT)를 최종 모니터링 신호(SEL_OUT)로 출력할 수 있다.
카운팅부(270)는, ROD 인에이블 신호(ROD_CNT_EN) 혹은 발진 제어 신호(OSC_EN)에 따라, 최종 모니터링 신호(SEL_OUT)의 토글링 수를 카운팅하여 카운팅 신호(CNT)로 출력할 수 있다. ROD 인에이블 신호(ROD_CNT_EN)는, 제 1 인에이블 신호(ROD_EN1) 혹은 제 2 인에이블 신호(ROD_EN2)가 활성화되면 활성화되는 신호일 수 있다. 카운팅부(270)는 ROD 인에이블 신호(ROD_CNT_EN) 혹은 발진 제어 신호(OSC_EN)가 비활성화되면, 즉, 발진 제어 신호(OSC_EN)의 폴링 에지에 따라 카운팅 신호(CNT)를 초기화할 수 있다.
한편, 도면에 도시되지 않았지만, 모드 레지스터 셋(MRS) 혹은 테스트 모드 레지스터 셋(TMRS)로부터 모드 설정 신호를 입력받고, 이를 디코딩하여 제 1 인에이블 신호(ROD_EN1) 및 제 2 인에이블 신호(ROD_EN2)를 생성하는 디코더를 추가로 구비할 수 있다.
상기의 구성으로, 카운팅 회로(200)의 제 1 모니터링부(220), 제 2 모니터링부(240) 및 ROD 선택부(250)는, 제 1 인에이블 신호(ROD_EN1) 혹은 제 2 인에이블 신호(ROD_EN2)가 활성화되면 PMOS 트랜지스터의 특성 혹은 NMOS 트랜지스터의 특성을 모니터링하고 그 결과를 ROD 모니터링 신호(ROD_OUT)로 출력할 수 있다. 카운팅 선택부(260)는, 발진 제어 신호(OSC_EN)가 비활성화되면 ROD 모니터링 신호(ROD_OUT)를 최종 모니터링 신호(SEL_OUT)로 출력하고, 카운팅부(270)는 최종 모니터링 신호(SEL_OUT)의 토글링 수를 카운팅하여 카운팅 신호(CNT)로 출력할 수 있다. 이 경우, 제 1 반도체 장치(20)는, 카운팅 신호(CNT)를 토대로 공정 변이를 모니터링하고, 모니터링 결과에 따라 반도체 장치의 동작을 보상할 수 있다. 반면, 카운팅 선택부(260)는, 발진 제어 신호(OSC_EN)가 활성화되면 오실레이팅 신호(OSC)를 최종 모니터링 신호(SEL_OUT)로 출력하고, 카운팅부(270)는 최종 모니터링 신호(SEL_OUT)의 토글링 수를 카운팅하여 카운팅 신호(CNT)로 출력할 수 있다. 이 경우, 전압 조절 회로(도 1 의 300)는 카운팅 신호(CNT)에 따라 조절 전압(VCH)을 생성할 수 있다. 전압 조절 회로(300)는, 카운팅 신호(CNT)의 카운팅 값에 비례하여 조절 전압(VCH)의 전압 레벨을 상승시킬 수 있다.
상기와 같이, 제안 발명의 실시예에 따른 카운팅 회로(200)는 기존의 ROD 회로를 이용하여 구현할 수 있어 추가적인 면적 증가 없이 내부 전압을 검출할 수 있다.
이하, 도 1 내지 도 7b 를 참조하여 본 발명의 실시예에 따른 전압 강하 검출 동작을 설명하기로 한다.
도 7a 및 도 7b 는 본 발명의 실시예에 따른 전압 강하 검출 동작을 설명하기 위한 타이밍도 이다.
도 7a 를 참조하면, 승압 전압(VPP)의 전압 강하 레벨이 작은 경우가 도시되어 있다.
전압 생성 회로(100)는, 발진 제어 신호(OSC_EN)가 로직 하이 레벨로 인에이블되는 구간 동안, 오실레이팅 신호(OSC)를 토글링 시켜 출력할 수 있다. 카운팅 회로(200는, 오실레이팅 신호(OSC)의 토글링 수를 카운팅하여 카운팅 신호(CNT)를 출력할 수 있다. 이 때, 비교적 짧은 구간 동안 발진 제어 신호(OSC_EN)가 로직 하이 레벨로 인에이블되므로, 카운팅 신호(CNT)의 카운팅 값(예를 들어 4)은 비교적 작을 수 있다. 전압 조절 회로(300)는, 카운팅 신호(CNT)의 카운팅 값(4)에 비례하여 조절 전압(VCH)의 전압 레벨을 상승시킬 수 있다. 이 때, 조절 전압(VCH)은 전원 전압(VDD) 보다 제 1 레벨 상승된 전압 레벨을 가질 수 있다.
전압 생성 회로(100)의 오실레이팅 회로(110)는 조절 전압(VCH)에 따라 토글링 주기가 빨라진, 즉, 주파수가 높아진 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)을 생성할 수 있다. 이에 따라, 펌핑 회로(120)는, 전원 전압(VDD)을 더 빨리 펌핑하여 승압 전압(VPP)이 타겟 전압 레벨에 더 빨리 도달할 수 있도록 할 수 있다.
도 7b 를 참조하면, 승압 전압(VPP)의 전압 강하 레벨이 큰 경우가 도시되어 있다.
전압 생성 회로(100)는, 발진 제어 신호(OSC_EN)가 로직 하이 레벨로 인에이블되는 구간 동안, 오실레이팅 신호(OSC)를 토글링 시켜 출력할 수 있다. 카운팅 회로(200는, 오실레이팅 신호(OSC)의 토글링 수를 카운팅하여 카운팅 신호(CNT)를 출력할 수 있다. 이 때, 비교적 긴 구간 동안 발진 제어 신호(OSC_EN)가 로직 하이 레벨로 인에이블되므로, 카운팅 신호(CNT)의 카운팅 값(예를 들어 24)은 비교적 클 수 있다. 전압 조절 회로(300)는, 카운팅 신호(CNT)의 카운팅 값(24)에 비례하여 조절 전압(VCH)의 전압 레벨을 상승시킬 수 있다. 이 때, 조절 전압(VCH)은 전원 전압(VDD) 보다 제 2 레벨 상승된 전압 레벨을 가질 수 있다. 제 2 레벨은 제 1 레벨 보다 클 수 있다.
전압 생성 회로(100)의 오실레이팅 회로(110)는 조절 전압(VCH)에 따라 토글링 주기가 빨라진, 즉, 주파수가 높아진 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)을 생성할 수 있다. 이에 따라, 펌핑 회로(120)는, 전원 전압(VDD)을 더 빨리 펌핑하여 승압 전압(VPP)이 타겟 전압 레벨에 더 빨리 도달할 수 있도록 할 수 있다.
한편, 도 1 의 실시예에서는, 조절 전압(VCH)에 따라 오실레이팅 회로의 동작을 조절하는 방법에 대해 설명하였다. 이하에서는, 조절 전압(VCH)에 따라 기준 전압(VREF)을 조절하는 방법을 설명하기로 한다.
도 8 의 본 발명의 다른 실시예에 따른 반도체 시스템(40)의 블록도 이다.
도 8 을 참조하면, 반도체 시스템(40)은, 제 1 반도체 장치(50) 및 제 2 반도체 장치(60)를 포함할 수 있다.
제 2 반도체 장치(60)는, 제 1 반도체 장치(50)로부터 제공되는 카운팅 신호(CNT)에 따라 조절 전압(VCH)을 생성하는 전압 조절 회로(700)를 포함할 수 있다. 제 2 반도체 장치(60)는, 도 1 의 제 2 반도체 장치(30)와 실질적으로 동일할 수 있다.
제 1 반도체 장치(50)는, 기준 전압 생성 회로(400), 전압 생성 회로(500) 및 카운팅 회로(600)를 포함할 수 있다.
기준 전압 생성 회로(400)는, 조절 전압(VCH)에 따라서 기준 전압(VREF)의 전압 레벨을 조절할 수 있다. 전압 생성 회로(500)는, 기준 전압(VREF)과 승압 전압(VPP)을 토대로 발진 제어 신호(OSC_EN)를 생성하고, 발진 제어 신호(OSC_EN)에 따라 동작 클럭 신호(CLK1, CLK2)를 생성하고, 동작 클럭 신호(CLK1, CLK2)에 따라 전원 전압(VDD)을 펌핑하여 승압 전압(VPP)을 생성할 수 있다. 카운팅 회로(600)는, 발진 제어 신호(OSC_EN)에 따라 동작 클럭 신호(CLK1, CLK2)에 대응되는 오실레이팅 신호(OSC)를 카운팅하여 카운팅 신호(CNT)를 생성할 수 있다. 카운팅 회로(600)는, 도 6 의 카운팅 회로(200)와 실질적으로 동일한 구성을 가질 수 있다.
전압 생성 회로(500)는, 오실레이팅 회로(510), 펌핑 회로(520) 및 검출 회로(530)를 포함할 수 있다. 오실레이팅 회로(510)는, 발진 제어 신호(OSC_EN)에 따라 활성화되며, 동작 클럭 신호(CLK1, CLK2)를 출력할 수 있다. 오실레이팅 회로(510)는, 구동 전압(V_DR)이 아닌 전원 전압(VDD)을 제공받는다는 점을 제외하고는 도 2 의 오실레이터(114)와 실질적으로 동일한 구성을 가질 수 있다. 펌핑 회로(520) 및 검출 회로(530)는, 도 3 내지 도 5 의 펌핑 회로(120) 및 검출 회로(130)와 실질적으로 동일한 구성을 가질 수 있다.
도 9 는 도 8 의 기준 전압 생성 회로(400)의 상세 회로도 이다.
도 9 를 참조하면, 기준 전압 생성 회로(400)는, 트리밍 제어부(410), 밴드갭 전압 생성부(420) 및 전압 트리밍부(430)를 포함할 수 있다.
트리밍 제어부(410)는, 조절 전압(VCH)에 따라 다수 비트를 포함하는 트리밍 코드(TRIM_C<n-1:1>)를 생성할 수 있다. 트리밍 제어부(410)는, 조절 전압(VCH)의 전압 레벨을 검출하고, 검출된 전압 레벨에 따라 트리밍 코드(TRIM_C<n-1:1>)를 생성할 수 있다. 트리밍 제어부(410)는, 조절 전압(VCH)의 전압 레벨이 상승함에 따라 더 높은 전압 레벨을 가지는 기준 전압(VREF)이 출력되도록 트리밍 코드(TRIM_C<n-1:1>)를 생성할 수 있다.
밴드갭 전압 생성부(420)는, 외부에서 공급되는 전압의 변화와 무관하게 일정한 전압 레벨을 가지는 밴드갭 전압(VBG)을 생성할 수 있다.
전압 트리밍부(430)는, 트리밍 코드(TRIM_C<n-1:1>)에 따라 밴드갭 전압(VBG)을 트리밍하여 기준 전압(VREF)을 출력할 수 있다.
보다 자세하게, 전압 트리밍부(430)는, 비교기(OP1), 풀업 드라이버(PU_DR1), 다수의 트리밍 저항들(RT1~RTn) 및 다수의 스위치들(SW1~SWn-1)을 포함할 수 있다. 일 실시예에서, 풀업 드라이버(PU_DR1)는 PMOS 트랜지스터로 구성되고, 다수의 스위치들(SW1~SWn-1)은 트랜지스터들, 예를 들어, NMOS 트랜지스터들로 구성될 수 있다.
비교기(OP1)는, 밴드갭 전압(VBG)과 피드백 전압(VFB)을 비교하여 구동 제어 신호(OPOUT)를 출력할 수 있다. 비교기(OP1)는, 피드백 전압(VFB)이 밴드갭 전압(VBG) 보다 낮은 레벨인 경우 로직 로우 레벨로 인에이블되는 구동 제어 신호(OPOUT)를 생성할 수 있다. 풀업 드라이버(PU_DR1)는, 구동 제어 신호(OPOUT)에 따라 전원 전압(VDD)으로 제 1 노드(DND1)를 구동할 수 있다.
다수의 트리밍 저항들(RT1~RTn)은, 제 1 노드(DND1)와 접지 전압(VSS)단 사이에서 직렬 연결될 수 있다. 참고로, 마지막 트리밍 저항들(RTn-1 및 RTn) 사이의 공통 노드(CND2)부터 피드백 전압(VFB)이 출력될 수 있다. 다수의 스위치들(SW1~SWn-1)은, 인접한 트리밍 저항들의 공통 노드와 기준 전압 출력단(VREF_ND) 사이에 각각 연결될 수 있다. 예를 들어, 제 1 트리밍 저항(RT1)과 제 2 트리밍 저항(RT2)의 공통 노드(CND1)와 기준 전압 출력단(VREF_ND) 사이에는 제 1 스위치(SW1)가 연결될 수 있다. 다수의 스위치들(SW1~SWn-1)은 각각 대응되는 트리밍 코드(TRIM_C<n-1:1>)의 비트에 따라 턴온될 수 있다.
상기의 구성으로, 제 1 노드(DND1)의 전압은 다수의 트리밍 저항들(RT1~RTn)에 의해 분배되고, 기준 전압 출력단(VREF_ND)에서 출력되는 기준 전압(VREF)의 전압 레벨은 턴온되는 스위치(SW1~SWn-1)에 따라 결정될 수 있다. 예를 들어, 트리밍 코드(TRIM_C<n-1:1>)의 제 1 비트(TRIM_C<1>)에 따라 제 1 스위치(SW1)만 턴온되었다면, 제 1 저항(RT1)과, 나머지 저항(RT2~RTn)의 저항 비에 의해 제 1 노드(DND1)의 전압이 분배되어 기준 전압(VREF)으로 출력된다.
상기와 같은 구조로, 기준 전압 생성 회로(400)는, 조절 전압(VCH)에 따라 트리밍 코드(TRIM_C<n-1:1>)를 생성하고, 트리밍 코드(TRIM_C<n-1:1>)에 따라 기준 전압(VREF)의 전압 레벨을 조절할 수 있다. 기준 전압 생성 회로(400)는, 조절 전압(VCH)의 전압 레벨이 상승함에 따라 더 높은 전압 레벨을 가지는 기준 전압(VREF)이 출력되도록 트리밍 코드(TRIM_C<n-1:1>)를 생성할 수 있다. 전압 생성 회로(500)는, 조절 전압(VCH)에 따라서 전압 레벨이 조절된 기준 전압(VREF)에 따라서 승압 전압(VPP)의 전압 레벨을 조절할 수 있다.
상기와 같이, 제안 발명은 내부 전압의 전압 강하 레벨을 실시간으로 검출하고, 전압 강하 검출 결과를 이용하여 내부 전압의 레벨을 조절함으로써 보다 안정된 전압 레벨의 전압을 생성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (17)

  1. 카운팅 신호에 따라 조절 전압을 생성하는 전압 조절 회로;
    발진 제어 신호에 따라 활성화되며, 상기 조절 전압에 따라 주파수가 조절되는 동작 클럭 신호를 출력하는 오실레이팅 회로;
    상기 동작 클럭 신호에 따라 전원 전압을 펌핑하여 내부 전압을 생성하는 펌핑 회로; 및
    상기 발진 제어 신호에 따라 상기 동작 클럭 신호를 카운팅하여 상기 카운팅 신호를 생성하는 카운팅 회로
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오실레이팅 회로는,
    상기 전원 전압 혹은 상기 조절 전압에 따라서 구동 전압을 제공하는 전압 제공부; 및
    상기 발진 제어 신호에 따라 인에이블되며, 상기 구동 전압을 공급받아 상기 동작 클럭 신호를 생성하는 오실레이터
    를 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    기준 전압과 상기 내부 전압을 비교하여 상기 발진 제어 신호를 생성하는 검출 회로
    를 더 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 카운팅 회로는,
    인에이블 신호에 따라 PMOS 트랜지스터 혹은 NMOS 트랜지스터의 특성을 모니터링하여 적어도 하나의 모니터링 신호를 출력하는 적어도 하나의 모니터링부;
    상기 발진 제어 신호에 따라 상기 모니터링 신호 혹은 상기 동작 클럭 신호 중 하나를 선택하는 카운팅 선택부; 및
    상기 인에이블 신호 혹은 상기 발진 제어 신호에 따라, 상기 선택부의 출력 신호의 토글링 수를 카운팅하여 상기 카운팅 신호를 출력하는 카운팅부
    를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 카운팅부는,
    상기 인에이블 신호 혹은 상기 발진 제어 신호가 활성화되면 카운팅 동작을 시작하고, 상기 인에이블 신호 혹은 상기 발진 제어 신호가 비활성화되면 상기 카운팅 신호를 초기화하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 전압 조절 회로는,
    상기 카운팅 신호의 카운팅 값에 비례하여 상기 조절 전압의 전압 레벨을 상승시키는 반도체 장치.
  7. 카운팅 신호에 따라 조절 전압을 생성하는 전압 조절 회로;
    상기 조절 전압에 따라서 기준 전압의 전압 레벨을 조절하는 기준 전압 생성 회로;
    상기 기준 전압과 내부 전압을 토대로 발진 제어 신호를 생성하는 검출 회로;
    상기 발진 제어 신호에 따라서 동작 클럭 신호를 출력하는 오실레이팅 회로;
    상기 동작 클럭 신호에 따라 전원 전압을 펌핑하여 상기 내부 전압을 생성하는 펌핑 회로; 및
    상기 발진 제어 신호에 따라서 상기 동작 클럭 신호를 카운팅하여 상기 카운팅 신호를 생성하는 카운팅 회로
    를 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 기준 전압 생성 회로는,
    상기 조절 전압에 따라 다수 비트를 포함하는 트리밍 코드를 생성하는 트리밍 제어부;
    일정한 전압 레벨을 가지는 밴드갭 전압을 생성하는 밴드갭 전압 생성부; 및
    상기 트리밍 코드에 따라 상기 밴드갭 전압을 트리밍하여 상기 기준 전압을 출력하는 전압 트리밍부
    를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 트리밍 제어부는,
    상기 조절 전압의 전압 레벨이 상승함에 따라 더 높은 전압 레벨을 가지는 상기 기준 전압이 출력되도록 상기 트리밍 코드를 생성하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 카운팅 회로는,
    인에이블 신호에 따라 PMOS 트랜지스터 혹은 NMOS 트랜지스터의 특성을 모니터링하여 적어도 하나의 모니터링 신호를 출력하는 적어도 하나의 모니터링부;
    상기 발진 제어 신호에 따라 상기 모니터링 신호 혹은 상기 동작 클럭 신호 중 하나를 선택하는 카운팅 선택부; 및
    상기 인에이블 신호 혹은 상기 발진 제어 신호에 따라, 상기 선택부의 출력 신호의 토글링 수를 카운팅하여 상기 카운팅 신호를 출력하는 카운팅부
    를 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 카운팅부는,
    상기 인에이블 신호 혹은 상기 발진 제어 신호가 활성화되면 카운팅 동작을 시작하고, 상기 인에이블 신호 혹은 상기 발진 제어 신호가 비활성화되면 상기 카운팅 신호를 초기화하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 전압 조절 회로는,
    상기 카운팅 신호의 카운팅 값에 비례하여 상기 조절 전압의 전압 레벨을 상승시키는 반도체 장치.
  13. 카운팅 신호에 따라 조절 전압을 생성하는 전압 조절 회로를 포함하는 제 1 반도체 장치; 및
    발진 제어 신호에 따라 활성화되며, 상기 조절 전압에 따라 동작 클럭 신호를 출력하고, 상기 동작 클럭 신호에 따라 전원 전압을 펌핑하여 내부 전압을 생성하는 전압 생성 회로와, 상기 발진 제어 신호에 따라 상기 동작 클럭 신호를 카운팅하여 상기 카운팅 신호를 생성하는 카운팅 회로를 포함하는 제 2 반도체 장치
    를 포함하는 반도체 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 카운팅 신호는,
    DQ 패드를 통해 상기 제 1 반도체 장치로부터 상기 제 2 반도체 장치로 제공되는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 전압 생성 회로는,
    상기 발진 제어 신호에 따라 활성화되며, 상기 조절 전압에 따라 주파수가 조절되는 상기 동작 클럭 신호를 출력하는 오실레이팅 회로;
    상기 동작 클럭 신호에 따라 상기 전원 전압을 펌핑하여 상기 내부 전압을 생성하는 펌핑 회로; 및
    기준 전압과 상기 내부 전압을 비교하여 상기 발진 제어 신호를 생성하는 검출 회로
    를 포함하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 오실레이팅 회로는,
    상기 전원 전압 혹은 상기 조절 전압에 따라서 구동 전압을 제공하는 전압 제공부; 및
    상기 발진 제어 신호에 따라 인에이블되며, 상기 구동 전압을 공급받아 상기 동작 클럭 신호를 생성하는 오실레이터
    를 포함하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 카운팅 회로는,
    인에이블 신호에 따라 PMOS 트랜지스터 혹은 NMOS 트랜지스터의 특성을 모니터링하여 적어도 하나의 모니터링 신호를 출력하는 적어도 하나의 모니터링부;
    상기 발진 제어 신호에 따라 상기 모니터링 신호 혹은 상기 동작 클럭 신호 중 하나를 선택하는 카운팅 선택부; 및
    상기 인에이블 신호 혹은 상기 발진 제어 신호에 따라, 상기 선택부의 출력 신호의 토글링 수를 카운팅하여 상기 카운팅 신호를 출력하는 카운팅부
    를 포함하는 반도체 시스템.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998816B1 (en) * 2020-06-11 2021-05-04 Sandisk Technologies Llc On-chip determination of charge pump efficiency using a current limiter
CN114879799B (zh) * 2022-04-29 2022-11-29 微龛(广州)半导体有限公司 带隙基准电路及带隙基准电压的温度补偿方法
CN114815948B (zh) * 2022-05-23 2024-02-20 杭州中天微***有限公司 自适应时钟电路、芯片及电压调整方法、装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797088B2 (en) 2011-04-27 2014-08-05 Realtek Semiconductor Corp. Charge pump feedback control device and method using the same
US20170040985A1 (en) 2015-08-06 2017-02-09 Futurewei Technologies, Inc. Apparatus and Scheme for IO-Pin-Less Calibration or Trimming of On-Chip Regulators

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204450A (ja) * 1995-01-30 1996-08-09 Nec Corp 半導体集積回路
US6469482B1 (en) * 2000-06-30 2002-10-22 Intel Corporation Inductive charge pump circuit for providing voltages useful for flash memory and other applications
JP4228527B2 (ja) * 2000-07-31 2009-02-25 セイコーエプソン株式会社 発振器
ITTO20020288A1 (it) * 2002-04-02 2003-10-02 St Microelectronics Srl Circuito oscillatore a frequenza regolabile e relativo metodo di calibrazione.
KR20080043500A (ko) * 2006-11-14 2008-05-19 주식회사 하이닉스반도체 내부전압 검출기 및 이를 이용한 내부전압 발생장치
KR100894490B1 (ko) * 2008-03-03 2009-04-22 주식회사 하이닉스반도체 반도체 메모리장치의 내부전압 생성회로
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8362848B2 (en) * 2011-04-07 2013-01-29 Qualcomm Incorporated Supply-regulated VCO architecture
KR20130102396A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 반도체 메모리의 불량 스크린 장치
KR101878903B1 (ko) * 2012-03-30 2018-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
US8536915B1 (en) * 2012-07-02 2013-09-17 Qualcomm Incorporated Low-noise and low-reference spur frequency multiplying delay lock-loop
JP5518134B2 (ja) * 2012-07-02 2014-06-11 力晶科技股▲ふん▼有限公司 内部電圧トリミング回路及び方法、並びに半導体回路装置
KR101408201B1 (ko) 2012-12-12 2014-06-16 충북대학교 산학협력단 고속 전류 추적 기법을 이용한 디지털 ldo 레귤레이터
US9306577B2 (en) * 2013-02-27 2016-04-05 Mediatek Inc. Supply voltage drift insensitive digitally controlled oscillator and phase locked loop circuit
KR20140120047A (ko) * 2013-04-02 2014-10-13 에스케이하이닉스 주식회사 내부전압 생성회로
US9170282B2 (en) * 2013-05-16 2015-10-27 Arm Limited Controlling voltage generation and voltage comparison
US9252757B2 (en) * 2013-07-23 2016-02-02 Analog Devices, Inc. Oscillator circuit with output slope proportional to supply voltage
US10148177B2 (en) * 2016-12-28 2018-12-04 Texas Instruments Incorporated Multiphase converter with phase interleaving

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797088B2 (en) 2011-04-27 2014-08-05 Realtek Semiconductor Corp. Charge pump feedback control device and method using the same
US20170040985A1 (en) 2015-08-06 2017-02-09 Futurewei Technologies, Inc. Apparatus and Scheme for IO-Pin-Less Calibration or Trimming of On-Chip Regulators

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