JP2019040026A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2019040026A
JP2019040026A JP2017161138A JP2017161138A JP2019040026A JP 2019040026 A JP2019040026 A JP 2019040026A JP 2017161138 A JP2017161138 A JP 2017161138A JP 2017161138 A JP2017161138 A JP 2017161138A JP 2019040026 A JP2019040026 A JP 2019040026A
Authority
JP
Japan
Prior art keywords
display device
semiconductor layer
tft
electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017161138A
Other languages
English (en)
Inventor
有親 石田
Arichika Ishida
有親 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2017161138A priority Critical patent/JP2019040026A/ja
Priority to US16/103,047 priority patent/US11158710B2/en
Publication of JP2019040026A publication Critical patent/JP2019040026A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13454Drivers integrated on the active matrix substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/121Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】画素領域および周辺駆動領域にTFTを有する表示装置において、TFT回路のスルーホールの数を低減し、TFTの密度を向上させ、高精細表示を可能にした表示装置。【解決手段】画素がマトリクス状に配置された表示領域と、表示領域の外側に周辺駆動回路を配置したTFT基板を有する表示装置であって、前記画素又は前記周辺駆動回路は、半導体層15に対して第1のゲート絶縁膜16を介して第1のゲート電極17が形成され、前記半導体層15と接触するドレイン電極14Dとソース電極11Sが別な層に形成されているTFT(薄膜トランジスタ)を含むことを特徴とする表示装置。【選択図】図4

Description

本発明は薄膜トランジスタを高密度で形成した、高精細表示装置に関する。
有機EL表示装置は画素毎にスイッチング素子としての第1薄膜トランジスタ(Thin Film Transistor 以後TFTという)を配置してデータ信号の取り込みを制御し、発光層の駆動素子としての第2TFTによって発光素子への電流の制御をおこなっている。また、TFTによって構成された駆動回路を画面の周辺に配置している。液晶表示装置では画素毎にスイッチング素子としてTFTを配置し、データ信号の取り込みを制御している。また、TFTによって構成された駆動回路を画面の周辺に配置している。
有機EL表示装置や液晶表示装置は画面が高精細化して、おり、TFTを配置するスペースが問題となる。特に、有機EL表示装置は各画素毎に複数のTFTを配置するので、表示領域内においても、スペースの問題が深刻になる。また、画面が高精細化するにしたがって、駆動回路の規模が大きくなるので、これを限られたスペースに収容することが困難になる。
特許文献1には、同一回路基板内に、ボトムゲート型TFTとトップゲート型TFTを設け、ボトムゲート型のTFTのソース電極またはドレイン電極とトップゲート型のTFTのゲート電極を他のTFTを介することなく接続する構成が記載されている。特許文献2には、TFTのソース電極を半導体層に直接積層し、ドレイン電極を半導体層を覆う絶縁膜に形成されたスルーホールを介して接続する構成が記載されている。
WO2011/142147 WO2012/020525
有機EL表示装置では、画素内に複数のTFTを配置するので、画面が高精細化するとTFTの配置が困難になる。また、有機EL表示装置や液晶表示装置は表示領域の周辺に駆動回路を配置するが、高精細になるとTFTの数が増大し、限られたスペースに多くのTFTを配置することが困難になる。
すなわち、従来の構成は、TFT間の接続のために、スルーホールを介して頻繁に配線の乗り換えをする必要があった。スルーホールはスペースを必要とするために、TFTの搭載密度を上げることは困難であった。本発明の課題は、限られたスペース内に必要な数のTFTを配置することが出来る構成を可能とし、高精細表示が可能な表示装置を実現することである。
本発明は上記課題を克服するものである。すなわち、各TFTにおいて、半導体層がドレイン電極あるいはソース電極と接続する層を、半導体層のチャネル部とは別層に配置して、スルーホールの数を減少させることが可能な構成とする。あるいは、種々の構成のTFTを同時に形成することによって、配線及びスルーホールの数を低減し、TFTの密度を増大することが出来る構成を実現することである。主な具体的な手段は次のとおりである。
(1)画素が配置された表示領域と、駆動回路とを配置したTFT基板を有する表示装置であって、前記画素又は前記駆動回路は、半導体層に対して第1のゲート絶縁膜を介して第1のゲート電極が形成され、前記半導体層と接触するドレイン電極とソース電極が別な層に形成されているTFTを含むことを特徴とする表示装置。
(2)画素が配置された表示領域と、駆動回路を配置したTFT基板を有する表示装置であって、前記画素又は前記駆動回路は、第1の半導体層と接触する第1のドレイン電極と第1のソース電極が別な層に形成されている第1のTFTと、第2の半導体層と接触する第2のドレイン電極と第2のソース電極が同じ層に形成されている第2のTFTを含むことを特徴とする表示装置。
本発明が適用される有機EL表示装置の平面図である。 図1のA−A断面図である。 有機EL表示装置の画素部の断面図である。 実施例1で使用されるTFTの断面図である。 実施例1で使用される他のTFTの断面図である。 実施例1で使用されるさらに他のTFTの断面図である。 実施例1で使用されるさらに他のTFTの断面図である。 実施例1で使用されるさらに他のTFTの断面図である。 実施例1で使用されるさらに他のTFTの断面図である。 図4乃至図9のTFTを同時に形成するプロセスの一部を示す断面図である。 図4乃至図9のTFTを同時に形成するプロセスの一部を示すである。 図4乃至図9のTFTを同時に形成するプロセスの一部である。 図4乃至図9のTFTを同時に形成するプロセスの一部である。 図4乃至図9のTFTを同時に形成するプロセスの一部を示すである。 図4乃至図9のTFTを同時に形成するプロセスの一部を示すである。 図4乃至図9のTFTを同時に形成するプロセスの一部を示すである。 図4乃至図9のTFTを同時に形成するプロセスの一部を示すである。 有機EL表示装置の画素部の駆動回路である。 シングルゲートTFTとダブルゲートTFTの特性差を示すグラフである。 実施例2で使用されるTFTの断面図である。 実施例2で使用される他のTFTの断面図である。 実施例2で使用されるさらに他のTFTの断面図である。 実施例2で使用されるさらに他のTFTの断面図である。 実施例2で使用される種々のTFTを同時に形成するプロセスの一部を示す断面図である。 実施例2で使用される種々のTFTを同時に形成するプロセスの一部を示す断面図である。 実施例2で使用される種々のTFTを同時に形成するプロセスの一部を示す断面図である。 実施例2で使用される種々のTFTを同時に形成するプロセスの一部を示す断面図である。 実施例2で使用される種々のTFTを同時に形成するプロセスの一部を示す断面図である。 実施例2で使用される種々のTFTを同時に形成するプロセスの一部を示す断面図である。 実施例2で使用される種々のTFTを同時に形成するプロセスの一部を示す断面図である。 液晶表示装置の平面図である。 図31のB−B断面図である。 液晶表示装置の画素部の断面図である。
以下に実施例を用いて本発明の内容を詳細に説明する。主に有機EL表示装置について説明する実施例1および実施例2の内容は、実施例3における液晶表示装置についても適用することが出来る。
図1は本発明が適用される有機EL表示装置の平面図である。図1において、表示領域50内には、走査線51が横方向に延在し、縦方向に配列している。また、映像信号線52と電源線53の対が縦方向に延在して横方向に配列している。走査線51と映像信号線52または電源線53とで囲まれた領域が画素54となっている。
表示領域50の周辺には走査線駆動回路55が配置している。この駆動回路55はTFTによって構成されている。表示領域50外の端子部には、映像信号線を駆動するドライバIC1000が搭載され、さらに、有機EL表示装置に電源や信号を供給するためのフレキシブル配線基板2000が接続している。
各画素には複数のTFTが配置している。また、周辺駆動回路55には多数のTFTが配置している。画面が高精細になると、TFTの数も増大する。TFTは、配線とはスルーホールを介して接続することが多いが、スルーホールの面積はTFTのアクティブ領域に比べて大きく、TFTを高密度に配置するための障害になっている。
図2は図1のA−A断面に相当する有機EL表示装置の断面図である。図2において、基板100の上に画素や周辺駆動回路に配置したTFTを含むTFT回路層10が形成されている。TFT回路層10の上に発光層を含む有機ELアレイ層20が形成されている。有機ELアレイ層20の上には、有機EL層を保護するための保護層30が形成されている。保護層30の上には反射防止のための円偏光板40が貼り付けられている。図2において、表示領域の外側の端子部には、有機EL表示装置を駆動するためのドライバIC1000が搭載され、また、有機EL表示装置に電源や信号を供給するためのフレキシブル配線基板2000が接続している。
図3は、有機EL表示装置の画素部の断面図であり、図2よりも詳細な断面図となっている。図3において、基板100の上に窒化シリコン(以後SiNという)や酸化シリコン(以後SiOという)で形成された下地膜101が形成されている。下地膜101の上にTFT回路層10が配置している。TFT回路層10の上に平坦化膜102が配置し、その上に有機EL層に対する下部電極103が形成されている。下部電極103はカソードを構成するとともに、反射電極としての役割も有する。
画素の周辺には、アクリル等の有機材料で形成されたバンク104が形成されている。バンク104の内側に発光層としての有機EL層105が形成されている。バンク104によって有機EL層105が段切れすることを防止している。有機EL層105の上に上部電極106が形成されている。上部電極106はカソードの役割を有しており、ITO、IZO等の透明酸化物導電膜、あるいは、銀等の金属あるいは合金の薄膜で形成されている。本明細書では、下部電極103から上部電極106までの構成を有機ELアレイ層20と称する。
上部電極106を覆ってSiN、SiO等の無機膜で形成された第1保護膜107、その上に透明な有機材料で形成された第2保護膜108が形成されている。製品によっては、第2保護膜108の上にさらに、無機膜による第3保護膜が形成される場合もある。本明細書では第1保護膜107および第2保護膜108等を含めて保護層30と称する。図3では円偏光板は省略されている。
図4は、本発明のTFTの1態様を示す断面図である。以後本発明では、半導体層15は酸化物半導体であるとして説明するが、ポリシリコン半導体あるいはa−Si(アモルファスシリコン)でもよい。図4において、下地膜101の上にソース電極11Sが第1電極層に形成され、その上に第1層間絶縁膜12が形成されている。第1層間絶縁膜12はSiOあるいはSiN等の単層の無機膜、あるいは、複数層の無機膜で形成される。但し、酸化物半導体15と接する層は、SiOとする必要がある。
第1層間絶縁膜12にスルーホール13を形成する。これによって、第1電極層に形成された電極11SをTFTのソース電極とする。第1層間絶縁膜12の上に第2電極層14Dを形成する。第2電極層14Dはドレイン電極として作用する。その後、第1層間絶縁膜12およびドレイン電極14Dの一部を覆って半導体層15を形成する。半導体層15は酸化物半導体である。酸化物半導体15はスルーホール13内に延在し、第1電極層に形成されたソース電極11Sと接続する。
その後、第1電極層11Sおよび半導体層15を覆って第2層間絶縁膜16を形成する。第2層間絶縁膜16はSiOあるいはSiN等の単層の無機膜、あるいは、複数層の無機膜で形成される。但し、酸化物半導体15と接する層は、SiOとする必要がある。その上の第3電極層にゲート電極17を形成する。後で説明するように、平面で視て、半導体層15がゲート電極17で覆われている領域以外はイオンインプランテーションによって、リンあるいはボロン等がドープされ、導電性が付与されている。なお、第2層間絶縁膜16はゲート絶縁膜として働く。
図4の特徴は、半導体層15は、ドレイン電極14Dとは半導体層15と同じ層で接続しているが、第1電極層に形成されたソース電極11Sとは、スルーホール13を介して他の層で接続している点である。図4では、半導体層15自体がスルーホール13に入り込んで、ソース電極11Sと接続している。半導体層15が段切れを生じないようにするために、スルーホール13のテーパ角は60度以下であることが望ましい。
図5は、本発明による他の形態を示すTFTの断面図である。図5が図4と異なる点は、下地膜101の上の第1電極層に第2ゲート電極11Gが形成されていることである。つまり、図5は半導体層15の上下にゲート電極17、11Gが存在するダブルゲートとなっている。そして、第1層間絶縁膜12はゲート絶縁膜として働いている。図5において、第2ゲート電極11Gと半導体層との距離t2は第1ゲート電極17と半導体層15との距離t1よりも大きい。t1は例えば100nmであり、t2は例えば200nmである。一方、第2ゲート電極11Gの幅w2は第1ゲート電極17の幅w1よりも大きい。w2は、例えば、w1よりもマスク合わせの精度分大きく形成されている。なお、w1、w2はドレイン電極14Dとソース電極11Sの対向する方向におけるゲート電極の幅と言い換えることも出来る。t1、t2の関係、あるいはw1、w2の関係は、第1ゲート電極17と第2ゲート電極11Gの作用の大きさ、ゲート電極17、11Gと、ソース電極11Sあるいはドレイン電極14Dとの容量の大きさをどのような関係にするかによって決定することになる。
図6は、本発明によるTFTのさらに他の態様を示す断面図である。図6において、第1層間絶縁膜12の上に第2電極層に形成されたドレイン電極14Dおよびソース電極14Sが形成され、これらの電極の一部を覆って半導体層15が形成されている。半導体層15を覆って第2層間絶縁膜16が形成されている。第2層間絶縁膜16の上の第3電極層にゲート電極17が形成されている。この場合、第2層間絶縁膜16はゲート絶縁膜として働いている。図6の特徴は、TFTのドレイン電極14Dもソース電極Sも半導体層15の下側に直接接触していることである。
図7は、本発明によるTFTのさらに他の態様を示す断面図である。図7が図6と異なる点は、下地膜101の上の第1電極層に第2ゲート電極11Gが形成されていることである。図7におけるt1、t2の関係、w1、w2の関係は、図5において説明したのと同様である。
図8は本発明によるさらに他のTFTの態様を示す断面図である。図8において、下地膜101の上の第1電極層にドレイン電極11D及びソース電極11Sが形成されている。第1電極層を覆って第1層間絶縁膜12が形成され、第1層間絶縁膜12の上に半導体層15が形成されている。半導体層15はスルーホール13において、ドレイン電極11D及びソース電極11Sと接続する。そして、半導体層15を覆って第2層間絶縁膜16が形成され、その上の第3電極層にゲート電極17が形成される。第2層間絶縁膜16はゲート絶縁膜として働く。
ゲート電極をマスクとしてイオンインプランテーションを行ってチャネル以外の半導体層15に導電性を付与する。図8の特徴は、半導体層15よりも下の第1電極層において、半導体層15によってドレイン電極11Dあるいはソース電極11Sと接続していることである。つまり、半導体層15はスルーホール内に延在してドレイン電極11Dあるいはソース電極11Sと直接接触している。
図9は、本発明によるさらに他のTFTの態様を示す断面図である。図9が図8と異なる点は、第2ゲート電極11Gが第1電極層に形成されていることである。これによって、図9のTFTはダブルゲートTFTとなっている。図9におけるt1、t2の関係およびw1、w2の関係は、図5で説明したと同様である。
本発明は、以上で説明したような、種々のTFTを組み合わせて形成し、スルーホールの数を減少させてTFTの形成密度を上げることによって高精細画面を実現することが出来る。以上で説明したTFTの構成の特徴は、半導体層がドレイン電極と接する層と、ソース電極と接する層が異なっているTFTを使用していることである。また、本発明のTFTの構成の他の特徴は、半導体層がスルーホールに延在し、直接ドレイン電極あるいはソース電極と直接接触していることである。さらに、半導体層とドレイン電極あるいはソース電極との接続構成が異なる種々のTFTを使用することによって、配線とスルーホールの数を低減していることである。
図10乃至図17は、図4乃至図9で説明したTFTを同一基板に形成するプロセスの1例を示す断面図である。図10において、TFT基板に形成された下地膜101の上に第1電極層11を形成する。第1電極層11は後に形成される半導体層との接続によって、ゲート電極、ドレイン電極、ソース電極のいずれにもなりうる。なお、図10において、右側に形成した幅の広い第1電極層11はTFT間の配線の例を示すものである。
第1電極層11の材料は、例えば、MoW、Ti、W、Mo等の金属または合金の単層膜、あるいは、Al/Ti等の積層膜を50乃至200nm形成したものを用いる。これらの材料はスパッタリングまたはCVDによって形成され、フォトリソグラフィによってパターニングされる。エッチングはドライエッチングを用いる場合が多いが、ウェットエッチングももちいることが出来る。ウェットエッチングを用いる場合、電極材料はCu/Tiの積層膜等が用いられる。
図11は第1電極層11を覆って第1層間絶縁膜12を形成した状態を示す断面図である。第1層間絶縁膜12はSiH4+N2Oを原料としたプラズマCVDで形成されるSiOである。第1層間絶縁膜12としては、この他に、SiNとSiOの積層膜が用いられる場合もある。この場合、酸化物半導体と接する膜はSiOである。SiNは酸化物半導体を還元してTFT特性を不安定にするからである。第1層間絶縁膜12の膜厚は80nm乃至150nmである。
図12は第1層間絶縁膜12にスルーホール13を形成した状態を示す断面図である。スルーホール13はフォトリソグラフィを用いて、ドライエッチングによって形成する。スルーホール13はTFT用のスルーホールである。
図13は第1層間絶縁膜12の上に第2電極層14を形成した状態を示す断面図である。電極材料としては、MoW、Ti、W等が用いられ、厚さは50乃至200nmである。これらの材料をスパッタリングまたはCVDによって被着し、フォトリソグラフィを行い、ドライエッチングによってパターニングする。なお、電極は単層としてもよいし、複数層としてもよい。複数層の例としては、Ti/Al/Tiの3層構造が挙げられる。
いずれにしても、第1電極層11とエッチングの選択比をとることが出来る材料を使用する必要がある。例えば、第1電極層11にTiを使用した場合には、第2電極層14にはMoWあるいはWを使用する等である。また、第2電極層14の一部を覆って半導体層15を形成するので、半導体15の段切れを防止するために、スルーホールではテーパ加工を行うことが重要である。テーパ角は例えば、60度以下である。
図14は、第1層間絶縁膜12および第1電極層11の一部を覆って半導体層15を形成し、その後、第2層間絶縁膜16を形成した状態を示す断面図である。半導体層15は酸化物半導体であり、例えば、IGZO(Indium Gallium Zinc Oxide)が用いられる。この他の酸化物半導体としては、ITZO(Indium Tin Zinc Oxide)、ZnON(Zinc Oxide Nitride)、IGO(Indium Gallium Oxide)等を用いることが出来る。あるいは、Poly−Si(ポリシリコン)、a−Si(アモルファスシリコン)を半導体層15として用いることも出来る。
半導体層15はAr+O2雰囲気での反応性スパッタリングを行って、30nm乃至70nm程度被着する。その後、フォトリソグラフィを行い、エッチングを行ってパターニングする。エッチングはウェットエッチングを行う場合が多い。その後、半導体層15を大気中において350℃でアニールを行う。
その後、基板温度200℃乃至250℃でSiH4+N2Oを原料としてプラズマCVDによって第2層間絶縁膜16を形成する。第2層間絶縁膜16の厚さは80乃至150nmである。その後、300℃でアニールを行う。
その後、図14の右側に存在している配線領域において、第2層間絶縁膜16にスルーホール19を形成する。スルーホール19は配線用のスルーホールである。種々のTFTを必要に応じて接続するためである。スルーホールはフォトリソグラフィを行い、ドライエッチングによって形成する。
図15は第2層間絶縁膜16の上に第3電極層17を形成した状態を示す断面図である。第3電極層17はTFTの部分ではゲート電極となる。第3電極層17は、MoW、Ti、W、Ti/Al/Ti等の金属あるいは合金の単層膜あるいは積層膜をスパッタリングまたはCVDによって被着する。その後フォトリソグラフィを行い、ドライエッチングによってパターニングする。なお、図15の右側に示す配線は、第2電極層17をパターニングすることによって完成する。
半導体層がシリコンの場合は、図16の断面図に示すようには、第3電極層17に形成されたゲート電極をマスクにして、リン(P)、ボロン(B)等をイオンインプランテーションによって半導体層に打ち込み、チャネル層以外の半導体層15に導電性を付与する。イオンインプランテーションによるイオンのドープの濃度は、5×1014/cm程度であり、体積濃度に換算すると1018乃至1019/cm程度である。
半導体層15が酸化物半導体の場合は、イオンインプランテーションの代わりに、次のようにしてドレイン部とソース部に導電性を付与することが出来る。すなわち、第3電極層17をマスクにして第2層間絶縁膜16を除去する。その後、加熱しながら還元性雰囲気に酸化物半導体15を晒す。そうすると酸化物半導体15から酸素が抜かれて、導電性を持つようになる。このアニールは、次の工程である、第3層間絶縁膜18の形成と同じチャンバーで行うことが出来る。
図17は、第3電極層17を覆って第3層間絶縁膜18を形成した状態を示す断面図である。第3層間絶縁膜18は、TFT全体を保護するのでパッシベーション膜とも呼ばれる。第3層間絶縁膜18としては、基板温度を250℃にして、CVDによって、SiNを100乃至300nm程度形成するか、または、SiOとSiNの積層膜を100乃至300nm程度形成する。
第3層間絶縁膜18の他の構成としては、例えば、SiOを、基板温度250℃程度で、CVDによって形成した後、アルミナ(以後AlOという)を基板温度150℃程度で、Ar+O2ガスを用いた反応性スパッタリングによって50nm程度形成したものを用いることが出来る。
図17に示すように、図4乃至図9で説明したTFTを全て同一プロセスによって形成することが出来る。また、同じ数のTFTを形成する場合に必要なスルーホールの数は図17では大幅に低減している。さらに、種々のタイプのTFTを組み合わせることによって、少ないスペースに多くのTFTを配置することが可能になる。そして、図17の右側に示すように、必要な配線は、最もスペース効率のよい場所にレイアウトすることが出来る。
図18は画素における駆動回路の例である。T1は選択トランジスタであり、T2は駆動トランジスタであり、CSは蓄積容量であり、OLは有機EL層である。図18において、ノード51Nは走査線に接続し、ノード52Nは映像信号線に接続し、ノード53Nは電源線に接続している。ノード53Nとアースの間に駆動トランジスタT2と有機EL層OLが直列に接続している。
ノード51Nに走査信号が印加されるとT1がONし、ノード52Nから映像信号が流れ込んで、この電荷が蓄積容量CSに蓄積される。駆動トランジスタT2は蓄積容量STに蓄積された電荷に依存するゲート電圧にしたがって、電源からの電流を有機EL層OLに供給する。すなわち、映像信号によって、有機EL層の発光が制御される。
この時、選択トランジスタT1は、信号書込みの際に寄生容量が小さいことが有利なので、図4乃至図9で説明したTFTの内、図4、図6、図8等に示すシングルゲートのTFTを用いるのが有利である。
一方、駆動トランジスタT2は、電流駆動能力が必要である。このためには、ドレイン耐圧を有すること、言い換えると、アバランシェが生じないTFTであることが必要である。アバランシェとは、図19のSで示す現象である。図19はTFTの電圧−電流特性である。横軸はTFTのドレイン電圧Vd、縦軸はTFTのドレイン電流Idである。
図19において、電圧Vdの増加とともに、電流も増加する。しかし、ある電圧に達すると、TFTがシングルゲートの場合とダブルゲートの場合とでは特性が異なってくる。図19に示す曲線SはシングルゲートのTFTの場合であり、アバランシェ効果によって電流が急減に増加する。一方、ダブルゲートではこのような現象は生じない。したがって、駆動トランジスタT2としては、ダブルゲートのTFTが有利である。また、駆動トランジスタT2は、寄生容量は大きな問題ではない。
このように、本発明によれば、種々のTFTを組み合わせて、最もスペース効率のよい配置とすることが出来るとともに、異なった性質を持つTFTをその性能に応じて最適な場所に配置することが出来る。
図20乃至図23は実施例2で使用されるTFTの特徴を示す断面図である。図20乃至図23の構成が、実施例1の構成と異なっている点は、半導体層15を第2電極層14Dよりも先に形成していることである。第1電極層、第2電極層、第3電極層、第1層間絶縁膜、第2層間絶縁膜等の材料、膜厚等は、実施例1と同様である。
図20において、下地膜101の上にソース電極11Sとなる第1電極層が形成され、これを覆って第1層間絶縁膜12が形成され、第1層間絶縁膜12にスルーホール13が形成されている。第1層間絶縁膜12の上に半導体層15が形成されている。半導体層15は、実施例1で述べた酸化物半導体である。半導体層15はスルーホール13内に延在して、ソース電極11Sと接続する。半導体層15の他の端部は、ドレイン電極14Dとなる第2電極層によって覆われている。
酸化物半導体15は金属と接触すると酸素が抜かれ、導電性を有するようになる。半導体層15、第2電極層14Dを覆って第2層間絶縁膜16が形成されている。第2層間絶縁膜16の上に第3電極層によって、ゲート電極17が形成されている。図20が図4と異なる点は、半導体層15が第1電極層よりも先に形成され、ドレイン電極14Dとなる第1電極層が半導体層15に対して下層で接触している点である。
図21は、実施例2におけるTFTの他の態様を示す断面図である。図21のTFTが図20のTFTと異なる点は、第1電極層にゲート電極11Gが形成され、ダブルゲートとなっている点である。図21におけるt1とt2の関係、w1とw2の関係は、図5で述べたと同様である。
図22は、実施例2におけるTFTのさらに他の態様を示す断面図である。図22が実施例1の図6と異なる点は、第1層間絶縁膜12の上に半導体層15が第1電極層14Dよりも先に形成されている点である。半導体層15は実施例1で述べた酸化物半導体である。図22において、パターニングされた半導体層15の一方を覆って第2電極層16にドレイン電極14Dが形成され、半導体層15の他の一方を覆って第2電極層によってソース電極14Sが形成されている。
図22において、半導体層15及びドレイン電極14D、ソース電極14Sを覆って第2層間絶縁膜16が形成されている。第2層間絶縁膜16の上に第3電極層によってゲート電極17が形成されている。
図23は、実施例2におけるTFTのさらに他の態様を示す断面図である。図23が図22と異なる点は、下地膜101の上に第1電極層によって第2ゲート電極11Gが形成されている点である。すなわち、図23のTFTはダブルゲートTFTとなっている。図23におけるt1とt2の関係、w1とw2の関係は実施例1の図5において説明したのと同様である。
図24乃至図30は、図20乃至図23で説明したTFTを含む種々のTFTを同一基板に形成するプロセスの1例を示す断面図である。図24において、右側に示す電極および配線はTFT間の配線を示す例である。図24は、TFT基板に形成された下地膜101の上に第1電極層11を形成した例である。このプロセスは、図10で説明したのと同様である。
図25は、第1電極層11を覆って第1層間絶縁膜12を形成した状態を示す断面図である。図25のプロセスは、実施例1で説明した図11と同様である。
図26は、第1層間絶縁膜12の上に半導体層15を形成した状態を示す断面図である。このプロセスは実施例1と異なっている。実施例1では、先に第2電極層を形成したが、実施例2では先に半導体層15を形成している。半導体層15は実施例1で説明した酸化物半導体を用いている。図26において、まず、スルーホール13、19を形成し、第1電極層11の一部をドレイン電極あるいはソース電極として用いられるようにしている。同時に配線用のスルーホール19も形成する。
図26において、酸化物半導体15をスパッタリングによって被着し、パターニングを行う。スパッタリングプロセス、パターニングプロセスは、図14で説明したのと同様である。図26では、図14と同様、半導体層15をスルーホール13内に延在させ、ドレイン電極あるいはソース電極と半導体層15を直接接続させている。
図27は、半導体層15の片側の一部を覆い、第2電極層14によってドレイン電極あるいはソース電極を形成した状態を示す断面図である。第2電極層14の材料、形成方法、及びパターニング方法は実施例1の図13で説明したのと同様である。図27では、半導体層15の一部を第2電極層14で覆っているが、半導体層15が第2電極層14で覆われた部分は、酸化物半導体15の酸素が金属によって抜かれ、半導体層15に導電性が付与されている。その後、半導体層15および第2電極層14を覆って第2層間絶縁膜16が形成される。その後、図27において、右側に示す配線には、第1層間絶縁膜12と第2層間絶縁膜16にスルーホール19を形成する。
図28は、第2層間絶縁膜16の上に第3電極層17によってゲート電極を形成した状態を示す断面図である。図28の構成及びプロセスは、実施例1の図15で説明したのと同様である。なお、このプロセスにおいて図28の右側に示す配線は完成する。
その後、半導体層がシリコンの場合は、図29に示すように、イオンインプランテーションによって、ゲート電極17の直下のチャネル層を除いて、半導体層15に導電性を付与する。このプロセスは、実施例1の図16で説明したのと同様である。また、酸化物半導体15に導電性を付与する方法として、酸化物半導体15を還元性雰囲気に晒しながらアニールする方法があるが、このプロセスも実施例1の図16で説明したのと同様である。
図30は、第3電極層17を覆って、パッシベーション膜としての第3層間絶縁膜18を形成した状態を示す断面図である。図30のプロセスは、実施例1の図17で説明したプロセスと同様である。
図30に示すように、図20乃至図23で説明したTFTを全て同一プロセスによって形成することが出来る。また、実施例1で説明した、図8及び図9のTFTも同時に形成することが出来る。同じ数のTFTを形成する場合に必要なスルーホールの数は図30においても大幅に低減している。さらに、種々のタイプのTFTを組み合わせることによって、少ないスペースに多くのTFTを配置することが可能になる。そして、図30の右側に示すように、必要な配線は、最もスペース効率のよい場所にレイアウトすることが出来る。
本実施例においても、シングルゲートTFTとダブルゲートTFTを同時に形成することが出来るので、例えば、図18、図19で説明したように、シングルゲートTFTとダブルゲートTFTの特徴を生かした構成とすることが出来る。
実施例1および実施例2では、本発明を有機EL表示装置に適用した場合について説明した。本発明は、液晶表示装置についても適用することが出来る。液晶表示装置の場合も高精細になると周辺駆動回路の規模が大きくなり、限られたスペースに多数のTFTを配置する必要があるからである。
図31は液晶表示装置の平面図である。図31において、TFT基板100と対向基板200が周辺においてシール材150によって接着し、内部に液晶が封止されている。表示領域50の外側には、走査線駆動回路等の周辺駆動回路55がTFTによって形成されている。
表示領域50において、走査線51が横方向に延在し、映像信号線52が縦方向に延在し、走査線51と映像信号線52とで囲まれた領域が画素54になっている。図31の紙面下側に端子部が形成され、この部分に映像信号線駆動回路等を有するドライバIC1000が搭載されている。また、端子部には、液晶表示装置に電源や信号を供給するフレキシブル配線基板2000が接続している。
図32は図31のB−B断面図である。図32において、TFT基板100の上にはTFT回路層10が形成されている。TFT回路層10の上には、液晶を駆動するための画素電極、コモン電極等を有する電極層60が形成されている。電極層60及びTFT回路層10の周辺には多くのTFTを有する周辺駆動回路55が形成されている。TFT基板100と対向基板200はシール材150で接着し、内部に液晶300が封入されている。対向基板200側には、カラーフィルタ、ブラックマトリクス等を有するカラーフィルタ層70が形成されている。TFT基板100には下偏光板500が、対向基板200には上偏光板400が貼り付けられている。液晶は、自らは発光しないので、液晶表示パネルの背面にバックライト600が配置している。
図33は、液晶表示装置の表示領域の断面図である。図33において、TFT基板100の上に下地膜101が形成され、その上にTFT回路層10が形成され、その上に有機パッシベーション膜102が形成されている。ここまでの構成は有機EL表示装置と同様である。図33では、有機パッシベーション膜102の上にコモン電極111が形成され、その上に容量絶縁膜112が形成され、その上に画素電極113が形成されている。画素電極113を覆って配向膜114が形成されている。
図33の対向基板200の内側にはカラーフィルタ201とブラックマトリクス202が形成され、これらを覆ってオーバーコート膜203が形成され、オーバーコート膜203を覆って配向膜114が形成されている。TFT基板100と対向基板200の間に液晶が封止されている。
図33において、TFT回路層10には、画素毎に少なくとも1個のTFTが形成されている。一方、図32に示すように、表示領域の外側である額縁領域には多数のTFTを有する周辺駆動回路55が形成されている。画面が高精細になるにつれて、周辺駆動回路55の規模も大きくなる。しかし、外形は一定に保ったまま、表示領域を大きくしたいという要求から額縁の面積は小さくすること要求されている。
したがって、限られた面積に多くのTFTを配置したいという要求は液晶表示装置についても同様である。本発明では、実施例1および実施例2で説明したような種々の構成のTFTを同一基板に形成するので、液晶表示装置においても、TFTの密度を上げ、額縁領域を小さく保ちながら、高精細画面を実現することが出来る。
10…TFT回路、 11…第1電極層、 12…第1層間絶縁膜、 13…スルーホール、 14…第2電極層、 15…半導体層、 16…第2層間絶縁膜、 17…第3電極層、 18…第3層間絶縁膜(パッシベーション膜)、 19…スルーホール、 20…有機ELアレイ層、 30…保護層、 40…円偏光板、 50…表示領域、 51…走査線、 52…映像信号線、 53…電源線、 54…画素、 55…周辺回路、 60…液晶駆動電極層、 70…カラーフィルタ層、 100…TFT基板、 101…下地膜、 102…平坦化膜、 103…下部電極、 104…バンク、 105…有機EL層、 106…上部電極、 107…第1保護膜、 108…第2保護膜、 111…コモン電極、 112…容量絶縁膜、 113…画素電極、 114…配向膜、 150…シール材、 200…対向基板、 201…カラーフィルタ、 202…ブラックマトリクス、 203…オーバーコート膜、 300…液晶層、 400…上偏光板、 500…下偏光板、 600…バックライト、 1000…ドライバIC、 2000…フレキシブル配線基板

Claims (20)

  1. 画素が配置された表示領域と駆動回路とを配置したTFT基板を有する表示装置であって、
    前記画素又は前記駆動回路は、半導体層に対して第1のゲート絶縁膜を介して第1のゲート電極が形成され、
    前記半導体層と接続するドレイン電極またはソース電極の一方が他方と別な層に形成されているTFTを含むことを特徴とする表示装置。
  2. 画素が配置された表示領域と駆動回路とを配置したTFT基板を有する表示装置であって、
    前記画素又は前記駆動回路は、半導体層に対して第1のゲート絶縁膜を介して第1のゲート電極が形成され、
    前記半導体層と接触するドレイン電極またはソース電極の少なくとも一方は、前記半導体層とスルーホールを介して接続し、前記半導体層は前記スルーホールに延在して形成されていることを特徴とする表示装置。
  3. 前記ドレイン電極または前記ソース電極の一方は、前記半導体層上に積層されていることを特徴とする請求項1に記載の表示装置。
  4. 前記半導体層は、前記ドレイン電極または前記ソース電極の一方の上に積層されていることを特徴とする請求項1に記載の表示装置。
  5. 前記半導体層に対して前記第1のゲート絶縁膜とは逆側に第2のゲート絶縁膜が形成され、前記第2のゲート絶縁膜を介して第2ゲート電極が形成されていることを特徴とするTFTを含むことを特徴とする請求項1または2に記載の表示装置。
  6. 前記第1のゲート絶縁膜の厚さは前記第2のゲート絶縁膜の厚さよりも薄いことを特徴とする請求項5に記載の表示装置。
  7. 前記第1のゲート電極の、前記ドレイン電極と前記ソース電極の対向する方向の幅は、前記第2ゲート電極の前記ドレイン電極と前記ソース電極の対向する方向の幅よりも小さいことを特徴とする請求項5に記載の表示装置。
  8. 画素が配置された表示領域と駆動回路とを配置したTFT基板を有する表示装置であって、
    前記画素又は前記駆動回路は、第1の半導体層と接続する第1のドレイン電極または第1のソース電極の一方が他方と別な層に形成されている第1のTFTと、
    第2の半導体層と接続する第2のドレイン電極と第2のソース電極が同じ層に形成されている第2のTFTを含むことを特徴とする表示装置。
  9. 前記第2のTFTの、前記第2のドレイン電極と前記第2のソース電極は、前記第2の半導体層の下面において接触していることを特徴とする請求項8に記載の表示装置。
  10. 前記第2のTFTの、前記第2のドレイン電極と前記第2のソース電極は、前記第2の半導体層の上面において接触していることを特徴とする請求項8に記載の表示装置。
  11. 前記第1のTFTの前記第1のドレイン電極または前記第1のソース電極の一方は、前記第1の半導体層の下面において接触していることを特徴とする請求項9に記載の表示装置。
  12. 前記第1のTFTの前記第1のドレイン電極または前記第1のソース電極の一方は、前記第1の半導体層の上面において接触していることを特徴とする請求項10に記載の表示装置。
  13. 前記第1のTFTは前記第1の半導体層の一方の面側に形成された第1のゲート電極と、前記第1の半導体層の他方の面側に形成された第2のゲート電極を有することを特徴とする請求項8乃至12に記載の表示装置。
  14. 前記第1の半導体層と前記第2の半導体層は、第1の絶縁層の上に形成され、前記第1の半導体層と前記第2の半導体層は第2の絶縁層によって覆われ、
    前記第1の半導体層は、前記第1の絶縁層に形成された第1のスルーホールを介して前記第1のドレイン電極と前記第1のソース電極の一方と接続し、
    前記第2の半導体層は、前記第1の絶縁層に形成された第2のスルーホールを介して前記第2のドレイン電極に接続し、前記第1の絶縁層に形成された第3のスルーホールを介して第2のソース電極と接続していることを特徴とする請求項8に記載の表示装置。
  15. 前記第1のTFTは、前記第1の絶縁層を介して配置した第1のゲート電極と、前記第2の絶縁層を介して配置した第2のゲート電極を有することを特徴とする請求項14に記載の表示装置。
  16. 前記第2のTFTは、前記第1の絶縁層を介して配置した第3のゲート電極と、前記第2の絶縁層を介して配置した第4のゲート電極を有することを特徴とする請求項14に記載の表示装置。
  17. 前記表示装置は有機EL表示装置であることを特徴とする請求項1乃至16のいずれか1項に記載の表示装置。
  18. 前記表示装置は液晶表示装置であることを特徴とする請求項1乃至16のいずれか1項に記載の表示装置。
  19. 画素がマトリクス状に配置した有機EL表示装置であって、
    前記画素には、映像信号線の画素への入力を制御する第1のTFTと、発光層を有する有機ELへの電流を制御する第2のTFTが形成され、
    前記第1のTFTは、TFTを構成する第1の半導体層を挟む絶縁層の一方にのみゲート電極が形成され、前記第2のTFTは第2の半導体層を挟む絶縁層の両側にゲート電極が形成されていることを特徴とする有機EL表示装置。
  20. 前記半導体層は酸化物半導体で形成されていることを特徴とする請求項1乃至19のいずれか1項に記載の表示装置。
JP2017161138A 2017-08-24 2017-08-24 表示装置 Pending JP2019040026A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017161138A JP2019040026A (ja) 2017-08-24 2017-08-24 表示装置
US16/103,047 US11158710B2 (en) 2017-08-24 2018-08-14 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017161138A JP2019040026A (ja) 2017-08-24 2017-08-24 表示装置

Publications (1)

Publication Number Publication Date
JP2019040026A true JP2019040026A (ja) 2019-03-14

Family

ID=65437508

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017161138A Pending JP2019040026A (ja) 2017-08-24 2017-08-24 表示装置

Country Status (2)

Country Link
US (1) US11158710B2 (ja)
JP (1) JP2019040026A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764517A (zh) * 2020-06-05 2021-12-07 夏普株式会社 有源矩阵基板及其制造方法
WO2023166379A1 (ja) * 2022-03-04 2023-09-07 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111276497B (zh) * 2020-02-18 2023-08-15 京东方科技集团股份有限公司 驱动背板和显示面板

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433841B1 (en) * 1997-12-19 2002-08-13 Seiko Epson Corporation Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same
TW556013B (en) * 1998-01-30 2003-10-01 Seiko Epson Corp Electro-optical apparatus, method of producing the same and electronic apparatus
JP3399432B2 (ja) * 1999-02-26 2003-04-21 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
JP5130711B2 (ja) * 2006-12-26 2013-01-30 セイコーエプソン株式会社 電気光学装置及びその製造方法
JP2009122250A (ja) * 2007-11-13 2009-06-04 Seiko Epson Corp 電気光学装置及び電子機器
JP5368014B2 (ja) * 2008-06-24 2013-12-18 共同印刷株式会社 フレキシブル有機elディスプレイの製造方法
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
US8575620B2 (en) * 2010-05-13 2013-11-05 Sharp Kabushiki Kaisha Circuit board and display device
JP5330603B2 (ja) * 2010-08-07 2013-10-30 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
TWI476931B (zh) * 2010-10-21 2015-03-11 Au Optronics Corp 薄膜電晶體與具有此薄膜電晶體的畫素結構
TWI445181B (zh) * 2012-02-08 2014-07-11 E Ink Holdings Inc 薄膜電晶體
JP2015035506A (ja) * 2013-08-09 2015-02-19 株式会社東芝 半導体装置
KR102207916B1 (ko) * 2013-10-17 2021-01-27 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
KR102227474B1 (ko) * 2013-11-05 2021-03-15 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기발광표시장치 및 박막트랜지스터 어레이 기판의 제조 방법
CN103698955A (zh) * 2013-12-13 2014-04-02 京东方科技集团股份有限公司 像素单元、阵列基板及其制造方法和显示装置
US9887253B2 (en) * 2014-01-27 2018-02-06 Japan Display Inc. Light emitting element display device
TWI535034B (zh) * 2014-01-29 2016-05-21 友達光電股份有限公司 畫素結構及其製作方法
CN104091831A (zh) * 2014-06-27 2014-10-08 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置
TW201605053A (zh) * 2014-07-22 2016-02-01 中華映管股份有限公司 薄膜電晶體
JP6446204B2 (ja) * 2014-08-27 2018-12-26 株式会社ジャパンディスプレイ 表示装置
KR102287013B1 (ko) * 2014-11-25 2021-08-06 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
US9397124B2 (en) * 2014-12-03 2016-07-19 Apple Inc. Organic light-emitting diode display with double gate transistors
KR102397799B1 (ko) * 2015-06-30 2022-05-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시장치
CN105097557A (zh) * 2015-09-25 2015-11-25 深圳市华星光电技术有限公司 一种tft基板、tft开关管及其制造方法
JP6634302B2 (ja) * 2016-02-02 2020-01-22 株式会社ジャパンディスプレイ 表示装置
US10468434B2 (en) * 2016-04-08 2019-11-05 Innolux Corporation Hybrid thin film transistor structure, display device, and method of making the same
CN106098702B (zh) * 2016-06-30 2019-05-03 上海天马微电子有限公司 显示面板及显示装置
JP2018049919A (ja) * 2016-09-21 2018-03-29 株式会社ジャパンディスプレイ 表示装置
KR102566551B1 (ko) * 2016-12-05 2023-08-14 삼성디스플레이주식회사 표시장치 및 그의 구동방법
JP2018170324A (ja) * 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764517A (zh) * 2020-06-05 2021-12-07 夏普株式会社 有源矩阵基板及其制造方法
WO2023166379A1 (ja) * 2022-03-04 2023-09-07 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US11158710B2 (en) 2021-10-26
US20190067399A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
US10692893B2 (en) Substrate for display device and display device including the same
US10319297B2 (en) Display device
US10186529B2 (en) Thin film transistor substrate and display using the same
US8203662B2 (en) Vertical channel thin-film transistor and method of manufacturing the same
US11107843B2 (en) Array substrate, manufacturing method thereof, and display panel
JP7085352B2 (ja) 表示装置
US9954014B2 (en) Thin film transistor substrate and display using the same
JP6832656B2 (ja) 半導体装置の製造方法
US20080083927A1 (en) Display device and method of manufacturing the same
US20120162055A1 (en) Liquid crystal display device and method for manufacturing same
JP2018125340A (ja) 表示装置
US20120112181A1 (en) Oxide semiconductor, thin film transistor including the same and thin film transistor display panel including the same
KR20110069362A (ko) 액정표시장치의 어레이 기판
KR20170078075A (ko) 유기 발광 다이오드 표시 장치
JP2019129281A (ja) 表示装置及びその製造方法
US10522567B2 (en) Semiconductor device and display device having a protection layer
JP2017201665A (ja) 表示装置
KR20150060195A (ko) 유기발광다이오드 표시장치 및 이의 제조방법
US11158710B2 (en) Display device
KR20160001821A (ko) 이중 광 차단층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판
US9209204B2 (en) Thin film transistor array panel and method of manufacturing the same
US7528407B2 (en) Thin film transistor array substrate and fabricating method thereof
KR20210086247A (ko) 표시 장치
KR20130091504A (ko) 표시 장치
KR20070109162A (ko) 박막 트랜지스터 기판 및 그의 제조 방법