TWI463663B - 半導體元件及其製造方法 - Google Patents

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Description

半導體元件及其製造方法
本發明是有關於一種本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種包含低溫多晶矽(low temperature polysilicon，LTPS)及金屬氧化物半導體之半導體元件及其製造方法。
互補式金屬氧化物半導體(CMOS)元件具有只有在電晶體需要切換啟閉時才需耗能的優點，因此非常省電且發熱少。此外，許多邏輯電路也需要藉由CMOS的特性才能容易達成。
一般而言，低溫多晶矽元件的製程溫度約在600℃。然而，低溫多晶矽元件需要至少六道微影蝕刻製程(Photolithography and Etch Process；PEP)，再加上離子植入、退火、氫化等製程，使得製程步驟便得非常複雜。此外，所形成之CMOS的臨界電壓(Vt)的數值以及在操作電壓0V的漏電流不易控制，使得CMOS特性不佳失去實用性。另一方面，高溫多晶矽元件同樣也是製程步驟繁複，且高溫使得這項技術無法應用於軟性基板上。
有鑑於此，本發明提供一種半導體元件及其製造方法，可利用較少的製程步驟、較寬的製程條件以及較低的製程溫度來製造具有良好CMOS特性的半導體元件。
本發明提供一種半導體元件。基底具有第一區及第二區。第一半導體層配置於第一區的基底上且具有通道區與位於通道區兩側的二個摻雜區。第一介電層配置於第一區及第二區的基底上，且覆蓋第一半導體層。第一閘極及第二閘極分別配置於第一區及第二區的第一介電層上，其中第一閘極對應第一半導體層的通道區。第二介電層配置於第一區及第二區的第一介電層上，且覆蓋第一閘極及第二閘極。第二半導體層配置於第二介電層上且對應第二閘極，其中第二半導體層的邊界不超出第二閘極的邊界。二個第一導電插塞(conductive plug)貫穿第一介電層與第二介電層、配置於第一閘極的兩側並分別與第一半導體層的摻雜區接觸。二個接點(例如金屬圖案或導電插塞)位於第二區上並與第二半導體層接觸。
在本發明之一實施例中，上述通道區為未摻雜區。
在本發明之一實施例中，上述通道區為摻雜區。
在本發明之一實施例中，上述半導體元件更包括一第三介電層，配置於第一區及第二區的第二介電層上。
在本發明之一實施例中，上述各接點為一金屬圖案，金屬圖案分別配置第二半導體層之頂面的兩側且曝露出第二半導體層之頂面的中央區域，且第三介電層覆蓋金屬圖案以及第二半導體層之曝露出的上表面。此外，第三介電層覆蓋第一導電插塞。
在本發明之一實施例中，上述各接點為貫穿第三介電層的一第二導電插塞，且第一導電插塞更貫穿第三介電層。
在本發明之一實施例中，上述第一閘極與第二導電插塞其中之一電性連接。
在本發明之一實施例中，上述半導體元件更包括貫穿第二介電層與第三介電層且與第一閘極接觸的一第三導電插塞，其中第三導電插塞與第二導電插塞其中之一電性連接。
在本發明之一實施例中，上述第二半導體層的邊界落入第二閘極的邊界內。
在本發明之一實施例中，上述第一半導體層的材料包括低溫多晶矽。
在本發明之一實施例中，上述第二半導體層的材料包括金屬氧化物半導體。
在本發明之一實施例中，上述第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其組合。
在本發明之一實施例中，上述第一閘極與第二閘極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。
在本發明之一實施例中，上述第一區為P型元件區，第二區為N型元件區；或第一區為N型元件區，第二區為P型元件區。
本發明另提供一種半導體元件。第一半導體層配置於基底上且具有通道區與位於通道區兩側的二個摻雜區。第一介電層配置於基底上且覆蓋第一半導體層。閘極配置於第一介電層上，其中閘極對應第一半導體層的通道區。第二介電層配置於第一介電層上且覆蓋閘極。第二半導體層配置於第二介電層上且對應閘極，其中第二半導體層的邊界不超出閘極的邊界。至少一第一導電插塞貫穿第一介電層與第二介電層並與第一半導體層的摻雜區其中之一接觸。至少一接點(例如金屬圖案或導電插塞)與第二半導體層接觸。
在本發明之一實施例中，上述通道區為未摻雜區。
在本發明之一實施例中，上述通道區為摻雜區。
在本發明之一實施例中，上述半導體元件更包括一第三介電層，配置於第二介電層上。
在本發明之一實施例中，上述至少一第一導電插塞包括貫穿第一介電層與第二介電層的二第一導電插塞，第一導電插塞配置於閘極的兩側並分別與第一半導體層的摻雜區接觸，且第三介電層覆蓋第一導電插塞。此外，至少一接點包括二金屬圖案，金屬圖案分別配置第二半導體層之頂部的兩側且曝露出第二半導體層之頂部的中央區域，且第三介電層覆蓋金屬圖案以及第二半導體層之曝露出的上表面。
在本發明之一實施例中，上述第一導電插塞其中之一與金屬圖案其中之一電性連接。
在本發明之一實施例中，上述第一導電插塞未與金屬圖案電性連接。
在本發明之一實施例中，上述至少一第一導電插塞包括貫穿第一介電層、第二介電層與第三介電層的二第一導電插塞，第一導電插塞配置於閘極的兩側並分別與第一半導體層的摻雜區接觸。此外，至少一接點包括貫穿第三介電層的二第二導電插塞。
在本發明之一實施例中，上述第一導電插塞其中之一與第二導電插塞其中之一電性連接。
在本發明之一實施例中，上述第一導電插塞未與第二導電插塞電性連接。
在本發明之一實施例中，上述接點為貫穿第三介電層的一第二導電插塞，第一導電插塞更貫穿第三介電層，且第二導電插塞與第一導電插塞電性連接。
在本發明之一實施例中，上述第二半導體層的邊界落入閘極的邊界內。
在本發明之一實施例中，上述第一半導體層的材料包括低溫多晶矽。
在本發明之一實施例中，上述第二半導體層的材料包括金屬氧化物半導體。
在本發明之一實施例中，上述第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其組合。
在本發明之一實施例中，上述閘極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。
本發明又提供一種半導體元件的製造方法。提供具有第一區及第二區的基底。於第一區的基底上形成第一半導體層。於第一區及第二區的基底上形成第一介電層，且第一介電層覆蓋第一半導體層。於第一區及第二區的第一介電層上分別形成第一閘極及第二閘極。以第一閘極為罩幕，對第一半導體層進行離子植入製程，以於第一半導體層中形成二個摻雜區。於第一區及第二區的基底上形成第二介電層，第二介電層覆蓋第一閘極及第二閘極。於第二介電層上形成第二半導體層，第二半導體層對應第二閘極，且第二半導體層的邊界不超出第二閘極的邊界。進行一圖案化步驟，以於第一介電層與第二介電層中形成二個第一開口，第一開口分別暴露出第一半導體層的摻雜區。於基底上形成金屬層，金屬層填入第一開口以於各第一開口中形成第一導電插塞，且金屬層與第二半導體層之部分上表面接觸。
在本發明之一實施例中，上述金屬層具有二金屬圖案，金屬圖案分別覆蓋第二半導體層之頂部的兩側且曝露出第二半導體層之頂部的中央區域。
在本發明之一實施例中，上述製造方法更包括於第一區及第二區的第二介電層上形成一第三介電層，第三介電層覆蓋金屬圖案以及第二半導體層之曝露出的上表面，且覆蓋第一導電插塞。
在本發明之一實施例中，於第二介電層上形成第二半導體層之後以及進行圖案化步驟之前，上述製造方法更包括於第一區及第二區的第二介電層上形成一第三介電層，且第一開口貫穿第一介電層、第二介電層及第三介電層。此外，圖案化步驟更包括於第三介電層中形成二第二開口，第二開口暴露出第二半導體層的部分上表面。另外，金屬層更填入第二開口以於各第二開口中形成一第二導電插塞。
在本發明之一實施例中，上述第一閘極與第二導電插塞其中之一電性連接。
在本發明之一實施例中，上述圖案化步驟更包括於第二介電層與第三介電層中形成一第三開口，第三開口曝露出部分第一閘極。此外，金屬層更填入第三開口以於第三開口中形成一第三導電插塞，且第三導電插塞與第二導電插塞其中之一電性連接。
在本發明之一實施例中，上述第二半導體層的邊界落入第二閘極的邊界內。
在本發明之一實施例中，上述第一半導體層的材料包括低溫多晶矽。
在本發明之一實施例中，上述第一半導體層的形成方法包括：於第一區及第二區的基底上形成非晶矽層；對非晶矽層進行結晶化製程以形成多晶矽層；以及圖案化多晶矽層。
在本發明之一實施例中，上述結晶化製程包括準分子雷射退火(ELA)製程及金屬誘導結晶(MIC)製程。
在本發明之一實施例中，上述第二半導體層的材料包括金屬氧化物半導體。
在本發明之一實施例中，上述第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其組合。
在本發明之一實施例中，上述第一閘極與第二閘極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。
在本發明之一實施例中，上述製程溫度不超過450℃。
在本發明之一實施例中，上述第一區為P型元件區，第二區為N型元件區；或第一區為N型元件區，第二區為P型元件區。
本發明再提供一種半導體元件的製造方法。於基底上形成第一半導體層。於基底上形成第一介電層，且第一介電層覆蓋第一半導體層。於第一介電層上形成閘極。以閘極為罩幕，對第一半導體層進行離子植入製程，以於第一半導體層中形成二個摻雜區。於基底上形成第二介電層，第二介電層覆蓋閘極。於第二介電層上形成第二半導體層，第二半導體層對應閘極，且第二半導體層的邊界不超出閘極的邊界。進行一圖案化步驟，以於第一介電層與第二介電層中形成至少一第一開口，第一開口暴露出第一半導體層中的一個摻雜區。於基底上形成金屬層，金屬層填入第一開口以於第一開口中形成第一導電插塞，且金屬層至少與第二半導體層之部分上表面接觸。
在本發明之一實施例中，上述金屬層具有二金屬圖案，金屬圖案分別配置第二半導體層之頂部的兩側並曝露出第二半導體層之頂部的中央區域。
在本發明之一實施例中，上述製造方法更包括於第二介電層上形成一第三介電層，第三介電層覆蓋金屬圖案以及第二半導體層之曝露出的上表面，且覆蓋至少一第一導電插塞。
在本發明之一實施例中，於第二介電層上形成第二半導體層之後以及進行圖案化步驟之前，上述製造方法更包括於第一區及第二區的第二介電層上形成一第三介電層，且至少一第一開口包括貫穿第一介電層、第二介電層及第三介電層的二第一開口，第一開口配置於閘極的兩側並分別露出第一半導體層的摻雜區。此外，圖案化步驟更包括於第三介電層中形成二第二開口，第二開口暴露出第二半導體層的部分上表面。另外，金屬層更填入第二開口以於各第二開口中形成一第二導電插塞。
在本發明之一實施例中，上述第一導電插塞其中之一與第二導電插塞其中之一電性連接。
在本發明之一實施例中，上述第一導電插塞未與第二導電插塞電性連接。
在本發明之一實施例中，於第二介電層上形成第二半導體層之後以及進行圖案化步驟之前，上述製造方法更包括於第一區及第二區的第二介電層上形成一第三介電層，且第一開口貫穿第一介電層、第二介電層及第三介電層。此外，圖案化步驟更包括於第三介電層中形成一第二開口，第二開口暴露出第二半導體層的部分上表面。另外，金屬層更填入第二開口以於第二開口中形成一第二導電插塞，且第二導電插塞與第一導電插塞電性連接。
在本發明之一實施例中，上述第二半導體層的邊界落入閘極的邊界內。
在本發明之一實施例中，上述第一半導體層的材料包括低溫多晶矽。
在本發明之一實施例中，上述第一半導體層的形成方法包括：於基底上形成非晶矽層；對非晶矽層進行結晶化製程以形成多晶矽層；以及圖案化多晶矽層。
在本發明之一實施例中，上述結晶化製程包括準分子雷射退火(ELA)製程及金屬誘導結晶(MIC)製程。
在本發明之一實施例中，上述第二半導體層的材料包括金屬氧化物半導體。
在本發明之一實施例中，上述第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其組合。
在本發明之一實施例中，上述閘極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。
在本發明之一實施例中，上述製程溫度不超過450℃。
基於上述，本發明可利用僅五道PEP完成具有N型元件及P型元件之半導體結構，大幅減少製程次數，降低成本，提升競爭力。此外，本發明之方法使用的製程溫度不超過450℃，可應用於玻璃以及軟性基板，提升電路設計的多樣性以及性能。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
第一實施例
圖1A至1E為依據本發明第一實施例所繪示之半導體元件之製造方法的剖面示意圖。
請參照圖1A，提供基底100。基底100可為硬性基底或軟性基底。硬性基底例如是玻璃基底或矽基底。軟性基底例如是金屬薄片或塑膠基底。基底100具有第一區100a及第二區100b。在一實施例中，第一區100a例如為P型元件區，而第二區100b例如為N型元件區。
接著，請參照圖1A及1B，於第一區100a的基底100上形成半導體層103。本發明之半導體層103的材料包括低溫多晶矽(low temperature polysilicon，LTPS)，其製程溫度不超過450℃，因此可應用於軟性基底。在一實施例中，製程溫度等於或小於450℃。在另一實施例中，製程溫度等於或小於400℃。形成半導體層103的方法包括於第一區100a及第二區100b的基底100上形成非晶矽層102。然後，如圖1A所示，對非晶矽層102進行結晶化製程101以形成多晶矽層。結晶化製程101包括準分子雷射退火(excimer laser annealing，ELA)製程及金屬誘導結晶(metal induced crystallization，MIC)製程。接著，於基底100上形成圖案化光阻層(未繪示)。之後，以圖案化光阻層為罩幕，將多晶矽層圖案化，以於第一區100a的基底100上形成半導體層103，如圖1B所示。
繼之，請繼續參照圖1B，於第一區100a及第二區100b的基底100上形成介電層104，且介電層104覆蓋半導體層103。介電層104的材料例如是氧化矽、氮化矽、氮氧化矽、高k材料或合適的有機材料，且其形成方法包括進行化學氣相沈積(CVD)製程、物理氣相沈積(PVD)製程或旋轉塗佈法(spin coating)等等。接著，於第一區100a及第二區100b的介電層104上分別形成閘極106及閘極108。形成閘極106及閘極108的方法包括於介電層104上依序形成閘極金屬層及圖案化光阻層(未繪示)。閘極金屬層的材料例如是鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統，且其形成方法包括進行物理氣相沈積製程。然後，以圖案化光阻層為罩幕，將閘極金屬層圖案化以形成之。
接著，請參照圖1C，以閘極106為罩幕，對半導體層103進行離子植入製程，以於半導體層103中形成二個摻雜區110。上述離子植入製程為自對準製程，可以於半導體層103中形成對應閘極106的通道區112以及位於通道區112兩側的摻雜區110。在一實施例中，當第一區102a為P型元件區時，使用摻質例如是硼離子。
於圖1B及圖1C的方法中，半導體層103之通道區112為未摻雜區。但本發明並不以此為限。在另一實施例中(未繪示)，於形成半導體層103之後，可以先對半導體層103進行離子植入製程，之後再形成閘極106。換言之，半導體層103之通道區112可以是摻雜區。當然，也可以依製程需要，將通道區112的摻雜濃度做調整。也就是說，中央通道區112與兩側摻雜區110的摻雜濃度可相同或不同。
然後，於第一區102a及第二區102b的基底100上形成介電層114，且介電層114覆蓋閘極106及閘極108。介電層114的材料例如是氧化矽、氮化矽、氮氧化矽、高k材料或合適的有機材料，且其形成方法包括進行化學氣相沈積製程、物理氣相沈積製程或旋轉塗佈法等等。
之後，於介電層114上形成半導體層116，半導體層116對應閘極108，且半導體層116的邊界不超出閘極108的邊界。換言之，半導體層116內島狀(island in)於閘極108中。在一實施例中，半導體層116的邊界落入閘極108的邊界內，如圖1C所示。在另一實施例中(未繪示)，半導體層116的邊界也可以與閘極108的邊界對齊。半導體層116的材料包括金屬氧化物半導體，例如ZnO、InOx、SnOx、GaOx、AlOx或其組合。形成半導體層116的方法包括於介電層114上依序形成半導體材料層及圖案化光阻層(未繪示)。接著，以圖案化光阻層為罩幕，將半導體材料層圖案化以形成之。
之後，請參照圖1D，進行圖案化步驟，以於介電層104與介電層114中形成二個開口117。開口117貫穿介電層104與介電層114，配置於閘極106的兩側且分別暴露出半導體層103的摻雜區110。上述圖案化步驟包括於介電層114上形成圖案化光阻層(未繪示)。然後，以圖案化光阻層為罩幕，將介電層104與介電層114圖案化以形成之。
繼之，請參照圖1E，於基底100上形成金屬層118，金屬層118填入開口117以於各開口117中形成導電插塞118a，且金屬層118與半導體層116之部分上表面接觸。進一步說，金屬層118具有兩個金屬圖案118b，金屬圖案118b覆蓋半導體層116之頂部的兩側並曝露出半導體層116之頂部的中央區域。此外，金屬圖案118b更分別覆蓋半導體層116的相對側壁。金屬層118的材料例如是鈦、鋁或鈦鋁合金。金屬層118的形成方法包括於介電層114上依序形成金屬材料層及圖案化光阻層(未繪示)。然後，以圖案化光阻層為罩幕，將金屬材料層圖案化以形成之。
然後，於第一區102a及第二區102b的基底100上形成介電層120。介電層120覆蓋導電插塞118a，且覆蓋金屬圖案118b以及半導體層116之露出的上表面。介電層120的材料例如是氧化矽、氮化矽、氮氧化矽、高k材料或合適的有機材料，且其形成方法包括進行化學氣相沈積製程、物理氣相沈積製程或旋轉塗佈法等等。此外，介電層104、介電層114與介電層120的材料可以相同或不同。至此，完成第一實施例之半導體元件的製作。
在第一實施例中，僅需要五道微影蝕刻製程(Photolithography and Etch Process；PEP)即可完成CMOS結構，其中第一區100a形成P型元件，而第二區100b形成N型元件。詳而言之，第一道PEP形成半導體層103；第二道PEP形成閘極106與閘極108；第三道PEP形成半導體層116；第四道PEP形成開口117；及第五道PEP形成金屬層118。因此，藉由於第一區100a上形成P型之底閘極元件以及於第二區100b上形成N型之頂閘極元件，可以減少製程次數、降低成本並提升競爭力。
以下，將參照圖1E說明第一實施例之半導體結構。基底100具有第一區100a及第二區100b。半導體層103配置於第一區100a的基底100上且具有通道區112與位於通道區112兩側的二個摻雜區110。介電層104配置於第一區100a及第二區100b的基底100上，且覆蓋半導體層103。閘極106及閘極108分別配置於第一區100a及第二區100b的介電層104上，其中閘極106對應半導體層103的通道區112。介電層114配置於第一區100a及第二區100b的基底100上，且覆蓋閘極106及閘極108。半導體層116配置於介電層114上且對應閘極108，其中半導體層116的邊界不超出閘極108的邊界。二個導電插塞118a貫穿介電層104與介電層114，配置於閘極106的兩側並分別與半導體層103的摻雜區110接觸。二個金屬圖案118b分別配置半導體層116的兩側且裸露出半導體層116的部分上表面。介電層120配置於第一區100a及第二區100b的介電層114上、覆蓋導電插塞118a、且覆蓋金屬圖案118b以及半導體層116之曝露出的上表面。
第二實施例
圖2A至2D為依據本發明第二實施例所繪示之半導體元件之製造方法的剖面示意圖。第二實施例與第一實施例類似，以下就不同處說明之，相同處則不再贅述。
首先，請參照圖2A，提供基底200。基底200具有第一區200a及第二區200b。在一實施例中，第一區100a例如為P型元件區，而第二區100b例如為N型元件區。接著，於第一區200a的基底200上形成半導體層203。然後，於第一區200a及第二區200b的基底200上形成介電層204，且介電層204覆蓋半導體層203。之後，於第一區200a及第二區200b的介電層204上分別形成閘極206及閘極208。繼之，以閘極206為罩幕，對半導體層203進行離子植入製程，以於半導體層203中形成二個摻雜區210。上述離子植入製程為自對準製程，可以於半導體層203中形成對應閘極206的通道區212以及位於通道區212兩側的摻雜區210。然後，於第一區202a及第二區202b的基底200上形成介電層214，且介電層214覆蓋閘極206及閘極208。之後，於介電層214上形成半導體層216，半導體層216對應閘極208，且半導體層216的邊界不超出閘極208的邊界。換言之，半導體層216內島狀(island in)於閘極208中。圖2A中構件的材料及形成方法請參照圖1A至1C，於此不再贅述。
然後，請參照圖2B，於第一區202a及第二區202b的基底200上形成介電層218，且介電層218覆蓋半導體層216。介電層218的材料例如是氧化矽、氮化矽、氮氧化矽、高k材料或合適的有機材料，且其形成方法包括進行化學氣相沈積製程、物理氣相沈積製程或旋轉塗佈法等等。此外，介電層204、介電層214與介電層218的材料可以相同或不同。
繼之，請參照圖2C，進行圖案化步驟，以於介電層204、介電層214與介電層218中形成二個開口220及二個開口222。開口220貫穿介電層204、介電層214與介電層218且分別暴露出半導體層203的摻雜區210。開口222貫穿介電層218且曝露出半導體層216的部分上表面。
然後，請參照圖2D，於基底200上形成金屬層224，金屬層224填入開口220及開口222，以於各開口220中形成導電插塞224a以及於各開口222中形成導電插塞224b。因此，金屬層224與半導體層216之部分上表面接觸，亦即，金屬層224之導電插塞224b與導體層216之部分上表面接觸。金屬層224的材料與形成方法如第一實施例所述，於此不再贅述。
至此，完成第二實施例之半導體元件的製作。與第一實施例相似，第二實施例之CMOS結構同樣僅需要五道PEP即可完成。
以下，將參照圖2D說明第二實施例之半導體結構。基底200具有第一區200a及第二區200b。半導體層203配置於第一區200a的基底200上且具有通道區212與位於通道區212兩側的二個摻雜區210。介電層204配置於第一區200a及第二區200b的基底200上，且覆蓋半導體層203。閘極206及閘極208分別配置於第一區200a及第二區200b的介電層204上，其中閘極206對應半導體層203的通道區212。介電層214配置於第一區200a及第二區200b的基底200上，且覆蓋閘極206及閘極208。半導體層216配置於介電層214上且對應閘極208，其中半導體層216的邊界不超出閘極208的邊界。介電層218配置於第一區200a及第二區200b的介電層214上，且覆蓋半導體層216。二個導電插塞224a貫穿介電層204、介電層214與介電層218，配置於閘極206的兩側並分別與半導體層203的摻雜區210接觸。二個導電插塞224b貫穿介電層218且與半導體層216接觸。
第三實施例
圖3A至3B為依據本發明第三實施例所繪示之半導體元件之製造方法的剖面示意圖。第三實施例與第二實施例類似，以下就不同處說明之，相同處則不再贅述。
首先，提供圖2B之中間結構。然後，請參照圖3A，進行圖案化步驟，以於介電層204、介電層214與介電層218中形成二個開口220、二個開口222及一個開口223。開口220貫穿介電層204、介電層214與介電層218且分別暴露出半導體層203的摻雜區210。開口222貫穿介電層218且曝露出半導體層216的部分上表面。開口223貫穿介電層214與介電層218，且開口223曝露出部分閘極206。
然後，請參照圖3B，於基底200上形成金屬層224，金屬層224填入開口220、開口222及開口223，以於各開口220中形成導電插塞224a、於各開口222中形成導電插塞224b以及於開口223中形成導電插塞224c。因此，金屬層224與半導體層216之部分上表面接觸，亦即，金屬層224之導電插塞224b與半導體層216之部分上表面接觸。特別要注意的是，導電插塞224c與導電插塞224b其中之一例如透過導線(未繪示)而彼此電性連接。此外，導電插塞224c與閘極206電性連接。換言之，閘極206與導電插塞224b其中之一電性連接。金屬層224的材料與形成方法如第一實施例所述，於此不再贅述。
至此，完成第三實施例之半導體元件的製作。與第二實施例相似，第三實施例之CMOS結構同樣僅需要五道PEP即可完成。
在第三實施例中，閘極206與導電插塞224b其中之一例如透過導電插塞224c電性連接，且此結構可以應用於主動矩陣有機發光二極體(Active Matrix Organic Light Emitting Diodes；AMOLED)，其中第一區200a的P型元件作為驅動OLED的電晶體，而第二區200b的N型元件作為切換(switch)電晶體。
以下，將參照圖3B說明第三實施例之半導體結構。相較於第二實施例之結構，第三實施例之結構更包括一個導電插塞224c。導電插塞224c貫穿介電層214與介電層218且與閘極206接觸。此外，導電插塞224c與導電插塞224b其中之一電性連接。因此，閘極406與導電插塞224b其中之一電性連接。
在上述實施例中，是以第一區100a為P型元件區而第二區100b為N型元件區為例來說明之，但並不用以限定本發明。本領域具有通常知識者應了解，第一區100a可以是N型元件區，而第二區100b可以是P型元件區。
此外，在第一至第三實施例中，P型元件及N型元件是以水平配置的方式來形成之，但本發明並不以此為限。以下，將說明P型元件及N型元件呈垂直配置的實施例。
第四實施例
圖4A至4E為依據本發明第四實施例所繪示之半導體元件之製造方法的剖面示意圖。
請參照圖4A，提供基底400。基底400可為硬性基底或軟性基底。硬性基底例如是玻璃基底或矽基底。軟性基底例如是金屬薄片或塑膠基底。
然後，請參照圖4A及4B，於基底400上形成半導體層403。本發明之半導體層403的材料包括低溫多晶矽(LTPS)，其製程溫度不超過450℃，因此可應用於軟性基底。形成半導體層403的方法包括於基底400上形成非晶矽層402。然後，如圖4A所示，對非晶矽層402進行結晶化製程401以形成多晶矽層。結晶化製程401包括準分子雷射退火(ELA)製程及金屬誘導結晶(MIC)製程。接著，於基底400上形成圖案化光阻層(未繪示)。之後，以圖案化光阻層為罩幕，將多晶矽層圖案化，以於基底400上形成半導體層403，如圖4B所示。
繼之，請繼續參照圖4B，於基底400上形成介電層404，且介電層404覆蓋半導體層403。介電層404的材料例如是氧化矽、氮化矽、氮氧化矽、高k材料或合適的有機材料，且其形成方法包括進行化學氣相沈積製程、物理氣相沈積製程或旋轉塗佈法等等。接著，於介電層404上形成閘極406。形成閘極406方法包括於介電層404上依序形成閘極金屬層及圖案化光阻層(未繪示)。閘極金屬層的材料例如是鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統，且其形成方法包括進行物理氣相沈積製程。然後，以圖案化光阻層為罩幕，將閘極金屬層圖案化以形成之。
接著，請參照圖4C，以閘極406為罩幕，對半導體層403進行離子植入製程，以於半導體層403中形成二個摻雜區410。上述離子植入製程為自對準製程，可以於半導體層403中形成對應閘極406的通道區412以及位於通道區412兩側的摻雜區410。在一實施例中，使用摻質例如是硼離子。
然後，於基底400上形成介電層414，且介電層414覆蓋閘極406。介電層414的材料例如是氧化矽、氮化矽、氮氧化矽、高k材料或合適的有機材料，且其形成方法包括進行化學氣相沈積製程、物理氣相沈積製程或旋轉塗佈法等等。
之後，於介電層414上形成半導體層416，半導體層416對應閘極406，且半導體層416的邊界不超出閘極406的邊界。換言之，半導體層416內島狀(island in)於閘極406中。在一實施例中，半導體層416的邊界落入閘極406的邊界內，如圖4C所示。在另一實施例中(未繪示)，半導體層416的邊界也可以與閘極406的邊界對齊。半導體層416的材料包括金屬氧化物半導體，例如ZnO、InOx、SnOx、GaOx、AlOx或其組合。形成半導體層416的方法包括於介電層414上依序形成半導體材料層及圖案化光阻層(未繪示)。接著，以圖案化光阻層為罩幕，將半導體材料層圖案化以形成之。
之後，請參照圖4D，進行圖案化步驟，以於介電層404與介電層414中形成二個開口417。開口417貫穿介電層404與介電層414，配置於閘極406的兩側並分別暴露出半導體層403的摻雜區410。上述圖案化步驟包括於介電層414上形成圖案化光阻層(未繪示)。然後，以圖案化光阻層為罩幕，將介電層404與介電層414圖案化以形成之。
繼之，請參照圖4E，於基底100上形成金屬層418，金屬層418填入開口417以於各開口417中形成導電插塞418a，且金屬層418與半導體層416之部分上表面接觸。進一步說，金屬層418具有兩個金屬圖案418b，金屬圖案418b覆蓋半導體層416之頂部的兩側並曝露出半導體層416之頂部的中央區域。此外，金屬圖案418b更分別覆蓋半導體層416的相對側壁。金屬層418的材料例如是鈦、鋁或鈦鋁合金。金屬層418的形成方法包括於介電層414上依序形成金屬材料層及圖案化光阻層(未繪示)。然後，以圖案化光阻層為罩幕，將金屬材料層圖案化以形成之。
然後，於基底400上形成介電層420，且介電層420覆蓋金屬圖案418b以及半導體層416之曝露出的上表面，且覆蓋導電插塞418a。介電層420的材料例如是氧化矽、氮化矽、氮氧化矽、高k材料或合適的有機材料，且其形成方法包括進行化學氣相沈積製程、物理氣相沈積製程或旋轉塗佈法等等。此外，介電層404、介電層414與介電層420的材料可以相同或不同。
至此，完成第四實施例之半導體元件的製作。第四實施例之結構可應用於CMOS反相器(inverter)，其中下部結構為P型元件，而上部結構為N型元件，且P型元件與N型元件共用閘極406。在一實施例中，導電插塞418a其中之一與金屬圖案418b其中之一電性連接(如圖4E所示)，此時下部P型元件以及上部N型元件可同時驅動。在另一實施例中，導電插塞418a與金屬圖案418b彼此未電性連接(如圖4E-1所示)，此時下部P型元件以及上部N型元件為分開驅動。
在第四實施例中，僅需要五道PEP即可完成CMOS反相器。詳而言之，第一道PEP形成半導體層403；第二道PEP形成閘極406；第三道PEP形成半導體層416；第四道PEP形成開口417；及第五道PEP形成金屬層418。因此，藉由於基底400上形成下部P型元件以及上部N型元件，可以減少製程次數、降低成本並提升競爭力。
以下，將參照圖4E與圖4E-1說明第四實施例之半導體結構。半導體層403配置於基底400上且具有通道區412與位於通道區412兩側的二個摻雜區410。介電層404配置於基底400上且覆蓋半導體層403。閘極406配置於介電層404上，其中閘極406對應半導體層403的通道區412。介電層414配置於基底400上且覆蓋閘極406。半導體層416配置於介電層414上且對應閘極406，其中半導體層416的邊界不超出閘極406的邊界。二個導電插塞418a貫穿介電層404與介電層414，配置於閘極406的兩側並分別與半導體層403的摻雜區410接觸。二個金屬圖案418b分別配置半導體層416之頂部的兩側並曝露出半導體層406之頂部的中央區域。介電層420配置於介電層414上、覆蓋導電插塞418a、且覆蓋金屬圖案418b以及半導體層416之曝露出的上表面。在一實施例中，導電插塞418a其中之一與金屬圖案418b其中之一電性連接，如圖4E所示。在另一實施例中，導電插塞418a未與金屬圖案418b電性連接，如圖4E-1所示
第五實施例
圖5A至5D為依據本發明第五實施例所繪示之半導體元件之製造方法的剖面示意圖。第五實施例與第四實施例類似，以下就不同處說明之，相同處則不再贅述。
首先，請參照圖5A，提供基底500。接著，於基底500上形成半導體層503。然後，於基底500上形成介電層504，且介電層504覆蓋半導體層503。之後，於介電層504上形成閘極506。繼之，以閘極506為罩幕，對半導體層503進行離子植入製程，以於半導體層503中形成二個摻雜區510。上述離子植入製程為自對準製程，可以於半導體層503中形成對應閘極506的通道區512以及位於通道區512兩側的摻雜區510。然後，於基底500上形成介電層514，且介電層514覆蓋閘極506。之後，於介電層514上形成半導體層516，半導體層516對應閘極506，且半導體層516的邊界不超出閘極506的邊界。換言之，半導體層516內島狀(island in)於閘極508中。圖5A中構件的材料及形成方法請參照圖4A至4C，於此不再贅述。
然後，請參照圖5B，於基底500上形成介電層518，且介電層518覆蓋半導體層516。介電層518的材料例如是氧化矽、氮化矽、氮氧化矽、高k材料或合適的有機材料，且其形成方法包括進行化學氣相沈積製程。此外，介電層504、介電層514與介電層518的材料可以相同或不同。
繼之，請參照圖5C，進行圖案化步驟，以於介電層504、介電層514與介電層518中形成二個開口520及二個開口522。開口520貫穿介電層504、介電層514與介電層518，配置於閘極506的兩側並分別暴露出半導體層503的摻雜區510。開口522貫穿介電層518且曝露出半導體層516的部分上表面。
然後，請參照圖5D，於基底500上形成金屬層524，金屬層524填入開口520及開口522，以於各開口520中形成導電插塞524a以及於各開口522中形成導電插塞524b。因此，金屬層524與半導體層516之部分上表面接觸，亦即，金屬層524之導電插塞524b與半導體層516之部分上表面接觸。金屬層524的材料與形成方法如第四實施例所述，於此不再贅述。
至此，完成第五實施例之半導體元件的製作。與第四實施例相似，第五實施例之CMOS結構同樣僅需要五道PEP即可完成。第五實施例之結構可應用於CMOS反相器，其中下部結構為P型元件，而上部結構為N型元件，且P型元件與N型元件共用閘極506。在一實施例中，導電插塞524a其中之一與導電插塞524b其中之一電性連接(如圖5D所示)，此時下部P型元件以及上部N型元件可同時驅動。在另一實施例中，導電插塞524a與導電插塞524b彼此未電性連接(如圖5D-1所示)，此時下部P型元件以及上部N型元件為分開驅動。
以下，將參照圖5D及圖5D-1說明第五實施例之半導體結構。半導體層503配置於基底500上且具有通道區512與位於通道區512兩側的二個摻雜區510。介電層504配置於基底500上且覆蓋半導體層503。閘極506配置於介電層504上，其中閘極506對應半導體層503的通道區512。介電層514配置於基底500上且覆蓋閘極506。半導體層516配置於介電層514上且對應閘極506，其中半導體層516的邊界不超出閘極506的邊界。介電層518配置於基底500上且覆蓋半導體層516。二個導電插塞524a貫穿介電層504、介電層514與介電層518，配置於閘極506的兩側並分別與半導體層503的摻雜區510接觸。二個導電插塞524b貫穿介電層518並與半導體層516接觸。在一實施例中，導電插塞524a其中之一與導電插塞524b其中之一電性連接，如圖5D所示。在另一實施例中，導電插塞524a未與導電插塞524b電性連接，如圖5D-1所示。
在第四、第五實施例中，是以下部P型元件以及上部N型元件為例來說明之，但並不用以限定本發明。本領域具有通常知識者應了解，也可形成下部N型元件以及上部P型元件的結構。
第六實施例
圖6A至6B為依據本發明第六實施例所繪示之半導體元件之製造方法的剖面示意圖。第六實施例與第四實施例類似，以下就不同處說明之，相同處則不再贅述。
首先，提供圖5B之中間結構。然後，請參照圖6A，進行圖案化步驟，以於介電層504、介電層514與介電層518中形成一個開口520及一個開口522。開口520貫穿介電層504、介電層514與介電層518，位於閘極506的一側且暴露出半導體層503的一個摻雜區510。開口522貫穿介電層518且至少曝露出半導體層516的部分上表面。在一實施例中，開口522曝露出半導體層516的部分上表面，如圖5B所示。在另一實施例中(未繪示)，開口522曝露出半導體層516的整個上表面。
然後，請參照圖6B，於基底500上形成金屬層524，金屬層524填入開口520及開口522，以於開口520中形成導電插塞524a以及於開口522中形成導電插塞524b。因此，金屬層524與半導體層516之部分上表面接觸。特別要注意的是，導電插塞524a與導電插塞224b彼此電性連接。金屬層524的材料與形成方法如第四實施例所述，於此不再贅述。
至此，完成第六實施例之半導體元件的製作。與第四實施例相似，第六實施例之結構同樣僅需要五道PEP即可完成。第六實施例中之結構可以應用於堆疊電容結構，其中下部電容器與上部電容器以並聯方式形成，如此可降低電路中的電容面積。
以下，將參照圖6B說明第六實施例之半導體結構。第六實施例及第五實施例的差異在於：第六實施例之結構僅具有一個導電插塞524a及一個導電插塞524b，且導電插塞524a與導電插塞524b電性連接。
綜上所述，本發明可利用僅五道PEP完成具有N型元件及P型元件之半導體結構，大幅減少製程次數、降低成本及提升競爭力。此外，本發明之方法使用的製程溫度不超過450℃，可應用於玻璃以及軟性基板，提升電路設計的多樣性以及性能。另外，本發明之具有N型元件及P型元件之半導體結構可以呈水平配置或垂直配置，應用層面廣、競爭優勢高。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、400、500．．．基底
100a、200a．．．第一區
100b、200b‧‧‧第二區
101、401‧‧‧結晶化製程
102、402‧‧‧非晶矽層
103、116、203、216、403、416、503、516‧‧‧半導體層
104、114、120、204、214、218、404、414、420、504、514、518‧‧‧介電層
106、108、206、208、406、506‧‧‧閘極
110、210、410、510‧‧‧摻雜區
112、212、412、512‧‧‧通道區
117、220、222、223、417、520、522‧‧‧開口
118、224、418、524‧‧‧金屬層
118a、224a、224b、224c、418a、524a、524b‧‧‧導電插塞
118b、418b‧‧‧金屬圖案
圖1A至1E為依據本發明第一實施例所繪示之半導體元件之製造方法的剖面示意圖。
圖2A至2D為依據本發明第二實施例所繪示之半導體元件之製造方法的剖面示意圖。
圖3A至3B為依據本發明第三實施例所繪示之半導體元件之製造方法的剖面示意圖。
圖4A至4E為依據本發明第四實施例所繪示之半導體元件之製造方法的剖面示意圖。
圖4E-1為依據本發明第四實施例所繪示之半導體元件的剖面示意圖。
圖5A至5D為依據本發明第五實施例所繪示之半導體元件之製造方法的剖面示意圖。
圖5D-1為依據本發明第五實施例所繪示之半導體元件的剖面示意圖。
圖6A至6B為依據本發明第六實施例所繪示之半導體元件之製造方法的剖面示意圖。
400．．．基底
403、416．．．半導體層
404、414、420．．．介電層
406．．．閘極
410．．．摻雜區
412．．．通道區
418．．．金屬層
418a．．．導電插塞
418b．．．金屬圖案

Claims (58)

  1. 一種半導體元件，包括：一基底，具有一第一區及一第二區；一第一半導體層，配置於該第一區的該基底上且具有一通道區與位於該通道區兩側的二摻雜區；一第一介電層，配置於該第一區及該第二區的該基底上，且覆蓋該第一半導體層；一第一閘極及一第二閘極，分別配置於該第一區及該第二區的該第一介電層上，其中該第一閘極對應該第一半導體層的該通道區；一第二介電層，配置於該第一區及該第二區的該第一介電層上，且覆蓋該第一閘極及該第二閘極；一第二半導體層，配置於該第二介電層上且對應該第二閘極，其中該第二半導體層的邊界不超出該第二閘極的邊界；二第一導電插塞，貫穿該第一介電層與該第二介電層，配置於該第一閘極的兩側並分別與該第一半導體層的該些摻雜區接觸；以及二接點，位於該第二區上並與該第二半導體層接觸，其中該第二半導體層的材料包括金屬氧化物半導體。
  2. 如申請專利範圍第1項所述之半導體元件，其中該通道區為未摻雜區。
  3. 如申請專利範圍第1項所述之半導體元件，其中該通道區為摻雜區。
  4. 如申請專利範圍第1項所述之半導體元件，更包括一第三介電層，配置於該第一區及該第二區的該第二介電層上。
  5. 如申請專利範圍第4項所述之半導體元件，其中各接點為一金屬圖案，該些金屬圖案分別配置該第二半導體層之頂面的兩側且曝露出該第二半導體層之頂面的中央區域，且該第三介電層覆蓋該些金屬圖案以及該第二半導體層之曝露出的上表面；以及其中該第三介電層覆蓋該些第一導電插塞。
  6. 如申請專利範圍第4項所述之半導體元件，其中各接點為貫穿該第三介電層的一第二導電插塞，且該些第一導電插塞更貫穿該第三介電層。
  7. 如申請專利範圍第6項所述之半導體元件，其中該第一閘極與該些第二導電插塞其中之一電性連接。
  8. 如申請專利範圍第7項所述之半導體元件，更包括貫穿該第二介電層與該第三介電層且與該第一閘極接觸的一第三導電插塞，其中該第三導電插塞與該些第二導電插塞其中之一電性連接。
  9. 如申請專利範圍第1項所述之半導體元件，其中該第二半導體層的邊界落入該第二閘極的邊界內。
  10. 如申請專利範圍第1項所述之半導體元件，其中該第一半導體層的材料包括低溫多晶矽。
  11. 如申請專利範圍第1項所述之半導體元件，其中該第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、 AlOx或其組合。
  12. 如申請專利範圍第1項所述之半導體元件，其中該第一閘極與該第二閘極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。
  13. 如申請專利範圍第1項所述之半導體元件，其中該第一區為P型元件區，該第二區為N型元件區；或該第一區為N型元件區，該第二區為P型元件區。
  14. 一種半導體元件，包括：一第一半導體層，配置於一基底上且具有一通道區與位於該通道區兩側的二摻雜區；一第一介電層，配置於該基底上且覆蓋該第一半導體層；一閘極，配置於該第一介電層上，其中該閘極對應該第一半導體層的該通道區；一第二介電層，配置於該第一介電層上且覆蓋該閘極；一第二半導體層，配置於該第二介電層上且對應該閘極，其中該第二半導體層的邊界不超出該閘極的邊界；至少一第一導電插塞，貫穿該第一介電層與該第二介電層並與該第一半導體層的該些摻雜區其中之一接觸；以及至少一接點，與該第二半導體層接觸，其中該第二半導體層的材料包括金屬氧化物半導體。
  15. 如申請專利範圍第14項所述之半導體元件，其中 該通道區為未摻雜區。
  16. 如申請專利範圍第14項所述之半導體元件，其中該通道區為摻雜區。
  17. 如申請專利範圍第14項所述之半導體元件，更包括一第三介電層，配置於該第二介電層上。
  18. 如申請專利範圍第17項所述之半導體元件，其中該至少一第一導電插塞包括貫穿該第一介電層與該第二介電層的二第一導電插塞，該些第一導電插塞配置於該閘極的兩側並分別與該第一半導體層的該些摻雜區接觸，且該第三介電層覆蓋該些第一導電插塞；以及其中該至少一接點包括二金屬圖案，該些金屬圖案分別配置該第二半導體層之頂部的兩側且曝露出該第二半導體層之頂部的中央區域，且該第三介電層覆蓋該些金屬圖案以及該第二半導體層之曝露出的上表面。
  19. 如申請專利範圍第18項所述之半導體元件，其中該些第一導電插塞其中之一與該些金屬圖案其中之一電性連接。
  20. 如申請專利範圍第19項所述之半導體元件，其中該些第一導電插塞未與該些金屬圖案電性連接。
  21. 如申請專利範圍第17項所述之半導體元件，其中該至少一第一導電插塞包括貫穿該第一介電層、該第二介電層與該第三介電層的二第一導電插塞，該些第一導電插塞配置於該閘極的兩側並分別與該第一半導體層的該些摻雜區接觸；以及 其中該至少一接點包括貫穿該第三介電層的二第二導電插塞。
  22. 如申請專利範圍第21項所述之半導體元件，其中該些第一導電插塞其中之一與該些第二導電插塞其中之一電性連接。
  23. 如申請專利範圍第21項所述之半導體元件，其中該些第一導電插塞未與該些第二導電插塞電性連接。
  24. 如申請專利範圍第17項所述之半導體元件，其中該接點為貫穿該第三介電層的一第二導電插塞，該第一導電插塞更貫穿該第三介電層，且該第二導電插塞與該第一導電插塞電性連接。
  25. 如申請專利範圍第14項所述之半導體元件，其中該第二半導體層的邊界落入該閘極的邊界內。
  26. 如申請專利範圍第14項所述之半導體元件，其中該第一半導體層的材料包括低溫多晶矽。
  27. 如申請專利範圍第1項所述之半導體元件，其中該第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其組合。
  28. 如申請專利範圍第14項所述之半導體元件，其中該閘極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。
  29. 一種半導體元件的製造方法，包括：提供一基底，該基底具有一第一區及一第二區； 於該第一區的該基底上形成一第一半導體層；於該第一區及該第二區的該基底上形成一第一介電層，且該第一介電層覆蓋該第一半導體層；於該第一區及該第二區的該第一介電層上分別形成一第一閘極及一第二閘極；以該第一閘極為罩幕，對該第一半導體層進行離子植入製程，以於該第一半導體層中形成二摻雜區；於該第一區及該第二區的該基底上形成一第二介電層，該第二介電層覆蓋該第一閘極及該第二閘極；於該第二介電層上形成一第二半導體層，該第二半導體層對應該第二閘極，且該第二半導體層的邊界不超出該第二閘極的邊界；進行一圖案化步驟，以於該第一介電層與該第二介電層中形成二第一開口，該些第一開口分別暴露出該第一半導體層的該些摻雜區；以及於該基底上形成一金屬層，該金屬層填入該些第一開口以於各第一開口中形成一第一導電插塞，且該金屬層與該第二半導體層之部分上表面接觸。
  30. 如申請專利範圍第29項所述之半導體元件的製造方法，其中該金屬層具有二金屬圖案，該些金屬圖案分別覆蓋該第二半導體層之頂部的兩側且曝露出該第二半導體層之頂部的中央區域。
  31. 如申請專利範圍第30項所述之半導體元件的製造方法，更包括於該第一區及該第二區的該第二介電層上 形成一第三介電層，該第三介電層覆蓋該些金屬圖案以及該第二半導體層之曝露出的上表面，且覆蓋該些第一導電插塞。
  32. 如申請專利範圍第29項所述之半導體元件的製造方法，其中於該第二介電層上形成該第二半導體層之後以及進行該圖案化步驟之前，更包括於該第一區及該第二區的該第二介電層上形成一第三介電層，且該第一開口貫穿該第一介電層、該第二介電層及該第三介電層；其中該圖案化步驟更包括於該第三介電層中形成二第二開口，該些第二開口暴露出該第二半導體層的部分上表面；以及其中該金屬層更填入該些第二開口以於各第二開口中形成一第二導電插塞。
  33. 如申請專利範圍第32項所述之半導體元件的製造方法，其中該第一閘極與該些第二導電插塞其中之一電性連接。
  34. 如申請專利範圍第33項所述之半導體元件的製造方法，其中該圖案化步驟更包括於該第二介電層與該第三介電層中形成一第三開口，該第三開口曝露出部分該第一閘極；以及其中該金屬層更填入該第三開口以於該第三開口中形成一第三導電插塞，且該第三導電插塞與該些第二導電插塞其中之一電性連接。
  35. 如申請專利範圍第29項所述之半導體元件的製 造方法，其中該第二半導體層的邊界落入該第二閘極的邊界內。
  36. 如申請專利範圍第29項所述之半導體元件的製造方法，其中該第一半導體層的材料包括低溫多晶矽。
  37. 如申請專利範圍第36項所述之半導體元件的製造方法，其中該第一半導體層的形成方法包括：於該第一區及該第二區的該基底上形成一非晶矽層；對該非晶矽層進行一結晶化製程以形成一多晶矽層；以及圖案化該多晶矽層。
  38. 如申請專利範圍第37項所述之半導體元件的製造方法，其中該結晶化製程包括準分子雷射退火(ELA)製程及金屬誘導結晶(MIC)製程。
  39. 如申請專利範圍第29項所述之半導體元件的製造方法，其中該第二半導體層的材料包括金屬氧化物半導體。
  40. 如申請專利範圍第39項所述之半導體元件的製造方法，其中該第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其組合。
  41. 如申請專利範圍第29項所述之半導體元件的製造方法，其中該第一閘極與該第二閘極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。
  42. 如申請專利範圍第29項所述之半導體元件的製 造方法，其中製程溫度不超過450℃。
  43. 如申請專利範圍第29項所述之半導體元件的製造方法，其中該第一區為P型元件區，該第二區為N型元件區；或該第一區為N型元件區，該第二區為P型元件區。
  44. 一種半導體元件的製造方法，包括：於一基底上形成一第一半導體層；於該基底上形成一第一介電層，且該第一介電層覆蓋該第一半導體層；於該第一介電層上形成一閘極；以該閘極為罩幕，對該第一半導體層進行離子植入製程，以於該第一半導體層中形成二摻雜區；於該基底上形成一第二介電層，該第二介電層覆蓋該閘極；於該第二介電層上形成一第二半導體層，該第二半導體層對應該閘極，且該第二半導體層的邊界不超出該閘極的邊界；進行一圖案化步驟，以於該第一介電層與該第二介電層中形成至少一第一開口，該第一開口暴露出該第一半導體層中的一個摻雜區；以及於該基底上形成一金屬層，該金屬層填入該第一開口以於該第一開口中形成一第一導電插塞，且該金屬層至少與該第二半導體層之部分上表面接觸。
  45. 如申請專利範圍第44項所述之半導體元件的製造方法，其中該金屬層具有二金屬圖案，該些金屬圖案分 別配置該第二半導體層之頂部的兩側並曝露出該第二半導體層之頂部的中央區域。
  46. 如申請專利範圍第45項所述之半導體元件的製造方法，更包括於該第二介電層上形成一第三介電層，該第三介電層覆蓋該些金屬圖案以及該第二半導體層之曝露出的上表面，且覆蓋該至少一第一導電插塞。
  47. 如申請專利範圍第44項所述之半導體元件的製造方法，其中於該第二介電層上形成該第二半導體層之後以及進行該圖案化步驟之前，更包括於該第一區及該第二區的該第二介電層上形成一第三介電層，且該至少一第一開口包括貫穿該第一介電層、該第二介電層及該第三介電層的二第一開口，該些第一開口配置於該閘極的兩側並分別露出該第一半導體層的該些摻雜區；其中該圖案化步驟更包括於該第三介電層中形成二第二開口，該些第二開口暴露出該第二半導體層的部分上表面；以及其中該金屬層更填入該些第二開口以於各第二開口中形成一第二導電插塞。
  48. 如申請專利範圍第47項所述之半導體元件的製造方法，其中該些第一導電插塞其中之一與該些第二導電插塞其中之一電性連接。
  49. 如申請專利範圍第47項所述之半導體元件的製造方法，其中該些第一導電插塞未與該些第二導電插塞電性連接。
  50. 如申請專利範圍第44項所述之半導體元件的製 造方法，於該第二介電層上形成該第二半導體層之後以及進行該圖案化步驟之前，更包括於該第一區及該第二區的該第二介電層上形成一第三介電層，且該第一開口貫穿該第一介電層、該第二介電層及該第三介電層；其中該圖案化步驟更包括於該第三介電層中形成一第二開口，該第二開口暴露出該第二半導體層的部分上表面；以及其中該金屬層更填入該第二開口以於該第二開口中形成一第二導電插塞，且該第二導電插塞與該第一導電插塞電性連接。
  51. 如申請專利範圍第44項所述之半導體元件的製造方法，其中該第二半導體層的邊界落入該閘極的邊界內。
  52. 如申請專利範圍第44項所述之半導體元件，其中該第一半導體層的材料包括低溫多晶矽。
  53. 如申請專利範圍第52項所述之半導體元件的製造方法，其中該第一半導體層的形成方法包括：於該基底上形成一非晶矽層；對該非晶矽層進行一結晶化製程以形成一多晶矽層；以及圖案化該多晶矽層。
  54. 如申請專利範圍第53項所述之半導體元件的製造方法，其中該結晶化製程包括準分子雷射退火(ELA)製程及金屬誘導結晶(MIC)製程。
  55. 如申請專利範圍第44項所述之半導體元件的製造方法，其中該第二半導體層的材料包括金屬氧化物半導 體。
  56. 如申請專利範圍第55項所述之半導體元件的製造方法，其中該第二半導體層的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其組合。
  57. 如申請專利範圍第44項所述之半導體元件的製造方法，其中該閘極的材料包括鉬(Mo)、鎢(W)、鋁(Al)、鈦(Ti)或包含上述其中一種材料的合金系統。
  58. 如申請專利範圍第44項所述之半導體元件的製造方法，其中製程溫度不超過450℃。
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