JP2008166560A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板2上に、第1導電型の第1ウェル3、第1導電型とは異なる第2導電型の第2ウェル4、及び第2導電型の第3ウェル5を備える。第2ウェル4上には、第1MOSトランジスタT1、第1ウェル3上には第2MOSトランジスタT2、第3ウェル5上には、第1ショットキーバリアダイオードD1を備える。各素子の電極には高融点金属シリサイド膜(51〜58)が形成される。
【選択図】 図1
Description
図1は、本発明装置の概略構成を示す構造図であり、図1(a)は断面構造図を、図1(b)は平面構造図を、夫々示すものである。図1(a)は、図1(b)上におけるX−X’線上で本発明装置を切断したときの断面構造を示している。尚、図1(b)は、説明の都合上、層間絶縁膜等の一部の構造を省略して図示している。
以下において、上述した本発明装置1を製造する本発明方法について、図2〜図14の各図を参照して説明する。図2〜図12の各図は、本発明装置1を製造する際の一過程における概略断面構造図であり、図13及び図14は、本発明装置1の製造工程を示すフローチャートである(紙面の都合上2図面に分かれている)。又、以下の文中に示される各ステップは、図13及び図14内のフローチャートの一ステップを表すものとする。
以下に、別実施形態について説明を行う。
2: 半導体基板
3: 第1ウェル
4: 第2ウェル
5: 第3ウェル
5a: 第1ダイオード電極形成領域
5b: 第2ダイオード電極形成領域
6: 素子分離絶縁膜
7: 第1ゲート絶縁膜
8: 第1ゲート電極
9: 第2ゲート絶縁膜
11: 第2ゲート電極
12: 拡散領域
13: 拡散領域
14: 拡散領域
15: レジスト膜
16: レジスト膜
17: 拡散領域
18: 拡散領域
19: レジスト膜
21: サイドウォール絶縁膜
22: サイドウォール絶縁膜
23: 第2ソース・ドレイン拡散領域
24: 第2ソース・ドレイン拡散領域
25: ダイオード電極用拡散領域
27: レジスト膜
28: レジスト膜
32: 第1ソース・ドレイン拡散領域
33: 第1ソース・ドレイン拡散領域
41: アモルファス層
42: アモルファス層
43: アモルファス層
44: アモルファス層
45: アモルファス層
46: アモルファス層
47: アモルファス層
48: アモルファス層
51: 高融点金属シリサイド膜
52: 高融点金属シリサイド膜
53: 高融点金属シリサイド膜
54: 高融点金属シリサイド膜
55: 高融点金属シリサイド膜
56: 高融点金属シリサイド膜
57: 高融点金属シリサイド膜
58: 高融点金属シリサイド膜
61: 層間絶縁膜
62: コンタクトプラグ
63: 配線層
71: 高濃度拡散領域
D1: 第1ショットキーバリアダイオード
DZ1: 第1ソース・ドレイン拡散領域
DZ2: 第2ソース・ドレイン拡散領域
SJ: ショットキー接合
T1: 第1MOSトランジスタ
T2: 第2MOSトランジスタ
Claims (7)
- 半導体基板上にMOSトランジスタとショットキーバリアダイオードを備えてなる半導体装置の製造方法であって、
前記半導体基板上に素子分離絶縁膜で分離された活性領域を形成し、前記半導体基板上の所定領域に低濃度不純物イオンを注入することで、第1導電型の第1ウェル、前記第1導電型とは異なる第2導電型の第2ウェル、及び前記第2導電型の第3ウェルを形成することにより、前記第1ウェルと前記第2ウェル上に夫々MOSトランジスタ形成用の活性領域を形成し、第3ウェル上に素子分離絶縁膜で分離された第1ダイオード電極形成領域及び第2ダイオード電極形成領域の2領域を形成する第1工程と、
前記第1工程終了後、前記半導体基板上にゲート絶縁膜を介してゲート電極膜を堆積した後、所定の形状にパターニングすることで、前記第2ウェル上の所定領域に第1MOSトランジスタのゲート電極となる第1ゲート電極を、前記第1ウェル上の所定領域に第2MOSトランジスタのゲート電極となる第2ゲート電極を、夫々形成する第2工程と、
前記第2工程終了後、前記第1ウェル、及び前記第2ダイオード電極形成領域に対して、前記第2導電型の高濃度不純物イオンを注入することで、前記第2MOSトランジスタのソース・ドレイン拡散領域となる第2ソース・ドレイン拡散領域、及びダイオード電極用拡散領域を形成し、前記第2ウェルに対して前記第1導電型の高濃度不純物イオンを注入することで、前記第1MOSトランジスタのソース・ドレイン拡散領域となる第1ソース・ドレイン拡散領域を形成する第3工程と、
前記第3工程終了後、希ガス系元素、又は、前記半導体基板と同一元素で構成されるイオンを注入することで、少なくとも前記第1ゲート電極、前記第1ソース・ドレイン拡散領域、前記第2ゲート電極、前記第2ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域の表面をアモルファス化する第4工程と、
前記第4工程終了後、前記半導体基板の全面に高融点金属膜を堆積することで、前記第1ダイオード電極形成領域と前記高融点金属膜との界面にショットキー接合を形成し、前記ショットキー接合の前記高融点金属膜側を第1ダイオード電極とし、前記ショットキー接合の前記第1ダイオード電極形成領域側と前記ダイオード電極用拡散領域を介して電気的に接続する前記第2ダイオード電極形成領域に接触形成された前記高融点金属膜を第2ダイオード電極とする第1ショットキーバリアダイオードを形成する第5工程と、
前記第5工程終了後、アニール処理を施すことで、少なくとも前記第1ゲート電極、前記第1ソース・ドレイン拡散領域、前記第2ゲート電極、前記第2ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域と、前記高融点金属膜との界面をシリサイド化した後、未反応の前記高融点金属膜を除去する第6工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第4工程が、
前記半導体基板の全面にイオン注入を行う工程であることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1工程において、
前記第2ウェルと、前記第3ウェルとが電気的に絶縁されていることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 - 前記第3工程において、
更に前記第1ダイオード電極形成領域の端縁部分に対して前記第1導電型の高濃度不純物イオンを注入することで、前記第1ダイオード電極形成領域内にPN接合を形成することを特徴とする請求項1〜請求項3の何れか1項に記載の半導体装置の製造方法。 - 半導体基板上に、第1導電型の第1ウェル、前記第1導電型とは異なる第2導電型の第2ウェル、及び前記第2導電型の第3ウェルを、各ウェル内の表面近傍領域が素子分離絶縁膜で分離された状態で備えると共に、前記第3ウェル内の表面近傍領域に、素子分離絶縁膜で分離されてなる第1ダイオード電極形成領域及び第2ダイオード電極形成領域の2領域を有し、前記第2ダイオード電極形成領域には前記第2導電型の高濃度不純物イオン注入によりダイオード電極用拡散領域が形成され、
前記第2ウェル上の所定領域に下から順に形成される第1ゲート絶縁膜及び第1ゲート電極と、少なくとも前記第1ゲート電極下部領域の近接外側に係る前記第2ウェル内の表面近傍領域に前記第1導電型の高濃度不純物イオン注入により形成される第1ソース・ドレイン拡散領域とを有して構成される第1MOSトランジスタと、
前記第1ウェル上の所定領域に下から順に形成される第2ゲート絶縁膜及び第2ゲート電極と、少なくとも前記第1ゲート電極下部領域の近接外側に係る前記第1ウェル内の表面近傍領域に前記第2導電型の高濃度不純物イオン注入により形成される第2ソース・ドレイン拡散領域とを有して構成される第2MOSトランジスタと、
前記第1ダイオード電極形成領域の上面に接触するように形成された高融点金属膜又は高融点金属シリサイド膜を第1ダイオード電極とし、前記ダイオード電極用拡散領域の上面に接触するように形成された高融点金属膜又は高融点金属シリサイド膜を第2ダイオード電極とする第1ショットキーバリアダイオードと、を備え、
少なくとも前記第1ゲート電極、前記第1ソース・ドレイン拡散領域、前記第2ゲート電極、前記第2ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域の界面に高融点金属シリサイド膜が形成されていることを特徴とする半導体装置。 - 前記第2ウェルと、前記第3ウェルとが電気的に絶縁されていることを特徴とする請求項5に記載の半導体装置。
- 前記第1ダイオード電極形成領域の端縁部分において、少なくとも一部の上面が前記高融点金属膜又は前記高融点金属シリサイド膜と接触する前記第1導電型の高濃度拡散領域を有しており、
前記第1ダイオード電極形成領域内において、PN接合が構成されることを特徴とする請求項5又は請求項6に記載の半導体装置。
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JP2006355364A JP2008166560A (ja) | 2006-12-28 | 2006-12-28 | 半導体装置及びその製造方法 |
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-
2006
- 2006-12-28 JP JP2006355364A patent/JP2008166560A/ja active Pending
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