TWI682502B - 半導體裝置之形成方法 - Google Patents

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Abstract

本發明實施例關於一種半導體裝置之形成方法。首先，提供一基板，並在上述基板之高電位預定區中形成具有相反導電型態的第一井區與第二井區。接著，形成高電位區氧化層於上述高電位預定區之基板上，然後在上述基板之低電位預定區中形成具有相反導電型態的第三井區與第四井區。之後，形成低電位區氧化層於上述低電位預定區之基板上。

Description

半導體裝置之形成方法
本發明實施例係有關於一種半導體裝置的形成方法，且特別有關於一種半導體裝置之高電位區之井區與低電位區之井區的形成方法。
在半導體裝置的製造中，有時須將高壓積體電路元件之製程整合至低壓積體電路元件之製程中，以將高壓積體電路元件與低壓積體電路元件同時整合至半導體裝置中。
然而，將高壓積體電路元件之製程整合至低壓積體電路元件之製程中時，所形成之低壓積體電路元件可能會受到高壓積體電路元件之製程的影響而降低其可靠度。
本發明實施例提供一種半導體裝置之形成方法。上述半導體裝置之形成方法包括提供基板。上述基板包括低電位預定區以及高電位預定區。上述方法亦包括形成第一井區與第二井區於上述高電位預定區之基板中。上述第一井區與第二井區具有相反的導電型態。上述方法亦包括形成高電位區氧化層於上述高電位預定區之基板上、在形成上述高電位區氧化層之後形成第三井區與第四井區於上述低電位預定區之基板中。上述第三井區與第四井區具有相反的導電型態。上述方法亦包 上述第三井區與第四井區具有相反的導電型態。上述方法亦包括形成低電位區氧化層於上述低電位預定區之基板上。
本發明實施例亦提供一種半導體裝置。上述半導體裝置包括基板。上述基板包括低電位區以及高電位區。上述半導體裝置亦包括第一井區與第二井區。上述第一井區與第二井區位於上述高電位區之基板中，且上述第一井區與第二井區具有相反的導電型態。上述半導體裝置亦包括位於上述高電位區之基板上的高電位區氧化層、位於上述低電位區之基板中的第三井區與第四井區。上述第三井區與第四井區具有相反的導電型態。上述半導體裝置亦包括位於上述低電位區之基板上的低電位區氧化層。上述高電位區氧化層的厚度大於上述低電位區氧化層的厚度。
10‧‧‧第一金氧半場效電晶體
20‧‧‧第二金氧半場效電晶體
12‧‧‧第一源極/汲極區
22‧‧‧第二源極/汲極區
14‧‧‧第一閘極電極
24‧‧‧第二閘極電極
100‧‧‧基板
100L‧‧‧低電位預定區
100H‧‧‧高電位預定區
102‧‧‧犧牲氧化層
200、300、700、800‧‧‧佈植罩幕
202‧‧‧第一井區
302‧‧‧第二井區
400、900‧‧‧罩幕層
602‧‧‧高電位區氧化層
604‧‧‧第一氧化層
702‧‧‧第三井區
802‧‧‧第四井區
1102‧‧‧低電位區氧化層
1104‧‧‧第二氧化層
T1、T2、T3、T4‧‧‧厚度
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。
第1-12圖為一系列之剖面圖，用以說明本發明實施例之半導體裝置的形成方法。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵形成於一 第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。
應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
為了避免高壓積體電路元件的製程影響到低壓積體電路元件的可靠度，本發明實施例之低電位預定區之井區係在高電位區氧化層形成後才製作。因此，低電位預定區之井區不會受到高電位區氧化層之形成步驟的影響，而可提高低壓積體電路元件的可靠度。
第1圖繪示出本發明一實施例之半導體裝置之形成方法之起始步驟的局部剖面圖。
如第1圖所示，提供基板100，其可具有至少一低電位預定區100L以及至少一高電位預定區100H。在一些實施例中，低電位預定區100L係用以提供低壓積體電路元件(例如：操 作電壓為1.2至3.3伏特)形成於其上及/或其中，而高電位預定區100H則用以提供高壓積體電路元件(例如：操作電壓為5至40伏特)形成於其上及/或其中。舉例而言，上述高壓積體電路元件以及低壓積體電路元件各自可包括場效電晶體、雙極性電晶體、二極體、其他適當的積體電路元件或上述之組合。
在本實施例中，基板100為矽基板，但本揭露並非以此為限。舉例而言，在一些其他的實施例中，基板100可包括一些其他的元素半導體基板(例如：鍺)。基板100亦可包括化合物半導體基板(例如：碳化矽、砷化鎵、砷化銦或磷化銦)。基板100亦可包括合金半導體基板(例如：矽化鍺、碳化矽鍺(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide))。在一些實施例中，基板100可包括絕緣層上半導體(semiconductor on insulator，SOI)基板(例如：絕緣層上矽基板或絕緣層上鍺基板)，上述絕緣層上半導體基板可包括底板、設置於上述底板上之埋藏氧化層以及設置於上述埋藏氧化層上之半導體層。在一些實施例中，基板100可包括單晶基板、多層基板(multi-layer substrate)、梯度基板(gradient substrate)、其他適當之基板或上述之組合。
舉例而言，基板100可具有第一導電型態(例如：基板100為p型半導體基板或n型半導體基板)。在一些基板100為p型基板的實施例中，基板100可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻雜濃度(例如：平均摻雜濃度)可為1014至1016cm-3。在一些基板100為n型基板的實施例中，基板100可包括如氮、 磷、砷、銻、鉍之摻質，且其摻雜濃度(例如：平均摻雜濃度)可為1014至1016cm-3。為了方便理解起見，本實施例將以第一導電型態為p型進行說明(亦即，基板100為p型基板)，但在其他的實施例中亦可為n型。
在一些實施例中，基板100可包括半導體磊晶層(未繪示於圖中)。舉例而言，上述半導體磊晶層可包括矽磊晶層、鍺磊晶層、碳化矽磊晶層、氮化鎵磊晶層、其他適當之半導體磊晶層或上述之組合。舉例而言，可使用氣相磊晶法(vapor phase epitaxy，VPE)、液相磊晶法(liquid phase epitaxy，LPE)、分子束磊晶法(molecular-beam epitaxy process，MBE)、金屬化學氣相沉積法(metal organic chemical vapor deposition process，MOCVD)、其他適當之方法或上述之組合形成上述半導體磊晶層。
在一些實施例中，基板100可包括形成於其中的隔離特徵(未繪示於圖中)。舉例而言，上述隔離特徵可被用來定義主動區並提供形成於上述主動區中之基板100中及/或上的各種裝置元件所需的電性隔離。在一些實施例中，上述隔離特徵可包括淺溝槽隔離(shallow trench isolation，STI)特徵、局部氧化矽(local oxidation of silicon，LOCOS)特徵，其他適當的隔離特徵或上述之組合。
請繼續參照第1圖，在一些實施例中，可形成犧牲氧化層102於基板100上。舉例而言，犧牲氧化層102可於後續的離子佈植製程中充當屏蔽氧化層(screen oxide)以降低通道效應(channeling effect)之影響。在本實施例中，基板100為矽 基板，因此犧牲氧化層102可包括經由如熱氧化製程所形成之氧化矽，但本揭露並非以此為限。舉例而言，在一些其他的實施例中，亦可使用化學氣相沉積法(chemical vapor deposition process，CVD)、旋轉塗佈法(spin-on coating)或其他任何適當的方法形成任何適當氧化物之犧牲氧化層102於基板100上。舉例而言，犧牲氧化層102的厚度可為50至300Å，但本揭露並非以此為限。
接著，如第2圖所示，形成第一井區202於高電位預定區100H之基板100中。在一些實施例中，可先形成具有對應於第一井區202之開口的佈植罩幕200於犧牲氧化層102上，然後進行離子佈植製程將適當的摻質佈植至基板100中以形成第一井區202。舉例而言，佈植罩幕200可由光阻所形成，且可使用微影製程(例如：光阻塗佈(photoresist coating，例如：旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗(rising)、乾燥(例如：硬烘烤))形成具有對應於第一井區202之開口的佈植罩幕200。在一些實施例中，在形成第一井區202之後，可進行適當之製程(例如：濕式剝離製程及/或灰化製程)移除佈植罩幕200。在一些其他的實施例中，佈植罩幕200亦可為硬罩幕，且其材料可包括氧化物、氮化物、氮氧化物、其他適當的材料或上述之組合。
在一些實施例中，第一井區202為p型井區，其可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻雜濃度(例如：平均摻雜濃度)可為1016至1018cm-3。舉例而言，可使用離子佈植製 程將硼離子、銦離子或二氟化硼離子(BF2 +)佈植至高電位預定區100H之基板100中以形成p型第一井區202。在一些其他的實施例中，第一井區202為n型井區，其可包括如氮、磷、砷、銻、鉍之摻質，且其摻雜濃度(例如：平均摻雜濃度)可為1016至1018cm-3。舉例而言，可使用離子佈植製程將磷離子或砷離子佈植至高電位預定區100H之基板100中以形成n型第一井區202。
接著，如第3圖所示，形成第二井區302於高電位預定區100H之基板100中。在一些實施例中，可先形成具有對應於第二井區302之開口的佈植罩幕300於犧牲氧化層102上，然後進行離子佈植製程將適當的摻質佈植至基板100中以形成第二井區302。舉例而言，佈植罩幕300可由光阻所形成，且可使用微影製程形成具有對應於第二井區302之開口的佈植罩幕300。在一些實施例中，在形成第二井區302之後，可進行適當之製程(例如：濕式剝離製程及/或灰化製程)移除佈植罩幕300。在一些其他的實施例中，佈植罩幕300亦可為硬罩幕，且其材料可包括氧化物、氮化物、氮氧化物、其他適當的材料或上述之組合。
在一些實施例中，如第3圖所示，基板100之低電位預定區100L可位於第一井區202與第二井區302之間，因此後續形成於低電位預定區100L中的井區亦可位於第一井區202與第二井區302之間。
在一些實施例中，第一井區202與第二井區302具有相反的導電型態。舉例而言，當第一井區202為p型井區時， 第二井區302則為n型井區且可包括如氮、磷、砷、銻、鉍之摻質，且第二井區302的摻雜濃度(例如：平均摻雜濃度)可為1016至1018cm-3。舉例而言，當第一井區202為n型井區時，第二井區302則為p型井區且可包括如硼、鋁、鎵、銦、鉈之摻質，且第二井區302的摻雜濃度(例如：平均摻雜濃度)可為1016至1018cm-3。舉例而言，可進行相同或類似於前述之離子佈植製程將適當的摻質佈植至半導體基板100中以形成第二井區302。
應理解的是，雖然於本實施例中係先形成第一井區202然後才形成第二井區302，但本揭露不以此為限。在一些其他的實施例中，亦可先形成第二井區302然後才形成第一井區202。
接著，如第4圖所示，在一些實施例中，形成罩幕層400於犧牲氧化層102上。如第4圖所示，罩幕層400可覆蓋低電位預定區100L之犧牲氧化層102，但露出高電位預定區100H之犧牲氧化層102。舉例而言，罩幕層400可於後續移除高電位預定區100H之犧牲氧化層102的蝕刻步驟中充當蝕刻罩幕以避免其下方之低電位預定區100L之犧牲氧化層102被蝕刻，於後文將進一步詳細說明。在一些實施例中，罩幕層400可由光阻所形成，且可使用微影製程形成罩幕層400以覆蓋低電位預定區100L之犧牲氧化層102但露出高電位預定區100H之犧牲氧化層102。在一些其他的實施例中，罩幕層400亦可為硬罩幕層，且其材料可包括氧化物、氮化物、氮氧化物、其他適當的材料或上述之組合。
接著，如第5圖所示，在一些實施例中，移除高電位預定區100H之犧牲氧化層102。在一些實施例中，可使用罩幕層400充當蝕刻罩幕進行蝕刻製程以移除高電位預定區100H之犧牲氧化層102，但保留低電位預定區100L之犧牲氧化層102。舉例而言，上述蝕刻製程可為濕式蝕刻製程、乾式蝕刻製程、其他適當的蝕刻製程或上述之組合。在一些實施例中，上述濕式蝕刻製程所使用的蝕刻劑可包括氫氟酸以及添加於其中的化學緩衝劑(例如：氟化銨)。在一些實施例中，上述乾式蝕刻製程所使用的蝕刻氣體可包括三氟甲烷(fluoroform(CHF3))、三氟化硼(boron trifluoride(BF3))、其他適當的蝕刻氣體或上述之組合。舉例而言，在移除高電位預定區100H之犧牲氧化層102之後，可進行適當之製程(例如：濕式剝離製程及/或灰化製程)移除罩幕層400。
接著，如第6圖所示，形成高電位區氧化層602於高電位預定區100H之基板100上。詳細而言，在一些實施例中，可形成高電位區氧化層602於高電位預定區100H之基板100中的第一井區202與第二井區302之上。
在一些實施例中，高電位區氧化層602可充當後續將形成於高電位預定區100H之基板100上及/或中的高壓積體電路元件的一部份，且可根據所需之高壓積體電路元件的性質來調整高電位區氧化層602的厚度T1(例如：90至200Å)。舉例而言，在一些實施例中，上述高壓積體電路元件為操作電壓為5至40伏特的場效電晶體(例如：高壓金氧半場效電晶體(HVMOS))，而高電位區氧化層602可充當上述場效電晶體的閘 極介電層，且其厚度T1可為100至150Å。
舉例而言，可使用熱氧化製程、化學氣相沉積製程或其他任何適當的製程形成高電位區氧化層602。在本實施例中，基板100為矽基板，因此高電位區氧化層602可包括經由如熱氧化製程所形成之氧化矽。舉例而言，上述熱氧化製程可包括乾式熱氧化製程(例如：Si+O2→SiO2)、濕式熱氧化製程(例如：Si+2H2O→SiO2+2H2)或上述之組合。
在一些實施例中，如第6圖所示，上述之形成高電位區氧化層602的步驟亦可同時形成第一氧化層604於低電位預定區100L之犧牲氧化層102上。舉例而言，第一氧化層604亦可為經由如熱氧化製程所形成之氧化矽。
如第6圖所示，第一氧化層604與低電位預定區100L之犧牲氧化層102的總厚度為T2。在一些實施例中，於後續在低電位預定區100L之基板100中形成井區的離子佈植製程中，第一氧化層604與低電位預定區100L之犧牲氧化層102可共同充當屏蔽氧化層以降低通道效應之影響。在一些實施例中，第一氧化層604與低電位預定區100L之犧牲氧化層102的總厚度T2小於100Å，而可能無法提供足夠和標準邏輯製程相容之屏蔽功能。在一些其他的實施例中，第一氧化層604與低電位預定區100L之犧牲氧化層102的總厚度T2大於400Å，而可能不易形成和標準邏輯製程井區植入相匹配的植入條件，進而後續不容易形成和標準邏輯製程相符的低電位井區。因此，在本實施例中，第一氧化層604與低電位預定區100L之犧牲氧化層102的總厚度T2為100至400Å(例如：150至300Å)，而可避免上述因 第一氧化層604與低電位預定區100L之犧牲氧化層102的總厚度T2過大或過小所產生之問題。
接著，如第7圖所示，形成第三井區702於低電位預定區100L之基板100中。在一些實施例中，可先形成具有對應於第三井區702之開口的佈植罩幕700於高電位區氧化層602、犧牲氧化層102與第一氧化層604上，然後進行離子佈植製程將適當的摻質佈植至基板100中以形成第三井區702。舉例而言，佈植罩幕700可由光阻所形成，且可使用微影製程形成具有對應於第三井區702之開口的佈植罩幕700。在一些實施例中，在形成第三井區702之後，可進行適當之製程(例如：濕式剝離製程及/或灰化製程)移除佈植罩幕700。在一些其他的實施例中，佈植罩幕700亦可為硬罩幕，且其材料可包括氧化物、氮化物、氮氧化物、其他適當的材料或上述之組合。
在一些實施例中，第三井區702為p型井區，其可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻雜濃度(例如：平均摻雜濃度)可為1017至5x1018cm-3。在一些其他的實施例中，第三井區702為n型井區，其可包括如氮、磷、砷、銻、鉍之摻質，且其摻雜濃度(例如：平均摻雜濃度)可為1017至5x1018cm-3。舉例而言，可進行相同或類似於前述之離子佈植製程將適當的摻質佈植至半導體基板100中以形成第三井區702。
接著，如第8圖所示，形成第四井區802於低電位預定區100L之基板100中。在一些實施例中，可先形成具有對應於第四井區802之開口的佈植罩幕800於高電位區氧化層602、犧牲氧化層102與第一氧化層604上，然後進行離子佈植製程將 適當的摻質佈植至基板100中以形成第四井區802。舉例而言，佈植罩幕800可由光阻所形成，且可使用微影製程形成具有對應於第四井區802之開口的佈植罩幕800。在一些實施例中，在形成第四井區802之後，可進行適當之製程(例如：濕式剝離製程及/或灰化製程)移除佈植罩幕800。在一些其他的實施例中，佈植罩幕800亦可為硬罩幕，且其材料可包括氧化物、氮化物、氮氧化物、其他適當的材料或上述之組合。
在一些實施例中，如第8圖所示，低電位預定區100L中的第三井區702與第四井區802可位於第一井區202與第二井區302之間。在一些實施例中，如第8圖所示，第三井區702與第四井區802可彼此相鄰或大抵上相互抵靠。
在一些實施例中，第三井區702與第四井區802具有相反的導電型態。舉例而言，在一些第三井區702為p型井區的實施例中，第四井區802可為n型井區且可包括如氮、磷、砷、銻、鉍之摻質，且第四井區802的摻雜濃度(例如：平均摻雜濃度)可為1017至5x1018em-3。舉例而言，在一些第三井區702為n型井區的實施例中，第四井區802可為p型井區且可包括如硼、鋁、鎵、銦、鉈之摻質，且第四井區802的摻雜濃度(例如：平均摻雜濃度)可為1017至5x1018cm-3。
舉例而言，可進行相同或類似於前述之離子佈植製程將適當的摻質佈植至半導體基板100中以形成第四井區802。
應理解的是，雖然於本實施例中係先形成第三井區702然後才形成第四井區802，但本揭露不以此為限。在一些 其他的實施例中，亦可先形成第四井區802然後才形成第三井區702。
應注意的是，本發明人發現現有製程係在低電位預定區之基板中形成井區之後才形成高電位區氧化層。因此，於低電位預定區之基板中所形成的井區會受到高電位區氧化層之形成步驟(例如：熱氧化製程)的影響而降低後續形成於低電位預定區之基板中之井區上/或中的積體電路元件之特性及可靠度。相較之下，於本發明的實施例中係在高電位區氧化層602的形成步驟之後於低電位預定區100L之基板100中形成井區(例如：第三井區702與第四井區802)，因此於低電位預定區100L之基板100中所形成的井區不會受到高電位區氧化層602之形成步驟(例如：熱氧化製程)的影響而可提高後續形成於低電位預定區100L之基板100中之井區(例如：第三井區702與第四井區802)上/或中的積體電路元件之特性及可靠度。
接著，如第9圖所示，在一些實施例中，形成罩幕層900於高電位區氧化層602上。如第9圖所示，罩幕層900可覆蓋高電位區氧化層602，但露出低電位預定區100L之犧牲氧化層102及第一氧化層604。舉例而言，罩幕層900可於後續移除低電位預定區100L之犧牲氧化層102及第一氧化層604的蝕刻步驟中充當蝕刻罩幕以避免其下方之高電位區氧化層602被蝕刻，於後文將進一步詳細說明。在一些實施例中，罩幕層900可由光阻所形成，且可使用微影製程形成罩幕層900以覆蓋高電位區氧化層602但露出低電位預定區100L之犧牲氧化層102及第一氧化層604。在一些其他的實施例中，罩幕層900亦可為 硬罩幕層，且其材料可包括氧化物、氮化物、氮氧化物、其他適當的材料或上述之組合。
接著，如第10圖所示，在一些實施例中，移除低電位預定區100L之犧牲氧化層102及第一氧化層604。在一些實施例中，可使用罩幕層900充當蝕刻罩幕進行蝕刻製程以移除低電位預定區100L之犧牲氧化層102及第一氧化層604。舉例而言，上述蝕刻製程可為濕式蝕刻製程、乾式蝕刻製程、其他適當的製程或上述之組合。舉例而言，在移除低電位預定區100L之犧牲氧化層102及第一氧化層604之後，可進行適當之製程(例如：濕式剝離製程及/或灰化製程)移除罩幕層900。
接著，如第11圖所示，形成低電位區氧化層1102於低電位預定區100L之基板100上。詳細而言，在一些實施例中，可形成低電位區氧化層1102於低電位預定區100L之基板100中的第三井區702與第四井區802之上。
在一些實施例中，低電位區氧化層1102可充當後續將形成於低電位預定區100L之基板100上及/或中的低壓積體電路元件的一部份，且可根據所需之低壓積體電路元件的性質來調整低電位區氧化層1102的厚度T3(例如：20至80Å)。舉例而言，在一些實施例中，上述低壓積體電路元件為操作電壓為1.2至3.3伏特的場效電晶體(例如：金氧半場效電晶體(MOS))，而低電位區氧化層1102可充當上述場效電晶體的閘極介電層，且其厚度T3可為25至80Å。
在一些實施例中，如第11圖所示，高電位區氧化層602的厚度T1可大於低電位區氧化層1102的厚度T3。詳細而 言，在一些實施例中，高電位區氧化層602的厚度T1與低電位區氧化層1102的厚度T3之比值可為1.5至8。
舉例而言，可使用熱氧化製程、原子層沉積(ALD)製程、化學氣相沉積(CVD)製程或其他任何適當的製程形成低電位區氧化層1102。在本實施例中，基板100為矽基板，因此低電位區氧化層1102可包括經由如熱氧化製程(例如：乾式熱氧化製程、濕式熱氧化製程或上述之組合)所形成之氧化矽。
在一些實施例中，如第11圖所示，上述之形成低電位區氧化層1102的步驟亦可同時形成第二氧化層1104於高電位區氧化層602上。舉例而言，第二氧化層1104亦可為經由如熱氧化製程所形成之氧化矽。在一些實施例中，第二氧化層1104的厚度T4可小於低電位區氧化層1102的厚度T3。舉例而言，第二氧化層1104的厚度T4可為15至70Å。
接著，可於低電位預定區100L之基板100上及/或中形成低壓積體電路元件(例如：操作電壓為1.2至3.3伏特)。在一些實施例中，上述低壓積體電路元件可包括場效電晶體(例如：金氧半場效電晶體)、其他適當的積體電路元件或上述之組合。
舉例而言，在一些實施例中，如第12圖所示，可於第三井區702中及/或上形成第一金氧半場效電晶體10，並於第四井區802中及/或上形成第二金氧半場效電晶體20。如第12圖所示，第一金氧半場效電晶體10與可包括第一閘極電極14、形成於第一閘極電極14兩側之第三井區702中的第一源極/汲極區12，且第三井區702上之低電位區氧化層1102可充當第一 金氧半場效電晶體10的閘極介電層，而第一閘極電極14下方之第三井區702可充當第一金氧半場效電晶體10的通道區。類似地，如第12圖所示，第二金氧半場效電晶體20與可包括第二閘極電極24、形成於第二閘極電極24兩側之第四井區802中的第二源極/汲極區22，且第四井區802上之低電位區氧化層1102可充當第二金氧半場效電晶體20的閘極介電層，而第二閘極電極24下方之第四井區802可充當第二金氧半場效電晶體20的通道區。
在一些實施例中，由於第三井區702與第四井區802具有相反的導電型態，因此第一金氧半場效電晶體10與第二金氧半場效電晶體20亦具有相反的導電型態。舉例而言，第一金氧半場效電晶體10與第二金氧半場效電晶體20兩者之其中一者為p型金氧半場效電晶體(PMOS)而另一者則為n型金氧半場效電晶體(NMOS)。在一些實施例中，具有相反導電型態的第一金氧半場效電晶體10與第二金氧半場效電晶體20可共同形成一互補式金氧半場效電晶體(CMOS)。
在本實施例中，第一閘極電極14與第二閘極電極24各自可包括多晶矽，但本揭露並非以此為限。在一些其他的實施例中，第一閘極電極14與第二閘極電極24各自可包括金屬(例如：W、Ti、Al、Cu、Mo、Ni、Pt、類似的金屬材料或上述之組合)、金屬合金、金屬氮化物(例如：氮化鎢、氮化鉬、氮化鈦、氮化鉭、類似的金屬氮化物或上述之組合)、金屬矽化物(例如：矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、類似的金屬矽化物或上述之組合)、金屬氧化物(例如：氧化釕、 氧化銦錫、類似的金屬氧化物或上述之組合)、其他適當的導電材料或上述之組合。舉例而言，可使用化學氣相沉積製程(例如：低壓化學氣相沉積製程(low pressure chemical vapor deposition process，LPVD)或電漿輔助化學氣相沉積製程(plasma enhanced chemical vapor deposition process，PECVD))、物理氣相沉積製程(例如：真空蒸鍍製程(vacuum evaporation process)或濺鍍製程(sputtering process))、其他適當的製程或上述之組合形成一導電毯覆層(blanket layer)，然後進行適當的圖案化製程(例如：微影製程、蝕刻製程、其他適當的製程或上述之組合)圖案化上述導電毯覆層以形成第一閘極電極14與第二閘極電極24。
舉例而言，可在形成第一閘極電極14與第二閘極電極24之後進行離子佈植製程以將適當的摻質分別佈植至第三井區702與第四井區802中而形成第一源極/汲極區12與第二源極/汲極區22。在一些實施例中，第一源極/汲極區12為包括n型摻質(例如：氮、磷、砷、銻、鉍、其他適當的摻質或上述之組合)的n型摻雜區，而第二源極/汲極區22為包括p型摻質的p型摻雜區(例如：硼、鋁、鎵、銦、鉈、其他適當的摻質或上述之組合)，但本揭露並不以此為限，在一些其他的實施例中，第一源極/汲極區12亦可為p型摻雜區而第二源極/汲極區22則可為n型摻雜區。在一些實施例中，第一源極/汲極區12與第二源極/汲極區22各自的摻雜濃度可為5x1019至1021cm-3。
應理解的是，雖然前文係以金氧半場效電晶體作為低壓積體電路元件的例子，但本揭露並不以此為限。舉例而 言，在一些其他的實施例中，亦可在低電位預定區100L之井區(例如：第三井區702與第四井區802)中及/或上形成其他類型的積體電路元件(例如：雙載子電晶體、二極體、電阻、電容等)。此外，雖然未繪示於圖中，亦可在高電位預定區100H之井區(例如：第一井區202與第二井區302)中及/或上形成操作電壓為5至40伏特的高壓積體電路元件(例如：橫向雙擴散金氧半場效電晶體、高壓金氧半場效電晶體、雙載子電晶體、二極體、電阻、電容等)，以形成同時包括低壓積體電路元件與高壓積體電路元件的半導體裝置。
另外，應理解的是，可視設計需求在適當的時機進行熱處理製程以活化或驅入(drive-in)前述各摻雜井區之摻質。舉例而言，上述熱處理製程可包括快速熱退火製程(rapid thermal process，RTP)、爐管退火製程(furnace annealing process)、雷射尖峰退火製程(laser spike annealing process，LSA)、其他適當的熱處理製程或上述之組合。在一些實施例中，上述熱處理製程之熱處理溫度可為800至1100℃，而與其對應之熱處理時間(duration)可為10至60秒。
綜合上述，於本發明實施例之半導體裝置之形成方法中，形成井區於低電位預定區之基板中的步驟係在形成高電位區氧化層的步驟之後才進行。因此，在低電位預定區之基板中所形成的井區不會受到高電位區氧化層之形成步驟的影響，而可提高後續形成於基板之低電位預定區之井區中及/或上的低壓積體電路元件的可靠度。
前述內文概述了許多實施例的特徵，使本技術領 域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
此外，本揭露之每一請求項可為個別的實施例，且本揭露之範圍包括本揭露之每一請求項及每一實施例彼此之結合。
100‧‧‧基板
100L‧‧‧低電位預定區
100H‧‧‧高電位預定區
102‧‧‧犧牲氧化層
202‧‧‧第一井區
302‧‧‧第二井區
602‧‧‧高電位區氧化層
604‧‧‧第一氧化層
T1、T2‧‧‧厚度

Claims (6)

  1. 一種半導體裝置之形成方法，包括：提供一基板，其中該基板包括一低電位預定區以及一高電位預定區；形成一犧牲氧化層於該基板之上；形成一第一井區與一第二井區於該高電位預定區之基板中，其中該第一井區與該第二井區具有相反的導電型態；進行一蝕刻製程移除該高電位預定區之基板上之犧牲氧化層，但保留該低電位預定區之基板上之犧牲氧化層；形成一高電位區氧化層於該高電位預定區之基板上與一第一氧化層於該低電位預定區之基板上之犧牲氧化層上，其中形成該高電位區氧化層與該第一氧化層的步驟包括一熱氧化製程，且該第一氧化層與該低電位預定區之基板上之犧牲氧化層的厚度總和大於或等於100Å；在形成該高電位區氧化層之後，其中於該低電位預定區之基板上之犧牲氧化層與該第一氧化層充當一屏蔽氧化層，形成一第三井區與一第四井區於該低電位預定區之基板中，其中該第三井區與該第四井區具有相反的導電型態；以及形成一低電位區氧化層於該低電位預定區之基板上。
  2. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該第一氧化層與該低電位預定區之基板上之犧牲氧化層的厚度總和為100至400Å。
  3. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中在形成該低電位區氧化層於該低電位預定區之基板上的 步驟之前，更包括：進行一蝕刻製程移除該低電位預定區之基板上之犧牲氧化層與該第一氧化層。
  4. 如申請專利範圍第3項所述之半導體裝置之形成方法，其中在進行該蝕刻製程移除該低電位預定區之基板上之犧牲氧化層與該第一氧化層的步驟之前，更包括：形成一罩幕層於該高電位區氧化層上，其中該罩幕層覆蓋該高電位區氧化層，但露出該低電位預定區之基板上之犧牲氧化層及該第一氧化層。
  5. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中形成該低電位區氧化層的厚度小於該高電位區氧化層的厚度。
  6. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中包括該第三井區與該第四井區於該低電位預定區之基板形成一互補式金氧半場效電晶體。
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