JP2013198151A

JP2013198151A - サンプルホールド回路および差動サンプルホールド回路

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Publication number: JP2013198151A
Application number: JP2013034809A
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Inventors: A Garrity Douglas; エイ．ギャリティダグラス; H Atriss Ahmad; エイチ．アトリスアフマド
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Priority date: 2012-03-19
Filing date: 2013-02-25
Publication date: 2013-09-30
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Also published as: CN103326725A; US8513982B1; JP6230178B2

Abstract

【課題】リセット期間を有しないサンプルホールド回路を提供する。
【解決手段】サンプルホールド回路が提供される。回路は、入力を受け取るように構成される第１のスイッチと、第１のスイッチの第２の端部に結合される第２のスイッチと、第１のスイッチの第２の端部に結合される第１のコンデンサと、第１のコンデンサの第２の端部に結合される第３のスイッチと、第１のコンデンサの第２の端部と接地との間に結合される第４のスイッチと、第３のスイッチの第２の端部に結合される第１の入力および接地に接続される第２の入力ならびに第２のスイッチの第２の端部に結合される出力を有するオペアンプと、第３のスイッチの第２の端部に結合される第５のスイッチと、オペアンプの出力と第５のスイッチの第２の端部との間に結合される第２のコンデンサと、第２のコンデンサの第２の端部と接地との間に結合される第６のスイッチとを含む。
【選択図】図１

Description

以下は回路に関し、より詳細にはリセット期間を有しないサンプルホールド回路に関する。

サンプルホールド回路はアナログ信号をサンプリングするのに有用なツールである。サンプルホールド回路は、その名前が示唆するように、入力信号をサンプリングして、そのサンプリングされた入力信号を回路の出力において保持する。サンプルホールド回路の出力は多くの場合、入力信号のデジタル表現を提供するアナログーデジタル変換器に供給される。

ニコリーニ、ジー（NICOLLINI,G）他、「ハイスピード用途のフルディファレンシャルサンプルホールド回路（A Fully Differential Sample-and-Hold Circuit for High-Speed Applications）」、IEEE Journal of Solid-State Circuits、Vol. 24, No. 5、１９８９年１０月グレゴリアン、アール（GREGORIAN, R）他、「信号処理のアナログMOS集積回路（Analog MOS Integrated Circuits for Signal Processing）」、Wiley Series on Filters: Design, Manufacturing, and Applications, 415-416、456ページ、１９８６年

本発明のサンプルホールド回路は、第１のフェーズおよび第２のフェーズにおいて動作するように構成されるサンプルホールド回路であって、第１のコンデンサと、第２のコンデンサと、入力および出力を有する演算増幅器と、前記第１のコンデンサ、前記第２のコンデンサ、および前記演算増幅器を選択的に結合する複数のスイッチとを備え、前記複数のスイッチは複数の制御信号を受信するように構成され、それによって、前記第１のフェーズでは、前記第１のコンデンサは該サンプルホールド回路の入力と接地との間に結合されるように構成され、前記第２のコンデンサは前記演算増幅器の前記入力と前記演算増幅器の前記出力との間に結合されるように構成され、前記第２のフェーズでは、前記第１のコンデンサは前記演算増幅器の前記入力と前記演算増幅器の前記出力との間に結合されるように構成され、前記第２のコンデンサは前記演算増幅器の前記出力と接地との間に結合されるように構成される。

本発明のサンプルホールド回路は、第１の端部および第２の端部を有する第１のスイッチであって、該第１のスイッチの前記第１の端部は第１の入力電圧を受け取るように構成される、前記第１のスイッチと、第１の端部および第２の端部を有する第２のスイッチであって、該第２のスイッチの前記第１の端部は前記第１のスイッチの前記第２の端部に結合される、前記第２のスイッチと、第１の端部および第２の端部を有する第１のコンデンサであって、該第１のコンデンサの前記第１の端部は前記第１のスイッチの前記第２の端部に結合される、前記第１のコンデンサと、第１の端部および第２の端部を有する第３のスイッチであって、該第３のスイッチの前記第１の端部は前記第１のコンデンサの前記第２の端部に結合される、前記第３のスイッチと、第１の端部および第２の端部を有する第４のスイッチであって、該第４のスイッチの前記第１の端部は前記第１のコンデンサの前記第２の端部に結合され、該第４のスイッチの前記第２の端部は接地に結合される、前記第４のスイッチと、第１の入力、第２の入力および第１の出力を有する演算増幅器であって、前記第１の入力は前記第３のスイッチの前記第２の端部に結合され、前記第１の出力は前記第２のスイッチの前記第２の端部に接続される、前記演算増幅器と、第１の端部および第２の端部を有する第５のスイッチであって、該第５のスイッチの前記第１の端部は前記第３のスイッチの前記第２の端部に結合される、前記第５のスイッチと、第１の端部および第２の端部を有する第２のコンデンサであって、該第２のコンデンサの前記第１の端部は前記演算増幅器の前記第１の出力に結合され、該第２のコンデンサの前記第２の端部は前記第５のスイッチの前記第２の端部に結合される、前記第２のコンデンサと、第１の端部および第２の端部を有する第６のスイッチであって、該第６のスイッチの前記第１の端部は前記第２のコンデンサの前記第２の端部に結合され、該第６のスイッチの前記第２の端部は前記接地に結合される、前記第６のスイッチとを備える。

一実施形態による、例示的なサンプルホールド回路の回路図である。一実施形態による、回路が第１のフェーズにあるときの、図１に示されている例示的なサンプルホールド回路の回路図である。一実施形態による、回路が第２のフェーズにあるときの、図１に示されている例示的なサンプルホールド回路の回路図である。図１〜図３に示されている回路に関する例示的な入力信号および出力信号を示すグラフである。一実施形態による、例示的な差動サンプルホールド回路５００の回路図である。

以下、添付の図面とともに例示的な実施形態を説明する。同様の参照符号は同様の要素を示す。
さまざまな例示的な実施形態にしたがって、サンプルホールド回路が提供される。サンプルホールド回路は、演算増幅器、２つのコンデンサ、および６つのスイッチを含む。サンプルホールド回路は２つのフェーズにおいて動作する。第１のフェーズでは、第１のコンデンサが入力アナログ信号をサンプリングし、一方で電気的に絶縁されている第２のコンデンサおよび演算増幅器は、サンプルホールド回路の出力において、先行する第２のフェーズからの電圧を保持している。第２のフェーズでは、第１のコンデンサおよび演算増幅器はサンプルホールド回路の出力において、先行する第１のフェーズにおいて第１のコンデンサによってサンプリングされた電圧を保持し、一方で第２のコンデンサは後続の第１のフェーズの間、出力における電圧をサンプリングして電圧を保持する。

図１は、一実施形態による、例示的なサンプルホールド回路１００（以下回路１００と称する）の回路レベル図である。回路１００は任意のサンプルホールド用途において使用されることができる。たとえば、回路１００は、アナログーデジタル変換器（ＡＤＣ）とともに使用されて、サンプリングされるアナログ信号のデジタル表現を提供することができる。アナログ信号は、たとえば、衝突回避システムまたは適応走行制御システムのような自動車レーダアプリケーションからのものであることができる。アナログ信号は、また、ビデオカメラ、受信される無線もしくはＴＶ信号からのもの、または、超音波のような画像化アプリケーションからのものであり得る。回路１００は、サブサンプリング用途および非サブサンプリング用途の両方において使用されてよい。サブサンプリング用途において、アナログ入力信号の周波数は、回路１００のサンプリング周波数よりも高いものであり得る。入力電圧信号の周波数が回路１００のサンプリング周波数よりも高いとき、回路１００は周波数の差に基づいて出力信号を生成する。たとえば、アナログ入力信号が、たとえば、４２メガヘルツ（ＭＨｚ）において振動しており、かつ回路１００が、たとえば、４０ＭＨｚにおいてアナログ入力信号をサンプリングしている場合、回路１００は約２ＭＨｚにおいて振動する出力信号を生成することになる。回路１００のサンプルレートは用途に応じて変動する可能性がある。回路１００は、サンプリングされた電圧がクロック周期全体にわたって保持されなければならない用途においても使用されることができる。従来のサンプルホールド回路には、サンプルホールド回路の出力が０に戻るリセット周期がある。しかしながら、さらに後述するように、回路１００は第２のコンデンサを利用して電圧をサンプリングおよび保持し、それによって、回路１００はサンプリングフェーズの間に先行する保持フェーズからの電圧を保持する。

１つの実施形態では、たとえば、回路１００は１つの演算増幅器（オペアンプ）１１０、２つのコンデンサ１２０および１２５、ならびに６つのスイッチ１３０〜１３５を含む。スイッチ１３０〜１３５はさまざまな方法において、たとえば、ＣＭＯＳ伝送ゲート、ＭＯＳトランジスタ、または任意の他のタイプのスイッチもしくはそれらの組み合わせにおいて実装され得ることを当業者は認識しよう。各スイッチ１３０〜１３５ならびにコンデンサ１２０および１２５は第１の端部および第２の端部を有する。１つの実施形態において、たとえば、コンデンサ１２０および１２５は１ピコファラッド（１ｐＦ）であり得る。スイッチ１３０の第１の端部は入力アナログ信号からの電圧Ｖｉｎを受け取るように構成される。第２のスイッチ１３１は、スイッチ１３０の第２の端部と回路１００の出力Ｖｏとの間に結合される。コンデンサ１２０の第１の端部はスイッチ１３０の第２の端部に結合される。コンデンサ１２０の第２の端部は、スイッチ１３２の第１の端部およびスイッチ１３３の第１の端部に結合される。スイッチ１３２の第２の端部はオペアンプ１１０の第１の入力に結合される。オペアンプ１１０の第２の入力は接地に結合される。オペアンプ１１０の出力は回路１００の出力Ｖｏに結合される。スイッチ１３３の第２の端部も接地に結合される。スイッチ１３４の第１の端部はスイッチ１３３の第２の端部に結合される。コンデンサ１２５の第１の端部は回路１００の出力Ｖｏに結合され、コンデンサ１２５の第２の端部はスイッチ１３４の第２の端部に結合される。最後に、スイッチ１３５の第１の端部は第２のコンデンサ１２５の第２の端部に結合され、スイッチ１３５の第２の端部は接地に結合される。

スイッチ１３０〜１３５は、回路１００を第１のフェーズから第２のフェーズに切り替えるように制御される。１つの実施形態では、たとえば、回路はクロック発生器１４０をさらに含む。クロック発生器１４０は第１の制御信号Ｓ１、および、第１の制御信号Ｓ１の逆であり得る第２の制御信号Ｓ２を出力する。スイッチ１３０、１３３および１３４は第１の制御信号Ｓ１を受信し、スイッチ１３１、１３２および１３５は第２の制御信号Ｓ２を受信する。１つの実施形態では、たとえば、制御信号Ｓ１およびＳ２は、図１に示されているような方形波であり得る。制御信号Ｓ１およびＳ２は任意の様式で生成されることができ、互いに重ならなくてもよく、当該技術分野において既知である原理にしたがってＳ１およびＳ２の相補的なバージョンおよび遅延されたバージョンを含んでもよいことを、当業者は認識しよう。

図２は、一実施形態による、回路１００が第１のフェーズにあるときの、図１に示されている例示的なサンプルホールド回路１００の回路図である。第１のフェーズでは、スイッチ１３０、１３３および１３４は閉じており、スイッチ１３１、１３２および１３５は開いており、その結果として図２に示されている２つの電気的に絶縁された回路になる。第１のフェーズでは、アナログ入力信号からの電荷がコンデンサ１２０上に蓄積される。入力サンプリングはコンデンサ１２０によってのみ行われるため、回路１００は受動的サンプリングを使用する。換言すれば、回路１００のオペアンプ１１０はサンプリングステージに関与しない。したがって、増幅器はサンプルホールド回路１００がサブサンプリング用途において使用されるときに高速入力信号を処理する必要はない。コンデンサ１２０から絶縁されるオペアンプ１１０およびコンデンサ１２５は、回路の出力Ｖｏにおける、先行するフェーズ２からの電荷を保持する。換言すれば、回路の出力Ｖｏは、二分の一クロックサイクルだけ遅延された先行するフェーズからの回路の出力に等しい。

図３は、一実施形態による、回路が第２のフェーズにあるときの、図１に示されている例示的なサンプルホールド回路１００の回路図である。第２のフェーズでは、スイッチ１３０、１３３および１３４は開いており、スイッチ１３１、１３２および１３５は閉じており、その結果として図３に示されている回路になる。第２のフェーズでは、第１のフェーズにおいてコンデンサ１２０上に蓄積された電荷が、オペアンプ１１０およびコンデンサ１２０によって出力Ｖｏにおいて保持される。したがって、回路の出力Ｖｏは二分の一クロックサイクルだけ遅延された、フェーズ１において回路に入力された電圧に等しい。さらに、出力電圧Ｖｏはコンデンサ１２５上にサンプリングされ、それによって、回路は続く第１のフェーズを通じて出力電圧を保持することができる。

図４は、図１〜図３に示されている回路１００に関する例示的な入力信号４１０および出力信号４２０を示すグラフである。この実施形態では、入力信号４１０は正弦波である。サンプリングレート（すなわち、図１に示されているクロック１４０のクロック周波数）は入力電圧信号の周波数よりも高いものとして示されているが、入力信号４１０はサンプリングレートよりも高い周波数を有することができる。第１のフェーズＰ１の間の出力信号Ｖｏは、二分の一クロックサイクルだけ遅延された出力電圧（すなわち、完全な１クロックサイクルだけ遅延された入力電圧）に等しい。第２のフェーズＰ２の間の出力電圧は二分の一クロックサイクルだけ遅延された入力電圧に等しい。換言すれば、第１のフェーズの間に入力電圧がサンプリングされ、そのサンプリングされた入力電圧が第２のフェーズおよび続く第１のフェーズの間、出力電圧Ｖｏとして保持される。したがって、回路１００は出力電圧が０に降下するリセットを受けない。

図５は、一実施形態による、例示的な差動サンプルホールド回路５００の回路図である。差動サンプルホールド回路５００（以下回路５００と称する）は、１つの演算増幅器（オペアンプ）５１０、４つのコンデンサ５２０〜５２３、および１２個のスイッチ５３０〜５４１を含む。各スイッチ５３０〜５４１ならびにコンデンサ５２０〜５２３は第１の端部および第２の端部を有する。スイッチ５３０の第１の端部は正入力信号Ｖｉｎ^＋に結合されるように構成される。正入力信号Ｖｉｎ^＋は第１の周波数を有する交流（ＡＣ）電圧であり得る。第２のスイッチ５３１は、スイッチ５３０の第２の端部とオペアンプ５１０の第１の出力との間に結合される。コンデンサ５２０の第１の端部はスイッチ５３０の第２の端部に結合される。コンデンサ５２０の第２の端部は、スイッチ５３２の第１の端部およびスイッチ５３３の第１の端部に結合される。スイッチ５３２の第２の端部はオペアンプ５１０の第１の入力に結合される。スイッチ５３３の第２の端部も接地に結合される。スイッチ５３４の第１の端部はスイッチ５３２の第２の端部に結合される。コンデンサ５２１の第１の端部は回路５００の第１の出力Ｖｏ^＋に結合され、コンデンサ５２１の第２の端部はスイッチ５３４の第２の端部に結合される。オペアンプ５１０の第１の出力は回路の第１の出力Ｖｏ^＋に結合される。スイッチ５３５の第１の端部はコンデンサ５２１の第２の端部に結合され、第６のスイッチ５３５の第２の端部は接地に結合される。

スイッチ５３６の第１の端部は負入力信号Ｖｉｎ⁻に結合される。負入力電圧は、正入力信号Ｖｉｎ^＋から１８０度位相がずれている第１の周波数を有する交流（ＡＣ）電圧であり得る。スイッチ５３７は、スイッチ５３６の第２の端部と回路５００の第２の出力Ｖｏ⁻との間に結合される。コンデンサ５２２の第１の端部はスイッチ５３６の第２の端部に結合される。コンデンサ５２２の第２の端部は、スイッチ５３８の第１の端部およびスイッチ５３９の第１の端部に結合される。スイッチ５３８の第２の端部はオペアンプ５１０の第２の入力に結合される。オペアンプ５１０の第２の出力は回路５００の第２の出力Ｖｏ⁻に結合される。スイッチ５３９の第２の端部も接地に結合される。スイッチ５４０の第１の端部はスイッチ５３８の第２の端部に結合される。コンデンサ５２３の第１の端部は回路５００の第２の出力Ｖｏ⁻に結合され、コンデンサ５２３の第２の端部はスイッチ５４０の第２の端部に結合される。スイッチ５４１の第１の端部はコンデンサ５２３の第２の端部に結合され、スイッチ５４１の第２の端部は接地に結合される。

動作において、回路５００は図１に示されている回路１００と同様である。スイッチ５３０〜５４１は各々、スイッチがいつ開くか、またはいつ閉じるかを制御する制御信号を受信するように構成される。スイッチ５３０、５３２、５３４、５３６、５３８および５４０は第１の制御信号を受信するように構成され、スイッチ５３１、５３３、５３５、５３７、５３９および５４１は第２の制御信号を受信するように構成される。１つの実施形態では、たとえば、第１の制御信号はクロックによって生成され得、第２の制御信号は第１の制御信号の逆であり得、それによって、スイッチ５３０、５３２、５３４、５３６、５３８および５４０が開いているときスイッチ５３１、５３３、５３５、５３７、５３９および５４１は閉じており、スイッチ５３０、５３２、５３４、５３６、５３８および５４０が閉じているときスイッチ５３１、５３３、５３５、５３７、５３９および５４１は開いている。

第１のフェーズにおいて、スイッチ５３０、５３２、５３４、５３６、５３８および５４０が閉じており、かつスイッチ５３１、５３３、５３５、５３７、５３９および５４１が開いているとき、コンデンサ５２０および５２２上に電荷が蓄積される。さらに、オペアンプ５１０ならびにコンデンサ５２１および５２３はそれぞれ、電圧出力Ｖｏ^＋およびＶｏ⁻において先行する第２のフェーズからの電荷を保持する。第２のフェーズにおいて、スイッチ５３０、５３２、５３４、５３６、５３８および５４０が開いており、かつスイッチ５３１、５３３、５３５、５３７、５３９および５４１が閉じているとき、オペアンプ５１０はコンデンサ５２０および５２２によってサンプリングされた電圧を、それぞれ出力Ｖｏ^＋およびＶｏ⁻において保持する。さらに、コンデンサ５２１および５２３は、それぞれ出力Ｖｏ^＋およびＶｏ⁻において電圧をサンプリングし、それによって、回路５００は後続の第１のフェーズの間、出力を保持する。

１つの実施形態では、たとえば、第１のフェーズおよび第２のフェーズにおいて動作するように構成されるサンプルホールド回路が提供される。サンプルホールド回路は、限定ではないが、第１のコンデンサと、第２のコンデンサと、入力および出力を有する演算増幅器と、第１のコンデンサ、第２のコンデンサ、および演算増幅器を選択的に結合する複数のスイッチとを含むことができ、複数のスイッチは複数の制御信号を受信するように構成され、それによって、第１のフェーズでは、第１のコンデンサはサンプルホールド回路の入力と接地との間に結合されるように構成され、第２のコンデンサは演算増幅器の入力と演算増幅器の出力との間に結合されるように構成され、第２のフェーズでは、第１のコンデンサは演算増幅器の入力と演算増幅器の出力との間に結合されるように構成され、第２のコンデンサは演算増幅器の出力と接地との間に結合されるように構成される。複数のスイッチのうちの第１のスイッチは、第１のコンデンサとサンプルホールド回路の入力との間に結合されることができ、複数のスイッチのうちの第２のスイッチは、第１のコンデンサと演算増幅器の出力との間に結合されることができ、複数のスイッチのうちの第３のスイッチは、第１のコンデンサと演算増幅器の入力との間に結合されることができ、複数のスイッチのうちの第４のスイッチは、第１のコンデンサと接地との間に結合されることができ、複数のスイッチのうちの第５のスイッチは、演算増幅器の入力と第２のコンデンサとの間に結合されることができ、複数のスイッチのうちの第６のスイッチは、第２のコンデンサと接地との間に結合されることができる。第１のスイッチ、第４のスイッチおよび第５のスイッチは第１の制御信号を受信するように構成されることができる。第２のスイッチ、第３のスイッチおよび第６のスイッチは第２の制御信号を受信するように構成されることができ、第２の制御信号は第１の制御信号の逆である第１のフェーズでは、サンプルホールド回路の出力は先行する第２のフェーズにおけるサンプルホールド回路の出力に実質的に等しいことができ、第２のフェーズでは、サンプルホールド回路の出力は二分の一クロックサイクルだけ遅延された、第１のフェーズの間のサンプルホールド回路に対する入力に実質的に等しいことができる。第１のフェーズでは、第１のコンデンサは演算増幅器および第２のコンデンサから電気的に絶縁されることができる。サンプルホールド回路は、第３のコンデンサおよび第４のコンデンサをさらに含むことができ、複数のスイッチは、第３のコンデンサ、第４のコンデンサおよび演算増幅器を選択的に結合するとともに、複数の制御信号を受信するように構成され、それによって、第１のフェーズでは、第３のコンデンサはサンプルホールド回路の第２の入力と接地との間に結合されるように構成され、第４のコンデンサは演算増幅器の第２の入力と演算増幅器の第２の出力との間に結合されるように構成され、第２のフェーズでは、第３のコンデンサは演算増幅器の第２の入力と演算増幅器の第２の出力との間に結合されるように構成され、第４のコンデンサは演算増幅器の第２の出力と接地との間に結合されるように構成される。複数のスイッチのうちの第７のスイッチは第３のコンデンサとサンプルホールド回路の第２の入力との間に結合されることができ、複数のスイッチのうちの第８のスイッチは第３のコンデンサと演算増幅器の第２の出力との間に結合されることができ、複数のスイッチのうちの第９のスイッチは第３のコンデンサと演算増幅器の第２の入力との間に結合されることができ、複数のスイッチのうちの第１０のスイッチは第３のコンデンサと接地との間に結合されることができ、複数のスイッチのうちの第１１のスイッチは演算増幅器の第２の入力と第４のコンデンサとの間に結合されることができ、複数のスイッチのうちの第１２のスイッチは第４のコンデンサと接地との間に結合されることができる。第７のスイッチ、第１０のスイッチおよび第１１のスイッチは第１の制御信号を受信するように構成されることができ、第８のスイッチ、第９のスイッチおよび第１２のスイッチは第２の制御信号を受信するように構成されることができ、第２の制御信号は第１の制御信号の逆である。第１のフェーズでは、第３のコンデンサは演算増幅器および第４のコンデンサから電気的に絶縁されることができる。演算増幅器は第１のフェーズと第２のフェーズとの間でリセットされないことができる。さらに、サンプルホールド回路は自動車レーダ信号をサンプリングするように構成されることができる。

別の実施形態では、たとえば、サンプルホールド回路が提供される。サンプルホールド回路は、限定ではないが、第１の端部および第２の端部を有する第１のスイッチであって、当該第１のスイッチの第１の端部は第１の入力電圧を受け取るように構成される、第１のスイッチと、第１の端部および第２の端部を有する第２のスイッチであって、当該第２のスイッチの第１の端部は第１のスイッチの第２の端部に結合される、第２のスイッチと、第１の端部および第２の端部を有する第１のコンデンサであって、当該第１のコンデンサの第１の端部は第１のスイッチの第２の端部に結合される、第１のコンデンサと、第１の端部および第２の端部を有する第３のスイッチであって、当該第３のスイッチの第１の端部は第１のコンデンサの第２の端部に結合される、第３のスイッチと、第１の端部および第２の端部を有する第４のスイッチであって、当該第４のスイッチの第１の端部は第１のコンデンサの第２の端部に結合され、当該第４のスイッチの第２の端部は接地に結合される、第４のスイッチと、第１の入力、第２の入力および第１の出力を有する演算増幅器であって、第１の入力は第３のスイッチの第２の端部に結合され、第１の出力は第２のスイッチの第２の端部に接続される、演算増幅器と、第１の端部および第２の端部を有する第５のスイッチであって、当該第５のスイッチの第１の端部は第３のスイッチの第２の端部に結合される、第５のスイッチと、第１の端部および第２の端部を有する第２のコンデンサであって、当該第２のコンデンサの第１の端部は演算増幅器の第１の出力に結合され、当該第２のコンデンサの第２の端部は第５のスイッチの第２の端部に結合される、第２のコンデンサと、第１の端部および第２の端部を有する第６のスイッチであって、当該第６のスイッチの第１の端部は第２のコンデンサの第２の端部に結合され、当該第６のコンデンサの第２の端部は接地に結合される、第６のスイッチとを含むことができる。演算増幅器の第２の入力は接地に結合されることができる。第１のスイッチ、第３のスイッチ、および第５のスイッチは第１の制御信号を受信するように構成されることができ、第２のスイッチ、第４のスイッチ、および第６のスイッチは第２の制御信号を受信するように構成されることができる。第１のフェーズでは、第１のスイッチ、第３のスイッチおよび第５のスイッチは閉じられることができ、第２のスイッチ、第４のスイッチおよび第６のスイッチは開いていることができ、第２のフェーズでは、第１のスイッチ、第３のスイッチおよび第５のスイッチは開いていることができ、第２のスイッチ、第４のスイッチおよび第６のスイッチは閉じられることができる。特許請求するサンプルホールド回路は、第１の端部および第２の端部を有する第７のスイッチであって、当該第７のスイッチの第１の端部は第２の入力電圧を受け取るように構成される、第７のスイッチ、第１の端部および第２の端部を有する第８のスイッチであって、当該第８のスイッチの第１の端部は第７のスイッチの第２の端部に結合される、第８のスイッチ、第１の端部および第２の端部を有する第３のコンデンサであって、当該第３のコンデンサの第１の端部は第７のスイッチの第２の端部に結合される、第３のコンデンサ、第１の端部および第２の端部を有する第９のスイッチであって、当該第９のスイッチの第１の端部は第３のコンデンサの第２の端部に結合される、第９のスイッチ、第１の端部および第２の端部を有する第１０のスイッチであって、当該第１０のスイッチの第１の端部は第３のコンデンサの第２の端部に結合され、当該第１０のスイッチの第２の端部は接地に結合される、第１０のスイッチ、第１の端部および第２の端部を有する第１１のスイッチであって、当該第１１のスイッチの第１の端部は第９のスイッチの第２の端部に結合される、第１１のスイッチ、第１の端部および第２の端部を有する第４のコンデンサであって、当該第４のコンデンサの第１の端部は演算増幅器の第２の出力に結合され、当該第４のコンデンサの第２の端部は第１１のスイッチの第２の端部に結合される、第４のコンデンサ、第１の端部および第２の端部を有する第１２のスイッチであって、当該第１２のスイッチの第１の端部は第４のコンデンサの第２の端部に結合され、当該第１２のコンデンサの第２の端部は接地に結合される、第１２のスイッチをさらに含むことができ、演算増幅器の第２の入力は第９のスイッチの第２の端部に結合され、第２の出力は第８のスイッチの第２の端部に接続される。第７のスイッチ、第９のスイッチおよび第１１のスイッチは第１の制御信号を受信するように構成されることができ、第８のスイッチ、第１０のスイッチおよび第１２のスイッチは第２の制御信号を受信するように構成されることができる。第１のフェーズでは、第７のスイッチ、第９のスイッチおよび第１１のスイッチは閉じられることができ、第８のスイッチ、第１０のスイッチおよび第１２のスイッチは開いていることができ、第２のフェーズでは、第７のスイッチ、第９のスイッチおよび第１１のスイッチは開いていることができ、第８のスイッチ、第１０のスイッチおよび第１２のスイッチは閉じられることができる。演算増幅器は第１のフェーズと第２のフェーズとの間でリセットされないことができる。

「例示的な」という用語は、本明細書においては、任意の数の代替形態を有し得る１つの例、事例または実例を表すために使用される。「例示的」として本明細書に記載される任意の実施例は、必ずしも他の実施例よりも好適である、または優位であるとは解釈されるべきではない。

上記の説明においていくつかの例示的な実施形態が提示されたが、膨大な数の代替的であるが均等な変形形態が存在することが諒解されるべきであり、本明細書において提示されている例は決して、実施形態の範囲、適用可能性、または構成を限定するようには意図されない。逆に、特許請求項の範囲からおよびそれらの合法の均等物から逸脱することなく、本明細書に記載のさまざまな特徴の機能および構成にさまざまな変更を行うことができる。

１００…サンプルホールド回路、１２０，１２５…コンデンサ、１１０…演算増幅器、１３０〜１３５…スイッチ。

Claims

第１のフェーズおよび第２のフェーズにおいて動作するように構成されるサンプルホールド回路であって、
第１のコンデンサと、
第２のコンデンサと、
入力および出力を有する演算増幅器と、
前記第１のコンデンサ、前記第２のコンデンサ、および前記演算増幅器を選択的に結合する複数のスイッチとを備え、
前記複数のスイッチは複数の制御信号を受信するように構成され、それによって、前記第１のフェーズでは、前記第１のコンデンサは該サンプルホールド回路の入力と接地との間に結合されるように構成され、前記第２のコンデンサは前記演算増幅器の前記入力と前記演算増幅器の前記出力との間に結合されるように構成され、前記第２のフェーズでは、前記第１のコンデンサは前記演算増幅器の前記入力と前記演算増幅器の前記出力との間に結合されるように構成され、前記第２のコンデンサは前記演算増幅器の前記出力と接地との間に結合されるように構成される、サンプルホールド回路。
前記複数のスイッチのうちの第１のスイッチは、前記第１のコンデンサと前記サンプルホールド回路の前記入力との間に結合され、
前記複数のスイッチのうちの第２のスイッチは、前記第１のコンデンサと前記演算増幅器の前記出力との間に結合され、
前記複数のスイッチのうちの第３のスイッチは、前記第１のコンデンサと前記演算増幅器の前記入力との間に結合され、
前記複数のスイッチのうちの第４のスイッチは、前記第１のコンデンサと接地との間に結合され、
前記複数のスイッチのうちの第５のスイッチは、前記演算増幅器の前記入力と前記第２のコンデンサとの間に結合され、
前記複数のスイッチのうちの第６のスイッチは、前記第２のコンデンサと接地との間に結合される、請求項１に記載のサンプルホールド回路。
前記第１のスイッチ、前記第４のスイッチおよび前記第５のスイッチは第１の制御信号を受信するように構成される、請求項２に記載のサンプルホールド回路。
前記第２のスイッチ、前記第３のスイッチおよび前記第６のスイッチは第２の制御信号を受信するように構成され、
該第２の制御信号は前記第１の制御信号の逆である、請求項３に記載のサンプルホールド回路。
前記第１のフェーズでは、前記サンプルホールド回路の出力は、先行する第２のフェーズにおける該サンプルホールド回路の該出力に実質的に等しく、前記第２のフェーズでは、前記サンプルホールド回路の前記出力は二分の一クロックサイクルだけ遅延された、前記第１のフェーズの間の前記サンプルホールド回路に対する入力に実質的に等しい、請求項１に記載のサンプルホールド回路。
前記第１のフェーズでは、前記第１のコンデンサは前記演算増幅器および前記第２のコンデンサから電気的に絶縁される、請求項１に記載のサンプルホールド回路。
第３のコンデンサと、
第４のコンデンサとをさらに備え、
前記複数のスイッチは、前記第３のコンデンサ、前記第４のコンデンサおよび前記演算増幅器を選択的に結合するとともに、前記複数の制御信号を受信するように構成され、それによって、前記第１のフェーズでは、前記第３のコンデンサは前記サンプルホールド回路の第２の入力と接地との間に結合されるように構成され、前記第４のコンデンサは前記演算増幅器の第２の入力と前記演算増幅器の第２の出力との間に結合されるように構成され、前記第２のフェーズでは、前記第３のコンデンサは前記演算増幅器の前記第２の入力と前記演算増幅器の前記第２の出力との間に結合されるように構成され、前記第４のコンデンサは前記演算増幅器の前記第２の出力と接地との間に結合されるように構成される、請求項１に記載のサンプルホールド回路。
前記複数のスイッチのうちの第７のスイッチは前記第３のコンデンサと前記サンプルホールド回路の第２の入力との間に結合され、
前記複数のスイッチのうちの第８のスイッチは前記第３のコンデンサと前記演算増幅器の第２の出力との間に結合され、
前記複数のスイッチのうちの第９のスイッチは前記第３のコンデンサと前記演算増幅器の第２の入力との間に結合され、
前記複数のスイッチのうちの第１０のスイッチは前記第３のコンデンサと接地との間に結合され、
前記複数のスイッチのうちの第１１のスイッチは前記演算増幅器の前記第２の入力と前記第４のコンデンサとの間に結合され、
前記複数のスイッチのうちの第１２のスイッチは前記第４のコンデンサと接地との間に結合される、請求項７に記載のサンプルホールド回路。
前記第７のスイッチ、前記第１０のスイッチおよび前記第１１のスイッチは第１の制御信号を受信するように構成され、
前記第８のスイッチ、前記第９のスイッチおよび前記第１２のスイッチは第２の制御信号を受信するように構成され、
該第２の制御信号は前記第１の制御信号の逆である、請求項８に記載のサンプルホールド回路。
前記第１のフェーズでは、前記第３のコンデンサは前記演算増幅器および前記第４のコンデンサから電気的に絶縁される、請求項９に記載のサンプルホールド回路。
前記演算増幅器は前記第１のフェーズと前記第２のフェーズとの間でリセットされない、請求項１０に記載のサンプルホールド回路。
前記サンプルホールド回路は自動車レーダ信号をサンプリングするように構成される、請求項７に記載のサンプルホールド回路。
サンプルホールド回路であって、
第１の端部および第２の端部を有する第１のスイッチであって、該第１のスイッチの前記第１の端部は第１の入力電圧を受け取るように構成される、前記第１のスイッチと、
第１の端部および第２の端部を有する第２のスイッチであって、該第２のスイッチの前記第１の端部は前記第１のスイッチの前記第２の端部に結合される、前記第２のスイッチと、
第１の端部および第２の端部を有する第１のコンデンサであって、該第１のコンデンサの前記第１の端部は前記第１のスイッチの前記第２の端部に結合される、前記第１のコンデンサと、
第１の端部および第２の端部を有する第３のスイッチであって、該第３のスイッチの前記第１の端部は前記第１のコンデンサの前記第２の端部に結合される、前記第３のスイッチと、
第１の端部および第２の端部を有する第４のスイッチであって、該第４のスイッチの前記第１の端部は前記第１のコンデンサの前記第２の端部に結合され、該第４のスイッチの前記第２の端部は接地に結合される、前記第４のスイッチと、
第１の入力、第２の入力および第１の出力を有する演算増幅器であって、前記第１の入力は前記第３のスイッチの前記第２の端部に結合され、前記第１の出力は前記第２のスイッチの前記第２の端部に接続される、前記演算増幅器と、
第１の端部および第２の端部を有する第５のスイッチであって、該第５のスイッチの前記第１の端部は前記第３のスイッチの前記第２の端部に結合される、前記第５のスイッチと、
第１の端部および第２の端部を有する第２のコンデンサであって、該第２のコンデンサの前記第１の端部は前記演算増幅器の前記第１の出力に結合され、該第２のコンデンサの前記第２の端部は前記第５のスイッチの前記第２の端部に結合される、前記第２のコンデンサと、
第１の端部および第２の端部を有する第６のスイッチであって、該第６のスイッチの前記第１の端部は前記第２のコンデンサの前記第２の端部に結合され、該第６のスイッチの前記第２の端部は前記接地に結合される、前記第６のスイッチとを備える、サンプルホールド回路。
前記演算増幅器の前記第２の入力は接地に結合される、請求項１３に記載のサンプルホールド回路。
前記第１のスイッチ、前記第３のスイッチ、および前記第５のスイッチは第１の制御信号を受信するように構成され、
前記第２のスイッチ、前記第４のスイッチ、および前記第６のスイッチは第２の制御信号を受信するように構成される、請求項１４に記載のサンプルホールド回路。
第１のフェーズでは、前記第１のスイッチ、前記第３のスイッチおよび前記第５のスイッチは閉じられ、前記第２のスイッチ、前記第４のスイッチおよび前記第６のスイッチは開き、
第２のフェーズでは、前記第１のスイッチ、前記第３のスイッチおよび前記第５のスイッチは開き、前記第２のスイッチ、前記第４のスイッチおよび前記第６のスイッチは閉じられる、請求項１５に記載のサンプルホールド回路。
第１の端部および第２の端部を有する第７のスイッチであって、該第７のスイッチの前記第１の端部は第２の入力電圧を受け取るように構成される、前記第７のスイッチと、
第１の端部および第２の端部を有する第８のスイッチであって、該第８のスイッチの前記第１の端部は前記第７のスイッチの前記第２の端部に結合される、前記第８のスイッチと、
第１の端部および第２の端部を有する第３のコンデンサであって、該第３のコンデンサの前記第１の端部は前記第７のスイッチの前記第２の端部に結合される、前記第３のコンデンサと、
第１の端部および第２の端部を有する第９のスイッチであって、該第９のスイッチの前記第１の端部は前記第３のコンデンサの前記第２の端部に結合される、前記第９のスイッチと、
第１の端部および第２の端部を有する第１０のスイッチであって、該第１０のスイッチの前記第１の端部は前記第３のコンデンサの前記第２の端部に結合され、該第１０のスイッチの前記第２の端部は接地に結合される、前記第１０のスイッチと、
第１の端部および第２の端部を有する第１１のスイッチであって、該第１１のスイッチの前記第１の端部は前記第９のスイッチの前記第２の端部に結合される、前記第１１のスイッチと、
第１の端部および第２の端部を有する第４のコンデンサであって、該第４のコンデンサの前記第１の端部は前記演算増幅器の第２の出力に結合され、該第４のコンデンサの前記第２の端部は前記第１１のスイッチの前記第２の端部に結合される、前記第４のコンデンサと、
第１の端部および第２の端部を有する第１２のスイッチであって、該第１２のスイッチの前記第１の端部は前記第４のコンデンサの前記第２の端部に結合され、該第１２のスイッチの前記第２の端部は接地に結合される、前記第１２のスイッチとをさらに備え、
前記演算増幅器の前記第２の入力は前記第９のスイッチの前記第２の端部に結合され、
前記第２の出力は前記第８のスイッチの前記第２の端部に接続される、請求項１６に記載のサンプルホールド回路。
前記第７のスイッチ、前記第９のスイッチおよび前記第１１のスイッチは前記第１の制御信号を受信するように構成され、
前記第８のスイッチ、前記第１０のスイッチおよび前記第１２のスイッチは前記第２の制御信号を受信するように構成される、請求項１７に記載のサンプルホールド回路。
前記第１のフェーズでは、前記第７のスイッチ、前記第９のスイッチおよび前記第１１のスイッチは閉じられ、前記第８のスイッチ、前記第１０のスイッチおよび前記第１２のスイッチは開き、
前記第２のフェーズでは、前記第７のスイッチ、前記第９のスイッチおよび前記第１１のスイッチは開き、前記第８のスイッチ、前記第１０のスイッチおよび前記第１２のスイッチは閉じられる、請求項１８に記載のサンプルホールド回路。
前記演算増幅器は前記第１のフェーズと前記第２のフェーズとの間でリセットされない、請求項１６に記載のサンプルホールド回路。