KR19990039940A - 박막트랜지스터 제조방법 - Google Patents

박막트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로, 한 번의 불순물 도핑 공정으로 고농도 불순물영역과 저농도 불순물영역을 동시에 형성하기 위하여, 게이트 절연막의 두께를 부분적인 위치에 따라 편차를 두도록 형성한 것으로, 절연기판에 활성층을 형성하는 공정과, 상기 활성층 상에 제1 절연막과 제1 도전층을 형성하는 공정과, 상기 제1 도전층 상에 제1 감광막패턴을 형성하는 공정과, 상기 제1 도전층에 상기 제1 감광막패턴을 마스크로하는 오버에칭공정을 실시하여, 상기 제1 감광막패턴의 안쪽에 위치하는 게이트전극을 형성하는 공정과, 상기 제1 절연막에 상기 제1 감광막패턴을 마스크로하는 언더에칭공정을 실시하여, 상기 제1 감광막패턴에 중첩되는 제1 절연막 부분이 그렇지 않은 부분보다 두껍도록 형성하는 공정과, 상기 제1 감광막패턴을 제거하는 공정과, 상기 기판 전면에 고농도 불순물 도핑 공정을 실시하는 공정을 포함하며, 제조공정이 단순해지고, 균일한 엘디디영역을 형성할 수 있다.

Description

박막트랜지스터 제조방법
본 발명은 박막트랜지스터(Thin-Film Transistor, 이하 TFT라 칭함) 제조방법에 관한 것으로, 특히, 게이트절연막의 두께에 차이를 두어 한 번의 불순물 도핑공정으로 고농도 불순물영역과 저농도 불순물영역을 동시에 형성할 수 있는 박막트랜지스터 제조방법에 관한 것이다.
다결정 실리콘 TFT 비정질 실리콘 TFT에 비하여 온(on) 상태에서는 전류구동률이 높지만, 오프(off) 상태에서는 누설전류가 크다. 따라서 화소부의 스위칭소자를 다결정 실리콘 TFT로 형성할 경우엔 오프 상태에서의 큰 누설전류로 인하여 화소전극에 저장된 신호의 값이 변화하게 되어 액정표시장치의 화면표시성능이 저하된다. 그래서, 다결정 실리콘 TFT의 경우에는 이와 같은 문제점을 해결하기 위하여 화소부의 스위칭소자를 엘디디(LDD) 또는 오프셋(offset) 구조로하는 기술이 제안된 바 있다.
도 1A부터 도 1D는 종래의 기술에 의하여 형성되는 엘디디 TFT (LDD TFT ;Lightly Doped Drain TFT, 이하 LDD TFT라 칭함)의 제조공정도이다.
도 1A를 참조하면, 절연기판(10)에 다결정 실리콘층을 형성한 후, 사진식각공정에 의하여 다결정 실리콘층을 패터닝하여 활성층(11)을 형성한다. 다결정 실리콘층은 절연기판(10)에 비정질 실리콘을 증착한 후, 탈수소화 및 레이저 어닐링 작업을 진행하여 비정질 실리콘층을 결정화함으로써, 형성할 수 있다. 이 후, 활성층(11)과 절연기판(10)의 노출된 부분에 제1 절연막(13ℓ)과, 제1 도전층(15ℓ)을 순차적으로 형성한 다음, 연속적으로, 감광막 도포, 선택 노광 및 현상 작업을 진행하여 게이트형성용 감광막패턴(PR)을 형성한다.
도 1B를 참조하면, 게이트형성용 감광막패턴(PR)을 마스크로하여 그 하단에 있는 제1 도전층(15ℓ)을 식각하여 게이트전극(15)을 형성한 후, 게이트형성용 감광막패턴(PR)을 제거한다. 그 다음, 게이트전극(15)을 마스크로하여 그 하단에 있는 제1 절연막(13ℓ)을 식각하여 게이트절연막(13)을 형성한다.
도 1C를 참조하면, 게이트전극(13) 및 게이트절연막(15)을 포함하는 게이트영역과 그 주변부를 덮는 도핑블로킹막(B)을 형성한다. 도핑블로킹막(B)은 통상적인 방법에 의하여 감광막을 이용하여 형성할 수 있다. 도면에서, 도핑블로킹막(B)에 의해 덮히되, 게이트전극(15)에 중첩되지 않은 부분의 길이를 LL과LR로 표시하였는데, 이 부분은 이후의 공정에서 엘디디영역(11L)이 될 부분이다. 즉, 도핑블로킹막(B)은 활성층(11)에서 엘디디영역(11L)을 정의한다. 이어서, 전면에 고농도 n형 불순물을 사용하는 불순물 도핑공정을 실시하여 활성층(11)의 노출된 부분에 소오스영역(11S)과 드레인영역(11D)을 형성한다.
도 1D를 참조하면, 도핑블로킹막(B)을 제거한 후, 전면에 저농도 n형 불순물을 사용하는 불순물 도핑공정을 실시하여 활성층(11)의 엘디디영역(11L)에 저농도 n형 불순물을 도핑한다. 이 때, 소오스영역(11S)과 드레인영역(11D)은 이미 고농도 n형 불순물로 도핑된 상태이기 때문에, 이 과정에서 저농도 n형 불순물에 도핑된다 하더라도 불순물의 농도에 영향을 받지 않는다. 이후, 기판 전체에 열처리나 레이저 어닐공정을 통하여 불순물로 도핑된 영역들을 활성화시킨다.
상기와 같이 설명되는 종래의 기술에서는 엘디디영역을 형성하기 위하여, 일련의 복잡한 공정을 추가로 실시해야 하는 문제점이 있다. 즉, 엘디디영역을 형성하기 위하여 도핑블로킹막 형성공정, 저농도 불순물 도핑공정, 활성화공정을 진행하기 때문에 공정 단순화에 상충된다. 또한, 엘디디영역을 도핑블로킹막으로 정의하기 때문에 엘디디영역의 크기가 채널영역 양쪽에서 균일하지 않게 형성되는 문제점이 있다. 즉, 좌우 엘디디 영역의 길이인 LL과LR의 값(도 1C 참조)이 차이가 난다. 이는 도핑블로킹막을 형성하는 공정 중에, 기판이 휘거나, 공정중의 정렬오차가 일어나기 때문에 도핑블로킹막이 덮게 되는 좌우 엘디디영역의 길이가 동일하지 않게 되는 것에 기인한다.
본 발명은 불순물 도핑공정시, 불순물의 도달 거리에 따른 깊이 방향의 불순물 분포도를 이용한 것으로, 게이트 절연막의 두께를 부분적인 위치에 따라 편차를 두도록 형성하여, 그 하단에 있는 활성층에 한 번의 불순물 도핑으로 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성하려 하는 것이다.
본 발명은 TFT 제조방법에 있어서, 절연기판에 활성층을 형성하는 공정과, 상기 활성층 상에 제1 절연막과 제1 도전층을 형성하는 공정과, 상기 제1 도전층 상에 제1 감광막패턴을 형성하는 공정과, 상기 제1 도전층에 상기 제1 감광막패턴을 마스크로하는 오버에칭공정을 실시하여, 상기 제1 감광막패턴의 안쪽에 위치하는 게이트전극을 형성하는 공정과, 상기 제1 절연막에 상기 제1 감광막패턴을 마스크로하는 언더에칭공정을 실시하여, 상기 제1 감광막패턴에 중첩되는 제1 절연막 부분이 그렇지 않은 부분보다 두껍도록 형성하는 공정과, 상기 제1 감광막패턴을 제거하는 공정과, 상기 기판 전면에 고농도 불순물 도핑 공정을 실시하는 공정을 포함한다.
본 발명은 제1 및 제2 형 TFT를 제조하는 방법에 있어서, 절연기판 상에 제1 및 제2 형 TFT의 활성층을 각각 형성하는 공정과, 상기 활성층들을 덮는 제1 절연막과 제1 도전층을 형성하는 공정과, 상기 제1 도전층 상에 상기 활성층들의 소정부분에 중첩되는 제1 감광막패턴을 각각 형성하는 공정과, 상기 제1 도전층에 상기 제1 감광막패턴들을 마스크로하는 오버에칭공정을 실시하여, 상기 제1 감광막패턴의 안쪽에 위치하는 제1 및 제2 형 TFT의 게이트전극을 각각 형성하는 공정과, 상기 제1 절연막에 상기 제1 감광막패턴들을 마스크로하는 언더에칭공정을 실시하여, 상기 제1 감광막패턴들에 중첩되는 제1 절연막 부분이 중첩되지 않은 제1 절연막 부분보다 두껍도록 형성하는 공정과, 상기 제1 감광막패턴들을 제거하는 공정과, 상기 제1 형 TFT에 고농도 제1 도전형 불순물 도핑 공정을 실시하여 상기 제1 형 TFT의 활성층에 고농도 제1 도전형 불순물 영역과 저농도 제1 도전형 불순물 영역을 형성하는 공정과, 상기 제2 형 TFT에 고농도 제2 도전형 불순물 도핑 공정을 실시하여 상기 제2 형 TFT의 활성층에 고농도 제2 도전형 불순물 영역과 저농도 제2 도전형 불순물 영역을 형성하는 공정을 포함한다. 이 때, 상기 제1 형 TFT와 상기 제2 형 TFT가 CMOS로 연결되도록 상기 노출된 고농도 불순물 영역들을 연결할 수 있다.
본 발명은 제1 및 제2 형 TFT를 제조하는 방법에 있어서, 절연기판 상에 제1 및 제2 형 TFT의 활성층을 각각 형성하는 공정과, 상기 활성층들을 덮는 제1 절연막과 제1 도전층을 형성하는 공정과, 상기 제1 도전층 상에 상기 활성층들의 소정부분에 중첩되는 제1 감광막패턴을 각각 형성하는 공정과, 상기 제1 도전층에 상기 제1 감광막패턴들을 마스크로하는 오버에칭공정을 실시하여, 상기 제1 감광막패턴의 안쪽에 위치하는 제1 및 제2 형 TFT의 게이트전극을 각각 형성하는 공정과, 상기 제1 절연막에 상기 제1 감광막패턴들을 마스크로하는 언더에칭공정을 실시하여, 상기 제1 감광막패턴들에 중첩되는 제1 절연막 부분이 중첩되지 않은 제1 절연막 부분보다 두껍도록 형성하는 공정과, 상기 제1 감광막패턴들을 제거하는 공정과, 상기 제1 형 TFT의 활성층에 제1 도전형 불순물 도핑공정을 실시하여 고농도 제1 도전형 불순물 영역과 저농도 제1 도전형 불순물 영역을 형성하는 공정과, 상기 제1 형 TFT를 덮는 블로킹막을 형성하는 공정과, 상기 블로킹막과 상기 제2 형 TFT의 게이트전극을 마스크로하여 상기 제1 절연막을 에칭하여 상기 제2 형 TFT의 활성층의 일부를 노출시키는 공정과, 상기 노출된 제2 형 TFT의 활성층에 고농도 제2 도전형 불순물 도핑 공정을 실시하여 고농도 제2 도전형 불순물 영역을 형성하는 공정을 포함한다. 이 때, 상기 제1 형 TFT와 상기 제2 형 TFT가 CMOS로 연결되도록 상기 노출된 고농도 불순물 영역들을 연결할 수 있다.
상기 공정에서 오버에칭은 등방성으로 진행할 수 있고, 언더에칭은 이방성으로 진행할 수 있다.
도 1A부터 도 1D는 종래의 기술에 의한 박막트랜지스터 제조공정도
도 2는 가우스 근사에 의한 불순물의 프로파일
도 3은 게이트 절연막의 두께에 따른 실리콘층 내에서의 불순물 함유량
도 4A부터 도 4E는 본 발명의 제 1 실시예에 따른 박막트랜지스터 제조공정도
도 5A부터 도 5F는 본 발명의 제 2 실시예에 따른 박막트랜지스터 제조공정도
도 6A부터 도 6F는 본 발명의 제 3 실시예에 따른 박막트랜지스터 제조공정도
실리콘층에서의 불순물 도핑공정은 도핑되는 불순물은 실리콘층에 침투되고, 실리콘층의 격자에 들어가서 실리콘 입자들과 충돌한 후, 점점 에너지를 잃어가면서 마침내 실리콘층 표면으로부터 소정의 깊이에 들어가서 정지하게 된다. 이 때, 불순물의 가속을 적절히 조절함으로써 실리콘층 내에 불순물을 적절한 곳에 위치시킬 수 있다. 절연막에서의 불순물 도핑공정도 같은 방법으로 설명될 수 있다. 다만, 실리콘층 내에 위치하는 불순물이 인가되는 전원에 의하여 모빌리티(mobility)를 가지는 반면에, 절연막 내에 위치하는 불순물은 그렇지 않다는 점이 다를 뿐이다.
기판 중에 주입된 불순물의 이동거리는 불순물 하나하나에 대해서 랜덤(random)하고, 동시에 주입되는 많은 불순물에 대해서 어떤 분포를 가지고 있다. 불순물의 이동거리 평균값과 분포의 표준편차는 도 2에 보인 바와 같이, 가우스적 근사에 따르고 있다. 도 2는 가우스 근사에 의한 불순물의 프로파일은 나타낸 것이다.
도 3은 게이트 절연막의 두께를 달리하여 한 번의 불순물 도핑공정으로 고농도 불순물영역과 저농도 불순물영역을 동시에 형성한 예를 설명하기 위한 도면으로, 게이트 절연막의 두께에 따른 실리콘층 내에서의 불순물 함유량을 나타낸다.
절연기판(30)에 다결정 실리콘으로 형성된 활성층(31)이 형성되어 있고, 활성층(31)을 덮도록 게이트 절연막(32)이 형성되어 있으며, 게이트 절연막(32)의 상단에서 게이트전극(33)이 형성되어 있다. 이때, 게이트 절연막(32)은 두께에 단차가 나게 형성되게 한다. 이와 같은 구조의 기판에 불순물 도핑공정을 실시하면, 절연막의 두께에 따라 그 하단에 있는 활성층에는 불순물의 농도가 다르게 도핑된다. 불순물은 가우스적으로 분포하게 되는데, 게이트 절연막이 얇은 부분을 통과하는 불순물은 극대 농도 지점이 활성층에 위치하면서 분포하고, 게이트 절연막이 두꺼운 부분을 통과하는 불순물은 극대 농도 지점이 활성층에 있지 않고 게이트 절연막에 위치하면서 분포한다. 이는 언급한 바와 같이, 불순물의 이동거리에 따른 불순물 분포의 특성을 이용한 것으로, 게이트 절연막의 두께를 달리하여 실리콘층에 도달하는 불순물의 이동거리에 차이를 두게 함으로써, 실리콘층에는 불순물이 다른 농도로 분포하도록 한 것이다. 따라서 두꺼운 게이트 절연막이 상단에 위치하는 활성층에는 불순물이 저농도로 분포되고, 얇은 게이트 절연막이 상단에 위치하는 활성층에는 불순물이 고농도로 분포된다. 활성층을 덮는 게이트 절연막의 두께에 상기와 같이 편차를 주게 되면, 한 번의 불순물 도핑공정으로 활성층에 고농도 불순물영역과 저농도 불순물영역을 동시에 형성할 수 있다.
도 4A부터 도 4E는 본 발명의 제 1 실시예를 설명하기 위한 도면으로, LDD TFT의 제조공정도이다.
도 4A를 참조하면, 절연기판(40)에 비정질 실리콘층을 형성한 후, 탈수소화 및 레이저 어닐 공정을 진행하여 비정질 실리콘층을 다결정화한다. 이후, 다결정화된 실리콘층을 사진식각공정에 의하여 패터닝하여 활성층(41)을 형성한다.
그 다음, 활성층(41)과 노출된 기판 전면을 덮는 게이트절연막(42)과 제1 도전층(43ℓ)을 연속적으로 형성한 후, 제1 도전층(43ℓ) 상에 게이트형성용 감광막패턴(PR)을 형성한다. 이 때, 게이트절연막(42)은 산화실리콘 혹은 질화실리콘과 같은 절연물질을 PECVD에 의한 증착기술에 의하여 소정의 두꼐, 예를 들어, d1의 두께로 형성할 수 있다. 제1 도전층(43ℓ)은 몰리브덴 혹은 크롬과 같은 금속도전물질을 스퍼터링(sputtering)에 의한 증착기술에 의하여 증착하여 형성할 수 있다.
도 4B를 참조하면, 상기 게이트형성용 감광막패턴(PR)을 마스크로하여 그 하단에 있는 제1 도전층을 식각하여 게이트전극(43)을 형성한다. 이때, 게이트전극(43)이 상기 게이트형성용 감광막패턴(PR)의 안쪽에서 형성되도록 제1 도전층을 오버에칭(over etching)한다. 이 때, 제1 도전층의 식각은 등방성으로 진행함으로써, 게이트형성용 감광막패턴(PR)으로부터 안쪽에 형성되는 게이트전극(43)이 게이트형성용 감광막패턴(PR)의 양측을 기준으로, 좌측으로부터 tL만큼 들어가고, 우측으로부터 tR만큼 들어가는 부분에 위치하게 하는데, 언급한 바와 같이, 등방성 식각기술을 사용하기 때문에 tL과 tR은 같은 값을 가지게 된다.
도 4C를 참조하면, 게이트형성용 감광막패턴(PR)을 마스크로하여 게이트절연막(42)의 노출된 부분을 식각하되, 게이트절연막(42)의 식각된 부분이 소정의 두께, 예를 들어, d2의 두께만큼 잔존하도록 언더에칭(under etching)한다. 이 때, 게이트절연막(42)을 식각하는 기술은 이방성으로 진행함으로써, 게이트형성용 감광막패턴(PR)에 중첩되는 게이트절연막 부분은 d1의 두께를 유지하도록 한다. 따라서 활성층(41)의 상단에는 중앙부에 d1의 두께로, 그 주변에는 d2의 두께로 형성되는 게이트절연막(42)이 위치하게 된다. (이하, d1의 두께를 가지는 게이트절연막의 하단에 위치하되, 게이트전극과 중첩되지 않는 활성층 부분을 "A영역"이라 하고, d2의 두께를 가지는 게이트절연막의 하단에 있는 활성층 부분을 "B영역"이라 칭함)
도 4D를 참조하면, 게이트전극(43) 상에 있는 게이트형성용 감광막패턴을 제거한 후, 전면에 n형 혹은 p형의 고농도 불순물을 사용하는 불순물 도핑공정을 실시한다. 그 결과, 게이트절연막(42)의 두께 차이에 의하여 활성층의 A영역에는 불순물이 저농도로 도핑되어 엘디디영역(41L)이 형성되고, 활성층의 B영역에는 불순물이 고농도로 도핑되어 소오스영역(41S)과 드레인영역(41D)이 형성된다. 이와 같이, 한 번의 불순물 도핑공정으로 활성층에 저농도 불순물영역과 고농도 불순물영역을 형성할 수 있는 것은 도 3과 도4를 참조하여 언급한 바와 같이, 불순물이 가우스적으로 분포되는 것을 이용한 것이다. 즉, 게이트절연막의 두께차로 인하여 한 번의 불순물 도핑으로 소오스와 드레인 영역 및 엘디디영역을 동시에 형성할 수 있는 것이다. 엘디디영역은 게이트절연막이 베리어(barrier)로 작용하여 소량의 불순물만이 활성층내에 함유하게 됨으로써 형성되는 것이다. 이 때, 활성층의 A영역과 B영역에 원하는 정도의 농도로 불순물이 분포되도록 불순물 도핑공정시, 게이트절연막의 두께 d1과 d2에 따라 불순물 농도와 불순물의 가속전압을 적절하게 조절하는 것이 필요하다.
이 때, 불순물 도핑 공정을 가속전압을 60∼90㎸로 높이고, 이온 밀도(current density)를 10∼20㎛／㎠ 정도로 크게 해 준 상태에서 진행하면, 체임버내에서 자연적으로 히팅(heating)이 되고, 따라서, 셀프 떠멀 액티베이션(self thermal activation)이 이루어진다.
도 4E를 참조하면, 불순물 도핑공정을 끝낸 후, 절연기판에 위치하는 LDD TFT를 볼 수 있다.
도 5A부터 도 5F는 본 발명의 제 2 실시예를 설명하기 위한 도면으로, n형 LDD TFT와 p형 LDD TFT로 이루어지는 CMOS TFT의 제조공정도이다.
도 5A를 참조하면, 절연기판(50)에 비정질 실리콘층을 형성한 후, 탈수소화 및 레이저 어닐 공정을 진행하여 비정질 실리콘층을 다결정화한다. 이후, 다결정화된 실리콘층에 사진식각공정을 실시하여 n형 LDD TFT와 p형 LDD TFT의 활성층(51)(51')을 각각 형성한다.
그 다음, 각각의 활성층(51)(51')과 노출된 기판 전면을 덮는 게이트절연막(52)과 제1 도전층(53ℓ)을 연속적으로 형성한 후, 제1 도전층(53ℓ) 상에 게이트형성용 감광막패턴(PR)을 각각 형성한다. 이 때, 게이트절연막(52)은 산화실리콘 혹은 질화실리콘과 같은 절연물질을 PECVD에 의한 증착기술에 의하여 소정듸 두꼐, 예를 들어, d1의 두께로 형성할 수 있다. 제1 도전층(53ℓ)은 몰리브덴 혹은 크롬과 같은 금속도전물질을 스퍼터링에 의한 증착기술에 의하여 형성할 수 있다.
도 5B를 참조하면, 상기 게이트형성용 감광막패턴(PR)을 마스크로하여 그 하단에 있는 제1 도전층을 식각하여 n형 LDD TFT와 p형 LDD TFT의 게이트전극(53)(53')을 각각 형성한다. 이때, 각 게이트전극(53)(53')이 감광막패턴(PR)의 안쪽에서 형성되도록 제1 도전층을 오버에칭(over etching)한다. 제1 도전층의 식각은 등방성으로 진행함으로써, 게이트형성용 감광막패턴(PR)으로부터 안쪽에 형성되는 게이트전극(53)(53')이 게이트형성용 감광막패턴(PR)의 양측을 기준으로, 좌측으로부터 tL만큼 들어가고, 우측으로부터 tR만큼 들어가는 부분에 위치하게 하는데, 언급한 바와 같이, 등방성 식각기술을 사용하기 때문에 tL과 tR은 같은 값을 가지게 된다.
도 5C를 참조하면, 상기 게이트형성용 감광막패턴(PR)을 마스크로하여 게이트절연막(52)의 노출된 부분을 식각하되, 게이트절연막(52)의 식각된 부분이 소정의 두께, 예를 들어, d2의 두께만큼 잔존하도록 언더에칭(under etching)한다. 이 때, 게이트절연막(52)을 식각하는 기술은 이방성으로 진행함으로써, 게이트형성용 감광막패턴(PR)에 중첩되는 게이트절연막 부분은 d1의 두께를 유지하도록 한다. 따라서 각 활성층(51)(51')의 상단에는 중앙부에 d1의 두께로, 그 주변에는 d2의 두께로 형성되는 게이트절연막(52)이 위치하게 된다. (이하, d1의 두께를 가지는 게이트절연막의 하단에 위치하되, 게이트전극(53)(53')과 중첩되지 않는 각 활성층 부분을 "A영역","A'영역"이라 하고, d2의 두께를 가지는 게이트절연막의 하단에 있는 활성층 부분을 "B영역""B'영역"이라 칭함)
도 5D를 참조하면, 각 게이트전극(53)(53') 상에 있는 게이트형성용 감광막패턴을 제거한 후, p형 LDD TFT 영역을 블로킹하는 제1 도핑블로킹막(B1)을 형성한다. 제1 도핑블로킹막(B1)은 통상적인 방법에 의하여 감광막을 사용하여 형성할 수 있다. 이 후, 전면에 고농도 n형 불순물을 사용하는 불순물 도핑공정을 실시한다. 그 결과, n형 LDD TFT의 게이트절연막(52)의 두께 차이에 의하여 n형 LDD TFT의 활성층의 A영역에는 n형 불순물이 저농도로 도핑되어 n형 엘디디영역(51L)이 형성되고, B영역에는 n형 불순물이 고농도로 도핑되어 소오스영역(51S)과 드레인영역(51D)이 형성된다. 이와 같이, 한 번의 불순물 도핑공정으로 활성층에 저농도 불순물영역과 고농도 불순물영역을 동시에 형성할 수 있는 것은 도 3과 도4를 참조하여 언급한 바와 같이, 도핑된 불순물이 가우스적으로 분포되는 것을 이용한 것이다. 즉, 게이트절연막의 두께차로 인하여 한 번의 불순물 도핑으로 소오스영역, 드레인영역 및 엘디디영역을 동시에 형성할 수 있는 것이다. 이 때, 활성층의 A영역과 B영역에 원하는 정도의 농도로 불순물이 분포되도록 불순물 도핑공정시, 게이트절연막의 두께 d1과 d2에 따라 불순물 농도와 불순물의 가속전압을 적절하게 조절하는 것이 필요하다.
이 때, 불순물 도핑 공정을 가속전압을 60∼90㎸로 높이고, 이온 밀도(current density)를 10∼20㎛／㎠ 정도로 크게 해 준 상태에서 진행하면, 체임버내에서 자연적으로 히팅(heating)이 되고, 따라서, 셀프 떠멀 액티베이션(self thermal activation)이 이루어진다.
도 5E를 참조하면, 제1 도핑블로킹막(B1)을 제거한 후, n형 LDD TFT 영역을 블로킹하는 제 2 도핑블로킹막(B2)을 형성한다. 제2 도핑블로킹막(B2)도 제1 도핑블로킹(B1)과 마찬가지로 통상적인 방법에 의하여 감광막을 사용하여 형성할 수 있다. 이 후, 전면에 고농도 p형 불순물을 사용하는 불순물 도핑공정을 실시한다. 그 결과, p형 LDD TFT의 게이트절연막(52)의 두께 차이에 의하여 p형 LDD TFT의 활성층의 A'영역에는 p형 불순물이 저농도로 도핑되어 p형 엘디디영역(51'L)이 형성되고, B'영역에는 p형 불순물이 고농도로 도핑되어 소오스영역(51'S)과 드레인영역(51`D)이 형성된다. 상술한 바와 같이, 게이트절연막의 두께차로 인하여 한 번의 불순물 도핑공정으로 소오스영역, 드레인영역 및 엘디디영역을 동시에 형성할 수 있는 것이다.
도 5F를 참조하면, 노출된 기판 전면을 덮도록 층간절연막(54)을 두껍게 형성한다. 층간절연막(54)은 게이트절연막(52)을 형성한 경우와 마찬가지로, 산화실리콘 혹은 질화실리콘과 같은 절연물질을 PECVD에 의한 증착기술에 의하여 형성할 수 있다. 그 다음, 층간절연막(54)과 게이트절연막(52)에 n형 LDD TFT와 P형 LDD TFT의 소오스영역(51S)(51'S)과 드레인영역(51D)(51'D)을 각각 노출시키는 콘택홀을 형성한다. 이 후, 노출된 전면에 제2 도전층을 형성한 후, 제2 도전층에 사진식각공정을 실시하여 n형 LDD TFT와 P형 LDD TFT를 CMOS 구조로 연결하는 연결배선(55-1)(55-2)(55-3)을 형성한다.
도 6A부터 도 6F는 본 발명의 제 3 실시예를 설명하기 위한 도면으로, n형 LDD TFT와 p형 TFT로 이루어지는 CMOS TFT의 제조공정도이다.
도 6A를 참조하면, 절연기판(60)에 비정질 실리콘층을 형성한 후, 탈수소화 및 레이저 어닐 공정을 진행하여 비정질 실리콘층을 다결정화한다. 이후, 다결정화된 실리콘층에 사진식각공정을 실시하여 n형 LDD TFT와 p형 TFT의 활성층(61)(61')을 각각 형성한다.
그 다음, 각각의 활성층(61)(61')과 노출된 기판 전면을 덮는 게이트절연막(62)과 제1 도전층(63ℓ)을 연속적으로 형성한 후, 제1 도전층(63ℓ) 상에 게이트형성용 감광막패턴(PR)을 각각 형성한다. 이 때, 게이트절연막(62)은 산화실리콘 혹은 질화실리콘과 같은 절연물질을 PECVD에 의한 증착기술에 의하여 소정듸 두꼐, 예를 들어, d1의 두께로 형성할 수 있다. 제1 도전층(63ℓ)은 몰리브덴 혹은 크롬과 같은 금속도전물질을 스퍼터링에 의한 증착기술에 의하여 형성할 수 있다.
도 6B를 참조하면, 상기 게이트형성용 감광막패턴(PR)을 마스크로하여 그 하단에 있는 제1 도전층을 식각하여 n형 LDD TFT와 p형 TFT의 게이트전극(63)(63')을 각각 형성한다. 이때, 각 게이트전극(63)(63')이 감광막패턴(PR)의 안쪽에서 형성되도록 제1 도전층을 오버에칭(over etching)한다. 제1 도전층의 식각은 등방성으로 진행함으로써, 게이트형성용 감광막패턴(PR)으로부터 안쪽에 형성되는 게이트전극(63)(63')이 게이트형성용 감광막패턴(PR)의 양측을 기준으로, 좌측으로부터 tL만큼 들어가고, 우측으로부터 tR만큼 들어가는 부분에 위치하게 하는데, 언급한 바와 같이, 등방성 식각기술을 사용하기 때문에 tL과 tR은 같은 값을 가지게 된다.
도 6C를 참조하면, 상기 게이트형성용 감광막패턴(PR)을 마스크로하여 게이트절연막(62)의 노출된 부분을 식각하되, 게이트절연막(62)의 식각된 부분이 소정의 두께, 예를 들어, d2의 두께만큼 잔존하도록 언더에칭(under etching)한다. 이 때, 게이트절연막(62)을 식각하는 기술은 이방성으로 진행함으로써, 게이트형성용 감광막패턴(PR)에 중첩되는 게이트절연막 부분은 d1의 두께를 유지하도록 한다. 따라서 각 활성층(61)(61')의 상단에는 중앙부에 d1의 두께로, 그 주변에는 d2의 두께로 형성되는 게이트절연막(62)이 위치하게 된다. (이하, d1의 두께를 가지는 게이트절연막의 하단에 위치하되, 게이트전극(53)(53')과 중첩되지 않는 각 활성층 부분을 "A영역","A'영역"이라 하고, d2의 두께를 가지는 게이트절연막의 하단에 있는 활성층 부분을 "B영역""B'영역"이라 칭함)
도 6D를 참조하면, 각 게이트전극(63)(63') 상에 위치한 게이트형성용 감광막패턴을 제거한 후, 전면에 고농도 n형 불순물으 사용하는 불순물 도핑공정을 실시한다. 그 결과, 상술한 예에 보인 바와 같이, 게이트절연막(62)의 두께 차이에 의하여 n형 LDD TFT와 p형 TFT의 활성층의 A영역과 A'영역에는 n형 불순물이 저농도로 도핑되고, B영역과 B'영역에는 n형 불순물이 고농도로 도핑된다. 제1 및 제2 실시예에서 설명한 바와 같으므로 이에 대한 설명은 생략한다. 이 때, n형 LDD TFT의 활성층(61)에서 n형 불순물이 고농도로 도핑된 부분은 소오스영역(61S)과 드레인영역(61D)으로 사용되고, n형 불순물이 저농도로 도핑된 부분은 엘디디영역(61L)으로 사용된다.
도 6E를 참조하면, n형 LDD TFT 영역을 블로킹하는 도핑블로킹막(B)을 형성한다. 이후, 상기 도핑블로킹막(B)과 p형 TFT의 게이트전극(63')을 마스크로하여 게이트절연막(62)을 식각한다. 그 결과, p형 TFT에 위치하는 게이트절연막(62)은 게이트전극(63')과 중첩되는 부분만이 잔존하게 된다.
도 6F를 참조하면, 전면에 고농도 p형 불순물을 사용하는 불순물 도핑공정을 실시하여 p형 TFT의 활성층의 노출된 부분에 고농도 p형 불순물 영역을 형성한다. 즉, p형 TFT의 활성층에서, n형의 불순물이 고농도로 도핑되어 있는 부분과 저농도로 도핑되어 있는 부분을 고농도 p형 불순물로 카운터도핑(counter doping)하여 고농도 p형 불순물영역으로 전환한다. p형 TFT 활성층의 고농도 p형 불순물영역은 p형 TFT의 소오스영역(61'S)과 드레인영역(61'D)로 사용된다.
이때, 고농도 p형 불순물로 카운터 도핑된 부분이 고농도 p형 불순물영역이 되도록 p형 불순물의 농도를 적절하게 조절하는 것이 필요하다. 또한, 카운터 도핑되는 p형 불순물은 직접 p형 TFT의 활성층에 도핑되기 때문에, 불순물 주입에너지를 낮게(게이트절연막이 상단에 형성된 활성층에 불순물을 도핑하는 경우보다)하여 불순물 도핑공정을 실시하여도 된다.
도 6G를 참조하면, 노출된 기판 전면을 덮도록 층간절연막(64)을 두껍게 형성한다. 층간절연막(64)은 게이트절연막(62)을 형성한 경우와 마찬가지로, 산화실리콘 혹은 질화실리콘과 같은 절연물질을 PECVD에 의한 증착기술에 의하여 형성할 수 있다. 그 다음, 층간절연막(64)과 게이트절연막(62)에 n형 LDD TFT와 P형 TFT의 소오스영역(61S)(61'S)과 드레인영역(61D)(61'D)을 각각 노출시키는 콘택홀을 형성한다. 이 후, 노출된 전면에 제2 도전층을 형성한 후, 제2 도전층에 사진식각공정을 실시하여 n형 LDD TFT와 P형 TFT를 CMOS 구조로 연결하는 연결배선(65-1)(65-2)(65-3)을 형성한다.
제3 실시예에서는 n형 LDD TFT와 p형 TFT를 CMOS로 연결하여 형성되는 TFT 제조방법을 설명하였지만, p형 LDD TFT와 n형 TFT를 CMOS로 연결하여 형성되는 TFT 제조방법도 같은 원리로 설명될 수 있다. 이 경우, 불순물 도핑공정에서 n형과 p형 불순물을 서로 바꾸어서 도핑한다.
본 발명은 활성층 상단에 위치하는 게이트절연막을 두께가 부분적으로 차이가 나도록 형성함으로써, 한 번의 불순물 도핑공정으로 저농도 불순물영역과 고농도 불순물영역을 동시에 형성할 수 있어서, 제조공정이 단순해진다. 또한, 게이트형성용 감광막패턴과 상기 감광막패턴을 마스크로하여 등방성으로 진행되는 식각공정에 의하여 형성된 게이트전극을 이용하여 엘디디영역을 정의하기 때문에 촤측과 우측의 엘디디영역을 균일한 크기로 형성할 수 있다.

Claims (9)

  1. TFT 제조방법에 있어서,
    절연기판에 활성층을 형성하는 공정과,
    상기 활성층 상에 제1 절연막과 제1 도전층을 형성하는 공정과,
    상기 제1 도전층 상에 제1 감광막패턴을 형성하는 공정과,
    상기 제1 도전층에 상기 제1 감광막패턴을 마스크로하는 오버에칭공정을 실시하여, 상기 제1 감광막패턴의 안쪽에 위치하는 게이트전극을 형성하는 공정과,
    상기 제1 절연막에 상기 제1 감광막패턴을 마스크로하는 언더에칭공정을 실시하여, 상기 제1 감광막패턴에 중첩되는 제1 절연막 부분이 그렇지 않은 부분보다 두껍도록 형성하는 공정과,
    상기 제1 감광막패턴을 제거하는 공정과,
    상기 기판 전면에 고농도 불순물 도핑 공정을 실시하는 공정을 포함하는 TFT 제조방법.
  2. 청구항 1에 있어서,
    상기 오버에칭은 등방성으로 진행하는 것을 특징으로 하는 TFT 제조방법.
  3. 청구항 1에 있어서,
    상기 언더에칭은 이방성으로 진행하는 것을 특징으로 하는 TFT 제조방법.
  4. 제1 및 제2 형 TFT를 제조하는 방법에 있어서,
    절연기판 상에 제1 및 제2 형 TFT의 활성층을 각각 형성하는 공정과,
    상기 활성층들을 덮는 제1 절연막과 제1 도전층을 형성하는 공정과,
    상기 제1 도전층 상에 상기 활성층들의 소정부분에 중첩되는 제1 감광막패턴을 각각 형성하는 공정과,
    상기 제1 도전층에 상기 제1 감광막패턴들을 마스크로하는 오버에칭공정을 실시하여, 상기 제1 감광막패턴의 안쪽에 위치하는 제1 및 제2 형 TFT의 게이트전극을 각각 형성하는 공정과,
    상기 제1 절연막에 상기 제1 감광막패턴들을 마스크로하는 언더에칭공정을 실시하여, 상기 제1 감광막패턴들에 중첩되는 제1 절연막 부분이 중첩되지 않은 제1 절연막 부분보다 두껍도록 형성하는 공정과,
    상기 제1 감광막패턴들을 제거하는 공정과,
    상기 제1 형 TFT에 고농도 제1 도전형 불순물 도핑 공정을 실시하여 상기 제1 형 TFT의 활성층에 고농도 제1 도전형 불순물 영역과 저농도 제1 도전형 불순물 영역을 형성하는 공정과,
    상기 제2 형 TFT에 고농도 제2 도전형 불순물 도핑 공정을 실시하여 상기 제2 형 TFT의 활성층에 고농도 제2 도전형 불순물 영역과 저농도 제2 도전형 불순물 영역을 형성하는 공정을 포함하는 TFT 제조방법.
  5. 청구항 4에 있어서,
    상기 제1및 제2 형 TFT를 덮는 제2 절연막을 형성하는 공정과,
    상기 제1 형 TFT의 고농도 제1 도전형 불순물 영역과 상기 제2 형 TFT의 고농도 제2 도전형 불순물 영역을 노출시키는 공정과,
    상기 제1 형 TFT와 상기 제2 형 TFT가 CMOS로 연결되도록 상기 노출된 고농도 불순물 영역들을 연결하는 연결배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 TFT 제조방법.
  6. 청구항 4에 있어서,
    상기 오버에칭은 등방성으로 진행하는 것을 특징으로 하는 TFT 제조방법.
  7. 청구항 4에 있어서,
    상기 언더에칭은 이방성으로 진행하는 것을 특징으로 하는 TFT 제조방법.
  8. 제1 및 제2 형 TFT를 제조하는 방법에 있어서,
    절연기판 상에 제1 및 제2 형 TFT의 활성층을 각각 형성하는 공정과,
    상기 활성층들을 덮는 제1 절연막과 제1 도전층을 형성하는 공정과,
    상기 제1 도전층 상에 상기 활성층들의 소정부분에 중첩되는 제1 감광막패턴을 각각 형성하는 공정과,
    상기 제1 도전층에 상기 제1 감광막패턴들을 마스크로하는 오버에칭공정을 실시하여, 상기 제1 감광막패턴의 안쪽에 위치하는 제1 및 제2 형 TFT의 게이트전극을 각각 형성하는 공정과,
    상기 제1 절연막에 상기 제1 감광막패턴들을 마스크로하는 언더에칭공정을 실시하여, 상기 제1 감광막패턴들에 중첩되는 제1 절연막 부분이 중첩되지 않은 제1 절연막 부분보다 두껍도록 형성하는 공정과,
    상기 제1 감광막패턴들을 제거하는 공정과,
    상기 제1 형 TFT의 활성층에 제1 도전형 불순물 도핑공정을 실시하여 고농도 제1 도전형 불순물 영역과 저농도 제1 도전형 불순물 영역을 형성하는 공정과,
    상기 제1 형 TFT를 덮는 블로킹막을 형성하는 공정과,
    상기 블로킹막과 상기 제2 형 TFT의 게이트전극을 마스크로하여 상기 제1 절연막을 에칭하여 상기 제2 형 TFT의 활성층의 일부를 노출시키는 공정과,
    상기 노출된 제2 형 TFT의 활성층에 고농도 제2 도전형 불순물 도핑 공정을 실시하여 고농도 제2 도전형 불순물 영역을 형성하는 공정을 포함하는 TFT 제조방법.
  9. 청구항 8에 있어서,
    상기 제1 및 제2 형 TFT를 덮는 제2 절연막을 형성하는 공정과,
    상기 제1 형 TFT의 고농도 제1 도전형 불순물 영역과 상기 제2 형 TFT의 고농도 제2 도전형 불순물 영역을 노출시키는 공정과,
    상기 제1 형 TFT와 상기 제2 형 TFT가 CMOS로 연결되도록 상기 노출된 고농도 불순물 영역들을 연결하는 연결배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 TFT 제조방법.
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