KR20090108431A - 표시 기판 및 그 제조 방법 - Google Patents

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삼성전자주식회사
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Abstract

구동 특성이 향상된 표시 기판 및 그 제조 방법을 개시한다. 표시 장치는 기판, 소스 전극, 드레인 전극, 소스 전극의 상면 및 측면을 덮는 제1 오믹 접촉부, 드레인 전극의 상면 및 측면을 덮는 제2 오믹 접촉부, 제1 오믹 접촉부와 제2 오믹 접촉부를 연결하는 채널부, 절연층, 및 게이트 전극을 포함한다. 제1 오믹 접촉부와 제2 오믹 접촉부는 각각 소스 전극과 드레인 전극을 감싸며 형성되어 안정적으로 채널부를 정의할 수 있다. 또한, 채널부는 소스 전극 및 드레인 전극과 이격되어 누설 전류의 발생을 감소시킬 수 있다. 따라서, 표시 기판의 불량률을 감소시킬 수 있다.

Description

표시 기판 및 그 제조 방법{DISPLAY SUBSTRATE AND METHOD OF FABRICATING THE SAME}
본 발명은 표시 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 구동 특성이 향상된 표시 기판 및 그 제조 방법에 관한 것이다.
평판 표시 장치는 스위칭 소자로서의 박막 트랜지스터(Thin Film Transistor: TFT)가 형성된 박막 트랜지스터 기판을 구비한다.
박막 트랜지스터는 채널을 형성하기 위해 다양한 반도체 물질이 사용된다. 반도체 물질로는 다결정 실리콘, 비정질 실리콘, 및 마이크로 결정질 실리콘 등이 사용될 수 있다. 이들 중에 마이크로 결정질 실리콘은 박막 트랜지스터에 사용될 때 결정화 과정을 거치지 않고 다결정 실리콘과 같은 특성을 나타낼 수 있다.
마이크로 결정질 실리콘 박막 트랜지스터는 채널을 형성할 때 에치 백(Etch back) 공정을 적용할 경우 스트레스에 의한 실리콘층의 박리 문제와, 식각 불균일에 의한 박막 트랜지스터의 특성이 불균일하다. 또한, 마이크로 결정질 실리콘 박막 트랜지스터는 채널을 형성할 때 에치 스토퍼(Etch Stopper)를 적용할 경우 공정상 진공 조건의 중단에 따른 결함이 있고, 스트레스에 의해 실리콘층이 박리된다.
본 발명이 해결하고자 하는 과제는 구동 특성이 균일할 수 있는 표시 기판을 제공하는 것이다.
또한, 본 발명이 해결하고하는 과제는 제품 불량률이 감소할 수 있는 표시 기판의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여, 본 발명에 따른 표시 장치는 기판, 상기 기판의 상부에 형성된 소스 전극, 상기 소스 전극과 이격되어 상기 기판의 상부에 형성된 드레인 전극, 상기 소스 전극과 상기 드레인 전극의 상부에 형성된 반도체층, 상기 반도체층의 상부에 형성된 절연층, 및 상기 절연층의 상부에 형성된 게이트 전극을 포함하며, 상기 반도체층은, 상기 소스 전극의 상면과 측면을 덮는 제1 오믹 접촉부, 상기 드레인 전극의 상면과 측면을 덮는 제2 오믹 접촉부, 및 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부를 연결하는 채널부를 포함한다.
상기 채널부는 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 사이에 노출된 상기 기판의 상부에 구비될 수 있다.
상기 제1 오믹 접촉부는 단부가 상기 소스 전극과 인접한 기판의 소정 부분을 덮을 수 있고, 상기 제2 오믹 접촉부는 단부가 상기 드레인 전극과 인접한 기판의 소정 부분을 덮을 수 있다. 이때, 상기 반도체층은 마이크로 결정질 실리콘, 다결정질 실리콘, 비정질 실리콘 중 어느 하나를 포함하여 이루어질 수 있다.
상술한 과제를 해결하기 위하여, 본 발명에 따른 다른 표시 장치는 기판, 상기 기판의 상부에 형성된 게이트 전극, 상기 게이트 전극의 상부에 형성된 절연층, 상기 절연층의 상부에 형성된 소스 전극, 상기 소스 전극과 이격되어 상기 절연층의 상부에 형성된 드레인 전극, 상기 소스 전극과 상기 드레인 전극의 상부에 형성된 반도체층을 포함하며, 상기 반도체층은, 상기 소스 전극의 상면과 측면을 덮는 제1 오믹 접촉부, 상기 드레인 전극의 상면과 측면을 덮는 제2 오믹 접촉부 및 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부를 연결하는 채널부를 포함한다.
상기 채널부는 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 사이에 노출된 상기 기판의 상부에 구비될 수 있다.
상술한 과제를 해결하기 위한 표시 장치의 제조 방법은 다음과 같다. 먼저, 기판의 상부에 서로 이격된 소스 전극과 드레인 전극을 형성하고, 상기 기판과 상기 소스 전극과 드레인 전극의 상부에 반도체 물질을 증착하여 상기 소스 전극의 상면과 측면을 덮는 제1 오믹 접촉부와, 상기 드레인 전극의 상면과 측면을 덮는 제2 오믹 접촉부와, 상기 제1 오믹 접촉부와 제2 오믹 접촉부 사이에 노출된 상기 기판을 덮는 채널부를 포함하는 반도체층을 형성한다. 다음, 상기 반도체층의 상부에 절연층을 형성하고, 상기 절연층의 상부에 게이트 전극을 형성한 후, 상기 게이트 전극과 상기 절연층의 상부에 보호층을 형성한다.
상기 반도체층을 형성할 때, 상기 기판과 상기 소스 전극 및 상기 드레인 전극의 상부에 상기 반도체 물질을 증착하고, 상기 반도체 물질을 도핑하여 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 및 상기 채널부를 정의한 후, 상기 제1 및 제 2 오믹 접촉부와 상기 채널부 이외의 상기 반도체 물질을 제거할 수 있다. 이때, 상기 반도체 물질은 이온 임플란테이션 방법과 이온 샤워 방법 중 어느 하나를 이용하여 도핑될 수 있다.
상기 반도체층을 형성할 때 상기 기판과 상기 소스 전극 및 상기 드레인 전극의 상부에 상기 반도체 물질을 증착하고, 상기 반도체 물질을 식각하여 상기 소스 전극과 상기 드레인 전극의 상면과 측면을 덮으며, 상기 소스 전극과 상기 드레인 전극 사이에 노출된 상기 기판을 덮는 상기 반도체층을 형성한 후, 상기 반도체 물질을 도핑하여 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 및 상기 채널부를 정의한다.
상기 반도체 물질은 이온 임플란테이션 방법과 이온 샤워 방법 중 어느 하나를 이용하여 도핑될 수 있다. 이때, 상기 반도체 물질은 화학 기상 증착 방법으로 증착되고, 마이크로 결정질 실리콘 및 비정질 실리콘 중 어느 하나를 포함할 수 있다.
상기 보호층을 형성한 이후, 상기 보호층과 상기 절연층을 식각하여 상기 드레인 전극의 일부를 노출시키는 컨택홀을 형성하고, 상기 컨택홀을 통해 상기 드레인 전극에 접속되는 화소 전극을 형성할 수 있다.
또한, 상기 소스 전극과 상기 드레인 전극을 형성하는 단계 이전, 상기 기판의 상부에 버퍼층을 형성할 수 있다.
상술한 과제를 해결하기 위한 다른 표시 장치의 제조 방법은 다음과 같다. 먼저, 기판의 상부에 게이트 전극을 형성하고, 상기 게이트 전극의 상부에 절연층 을 형성한 후, 상기 절연층의 상부에 서로 이격된 소스 전극과 드레인 전극을 형성한다. 다음, 상기 절연층과 상기 소스 전극 및 상기 드레인 전극의 상부에 반도체 물질을 증착하여 상기 소스 전극의 상면과 측면을 덮는 제1 오믹 접촉부와, 상기 드레인 전극의 상면과 측면을 덮는 제2 오믹 접촉부와, 상기 제1 오믹 접촉부와 제2 오믹 접촉부 사이에 노출된 상기 기판을 덮는 채널부를 포함하는 반도체층을 형성한다. 다음, 상기 반도체층의 상부에 보호층을 형성한다.
상기 반도체층을 형성할 때, 상기 절연층과 상기 소스 전극 및 상기 드레인 전극의 상부에 상기 반도체 물질을 증착하고, 상기 반도체 물질을 도핑하여 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 및 상기 채널부를 정의한 후, 상기 제1 및 제2 오믹 접촉부, 상기 채널부 이외의 상기 반도체 물질을 제거한다.
상기 반도체층을 형성할 때, 상기 절연층과 상기 소스 전극 및 상기 드레인 전극의 상부에 상기 반도체 물질을 증착하고, 상기 반도체 물질을 식각하여 상기 소스 전극과 상기 드레인 전극의 상면과 측면을 덮으며, 상기 소스 전극과 드레인 전극 사이에 노출된 상기 기판을 덮는 상기 반도체층을 형성한 후, 상기 반도체 물질을 도핑하여 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 및 상기 채널부를 정의한다.
상술한 표시 기판은 탑 게이트 구조와 바텀 게이트 구조에서 오믹 접촉부가 소스 전극과 드레인 전극을 감싸도록 형성된다. 이에 따라, 채널부가 소스 전극과 드레인 전극과 이격되어 누설 전류를 감소시킬 수 있다.
상술한 표시 기판의 제조 방법을 따르면, 반도체층을 안정적으로 형성할 수 있다. 또한, 반도체층의 상부에 적층되는 층을 연속으로 적층할 수 있어서 층간 계면의 특성을 향상시킬 수 있다.
이하에서는 첨부된 도면들을 참조하여 표시 기판 및 그 제조 방법에 대한 실시 예를 상세하게 설명한다. 일부 도면에서는 여러 층을 명확하게 표현하기 위해 두께를 확대하여 나타내었다.
도 1은 본 발명의 일 실시 예에 따른 표시 기판을 나타낸 단면도이다.
도 1을 참조하면, 표시 기판은 기판(10), 버퍼층(20), 소스 전극(31), 드레인 전극(33), 반도체층(40), 절연층(50), 게이트 전극(60), 보호층(70) 및 화소 전극(80)을 포함한다.
상기 기판(10)은 유리 또는 플라스틱을 포함하여 평탄하게 형성된다.
상기 버퍼층(20)은 상기 기판(10)의 상부에 소정의 두께로 형성된다. 예를 들어, 상기 버퍼층(20)은 질화실리콘(SiNx), 산화실리콘(SiOx), 산질화실리콘(SiOxNx) 등의 물질을 포함하여 이루어질 수 있다. 이러한 상기 버퍼층(20)은 상기 기판(10)의 불순물에 의해 상기 반도체층(40)의 채널부(45)가 오염되는 것을 방지한다.
상기 소스 전극(31)과 상기 드레인 전극(33)은 상기 버퍼층(20)의 상부에 소스/드레인 금속을 증착한 후, 이를 패터닝하여 형성된다. 이때, 상기 소스 전극(31)과 상기 드레인 전극(33)은 서로 이격되어 형성된다.
상기 반도체층(40)은 반도체 물질로 이루어져 상기 버퍼층(20)과 상기 소스 전극(31) 및 상기 드레인 전극(33)을 덮는다. 이때, 상기 반도체층(40)은 마이크로 결정질 실리콘, 다결정 실리콘 및 비정질 실리콘 중 어느 하나로 형성될 수 있다. 이러한 상기 반도체층(40)은 제1 오믹 접촉부(41), 제2 오믹 접촉부(43) 및 채널부(45)로 구분된다.
상기 제1 오믹 접촉부(41)는 상기 소스 전극(31)의 상면과 측면을 덮는다. 또한, 상기 제1 오믹 접촉부(41)는 단부가 상기 소스 전극(31)에 인접한 상기 버퍼층(20)의 소정 부분을 덮는다. 예를 들어, 상기 제1 오믹 접촉부(41)의 단부는 상기 소스 전극(31)의 측면으로부터 약 1㎛ 내지 10㎛의 길이로 형성된다. 이때, 단부가 1㎛ 이하일 경우 상기 소스 전극(31)의 측면을 완전히 덮기 어렵고 10㎛ 이상일 경우 저항이 커질 수 있다. 상기 제1 오믹 접촉부(41)는 불순물이 주입되어 형성된다. 예를 들어, 상기 제1 오믹 접촉부(41)는 마이크로 결정질 실리콘에 인(P), 붕소(B) 등의 불순물이 주입되어 형성된다. 이때, 상기 불순물은 이온 임플란테이션 방법이나 이온 샤워 방법으로 마이크로 결정질 실리콘에 주입될 수 있다.
상기 제2 오믹 접촉부(43)는 상기 드레인 전극(33)의 상면과 측면을 덮는다. 또한, 상기 제2 오믹 접촉부(43)는 단부가 상기 드레인 전극(33)에 인접한 상기 버퍼층(20)의 소정 부분을 덮는다. 예를 들어, 상기 제2 오믹 접촉부(43)의 단부도 상기 제1 오믹 접촉부(41)와 마찬가지로 상기 드레인 전극(33)의 측면으로부터 약 1㎛ 내지 10㎛의 길이로 형성될 수 있다. 상기 제2 오믹 접촉부(43)는 상기 제1 오믹 접촉부(41)와 동일한 방법으로 불순물이 주입되어 형성된다.
상기 제1 오믹 접촉부(41)와 상기 제2 오믹 접촉부(43)는 각각 상기 소스 전극(31)과 상기 채널부(45), 상기 드레인 전극(33)과 상기 채널부(45) 사이의 접촉 저항을 감소시킨다. 상기 제1 오믹 접촉부(41)와 상기 제2 오믹 접촉부(43)는 상기 채널부(45)를 상기 소스 전극(31)과 상기 드레인 전극(33)으로부터 이격시켜 누설 전류의 발생을 감소시킨다. 누설 전류는 상기 소스 전극(31)과 상기 드레인 전극(33)이 상기 채널부(45)와 접촉할 때 홀 전류에 의해 발생할 수 있다. 또한, 상기 제1 오믹 접촉부(41)와 상기 제2 오믹 접촉부(43)는 열 처리 또는 수소 플라즈마 처리 등에 의해 결정질 구조가 안정하게 변화되어 특성이 향상될 수 있다.
상기 채널부(45)는 상기 제1 오믹 접촉부(41)와 상기 제2 오믹 접촉부(43) 사이에 위치한다. 상기 채널부(45)는 상기 소스 전극(31)과 상기 드레인 전극(33) 사이에 노출된 상기 버퍼층(20)의 상부를 덮는다. 이러한 상기 채널부(45)는 상기 소스 전극(31)과 상기 드레인 전극(33) 사이의 전류가 흐르는 통로 역할을 한다.
상기 절연층(50)은 상기 버퍼층(20)과 상기 반도체층(40)의 상부에 절연 물질로 형성된다. 예를 들어, 상기 절연층(50)은 산화실리콘(SiOx) 및 질화실리콘(SiNx) 등의 물질을 포함하여 형성될 수 있다.
상기 게이트 전극(60)은 상기 절연층(50)의 상부에 게이트 금속을 증착한 후 이를 패터닝하여 형성된다. 이때, 상기 게이트 전극(60)은 적어도 상기 기판(10)에 수직한 방향으로 상기 채널부(45)와 중첩되게 형성된다.
상기 보호층(70)은 상기 절연층(50)과 상기 게이트 전극(60)의 상부에 절연 물질로 형성된다. 예를 들어, 상기 보호층(70)은 산화실리콘(SiOx) 및 질화실리 콘(SiNx) 등의 물질을 포함하여 이루어질 수 있다.
상기 화소 전극(80)은 상기 보호층(70)의 상부에 도전 물질로 형성된다. 상기 화소 전극(80)은 상기 제2 오믹 접촉부(43), 상기 절연층(50) 및 상기 보호층(70)을 관통하는 컨택홀(75)을 통해 상기 드레인 전극(33)에 전기적으로 연결된다. 이때, 상기 화소 전극(80)은 인듐주석산화물(Indium Tin Oxide: ITO), 주석산화물(Tin Oxide: TO) 및 인듐아연산화물(Indium Zinc Oxide: IZO) 등의 투명한 도전 물질로 이루어질 수 있다.
이하에서는 도 2를 참조하여 본 발명의 다른 실시 예에 따른 표시 기판을 상세하게 설명한다.
도 2는 본 발명의 다른 실시 예에 따른 표시 기판을 나타낸 단면도이다.
도 2를 참조하면, 표시 기판은 기판(110), 게이트 전극(120), 절연층(130), 소스 전극(141), 드레인 전극(143), 반도체층(150), 보호층(160) 및 화소 전극(170)을 포함한다.
상기 기판(110)은 유리 또는 플라스틱을 포함하여 평탄하게 형성된다.
상기 게이트 전극(120)은 상기 기판(110)의 상부에 게이트 금속을 증착한 후 이를 패터닝하여 형성된다.
상기 절연층(130)은 상기 기판(110)과 상기 게이트 전극(120)의 상부에 절연 물질로 형성된다.
상기 소스 전극(141)과 상기 드레인 전극(143)은 상기 절연층(130)의 상부에 소스/드레인 금속을 증착한 후 이를 패터닝하여 형성된다. 이때, 상기 소스 전 극(141)과 상기 드레인 전극(143)은 서로 이격되어 형성된다.
상기 반도체층(150)은 반도체 물질로 형성되어 상기 절연층(130)과 상기 소스 전극(141) 및 상기 드레인 전극(143)을 덮는다. 이때, 상기 반도체층(150)은 마이크로 결정질 실리콘, 다결정 실리콘 및 비정질 실리콘 중 어느 하나로 형성될 수 있다. 이러한 상기 반도체층(150)은 제1 오믹 접촉부(151), 제2 오믹 접촉부(153) 및 채널부(155)로 구분된다.
상기 제1 오믹 접촉부(151)는 상기 소스 전극(141)의 상면과 측면을 덮는다. 또한, 상기 제1 오믹 접촉부(151)는 단부가 상기 소스 전극(141)에 인접한 상기 절연층(130)의 소정 부분을 덮는다. 상기 제1 오믹 접촉부(151)는 반도체 물질에 이온 임플란테이션 방법이나 이온 샤워 방법으로 불순물을 주입하여 형성될 수 있다.
상기 제2 오믹 접촉부(153)는 상기 드레인 전극(143)의 상면과 측면을 덮는다. 또한, 상기 제2 오믹 접촉부(153)는 단부가 드레인 전극(143)에 인접한 절연층(130)의 소정 부분을 덮는다. 상기 제2 오믹 접촉부(153)는 상기 제1 오믹 접촉부(151)와 동일한 방법으로 불순물이 주입되어 형성된다.
상기 채널부(155)는 상기 제1 오믹 접촉부(151)와 상기 제2 오믹 접촉부(153) 사이에 위치한다. 상기 채널부(155)는 상기 소스 전극(141)과 상기 드레인 전극(143) 사이에 노출된 상기 절연층(130)의 상부를 덮는다. 이러한 상기 채널부(155)는 상기 소스 전극(141)과 상기 드레인 전극(143) 사이의 전류가 흐르는 통로 역할을 한다.
상기 보호층(160)은 상기 절연층(130)과 상기 반도체층(150)의 상부에 절연 물질로 형성된다.
상기 화소 전극(170)은 상기 보호층(160)의 상부에 도전 물질로 형성된다. 상기 화소 전극(170)은 상기 제2 오믹 접촉부(153) 및 상기 보호층(160)을 관통하는 컨택홀(165)을 통해 상기 드레인 전극(143)에 전기적으로 연결된다.
이하에서는 도 3를 참조하여 본 발명의 일 실시 예에 따른 표시 기판의 제조 방법을 설명한다.
도 3은 본 발명의 일 실시 예에 따른 표시 기판의 제조 방법을 나타낸 순서도이고, 도 4a 내지 도 4e는 도 3에 도시된 표시 기판의 제조 방법을 나타낸 단면도이다.
도 3, 및 도 4a 내지 도 4e를 참조하면, 기판(210)의 상부에 절연 물질로 버퍼층(220)을 형성한다(S10).
다음, 도 4a에 도시된 바와 같이 상기 버퍼층(220)의 상부에 소스/드레인 금속을 증착한 후 이를 패터닝하여 소스 전극(231)과 드레인 전극(233)을 형성한다(S11). 상기 소스 전극(231)과 상기 드레인 전극(233)은 서로 이격되게 형성한다.
다음, 도 4b 내지 도 4d에 도시된 바와 같이 상기 버퍼층(220)과 상기 소스 전극(231) 및 상기 드레인 전극(233)의 상부에 반도체층(240)을 형성한다(S12). 구체적으로, 도 4b에 도시된 바와 같이 상기 버퍼층(220)과 상기 소스 전극(231) 및 상기 드레인 전극(233)의 상부에 반도체 물질(235)을 증착한다. 이때, 상기 반도체 물질(235)은 마이크로 결정질 실리콘 또는 비정질 실리콘을 사용할 수 있다. 예를 들어, 화학기상증착(Chemical Vapor Deposition: CVD) 방법을 이용하여 마이크로 결정질 실리콘을 약 50Å 내지 1000Å의 두께로 형성한다. 또한, 비정질 실리콘을 증착한 후 레이저를 이용한 결정화, 및 고상 결정화 방법 중 어느 하나의 방법으로 반도체 물질(235)을 형성할 수도 있다.
다음, 도 4c에 도시된 바와 같이 상기 반도체 물질(235)의 상부에 포토 레지스트(photo resist)(239)를 증착한 후 소정의 형태로 패터닝한다. 상기 포토 레지스트(239) 사이로 노출된 상기 반도체 물질(235)에 인(P), 붕소(B) 등의 불순물(238)을 이온 임플란테이션 방법 또는 이온 샤워 방법으로 주입한다. 이때, 반도체 물질(235)이 소스 전극(231)과 드레인 전극(233)을 충분히 감싸도록 포토 레지스트(239)를 형성하여 상기 불순물(238)을 주입한다.
이를 통해 도 4d에 도시된 바와 같이 상기 소스 전극(231)의 상면과 측면을 덮는 상기 제1 오믹 접촉부(241), 상기 드레인 전극(233)의 상면과 측면을 덮는 상기 제2 오믹 접촉부(243), 및 상기 제1 오믹 접촉부(241)와 상기 제2 오믹 접촉부(243)의 사이에 위치하는 상기 채널부(245)를 포함하는 상기 반도체층(240)을 형성한다. 이때, 상기 소스 전극(231)과 상기 드레인 전극(233)을 충분히 덮도록 상기 반도체 물질(235)을 패터닝하여 상기 반도체층(240)을 형성한다.
다음, 상기 제1 오믹 접촉부(241)와 상기 제2 오믹 접촉부(243)에 열처리 또는 수소 플라즈마 처리 등의 후처리 공정을 더 진행하여 특성을 향상시킬 수 있다. 예를 들어, 상기 제1 오믹 접촉부(241)와 상기 제2 오믹 접촉부(243)를 어닐링하여 결점(defect)이 발생된 부분의 결정을 재배열한다. 이에 따라, 상기 제1 오믹 접촉 부(241)와 상기 제2 오믹 접촉부(243)는 안정된 결정질로 변화한다. 혹은, 댕글링 본드(dangling bond)로 이루어진 상기 제1 오믹 접촉부(241)와 상기 제2 오믹 접촉부(243)에 수소 플라즈마를 방출하여 수소 분자를 결합시킴으로써 안정된 구조로 변화시킨다.
한편, 증착된 상기 반도체 물질(235)을 미리 소정의 형태로 패터닝하고, 일부분을 이온으로 도핑하여 상기 제1 오믹 접촉부(241)와 상기 제2 오믹 접촉부(243) 및 상기 채널부(245)를 형성할 수도 있다. 구체적으로, 상기 반도체 물질(235)을 상기 버퍼층(220)과 상기 소스 전극(231) 및 상기 드레인 전극(233)의 상부에 증착한다. 다음, 상기 제1 오믹 접촉부(241)와 상기 제2 오믹 접촉부(243) 및 상기 채널부(245)가 형성될 부분만 남기고 나머지 상기 반도체 물질(235)을 식각한다. 다음, 상기 채널부(245)가 형성될 상기 반도체 물질(235)의 상부에 상기 포토 레지스트(239)를 형성하고, 상기 반도체 물질(235)에 상기 불순물(238)을 이온 임플란테이션 방법 또는 이온 샤워 방법으로 주입한다. 이를 통해, 상기 포토 레지스트(239)로 보호된 상기 채널부(245)가 상기 제1 오믹 접촉부(241)와 상기 제2 오믹 접촉부(243) 사이에 형성된다.
다음, 상기 반도체층(240)의 상부에 절연 물질로 절연층(250)을 형성한다(S13). 상기 절연층(250)은 상기 반도체층(240)을 형성한 후, 동일 챔버 내에서 연속적으로 형성될 수 있다. 예를 들어, 상기 반도체층(240)을 증착한 후, 챔버의 진공이 유지된 상태에서 증착 가스의 조성만 변경하여 상기 절연층(250)을 증착한다. 이에 따라, 상기 절연층(250)과 상기 반도체층(240) 간의 계면에서는 불순물이 나 산화 등의 형성이 억제된다. 상기 절연층(250)은 산화실리콘(SiOx) 및 질화실리콘(SiNx) 등의 물질로 형성한다.
다음, 상기 절연층(250)의 상부에 게이트 금속을 증착한 후 이를 패터닝하여 게이트 전극(260)을 형성한다(S14). 상기 게이트 전극(260)은 적어도 상기 기판(210)에 수직한 방향으로 상기 채널부(245)와 중첩되게 형성한다.
다음, 상기 절연층(250)과 상기 게이트 전극(260)의 상부에 절연 물질로 보호층(270)을 형성한다(S15). 상기 보호층(270)은 산화실리콘(SiOx), 질화실리콘(SiNx) 등의 무기물이나, BCB(Benzocyclobutene) 등의 유기물로 형성할 수 있다.
다음, 상기 보호층(270)의 상부에 상기 드레인 전극(233)과 전기적으로 연결되는 화소 전극(280)을 형성한다(S16). 구체적으로, 상기 제2 오믹 접촉부(243), 상기 절연층(250) 및 상기 보호층(270)을 관통하는 컨택홀(275)을 형성하여 상기 드레인 전극(233)의 일부를 노출시킨다. 상기 보호층(270)의 상부와 상기 컨택홀(275)에 인듐주석산화물(Indium Tin Oxide: ITO), 주석산화물(Tin Oxide: TO) 및 인듐아연산화물(Indium Zinc Oxide: IZO) 등의 투명한 도전 물질을 증착한다. 이러한 도전 물질을 패터닝하여 상기 컨택홀(275)을 통해 상기 드레인 전극(233)에 접촉되는 상기 화소 전극(280)을 형성한다.
상술한 표시 기판의 제조 방법에 따르면, 상기 반도체층(240)을 형성할 때 포토 공정에서 정렬 불량이 발생해도 상기 제1 오믹 접촉부(241)와 상기 제2 오믹 접촉부(243)가 각각 상기 소스 전극(234)과 상기 드레인 전극(233)에 접촉되므로, 박막 트랜지스터의 특성 구현에는 문제가 없다. 또한, 상기 반도체층(240)과 상기 절연층(250)을 한 챔버 내에서 연속으로 증착할 수 있기 때문에 진공이 유지되어 각 층 사이의 계면에 불순물 또는 산화막 등의 형성이 억제될 수 있다.
이하에서는 도 5를 참조하여 본 발명의 일 실시 예에 따른 표시 기판의 제조 방법을 설명한다.
도 5는 본 발명의 다른 실시 예에 따른 표시 기판의 제조 방법을 나타낸 순서도이고, 도 6a 내지 도 6d는 도 5에 도시된 표시 기판의 제조 방법을 나타낸 단면도이다. 여기서, 도 3, 및 도 4a 내지 도 4e를 참조하여 설명한 방법과 동일한 부분은 간략히 설명하였다.
도 5, 및 도 6a 내지 도 6d를 참조하면, 기판(310)의 상부에 게이트 금속을 증착한 후 이를 패터닝하여 게이트 전극(320)을 형성한다(S21). 다음, 상기 기판(310)과 상기 게이트 전극(320)의 상부에 절연 물질로 절연층(330)을 형성한다(S22). 다음, 상기 절연층(330)의 상부에 소스/드레인 금속을 증착한 후 이를 패터닝하여 소스 전극(341)과 드레인 전극(343)을 형성한다. 상기 소스 전극(341)과 상기 드레인 전극(343)은 서로 이격되게 형성한다.
다음, 도 6a 내지 6c에 도시된 바와 같이 상기 절연층(330)과 상기 소스 전극(341) 및 상기 드레인 전극(343)의 상부에 반도체층(350)을 형성한다(S24). 구체적으로, 도 6a에 도시된 바와 같이 상기 절연층(330)과 상기 소스 전극(341) 및 상기 드레인 전극(343)의 상부에 반도체 물질(345)을 화학기상증착(Chemical Vapor Deposition: CVD) 방법으로 증착한다. 이때, 상기 반도체 물질(345)은 마이크로 결정질 실리콘 또는 비정질 실리콘을 사용할 수 있다. 다음, 도 6b에 도시된 바와 같 이 상기 반도체 물질(345)의 상부에 포토 레지스트(349)를 증착한 후 소정의 형태로 패터닝한다. 상기 포토 레지스트(349) 사이로 노출된 상기 반도체 물질(345)에 인(P), 붕소(B) 등의 불순물(348)을 이온 임플란테이션 방법 또는 이온 샤워 방법으로 주입한다. 이를 통해 도 6c에 도시된 바와 같이 상기 소스 전극(341)의 상면과 측면을 덮는 제1 오믹 접촉부(351), 상기 드레인 전극(343)의 상면과 측면을 덮는 제2 오믹 접촉부(353), 및 상기 제1 오믹 접촉부(351)와 상기 제2 오믹 접촉부(353)의 사이에 위치하는 채널부(355)를 포함하는 상기 반도체층(350)을 형성한다.
다음, 상기 제1 오믹 접촉부(351)와 상기 제2 오믹 접촉부(353)에 열처리 또는 수소 플라즈마 처리 등의 후처리 공정을 더 진행하여 특성을 향상시킬 수 있다.
한편, 증착된 상기 반도체 물질(345)을 미리 소정의 형태로 패터닝하고, 일부분을 이온으로 도핑하여 상기 제1 오믹 접촉부(351)와 상기 제2 오믹 접촉부(353) 및 상기 채널부(355)를 형성할 수도 있다.
다음, 상기 절연층(330)과 상기 반도체층(350)의 상부에 절연 물질로 보호층(360)을 형성한다(S25). 다음, 상기 보호층(360)의 상부에 상기 드레인 전극(343)과 전기적으로 연결되는 화소 전극(370)을 형성한다(S26). 상기 화소 전극(370)은 상기 제2 오믹 접촉부(353)와 상기 보호층(360)을 관통하는 컨택홀(365)을 통해 상기 드레인 전극(343)과 전기적으로 연결된다.
상술한 표시 기판의 제조 방법에 따르면, 상기 반도체층(350)을 형성할 때 포토 공정에서 정렬 불량이 발생해도 박막 트랜지스터의 특성 구현에는 문제가 없 다. 또한, 상기 반도체층(350)과 상기 보호층(360)을 한 챔버 내에서 연속으로 증착할 수 있기 때문에 진공이 유지되어 각 층 사이의 계면에 불순물 또는 산화막 등의 형성이 억제될 수 있다.
이상으로 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 표시 기판을 나타낸 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 표시 기판을 나타낸 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 표시 기판의 제조 방법을 나타낸 순서도이다.
도 4a 내지 도 4e는 도 3에 도시된 표시 기판의 제조 방법을 나타낸 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 표시 기판의 제조 방법을 나타낸 순서도이다.
도 6a 내지 도 6d는 도 5에 도시된 표시 기판의 제조 방법을 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10,110,210: 기판 20,220: 버퍼층
31,141,231,341: 소스 전극 33,143,233,343: 드레인 전극
40,150,240,350: 반도체층 41,151,241,351: 제1 오믹 접촉부
43,153,243,353: 제2 오믹 접촉부 45,155,245,355: 채널부
50,130,250,330: 절연층 60,120,260,320: 게이트 전극
70,160,270,360: 보호층 80,170,280,370: 화소 전극

Claims (23)

  1. 기판;
    상기 기판의 상부에 형성된 소스 전극;
    상기 소스 전극과 이격되어 상기 기판의 상부에 형성된 드레인 전극;
    상기 소스 전극과 상기 드레인 전극의 상부에 형성된 반도체층;
    상기 반도체층의 상부에 형성된 절연층; 및
    상기 절연층의 상부에 형성된 게이트 전극을 포함하며,
    상기 반도체층은,
    상기 소스 전극의 상면과 측면을 덮는 제1 오믹 접촉부;
    상기 드레인 전극의 상면과 측면을 덮는 제2 오믹 접촉부; 및
    상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부를 연결하는 채널부를 포함하는 것을 특징으로 하는 표시 기판.
  2. 제1 항에 있어서,
    상기 채널부는 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 사이에 노출된 상기 기판의 상부에 구비되는 것을 특징으로 하는 표시 기판.
  3. 제1 항에 있어서,
    상기 제1 오믹 접촉부는 단부가 상기 소스 전극과 인접한 기판의 소정 부분 을 덮고, 상기 제2 오믹 접촉부는 단부가 상기 드레인 전극과 인접한 기판의 소정 부분을 덮는 것을 특징으로 하는 표시 기판.
  4. 제1 항에 있어서,
    상기 반도체층은 마이크로 결정질 실리콘, 다결정질 실리콘, 비정질 실리콘 중 어느 하나를 포함하여 이루어진 것을 특징으로 하는 표시 기판.
  5. 제1 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 및 상기 반도체층의 하부에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 기판;
    상기 기판의 상부에 형성된 게이트 전극;
    상기 게이트 전극의 상부에 형성된 절연층;
    상기 절연층의 상부에 형성된 소스 전극;
    상기 소스 전극과 이격되어 상기 절연층의 상부에 형성된 드레인 전극;
    상기 소스 전극과 상기 드레인 전극의 상부에 형성된 반도체층을 포함하며,
    상기 반도체층은,
    상기 소스 전극의 상면과 측면을 덮는 제1 오믹 접촉부;
    상기 드레인 전극의 상면과 측면을 덮는 제2 오믹 접촉부; 및
    상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부를 연결하는 채널부를 포함하는 표시 기판.
  7. 제6 항에 있어서,
    상기 채널부는 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 사이에 노출된 상기 기판의 상부에 구비되는 것을 특징으로 하는 표시 기판.
  8. 제6 항에 있어서,
    상기 제1 오믹 접촉부는 단부가 상기 소스 전극과 인접한 기판의 소정 부분을 덮고, 상기 제2 오믹 접촉부는 단부가 상기 드레인 전극과 인접한 기판의 소정 부분을 덮는 것을 특징으로 하는 표시 기판.
  9. 제6 항에 있어서,
    상기 반도체층은 마이크로 결정질 실리콘, 다결정질 실리콘, 비정질 실리콘 중 어느 하나를 포함하여 이루어진 것을 특징으로 하는 표시 기판.
  10. 기판의 상부에 서로 이격된 소스 전극과 드레인 전극을 형성하는 단계;
    상기 기판과 상기 소스 전극 및 상기 드레인 전극의 상부에 반도체 물질을 증착하여 상기 소스 전극의 상면과 측면을 덮는 제1 오믹 접촉부와, 상기 드레인 전극의 상면과 측면을 덮는 제2 오믹 접촉부와, 상기 제1 오믹 접촉부와 제2 오믹 접촉부 사이에 노출된 상기 기판을 덮는 채널부를 포함하는 반도체층을 형성하는 단계;
    상기 반도체층의 상부에 절연층을 형성하는 단계;
    상기 절연층의 상부에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극과 상기 절연층의 상부에 보호층을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  11. 제10 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 기판과 상기 소스 전극 및 상기 드레인 전극의 상부에 상기 반도체 물질을 증착하는 단계;
    상기 반도체 물질을 도핑하여 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 및 상기 채널부를 정의하는 단계; 및
    상기 제1 오믹 접촉부, 제2 오믹 접촉부, 및 상기 채널부 이외의 상기 반도체 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제11 항에 있어서,
    상기 반도체 물질은 이온 임플란테이션 방법과 이온 샤워 방법 중 어느 하나를 이용하여 도핑되는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제10 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 기판과 상기 소스 전극 및 상기 드레인 전극의 상부에 상기 반도체 물질을 증착하는 단계;
    상기 반도체 물질을 식각하여 상기 소스 전극과 상기 드레인 전극의 상면과 측면을 덮고, 상기 소스 전극과 상기 드레인 전극 사이에 노출된 상기 기판을 덮는 상기 반도체층을 형성하는 단계; 및
    상기 반도체 물질을 도핑하여 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 및 상기 채널부를 정의하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13 항에 있어서,
    상기 반도체 물질은 이온 임플란테이션 방법과 이온 샤워 방법 중 어느 하나를 이용하여 도핑되는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제10 항에 있어서,
    상기 반도체 물질은 화학 기상 증착 방법으로 증착되고, 마이크로 결정질 실리콘 및 비정질 실리콘 중 어느 하나를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제10 항에 있어서, 상기 보호층을 형성하는 단계 이후,
    상기 보호층과 상기 절연층을 식각하여 상기 드레인 전극의 일부를 노출시키 는 컨택홀을 형성하는 단계; 및
    상기 컨택홀을 통해 상기 드레인 전극에 접속되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제10 항에 있어서, 상기 소스 전극과 상기 드레인 전극을 형성하는 단계 이전,
    상기 기판의 상부에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 기판의 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 상부에 절연층을 형성하는 단계;
    상기 절연층의 상부에 서로 이격된 소스 전극과 드레인 전극을 형성하는 단계;
    상기 절연층과 상기 소스 전극 및 상기 드레인 전극의 상부에 반도체 물질을 증착하여 상기 소스 전극의 상면과 측면을 덮는 제1 오믹 접촉부와, 상기 드레인 전극의 상면과 측면을 덮는 제2 오믹 접촉부와, 상기 제1 오믹 접촉부와 제2 오믹 접촉부 사이에 노출된 상기 기판을 덮는 채널부를 포함하는 반도체층을 형성하는 단계;
    상기 반도체층의 상부에 보호층을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  19. 제18 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 절연층과 상기 소스 전극 및 상기 드레인 전극의 상부에 상기 반도체 물질을 증착하는 단계;
    상기 반도체 물질을 도핑하여 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 및 상기 채널부를 정의하는 단계; 및
    상기 제1 및 제2 오믹 접촉부, 상기 채널부 이외의 상기 반도체 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제19 항에 있어서,
    상기 반도체 물질은 이온 임플란테이션 방법과 이온 샤워 방법 중 어느 하나를 이용하여 도핑되는 것을 특징으로 하는 표시 기판의 제조 방법.
  21. 제18 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 절연층과 상기 소스 전극 및 상기 드레인 전극의 상부에 상기 반도체 물질을 증착하는 단계;
    상기 반도체 물질을 식각하여 상기 소스 전극과 상기 드레인 전극의 상면과 측면을 덮고, 상기 소스 전극과 드레인 전극 사이에 노출된 상기 기판을 덮는 상기 반도체층을 형성하는 단계; 및
    상기 반도체 물질을 도핑하여 상기 제1 오믹 접촉부와 상기 제2 오믹 접촉부 및 상기 채널부를 정의하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  22. 제21 항에 있어서,
    상기 반도체 물질은 이온 임플란테이션 방법과 이온 샤워 방법 중 어느 하나를 이용하여 도핑되는 것을 특징으로 하는 표시 기판의 제조 방법.
  23. 제18 항에 있어서,
    상기 반도체 물질은 화학 기상 증착 방법으로 증착되고, 마이크로 결정질 실리콘 및 비정질 실리콘 중 어느 하나를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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