JP2009260165A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009260165A
JP2009260165A JP2008109997A JP2008109997A JP2009260165A JP 2009260165 A JP2009260165 A JP 2009260165A JP 2008109997 A JP2008109997 A JP 2008109997A JP 2008109997 A JP2008109997 A JP 2008109997A JP 2009260165 A JP2009260165 A JP 2009260165A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
insulating film
wiring
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008109997A
Other languages
English (en)
Inventor
Hiroyasu Sadabetto
裕康 定別当
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2008109997A priority Critical patent/JP2009260165A/ja
Publication of JP2009260165A publication Critical patent/JP2009260165A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】 下層絶縁膜、絶縁層および上層絶縁膜からなる絶縁材内に半導体構成体を埋め込んだ半導体装置において、実装密度を大きくする。
【解決手段】 下層絶縁膜１の上面中央部に第１の半導体構成体２ａがフェースダウン方式で搭載されている。第１の半導体構成体２ａ上には第２の半導体構成体２ｂがフェースアップ方式で搭載されている。第１、第２の半導体構成体２ａ、２ｂの周囲における下層絶縁膜１の上面には絶縁層３２が設けられている。第２の半導体構成体２ｂおよび絶縁層３２上には上層絶縁膜３３が設けられている。この場合、下層絶縁膜１、絶縁層３２および上層絶縁膜３３からなる絶縁材内に第１、第２の半導体構成体２ａ、２ｂを積層して埋め込んでいるので、１つの半導体構成体を埋め込む場合と比較して、実装密度を大きくすることができる。
【選択図】 図１

Description

この発明は半導体装置に関する。
従来の半導体装置には、ＣＳＰ(chip size package)と呼ばれる半導体構成体を絶縁材内に埋め込んだものがある（例えば、特許文献１参照）。この場合、半導体構成体は、該半導体構成体よりも平面サイズの大きい下層絶縁膜上に設けられている。半導体構成体の周囲における下層絶縁膜上には絶縁層が設けられている。半導体構成体および絶縁層上には上層絶縁膜が設けられている。上層絶縁膜上には上層配線が半導体構成体に電気的に接続されて設けられている。上層配線の接続パッド部上には半田ボールが設けられている。
特開２００７−１３４７３９号公報（図１）
しかしながら、上記従来の半導体装置では、下層絶縁膜、絶縁層および上層絶縁膜からなる絶縁材内に１つの半導体構成体を埋め込んでいるので、どちらかと言えば実装密度が小さいという問題があった。
そこで、この発明は、実装密度を大きくすることができる半導体装置を提供することを目的とする。
請求項１に記載の発明に係る半導体装置は、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第１の半導体構成体と、前記第１の半導体構成体上に設けられ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第２の半導体構成体と、前記第１の半導体構成体下およびその周囲に設けられた下層絶縁膜と、前記下層絶縁膜下に前記第１の半導体構成体の外部接続用電極に接続されて設けられた下層配線と、前記第１、第２の半導体構成体の周囲における前記下層絶縁膜上に設けられた絶縁層と、前記第２の半導体構成体および前記絶縁層上に設けられた上層絶縁膜と、前記上層絶縁膜上に前記第２の半導体構成体の外部接続用電極に接続されて設けられた上層配線とを備えていることを特徴とするものである。
請求項２に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第１の半導体構成体は前記下層絶縁膜上に接着層を介して接着されていることを特徴とするものである。
請求項３に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第２の半導体構成体は前記第１の半導体構成体上に接着層を介して接着されていることを特徴とするものである。
請求項４に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第２の半導体構成体は前記上層絶縁膜下に接着層を介して接着されていることを特徴とするものである。
請求項５に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第１、第２の半導体構成体の平面サイズおよび厚さが同じであることを特徴とするものである。
請求項６に記載の発明に係る半導体装置は、請求項５に記載の発明において、前記第１、第２の半導体構成体は、前記半導体基板上に形成される絶縁層および導電層の順序が同一で、層の数が同一であることを特徴とするものである。
請求項７に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記下層配線と前記上層配線とは前記絶縁層に設けられた貫通孔内に設けられた上下導通部を介して接続されていることを特徴とするものである。
請求項８に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記絶縁層は下層絶縁層と上層絶縁層とからなり、前記下層絶縁層と前記上層絶縁層との間に、中間下層配線、中間上層配線およびそれらを接続する上下導通部を有する回路基板が設けられ、前記下層配線は前記中間下層配線に接続され、前記上層配線は前記中間上層配線に接続されていることを特徴とするものである。
請求項９に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられていることを特徴とするものである。
請求項１０に記載の発明に係る半導体装置は、請求項９に記載の発明において、前記下層オーバーコート膜の開口部内およびその下方に半田ボールが前記下層配線の接続パッド部に接続されて設けられていることを特徴とするものである。
請求項１１に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記絶縁層内において前記下層絶縁膜と前記上層絶縁膜との間に電子部品が前記下層配線または前記上層配線に接続されて設けられていることを特徴とするものである。
請求項１２に記載の発明に係る半導体装置は、請求項１１に記載の発明において、前記電子部品の厚さは前記第１、第２の半導体構成体の合計厚さと同様であることを特徴とするものである。
請求項１３に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記下層配線および前記上層配線は多層構造を有することを特徴とするものである。
請求項１４に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記半導体構成体は、前記半導体基板下における前記外部接続用電極間に設けられた封止膜を有することを特徴とするものである。
請求項１５に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記半導体構成体は、前記半導体基板下における前記外部接続用電極間に設けられた接着層を有することを特徴とするものである。
この発明によれば、下層絶縁膜、絶縁層および上層絶縁膜からなる絶縁材内に第１、第２の半導体構成体を積層して埋め込んでいるので、１つの半導体構成体を埋め込む場合と比較して、実装密度を大きくすることができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置はエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる平面方形状の下層絶縁膜１を備えている。下層絶縁膜１の上面中央部には第１の半導体構成体２ａがエポキシ系樹脂等からなる下層接着層３を介してフェースダウン方式で搭載されている。この場合、下層絶縁膜１の平面サイズは第１の半導体構成体２ａの平面サイズよりも大きくなっている。
第１の半導体構成体２ａの上面には第２の半導体構成体２ｂがエポキシ系樹脂等からなる中間接着層４を介してフェースアップ方式で搭載されている。この場合、第１、第２の半導体構成体２ａ、２ｂは、その平面サイズ、厚さおよび基本的な構成が同じであり、一般的にはＣＳＰと呼ばれるものである。ここで、基本的な構成とは、後述する半導体基板上に形成される絶縁層および配線、該配線上に形成される外部接続用電極等の順序および層の数が同一であることを意味する。また、形成後の反り防止のためには、夫々の半導体基板の平面サイズ、厚さを含め、該半導体基板上に形成される絶縁層、配線、外部接続用電極等の厚さも同一であることが望ましい。
第１、第２の半導体構成体２ａ、２ｂは平面方形状のシリコン基板（半導体基板）５ａ、５ｂを備えている。シリコン基板５ａ、５ｂの平面サイズは同じとなっている。シリコン基板５ａの下面およびシリコン基板５ｂの上面には所定の機能の集積回路（図示せず）が設けられ、下面周辺部および上面周辺部にはアルミニウム系金属等からなる複数の接続パッド６ａ、６ｂが集積回路に接続されて設けられている。
接続パッド６ａを含むシリコン基板５ａの下面および接続パッド６ｂを含むシリコン基板５ａｂ上面には酸化シリコン等からなる絶縁膜７ａ、７ｂが設けられている。絶縁膜７ａの下面および絶縁膜７ｂの上面にはポリイミド系樹脂等からなる保護膜８ａ、８ｂが設けられている。接続パッド６ａ、６ｂに対応する部分における絶縁膜７ａ、７ｂおよび保護膜８ａ、８ｂには開口部９ａ、９ｂが設けられている。
保護膜８ａの下面および保護膜８ｂの上面には配線１０ａ、１０ｂが設けられている。配線１０ａ、１０ｂは、保護膜８ａの下面および保護膜８ｂの上面に設けられた銅からなる下地金属層１１ａ、１１ｂと、下地金属層１１ａの下面および下地金属層１１ｂの上面に設けられた銅からなる上部金属層１２ａ、１２ｂとの２層構造となっている。配線１０ａ、１０ｂの一端部は、絶縁膜７ａ、７ｂおよび保護膜８ａ、８ｂの開口部９ａ、９ｂを介して接続パッド６ａ、６ｂに接続されている。
配線１０ａの接続パッド部下面および配線１０ｂの接続パッド部上面には銅からなる柱状電極（外部接続用電極）１３ａ、１３ｂが設けられている。配線１０ａを含む保護膜８ａの下面および配線１０ｂを含む保護膜８ｂの上面にはエポキシ系樹脂等からなる封止膜１４ａ、１４ｂがその下面および上面が柱状電極１３ａの下面および柱状電極１３ｂの上面と面一となるように設けられている。
そして、第１の半導体構成体２ａは、その柱状電極１３ａおよび封止膜１４ａの下面がエポキシ系樹脂等からなる下層接着層３を介して下層絶縁膜１の上面中央部に接着されていることにより、下層絶縁膜１の上面中央部にフェースダウン方式で搭載されている。第２の半導体構成体２ｂは、そのシリコン基板５ｂの下面がエポキシ系樹脂等からなる中間接着層４を介して第１の半導体構成体２ａのシリコン基板５ａの上面に接着されていることにより、第１の半導体構成体２ａの上面にフェースアップ方式で搭載されている。
第１の半導体構成体２ａの柱状電極１３ａの下面中央部に対応する部分における下層絶縁膜１および下層接着層３には開口部２１が設けられている。下層絶縁膜１の下面には下層配線２２が設けられている。下層配線２２は、下層絶縁膜１の下面に設けられた銅からなる下地金属層２３と、下地金属層２３の下面に設けられた銅からなる上部金属層２４との２層構造となっている。下層配線２２の一端部は、下層絶縁膜１および下層接着層３の開口部２１を介して第１の半導体構成体２ａの柱状電極１３ａに接続されている。
下層配線２２を含む下層絶縁膜１の下面にはソルダーレジスト等からなる下層オーバーコート膜２５が設けられている。下層配線２２の接続パッド部に対応する部分における下層オーバーコート膜２５には開口部２６が設けられている。下層オーバーコート膜２５の開口部２６内およびその下方には半田ボール２７が下層配線２２の接続パッド部に接続されて設けられている。
第２の半導体構成体２ｂの柱状電極１３ｂおよび封止膜１４ｂの上面にはエポキシ系樹脂等からなる上層接着層３１が設けられている。下層接着層３、中間接着層４および上層接着層３１の側面および第１、第２の半導体構成体２ａ、２ｂの側面の周囲に対応する領域の下層絶縁膜１の上面には絶縁層３２が設けられている。絶縁層３２は、エポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなっている。
上層接着層３１および絶縁層３２の上面には上層絶縁膜３３が設けられている。上層絶縁膜３３は、エポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなっている。第２の半導体構成体２ｂの柱状電極１３ｂの上面中央部に対応する部分における上層絶縁膜３３および上層接着層３１には開口部３４が設けられている。
上層絶縁膜３３の上面には上層配線３５が設けられている。上層配線３５は、上層絶縁膜３３の上面に設けられた銅からなる下地金属層３６と、下地金属層３６の上面に設けられた銅からなる上部金属層３７との２層構造となっている。上層配線３５の一端部は、上層絶縁膜３３および上層接着層３１の開口部３４を介して第２の半導体構成体２ｂの柱状電極１３ｂに接続されている。
上層配線３５を含む上層絶縁膜３３の上面にはソルダーレジスト等からなる上層オーバーコート膜３８が設けられている。上層配線３５の接続パッド部に対応する部分における上層オーバーコート膜３８には開口部３９が設けられている。
下層配線２２の少なくとも一部と上層配線３５の少なくとも一部とは、下層絶縁膜１、絶縁層３２および上層絶縁膜３３の所定の箇所に設けられた貫通孔４１の内壁面に設けられた上下導通部４２を介して接続されている。上下導通部４２は、貫通孔４１の内壁面に設けられた銅等からなる下地金属層４３と、下地金属層４３の内面に設けられた銅からなる上部金属層４４との２層構造となっている。上下導通部４２内にはソルダーレジスト等からなる充填材４５が充填されている。
以上のように、この半導体装置では、下層絶縁膜１、絶縁層３２および上層絶縁膜３３からなる絶縁材内に第１、第２の半導体構成体２ａ、２ｂを積層して埋め込んでいるので、１つの半導体構成体を埋め込む場合と比較して、実装密度を大きくすることができる。なお、上記説明では、第１、第２の半導体構成体２ａ、２ｂの平面サイズおよび厚さが同じとしたが、これに限らず、第１、第２の半導体構成体２ａ、２ｂの平面サイズあるいは厚さが互いに異なるようにしてもよい。
次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、銅箔からなる第１のベース板５１の上面にエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる下層絶縁膜１が形成されたものを準備する。この場合、この準備したもののサイズは、図１に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。また、下層絶縁膜１中のエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。
また、第１の半導体構成体２ａを準備する。この第１の半導体構成体２ａは、ウエハ状態のシリコン基板５ａ下に集積回路（図示せず）、アルミニウム系金属等からなる接続パッド６ａ、酸化シリコン等からなる絶縁膜７ａ、ポリイミド系樹脂等からなる保護膜８ａ、配線１０ａ（銅からなる下地金属層１１ａおよび銅からなる上部金属層１２ａ）、銅からなる柱状電極１３ａおよびエポキシ系樹脂等からなる封止膜１４ａを形成した後、ダイシングにより個片化することにより得られる。
次に、下層絶縁膜１の上面の第１の半導体構成体搭載領域に、第１の半導体構成体２ａの柱状電極１３ａおよび封止膜１４ａの下面をエポキシ系樹脂等からなる下層接着層３を介して接着することにより、第１の半導体構成体２ａをフェースダウン方式で搭載する。この場合、下層絶縁膜１の上面の第１の半導体構成体搭載領域に、ＮＣＰ(Non-Conductive Paste)といわれる接着材を印刷法やディスペンサ等を用いて、またはＮＣＦ(Non-Conductive Film)といわれる接着シートを予め供給しておき、加熱加圧により第１の半導体構成体２ａを下層絶縁膜１に固着する。
次に、図３に示すように、銅箔からなる第２のベース板５２の下面にエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる上層絶縁膜３３が形成され、上層絶縁膜３３の下面の第２の半導体構成体搭載領域に、第２の半導体構成体２ｂの柱状電極１３ｂおよび封止膜１４ｂの上面をエポキシ系樹脂等からなる上層接着層３１を介して接着することにより、第２の半導体構成体２ｂがフェースアップ方式で搭載されたものを準備する。
この場合も、この準備したもののサイズは、図１に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。また、上層絶縁膜３３中のエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。さらに、上層絶縁膜３３の下面の第２の半導体構成体搭載領域に、ＮＣＰといわれる接着材を印刷法やディスペンサ等を用いて、またはＮＣＦといわれる接着シートを予め供給しておき、加熱加圧により第２の半導体構成体２ｂを上層絶縁膜３３に固着する。
次に、図４に示すように、下層接着層３を含む第１の半導体構成体２ａの周囲における下層絶縁膜１の上面に格子状の絶縁層形成用シート３２ａをピン等で位置決めしながら配置する。絶縁層形成用シート３２ａは、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部５３を形成したものである。この場合、絶縁層形成用シート３２ａの開口部５３のサイズは第１の半導体構成体２ａのサイズよりもやや大きくなっている。このため、絶縁層形成用シート３２ａと第１の半導体構成体２ａとの間には隙間５４が形成されている。
次に、第１の半導体構成体２ａのシリコン基板５ａの上面に、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材４ａを塗布する。次に、絶縁層形成用シート３２ａの開口部５３内に、第２のベース板５２下に搭載された上層接着層３１を含む第２の半導体構成体２ｂをピン等で位置決めして挿入しながら、絶縁層形成用シート３２ａの上面に、第２のベース板５２下に形成された上層絶縁膜３３を配置する。
次に、図５に示すように、一対の加熱加圧板５５、５６を用いて上下から絶縁層形成用シート３２ａおよび接着材４ａを加熱加圧する。この加熱加圧により、接着材４ａが流動して第１の半導体構成体２ａのシリコン基板５ａの上面全体に拡散され、その後の冷却により固化して、第１の半導体構成体２ａのシリコン基板５ａの上面に中間接着層４を介して第２の半導体構成体２ｂのシリコン基板５ｂの下面が接着される。
また、このとき、絶縁層形成用シート３２ａ中の熱硬化性樹脂が流動して図４に示す隙間５３に充填され、その後の冷却により固化して、下層接着層３、中間接着層４および上層接着層３１の側面および第１、の側面の周囲に対応する領域の下層絶縁膜１の上面に絶縁層３２が形成され、且つ、絶縁層３２の上面に上層絶縁膜３３が形成される。この場合、下層絶縁膜１および上層絶縁膜３３は、そのうちの熱硬化性樹脂が予め硬化されているため、加熱加圧されてもほとんど変形しない。
中間接着層４は、ＮＣＰのような場合で説明したが、ＮＣＦといわれるような接着シートとしてもよい。なお、、一対の加熱加圧板５５、５６を用いた加熱加圧工程において、絶縁層形成用シート３２ａ中の流動化した熱硬化性樹脂が第１、第２の半導体構成体２ａ、２ｂのシリコン基板５ａ、５ｂ間に十分に回り込むことができれば、中間接着層４は省略してもよい。
次に、第１、第２のベース板５１、５２をエッチング液を用いたウェットエッチングにより除去すると、図６に示すように、下層絶縁膜１の下面全体が露出され、且つ、上層絶縁膜３３の上面全体が露出される。この状態では、第１、第２のベース板５１、５２を除去しても、下層絶縁膜１、絶縁層３２および上層絶縁膜３３の存在により、強度を十分に確保することができる。
次に、図７に示すように、第１の半導体構成体２ａの柱状電極１３ａの下面中央部に対応する部分における下層絶縁膜１および下層接着層３に、レーザビームの照射によるレーザ加工により、開口部２１を形成する。また、第２の半導体構成体２ｂの柱状電極１３ｂの上面中央部に対応する部分における上層絶縁膜３３および上層接着層３１に、レーザビームの照射によるレーザ加工により、開口部３４を形成する。さらに、下層絶縁膜１、前記杖下層３２および上層絶縁膜３３の所定の箇所に、メカニカルドリルを用いて、貫通孔４１を形成する。
次に、図８に示すように、下層絶縁膜１および下層接着層３の開口部２１を介して露出された第１の半導体構成体２ａの柱状電極１３ａの下面を含む下層絶縁膜１の下面全体と上層絶縁膜３３および上層接着層３１の開口部３４を介して露出された第２の半導体構成体２ｂの柱状電極１３ｂの上面を含む上層絶縁膜３３の上面全体と貫通孔４１の内壁面とに、銅の無電解メッキ等により、下地金属層２３、３６、４３を形成する。
次に、下地金属層２３、３６、４３をメッキ電流路とした銅の電解メッキを行なうことにより、下地金属層２３、３６、４３の表面に上部金属層２４、３７、４４を形成する。次に、フォトリソグラフィ法により、上部金属層２４、３７、４４および下地金属層２３、３６、４３をパターニングすると、図９に示すようになる。
すなわち、下層絶縁膜１の下面に、下地金属層２３および上部金属層２４からなる２層構造の下層配線２２が形成される。また、上層絶縁膜３３の上面に、下地金属層３６および上部金属層３７からなる２層構造の上層配線３５が形成される。さらに、貫通孔４１の内壁面に、下地金属層４３および上部金属層４４からなる２層構造の上下導通部４２が形成される。
次に、図１０に示すように、下層配線２２を含む下層絶縁膜１の下面に、スクリーン印刷法、スピンコート法等により、ソルダーレジスト等からなる下層オーバーコート膜２５を形成する。また、上層配線３５を含む上層絶縁膜３３の上面に、スクリーン印刷法、スピンコート法等により、ソルダーレジスト等からなる上層オーバーコート膜３８を形成する。この状態では、上下導通部４２内にソルダーレジスト等からなる充填材４５が充填されている。
次に、下層配線２２の接続パッド部に対応する部分における下層オーバーコート膜２５に、レーザビームの照射によるレーザ加工により、開口部２６を形成する。また、上層配線３５の接続パッド部に対応する部分における上層オーバーコート膜３８に、レーザビームの照射によるレーザ加工により、開口部３９を形成する。
次に、下層オーバーコート膜２５の開口部２６内およびその下方に半田ボール２７を下層配線２２の接続パッド部に接続させて形成する。次に、互いに隣接する第１、第２の半導体構成体２ａ、２ｂ間において、下層オーバーコート膜２５、下層絶縁膜１、絶縁層３２、上層絶縁膜３３および上層オーバーコート膜３８を切断すると、図１に示す半導体装置が複数個得られる。
ところで、図８に示す工程において、下地金属層２３、３６、４３を形成した後に、図１１に示すようにしてもよい。すなわち、下地金属層２３の下面および下地金属層３６の上面にメッキレジスト膜６１、６２をパターン形成する。この場合、上部金属層２４、３７形成領域に対応する部分におけるメッキレジスト膜６１、６２には開口部６３、６４が形成されている。
次に、下地金属層２３、３６、４３をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜６１の開口部６３内の下地金属層２３の下面に上部金属層２４を形成し、またメッキレジスト膜６２の開口部６４内の下地金属層３６の上面に上部金属層３７を形成し、さらに下地金属層４３の表面に上部金属層４４を形成する。
次に、メッキレジスト膜６１、６２を剥離し、次いで、上部金属層２４、３７をマスクとして下地金属層２３、３６の不要な部分をエッチングして除去すると、図９に示すように、上部金属層２４上にのみ下地金属層２３が残存され、また上部金属層３７下にのみ下地金属層３６が残存され、さらに上部金属層４４下に下地金属層４３が残存される。
（第２実施形態）
図１２はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、上下導通部４２を有せず、その代わりに、第１、第２の半導体構成体２ａ、２ｂの周囲に方形枠状で両面配線構造の回路基板７１を配置した点である。
すなわち、回路基板７１は、ガラス布基材エポキシ樹脂等からなる方形枠状の絶縁基板７２を備えている。絶縁基板７２の下面には銅箔からなる中間下層配線７３が設けられ、上面には銅箔からなる中間上層配線７４が設けられている。中間下層配線７３と中間上層配線７４とは、絶縁基板７２の内部に設けられた導電性ペースト等からなる上下導通部７５を介して接続されている。
そして、回路基板７１は第１、第２の半導体構成体２ａ、２ｂの周囲に間隔をおいて配置され、回路基板７１と下層絶縁膜１との間および回路基板７１と第１の半導体構成体２ａとの間には下層絶縁層７６が設けられ、回路基板７１と上層絶縁膜３３との間および回路基板７１と第２の半導体構成体２ｂとの間には上層絶縁層７７が設けられている。すなわち、回路基板７１は、下層絶縁層７６と上層絶縁層７７との間に埋め込まれている。
下層絶縁膜１の下面に設けられた下層配線２２は、下層絶縁膜１および下層絶縁層７６に設けられた開口部７８を介して中間下層配線７３の接続パッド部に接続されている。上層絶縁膜３３の上面に設けられた上層配線３５は、上層絶縁膜３３および上層絶縁層７７に設けられた開口部７９を介して中間上層配線７４の接続パッド部に接続されている。
次に、この半導体装置の製造方法の一例について説明する。この場合、図４に示すような工程において、図１３に示すように、第１の半導体構成体２ａの周囲における下層絶縁膜１の上面に格子状の下層絶縁層形成用シート７６ａをピン等で位置決めしながら配置する。下層絶縁層形成用シート７６ａは、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部８１を形成したものである。
次に、下層絶縁層形成用シート７６ａの上面に格子状の回路基板７１をピン等で位置決めしながら配置する。この場合、回路基板７１はガラス布エポキシ樹脂等からなる格子状の絶縁基板７２を備えている。したがって、格子状の絶縁基板７２には複数の方形状の開口部８２が形成されている。絶縁基板７２中のエポキシ樹脂等からなる熱硬化性樹脂は既に硬化されている。
次に、回路基板７１の上面に格子状の上層絶縁層形成用シート７７ａをピン等で位置決めしながら配置する。上層絶縁層形成用シート７７ａは、下層絶縁層形成用シート７６ａと同一であり、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部８３を形成したものである。
次に、第１の半導体構成体２ａのシリコン基板５ａの上面に、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材４ａを塗布する。次に、回路基板７１および上層絶縁層形成用シート７７ａの開口部８２、８３内に、第２のベース板５２下に搭載された上層接着層３１を含む第２の半導体構成体２ｂをピン等で位置決めして挿入しながら、絶縁層形成用シート３２ａの上面に、第２のベース板５２下に形成された上層絶縁膜３３を配置する。
次に、一対の加熱加圧板（図示せず）を用いて上下から加熱加圧し、以下、上記第１実施形態の場合と同様の工程（ただし、貫通孔４１形成工程および上下導通部４２形成工程は除く、また切断工程で回路基板７１を切断する）を経ると、図１２に示す半導体装置が複数個得られる。この場合、上下導通部４２を備えていないので、メカニカルドリルによる貫通孔４１の形成を行なう必要はない。
（第３実施形態）
図１４はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、絶縁層３２内において第１、第２の半導体構成体２ａ、２ｂの横に第３の半導体構成体（電子部品）２ｃを配置した点である。この場合、第３の半導体構成体２ｃにおいて、第１、第２の半導体構成体２ａ、２ｂと大きく異なる点は、シリコン基板５ｃの厚さが第１、第２の半導体構成体２ａ、２ｂのシリコン基板５ａ、５ｂの厚さよりも厚くなっている点である。
すなわち、第３の半導体構成体２ｃは、第２の半導体構成体２ｂと同様に、シリコン基板５ｃ上に集積回路（図示せず）、アルミニウム系金属等からなる接続パッド６ｃ、酸化シリコン等からなる絶縁膜７ｃ、ポリイミド系樹脂等からなる保護膜８ｃ、配線１０ｃ（銅からなる下地金属層１１ｃおよび銅からなる上部金属層１２ｃ）、銅からなる柱状電極１３ｃおよびエポキシ系樹脂等からなる封止膜１４ｃが設けられた構造となっており、構造的には、シリコン基板５ｃの厚さが第２の半導体構成体２ｂのシリコン基板５ｂの厚さよりも厚くなっている点が異なるだけである。
そして、第３の半導体構成体２ｃのシリコン基板５ｃの下面は下層接着層８４を介して下層絶縁膜１の上面に接着されている。第３の半導体構成体２ｃの柱状電極１３ｃおよび封止膜１４ｃの上面は上層接着層８５を介して上層絶縁膜３３の下面に接着されている。少なくとも一部の上層配線３５の一端部は、上層絶縁膜３３および上層接着層８５に設けられた開口部８６を介して第３の半導体構成体２ｃの柱状電極１３ｃの上面に接続されている。この場合、第３の半導体構成体２ｃ、下層接着層８４および上層接着層８５の合計厚さは、第１、第２の半導体構成体２ａ、２ｂ、下層接着層３、中間接着層４および上層接着層３１の合計厚さと同一となっている。
次に、この半導体装置の製造方法の一例について説明する。この場合、図４に示すような工程において、図１５に示すように、絶縁層形成用シート３２ａの開口部５３内に、上層絶縁膜３３の下面に上層接着層３１、８５を介して接着された第２、第３の半導体構成体２ｂ、２ｃをピン等で位置決めして挿入しながら、絶縁層形成用シート３２ａの上面に、第２のベース板５２下に形成された上層絶縁膜３３を配置する。この場合、第３の半導体構成体２ｃのシリコン基板５ｃの下面には、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材８４ａが予め塗布されている。
次に、一対の加熱加圧板（図示せず）を用いて上下から加熱加圧し、以下、上記第１実施形態の場合と同様の工程を経ると、図１４に示す半導体装置が複数個得られる。ここで、第３の半導体構成体２ｃ、下層接着層８４および上層接着層８５の合計厚さが第１、第２の半導体構成体２ａ、２ｂ、下層接着層３、中間接着層４および上層接着層３１の合計厚さと同一となるようにしているので、第１、第２の半導体構成体２ａ、２ｂに対する加圧と第３の半導体構成体２ｃに対する加圧とを同じとすることができる。
また、下層接着層８４は、第３の半導体構成体２ｃのシリコン基板５ｃの下面を下地絶縁膜１の上面に確実に接着させるためのものである。したがって、一対の加熱加圧板を用いた加熱加圧工程において、絶縁層形成用シート３２ａ中の流動化した熱硬化性樹脂が第３の半導体構成体２ｃのシリコン基板５ｃと下地絶縁膜１との間に十分に回り込むことができれば、下層接着層８４は省略してもよい。
（第４実施形態）
図１６はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１４に示す半導体装置と異なる点は、絶縁層３２内において第１、第２の半導体構成体２ａ、２ｂの横に、第３の半導体構成体２ｃの代わりに、コンデンサや抵抗等からなるチップ部品（電子部品）９１を配置した点である。
この場合、チップ部品９１の下面は下層接着層８４を介して下層絶縁膜１の上面に接着されている。チップ部品９１の上面は上層接着層８５を介して上層絶縁膜３３の下面に接着されている。所定の２本の上層配線３５の一端部は、上層絶縁膜３３および上層接着層８５に設けられた開口部８６を介してチップ部品９１の両電極９２に接続されている。そして、チップ部品９１、下層接着層８４および上層接着層８５の合計厚さは、第１、第２の半導体構成体２ａ、２ｂ、下層接着層３、中間接着層４および上層接着層３１の合計厚さと同一となっている。
次に、この半導体装置の製造方法の一例について説明する。この場合、図４に示すような工程において、図１７に示すように、絶縁層形成用シート３２ａの開口部５３内に、上層絶縁膜３３の下面に上層接着層３１、８５を介して接着された第２の半導体構成体２ｂおよびチップ部品９１をピン等で位置決めして挿入しながら、絶縁層形成用シート３２ａの上面に、第２のベース板５２下に形成された上層絶縁膜３３を配置する。この場合、チップ部品９１の下面には、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材８４ａが予め塗布されている。
次に、一対の加熱加圧板（図示せず）を用いて上下から加熱加圧し、以下、上記第１実施形態の場合と同様の工程を経ると、図１６に示す半導体装置が複数個得られる。ここで、チップ部品９１、下層接着層８４および上層接着層８５の合計厚さが第１、第２の半導体構成体２ａ、２ｂ、下層接着層３、中間接着層４および上層接着層３１の合計厚さと同一となるようにしているので、第１、第２の半導体構成体２ａ、２ｂに対する加圧とチップ部品９１に対する加圧とを同じとすることができる。
また、下層接着層８４は、チップ部品９１の下面を下地絶縁膜１の上面に確実に接着させるためのものである。したがって、一対の加熱加圧板を用いた加熱加圧工程において、絶縁層形成用シート３２ａ中の流動化した熱硬化性樹脂がチップ部品９１と下地絶縁膜１との間に十分に回り込むことができれば、下層接着層８４は省略してもよい。
（第５実施形態）
図１８はこの発明の第５実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、下層配線および上層配線を２層配線構造とした点である。すなわち、第１の下層絶縁膜１Ａの下面に設けられた第１の下層配線２２Ａの一端部は、第１の下層絶縁膜１Ａおよび下層接着層３に設けられた開口部２１Ａを介して第１の半導体構成体２ａの柱状電極１３ａに接続されている。
第１の下層配線２２Ａを含む第１の下層絶縁膜１Ａの下面には、第１の下層絶縁膜１Ａと同一の材料からなる第２の下層絶縁膜１Ｂが設けられている。第２の下層絶縁膜１Ｂの下面に設けられた第２の下層配線２２Ｂの一端部は、第２の下層絶縁膜１Ｂに設けられた開口部２１Ｂを介して第１の下層配線２２Ａの接続パッド部に接続されている。第２の下層配線２２Ｂを含む第２の下層絶縁膜１Ｂの下面には下層オーバーコート膜２５が設けられている。下層オーバーコート膜２５の開口部２６内およびその下方には半田ボール２７が第２の下層配線２２Ｂの接続パッド部に接続されて設けられている。
第１の上層絶縁膜３３Ａの上面に設けられた第１の上層配線３５Ａの一端部は、第１の上層絶縁膜３３Ａおよび上層接着層３１に設けられた開口部３４Ａを介して第２の半導体構成体２ｂの柱状電極１３ｂに接続されている。第１の上層配線３５Ａを含む第１の上層絶縁膜３３Ａの上面には、第１の上層絶縁膜３３Ａと同一の材料からなる第２の上層絶縁膜３３Ｂが設けられている。
第２の上層絶縁膜３３Ｂの上面に設けられた第２の上層配線３５Ｂの一端部は、第２の上層絶縁膜３３Ｂに設けられた開口部３４Ｂを介して第１の上層配線３５Ａの接続パッド部に接続されている。第２の上層配線３５Ｂを含む第２の上層絶縁膜３３Ｂの上面には上層オーバーコート膜３８が設けられている。第２の上層配線３５Ｂの接続パッド部に対応する部分における上層オーバーコート膜３８には開口部３９が設けられている。なお、下層配線および上層配線は３層以上の配線構造としてもよい。
（第６実施形態）
図１９はこの発明の第６実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、第１、第２の半導体構成体２ａ、２ｂが封止膜１４ａ、１４ｂを備えていない点である。したがって、この場合、第１の半導体構成体２ａの配線１０ａおよび柱状電極１３ａを含む保護膜８ａの下面は下層接着層３を介して下層絶縁膜１の上面中央部に接着されている。そして、下層配線２２の一端部は、下層絶縁膜１および下層接着層３の開口部２１を介して第１の半導体構成体２ａの柱状電極１３ａに接続されている。
また、第２の半導体構成体２ｂの配線１０ｂおよび柱状電極１３ｂを含む保護膜８ｂの上面は上層接着層３を１介して上層絶縁膜３３の下面中央部に接着されている。そして、下層配線２２の一端部は、上層絶縁膜３３および上層接着層３１の開口部３４を介して第２の半導体構成体２ｂの柱状電極１３ｂに接続されている。
（第７実施形態）
図２０はこの発明の第７実施形態としての半導体装置の断面図を示す。この半導体装置において、図１９に示す半導体装置と異なる点は、第１、第２の半導体構成体２ａ、２ｂがさらに柱状電極１３ａ、１３ｂを備えていない点である。したがって、この場合、第１の半導体構成体２ａの配線１０ａを含む保護膜８ａの下面は下層接着層３を介して下層絶縁膜１の上面中央部に接着されている。そして、下層配線２２の一端部は、下層絶縁膜２２および下層接着層３の開口部２１を介して第１の半導体構成体２ａの配線１０ａの接続パッド部（外部接続用電極）に接続されている。
また、第２の半導体構成体２ｂの配線１０ｂを含む保護膜８ｂの下面は上層接着層３１を介して上層絶縁膜３３の下面中央部に接着されている。そして、上層配線３５の一端部は、上層絶縁膜３３および上層接着層３１の開口部３４を介して第２の半導体構成体２ｂの配線１０ｂの接続パッド部（外部接続用電極）に接続されている。
（第８実施形態）
図２１はこの発明の第８実施形態としての半導体装置の断面図を示す。この半導体装置において、図２０に示す半導体装置と異なる点は、第１の半導体構成体２ａの配線１０ａを含む保護膜８ａの下面および第２の半導体構成体２ｂの配線１０ｂを含む保護膜８ｂの上面にポリイミド系樹脂、エポキシ系樹脂等の絶縁材からなる静電気防止用保護膜９３ａ、９３ｂを設けた点である。
したがって、この場合、第１の半導体構成体２ａの静電気防止用保護膜９３ａの下面は下層接着層３を介して下層絶縁膜１の上面中央部に接着されている。そして、下層配線２２の一端部は、下層絶縁膜２２、下層接着層３および静電気防止用保護膜９３ａの開口部２１を介して第１の半導体構成体２ａの配線１０ａの接続パッド部に接続されている。
また、第２の半導体構成体２ｂの静電気防止用保護膜９３ｂの下面は上層接着層３１を介して上層絶縁膜３３の下面中央部に接着されている。そして、上層配線３５の一端部は、上層絶縁膜３３、上層接着層３１および静電気防止用保護膜９３ｂの開口部３４を介して第２の半導体構成体２ｂの配線１０ｂの接続パッド部に接続されている。
ところで、第１、第２の半導体構成体２ａ、２ｂを下層絶縁膜１上および上層絶縁膜３３下に搭載する前においては、静電気防止用保護膜９３ａ、９３ｂには開口部２１、３４は形成されていない。そして、開口部２１、３４を有しない静電気防止用保護膜９３ａ、９３ｂは、それ自体がウエハ状態のシリコン基板５ａ下およびシリコン基板５ｂ上に形成された時点から第１、第２の半導体構成体２ａ、２ｂが下層絶縁膜１上および上層絶縁膜３３下に搭載される時点までにおいて、シリコン基板５ａ下およびシリコン基板５ｂ上に形成された集積回路を静電気から保護するものである。
なお、上記各実施形態では、第１、第２の半導体構成体２ａ、２ｂの基本的な構成が同じである場合について説明したが、これ限定されるものではない。例えば、図１および図１９〜図２１に示す各種の半導体構成体において、第１、第２の半導体構成体２ａ、２ｂの基本的な構成が互いに異なるようにしてもよい。
この発明の第１実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初の工程の断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１に示す半導体装置の製造方法の他の例において、所定の工程の断面図。 この発明の第２実施形態としての半導体装置の断面図。 図１２に示す半導体装置の製造方法の一例において、所定の工程の断面図。 この発明の第３実施形態としての半導体装置の断面図。 図１４に示す半導体装置の製造方法の一例において、所定の工程の断面図。 この発明の第４実施形態としての半導体装置の断面図。 図１６に示す半導体装置の製造方法の一例において、所定の工程の断面図。 この発明の第５実施形態としての半導体装置の断面図。 この発明の第６実施形態としての半導体装置の断面図。 この発明の第７実施形態としての半導体装置の断面図。 この発明の第８実施形態としての半導体装置の断面図。
符号の説明
１ 下層絶縁膜
２ａ 第１の半導体構成体
２ｂ 第１の半導体構成体
３ 下層接着層
４ 中間接着層
５ａ、５ｂ シリコン基板
６ａ、６ｂ 接続パッド
７ａ、７ｂ 絶縁膜
８ａ、８ｂ 保護膜
１０ａ、１０ｂ 配線
１３ａ、１３ｂ 柱状電極
１４ａ、１４ｂ 封止膜
２２ 下層配線
２５ 下層オーバーコート膜
２７ 半田ボール
３１ 上層接着層
３２ 絶縁層
３３ 上層絶縁膜
３５ 上層配線
４１ 貫通孔
４２ 上下導通部

Claims (15)

  1. 半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第１の半導体構成体と、前記第１の半導体構成体上に設けられ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第２の半導体構成体と、前記第１の半導体構成体下およびその周囲に設けられた下層絶縁膜と、前記下層絶縁膜下に前記第１の半導体構成体の外部接続用電極に接続されて設けられた下層配線と、前記第１、第２の半導体構成体の周囲における前記下層絶縁膜上に設けられた絶縁層と、前記第２の半導体構成体および前記絶縁層上に設けられた上層絶縁膜と、前記上層絶縁膜上に前記第２の半導体構成体の外部接続用電極に接続されて設けられた上層配線とを備えていることを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記第１の半導体構成体は前記下層絶縁膜上に接着層を介して接着されていることを特徴とする半導体装置。
  3. 請求項１に記載の発明において、前記第２の半導体構成体は前記第１の半導体構成体上に接着層を介して接着されていることを特徴とする半導体装置。
  4. 請求項１に記載の発明において、前記第２の半導体構成体は前記上層絶縁膜下に接着層を介して接着されていることを特徴とする半導体装置。
  5. 請求項１に記載の発明において、前記第１、第２の半導体構成体の平面サイズおよび厚さが同じであることを特徴とする半導体装置。
  6. 請求項５に記載の発明において、前記第１、第２の半導体構成体は、前記半導体基板上に形成される絶縁層および導電層の順序が同一で、層の数が同一であることを特徴とする半導体装置。
  7. 請求項１に記載の発明において、前記下層配線と前記上層配線とは前記絶縁層に設けられた貫通孔内に設けられた上下導通部を介して接続されていることを特徴とする半導体装置。
  8. 請求項１に記載の発明において、前記絶縁層は下層絶縁層と上層絶縁層とからなり、前記下層絶縁層と前記上層絶縁層との間に、中間下層配線、中間上層配線およびそれらを接続する上下導通部を有する回路基板が設けられ、前記下層配線は前記中間下層配線に接続され、前記上層配線は前記中間上層配線に接続されていることを特徴とする半導体装置。
  9. 請求項１に記載の発明において、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられていることを特徴とする半導体装置。
  10. 請求項９に記載の発明において、前記下層オーバーコート膜の開口部内およびその下方に半田ボールが前記下層配線の接続パッド部に接続されて設けられていることを特徴とする半導体装置。
  11. 請求項１に記載の発明において、前記絶縁層内において前記下層絶縁膜と前記上層絶縁膜との間に電子部品が前記下層配線または前記上層配線に接続されて設けられていることを特徴とする半導体装置。
  12. 請求項１１に記載の発明において、前記電子部品の厚さは前記第１、第２の半導体構成体の合計厚さと同様であることを特徴とする半導体装置。
  13. 請求項１に記載の発明において、前記下層配線および前記上層配線は多層構造を有することを特徴とする半導体装置。
  14. 請求項１に記載の発明において、前記半導体構成体は、前記半導体基板下における前記外部接続用電極間に設けられた封止膜を有することを特徴とする半導体装置。
  15. 請求項１に記載の発明において、前記半導体構成体は、前記半導体基板下における前記外部接続用電極間に設けられた接着層を有することを特徴とする半導体装置。
JP2008109997A 2008-04-21 2008-04-21 半導体装置 Pending JP2009260165A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008109997A JP2009260165A (ja) 2008-04-21 2008-04-21 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008109997A JP2009260165A (ja) 2008-04-21 2008-04-21 半導体装置

Publications (1)

Publication Number Publication Date
JP2009260165A true JP2009260165A (ja) 2009-11-05

Family

ID=41387193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008109997A Pending JP2009260165A (ja) 2008-04-21 2008-04-21 半導体装置

Country Status (1)

Country Link
JP (1) JP2009260165A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013069808A (ja) * 2011-09-21 2013-04-18 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
JP2013537368A (ja) * 2010-09-21 2013-09-30 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ＰｏＰ−ｍＷＬＰとしての多機能センサ
JP2015192143A (ja) * 2014-03-27 2015-11-02 インテル アイピー コーポレイション スタックされた電子コンポーネントを含む電子アセンブリ
US11515261B2 (en) 2020-09-21 2022-11-29 Apple Inc. Multiple component integration in fanout package with different back side metallization and thicknesses
US11552053B2 (en) 2020-06-25 2023-01-10 Apple Inc. Miniaturization of optical sensor modules through wirebonded ball stacks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277682A (ja) * 1999-03-25 2000-10-06 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法と半導体装置の実装構造
JP2004071998A (ja) * 2002-08-09 2004-03-04 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004095836A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004165190A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277682A (ja) * 1999-03-25 2000-10-06 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法と半導体装置の実装構造
JP2004071998A (ja) * 2002-08-09 2004-03-04 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004095836A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004165190A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013537368A (ja) * 2010-09-21 2013-09-30 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ＰｏＰ−ｍＷＬＰとしての多機能センサ
US8987921B2 (en) 2010-09-21 2015-03-24 Robert Bosch Gmbh Multifunction sensor as PoP microwave PCB
JP2013069808A (ja) * 2011-09-21 2013-04-18 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
US9041211B2 (en) 2011-09-21 2015-05-26 Shinko Electric Industries Co., Ltd. Semiconductor package and method for manufacturing the semiconductor package embedded with semiconductor chip
JP2015192143A (ja) * 2014-03-27 2015-11-02 インテル アイピー コーポレイション スタックされた電子コンポーネントを含む電子アセンブリ
US11552053B2 (en) 2020-06-25 2023-01-10 Apple Inc. Miniaturization of optical sensor modules through wirebonded ball stacks
US11515261B2 (en) 2020-09-21 2022-11-29 Apple Inc. Multiple component integration in fanout package with different back side metallization and thicknesses

Similar Documents

Publication Publication Date Title
JP4752825B2 (ja) 半導体装置の製造方法
JP4840373B2 (ja) 半導体装置およびその製造方法
JP4592751B2 (ja) プリント配線基板の製造方法
JP4171499B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP2009043857A (ja) 半導体装置およびその製造方法
KR20130014379A (ko) 반도체장치, 이 반도체장치를 수직으로 적층한 반도체 모듈 구조 및 그 제조방법
JP2008226945A (ja) 半導体装置およびその製造方法
TWI390696B (zh) 半導體裝置及其製造方法
TWI384595B (zh) 半導體裝置及其製造方法
JP2017034059A (ja) プリント配線板、半導体パッケージおよびプリント配線板の製造方法
TWI611523B (zh) 半導體封裝件之製法
JP2009260165A (ja) 半導体装置
US7843071B2 (en) Semiconductor device including wiring and manufacturing method thereof
US8062927B2 (en) Wiring board and method of manufacturing the same, and electronic component device using the wiring board and method of manufacturing the same
JP2011155313A (ja) 半導体装置
JP5042762B2 (ja) 半導体装置
JP2009043858A (ja) 半導体装置およびその製造方法
JP4913372B2 (ja) 半導体装置
JP5393649B2 (ja) 半導体装置の製造方法
JP5053003B2 (ja) 半導体装置およびその製造方法
JP6034664B2 (ja) 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法
KR101195463B1 (ko) 반도체 패키지 및 그 형성방법
JP2005235881A (ja) 半導体装置およびその製造方法
KR20120008952A (ko) 칩 패키지용 면상 부재 및 이를 이용한 칩 패키지 및 칩 패키지용 면상 부재 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110329

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20111115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130416