KR102583174B1 - 테스트 인터페이스 보드, 이를 포함하는 테스트 시스템 및 이의 동작 방법 - Google Patents

테스트 인터페이스 보드, 이를 포함하는 테스트 시스템 및 이의 동작 방법 Download PDF

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Abstract

테스트 인터페이스 보드는 하나 이상의 릴레이 회로들 및 동기 신호 생성기를 포함한다. 상기 하나 이상의 릴레이 회로들은 외부의 자동 테스트 장치로부터 인가되는 테스트 신호를 복사하여 복사된 복수의 테스트 신호들 각각을 채널을 통하여 복수의 테스트 대상 장치들에 인가하고, 상기 테스트 대상 장치들 각각으로부터의, 상기 복사된 테스트 신호들에 응답한 테스트 결과 신호들을 상기 자동 테스트 장치에 제공한다. 상기 동기 신호 생성기는 상기 테스트 대상 장치들 각각으로부터의, 상기 테스트 신호와 관련된, 상기 테스트 대상 장치들 각각에서의 테스트 동작의 완료를 나타내는 상태 신호들을 수신하고, 상기 상태 신호들 모두가 상기 테스트 동작의 완료를 나타내는 경우에 활성화되는 타이밍 동기 신호를 상기 자동 테스트 장치에 제공한다.

Description

테스트 인터페이스 보드, 이를 포함하는 테스트 시스템 및 이의 동작 방법{Test interface boards, test systems and methods of operating test interface boards}
본 발명은 반도체 장치의 테스트에 관한 것으로, 보다 상세하게는 테스트 인터페이스 보드, 이를 포함하는 테스트 시스템 및 이의 동작 방법에 관한 것이다.
테스터란 반도체 소자를 전기적으로 검사하는 기능을 수행하는 하드웨어와 소프트웨어가 결합된 자동화 장치를 말한다. 일반적으로 DRAM과 같은 메모리 반도체 소자는 대용량, 다핀화의 추세로 발전하고 있다. 이에 따라 반도체 메모리 소자용 테스터의 개발 방향은 높은 작업 처리량(through-output)에 중점을 두고 발전하고 있다.
한편 반도체 메모리 소자의 용량이 대용량으로 발전하면서, 테스트에서 전기적 검사를 수행하는 시간이 길어지기 때문에 전기적 검사비용이 증가하게 된다. 따라서 전기적 검사 비용이 증가하는 문제를 해결하기 위하여 반도체 메모리 소자용 테스터에서는 통상적으로 병렬 검사 방식을 채택하여 왔다. 병렬 검사 방식이란, 복수의 반도체 소자를 한 개씩 순서대로 검사하는 것이 아니라, 일괄적으로 동시에 검사하는 방식을 말한다.
이에 따라, 본 발명의 일 목적은 테스트 동작 시퀀스를 동기화하여 성능을 향상시킬 수 있는 테스트 인터페이스 보드를 제공하는 것이다.
본 발명의 일 목적은 테스트 동작 시퀀스를 동기화하여 성능을 향상시킬 수 있는 테스트 인터페이스 보드를 포함하는 테스트 시스템을 제공하는 것이다.
본 발명의 일 목적은 테스트 동작 시퀀스를 동기화하여 성능을 향상시킬 수 있는 테스트 인터페이스 보드의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 테스트 인터페이스 보드는 하나 이상의 릴레이 회로들 및 동기 신호 생성기를 포함한다. 상기 하나 이상의 릴레이 회로들은 외부의 자동 테스트 장치로부터 인가되는 테스트 신호를 복사하여 복사된 복수의 테스트 신호들 각각을 채널을 통하여 복수의 테스트 대상 장치들에 인가하고, 상기 테스트 대상 장치들 각각으로부터의, 상기 복사된 테스트 신호등에 응답한 테스트 결과 신호들을 상기 자동 테스트 장치에 제공한다. 상기 동기 신호 생성기는 상기 테스트 대상 장치들 각각으로부터의, 상기 테스트 신호와 관련된, 상기 테스트 대상 장치들 각각에서의 테스트 동작의 완료를 나타내는 상태 신호들을 수신하고, 상기 상태 신호들 모두가 상기 테스트 동작의 완료를 나타내는 경우에 활성화되는 타이밍 동기 신호를 상기 자동 테스트 장치에 제공한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 테스트 시스템은 자동 테스트 장치 및 테스트 인터페이스 보드를 포함한다. 상기 자동 테스트 장치는 테스트 신호를 제공한다. 상기 테스트 인터페이스 보드는 상기 테스트 신호를 수신하고, 상기 테스트 신호를 복사하여 복사된 복수의 테스트 신호들 각각을 채널을 통하여 복수의 그룹들로 구분되는 복수의 테스트 대상 장치들에 인가하고, 상기 테스트 대상 장치들 각각으로부터의, 상기 복사된 테스트 신호들에 응답한 테스트 결과 신호들을 상기 자동 테스트 장치에 제공하고, 상기 테스트 대상 장치들 각각으로부터의, 상기 테스트 결과 신호와 관련된, 상기 테스트 대상 장치들 각각에서의 테스트 동작의 완료를 나타내는 상태 신호들을 수신하고, 상기 상태 신호들 모두가 상기 테스트 동작의 완료를 나타내는 경우에 활성화되는 타이밍 동기 신호를 상기 자동 테스트 장치에 제공한다.
상기 일 목적을 달성하기 위한 복수의 테스트 대상 장치들에 연결되는 테스트 인터페이스 보드의 동작 방법에서는, 자동 테스트 장치로부터 제공되는 테스트 신호를 복사하여 복사된 테스트 신호들을 상기 테스트 대상 장치들에 제공하고, 상기 테스트 대상 장치들로부터, 상기 복사된 테스트 신호들에 응답한 테스트 결과 신호들을 상기 자동 테스트 장치에 제공하고, 상기 테스트 대상 장치들 각각으로부터의, 상기 테스트 신호와 관련된, 상기 테스트 대상 장치들 각각에서의 테스트 동작의 완료를 나타내는 상태 신호들을 수신하고, 상기 상태 신호들 모두가 상기 테스트 동작의 완료를 나타내는 경우에 활성화되는 타이밍 동기 신호를 상기 자동 테스트 장치에 제공한다.
본 발명에 실시예들에 따르면, 자동 테스트 장치의 유닛 보드들은 대응되는 테스트 대상 장치들에 대한 테스트를 개별적으로 수행하되, 테스트 인터페이스 보드에서 제공되는 타이밍 동기 신호에 응답하여 복수의 테스트 아이템들에 대한 테스트 시퀀스를 서로 동기시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 테스트 시스템의 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 테스트 시스템에서 복수의 유닛 보드들 중 하나인 제1 유닛 보드의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 기능 회로들 중 하나의 군성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따라 도 3의 드라이브 채널의 구성의 일예를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 입출력 채널의 구성의 일예를 나타낸다.
도 6는 본 발명의 실시예들에 따른 도 1의 복수의 테스트 대상 장치들 중 하나의 핀 배치를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 1의 테스트 인터페이스 보드에서 릴레이 회로들 중 하나를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 1의 동기 신호 생성기의 구성을 나타내는 블록도이다.
도 9는 본 발명의 다른 실시예들에 따른 도 1의 동기 신호 생성기의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 1의 테스트 대상 장치들 중 하나의 구성을 나타내는 블록도이다.
도 11는 도 10의 메모리 셀 어레이를 나타내는 블록도이다.
도 12는 도 11의 메모리 블록들 중 하나의 등가 회로를 보여주는 회로도이다.
도 13은 본 발명의 실시예에 따른 도 10의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 14는 도 10의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도이다.
도 15는 본 발명의 실시예들에 따른 테스트 시스템에서 테스트 동작을 나타내는 흐름도이다.
도 16은 도 1의 테스트 시스템에서 상태 신호들과 타이밍 동기 신호 사이의 관계를 나타낸다.
도 17은 본 발명의 실시예들에 따른 테스트 인터페이스 보드의 동작 방법을 나타내는 흐름도이다.
도 18은 본 발명의 실시예에 따른 테스트 시스템의 구성의 다른 예를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 테스트 시스템의 구성을 나타내는 블록도이다.
도 1을 참조하면, 테스트 시스템(10)은 자동 테스트 장치(automated test equipment, ATE; 20), 테스트 보드(300) 및 테스트 인터페이스 보드(200)를 포함할 수 있다.
테스트 인터페이스 보드(200)는 자동 테스트 장치(20)와 테스트 보드(300) 사이에 개재되고, 자동 테스트 장치(20)와 테스트 보드(300) 사이의 전기적 상호 연결(electrical interconnection)을 라우팅할 수 있다.
또한 테스트 시스템(10)은 자동 테스트 장치(20)와 연결되는 워크스테이션(50)을 더 포함할 수 있다. 워크스테이션(50)은 기능 테스트 등의 일련의 시험 동작이나 타이밍 캘리브레이션 동작의 전체를 제어함과 함께 유저와의 사이의 인터페이스를 실현한다. 자동 테스트 장치(20)는 워크스테이션(50)으로부터 전송되어 오는 테스트 프로그램을 실행함으로써 테스트 보드(300)에 장착되는 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 대한 각종 테스트를 실시한다. 여기서, p, q는 각각 2 이상의 자연수들일 수 있다.
테스트 보드(300)는 복수의 소켓들(미도시)을 구비하고, 복수의 소켓들 각각에는 테스트 대상 장치들(311~31q,…, 3p1~3pq) 각각이 장착될 수 있다. 테스트 대상 장치들(311~31q,…, 3p1~3pq)은 복수의 그룹들(DG1~DGp)로 구분될 수 있다.
자동 테스트 장치(20)는 (311~31q,…, 3p1~3pq)을 테스트하기 위한 테스트 동작 신호를 생성한다. (311~31q,…, 3p1~3pq)은 테스트 신호를 수신하고, 테스트 신호에 기초하여 구동한다.
예를 들어, 로직(logic) 또는 메모리(memory)용 반도체 장치의 제조 공정(fabrication process)이 완료되면, 제조된 상기 로직 또는 메모리용 반도체 장치의 패스/페일(pass/fail)을 판정하기 위하여 상기 로직 또는 메모리용 반도체 장치의 전기적 특성(electrical parameter)이 측정된다. 상기 로직 또는 메모리용 반도체 장치와 같은 (311~31q,…, 3p1~3pq)의 패스/페일 판정을 위하여 자동 테스트 장치(20)는 테스트 신호를 생성할 수 있다. 테스트 대상 장치들(311~31q,…, 3p1~3pq), 즉 상기 로직 또는 메모리용 반도체 장치는 핀들을 통하여 수신된 테스트 신호에 응답하여 소정의 동작들을 수행한다.
실시예에 따라, 테스트 대상 장치들(311~31q,…, 3p1~3pq)은 상기 소정의 동작들의 결과 신호들인 테스트 결과 신호를 생성할 수 있다. 자동 테스트 장치(20)는 상기 테스트 결과 신호를 수신하고, 상기 테스트 결과 신호에 기초하여 테스트 대상 장치들(311~31q,…, 3p1~3pq)의 패스/페일을 검수(inspection)할 수 있다.
자동 테스트 장치(20)는 복수의 그룹들(DG1~DGp)의 테스트 대상 장치들에 대응되는 복수의 유닛 보드들(100a~100p) 및 컨트롤러(80)를 포함할 수 있다. 컨트롤러(80)는 유닛 보드들(100a~100p)의 전반적인 동작을 제어할 수 있다.
테스트 인터페이스 보드(200)는 복수의 릴레이 회로들(210a~210p), 동기 신호 생성기(250) 및 스위칭 신호 생성기(260)를 포함할 수 있다. 릴레이 회로들(210a~210p)은 유닛 보드들(100a~100p)에 대응되고, 복수의 그룹들(DG1~DGp)의 테스트 대상 장치들에 대응될 수 있다.
유닛 보드(100a)는 릴레이 회로(210a)에 테스트 신호(TS1)를 제공하고, 릴레이 회로(210a)는 테스트 신호(TS1)를 복사하여 복사된 테스트 신호들(DTS11~DTS1q)를 대응하는 그룹(DG1)의 테스트 대상 장치들(311~31q)에 제공할 수 있다. 릴레이 회로(210a)는 대응하는 그룹(DG1)의 테스트 대상 장치들(311~31q)로부터 복사된 테스트 신호들(DTS11~DTS1q)에 응답한 테스트 결과 신호들(TRS11~TRS1q)와 상태 신호들(RnB11~RnB1q)를 수신하고, 테스트 결과 신호들(TRS11~TRS1q)와 상태 신호들(RnB11~RnB1q)을 대응하는 유닛 보드(100a)에 제공할 수 있다. 상태 신호들(RnB11~RnB1q)은 테스트 대상 장치들(311~31q) 각각에서 복사된 테스트 신호들(DTS11~DTS1q)과 관련된 테스트 부분 동작이 완료되었음을 나타낼 수 있다.
유닛 보드(100p)는 릴레이 회로(210p)에 테스트 신호(TSp)를 제공하고, 릴레이 회로(210p)는 테스트 신호(TSp)를 복사하여 복사된 테스트 신호들(DTSp1~DTSpq)를 대응하는 그룹(DGp)의 테스트 대상 장치들(3p1~3pq)에 제공할 수 있다. 릴레이 회로(210p)는 대응하는 그룹(DGp)의 테스트 대상 장치들(3p1~3pq)로부터 복사된 테스트 신호들(DTSp1~DTSpq)에 응답한 테스트 결과 신호들(TRSp1~TRSpq)와 상태 신호들(RnBp1~RnBpq)를 수신하고, 테스트 결과 신호들(TRSp1~TRSpq)와 상태 신호들(RnBp1~RnBpq)을 대응하는 유닛 보드(100p)에 제공할 수 있다. 상태 신호들(RnBp1~RnBpq)은 테스트 대상 장치들(3p1~3pq) 각각에서 복사된 테스트 신호들(DTSp1~DTSpq)과 관련된 테스트 부분 동작이 완료되었음을 나타낼 수 있다.
동기 신호 생성기(250)는 테스트 대상 장치들(311~31q,…, 3p1~3pq) 각각으로부터 상태 신호들(RnB1~RnBp)을 수신하고, 상태 신호들(RnB1~RnBp)의 논리 레벨에 기초하여 테스트 대상 장치들(311~31q,…, 3p1~3pq)에서 테스트 부분 동작이 완료되었음을 나타내는 타이밍 동기 신호(TSNS)를 유닛 보드들(100a~100p)에 동시에 제공할 수 있다. 여기서, 상태 신호(RnB1)는 테스트 대상 장치들(311~31q)로부터 제공되는 상태 신호들(RnB11~RnB1q)을 포함하고, 상태 신호(RnBp)는 테스트 대상 장치들(3p1~3pq)로부터 제공되는 상태 신호들(RnBp1~RnBpq)를 포함할 수 있다.
스위칭 신호 생성기(260)는 컨트롤러(80)로부터 제공되는 제어 신호(SCTL)에 응답하여 스위칭 제어 신호(SCS)를 복수의 릴레이 회로들(210a~210p)에 제공하여 테스트 신호들(TS1~TSp)이 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 인가되는 타이밍을 조절할 수 있다. 스위칭 신호 생성기(260)는 타이밍 동기 신호(TSNS)에 더 기초하여 스위칭 제어 신호(SCS)를 생성할 수 있다.
유닛 보드들(100a~100p)은 각각 대응되는 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 대한 테스트를 개별적으로 수행하되, 타이밍 동기 신호(TSNS)에 응답하여 복수의 테스트 아이템들에 대한 테스트 시퀀스를 서로 동기시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 테스트 시스템에서 복수의 유닛 보드들 중 하나인 제1 유닛 보드의 구성을 나타내는 블록도이다.
도 2를 참조하면, 제1 유닛 보드(100a)는 복수의 핀 일렉트로닉스(pin electronics; 이하 ‘PE) 보드들(110a~110q), 매칭 컨트롤러(180) 및 시퀀스 컨트롤러(190)를 포함할 수 있다.
PE 보드들(110a~110q)는 실질적으로 동일한 구성을 가질 수 있다.
도 2에서는 도 1의 테스트 대상 장치들(311~31q) 각각이 r(r은 2 이상의 자연수) 개의 테스트 대상 장치들을 포함하는 것으로 가정한다.
PE 보드(110a)는 테스트 신호들(TS11~TS1r)을 출력하고, 테스트 대상 장치들(311)로부터 테스트 결과 신호들(TRS111~TRS11r)과 상태 신호들(RnB111~RnB11r)을 수신할 수 있다.
PE 보드(110q)는 테스트 신호들(TS1q)을 출력하고, 테스트 대상 장치들(311)로부터 테스트 결과 신호들(TRS1q)과 상태 신호들(RnB1q)를 수신할 수 있다.
PE 보드(110a)는 프로세서(111), 적어도 하나의 페일 메모리(121) 및 PE 회로(130)를 포함한다. PE 회로(130)는 복수의 기능 회로들(131~13r)을 포함할 수 있다.
PE 회로(130)는 테스트 신호들(TS11~TS1r)를 생성하고, 테스트 결과 신호들(TRS111~TRS11r)과 상태 신호들(RnB111~RnB11r)을 수신하고, 테스트 신호들(TS11~TS1r)와 테스트 결과 신호들(TRS111~TRS11r)에 기초하여 패스/페일 정보(PFI111~PFI11r)를 생성하고, 페일 정보(PFI111~PFI11r)를 페일 메모리에 기록할 수 있다. 프로세서(111)는 PE 회로(130)와 페일 메모리(121)를 제어할 수 있다.
매칭 컨트롤러(180)는 PE 보드들(110a~110q)로부터 제공되는 패스/페일 정보(PFI)에 기초하여 매치 신호(MS)를 생성하고, 시퀀스 컨트롤러(190)는 타이밍 동기 신호(TSNS) 및 매치 신호(MS)에 기초하여 시퀀스 제어 신호(SQCS)를 PE 보드들(110a~110q)에 제공한다. 따라서 PE 보드들(110a~110q)은 타이밍 동기 신호(TSNS)에 기초한 시퀀스 제어 신호(SQCS)에 동기되어 동작할 수 있으므로, 유닛 보드들(100a~100p)은 복수의 테스트 아이템들에 대한 테스트 시퀀스를 서로 동기시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 기능 회로들 중 하나의 군성을 나타내는 블록도이다.
도 3에서는 설명의 편의를 위하여 기능 회로(131)와 프로세서(111)를 함께 도시한다.
도 3을 참조하면, 프로세서(111)는 기능 회로(131)의 내부에 설치된 하드웨어 구성 요소를 제어하고, 기능 회로(131) 내부의 하드웨어 구성요소로는 프로그램어블 전원(programmable power supply, 141), 직류 파라메터 측정 유닛(DC parameter measurement unit, 142), 알고리듬 패턴 발생기(Algorithmic Pattern Generator, 143), 타이밍 발생기(Timing Generator, 144), 파형 정형기(Wave Sharp Formatter, 145) 및 드라이드 채널(150), 입출력 채널(160) 및 전원 채널(170)을 구비하는 핀 일렉트론닉스(146) 등이 있다. 따라서, 기능 회로(131)는 프로세서(111)에서 작동되는 테스트 프로그램에 의해 하드웨어적 구성요소들이 서로 신호를 주고받으며 핀 일렉트로닉스(146)와 연결된 테스트 대상 장치들(311)에 대한 전기적 기능을 검사하게 된다.
상기 테스트 프로그램(test program)은, 크게 직류검사(DC test), 교류 검사(AC Test) 및 기능 검사(Function test)로 이루어진다. 여기서 상기 기능검사는 반도체 메모리 소자, 예컨대 플래시 메모리 장치의 실제 동작 상황에 맞추어 그 기능을 확인하는 것이다. 즉, 알고리듬 패턴 발생기(143)로부터 테스트 대상 장치(111), 예컨대 플래시 메모리 장치에 입력 패턴을 쓰고(Write operation), 그것을 플래시 메모리 장치의 출력 패턴을 통해 읽어들여(Read operation), 예상 패턴(expected pattern)과 비교회로(Comparator)를 통해 비교(Compare operation)하는 것이다.
또한 상기 직류 검사는 테스트 대상 장치들(311)의 누설 전류를 검사하는 것이다. 기능 회로(131)는 테스트 대상 장치들(311) 각각의 핀 마다 전압을 인가하고 전류를 측정하거나, 전류를 인가하고 전압을 측정할 수 있다. 이러한 누설 전류 검사는 테스트 대상 장치들(311) 및 기능 회로(131)에서 연결 경로에 대한 전원 배선의 안전성을 점검하고, 소모 전류를 점검하고, 누설 전류를 측정할 수 있다.
또한 상기 교류 검사는 테스트 대상 장치들(311)의 타이밍을 점검하는 것이다. 기능 회로(131)는 테스트 대상 장치들(311)의 입력 단자에 펄스를 인가하고, 출력 단자의 펄스를 점검하여 입출력 전파 지연 시간을 점검할 수 있다. 만약 테스트 대상 장치들(311) 각각의 내부에 전파 지연을 야기할 수 있는 요소가 있다면 이러한 교류 검사에서 확인될 수 있다.
도 4는 본 발명의 실시예들에 따라 도 3의 드라이브 채널의 구성의 일예를 나타낸다.
도 4를 참조하면, 드라이브 채널(150)은 복수의 드라이버들(151, 152, 153)을 포함할 수 있다. 드라이버(151)는 어드레스 신호(ADD)를 제공하고, 드라이버(152)는 커맨드 신호(CMD) 신호를 제공하고, 드라이버(153)는 클럭 신호(CLK)를 제공할 수 있다. 드라이브 채널(150)은 어드레스 신호(ADD), 커맨드 신호(CMD) 및 클럭 신호(CLK)를 테스트 대상 장치의 상응하는 핀들에 제공하기 위한 단방향 채널일 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 입출력 채널의 구성의 일예를 나타낸다.
도 5를 참조하면, 입출력 채널(160)은 드라이버(161) 및 비교기(162)를 포함할 수 있다. 드라이버(161)는 알고리듬 패턴 발생기(143)와 파형정형기(145)로부터 제공되는 테스트 신호(TS11)를 테스트 대상 장치들(311) 중 하나의 데이터 입출력 핀들에 제공한다. 비교기(162)는 테스트 대상 장치들(311)중 하나로부터 테스트 결과 신호(TRS111)와 상태 신호(RnB111)를 수신하고 테스트 결과 신호(TRS111)를 테스트 신호(TS11)와 비교하고 그 비교 결과에 따른 논리 레벨을 갖는 패스/페일 정보(PFI111)을 출력한다.
예를 들어, 테스트 결과 신호(TRS111)와 테스트 신호(TS11)가 동일한 경우, 비교기(162)는 제1 로직 레벨(하이 레벨)의 패스/페일 정보(PFI111)를 출력할 수 있다. 예를 들어, 테스트 결과 신호(TRS11)와 테스트 신호(TS111)가 동일하지 않은 경우, 비교기(162)는 제2 로직 레벨(로우 레벨)의 패스/페일 정보(PFI111)를 출력할 수 있다.
따라서 기능 회로(131)는 패스/페일 정보(PFI)의 논리 레벨에 따라 테스트 대상 장치들(311)의 패스/페일을 판정할 수 있다. 따라서 입출력 채널(160)은 테스트 신호(TPS11)를 테스트 대상 장치들(311) 중 하나에 제공하고, 테스트 대상 장치들(311) 중 하나로부터의 테스트 결과 신호(TRS111)를 수신하기 위한 쌍방향 채널일 수 있다.
도 6는 본 발명의 실시예들에 따른 도 1의 복수의 테스트 대상 장치들 중 하나의 핀 배치를 나타낸다.
도 6을 참조하면, 테스트 대상 장치(3111)는 반도체 장치로서 모두 84개의 핀들을 구비할 수 있다. 복수의 핀들은 전원 핀들(VDD), 데이터 핀들(DQ), 어드레스 핀들(A) 접지 핀들(VSS) 및 비연결 핀들(NC)을 포함할 수 있다. 테스트 대상 장치(3111)의 복수의 전원 핀들(VDD)에는 테스트 동작 수행시에 자동 테스트 장치(20)로부터 복수의 파워들이 각각 공급될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 1의 테스트 인터페이스 보드에서 릴레이 회로들 중 하나를 나타낸다.
도 7에서는 릴레이 회로(210a)의 구성을 나타내지만, 다른 릴레이 회로들(210b~210p) 각각의 구성은 릴레이 회로(210a)의 구성과 실질적으로 동일하다.
도 7을 참조하면, 릴레이 회로(210a)는 버퍼(211), 제1 릴레이들(SW11~SW1q), 제1 배선 라인들(221~22q), 제2 릴레이들(231~23q), 제2 배선 라인들(241~24q), 제3 배선 라인들(251~25q) 및 제4 배선 라인들(231~23q)을 포함할 수 있다.
버퍼(211)는 테스트 신호(TS11)를 복사하여 복사된 테스트 신호들(DTS11~DTS1q)를 출력한다. 버퍼(211)는 제1 전원 전압(VIH)과 제2 전원 전압(VIL)을 인가받아 동작하며, 제1 전원 전압(VIH)은 제2 전원 전압(VIL)보다 레벨이 높다. 제1 전원 전압(VIH)과 제2 전원 전압(VIL)의 전압 레벨은 외부에서 설정가능하므로, 복사된 테스트 신호들(DTS11~DTS1q) 각각의 전압 레벨을 제1 전원 전압(VIH)과 제2 전원 전압(VIL)으로 조절할 수 있다. 즉 테스트 신호(TS)의 전압 레벨이 적당하지 않은 경우 제1 전원 전압(VIH)과 제2 전원 전압(VIL)을 조절하여, 복사된 테스트 신호들(DTS11~DTS1q) 각각의 전압 레벨을 알맞게 조절할 수 있다.
제1 릴레이들(SW11~SW1q)의 제1 단자들은 탭(TAP1)에서 버퍼(211)의 출력과 연결되고, 제2 단자들은 제1 배선 라인들(221~22q)과 각각 연결될 수 있다. 제1 릴레이들(SW11~SW1q)은 제1 스위칭 제어 신호(SCS1)에 응답하여 복사된 테스트 신호들(DTS11~DTS1q)을 제1 배선 라인들(221~22q)을 통하여 제1 그룹(DG1)의 테스트 대상 장치들(311~31q)에 제공할 수 있다.
제1 배선 라인들(221~22q)은 접촉부들(도시하지 않음)을 통하여 테스트 대상 장치들(311~31q)과 연결될 수 있다. 상기 접촉부들은 테스트 대상 장치들(311~31q)의 형태에 따라, 각각 니들(needle) 또는 포고 핀(pogo pin)일 수 있다. 예를 들어, 테스트 대상 장치들(311~31q)이 반도체 다이 형태 또는 반도체 웨이퍼 형태인 경우, 접촉부들은 각각 니들일 수 있다. 이 경우, 테스트 인터페이스 보드(200)는 프로브 카드일 수 있다. 또한, 테스트 대상 장치들(311~31q)이 반도체 패키지 형태인 경우, 접촉부들은 각각 포고 핀일 수 있다. 또한, 접촉부들은 테스트 대상 장치들(311~31q)이 장착되는 소켓의 핀들에 대응할 수 있다. 이 경우, 테스트 인터페이스 보드(20)는 테스트 대상 장치들(311~31q)을 테스트하는데 이용될 수 있는 하이-픽스(Hi-fix) 보드일 수 있다.
제2 릴레이들(SW21~SW2q)의 제1 단자들은 탭들(TAP21~TAP2q) 각각에서 제3 배선 라인들(251~25q) 및 제4 배선 라인들(231~23q) 각각과 연결되고, 제2 단자들은 제2 배선 라인들(241~24q)과 연결될 수 있다. 제3 배선 라인들(251~25q) 및 제4 배선 라인들(231~23q)은 탭들(TAP21~TAP2q)에 대하여 서로 병렬로 연결될 수 있다. 제4 배선 라인들(231~23q)을 통하여 테스트 대상 장치들(311~31q)로부터 출력되는 테스트 결과 신호들(TRS11~TRS1q)와 상태 신호들(RnB11~RnB1q)이 제2 릴레이들(SW21~SW2q)에 제공될 수 있다.
제2 릴레이들(SW21~SW2q)은 제2 스위칭 제어 신호(SCS2)에 응답하여 제1 그룹(DG1)의 테스트 대상 장치들(311~31q)로부터 출력되는 테스트 결과 신호들(TRS11~TRS1q)와 상태 신호들(RnB11~RnB1q)을 제2 배선 라인들(241~24q)를 통하여 자동 테스트 장치(20)의 유닛 보드(100a)에 제공할 수 있다. 상태 신호들(RnB11~RnB1q)은 제3 배선 라인들(251~25q)을 통하여 동기 신호 생성기(250)에 제공할 수 있다.
제1 스위칭 제어 신호(SCS1)와 제1 스위칭 제어 신호(SCS2)는 도 1의 스위칭 신호 생성기(260)로부터 제공될 수 있다.
도 8은 본 발명의 실시예들에 따른 도 1의 동기 신호 생성기의 구성을 나타내는 블록도이다.
도 8을 참조하면, 동기 신호 생성기(250a)는 앤드 게이트(251)로 구현될 수 있다.
앤드 게이트(251)는 테스트 대상 장치들(311~31q,…, 3p1~3pq) 모두로부터 제공되는 상태 신호들(RnB1~RnBp)에 대하여 앤드 연산을 수행하여 타이밍 동기 신호(TSNS)를 출력할 수 있다. 따라서, 상태 신호들(RnB1~RnBp)가 하이 레벨인 경우에, 타이밍 동기 신호(TSNS)는 하이 레벨로 활성화될 수 있다.
도 9는 본 발명의 다른 실시예들에 따른 도 1의 동기 신호 생성기의 구성을 나타내는 블록도이다.
도 9를 참조하면, 동기 신호 생성기(250b)는 필드 프로그래머블 게이트 어레이(field programmable gate array; 이하 FPGA) 소자(252)로 구현될 수 있다.
FPGA 소자(252)는 테스트 대상 장치들(311~31q,…, 3p1~3pq) 모두로부터 제공되는 상태 신호들(RnB1~RnBp)에 대하여 앤드 연산을 수행하도록 구성되어 타이밍 동기 신호(TSNS)를 출력할 수 있다. 따라서, 상태 신호들(RnB1~RnBp)가 하이 레벨인 경우에, 타이밍 동기 신호(TSNS)는 하이 레벨로 활성화될 수 있다. 또한 FPGA 소자(252)는 테스트 대상 장치들(311~31q,…, 3p1~3pq)의 수에 따라 필드(field), 또는 현장에서 프로그램가능하다.
도 10은 본 발명의 실시예들에 따른 도 1의 테스트 대상 장치들 중 하나의 구성을 나타내는 블록도이다.
도 10에서는 테스트 대상 장치(311)가 비휘발성 메모리 장치인 경우를 가정한다.
도 10을 참조하면, 비휘발성 메모리 장치(311)는 메모리 셀 어레이(320), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(500) 및 전압 생성 회로(460)를 포함할 수 있다.
메모리 셀 어레이(320)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(320)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 메모리 셀 어레이(320)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 복수의 비휘발성 메모리 셀들은 메모리 셀 어레이(320)에 배치될 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(320)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(320)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
다른 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
도 11는 도 10의 메모리 셀 어레이를 나타내는 블록도이다.
도 11을 참조하면, 메모리 셀 어레이(320)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도10에 도시된 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 12는 도 11의 메모리 블록들 중 하나의 등가 회로를 보여주는 회로도이다.
도 12에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 12를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 12에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 10을 참조하면, 제어 회로(500)는 자동 테스트 장치(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(311)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(500)는 커맨드 신호(CMD)에 기초하여 전압 생성 회로(460)을 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(500)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(320)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(500)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성 회로(460)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs)에 기초하여 전원(PWR)을 이용하여 비휘발성 메모리 장치(311)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성 회로(460)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성 회로(460)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성 회로(460)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성 회로(460)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성 회로(600)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성 회로(460)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(320)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다. 페이지 버퍼 회로(410)는 제어 회로(500)로부터의 제어 신호(PCTL)에 응답하여 동작할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
프로그램 동작 시, 데이터 입출력 회로(420)는 자동 테스트 장치(20)로부터 테스트 신호(TS)를 수신하고, 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 테스트 데이터(TS)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터를 자동 테스트 장치(20)에 테스트 결과 데이터(TRS)로 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(320)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(320)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
제어 회로(500)는 또한 상태 신호 생성기(540)를 포함할 수 있다. 상태 신호 생성기(540)는 테스트 신호(TS)와 관련된 부분 동작이 완료되는 경우 활성화되는 상태 신호(RnB)를 출력할 수 있다.
도 13은 본 발명의 실시예에 따른 도 10의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 13을 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(520) 제어 신호 생성기(530) 및 상태 신호 생성기(540)를 포함할 수 있다.
커맨드 디코더(510)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(530)에 제공할 수 있다. 실시예에 있어서, 커맨드 디코더(510)는 디코딩된 커맨드(D_CMD)를 상태 신호 생성기(540)에 제공할 수 있다.
어드레스 버퍼(520)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(430)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(600)에 제공할 수 있다.
상태 신호 생성기(540)는 커맨드(CMD) 및 디코딩된 커맨드(D_CMD) 중 적어도 하나에 기초하여 비휘발성 메모리 장치(311)의 동작 상태를 나타내는 상태 신호(RnB)를 생성하고, 이 상태 신호(RnB)를 테스트 인터페이스 보드(200)의 동기 신호 생성기(250)에 제공할 수 있다.
예를 들어, 상태 신호 생성기(540)는 비휘발성 메모리 장치(311)가 프로그램, 읽기, 소거와 같은 메모리 동작을 수행하는 경우에 상태 신호(RnB)를 로우 레벨로 출력하여 비휘발성 메모리 장치(311)의 비지 상태를 나타낼 수 있다. 예를 들어, 상태 신호 생성기(540)는 비휘발성 메모리 장치(311)가 메모리 동작을 수행하지 않는 아이들(idle) 상태일 때, 상태 신호(RnB)를 하이 레벨로 출력하여 비휘발성 메모리 장치(30)의 레디 상태를 나타낼 수 있다.
예를 들어, 상태 신호 생성기(540)는 테스트 신호(TS)와 관련하여 메모리 셀 어레이(320)의 하나의 페이지에 대한 프로그램 동작과 독출 동작이 완료되는 경우에, 상태 신호(RnB)를 하이 레벨로 출력하여 비휘발성 메모리 장치(30)의 레디 상태를 나타낼 수 있다.
도 14는 도 10의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도이다.
도 1, 도 10 내지 도 14를 참조하면, 상태 신호(RnB)가 레디 상태인 시점들(T0~T11) 사이에서 자동 테스트 장치(20)는 비휘발성 메모리 장치(311)에 커맨드(CMD), 어드레스(ADDR) 및 테스트 신호(TS)를 전송할 수 있다. 커맨드(CMD), 어드레스(ADDR) 및 테스트 신호(TS)를 수신한 비휘발성 메모리 장치(311)는 시점들(T11~T12) 사이에서 제1 메모리 동작을 수행할 수 있다. 여기서 제1 메모리 동작은 테스트 신호(TS)를 메모리 셀 어레이(320)에 프로그램하는 프로그램 동작일 수 있고, 비휘발성 메모리 장치(311)가 제1 메모리 동작을 수행하는 동안에, 상태 신호(RnB)는 로우 레벨로서 비지 상태를 나타낼 수 있다.
시점(T12)에 제1 메모리 동작이 완료되고, 상태 신호(RnB)는 하이 레벨로 천이되어 레디 상태를 나타낸다. 상태 신호(RnB)가 하이 레벨인 시점들(T12~T13) 사이에서 자동 테스트 장치(20)는 비휘발성 메모리 장치(311)에 제2 메모리 동작을 위한 커맨드(CMD)와 어드레스(ADDR)를 전송한다. 커맨드(CMD) 및 어드레스(ADDR)를 수신한 비휘발성 메모리 장치(30)는 시점들(T13~T14) 사이에서 제2 메모리 동작을 수행할 수 있다. 여기서 제2 메모리 동작은 메모리 셀 어레이(320)로부터 테스트 신호(TS)를 독출하여 테스트 결과 신호(TRS)로서 제공하는 독출 동작일 수 있다.
제2 메모리 동작을 완료한 비휘발성 메모리 장치(311)는 시점(T14)에 상태 신호(RnB)를 다시 하이 레벨로 천이시킨다. 제2 메모리 동작에 의하여 테스트 결과 데이터가 테스트 인터페이스 보드(200)에 제공될 수 있고, 시점(T14) 이후에 하이 레벨의 상태 신호(RnB)가 동기 신호 생성기(250)에 제공될 수 있다.
도 10 내지 도 14에서는 테스트 대상 장치들(311~31q,…, 3p1~3pq) 각각이 비휘발성 메모리 장치로 구현되는 경우를 설명하였다. 하지만, 테스트 대상 장치들(311~31q,…, 3p1~3pq) 각각은 일정 단위의 동작이 완료된 후, 상기 동작의 완료를 나타낼 수 있는 상태 신호를 동기 신호 생성기(250)와 자동 테스트 장치(20)에 제공할 수 있는 반도체 메모리 장치일 수 있다.
예를 들어, DRAM과 같은 휘발성 메모리 장치가 상기 상태 신호를 출력할 수 있다면, 테스트 대상 장치들(311~31q,…, 3p1~3pq) 각각은 DRAM일 수 있다. 즉, 본 발명의 실시예들에 따른 테스트 시스템(10)에서 테스트 대상 장치들(311~31q,…, 3p1~3pq)은 상태 신호를 출력할 수 있는 임의의 반도체 장치일 수 있다.
도 15는 본 발명의 실시예들에 따른 테스트 시스템에서 테스트 동작을 나타내는 흐름도이다.
도 1 내지 도 15를 참조하면, 제1 테스트 아이템에 대한 테스트가 시작된다(S110). 테스트 인터페이스 보드(200)의 릴레이 회로들(210a~210p)에 의하여 테스트 신호들(TS1~TSp)가 복사되어 복사된 테스트 신호들(DTS11~DTS1q,,,,. DTSp1~DTSpq)가 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 제공된다(S120).
테스트 인터페이스 보드(200)의 동기 신호 생성기(250)는 상태 신호들(RnB1~RnBp)의 논리 레벨에 기초하여 제1 테스트 아이템에 대한 제1 부분 테스트 동작이 완료되었는지 여부를 판단한다(S130).
제1 테스트 아이템에 대한 제1 부분 테스트 동작이 완료되지 않은 경우(S130에서 NO), 단계(S120)로 복귀한다. 제1 테스트 아이템에 대한 제1 부분 테스트 동작이 완료된 경우(S130에서 YES), 자동 테스트 장치(20)의 컨트롤러(80)는 타이밍 동기 신호(TSNS)에 기초하여 유닛 보드들(100a~100p) 모두에서 제1 테스트 아이템에 대한 제1 부분 테스트 동작이 완료되었는지 여부를 판단한다(S140).
유닛 보드들(100a~100p) 모두에서 제1 테스트 아이템에 대한 제1 부분 테스트 동작이 완료되지 않은 경우(S140에서 NO), 단계(S140)가 반복된다. 유닛 보드들(100a~100p) 모두에서 제1 테스트 아이템에 대한 제1 부분 테스트 동작이 완료된 경우(S14에서 YES), 제1 테스트 아이템에 대한 전체 테스트 동작이 완료되었는지 여부를 판단한다(S150).
제1 테스트 아이템에 대한 전체 테스트 동작이 완료되지 않은 경우(S150에서 NO), 제1 테스트 아이템의 제2 부분 테스트 동작에 대한 테스트가 수행된다. 제1 테스트 아이템에 대한 전체 동작이 완료된 경우(S150에서 YES), 상술한 과정이 반복되어, 제N 테스트 아이템에 대한 테스트 동작이 시작된다(S310).
테스트 인터페이스 보드(200)의 릴레이 회로들(210a~210p)에 의하여 테스트 신호들(TS1~TSp)가 복사되어 복사된 테스트 신호들(DTS11~DTS1q, ,,,. DTSp1~DTSpq)가 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 제공된다(S320).
테스트 인터페이스 보드(200)의 동기 신호 생성기(250)는 상태 신호들(RnB1~RnBp)의 논리 레벨에 기초하여 제N 테스트 아이템에 대한 제1 부분 테스트 동작이 완료되었는지 여부를 판단한다(S330). 제N 테스트 아이템에 대한 제1 부분 테스트 동작이 완료되지 않은 경우(S330에서 NO), 단계(S320)로 복귀한다.
제N 테스트 아이템에 대한 제1 부분 테스트 동작이 완료된 경우(S330에서 YES), 자동 테스트 장치(20)의 컨트롤러(80)는 타이밍 동기 신호(TSNS)에 기초하여 유닛 보드들(100a~100p) 모두에서 제N 테스트 아이템에 대한 제1 부분 테스트 동작이 완료되었는지 여부를 판단한다(S340).
유닛 보드들(100a~100p) 모두에서 제N 테스트 아이템에 대한 제1 부분 테스트 동작이 완료되지 않은 경우(S340에서 NO), 단계(S340)가 반복된다. 유닛 보드들(100a~100p) 모두에서 제N 테스트 아이템에 대한 제1 부분 테스트 동작이 완료된 경우(S340에서 YES), 제N 테스트 아이템에 대한 전체 테스트 동작이 완료되었는지 여부를 판단한다(S350).
제N 테스트 아이템에 대한 전체 테스트 동작이 완료되지 않은 경우(S350에서 NO), 제N 테스트 아이템의 제2 부분 테스트 동작에 대한 테스트가 수행된다.
제N 테스트 아이템에 대한 전체 테스트 동작이 완료된 경우(S350에서 YES), 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 대한 테스트가 종료된다(S400).
도 16은 도 1의 테스트 시스템에서 상태 신호들과 타이밍 동기 신호 사이의 관계를 나타낸다.
도 16을 참조하면, 상태 신호들(RnB1~RnBp)이 모두 하이 레벨로 천이된 후에 타이밍 동기 신호(TSNS)가 활성화됨을 알 수 있다. 따라서, 유닛 보드들(100a~100p) 각각의 시퀀스 컨트롤러(190)는 타이밍 동기 신호(TSNS)에 응답하여 복수의 테스트 아이템들에 대한 테스트 시퀀스를 제어할 수 있다. 따라서, 유닛 보드들(100a~100p)은 각각 대응되는 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 대한 테스트를 개별적으로 수행하되, 타이밍 동기 신호(TSNS)에 응답하여 복수의 테스트 아이템들에 대한 테스트 시퀀스를 서로 동기시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 테스트 인터페이스 보드의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 17을 참조하면, 복수의 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 연결되는 테스트 인터페이스 보드(200)의 동작 방법에서는, 테스트 인터페이스 보드(200)가 자동 테스트 장치(20)로부터 제공되는 테스트 신호(TS)를 복사하여 복사된 테스트 신호들(DTS11~DTS1q,…, DTSp1~DTSpq) 을 상기 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 제공한다(S510).
테스트 인터페이스 보드(200)가 테스트 대상 장치들(311~31q,…, 3p1~3pq)로부터 제공되는, 복사된 테스트 신호들(DTS11~DTS1q,…, DTSp1~DTSpq)에 응답한 테스트 결과 신호들(TRS11~TRS1q,…, TRSp1~TRSpq)를 자동 테스트 장치(20)에 제공한다(S520).
테스트 인터페이스 보드(200)가 테스트 대상 장치들(311~31q,…, 3p1~3pq) 각각으로부터의, 테스트 신호(TS)와 관련된, 상기 테스트 대상 장치들(311~31q,…, 3p1~3pq) 각각에서의 테스트 동작의 완료를 나타내는 상태 신호들(RnB1~RnBp)을 수신하고, 상기 상태 신호들(RnB1~RnBp) 모두가 상기 테스트 동작의 완료를 나타내는 경우에 활성화되는 타이밍 동기 신호(TSNS)를 자동 테스트 장치(20)에 제공한다(S530).
자동 테스트 장치(20)는 타이밍 동기 신호(TSNS)에 기초하여 테스트 대상 장치들(311~31q,…, 3p1~3pq)에 대한 복수의 테스트 아이템들의 테스트 시퀀스를 동기시킬 수 있다.
도 18은 본 발명의 실시예에 따른 테스트 시스템의 구성의 다른 예를 나타내는 블록도이다.
도 18을 참조하면, 테스트 시스템(30)은 자동 테스트 장치(20) 및 핸들러(600)를 포함할 수 있다.
핸들러(600)는 핸들러 프로세서(610), 로딩부(620), 언로딩부(630), 분류부(640), 테스트 사이트 온도 제어기(650) 및 테스트 사이트(660)를 포함할 수 있다. 테스트 사이트(660)는 테스트 인터페이스 보드(665)를 포함할 수 있다. 핸들러(600)는 핸들러 프로세서(610)에 의하여 독립적으로 제어되고, 자동 테스트 장치(20)에 포함되는 프로세서와 서로 통신하는 자동 검사 로봇이다.
로딩부(620)는 외부로부터 테스트 대상 장치들을 로딩하여 테스트 사이트(660)로 위치시킬 수 있다. 언로딩부(630)는 검사가 완료된 테스트 대상 장치들을 다시 외부로 이송시킬 수 있다. 분류부(640)는 자동 테스트 장치(20)로부터 전기적 검사 결과를 정보 신호 케이블(670)을 통해 전송 받아, 테스트 대상 장치의 패스/페일을 분류할 수 있다.
테스트 사이트 온도 제어기(650)는 테스트 대상 장치가 검사되는 영역, 즉 테스트 사이트(660)의 온도를 고온, 상온 및 저온의 상태로 제어하여 반도체 소자가 온도 변화에 관계없이 정확한 기능을 발휘하는지를 검사하는데 활용될 수 있다. 테스트 사이트(660)는 도 1의 테스트 보드(300)를 통해 테스트 대상 장치들과 자동 테스트 장치(20)를 전기적으로 서로 연결시키는 영역으로서 자동 테스트 장치(20)와는 검사 신호 케이블(480)과 테스트 인터페이스 보드(665)를 통해 서로 연결될 수 있다.
따라서 핸들러(600)는 자동 테스트 장치(20)와 정보 신호 케이블(470) 및 검사 신호 케이블(480)을 통해 서로 연결된 상태에서, 외부로부터 테스트 대상 장치들을 로딩하여 이를 테스트 사이트(660)에 있는 테스트 보드의 소켓에 탑재한 후, 자동 테스트 장치(20)로 검사 시작 신호를 보낸다. 그리고 자동 테스트 장치(20)로부터 검사 종료 신호를 수신하면, 소켓에 있는 테스트 대상 장치들을 검사 종료 신호와 함께 수신된 검사 결과에 따라 소켓에 있는 테스트 대상 장치들을 분류하고, 이를 언로딩한다.
도 19는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 19를 참조하면, 테스트 시스템(700)은 테스트 메인 프레임(710), 테스트 헤더(720), 프로브 카드(730), 반도체 칩들이 형성된 웨이퍼(740) 및 기판 지지대(750)를 포함한다.
테스트 메인 프레임(710)은 테스트 동작 신호를 생성하고, 반도체 칩들이 형성된 웨이퍼(740)에서 생성된 테스트 결과 신호를 수신할 수 있다. 테스트 헤더(720)는 테스트 헤더(720)에 프로브 카드(730)가 장착되거나, 기판 지지대(750)에 웨이퍼(740)가 장착되는 것을 용이하게 하도록 상하로 이동할 수 있다. 실시예에 따라, 테스트 헤더(720)는 고정되고, 기판 지지대(750)가 상하로 이동하거나, 테스트 헤더(720) 및 기판 지지대(750)가 모두 상하로 이동할 수 있다. 테스트 메인 프레임(710), 테스트 헤더(720) 및 기판 지지대(750)는 자동 테스트 장치(automatic test equipment, ATE)를 구성할 수 있다.
프로브 카드(730)는 테스트 인터페이스 보드(760), 테스트 헤더(720)와 테스트 인터페이스 보드(760)를 연결하기 위한 커넥터(770), 및 테스트 인터페이스 보드(760)와 상기 반도체 칩들의 패드들을 연결하기 위한 프로브 니들(780)을 포함할 수 있다. 테스트 인터페이스 보드(760)는 커넥터(770)로부터 수신된 테스트 신호를 릴레이 회로들을 통하여 프로브 니들(780)로 송신한다. 또한, 테스트 인터페이스 보드(760)는 프로브 니들(780)로부터 수신된 테스트 결과 신호를 릴레이 회로들을 통하여 커넥터(770)로 송신한다.
또한 테스트 인터페이스 보드(760)는 프로브 니들(780)로부터 수신된 상태 신호들의 논리 레벨에 따라 타이밍 동기 신호를 생성하고, 타이밍 동기 신호를 커넥터(770)로 송신하는 동기 신호 생성기를 포함할 수 있다. 이에 따라, 테스트 시스템(700)은 반도체 칩들에 대한 테스트를 개별적으로 수행하되, 타이밍 동기 신호에 응답하여 복수의 테스트 아이템들에 대한 테스트 시퀀스를 서로 동기시킬 수 있다.
본 발명은 반도체 장치들을 테스트하는 테스트 시스템에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 외부의 자동 테스트 장치로부터 인가되는 테스트 신호를 복사하여 복사된 복수의 테스트 신호들 각각을 채널을 통하여 복수의 테스트 대상 장치들에 인가하고, 상기 테스트 대상 장치들 각각으로부터의, 상기 복사된 테스트 신호등에 응답한 테스트 결과 신호들을 상기 자동 테스트 장치에 제공하는 하나 이상의 릴레이 회로들; 및
    상기 테스트 대상 장치들 각각으로부터의, 상기 테스트 신호와 관련된, 상기 테스트 대상 장치들 각각에서의 테스트 동작의 완료를 나타내는 상태 신호들을 수신하고, 상기 상태 신호들 모두가 상기 테스트 동작의 완료를 나타내는 경우에 활성화되는 타이밍 동기 신호를 상기 자동 테스트 장치에 제공하는 동기 신호 생성기를 포함하고,
    상기 동기 신호 생성기는 상기 상태 신호들을 수신하고, 상기 상태 신호들 각각의 논리 레벨이 제1 로직 레벨이 되는 경우 활성화되는 상기 타이밍 동기 신호를 출력하는 필드 프로그래머블 게이트 어레이(field programmable gate array; 이하 FPGA) 소자를 포함하고,
    상기 FPGA 소자는 상기 테스트 대상 장치들의 수에 따라 프로그램가능한(programmable) 테스트 인터페이스 보드.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 하나 이상의 릴레이 회로들은 상기 테스트 대상 장치들 중 대응되는 그룹 단위의 테스트 대상 장치들에 연결되고,
    상기 하나 이상의 릴레이 회로들 각각은
    상기 테스트 신호를 복사하여 상기 복사된 테스트 신호로 제공하는 버퍼;
    제1 스위칭 제어 신호에 응답하여 상기 복사된 테스트 신호를 제1 배선 라인들을 통하여 상기 그룹 단위의 테스트 대상 장치들에 제공하는 제1 릴레이들;
    제2 스위칭 제어 신호에 응답하여 상기 그룹 단위의 테스트 대상 장치들로부터 제공되는 상기 테스트 결과 신호와 상기 상태 신호를 제2 배선 라인들을 통하여 상기 자동 테스트 장치에 제공하는 제2 릴레이들을 포함하고,
    상기 상태 신호는 제3 배선 라인을 통하여 상기 동기 신호 생성기에 제공되고,
    상기 자동 테스트 장치로부터의 제어 신호에 응답하여 상기 제1 스위칭 제어 신호와 상기 제2 스위칭 제어 신호를 생성하는 스위칭 신호 생성기를 더 포함하고,
    상기 스위칭 신호 생성기는 상기 제1 스위칭 제어 신호를 동시에 상기 하나 이상의 릴레이 회로들에 제공하고, 상기 제2 스위칭 제어 신호를 동시에 상기 하나 이상의 릴레이 회로들에 제공하는 테스트 인터페이스 보드.
  5. 제4항에 있어서.
    상기 스위칭 신호 생성기는 상기 타이밍 동기 신호에 더 기초하여 상기 제1 스위칭 제어 신호와 상기 제2 스위칭 제어 신호를 생성하는 테스트 인터페이스 보드.
  6. 테스트 신호를 제공하는 자동 테스트 장치; 및
    상기 테스트 신호를 수신하는 테스트 인터페이스 보드를 포함하고,
    상기 테스트 인터페이스 보드는
    상기 테스트 신호를 복사하여 복사된 복수의 테스트 신호들 각각을 채널을 통하여 복수의 그룹들로 구분되는 복수의 테스트 대상 장치들에 인가하고,
    상기 테스트 대상 장치들 각각으로부터의, 상기 복사된 테스트 신호들에 응답한 테스트 결과 신호들을 상기 자동 테스트 장치에 제공하고,
    상기 테스트 인터페이스 보드는
    상기 테스트 대상 장치들 각각으로부터의, 상기 테스트 결과 신호와 관련된, 상기 테스트 대상 장치들 각각에서의 테스트 동작의 완료를 나타내는 상태 신호들을 수신하고, 상기 상태 신호들 모두가 상기 테스트 동작의 완료를 나타내는 경우에 활성화되는 타이밍 동기 신호를 상기 자동 테스트 장치에 제공하는 동기 신호 생성기를 포함하고,
    상기 동기 신호 생성기는 상기 상태 신호들을 수신하고, 상기 상태 신호들 각각의 논리 레벨이 제1 로직 레벨이 되는 경우 활성화되는 상기 타이밍 동기 신호를 출력하는 필드 프로그래머블 게이트 어레이(field programmable gate array; 이하 FPGA) 소자를 포함하고,
    상기 FPGA 소자는 상기 테스트 대상 장치들의 수에 따라 프로그램가능한 테스트 시스템.
  7. 제6항에 있어서, 상기 테스트 인터페이스 보드는
    상기 자동 테스트 장치와 상기 복수의 그룹들의 테스트 대상 장치들을 서로 연결시키는 복수의 릴레이 회로들을 더 포함하고,
    상기 동기 신호 생성기는
    상기 상태 신호들을 수신하고, 상기 상태 신호들의 논리 레벨에 기초하여 상기 타이밍 동기 신호를 활성화시키고 상기 타이밍 동기 신호를 상기 자동 테스트 장치에 제공하는 테스트 시스템.
  8. 제7항에 있어서, 상기 복수의 릴레이 회로들 각각은
    상기 테스트 신호를 복사하여 상기 복사된 테스트 신호로 제공하는 버퍼;
    제1 스위칭 제어 신호에 응답하여 상기 복사된 테스트 신호를 제1 배선 라인들을 통하여 대응하는 그룹의 테스트 대상 장치들에 제공하는 제1 릴레이들;
    제2 스위칭 제어 신호에 응답하여 상기 대응하는 그룹의 테스트 대상 장치들로부터 제공되는 상기 테스트 결과 신호와 상기 상태 신호를 제2 배선 라인들을 통하여 상기 자동 테스트 장치에 제공하는 제2 릴레이들을 포함하고,
    상기 상태 신호는 제3 배선 라인을 통하여 상기 동기 신호 생성기에 제공되고,
    상기 테스트 인터페이스 보드는
    상기 자동 테스트 장치로부터의 제어 신호에 응답하여 상기 제1 스위칭 제어 신호와 상기 제2 스위칭 제어 신호를 생성하는 스위칭 신호 생성기를 더 포함하는 테스트 시스템.
  9. 제7항에 있어서,
    상기 복수의 테스트 대상 장치들은 각각 비휘발성 메모리 장치를 포함하고,
    상기 비휘발성 메모리 장치들은 각각 상기 복사된 테스트 신호에 응답하여 복수의 테스트 아이템들 중 하나에 대한 부분 테스트 동작이 완료되는 경우, 상기 상태 신호를 상기 제1 로직 레벨로 출력하고,
    상기 자동 테스트 장치는 상기 복수의 그룹들에 해당하는 복수의 유닛 보드들을 포함하고,
    상기 동기 신호 생성기는 활성화된 상기 타이밍 동기 신호를 상기 복수의 유닛 보드들에 동시에 제공하고,
    상기 복수의 유닛 보드들 각각은
    상기 복수의 그룹들 중 대응하는 그룹의 테스트 대상 장치들에 대응하는 복수의 핀 일렉트로닉스(pin electronics; 이하 ‘PE) 보드들;
    상기 PE 보드들로부터의 패스/페일 정보 신호들에 응답하여 매치 신호를 생성하는 매치 컨트롤러; 및
    상기 매치 신호 및 상기 타이밍 동기 신호에 응답하여 상기 복수의 테스트 아이템들에 대한 테스트 시퀀스를 제어하는 시퀀스 제어 신호를 상기 PE 보드들에 제공하는 시퀀스 컨트롤러를 포함하고,
    상기 복수의 유닛 보드들은 상기 복수의 그룹들 중 대응하는 그룹의 테스트 대상 장치들에 대하여 개별적으로 테스트를 수행하되, 상기 타이밍 동기 신호에 기초하여 상기 복수의 테스트 아이템들에 대한 상기 테스트 시퀀스를 서로 동기시키는 테스트 시스템.
  10. 복수의 테스트 대상 장치들에 연결되는 테스트 인터페이스 보드의 동작 방법으로서,
    자동 테스트 장치로부터 제공되는 테스트 신호를 복사하여 복사된 테스트 신호들을 상기 테스트 대상 장치들에 제공하는 단계;
    상기 테스트 대상 장치들로부터, 상기 복사된 테스트 신호들에 응답한 테스트 결과 신호들을 상기 자동 테스트 장치에 제공하는 단계; 및
    상기 테스트 대상 장치들 각각으로부터의, 상기 테스트 신호와 관련된, 상기 테스트 대상 장치들 각각에서의 테스트 동작의 완료를 나타내는 상태 신호들을 수신하고, 상기 상태 신호들 모두가 상기 테스트 동작의 완료를 나타내는 경우에 활성화되는 타이밍 동기 신호를 상기 자동 테스트 장치에 제공하는 단계를 포함하고,
    상기 복수의 테스트 대상 장치들은 각각 비휘발성 메모리 장치를 포함하고,
    상기 비휘발성 메모리 장치들은 각각 상기 복사된 테스트 신호에 응답하여 복수의 테스트 아이템들 중 하나에 대한 부분 테스트 동작이 완료되는 경우, 상기 상태 신호를 하이 레벨로 출력하고,
    상기 비휘발성 메모리 장치들 각각은 상기 상태 신호를 출력하는 상태 신호 생성기를 포함하는 테스트 인터페이스 보드의 동작 방법.
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