CN101728436A

CN101728436A - 薄膜晶体管元件及其制作方法

Info

Publication number: CN101728436A
Application number: CN200910251399A
Authority: CN
Inventors: 曾卿杰
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2009-12-03
Filing date: 2009-12-03
Publication date: 2010-06-09

Abstract

本发明提供一种薄膜晶体管元件及其制作方法。薄膜晶体管元件包括一结晶半导体层与一图案化重度掺杂半导体层。图案化重度掺杂半导体层利用沉积工艺加以形成，且重度掺杂半导体层包括一第一重度掺杂半导体层与一第二重度掺杂半导体层，其中第一重度掺杂半导体层包覆结晶半导体层的第一侧表面以及与第一侧表面连接的部分上表面，第二重度掺杂半导体层包覆结晶半导体层的第二侧表面以及与第二侧表面连接的部分上表面。

Description

薄膜晶体管元件及其制作方法

技术领域

本发明涉及一种薄膜晶体管元件及其制作方法，尤指一种薄膜晶体管元件，其具有包覆结晶半导体层的侧表面与部分上表面的图案化重度掺杂半导体层，以及制作上述薄膜晶体管元件的方法。

背景技术

非晶硅(amorphous silicon)薄膜目前已广泛地被应用在平面显示装置上，作为薄膜晶体管元件的半导体层(一般称使用非晶硅作为半导体层的薄膜晶体管元件为非晶硅薄膜晶体管元件)。然而，过低的电子迁移率、低驱动电流以及元件可靠度不佳，造成了非晶硅薄膜晶体管元件在应用上的限制。举例而言，非晶硅薄膜在光的照射下会产生照光衰退效应(Staebler-Wronski effect)，而使得元件稳定性不佳而无法符合高阶液晶显示装置的规格要求。再者，当应用在有机电激发光显示装置时，非晶硅薄膜晶体管元件在长时间使用后会有劣化的问题，会使得通过有机发光层的电流量下降，进而影响发光的亮度。使用多晶硅薄膜作为半导体层除了有较高的电子迁移率外，也可改善晶体管劣化的情形。

公知显示面板上的多晶硅薄膜晶体管的重掺杂漏极/源极层(亦称为欧姆接触层)主要利用离子布植工艺加以制作，但受限于离子布植机台尺寸仅开发至小尺寸基板(4.5代或4代以前的基板)，目前无大尺寸基板的离子布植机台，且使用离子布植工艺与标准非晶硅薄膜晶体管元件的工艺并不相容，而使得多晶硅薄膜晶体管元件的工艺受到限制。

发明内容

本发明目的之一在于提供一种薄膜晶体管元件及其制作方法，以解决公知技术所面临的难题。

本发明的一较佳实施例提供一种薄膜晶体管元件，包括一基板、一结晶半导体层、一图案化重度掺杂半导体层、一源极与一漏极、一栅极绝缘层与一栅极。结晶半导体层设置于基板上，其中结晶半导体层包括一上表面、一第一侧表面与一第二侧表面。图案化重度掺杂半导体层设置于结晶半导体层与基板上，图案化重度掺杂半导体层包括一第一重度掺杂半导体层与一第二重度掺杂半导体层，其中第一重度掺杂半导体层包覆结晶半导体层的第一侧表面以及与第一侧表面连接的部分上表面，第二重度掺杂半导体层包覆结晶半导体层的第二侧表面以及与第二侧表面连接的部分上表面。源极与漏极分别设置于第一重度掺杂半导体层与第二重度掺杂半导体层上。栅极绝缘层设置于源极、漏极与结晶半导体层上。栅极设置于栅极绝缘层上。

本发明的另一较佳实施例提供一种制作薄膜晶体管元件的方法，包括下列步骤。首先提供一基板，并于基板上形成一结晶半导体层。随后于结晶半导体层与基板上沉积一重度掺杂半导体层，并图案化重度掺杂半导体层以形成一第一重度掺杂半导体层与一第二重度掺杂半导体层。接着于第一重度掺杂半导体层与第二重度掺杂半导体层上分别形成一源极与一漏极。

本发明的又一较佳实施例提供一种制作薄膜晶体管元件的方法，包括下列步骤。首先提供一基板，并于基板上形成一结晶半导体层。随后于结晶半导体层与基板上沉积一重度掺杂半导体层。接着于重度掺杂半导体层上形成一导电层。之后图案化导电层以形成一源极与一漏极，并图案化重度掺杂半导体层以形成一第一重度掺杂半导体层与一第二重度掺杂半导体层。

本发明的薄膜晶体管元件的结晶半导体层的第一侧表面与第二侧表面分别被第一重度掺杂半导体层与第二重度掺杂半导体层所包覆，而由于重度掺杂半导体层可阻挡空穴传导，而可避免漏电流的问题生。此外，本发明制作薄膜晶体管元件的方法利用沉积工艺形成重度掺杂半导体层，而非利用离子布植工艺形成重度掺杂半导体层，因此不会工艺不会因基板尺寸而受限制，且沉积工艺可整合于非晶硅薄膜晶体管元件的标准工艺内。

附图说明

图1至图4绘示了本发明的一较佳实施例的制作薄膜晶体管元件的方法示意图；

图5至图8绘示了本发明的另一较佳实施例的制作薄膜晶体管元件的方法示意图。

其中，附图标记

10 基板 12 结晶半导体层

121 上表面 122 第一侧表面

123 第二侧表面 14 重度掺杂半导体层

141 第一重度掺杂半导体层 142 第二重度掺杂半导体层

16 导电层 16S 源极

16D 漏极 18 栅极绝缘层

20 栅极 22 薄膜晶体管元件

30 基板 32 结晶半导体层

321 上表面 322 第一侧表面

323 第二侧表面 34 重度掺杂半导体层

36 导电层 36S 源极

36D 漏极 38 栅极绝缘层

40 栅极 42 薄膜晶体管元件

具体实施方式

为使本领域技术人员能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图4。图1至图4绘示了本发明的一较佳实施例的制作薄膜晶体管元件的方法示意图。如图1所示，首先提供一基板10，其中基板10可为一透明基板例如玻璃基板，但不以此为限而可为其它各种类型的基板，例如，塑胶基板或晶圆。接着于基板10上形成一结晶半导体层(crystallinesemiconductor layer)12。在形成结晶半导体层12之前，可选择性地于基板10上形成一缓冲层(图未示)。本实施例的结晶半导体层12选用一多晶硅半导体层(polycrystalline silicon semiconductor layer)，但结晶半导体层12的材料并不限于硅，而可为其它半导体材料，且其结晶形式亦不限于多晶，而可为其它结晶形式，例如，微晶。在本实施例中，结晶半导体层12的制作包括下列步骤。于基板10上形成一非晶半导体层，例如一非晶硅半导体层(amorphous siliconsemiconductor layer)；进行一改质工艺，将非晶半导体层转变为结晶半导体层12(在此为多晶硅半导体层)；以及对结晶半导体层12进行图案化，例如利用光刻与蚀刻技术。在本实施例中，改质工艺选用一固态结晶(solid phasecrystallization，SPC)工艺，在介于约600℃至700的℃的高温下将非晶硅转变为多晶硅。由于在此高温下，基板10无可避免地会因温度过高而产生收缩，因此本实施例的薄膜晶体管元件为顶栅型(top-gate type)薄膜晶体管元件，亦即在进行完高温的固态结晶工艺形成了多晶硅半导体层后，才依序制作源极/漏极与栅极，因此不会产生对位不准的问题。值得说明的是在本实施例中，改质工艺并不限于选用固态结晶工艺，而可选用其它各式改质工艺，例如快速热工艺(rapid thermal process，RTP)、炉管(furnace)加热工艺、准分子激光退火(excimerlaser annealing，ELA)工艺、金属诱导结晶(metal-induced crystallization，MIC)工艺、金属诱导侧向结晶(metal-induced lateral crystallization，MILC)工艺、循序性侧向结晶(sequential lateral solidification，SLS)工艺或连续硅结晶(continuousgrain silicon，CGS)等其它改质工艺。另外，本实施例的方法亦不限于通过改质工艺形成结晶半导体层12，例如亦可直接于基板10上形成结晶半导体层12，并对结晶半导体层12进行图案化。在图案化之后，结晶半导体层12包括一上表面121、一第一侧表面122与一第二侧表面123。

如图2所示，接着于结晶半导体层12与基板10上沉积一重度掺杂半导体层14(例如一N型重度掺杂半导体层)，并图案化重度掺杂半导体层14以形成一第一重度掺杂半导体层141与一第二重度掺杂半导体层142，其中重度掺杂半导体层14可利用例如化学气相沉积工艺形成，而图案化重度掺杂半导体层14的步骤可利用例如光刻与蚀刻技术并配合掩膜加以达成。第一重度掺杂半导体层141与第二重度掺杂半导体层142分别对应结晶半导体层12的两侧，且第一重度掺杂半导体层141包覆结晶半导体层12的第一侧表面122以及与第一侧表面122连接的部分上表面121，而第二重度掺杂半导体层142包覆结晶半导体层12的第二侧表面123以及与第二侧表面123连接的部分上表面121。

如图3所示，随后于基板10、结晶半导体层12与重度掺杂半导体层14上形成一导电层16，例如一金属层，并利用例如光刻与蚀刻技术并配合掩膜图案化导电层16，以形成一源极16S与一漏极16D。在本实施例中，源极16S大体上位于第一重度掺杂半导体层141上，并且未与结晶半导体层12接触，此外源极16S突出于第一重度掺杂半导体层141而部分覆盖基板10；漏极16D大体上位于第二重度掺杂半导体层142上，并且未与结晶半导体层12接触，此外漏极16D突出于第二重度掺杂半导体层142而部分覆盖基板10。由图3可知，结晶半导体层12的第一侧表面122与第二侧表面123分别被第一重度掺杂半导体层141与第二重度掺杂半导体层142所包覆，因此源极16S与结晶半导体层12的第一侧表面122之间设置有第一重度掺杂半导体层141，而漏极16D与结晶半导体层12的第二侧表面123之间设置有第二重度掺杂半导体层142，借此第一重度掺杂半导体层141与第二重度掺杂半导体层142可阻挡空穴传导，而可避免源极16S/漏极16D与结晶半导体层12之间产生漏电流(current leakage)。

如图4所示，接着于基板10、结晶半导体层12、源极16S与漏极16D上形成一栅极绝缘层18，再于栅极绝缘层18上形成一栅极20对应结晶半导体层12，以形成本实施例的薄膜晶体管元件22。

请参考图5至图8。图5至图8绘示了本发明的另一较佳实施例的制作薄膜晶体管元件的方法示意图，其中为简化说明并便于比较各实施例的相异处，本实施例主要仅针对相异处进行说明，而不再对相同处多加赘述。如图5所示，首先提供一基板30。接着于基板30上形成一结晶半导体层32，并对结晶半导体层32进行图案化。结晶半导体层32包括一上表面321、一第一侧表面322与一第二侧表面323。

如图6所示，接着依序于结晶半导体层32与基板30上形成一重度掺杂半导体层34，以及一导电层36，其中重度掺杂半导体层34可利用例如化学气相沉积工艺形成，而导电层36可为例如一金属层或其它导电性佳的导电层。

如图7所示，图案化重度掺杂半导体层34以形成一第一重度掺杂半导体层341与一第二重度掺杂半导体层342，以及图案化导电层36以形成一源极36S与一漏极36D。在本实施例中，重度掺杂半导体层34与导电层36利用同一掩膜进行图案化，因此具有工艺简化的优点，但不以此为限，例如重度掺杂半导体层34与导电层36亦可利用不同掩膜或其它方式分别进行图案化。第一重度掺杂半导体层341与第二重度掺杂半导体层342分别对应结晶半导体层32的两侧，其中第一重度掺杂半导体层341包覆结晶半导体层32的第一侧表面322以及与第一侧表面322连接的部分上表面321，且第一重度掺杂半导体层341另覆盖部分的基板30；第二重度掺杂半导体层342包覆结晶半导体层32的第二侧表面323以及与第二侧表面323连接的部分上表面321，且第二重度掺杂半导体层342另覆盖部分的基板30。另外在本实施例中，源极36S的边缘大体上与第一重度掺杂半导体层341的边缘对齐，且漏极36D的边缘大体上与第二重度掺杂半导体层342的边缘对齐。由图7可知，结晶半导体层32的第一侧表面322与第二侧表面323分别被第一重度掺杂半导体层341与第二重度掺杂半导体层342所包覆，因此源极36S与结晶半导体层32的第一侧表面322之间设置有第一重度掺杂半导体层341，而漏极36D与结晶半导体层32的第二侧表面323之间设置有第二重度掺杂半导体层342，借此第一重度掺杂半导体层341与第二重度掺杂半导体层342可阻挡空穴传导，而可避免漏电流的问题。

如图8所示，接着于基板30、结晶半导体层32、源极36S与漏极36D上形成一栅极绝缘层38，再于栅极绝缘层38上形成一栅极40对应结晶半导体层32，以形成本实施例的薄膜晶体管元件42。

综上所述，本发明的薄膜晶体管元件的结晶半导体层的第一侧表面与第二侧表面分别被第一重度掺杂半导体层与第二重度掺杂半导体层所包覆，而由于重度掺杂半导体层可阻挡空穴传导，而可避免漏电流的问题生。此外，本发明制作薄膜晶体管元件的方法利用化学沉积工艺形成重度掺杂半导体层，而非利用离子布植工艺形成重度掺杂半导体层，因此工艺不会因基板尺寸而受限制，且化学沉积工艺可整合于非晶硅薄膜晶体管元件的标准工艺内。另外，本发明的薄膜晶体管元件为顶栅型薄膜晶体管元件，因此在使用温度较高的转质工艺形成结晶硅半导体层的情况下，亦不会产生对位不准的问题。再者，本发明的薄膜晶体管元件使用结晶硅半导体层作为通道，故具有高电子迁移率、高驱动电流以及与高元件可靠度的特性，因此可应用于高阶液晶显示装置或有机电激发光显示装置等产品上。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种薄膜晶体管元件，其特征在于，包括：

一基板；

一结晶半导体层，设置于该基板上，其中该结晶半导体层包括一上表面、一第一侧表面与一第二侧表面；

一图案化重度掺杂半导体层，设置于该结晶半导体层与该基板上，该图案化重度掺杂半导体层包括一第一重度掺杂半导体层与一第二重度掺杂半导体层，其中该第一重度掺杂半导体层包覆该结晶半导体层的该第一侧表面以及与该第一侧表面连接的部分该上表面，该第二重度掺杂半导体层包覆该结晶半导体层的该第二侧表面以及与该第二侧表面连接的部分该上表面；以及

一源极与一漏极，分别设置于该第一重度掺杂半导体层与该第二重度掺杂半导体层上；

一栅极绝缘层，设置于该源极、该漏极与该结晶半导体层上；以及

一栅极，设置于该栅极绝缘层上。

2.根据权利要求1所述的薄膜晶体管元件，其特征在于，该结晶半导体层包括一多晶硅半导体层。

3.根据权利要求1所述的薄膜晶体管元件，其特征在于，该第一重度掺杂半导体层另覆盖部分该基板，且该第二重度掺杂半导体层另覆盖部分该基板。

4.根据权利要求3所述的薄膜晶体管元件，其特征在于，该源极的边缘大体上与该第一重度掺杂半导体层的边缘对齐，且该漏极的边缘大体上与该第二重度掺杂半导体层的边缘对齐。

5.根据权利要求1所述的薄膜晶体管元件，其特征在于，该源极突出于该第一重度掺杂半导体层并覆盖部分该基板，且该漏极突出于该第二重度掺杂半导体层并覆盖部分该基板。

6.一种制作薄膜晶体管元件的方法，其特征在于，包括：

提供一基板；

于该基板上形成一结晶半导体层；

于该结晶半导体层与该基板上沉积一重度掺杂半导体层，并图案化该重度掺杂半导体层以形成一第一重度掺杂半导体层与一第二重度掺杂半导体层；以及

于该第一重度掺杂半导体层与该第二重度掺杂半导体层上分别形成一源极与一漏极。

7.根据权利要求6所述的制作薄膜晶体管元件的方法，其特征在于，该结晶半导体层包括一多晶硅半导体层。

8.根据权利要求6所述的制作薄膜晶体管元件的方法，其特征在于，该结晶半导体层包括一上表面、一第一侧表面与一第二侧表面，该第一重度掺杂半导体层包覆该结晶半导体层的该第一侧表面以及与该第一侧表面连接的部分该上表面，且该第二重度掺杂半导体层包覆该结晶半导体层的该第二侧表面以及与该第二侧表面连接的部分该上表面。

9.根据权利要求8所述的制作薄膜晶体管元件的方法，其特征在于，该第一重度掺杂半导体层另覆盖部分该基板，且该第二重度掺杂半导体层另覆盖部分该基板。

10.根据权利要求9所述的制作薄膜晶体管元件的方法，其特征在于，该源极的边缘大体上与该第一重度掺杂半导体层的边缘对齐，且该漏极的边缘大体上与该第二重度掺杂半导体层的边缘对齐。

11.根据权利要求8所述的制作薄膜晶体管元件的方法，其特征在于，该源极突出于该第一重度掺杂半导体层并覆盖部分该基板，且该漏极突出于该第二重度掺杂半导体层并覆盖部分该基板。

12.根据权利要求6所述的制作薄膜晶体管元件的方法，其特征在于，另包括于该结晶半导体层、该源极与该漏极上依序形成一栅极绝缘层与一栅极。

13.一种制作薄膜晶体管元件的方法，其特征在于，包括：

提供一基板；

于该基板上形成一结晶半导体层；

于该结晶半导体层与该基板上沉积一重度掺杂半导体层；

于该重度掺杂半导体层上形成一导电层；

图案化该导电层以形成一源极与一漏极，并图案化该重度掺杂半导体层以形成一第一重度掺杂半导体层与一第二重度掺杂半导体层。

14.根据权利要求13所述的制作薄膜晶体管元件的方法，其特征在于，该源极、该漏极、该第一重度掺杂半导体层与该第二重度掺杂半导体层利用同一掩膜进行图案化。

15.根据权利要求13所述的制作薄膜晶体管元件的方法，其特征在于，该结晶半导体层包括一多晶硅半导体层。

16.根据权利要求13所述的制作薄膜晶体管元件的方法，其特征在于，该结晶半导体层包括一上表面、一第一侧表面与一第二侧表面，该第一重度掺杂半导体层包覆该结晶半导体层的该第一侧表面以及与该第一侧表面连接的部分该上表面，且该第二重度掺杂半导体层该结晶半导体层的该第二侧表面以及与该第二侧表面连接的部分该上表面。

17.根据权利要求16所述的制作薄膜晶体管元件的方法，其特征在于，该第一重度掺杂半导体层另覆盖部分该基板，且该第二重度掺杂半导体层另覆盖部分该基板。

18.根据权利要求17所述的制作薄膜晶体管元件的方法，其特征在于，该源极的边缘大体上与该第一重度掺杂半导体层的边缘对齐，且该漏极的边缘大体上与该第二重度掺杂半导体层的边缘对齐。

19.根据权利要求13所述的制作薄膜晶体管元件的方法，其特征在于，该源极突出于该第一重度掺杂半导体层并覆盖部分该基板，且该漏极突出于该第二重度掺杂半导体层并覆盖部分该基板。