TWI362088B - Multilayer wiring board - Google Patents

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TWI362088B
TWI362088B TW094104445A TW94104445A TWI362088B TW I362088 B TWI362088 B TW I362088B TW 094104445 A TW094104445 A TW 094104445A TW 94104445 A TW94104445 A TW 94104445A TW I362088 B TWI362088 B TW I362088B
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Eiichi Hirakawa
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Shinko Electric Ind Co
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Description

^62088 九、發明說明：【發^明戶斤屬之彳标】發明領域 5 本發明係有關一種多層佈線板，且更有 10 15 2〇 q 王/rj 々";、 各佈線層之佈線圖案之有效拉出(扇出數(fan 〇ut))的多層 佈線板。C先前技術J 發明背景 於近來之半導體元件中，邏輯元件之功能性與密度係 已被增強，且輸入-輸出數係已增加。因此，已提供下列產 ;即，該因輸入-輸出數增加所造成之電極形成空間的短 缺係已藉將大量電極置於半導體構件（晶片）之一電極形成 表面上而彌補。舉例言之，於一半導體晶片藉倒裝片接合 :::=::=::::(::_列厲衣面之周邊部位中），僅於佈 ==提供-層佈線圖案係使其可能將所有電極連接至佈 換言之，—佈_案可自—形成在佈線板上之一 置處之塾(其相當於晶片之各電極)而拉出。然而，於半導 2片之電極形成表面上以格柵方式或區域陣列方式排列 ::極時，其可能產生一缺點，即’佈線圖案無法自一 2中之所有墊拉出，雖然此缺點之_取決於該形 成於佈線板上之塾的數目触的排列間距。 消除此-缺點之方法財下列方法：—其上欲 +導體晶片之佈線板係形成為多層形式，以導體晶片、 之 5 1362088 所有電極係分別藉適當地將佈線圖案置放於堆疊之佈線層 中而連接至佈線圖案。其之一實施例係顯示於第4圖中。於 第4圖所示之構造中，一半導體晶片5(其中大量電極6係以 格柵圖案排列於一安裝表面上）係安裝於一多層佈線板1 5 上，於多層佈線板1中係堆疊有四層佈線層。藉使用此多層 .、 佈線板1，半導體晶片5之所有電極6可電氣連接至佈線圖案 2，且經介層洞3而電氣連接至内層中之佈線圖案2a，且更 經介層洞3而電氣連接至外連接端子4。 Φ 當半導體晶片如前述被安裝於該佈線板上時，假若電 10 極數目不大，則具有四層之多層佈線板（如第4圖中所示）係 足夠。然而，例如，當安裝一具有30x30針、40x40針等之 半導體晶片中（其中係排列有極大量之電極）時，佈線層的數 目係需再增加，此乃因列（因該列故可自各佈線層進行一扇 出（佈線圖案的拉出））的數目有所限制。於此例子中，為了 15 藉堆疊佈線層（其各具有以高密度形式形成之佈線圖案）而 構成一多層佈線板，故應用一高密度佈線方法，諸如，一 鲁 增層法。 - 第5圖係概略顯示依據習知技術之一實施例之一多層 佈線板的構造，其係使用一增層法而構成，且顯示其之部 20 份橫截面結構。於所述之多層佈線板（增層印刷電路板)20 中，四佈線層22係堆疊於中心基板21之各頂部與底部上， 且介層絕緣層23係插置於其中。為簡便起見，各佈線層22 自頂部開始係分別稱為”第一層”佈線層、”第二層”佈線 層、...、以及”第八層”佈線層。各佈線層22包括多數個墊 6 p(其以-狀制^技）Μ”佈線_wp(各佈線 圖案係以下列方式形成，即，其之—端係、連接至多個塾p 之任m端係料（於所例示之實施例的左側》。 ’、、頁U疋’於4包括於佈線層22中之塾p中，亦有不與 佈線圖案WP連接的墊p。A . . . .R ^ y 里^再者，垂直相鄰之佈線層22(墊p) 係經該形成於介層絕緣層23中之介層洞VH(其中填充有導 體)而彼此電氣連接。附帶—提的是，一半導體晶片係藉倒 裝片接合法而安裝於該提供於第—層之佈線層22中之整p 上’即如圖式中之虛線所示。 第6A與6B圖係概要顯示墊的排列與該部份構成前述 之多層佈線板2G之-與第二層之(部份)佈線層中之佈線圖 案的拉出。該提供於第一層佈線層22中之墊^與打的排列 係與以格柵圖案形式排列於一半導體晶片（欲被安裝於多 層佈線板20上）之一安裝表面上之電極的排列一致。再者， 就第一層之佈線層中之墊P1#P2(佈線圖案wp係自該墊拉 出）而言（第6A圖），其不需置放相對之墊於第二層之佈線層 中（第6B圖）。因此，該jy良提供於J 士層系相_當於 第一層中之佈線亂案说&不_自其拉出的塾，且此二者之墊係 經介層洞VH.(第5圖）而彼此電氣連舞。
如第6A與6B圖所示，於習知之拉出佈線圖案WP的方 法中，佈線圖案WP係自矩形區域PR1與於後亦稱為” 墊配置區域"，其中係置放有墊）<外部位-從序呈各S列成 群地拉出》於此例子中，就該位於墊配置區域PR.1與PR2之 内部位（自外側算起之第二列）中的墊P2而言，佈線圖案WP 係穿過最外部位中之相鄰墊P1間的空間，以被線性拉出至 墊配置區域PR1與PR2之各外部，即如圖式所示。因此，於 墊配置區域PR1與PR2外側上之佈線圖案wp的各排列中， 佈線圖案WP(其自該置放於相關墊配置區域之最外部位中 之墊P1拉出）與佈線圖案WP(自相關墊配置區域之中心部位 中之墊P2拉出）係交替配置。 與前述之習知技藝相關的技術包括例如日本未審查專 利申請案（JPP) 11-297885中所述之一多層電路板，其中係 堆疊有電路板。於此多層電路板中，就第一層電路板(其上 欲安裝一電子組件）而言，電路圖案係自下列島形物拉出： 置於一其中排列有島形物之區域之最外部位中的所有島形 物、置於該區域之對角線上的島形物、以及置於鄰近該對 角線的島形物；且就第二層及而後層之各電路板而言，電 路圖案係自下列島形物拉出，即，置於一其中排列有島形 物之區域之最外部位中的所有島形物、以及置於一空缺空 間之周邊部位中的島形物，該空缺空間係藉拉出上層中之 電路圖案而形成於對角線的方向上。 如刖述，於習知技藝中，當一具有3〇χ3〇針、4以4〇針 等之半導體晶片（其中排列有極大量之電極）被安裝於一佈 線板上時，係傾向於增加佈線層之數目此乃因列（因該列 故可自各佈線層進行-扇出（佈線圖案的拉出）)之數目係被 限制。 然而，佈線層數目的增加具有產品產量、可信度與成 本等嚴重問題。換言之，於欲將佈線板形成多層形式時， 1362088 佈線圖案係於各層中形成，且佈線圖案係經介層洞而於層 之間彼此電氣連接，因此，連續堆疊該等層。因此，於其 之製造製程中係需要極高之準確性，且即使現在，該產品 之可信度係不需很高。再者，多層堆疊的例子係涉及技術 5 困難，此乃因需要不存在所有層的缺失。因此，佈線層數 目的降低對於高產率之製造一多層佈線板而言是有效的。 再者，當進行各佈線層之佈線圖案的拉出（扇出）時，可 能發生一缺點，其乃因為下佈線層無法到達自上佈線層依 序拉出之佈線圖案處(如，佈線圖案必須在中間佈線層中拉 10 出，且至下佈線層之連接性無法藉由介層洞或穿孔而建 立）。 舉例言之，於藉一增層法之多層佈線板的例子中（諸如 第5、6A與6B圖所示），佈線圖案係自各第一與第二層中之 墊配置區域PR1或PR2的一外部位依序以二列成群地拉 15 出。因此，當此拉出方法施用至第三層時，係發生一缺點， 如第7A與7B圖所示。即，該提供於第三層中之墊P1係相當 於五個墊(於第二層中，佈線圖案WP係不自該墊拉出（第6B 圖）），且第三與第二層可經該形成於五個墊P1上之介層洞 VH(第5圖）而彼此電氣連接。然而，該第_^乾下..層（於第5 20 圖所示之實施例中，位於中心基板21上之第四與第五層）無 法被此-連-接^此_及_因該中心基板21中之欲形成穿孔:IH的區 域-(-第-XAJLX係ilH J，且在空間上，穿f L係無-法~被設置。 因此，如第7B圖所示，於第三層中，佈線圖案WP必須被扇 出。因此，已存在一缺點，即，增層印刷電路板20(第5圖） 9 1362088 之第四層與隨後層之佈線層22係不可有效地被使用。 為了解決此一缺點，已認為可降低該欲形成於中心基 板21中之穿孔TH的直徑。然而，由於此穿孔一般係藉鑽孔 方式而形成’故於現今狀況下，穿孔的直徑係傾向於增加 5 (於習知技藝之此狀態下約250至300 μπι)。因此，由於在降 低穿孔直徑上的技術限制，故此係非為一有效方法。再者， 除了穿孔的尺寸外，造成前述缺點之原因的因子（諸如’該 通過相鄰墊間之空間的佈線圖案的線寬）亦會再發生。然 而，相似地，仍存在降低佈線圖案之線寬的技術限制。 10 【發明内容;J 發明概要 本發明之—目_在提供-種多層佈線板，其係安裝 一電子組件(諸如， 半導體構件或一半導體元件），該電子 組件具有於—安裝表面上排列成格柵圖案之電極，該多層 15
佈線板可有效降低堆4層之數目，且對產品部份之產量的 增進與成本的降低有所幫助。 两運珉刖述目的 依據本發明 .......丹提伢一檀多層佈線 板，其包括多數個堆Φ之佈線層，料線層具❹數個墊 ”夕數個佈線®案，該多數㈣係排列成—格栅圖案，以 相對於右人女裳於其上之電子組件之電極的排列，各佈線 圖案係形成以使得其之—端連接至該多數個塾之任—塾， 且使付其之另-端自其中置放有塾之—區域的—内部拉出 至-外部’其巾，於其上欲安賴電子組件之—第—層的 佈線層中’各別之佈線圖案係自下列之塾拉出，即，自置 10 1362088 於其中置放有墊之該區域之一最外部位中之所有的墊拉 出、自該鄰近相關區域之一角落之一對角線上的墊拉出、 以及在置放於相關區域之一内部位中之列中之所有墊中， 自位於相鄰列間之一對角方向中之各墊拉出，且其中，於 5 第二層及隨後層之各佈線層中，各別之佈線圖案係自置放 於一區域（其中置放有相關之墊）之最外部位之所有墊拉出 (於其中，墊係經介層洞而電氣連接至一位於上層佈線層中 之佈線圖案不拉出的墊.），以及在置放於相關區域之一内部 位中之列中之所有墊中，自位於相鄰列間之一對角方向中 10 之各墊或藉在側向方向之以一預定距離彼此空間相隔配置 之各墊拉出。 圖式簡單說明 第1圖係為一橫截面圖，其概要式顯示依據本發明一具 體實施例之多層佈線板的（部份)構造； 15 第2A與2B圖係為平面圖，其概要式顯示部份構成第1 圖之多層佈線板第一與第二層之（部份）佈線層中之墊的排 列與佈線圖案的拉出； 第3A與3B圖係為平面圖，其概要式顯示部份構成第1 圖之多層佈線板之第三層之（部份）佈線層中之墊的排列與 20 第五層之(部份)佈線層中之佈線圖案的拉出； 第4圖係為一橫截面圖，其概要式顯示一半導體晶片安 裝於其上之狀態下的多層佈線板； 第5圖係為一橫截面圖，其概要式顯示依據習知技藝之 一實施例之一多層佈線板的（部份)構造； π 1362088 第6A與6B圖係為平面圖，其概要式顯示部份構成第5 圖之多層佈線板第一與第二層之(部份)佈線層中之墊的排 列與佈線圖案的拉出；以及 第7A與7B圖係為平面圖，其概要式顯示部份構成第5 5 圖之多層佈線板第三層之（部份)佈線層中之墊的排列與佈 線圖案的拉出。 C實施方式;3 較佳實施例之詳細說明 於後，將參照第1至3B圖說明依據本發明之多層佈線板 10 的一具體實施例。 15 20 第1圖係概要式顯示依據本發明一具體實施例之多層 佈線板的構造’並顯示其之部份橫截面結構。此具體實施 例之多層佈線板10係為一增層印刷電路板，其中一所需數 目（於例示實施例中為三）之佈線層12係堆疊於一中心基板 11的各表面上’且其間插置有介層絕緣層13。相似於第5圖 所不之實施例，各佈線層12係自頂部開始分別稱為，，第一 層佈線層、，，第二層，，佈線層、、及，，第六層，，佈線層。各 佈線層12包括多數個呈—預定排列方式放置之塾p以及多 ^個佈線圖案WP，各佈線圖案wp係以下列方式形成，即， 其之-端係連接至該多數個塾p之任 f出（於例示實施例之左側）。必須注意的是，於包括於佈 者層12之所有塾p中，亦有不連接至佈線圖案—㈣p。再 第㉟之佈線層12(塾p)與第二層之佈線層⑵塾係藉 ;成於該介層絕緣層13中之WH(其中填充有導體）而 12 1362088 ·· 5
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第二層之佈線層12(㈣鮮五層之佈線 鋪分卿錢糾二層側邊與第五㈣邊上之 ^丨層絕緣層13中之介層瞧(其中填充有導體）、形成於 中心基板11上之第三與第四層中之钟〇、以及形成於獅 上之穿孔TH(其中填充有導體)而彼此電氣連接。再者， 半導體晶Μ藉倒裝片接合法而安裝於該提供於第-層 佈線層12中的抑上，如圖式中之虛線所示。 本”體只施例之多層佈線板(增層印刷電路板)1〇係被 心十以使知於構成各層之佈線層12中，當佈線圖案—自 該設置有墊P之區域拉出時，該舰星麵|剛目鄰墊p 間U1拉出。相於使至少―佈線圖案wp通過該相鄰塾 P間之空間的條件係在於符合p>w+2s+c之關係，於此p為塾 P間之間距（中心距離）、w為佈線圖案wp之線寬、S為佈線 圖案WP間之間距、且e為塾p的直徑。因此，於本具體實施 例之增層印刷電路板财，假定該構成各層之佈線層12中 之塾P間之間距、佈線圖案wp之線寬等係符合此關係。 第2A圖係概要顯示在第一層（其部份構成本具體實施 例之增層印刷電路板10)之(部份)佈線層中之墊的配置與佈 線圖案的拉出。該提供於第一層之佈線層12中之墊η、p2 之 20 與P3的配置係與該呈格柵圖案排列於一半導體晶片（欲安 裝於增層印刷電路板10上）之一安裝表面上之電極的配置 相同。 第一層中之佈線圖案WP之拉出的基本特徵如下：佈線 圖案WP係自該安置於一墊配置區域PR1之一最外部位中之 13 1362088 所有墊pi拉出；且在置放於墊配置區域PR1之一内部位中之 列中之所有堅中，佈線圖案WP係優先地自塾p2(置放於鄰 近墊配置區域PR1之角落的對角線上）與墊p3(設置於相鄰 列間之對角線t)拉出。 5 如圖式中所示’在拉出佈線圖案WP之墊中，就設置於 蟄配置區域PR1之中心部位中之墊p2與P3而言，佈線圖案 NVP係通過相鄰墊間之空間，以被線性拉出至墊配置區域 PR1的外部。因此，於墊配置區域PR1外部上之佈線圖案 WP的配置中，該自墊P1(置於墊配置區域PR1之最外部位中） 10拉出的佈線圖案WP與該自墊配置區域PR1之中心部位拉出 之佈線圖案WP係交替地配置。 第2B圖係概要顯示第二層之(部份)佈線層中之墊的配 置與佈線圖案的拉出。就第一層（第2A圖）之佈線層中之塾 (佈線圖案WP係自其拉出）而言，其不需於第二層之佈線層 15 中置放相對的塾。因此，該提供於第二層中之塾係相當於 第一層中之不自其拉出之佈線圖案WP的墊，且此等塾二者 係經介層洞VH(第1圖）而彼此電氣連接。 第二層之佈線圖案WP之拉出的基本特徵如下：在該等 經介層洞VH而電氣連接至該位於第一層之佈線層中之塾 20 (佈線圖案WP不自其拉出）的所有墊中以及於置放於墊配置 區域PR2之一内部位中之列中之所有墊中，佈線圖案WPS 優先自該置放於一墊配置區域PR2之該最外部位中之所有 墊P1拉出广以及於置放於墊配置區域PR2之一内部位中之列 中之所有整中’佈線圖案WP係自塾P3(位於相鄰列間之對 14 1362088 角線方向中）或塾（未顯示於第_之實施例中，其於相鄰 之列間，在該側向方向上，以一預定距離彼此空間相隔配 置)拉出。 如同第一層之佈線層中之佈線圖案WP之拉出的例 5子，在佈線圖案WP係自其拉出之所有墊中，就該位於墊配 置區域PR2之一内部位的塾P3而言，佈線圖案卿係線性拉 出，以通過最外部位中之塾PiFb1的空間，如圖式所示。因 此，於塾配置區域PR2之外部上的佈線圖案WP配置中，該 自塾配置11域PR2之最外部位中之物拉出的佈線圖案wp 1〇與該自塾配置區域PR2之内部位中之塾朽拉出的佈線圖案 wp係交替配置。 第3A與3BSK系概要式顯示第三層之(部份)佈線層中之 塾的配置以及第五層之（部份）佈線層中之佈線圖案的拉 出就第—層（第2B圖）之佈線層中之墊(佈線圖案wp係自其 15拉出）而言’其不需置放相對的塾於第三層之佈線層中。因 此β玄提供於第三層中之墊係相當於六個墊(於第二層中， 佈線圖案WP係不自其拉出）。 \/ 該第二與第二層可經形成於六個墊上之介層洞VH(第 1圖）而彼此電氣連接。再者，第三層與下層（於第1圖之實施 2〇例中之中心基板11之相對表面上之第五層）亦可彼此電氣 連接，此乃、因_為·該_欲形_成_於_東设義^孔ΤΗ(第 圖）的區域係ϋ互m，且n乳应言，可被設 置即，於第三層中，佈線圖案亦可被扇出，如第3A圖之 虛線所指’但可藉穿孔TH而被電氣連接至第五層。因此， 15 1362088 於第五層中，佈線圖案WP亦可被扇出。第3B圖顯示其之一 實施例。 換言之，如同第二層之佈線層中之佈線圖案WP拉出的 例子，於第五層之佈線層中之佈線圖案WP的拉出中，在該 5 等經介層洞VH而電氣連接至該位於第二層之佈線層中之 墊(佈線圖案WP不自其拉出）的所有墊中，佈線圖案wp係自 置放於一塾配置區域PR3之一最外部位中之所有塾pi拉 出；在置放於塾配置區域PR3之一内部位中之列中之所有墊 中，佈線圖案WP係自墊P3(位於相鄰列間之對角線方向中） 10拉出，且自塾P4(其於相鄰之列間，在該側向方向上，以一 預定距離Μ彼此空間相隔配置）拉出。 於此，預定距離Μ係選定成一值，其等於或大於欲形 成於中心基板11中之穿孔ΤΗ的直徑。換言之，在所有置放 於配置區域PR3之内部位中之列中的塾_，就相鄰列間之在 15側向方向上之不以距離Μ彼此相隔之墊而言，穿孔ΤΗ的區 域係彼此重疊（如第7Α圖所示），且因此穿孔無法被設置。 因此，如第3Α圖之虛線所示，佈線圖案wps在第三層中扇 出。
如刖述，於本具體實施例之多層佈線板(增層印刷電路 20板）10中，當佈線圖案WP自區域（塾配置區域PR1、PRM PR3，其中塾⑺至叫係置於各佈線扣中）拉出時，佈線 圖案WP係交替地自下列墊拉出，即，自墊配置區域之一内 部位中之物至P4拉出以及自置於最外部位中之㈣拉 出，而與習知技藝不同(於習知技藝中，佈線圖案係自一墊 16 1362088 配置區域之外部位，依序呈各二列成群地拉出）。因此，該 其中設置有穿孔TH之區域可被確保，如第3A與3B圖所示， 且佈線圖案可拉出至該位於中心基板11之相對表面上之第 五層。即，其可能消除習知技藝中所面臨之缺點，即，當 5 佈線圖案依序自上佈線層拉出時，中間佈線層中之佈線圖 案必須被拉出；至該下層佈線層之連接性係無法藉由介層 洞或穿孔而建立；且因此，下佈線層無法有效被使用。 附帶一提的是，於習知技藝之增層印刷電路板20的構 造（第5圖）中，需堆疊八層佈線層。另一方面，於本具體實 10 施例之增層印刷電路板10的構造（第1圖）中，六層係已足 夠。因此，可有效地降低佈線層的數目。此使得其可能改 良產品（多層佈線板）主要部份之產量且降低成本。再者，其 不需降低穿孔TH的直徑或降低佈線圖案WP的線寬。因此， 此對於製造成本之降低有進一步之貢獻。 15 於前述之具體實施例中，已描述以一增層印刷電路板 作為形成多層佈線板之實施例。然而，由本發明之範疇可 知，就方法上，一多層佈線板的形成係不限於此實施例。 I：圖式簡單說明3 第1圖係為一橫截面圖，其概要式顯示依據本發明一具 20 體實施例之多層佈線板的（部份)構造； 第2A與2B圖係為平面圖，其概要式顯示部份構成第1 圖之多層佈線板第一與第二層之(部份)佈線層中之墊的排 列與佈線圖案的拉出； 第3A與3B圖係為平面圖，其概要式顯示部份構成第1 17 1362088 圖之多層佈線板之第三層之（部份)佈線層中之墊的排列與 第五層之(部份)佈線層中之佈線圖案的拉出； 第4圖係為一橫裁面圖，其概要式顯示一半導體晶片安 裝於其上之狀態下的多層佈線板； 5 第5圖係為一橫截面圖，其概要式顯示依據習知技藝之 一實施例之一多層佈線板的（部份)構造； 第6A與6B圖係為平面圖，其概要式顯示部份構成第5 圖之多層佈線板第一與第二層之（部份）佈線層中之墊的排 列與佈線圖案的拉出；以及 10 第7A與7B圖係為平面圖，其概要式顯示部份構成第5 圖之多層佈線板第三層之（部份）佈線層中之墊的排列與佈 線圖案的拉出。 【主要元件符號說明】 1、10、20 多層佈線板 2、2a 佈線圖案 3 介層洞 4 外連接端子 5 半導體晶片 6 電極 11、21 中心基板 12'22 佈線層 13、23 介層絶緣層 Μ 預定距離 P、P0、P 卜 P2、P3、P4 墊 PR1、PR2、PR3 墊西己置區域 TH 穿孔 VH 介層洞 WP 佈線圖案 18

Claims (1)

1362088 第94104445號專利申請案申請專利範圍替換本修正曰期|·：400·年-1.Z月曰一— 十、申請專利範圍： 1 ’ . 1. 一種多層佈線板，包含： ' 多數個堆疊之佈線層，各佈線層具有多數個墊與 多數個佈線圖案，該多數個墊係排列成一格柵圖案， 5 以相對於一欲安裝於其上之電子組件之電極的排列， 各佈線圖案係形成以使得其之一端連接至該多數個墊 之任一墊，且使得其之另一端自其中置放有墊之一區 域的一内部拉出至一外部， 其中，該電子組件係欲被安裝於一第一層的佈線 10 層上，各別之佈線圖案係自下列墊中被拉出：自置放 有該等墊之該區域的一最外部位中之所有被置放的墊 中拉出；自置放於鄰近相關區域之一角落之周圍之一 對角線上的墊中拉出；及於置放於相關區域之一内部 位中之列中之所有墊中，自位於相鄰列間之一對角方 15 向中之各墊拉出， 其中，於第二層與後續層之該等佈線層各者中， 各別佈線圖案係自下列墊中被拉出：自於置放有相關 墊之一區域之一最外部位之所有被置放的墊中拉出； 在經介層洞而電氣連接至該等位於該佈線層之一上層 20 中且佈線圖案不自其中拉出之墊的墊中拉出；及在置 放於相關區域之一内部位中之列中之所有墊中，自配 置於相鄰列間之一對角方向中之各墊中拉出，或自在 一側向方向以一預定距離彼此空間相隔配置之各墊中 拉出，其中，該預定距離係大於該側向方向的墊間距， 19 1362088 10 15 第941_5號專利申請案申請專利範圍替換本修正曰期 該側向方向係該等相鄰墊最接近的方向 __ 其中，第一層與第二層係藉由介層洞連接，且亦 包含佈線圖案之該第二層及一位在中心基板下方之層 係藉由介層洞及穿孔連接。 如申請專利範圍第1項之多層佈線板，其中該多層佈線 板係為一增層印刷電路板，其中於一中心基板之各表 面上係堆疊有所需數量之佈線層，且佈線層具有介層 絕緣層插置於其間，且其中，一佈線圖案不自其拉出 且係位於該中心基板之一表面上之該佈線層中之一 墊；以及，一佈線圖案自其拉出且係位於該中心基板 之另一表面上之該佈線層中之一墊，該等墊係藉一形 成於該中心基板中之穿孔而彼此電氣連接。 如申請專利範圍第2項之多層佈線板，其中該預定距離 係選定為一值，該值係等於或大於該穿孔之一直徑。 如申請專利範圍第1項之多層佈線板，其中直接位在該 中心基板上方及直接位在該中心基板下方之層的佈線 圖案可重疊。 2. 3. 4. 20
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