TWI335134B

TWI335134B - A semiconductor integrated circuit controlling output impedance and slew rate

Info

Publication number: TWI335134B
Application number: TW093108539A
Authority: TW
Inventors: Atsuhiro Hayashi; Takemi Negishi; Hiroshi Toyoshima
Original assignee: Renesas Electronics Corp
Priority date: 2003-04-23
Filing date: 2004-03-29
Publication date: 2010-12-21
Also published as: US7262643B2; US20040251940A1; CN1540756A; CN100388492C; TW200501575A; US20060255842A1; JP4428504B2; US20070296470A1; US7443212B2; US7176729B2; KR20040092416A; JP2004327602A; US20080211548A1

Description

1335134 玖、發明說明【發明所屬之技術領域】本發明係關於半導體積體電路裝置，爲關於可適當地使用於能以系統上之高頻進行資料轉送之半導體積體電路裝置之電路技術。【先前技術】爲了高速（高頻）進行記億體LSI (大規模積體電路 )和MPU (微處理器）間等之資料轉送，需要取得傳送系統之阻抗匹配，抑制由於反射之轉送波形的變形。在高速同步SRAM (靜態隨機存取記憶體）產品中，爲了取得阻抗匹配，有調整輸出驅動器之阻抗以與連接在專用LSI 接腳之電阻元件的電阻値相等之規格。另外，關於所傳送資料輸出時之轉換時間（上升/下降），爲了抑制（1)在封裝內之訊號反射，（2)由於封裝電感引起之同時輸出切換雜訊的產生（由於振鈴（ ringing )所導致之波形的錯亂等），期望長至轉送頻率之界限。因此，需要調整輸出轉換時間（壓擺率（slew rate ))以令資料轉送時之資料視窗（data window)寬度變大。在高速同步SRAM產品中，壓擺率調整不在輸出驅動器進行，係藉由LSI構裝板上之負荷調整等所調整。依據完成本發明後之周知例調查，與前述輸出阻抗調整以及壓擺率調整有關者，有以下之公報的存在。〔專利文獻1〕 -5- 1335134 日本專利特開平1 0-24283 5號公報〔專利文獻2〕日本專利特開2 00 1 - 1 5 66 1 8號公報〔專利文獻3〕 _ 日本專利特開2002- 1 35102號公報 - 在專利文獻1中，揭示有：各別設置輸出阻抗調整用電晶體和壓擺率調整用電晶體，藉由在壓擺率調整用電晶 •體的閘極加上短脈衝以控制上升時間，以阻抗調整用電晶體來決定輸出電壓位準。如此，可獨立地控制壓擺率和阻抗。在專利文獻2中，揭示有：在輸出設置依序令電晶體尺寸變大之開放汲極型緩衝器，壓擺率控制系統係構成由 PLL、分頻電路、EOR、脈衝產生電路、延遲器所成之η 位元計數器。由PLL所產生之時脈的每1/2週期進行上數/下數，由阻抗大的電晶體（小尺寸的電晶體）起依序 ®導通，或者由阻抗小的電晶體起依序關閉，在η/2週期後，位準上升（下降）。另外，各別追加阻抗調整用開放汲極型緩衝器，以調整最終之輸出阻抗。如此，以令壓擺率穩定之壓擺率控制裝。在專利文獻3中，包含設置在第1電晶體和第2電晶體之串聯連接處和外部端子之間的第1導電型第3電晶體，和與其並聯連接的第2導電型第4電晶體以構成阻抗調整電路》藉由第1導電型第3電晶體和第2導電型第4電晶體之並聯合成阻抗，以取得和傳送路徑的阻抗匹配，謀 -6 - 1335134 求形成阻抗匹配電路之各電晶體的閘極謀求具有壓擺率控制功能以及阻抗調整晶片佔有面積降低之輸出電路。【發明內容】在專利文獻1所揭示之技術中，在用各別的電晶體，因此，連接於LSI之接腳容量增加。存在有此寄生容量會增雜訊之課題。在專利文獻2所揭示之技調整之緩衝器尺寸爲固定，進行阻抗調變動，如此而決定最終的阻抗値之方式動作環境改變之情形，壓擺率調整緩衝會有上升/下降時間因條件而改變的課所揭示之技術中，壓擺率控制用電晶體體係串聯連接故，無法獨立設定壓擺率製造製程、動作環境改變之情形，會有〇本發明之目的在於提供：可相互獨和壓擺率調整，使調整電路的構造變得電路裝置。本發明之其他目的在於提供的輸出電壓中，阻抗比與設定値無關可積體電路裝置。本發明之進而其他的目即使環境條件改變，將阻抗設定於設定氧半場效電晶體）的組合改變之情形，寬度之縮小化，以功能之輸出電路的阻抗/壓擺率係使電晶體的量增加，加訊號轉送的反射術中，進行壓擺率整之緩衝器成爲可故，在製造製程、器的驅動力改變，題。在專利文獻3 和阻抗匹配用電晶_ 和阻抗。另外，在壓擺率變動之課題立地設定阻抗調整簡單之半導體積體 :即使在任何一種成爲一定之半導體的在於提供：具備値之 MOSFET(金只要阻抗一定，可 1335134 保持壓擺率量成爲一定之輸出電路之半導體積體電路裝置。本發明之進而其他目的在於提供：謀求輸出電路以及輸入電路的高集成化之半導體積體電路裝置。本發明之進而其他目的在於提供：使用方法容易，可令系統上之資料轉送率提筒之半導體積體電路裝置。本發明之前述以及其他 - 目的和新的特徵，由本說明書之記載以及所附圖面，理應可以變得清楚。〔解決課題用手段〕如簡單說明在本申請案所揭示發明中之代表性者的槪要，則如下述：使用由令輸出電路成爲並聯形態之複數所構成的MOSFET (金氧半場效電晶體），藉由第1控制手段，選擇在前述複數之輸出MOSFET中被設爲導通狀態之數量，進行輸出阻抗的調整，藉由第2控制手段，藉由前述被設爲導通狀態之前述輸出MOSFET之驅動訊號的 ®調整，以進行壓擺率的調整。如簡單說明在本申請案所揭示發明中之其他代表性者的槪要，則如下述：對於接受由外部端子所供給的輸入訊號之輸入電路，設置具備有由連接於前述外部端子’設爲並聯形態之複數所成之MOSFET之終端電路，藉由第3 控制手段，調整在前述複數之M0SFET中被設爲導通狀態之數量，以進行終端電阻器之電阻値的調整。如簡單說明在本申請案所揭示發明中之另外其他代表性者的槪要，則如下述：對於由被設爲並聯狀態之複數所 -8 - 1335134 成的MOSFET之輸出節點連接在外部端子之輸出電路，藉由第1控制手段’選擇前述複數之輸出MOSFET中被設爲導通狀態之數量’進行輸出阻抗之調整，藉由第2控制手段’藉由前述被設爲導通狀態之前述輸出MOSFET 的驅動訊號之調整，以進行壓擺率之調整，對於接受由前述外部端子所供給之輸入訊號之輸入電路，將具備由被設爲並聯形態之複數所成之MOSFET之終端電路介由開關電路而連接於前述外部端子，藉由第3控制手段，調整前述複數之MOSFET中被設爲導通狀態之數量，以進行終端電阻器之電阻値之調整。【實施方式】第1圖係顯示設置在關於本發明之半導體積體電路裝置之輸出緩衝器的一實施例之槪略電路圖。此實施例之輸出緩衝器1係適合於開放汲極型之輸出電路。輸出緩衝器 1係由複數之N通道型之輸出MOSFET100〜122所構成。這些輸出MOSFET100〜122係藉由其汲極被共同連接於輸出端子DQ，源極被賦予電路之接地電路，而設成並聯形態。輸出MOSFET100〜122如更詳細說明，則由1〇〇〜 102、1 10〜1 12以及120〜122之9個所成，排列成3行 X3列。前述9個之輸出MOSFET 100〜122雖無特別限制，係形成爲各別之導通電阻値如3 * R (= 3 X R )般相互相等。對應前述輸出MOSFET100~122之各個而設置有輸出 1335134 前置緩衝器3。輸出前置緩衝器3係由對應前述各輸出 MOSFET100~122 之各個的 300-302、310-312 以及 3 2 0〜3 22之9個所成，排列爲3行X3列。藉由前述9個輸出前置緩衝器3 00〜322所形成之驅動訊號係傳達給前述 ' 對應之輸出MOSFET100〜122之閘極。 • 在輸出 MOSFET100 〜122 中，輸出 Μ 0 S F E T 1 0 0 ~ 1 0 2 係設爲對應阻抗調整碼ICO之輸出緩衝器群10，輸出籲MOSFET110〜112和120~122係設爲對應阻抗調整碼IC1 之輸出緩衝器群11。另外，在輸出MOSFET 10 0〜122中，輸出MOSFET100、110、120係設爲輸出緩衝群20，輸出 MOSFET101、111、121係設爲輸出緩衝器群21，輸出 MOSFET102、1 12、122係設爲輸出緩衝器群22。對於對應輸出緩衝器群1〇之輸出MOSFET100〜102 之輸出前置緩衝器3 00〜302供應以阻抗調整碼ICO。對於對應輸出緩衝器群11之輸出MOSFET110〜122之輸出前 ®置緩衝器310-312以及32 0〜322供應以阻抗調整碼IC1。對於對應前述輸出緩衝器群20之輸出MOSFET所設置的前置緩衝器300、310、320，和對應前述輸出緩衝器群21之輸出MOSFET所設置的前置緩衝器301、311、 321，和對應前述輸出緩衝器群22之輸出MOSFET所設置的前置緩衝器302、312、322分別供應以壓擺率調整碼 SR0、SR1以及SR3。這些壓擺率調整碼SR0、SR1以及 SR3分別如以< 0:2 >所示般，由3位元之訊號所成。而且，對於前述9個之輸出前置緩衝器3 00〜3 22供應以資料 1335134 輸入D。此資料輸入D係以未圖示出之內部電路所形成，爲通過前述輸出端子DQ而應輸出於半導體積體電路裝置之外部的資料訊號。在此實施例中，藉由設輸出MOSFET100〜122之導通電阻値爲3*R ( =3XR)，在以阻抗調整碼ICO所控制之輸出緩衝器群10中，阻抗設爲R，在以阻抗調整碼IC1 所控制之輸出緩衝器群1 1中，整體阻抗設爲R/2。而且，在此實施例中，如前述般，各輸出緩衝器群係被分割爲：以壓擺率調整碼SR0<0:2>所控制之輸出緩衝器群20，和以壓擺率調整碼SR1<0:2>所控制之輸出緩衝器群21，和以壓擺率調整碼SR2<0:2>所控制之輸出緩衝器群22。前述輸出前置緩衝器3係設爲連接於相同尺寸之輸出MOSFET的前置緩衝器電路之常數成爲相同。第2圖係顯示第1圖之輸出前置緩衝器3的一實施例之電路圖。同圖中，D係資料輸入端子，OUT係輸出端子，連接於輸出緩衝器之前述輸出MOSFET 1 00等之閘極。另外，1C係阻抗調整碼輸入端子，SR<0>、SR<1>、 SR<2>係壓擺率調整碼輸入端子。 P通道型MOSFET40〜42係設爲並聯形態，共同連接之汲極係連接於輸出端子OUT »電源電壓VDD藉由接受由資料輸入端子D所供給之應輸入資料之P通道型 MOSFET43而供應給前述P通道型MOSFET40〜42的共同連接之汲極。在前述輸出端子OUT和電路的接地電位 VSS之間設置有N通道型MOSFET53，藉由由前述資料輸 -11 - 1335134 入端子D所供給之應輸出資料而做開關控制。在前述輸出端子OUT和電路之接地電位vss之間，設置有串聯形態之N通道型MOSFET50〜52。前述P通道型MOSFET40〜42和N通道型MOSFET50〜52之各別的 • 閘極係共通化’傳達反及閘電路60、61、62之輸出訊號 .。在前述反及閘電路60〜62之一方的輸入由前述輸入端子1C供應以阻抗調整碼ICO或者IC1。在前述反及閘電籲路60〜62之另一輸入由前述輸入端子SR<0>、SR<1>、 SR<2>供應以壓擺率調整碼 SR0<0:2>、SR1<0:2>、 SR3<0:2>之其一。此實施例之輸出前置緩衝器係藉由阻抗調整碼輸入端子1C以切換選擇或非選擇。因此，在第2圖中，對阻抗調整碼輸入端子1C供應前述ICO或IC1，藉此，可選擇令其動作之輸出緩衝器群（10，11)。另外，在阻抗調整碼輸入端子中，以前述SR0〜2<0:2>之其一選擇在P通道 _型MOSFET40〜42中爲導通狀態之PM0S之組合，令輸出前置緩衝器之負荷驅動力（導通電阻）改變。即令進行傳達給輸出MOSFET100等之閘極的驅動訊號之上升時間的調整。構成第1圖之輸出緩衝器1之N通道型輸出 MOSFET100〜122係可置換爲p通道型輸出MOSFET^即可在電源電壓側設置P通道型輸出MOSFET，將高位準之輸出訊號由輸出端子DQ予以輸出。第3圖係顯示驅動使用前述p通道型輸出M0SFet -12- 1335134 之輸出緩衝器的輸出前置緩衝器之一實施例的電路圖。同圖中，與前述第2圖相同，D係資料輸入端子，OUT係輸出端子，連接於輸出緩衝器之前述P通道型輸出MOSFET 的閘極。另外，與前述第2圖相同，1C係阻抗調整碼輸入端子，SR<0>、SR<1>、SR<2>係壓擺率調整碼輸入端子。此實施例之輸出前置緩衝器係成爲替換前述第2圖之 P通道型MOSFET和N通道型MOSFET之連接關係的構造。即以做成並聯形態之N通道型MOSFET來形成P通道型輸出MOSFET，作爲對其供給電路的接地電位VSS用之開關，則使用接受資料D之N通道型MOSFET43。對應前述資料 D而將輸出端子 OUT重置爲高位準之 MOSFET係設爲 P通道型MOSFET^而且，P通道型 MOSFET50〜52係爲串聯形態，設置在輸出端子和電源電壓VDD之間。另外，接受阻抗調整碼1C和壓擺率調整碼 SR<0>、SR<1>、SR<2>之閘極電路60〜62係設爲及閘以代替反及閘。第4圖係顯示關於本發明之前述第1圖所示之輸出緩衝器1的阻抗設定方法之一實施例的說明圖。藉由設定阻抗調整碼IC0、IC1，選擇動作的輸出緩衝器群，可將輸出阻抗設置在〇〇至R/3之間。即在ic 1、ICO爲00時，動作之輸出MOSFET設爲無，輸出阻抗設爲c〇。IC1、ICO 爲01 P，輸出MOSFET100〜102之3個動作，輸出阻抗被設爲R。IC1' IC0爲10時，輸出MOSFET 110〜112以 -13- 1335134 及130〜132之6個動作，輸出阻抗被設爲R/2。而且， IC1、ICO 爲 11 時，輸出 MOSFET100 〜102、110 〜112 以及130〜132之9個全部動作，輸出阻抗被設爲R/3。第5圖係顯示第2圖之輸出前置緩衝器3的驅動力設 ^ 定方法之一實施例的說明圖。藉由設定壓擺率調整碼 .SR<0>、SR<1>、SR<2>，選擇成爲導通狀態之 P通道 MOSFET4〇〜42之組合，令電路的負荷驅動力（導通電阻隹）改變，可由大至小設定輸出壓擺率。即藉由由3位元所成之壓擺率調整碼SR<0>、SR<1>、SR<2>，對應除了〇〇〇之組合的7種，得以設定成爲導通狀態之P通道 MOSFET40〜42之組合，能設定7種之導通電阻値。以此爲前提，前述 MOSFET40〜42係設爲導通電阻値如 MOSFET42> MOSFET41、MOSFET40/ / 41 > MOSFET40 般不同。此處，MOSFET40//41係表示 MOSFET40和 4 1的並聯合成電阻値。 0 第6圖係顯示每一個第1圖之輸出緩衝器群20〜22 所見之阻抗的說明圖。在第1圖之實施例中，藉由分別改變輸入於對應輸出緩衝器群20〜22之輸出前置緩衝器的壓擺率碼，以改變令各輸出緩衝器群導通之驅動波形。此處，設阻抗碼即使改變，輸出緩衝器群20〜22間的阻抗之比例也成爲一定。因此，例如，溫度由T 0 — T 1做改變，輸出阻抗調整碼（IC1，ICO)由（1，〇)成爲—（1，1 )時，阻抗爲R/2〔T = T0〕=R/3〔T = T1〕故，各輸出緩衝器群20〜22間的阻抗也保持爲一定。（i.5*R〔 Τ = Τ0〕 • 14 - 1335134 =R〔 Τ = Τ1〕）。因此，壓擺率也保持爲一定。在以上的實施例中，可令阻抗調整和壓擺率調整相互不影響而各別（獨立）設定，能令調整電路的構造變得簡單。另外，令進行阻抗調整之MOSFET和進行壓擺率調整之MOSFET爲使用共同之輸出MOSFET，與各別設置緩衝器之情形相比，可令接腳容量降低。另外，溫度或電壓之環境條件改變，將阻抗設定爲設定値之輸出MOSFET 的組合改變之情形，只要阻抗爲一定，可令壓擺率量保持爲一定。第7圖係顯示設置在關於本發明之半導體積體電路裝置之輸出緩衝器的其他之一實施例之槪略電路圖。此實施例係由如第1圖所示之下拉側之輸出緩衝器1，和以前述說明之P通道型輸出MOSFET200〜222所構成之提升側的輸出緩衝器2相組合所構成，可令由輸出端子DQ送出高位準和低位準之輸出訊號。即設爲具有與CMOS輸出電路同等的輸出功能者。下拉側之輸出緩衝器1和驅動其之輸出前置緩衝器3 係與藉由前述第1圖之實施例的N通道型輸出MOSFET 之開放汲極輸出電路相同。另外，提升側之輸出緩衝器2 係前述第1圖之輸出MOSFET被置換爲P通道MOSFET’ 驅動其之輸出前置緩衝器4係使用與前述第3圖所示之輸出前置緩衝器相同者》在此實施例中，如前述般，係以提升側輸出緩衝器2 和下拉側輸出緩衝器1構成。對應各個，設置第2圖以及 -15- 1335134 第3圖所示之輸出前置緩衝器。在此實施例中，係以阻抗調整碼輸入ICnO和ICnl調整下拉側輸出緩衝器之阻抗，以壓擺率調整碼輸入SRn0<0:2>〜SRn2<0:2>來調整壓擺率，以阻抗調整碼輸入ICpO和ICpl調整提升側輸出緩衝器之阻抗，以壓擺率調整碼輸入SRp0<0:2>〜SRp2<0:2> . 來調整壓擺率。另外，在此實施例中，設即使阻抗碼ICnO和ICnl改 •變，也令由N通道型所成之輸出MOSFET100、110、120 的副群和輸出 MOSFET101、1 1 1、121的副群和輸出 MOSFET102' 112、122的副群之間的阻抗之比例成爲一定，另外，即使阻抗碼ICpO和ICpl改變，也令由P通道型所橙汁輸出 MOSFET200、210、220的副群和輸出 MOSFET201 ' 21 1 > 221 之畐 IJ 群和輸出 MOSFET202、212 、222的副群之間的阻抗比例成爲一定。在第7圖之實施例中，也可令阻抗調整和壓擺率調整 •相互不影響而各別（獨立）設定，能令調整電路的構造變得簡單。另外，令進行阻抗調整之MOSFET和進行壓擺率調整之MOSFET爲使用共同之輸出MOSFET，與各別設置緩衝器之情形相比，可令接腳容量降低。另外，溫度或電壓之環境條件改變，將阻抗設定爲設定値之輸出 MOSFET的組合改變之情形，只要阻抗爲一定，可令壓擺率量保持爲一定。第8圖係顯示設置在關於本發明之半導體積體電路裝置之輸出緩衝器的其他之一實施例的構造圖。同圖中， -16 - 1335134 DQP爲提升側資料輸入，DQN爲下拉側資料輸入，DQ爲資料輸出端子。阻抗調整係藉由選擇下拉側之N通道型輸出MOSFET之阻抗調整碼JZN<0:6^|]選擇提升側之P 通道型輸出MOSFET之JZP<0:6>，由XI倍〜X64倍之阻抗分類中選擇適當的組合而進行。在此實施例中，在X16倍〜X64倍的輸出MOSFET 之部份係使用本發明以調整壓擺率故，將這些輸出 MOSFET的部份分割爲S1〜S3之副群。副群S1係最初進行開關之輸出MOSFET群組，副群S2係在副群S1之輸出MOSFET成爲導通狀態後△ tl時間後，進行開關之輸出MOSFET群組，副群S3係在副群S2之輸出MOSFET 成爲導通狀態後△ t2時間後，進行開關之輸出MOSFET 群組。在此實施例中，以輸出MOSFET和與其串聯連接的電阻元件來構成輸出緩衝器，令MOSFET的導通電阻和電阻元件之電阻値的比例成爲一定。因此，施加在輸出 MOSFET之源極/汲極端之電壓（Vds )與分割副群無關而成爲一定故，輸出電壓即使改變，阻抗的比例也維持相同。因此，即使在任何的輸出電壓中，阻抗比都與設定値無關而可維持一定。阻抗控制係以提升側和下拉側各7位元的控制訊號 JZP<0:6>、JZN<0:6>&控制輸出 MOSFET的阻抗而進行，壓擺率控制係藉由以控制訊號JSR<0:18>之控制訊號來改變形成供應給輸出 MOSFET的閘極之驅動訊號之 -17- 1335134 MOSFET的W尺寸（通道寬）而進行，可令阻抗調整和壓擺率調整相互不影響而各別（獨立）設定，能令調整電路的構造變得簡單。另外，進行阻抗調整之MOSFET和進行壓擺率調整之MOSFET可以共同之輸出MOSFET實 ' 現故，與各別設置輸出緩衝器（輸出MOSFET )之情形相 - 比，可降低外部端子DQ之接腳容量。由於溫度或電壓等之環境變化等，阻抗調整碼 • ^1^<0:6>或JZP<0:6>也改變，藉由分類MOS以令壓擺率受到控制之MOSFET ( S1-S3 )之尺寸比不變，以將壓擺率保持爲一定。在此實施例中，作爲平常動作用，於副群S 1設置有 X8倍之輸出MOSFET以及驅動其之輸出前置緩衝器PBF ，和於副群S3設置有X16倍之輸出MOSFET以及驅動其之輸出前置緩衝器PBF，得以構成整體爲X24倍之輸出緩衝器。藉此，可設定此實施例的輸出緩衝器之輸出阻抗的 ®最大値。即即使阻抗調整碼JZN<0:6>或JZP<0:6>全部爲零，前述平常動作用之輸出緩衝器也動作，在基於其之最大輸出阻抗下，可形成高位準/低位準之輸出訊號。第9圖係顯示輸出緩衝器之構成單位的一實施例之電路圖。構成單位之輸出緩衝器係以與輸出MOSFET串聯連接之電阻元件R構成，設定爲P通道MOSFET(以下稱爲PMOS )之導通電阻値：電阻元件R之電阻値=N通道 MOSFET (以下，稱爲NMOS )導通電阻値：電阻元件R 之電阻値=1 : 1程度，與只以PMOS和NMOS來構成輸 -18- 1335134 出緩衝器之情形相比，可提升作爲輸出緩衝器之輸出阻抗的線性。在只以PMOS與NMOS構成之情形，具有導通値因爲源極-汲極間電壓而改變之電壓相關性，但是，藉由串聯連接前述電阻元件R，其得到緩和。第10圖係顯示藉由電路模擬以解析第9圖所示之輸出緩衝器的阻抗之輸出電壓特性之特性圖。由此特性圖得知，在第 9圖之電源電壓 VDDQ爲1.5V，輸出振幅爲 1.5V時，將輸出阻抗調整爲輸出電壓0.75V(=0.5XVDDQ )時成爲25Ω，如輸出電壓變成0.3V，則輸出阻抗僅變化-10〜+10%，輸出電壓變成1.2V時，輸出阻抗僅變化-5〜+ 22%。第11圖係顯示藉由電路模擬以解析第9圖所示之輸出緩衝器的阻抗之輸出電壓特性之其他的特性圖。在此特性圖中’顯示了基於電阻元件之有無的輸出緩衝器阻抗之輸出電壓特性比較（提升側）。在此特性圖中，顯示第9 圖之電源電壓VDDQ爲1.5V，輸出振幅爲1.5V之情形，將輸出阻抗調整爲輸出電壓爲〇.75V(=〇.5XVDDQ)時成爲50Ω時之輸出阻抗的輸出電壓相關性。由本圖知道，以輸出MOSFET和電阻元件R構成輸出緩衝器和無電阻元件R之情形相比，可以提升輸出緩衝器之阻抗的線性。第12圖係顯不基於第8圖之實施例的每一阻抗碼#之副群分割的阻抗分割比率特性圖。在前述第8圖之實施例中’在壓擺率調整用而將緩衝器分割爲副群時之尺寸，在阻抗調整用所分割之緩衝器（X16倍〜X64倍）之間，幾 -19- 1335134 乎成爲相同比率地做分割故，如同圖之特性圖所示般，即使成爲任意之阻抗碼#，在輸出緩衝器整體中，依序導通之緩衝器群（副群S1、S2、S3 )的阻抗比幾乎可保持相等。因此，即使輸出MOSFET的組合改變，也可使壓擺 ' 率成爲一定。因此，即使溫度或電壓等環境條件改變，將 • 阻抗設定爲設定値用之輸出MOSFET的組合改變之情形，只要阻抗爲一定，也可保持壓擺率量成爲一定。 φ 第1 3圖係顯示藉由電路模擬以解析第8圖之實施例的阻抗碼和輸出阻抗之關係的特性圖。由此特性圖知道，裝置的特性即使有偏差（圖中的best (最好）、worst ( 最差）、typical (典型））、或環境條件（溫度Tj、電壓Vddq)改變，藉由調整阻抗碼#，可將輸出阻抗設定在例如50 Ω〜23 Ω之規格的範圍內。第14圖係顯示使用第15圖之評估模型，藉由電路模擬來解析壓擺率和SRAM (靜態隨機存取記憶體）電源雜 ®訊之關係的特性圖。第1 4圖之橫軸係輸入給第1 5圖所示之評估模型的SRAM之輸出緩衝器之輸出資料的壓擺率（ Slew Rate)，縱軸爲S RAM內之電源V S S所誘導之電源雜訊量（Vss noise)。由此特性圖知道，壓擺率的調整在抑制雜訊的發生上，極爲有效。即顯示了令壓擺率變小，換言之，藉由令輸入給輸出緩衝器之輸出資料的上升緩和，可使電源雜訊量（Vss noise )變小。第16圖係顯示輸出緩衝器單元之一實施例的構造圖。同圖（a )係顯示配置構造，同圖（b )係顯示對應其之 -20- 1335134 等效電路。在此實施例中，輸出接腳（PAD )係以依據 ESD (靜電破壞）保護二極體（P +二極體、n +二極體）、電阻元件、NMOS、PMOS之順序以直線的一條配線予以連接之配置爲基本構造。將此基本構造的輸出緩衝器只就將其用於阻抗調整、以及壓擺率調整所必要之個數排列爲平行於和前述直線之配線正交之方向而配置爲條紋狀，可以構成一個之輸出緩衝器。第17圖係顯示關於本發明之輸出緩衝器的一實施例之配置圖。在此實施例中，藉由以二元之阻抗碼選擇被等比分割之輸出緩衝器單元（R/2、R、2R、4R )，以控制阻抗。另外，阻抗之小條紋單位（R/2、R )係令MOSFET 的尺寸（W)變大，以令電阻大小變小。另一方面，阻抗大的條紋單位（2 R、4 R )係令Μ 0 S尺寸變小，以令電阻大小變大所構成。艮P MOSFET的導通電阻値係與閘極尺寸（W)成反比，電阻元件之電阻値係與配置尺寸成比例故，令輸出緩衝器之導通電阻値和電阻元件之電阻値的比率相同，藉由調整單元內之配置的形狀，做成可不改變單元高度（前述配線方向之長度），而能改變阻抗之配置。因此，即使令條紋單位單元之高度在各阻抗分割單元中相同，可不產生無謂的空間故’能獲得可謀求高集成化之效果。第18圖係顯示使用本發明之半導體記憶體之一實施例的方塊圖。同圖中，XADR係行位址訊號，YADR係列位址訊號’ DIN係資料輸入訊號，CTRL係記憶體控制訊 -21 - 1335134 號’ DOUT係資料輸出訊號。另外，XDEC係行位址解碼器’ XDR係在對應行位址之字元線施加選擇脈衝電壓之字元線驅動器，MCA係複數之記億體單元配置呈矩陣狀之記憶體陣列。另外，YDEC系列位址解碼器，YSW係選 * 擇對應列位址之位元線對的列選擇電路，D IΟ係依據記憶 • 體控制訊號CTRL，將資料輸入訊號DIN寫入選擇單元，或放大選擇單元的資訊，輸出資料輸出訊號DOUT之資料鲁輸入輸出電路。前述之輸出緩衝器係包含在資料輸入輸出電路DIO內。第19圖係顯示第18圖之半導體記億體的資料輸入輸出電路DIO內之一實施例的方塊圖。同圖中，DIN係資料輸入訊號（輸入端子），DOUT係資料輸出訊號（輸出端子）。另外，DIB係輸入緩衝器，DQB係前述之輸出緩衝器，DQPB係前述之前置緩衝器。 RTE係調整收訊資料輸入訊號之端子的輸入阻抗用之 •電阻器，在此實施例中，阻抗控制電路IMCNTT係依據連接在端子ZT之電阻器RT之電阻値以調整RTE之電阻値 «RQE係調整送訊資料輸出訊號之輸出端子OUT之輸出阻抗用之電阻器，例如相當於前述實施例之輸出緩衝器 DQB之阻抗。在此實施例中，阻抗控制電路IMCNTQ係依據連接在端子ZQ之電阻器RQ之電阻値以調整RQE之電阻値。 RPE係調整資料輸出訊號壓擺率之電阻器，例如相當於前述例子之輸出前置緩衝器的阻抗。在此實施例中，利 -22- 1335134 用 JTAG( Joint Test Action Group 所提 1149.1)之壓擺率控制電路JTRCNT係依號（TCK，TMS，TDI)以調整RPE之電 INCKT係由形成讀出資料之讀出放大器 )或接受寫入資料之寫入放大器或控制彼所形成。此實施例之半導體記憶體係藉由前: RQ以設定輸出緩衝器DQB的輸出阻抗，有對應外部電阻器RT而設定電阻値之終因此，在包含此種半導體記憶體和在構裝線路所連接之處理器等之系統中，藉由連傳送線路之特性阻抗之電阻値之前述外部，令輸出緩衝器之輸出阻抗與前述傳送線接於輸入端子DIN之終端電阻器RTE和阻抗相匹配。因此，在藉由前述處理器等由半導體動作時，通過連接於輸出端子DOUT之傳理器等傳送讀出訊號時，可藉由前述輸出抗RQE來吸收假定在處理器等之輸入電電阻器之系統中所產生的反射雜訊，由於傳送於處理器側故，可做高速讀出。即使入電路設置有終端電阻器之情形，該阻抗藉由前述輸出緩衝器之輸出阻抗RQE也雜訊故，能夠進行高送、穩定的資料轉送案之IEEE規格據JTAG輸入訊阻値。內部電路 (高功率放大器等之控制電路等進之外部電阻器在輸入端子內藏端電阻器RTE。基板上通過傳送接具有對應前述電阻器RQ、RT 路匹配，能令連傳送線路的特性記憶體進行讀出送線路，以對處緩衝器之輸出阻路沒有連接終端不將再反射雜訊在處理器等之輸匹配不完全時，可吸收所產生的 -23- 1335134 藉由前述處理器等對於半導體記憶體進行寫入，連接在輸入端子DIN之終端電阻器RTE與傳送特性阻抗相匹配故，可進行高速之寫入動作。即在，不於外部端子連接外加的終端電阻器，也可進行資料轉送，可以實現使用方法良好之半導體記億體，關於內藏在前述半導體積體電路裝置之終端電阻以及其之阻抗控制電路IMCNTT，在之後做詳細說I 第20圖係顯示使用本發明之半導體記憶體的施例之方塊圖。在此實施例中，與前述第18圖之相同，XADR爲行位址訊號，YADR爲列位址訊號爲記憶體控制訊號，DQ爲資料輸入輸出訊號。此與前述第18圖之實施例不同的是，相對於在第18 施例中，資料輸入端子DIN和資料輸出端子爲分此實施例中，兩端子係共通化爲資料輸入輸出端子點。另外，在此實施例中，XDEC爲行位址解碼器爲在對應行位址之字元線施加選擇脈衝電壓之字元器，MCA爲複數之記憶體單元配置呈矩陣狀之記元陣列。另外，YDEC爲列位址解碼器，YSW爲選列位址之位元線對之列選擇電路，DIO爲依據記憶訊號CTRL，將資料輸入輸出訊號DQ寫入選擇單放大選擇單元的資訊，輸出資料輸入輸出訊號DQ 輸入輸出電路。前述之輸出緩衝器係包含在資料輸電路DIO內。動作時線路之系統上高速之。另外器RTE 明。其他實實施例，CTRL 實施例圖之實開，在 DQ之，XDR 線驅動憶體單擇對應體控制元，或之資料入輸出 • 24- 1335134 第21圖係顯示第20圖之半導體記憶體出電路DIO內之關於本發明的部份之一實。在此實施例中，DQ係資料輸入輸出訊號外，DIB係資料輸入緩衝器，DQB係資料 DQPB係資料輸出前置緩衝器。與前述第19圖之實施例相同，rTe係資料輸入輸出訊號之端子的輸入阻抗之電阻，阻抗控制電路IMCNTT係依據連接在端子 RT的電阻値，以調整RTE之電阻値。RQE 收資料輸入輸出訊號之端子的輸出阻抗之電相當於前述例子之輸出緩衝器的阻抗。在本制電路IMCNTQ係依據連接在端子ZQ之電阻値以調整RQE之電阻値。 RPE係調整資料輸出訊號壓擺率用之電相當於前述例子之輸出前置緩衝器之阻抗。用JTAG之壓擺率控制電路JTRCNT係依據號（TCK ’ TMS，TDI )以調整RPE之電阻例中’在藉由前述處理器等對於半導體記憶作或寫入動作時，也與前述相同，在系統上子連接外加的終端電阻器，可做高速之資料使用方法良好之半導體記憶體。

第22圖係顯示第20圖之半導體記憶體出電路DIO內之關於本發明的部份之其他方塊圖。在此實施例中，與前述相同，DQ 的資料輸入輸施例之方塊圖 (端子）。另輸出緩衝器，調整發送接收器，在本例中 ZT之電阻器係調整發送接阻器，例如，例中，阻抗控阻器RQ之電阻器，例如，在本例中，使 JTAG輸入訊値。在此實施體進行讀出動，不在外部端轉送，能實現之資料輸入輸的一實施例之係資料輸入輸 -25- 1335134 出訊號。另外，DIB係資料輸入緩衝器，DQB係資料輸出緩衝器，DQPB係資料輸出前置緩衝器。與前述第2 1之實施例相同，RTE係調整發送接收資料輸入輸出訊號之端子的輸入阻抗用之電阻器，在本例子 _ 中，阻抗控制電路IMCNTT係依據連接在端子ZT之電阻 •器RT之電阻値以調整RTE之電阻値。RQE係調整發送接收資料輸入輸出訊號之端子之輸出阻抗用之電阻器，例如 •相當於前述例子之輸出緩衝器之阻抗。在本例子中，阻抗控制電路IMCNTQ係依據連接在端子ZQ之電阻器RQ之電阻値以調整RQE之電阻値。在此實施例中，進而追加電阻器RC，以阻抗控制電路IMCNTQ加以控制。此電阻器RC係在資料輸入時和資料輸出時之兩方動作故，可共同使用在輸入阻抗和輸出阻抗之調整。如此予以共同化，因此具有降低輸入輸出電路的配置面積之效果。 Β 另外，與前述相同，RPE係調整資料輸出訊號壓擺率用之電阻器，例如相當於前述例子之輸出前置緩衝器之阻抗。在本例中，使用JTAG之壓擺率控制電路JTRCNT係依據JTAG輸入訊號（TCK，TMS，TDI)以調整RTE之電阻値。第23圖係顯示輸出前置緩衝器電路的其他之一實施例之電路圖。在此實施例中，係作爲前述第2圖之輸出前置緩衝器的變形例。在此實施例中，D爲資料輸入端子， OUT爲輸出端子，連接於輸出緩衝器。另外，ic爲阻抗 -26- 1335134 調整碼輸入端子，SR<0>、SR<1>、SR<2>係壓擺率調整碼輸入端子。此實施例之輸出前置緩衝器係藉由阻抗調整碼輸入端子1C以切換選擇或非選擇。因此，第7圖中，藉由ICnO 、ICnl以選擇3 00〜3 02之前置緩衝器群或者310〜312、 320〜3 22之前置緩衝器群以作爲令其動作之前置緩衝器群，其結果爲，作爲令其動作之輸出緩衝器群，可選擇輸出 MOSFET 1 00- 1 02之緩衝器群或者輸出Μ Ο S F E T 1 1 0〜1 1 2、 120〜122之緩衝器群。另外，以壓擺率調整碼 SR<0:2>選擇在藉由 PMOS40〜42/NMOS50〜52之 CMOS開關中成爲導通之 PMOS/NMOS之組合，由C0〜C1中選擇連接於PMOS43之汲極節點之容量的組合。如此，令P MO S 4 3之汲極節點的時間常數改變。即如使容量値變大，則輸出端子OUT之上升變慢，令藉此所被驅動之輸出MOSFET的壓擺率變小。第24圖係顯示輸出前置緩衝器電路之其他的一實施例之電路圖。在此實施例中，係作爲前述第3圖之輸出前置緩衝器的變形例。在此實施例中，D爲資料輸入端子， OUT爲輸出端子，連接於輸出緩衝器。另外，ic爲阻抗調整碼輸入端子，SR<0>、SR<1> ' SR<2>係壓擺率調整碼輸入端子》此實施例之輸出前置緩衝器係藉由阻抗調整碼1C以切換選擇或非選擇。因此，第7圖中，藉由ICpO、ICpl -27- 1335134 以選擇400-402之前置緩衝器群或者410〜412、420〜422 之前置緩衝器群以作爲令其動作之前置緩衝器群，其結果爲，作爲令其動作之輸出緩衝器群，可選擇輸出 MOSFET200〜202之緩衝器群或者輸出MOSFET210〜212、 '220〜222之緩衝器群。

• 另外，以壓擺率調整碼 SR<0:2>選擇在藉由 PMOS40~4 2/NMOS50〜52 之 CMOS 開關中導通之 PMOS • /NMOS的組合，由C0〜C1中選擇連接於NMOS53之汲極節點之容量的組合。如此，令NMOS 53之汲極節點的時間常數改變。如使容量値變大，則輸出端子OUT之上升變慢，藉此所被驅動之輸出MOSFET的壓擺率變小。第25圖係顯示使用本發明之半導體記憶體的一實施例之晶片配置圖。同圖中，MUL0〜MUL7、MUR0〜MUR7、 MLL0〜MLL7、MLR0-MLR7係記憶體單元配置呈陣歹丨J狀之單元陣列，MWD係主字元驅動器。另外，CK/ADR/CNTL ®係時脈訊號、位址訊號、記憶體控制訊號等之輸入電路， DI/DQ係資料輸入輸出電路，I/O係模式切換訊號、測試訊號、DC訊號等之輸入輸出電路。此實施例之半導體記憶體係顯示中心銲墊方式例，因此，CK/ADR/CNTL電路、DI/DQ電路以及I/O電路都位在晶片的中央。另外，REG/PDEC係前置解碼器等， DLLC係時脈之同步化電路，JTAG/TAP係測試電路，VG 係內部電源電壓產生電路。Fuse係熔絲電路，在記憶體陣列缺陷救援等所使用。VREF係產生取入輸入訊號用之 -28- 1335134 參考電壓等。前述之輸出緩衝器係配置在di/dq部。第26圖係顯示使用本發明之半導體積體電路裝置其他之一實施例的方塊圖。同圖中，CPU爲中央運算裝，MEM爲記憶體，I/O爲輸入輸出電路。前述之輸出緩器係使用於I/O部。如此，將中央運算裝置CPU和記體MEM和使用本發明之輸入輸出電路I/O形成於同一導體基板上，CPU對於某種處理，可一面高速地與記憶 MEM和輸入輸出電路I/O取得資料，一面實行運算故具有可提升整體之處理性能的效果。第27圖係顯示關於本發明之半導體積體電路裝置附輸入終端電阻器輸入輸出電路的一實施例之配置圖。 28圖係顯示將第27圖予以方塊化之配置圖，第29圖顯示第27圖之等效電路圖，第30圖係顯示令第29圖易理解之變形電路圖。第27圖中，由訊號銲墊10通過連接配線9、91、依序連接有ESD保護元件（7d、8d ) '電阻元件6d、通道型MOSFET5d、P通道型MOSFET4d'電阻元件3d N通道型MOSFET2d、P通道型MOSFETld、差動輸入路400。位於輸出電路領域1 10之M0SFET4d、5d '電元件6d係構成輸出緩衝器，位在終端電阻器電路領 120之PM0S電晶體Id、NM0S電晶體2d以及電阻元 3d係構成輸入終端電阻器。電源配線 21〜26在 MOSFET、ESD保護元件之上層中配置爲同圖之橫方向如第29圖或第30圖所示般，由陽極/陰極端子藉由連的置衝億半體之第係容 92 N 電阻域件各 9 接 -29- 1335134 器而連接在元件正上方。在以戴維南型（Thevenin)終端 Tapped Termination)構成終端電阻器之單位電路，藉由將一方當成提升側（連g • 另一方當成下拉側（連接於VSS )，則成 . 終端電阻器。輸入終端電阻器之配置和輸係如配置間距D般，以等間距配置，而馨之MOSFET、電阻器。如此，藉由將構成單位電路的元件做置，因應輸入終端電阻器之需要、不需要輸出緩衝器之汲極延伸的PAD配線即可迂迴配線。另外，在輸出緩衝器所使用之可共用終端電阻器，總之可降低配置面積另外，可連接於元件正上方之電源配令ESD保護元件之ESD衝擊電流路徑的 ®墊至電源線）變低，可成爲不產生電流集外，藉由個別配置，可於輸出、輸入終端 MOSFET尺寸、電阻元件尺寸。連接於差號雖由師入終端電阻器之汲極端（連接配，但是，只要是連接於輸入PAD之配線所。例如，也可由配線9或91、或者相鄰第29圖或第30圖之電路動作如下：由設輸出 MOSFET4u、5u、4d、5d 成 MOSFETlu、2u、Id、2d成爲導通狀態， (CTT : Center 清形，使用2組 ^於VDD)，將爲一組之師五物出緩衝器之配置且，配置有各個成一直線上之配，連接、切斷由，不需要多餘之電阻元件6d也、寄生容量。線故，特別是可寄生電阻（由銲中處之配置。另個別獨立地設計動輸入電路之訊丨線92 )所取得，也可爲其他處之終端電路。資料輸入時，藉爲關閉狀態，以當成輸入終端 -30- 1335134 電阻器而動作。在資料輸出時，反之令M0SFET4u、5u、 4d、5d因應應輸出資料的高位準/低位準而設爲導通狀態，MOSFETlu、2u、Id、2d成爲關閉狀態，可作爲輸出緩衝器動作。第31圖係顯示形成在關於本發明之半導體積體電路裝置之附終端電阻器輸入輸出電路的一實施例之具體配置圖。第32圖係顯示第31圖之A-A’的一實施例之元件剖面圖，第33圖係顯示第31圖之B-B’的一實施例之元件剖面圖。而且，第34圖係顯示第31圖之輸入輸出電路的等效電路圖。第31圖中，爲了進行終端電阻器、輸出緩衝器各別之阻抗調整，係組合第27圖之基本單位的配置。阻抗調整係藉由等比分割輸入終端或輸出緩衝器，設定令成爲導通狀態之MOSFET的總閘極尺寸而進行。作爲其之一例，設第3 1圖或第34圖之實施例的終端電阻器提升側40u 的阻抗爲R1、41爲R2、42u爲R3、43u + 44u爲R4，做成令R1〜R4之比成爲8: 4: 2: 1之比例的並聯連接。藉此，藉由適當地選擇令其成爲導通狀態之MOSFET 列，可成爲由Rl、Rl/2、R1/3至R1/15爲止之15種的阻抗調整。藉由做成各2倍比例之阻抗，換言之，做成令具有2進制之權重之電阻比，可以4位元之2元碼控制 R1〜R4之選擇。關於下拉側或者輸出緩衝器，也可以同樣的原理進行調整。第 31圖中，如設終端電阻器42u之N通道型 -31 - 1335134 MOSFET、P通道型MOSFET之尺寸爲Wn' Wp、電件之尺寸爲s ’貝1J 41u分別成爲Wn/2、WP/2 ' 2*S ’ 成爲Wn/4、Wp/4、4*S故，藉由調和MOSFET的減和電阻元件的增加份’可做成整體之列的高度不變的〇 . 在第32圖和第33圖之剖面圖中，雖以N型擴阻器構成電阻元件3d、6d、3u、6u ’但是也可代之 ®晶矽或高電阻金屬配線等之電阻體。另外’作爲自 latch-up)等之對策，雖設爲由P型基板分離N通 MOSFET用之η型的3重井，或在MOSFET的周圍設井供電，但是這些可因應需要予以省略。另外，在養圖中，終端用MOSFETlu、2u、Id、2d可分別以其一者構成，也可將 M0SFET3U' 6u以及 M0SFET3d 彙整爲一個而配置" ESD保護元件7u、8u、7d、8d之放電能力係與 •體之周邊長有關，周邊長愈長，可取得愈大的放電電因此，爲了以相同ESD耐壓而減少元件面積，雖以各別之列爲有效，但是如可設計在ESD容許電壓與面積限制範圍之間，可將元件於銲墊1 〇之後彙整爲或幾個。另外，第31圖之實施例之列的組合數目雖f: 列，也可組合設計所必要之任意的個數。第35圖係顯示關於本發明之半導體積體電路裝附終端電阻器輸入電路的一實施例之配置圖。第36 顯示將第35圖予以方塊化之配置圖，第37圖係顯阻元 40u 少份配置散電以多鎖（道型置有 I 34 中某、6d 二極流β 分成元件一個系10 置之圖係示第 -32- 1335134 35圖之等效電路圖，第38圖係爲了令第37圖容易理解之變形電路圖。第35圖之實施例係輸入專用電路之輸入終端電路的配置例。即此實施例係與在前述第27圖的實施例中，去除輸出電路領域110，連接保護元件和終端電路領域120 之電阻元件者相等的構造。因此，關於除了前述第27圖至第34圖之前述說明中的輸出緩衝器之說明部份之保護元件和終端電路爲相同故，省略重複說明。因此，關於剖面構造，除了前述輸出緩衝器的說明部份，可與前述第 32圖以及第33圖同樣地構成。第39圖係顯示終端電阻器之阻抗調整電路的一實施例之方塊圖。在2元阻抗碼產生電路200中，令連接在 LSI控制接腳201和接地（電路的接地電位VSS )之間的電阻元件202的電阻値和LSI內的終端複製電路304的導通電阻値成爲相等，換言之，以設參考電壓爲 VDD/2以便阻抗控制接腳201的電壓成爲電源電壓VDD的1/ 2之比較器30 1、提升碼計數器電路307、以及藉其所被控制之提升複製電路304以構成反饋迴路，產生提升終端用阻抗調整碼212。即設定前述提升碼計數器電路之計數値，以便藉由前述反饋迴路，令前述阻抗控制接腳201的電壓成爲最接近VDD的1/ 2。下拉終端用阻抗調整碼213也以同樣方法產生。即藉由與前述提升複製電路304相同構造的提升複製電路305 和下拉複製電路306以構成電源電壓VDD之分壓電路， -33- 1335134 以設參考電壓爲VDD/2以便分壓點3 09之電壓成爲電源電壓VDD的1/2之比較器309、下拉碼計數器電路310 、以及藉此所被控制之下拉複製電路3 06以構成反饋迴路 ’產生下拉終端用阻抗調整碼213。 * 如前述般，比較器301之參考電壓設爲電源電壓 • VDD的1/2。此係在產生下拉側之阻抗碼時，可使用成爲提升複製電路304之複製的複製電路305以代替外加電馨阻器202，具有可令電路構造變得簡單之優點。接著，在碼移位電路208、210中令所產生的阻抗碼只移位任意位元數。移位量係以控制訊號207、209做設定。此係由於依據MOSFET之導通電阻之非線形性，有輸入電位由VDD/2偏離，終端電阻値隨之變高偏離之問題故，例如加上藉由2位元移位之碼移位的補正以加以解決者。在碼移位電路208所形成的終端提升用阻抗碼2 1 4係 ®被一旦取入於依據控制時脈而動作之閂鎖電路204，藉由此種閂鎖電路204以傳達給構成構成終端電阻器方塊之提升側終端電阻器402而電阻値具有如X 1〜X3 2般之2進制權重所形成的P通道型MOSFET的閘極。同樣地，在碼移位電路210所形成的終端下拉用阻抗碼215係被一旦取入於依據控制時脈而動作之閂鎖電路205，藉由此種閂鎖電路205以傳達給構成構成終端電阻器方塊之下拉側終端電阻器403而電阻値具有如XI〜X32般之2進制權重所形成的N通道型MOSFET的閘極^ -34- 1335134 在此實施例中，與前述輸出緩衝器之阻抗調整的情形相同，MOSFET之導通電阻値係具有源極一汲極電壓相關性故，爲了其直線性的改善，在各MOSFET串聯連接有電阻元件。如前述X 1〜X3 2般，具有2進制權重之電阻値係設爲包含前述電阻元件之値。第4 0圖係顯示說明第3 9圖之實施例的電阻元件，以及由於碼移位有無之終端電阻器誤差用之電流（current )-電壓（voltage )特性圖》此電流一電壓特性係以電路模擬所求得之結果。在無補正之情形，可見到前述 MOSFET之非線性特性的影響，隨著輸入電位由 VDD/2 偏離，知道電流不易流動。另外，終端電阻器不使用電阻元件’只以 MOSFET構成之情形，隨著輸入電位由 VDD/2偏離，N通道型MOSFET、P通道型MOSFET各別之特性開始顯著可見，終端的誤差變寬，另外，知道終端電路的等效偏壓電壓由VDD/2偏離。第4 1圖係顯示關於本發明之半導體記憶體晶片的終端電阻器之阻抗調整電路之一實施例的整體方塊圖。包含同圖之終端電路的各電路方塊係配合實際的半導體晶片上之幾何學的配置而顯示。此實施例之半導體記憶體的晶片佈置圖係在長方形之半導體晶片的長度方向中央部配置輸入輸出電路1/0、控制電路，夾住其而配置有記憶體單元陣列232和234。在對於設置於擴大顯示之前述中央部的各輸入終端電路分配阻抗時，爲了抑制輸入接腳間的終端阻抗値之偏差故，需 -35- 1335134 要在終端電路間取得同步以切換碼（更新）。終端電路的晶片內配置在橫跨廣範圍時，即阻抗碼訊號之分配延遲與阻抗碼訊號產生之週期相比變大之廣範圍而配置之情形，因應自前述碼產生電路200的距離，例如，在最接近之輸入終端221和最遠之輸入終端222中，對 - 應前述分配延遲，成爲最新碼和舊碼混合存在，會有可見到阻抗値產生偏差之情形。作爲此之對策，雖可在阻抗碼 •訊號產生的週期內更新全部的終端阻抗，但是，基於碼產生電路之配置處所的限制，或分配端之終端電路的晶片內配置處所的限制等，與阻抗調整相比所被優先要求之設計要求，會有困難之情形。作爲這些的對策，在此實施例中，於將阻抗碼分配於終端電路時，令碼保持用之鎖存器負數重複分散配置於終端電路的附近，藉由等失真之控制時脈以取得同步，在遠端/近端的終端電路間變成相同阻抗碼。即最近端終端電 ®路221和最遠端終端電路223係藉由等失真之控制時脈而同步，取入前述阻抗碼故，可以防止前述阻抗値產生偏差〇第42圖係顯示關於本發明之半導體記憶體晶片之終端電阻之阻抗調整電路的其他之一實施例之整體方塊圖。此實施例係第41圖之變形例，不同處是，輸入輸出電路係配置在晶圓的周邊領域，記億體單元陣列係配置在中央 «即使是此種記憶體晶片，在終端電路附近配置鎖存器’ 以控制時脈取得同步，任意週期之接腳間的阻抗碼可成爲 -36- 1335134 相同。另外，關於前述之碼#移位、碼飽除鎖存器之分散配置，阻抗調整碼可在晶片內部之產生電路中產生，也可由外部直接或間接地使用調整碼本身。第43圖係顯示關於本發明之終端電阻器方塊的一實施例之電路圖。此實施例之終端電阻器係形成爲包含 MOSFET以及連接於其之電阻元件，電阻値具有2進制之權重。即對應由碼#0(LSB)、碼#1、碼#2、碼#3、碼#4 、碼#5 ( MSB )所成之6位元的2元碼，電阻値設爲8Rp 、8Rn、4Rp ' 4Rn、2Rp、2Rn、Rp、Rn、Rp/2、Rn/2、 Rp/4、Rn/4。前述碼#〇〜碼#5之各個被取入閂鎖電路，被取入此種閂鎖電路的碼則被傳達給P通道型MOSFET和N 通道型MOSFET之閘極。第44圖係顯示關於本發明之終端電阻器方塊的其他之一實施例之電路圖。此實施例之終端電阻器可分爲：對應2元碼，包含MOSFET以及連接於其之電阻元件，電阻値具有2進制之權重8Rp、8Rn〜2Rp、2Rn之部份，和以解碼器解碼2元碼，對應溫度計符號，具有相同電阻値 Rp、Rn之部份。在由前述6位元之2元碼所成的碼#0〜碼#5中，由下位碼之碼#0〜碼#2所成之3位元係與前述第43圖之實施例相同，被傳達給具有2進制之權重8Rp、8Rn、4Rp、 4Rn、2Rp、2Rn之對應的MOSFET的閘極。相對於此，由上位碼之碼#3〜碼#5所成之3位元則被傳達給解碼器。解碼器如前述般，係將2進制符號轉換爲溫度計符號。 -37- 1335134 在碼#3〜#5爲〇〇〇時，前述解碼器之輸出碼〇ut#3~out#9係成爲〇〇〇〇〇〇〇，在碼#3〜#5增加+1，成爲 001時’輸出碼out#3〜out#9成爲000000 1，在碼#3〜#5進而增加+1成爲010時，輸出碼out#3〜out#9成爲000001 1 '，碼進而增加+1成爲〇1 1時，輸出碼out#3〜out#9 . 成爲00001 1 1。如此，設前述解碼器爲形成2進制之前述碼#3〜#5每增加+1，成爲導通狀態之MOSFET的數目1個 1個增加之溫度計符號之解碼器。在如此所分割之終端電路中，關於阻抗小之處所，進一步予以等分分割。即因應分割數解碼在前述第39圖所分配的2元碼214、215。此處，改變爲在6位元之2元碼中，將上位3位元分割爲7等分，利用前述溫度計符號，因應碼#，各1電路切換之方式。藉此，切換阻抗之最小處所在變更前爲R/32者，可變大4倍成爲R/8，如後述般，可令碼轉換狀態之阻抗變化量變小。藉由此種上位 ®碼分割，可令一對更新之電晶體的尺寸之總和變小’更新之轉換狀態的阻抗變化的差異得以降低。第45圖係顯示爲了定量化前述終端電阻電路的過渡阻抗之變化，以以下之模擬進行評估之模型電路° SRAM PKG Ball 506係SRAM輸入接腳，透過封裝內配線505而連接有提升終端電阻器501、下拉終端電阻器5 02以及輸入電路5 04。在前述封裝內配線505附加有作爲寄生容量之接腳容量503。寫入資料或位址訊號或控制訊號係由 CPU PAD51 1藉由傳送線5 2 0而傳送給SRAM。前述傳送 -38- 1335134 線5 2 0係設定爲特性阻抗Ζ = 55 Ω ( ohm )。第46圖係顯示藉由使用前述第43圖所示之終端電路之情形的模擬之雜訊波形。此處，以由阻抗碼#( 0 1 1 1 1 1 )對於碼#( 100000)之更新爲例。在此種碼之轉換時，成爲碼#(1111111)或碼#( 000000)之狀態暫時發生，終端電路的MOSFET全部成爲導通或關閉，在SRAM輸入接腳、以及CPU PAD可觀測到雜訊。在此模擬中，雜訊量爲227mV，對於電源電壓1.6V爲可以忽視之量，但是’令輸入波形變形，有令SRAM誤動作之危險性。因此，在使用第43圖所示之終端電路之情形，如前述般，需要令暫時性地成爲碼#(111111)或碼#(〇〇〇〇〇〇)之狀態不發生而在電路上下工夫。第47圖係顯示藉由使用前述第44圖所示終端電路之情形的模擬之雜訊波形。與前述相同，以由阻抗碼# ( 011111)對於碼#( 100000)之更新爲例。在此種碼之轉換時’即使成爲碼#(111111)或碼#(〇〇〇〇〇〇)之狀態暫時發生’藉由前述解碼器的作用，換算爲碼#時，則成爲碼 #(100111)或 #( 011000)，終端電路之 MOSFET 全部導通或關閉之狀態不會發生。知道其結果爲，可令輸入接腳之雜訊量降低爲26mV。如此實施例之半導體積體電路裝置般，設由輸入銲墊依據ESD保護元件、電阻器、MOSFET之順序配置，以 5¾ -K 哥獨抗端阻終置個配一聯成並構由以藉置 ’ 配位之單狀本紋基條爲成置做配’ 之份接數連個相之線要配必條所 1 整 -39- 1335134 .阻器，藉此，高集成化成爲可能。關於輸入輸出共同接腳，就輸出緩衝器也同樣設爲條紋狀配置，藉由做成配合終端電阻器配置之閘極長方向的間距的配置，高集成化成爲可能。 ' 輸入終端電阻器、輸出緩衝器都採用因應阻抗調整範 - 圍、調整精度而分割之電路構造。分割方法例如設爲等比分割（1，2，4，8…），藉由以2元碼切換彼等以調整阻藝抗。一個之分割單元在提升側終端爲由PMOS和電阻元件所成，在下拉側終端爲由NMOS和電阻元件所成，令對於導通電阻之電阻之比例變大，例如設爲1 : 3，可以確保終端電阻器之線形性。在前述實施例中，作爲條紋狀配置，係配合輸出緩衝器和終端電阻器之基本單位的間距，藉此，配線連接用之迂迴配線成爲不需要，在配置面積的降低以及接腳容量之降低上有效果。另外，藉由採取組合電阻元件和MOSFET β之構造，MOSFET之導通電阻的非線形性可藉由電阻元件加以補償故，源極/汲極間電壓降低，可減低熱載子可靠性劣化的同時，終端阻抗可與輸入電位無關而維持一定。在關於本發明之半導體積體電路裝置中，於晶片內設置有終端電路，以令輸出緩衝器的輸出阻抗與傳送線路的特性阻抗相匹配。因此，在將關於本發明之半導體積體電路裝置搭載於系統之情形，在進行訊號傳送之對方的半導體積體電路裝置的輸入端子即使沒有終端電阻器，再反射雜訊可由前述輸出阻抗予以吸收故，可進行高頻之資料轉 -40- 1335134 送。或者，進行訊號傳送之對方的輸出阻路的特性阻抗相匹配之情形，藉由前述終生反射雜訊故，可以高頻進行資料轉送《發明之半導體積體電路裝置中，即使於構板上沒有連接終端電阻器等，也可進行高，能夠實線使用方法良好之電子裝置的小以上雖依據實施例而具體說明由本發明，但是，本發明並不限定於前述實施例旨之範圍內，不用說可有種種變更可能性終端電阻器之提升以及下拉之各電阻器間量）。藉此，在電源施加時，差動時脈接可防止由於載入輸入接腳之雜訊所引起的成具備令全部終端電阻電路關閉之模式》頻動作、老化時動作等之消耗電力的增加體記憶體之外，也可廣泛使用於各種半導〔發明效果〕如簡單說明藉由本申請案所掲示發明獲得之效果，則如下述：使用由令輸出電之複數所成的輸出MOSFET，藉由第1控前述複數之輸出MOSFET中被設爲導通行輸出阻抗的調整，藉由第2控制手段，導通狀態之前述輸出MOSFET之驅動訊抗不能與傳送線端電路，不令產如此，在關於本成系統之構裝基速之資料轉送故型化。明人所完成之發，在不脫離其要。例如，也可在賦予差分（偏置腳開放之情形，誤動作。也可做藉此，可抑制低。本發明在半導體積體電路裝置中的代表性者所路成爲並聯形態制手段，選擇在狀態之數量，進藉由前述被設爲號的調整，以進 -41 - 1335134 行壓擺率的調整，可相互獨立地設定阻抗調整和壓擺率調整，可令調整電路的構造變得簡單。對於接受由外部端子所供給的輸入訊號之輸入電路，設置具備有由連接於前述外部端子，設爲並聯形態之複數 • 所成之MOSFET之終端電路，藉由第3控制手段，調整 . 在前述複數之MOSFET中被設爲導通狀態之數量，以進行終端電阻器之電阻値的調整，可簡單地構成令與訊號傳 •送線路匹配之終端電路。對於由被設爲並聯狀態之複數所成的MOSFET之輸出節點連接在外部端子之輸出電路，藉由第1控制手段，選擇前述複數之輸出MOSFET中被設爲導通狀態之數量，進行輸出阻抗之調整，藉由第2控制手段，藉由前述被設爲導通狀態之前述輸出MOSFET的驅動訊號之調整，以進行壓擺率之調整，對於接受由前述外部端子所供給之輸入訊號之輸入電路，將具備由被設爲並聯形態之複數所 •成之MOSFET之終端電路介由開關電路而連接於前述外部端子，藉由第3控制手段，調整前述複數之MOSFET 中被設爲導通狀態之數量，以進行終端電阻器之電阻値之調整，可不在構成系統之構裝基板上連接終端電阻器，能夠進行高速之資料轉送故，能夠實現使用方法良好之電子裝置的小型化。【圖式簡單說明】第1圖係顯示設置在關於本發明之半導體積體電路裝 -42- 1335134 置之輸出緩衝器的一實施例之槪略電路圖。第2圖係顯示第1圖之輸出前置緩衝器3之一實施例之電路圖。第3圖係顯示驅動使用P通道型輸出MOSFET之輸出緩衝器之輸出前置緩衝器的一實施例之電路圖。第4圖係掩飾關於本發明之前述第1圖所示之輸出緩衝器1的阻抗設定方法之一實施例的說明圖。第5圖係顯示第2圖之輸出前置緩衝器3之驅動力設定方法的一實施例之說明圖。第6圖係就第1圖之每一輸出緩衝器群20〜22所見到時之阻抗的說明圖。第7圖係顯示設置在關於本發明之半導體積體電路裝置的輸出緩衝器之其他的一實施例之槪略電路圖。第8圖係顯示設置在關於本發明之半導體積體電路裝置之輸出緩衝器之其他的一實施例之構造圖。第9圖係顯示關於本發明之輸出緩衝器之構成單位的一實施例之電路圖。第10圖係藉由電路模擬以解析第9圖所示之輸出緩衝器的阻抗之輸出電壓特性之特性圖。第11圖係藉由電路模擬以解析第9圖所示之輸出緩衝器之阻抗的輸出電壓特性之其他的特性圖。第1 2圖係第8圖之實施例的每一阻抗碼#之副群分割的阻抗分割比率的特性圖。第1 3圖係藉由電路模擬以解析第8圖之實施例的阻 -43- 1335134 抗碼和輸出阻抗之關係的特性圖。第14圖係藉由電路模擬以解析壓擺率和SRAM電源雜訊之關係的特性圖。第15圖係第14圖之電路模擬所使用的評估模型之方塊圖。第16圖係顯示關於本發明之輸出緩衝器單元的一實施例之構成圖。第17圖係顯示關於本發明之輸出緩衝器的一實施例之配置圖。第18圖係顯示使用本發明之半導體記億體的一實施例之方塊圖。第19圖係顯示第18圖之半導體記憶體之資料輸入輸出電路DIO內的一實施例之方塊圖。第20圖係顯示使用本發明之半導體記憶體之其他的實施例之方塊圖。第2 1圖係顯示關於第20圖之半導體記憶體之資料輸入輸出電路DIO內的本發明之部份的一實施例之方塊圖〇第22圖係顯示關於第20圖之半導體記憶體之資料輸入輸出電路DIO內的本發明之部份的其他一實施例之方塊圖。第23圖係顯示關於本發明之輸出前置緩衝器電路的其他一實施例之電路圖。第24圖係顯示關於本發明之輸出前置緩衝器電路之 -44- 1335134 其他一實施例之電路圖。第25圖係顯示使用本發明之半導體記憶體之一實施例的晶片配置圖。第26圖係顯示使用本發明之半導體積體電路裝置的〜實施例之方塊圖。胃27圖係顯示關於本發明之半導體積體電路裝置的終端電阻器輸入輸出電路的—實施例之配置圖。胃28圖係將第27圖之輸入輸出電路予以方塊化之配置圖。胃29圖係第27圖之輸入輸出電路的等效電路圖。 $ 3〇圖係爲了使第29圖之輸入輸出電路容易理解而變形之電路圖。 11 31圖係顯示形成在關於本發明之半導體積體電路終端電阻器輸入輸出電路的一實施例之具體的配置圖。胃32圖係顯示第31圖之A-A’的一實施例之元件剖面圖。 $ 33圖係顯示第31圖之B-B’的一實施例之元件剖面圖。 # 34圖係第31圖所示之輸入輸出電路的等效電路圖〇 % 35圖係顯示關於本發明之半導體積體電路裝置之附輸；V & % 端電阻器輸入電路的一實施例之配置圖。 $ 36圖係將第35圖之輸入電路予以方塊化之配置圖 -45- 1335134 第37圖係第35圖之輸入電路的等效電路圖。第38圖係爲了令第37圖的輸入電路容易理解而變形之電路圖。 • 第39圖係顯示關於本發明之終端電阻器的阻抗調整 . 電路的一實施例之方塊圖。第40圖係說明第39圖所示之阻抗調整電路用的電流 _ -電壓特性圖。第41圖係顯示關於本發明之半導體記憶體晶片的終端電阻器之阻抗調整電路的一實施例之整體方塊圖。第42圖係顯示關於本發明之半導體記憶體晶片的終端電阻之阻抗調整電路的其他一實施例之整體方塊圖。第43圖係顯示關於本發明之終端電阻器方塊的一實施例之電路圖。第44圖係顯示關於本發明之終端電阻器方塊之其他 ® —實施例之電路圖。第45圖係以模擬評估第43圖和第44圖之終端電阻電路的過渡阻抗之變化的模型電路方塊圖。第46圖係使用第43圖所示之終端電路時的模擬雜訊波形圖。第47圖係使用第44圖所示之終端電路時的模擬雜訊波形圖。符號說明 -46 - 1335134 1、2 :輸出緩衝器 3' 4:輸出前置緩衝器

100〜122: N通道型輸出MOSFET

200〜222: P通道型輸出MOSFET 300〜322、400〜422:輸出前置緩衝器

40 ~ 43 ： P 通道型 MOSFET

50 ~ 53 ： N 通道型 MOSFET 60〜62:閘極電路 PBF :輸出前置緩衝器

NMOS: N 通道型 MOSFET

PMOS: P 通道型 MOSFET XADR :行位址訊號 YADR :列位址訊號 XDEC :行位址解碼器 XDR :字元線驅動器 MCA :記憶體單元陣列 YDEC :列位址解碼器 YSW :列選擇電路 DIO :資料輸入輸出電路 INCKT :內部電路 DIB :資料輸入緩衝器 DQPB :輸出前置緩衝器 DQO :輸出緩衝器 IMCNTT :阻抗控制電路 1335134 IMCNTQ :阻抗控制電路 JTRCNT :壓擺率控制電路 MULO〜MUL7、MURO〜MUR7、MLLO〜MLL7、MLRO M L R 7 :單元陣列 MWD :主字元驅動器 CK/ADR/CNTL:輸入電路 DI/DQ :資料輸入輸出電路 I/O :輸入輸出電路 REG/PDEC ：前置解碼器等 DLLC:同步化電路 JTAG/TAP :測試電路 VG:內部電源電壓產生電路 F u s e :熔絲電路 VREF:參考電壓產生電路 1C:半導體積體電路裝置 CPU :中央運算裝置（處理器） MEM :記憶體 I/O :輸入輸出電路 100 :保護元件領域 1 1 〇 :輸出電路領域 120 :終端電路領域 1 3 0 :內部電路領域 400:差動輸入電路 23 2、234 :記憶體單元陣列 -48- 1335134 23 3 ： 200 ： 2 0 8 ： 226 ： 204 ： 2 11： 221 ： 222 ： 22 3 ： 224 ： 225 I/O電路、控制電路碼產生電路碼移位電路時脈分配線閂鎖電路終端電路方塊最近端終端電路最近端阻抗碼最遠端終端電路最遠端阻抗碼中繼緩衝器

Claims

1335134 拾、申請專利範圍 1. 一種半導體積體電路裝置，其特徵爲：具備有，具備由設爲並聯形態之複數個構成之輸出MOSFET 之輸出電路， • 選擇由前述複數個輸出MOSFET中被設爲導通狀態 - 之數目，以進行輸出阻抗之調整之第1控制手段，及藉由前述被設爲導通狀態之前述輸出MOSFET的驅鲁動訊號之調整，以進行壓擺率之調整之第2控制手段而成 > 前述連接爲並聯形態之輸出MOSFET係被分成複數群，前述複數群之輸出MOSFET的各個，係被分成複數之副群，前述第1控制手段係形成前述複數群之選擇訊號，前述第2控制手段係進行前述複數之副群的輸出 ® MOSFET之驅動時序調整者，對應於應輸出資料，前述第1控制手段所選擇之1至複數群所構成之複數的輸出MOSFET，係對應前述第2控制手段所形成之驅動時序而被設爲導通狀態。 2 .如申請專利範圍第1項所記載之半導體積體電路裝置，其中，藉由前述第1控制手段所調整之輸出阻抗’ 係設定爲與傳送經由輸出MOSFET所傳送的訊號之傳送線路的特性阻抗相匹配。 3 ·如申請專利範圍第2項所記載之半導體積體電路 -50- 1335134 裝置，其中，對應前述複數之輸出MO SFET之各個，設置有驅動其之輸出前置緩衝器，前述輸出前置緩衝器，係藉由前述應輸出資料，和藉由第1控制手段所形成的選擇訊號而被活化，藉由前述第 2控制手段所形成之控制訊號，使傳送至前述輸出 MOSFET之驅動訊號的上升時間相互變化。 4. 如申請專利範圍第3項所記載之半導體積體電路裝置，其中，在前述輸出MOSFET之各個，其之電阻元件被連接成爲串聯形態。 5. 如申請專利範圍第4項所記載之半導體積體電路裝置，其中，形成爲前述電阻元件之電阻値和前述導通狀態時的輸出MOSFET的電阻値幾乎相等，或者電阻元件之電阻値變大。 6. 如申請專利範圍第5項所記載之半導體積體電路裝置，其中，做成構成前述副群之輸出MOSFET的阻抗比，在前述複數之群中，幾乎成爲相等之電路構造，以使壓擺率之調整不受到輸出阻抗的調整結果所影響。 7. 如申請專利範圍第5項所記載之半導體積體電路裝置，其中，前述輸出MOSFET係由：形成對應電源電壓側之位準的輸出訊號之第1導電型第1MOSFET，和形成對應電路之接地電位側之位準的輸出訊號之第2導電型第2M0SFET所構成，在前述第1M0SFET以及第2M0SFET之各個，設置有前述輸出前置緩衝器。 -51 - 1335134 8. 如申請專利範圍第7項所記載之半導體積體電路裝置，其中，前述第1M0SFET和第2M0SFET以及電阻元件，係做成可以直線的一條配線加以連接之基本構造的佈局（layout )，由前述第1M0SFET和第2M0SFET以及電阻元件所構成之基本構造的複數個，係複數個平行排列於與前述配線正交之方向以做成條紋狀而構成。 9. 如申請專利範圍第8項所記載之半導體積體電路裝置，其中，前述平行配置的基本構造之佈局的複數中，阻抗小之條紋單位係MOSFET的尺寸在前述配線的延遲方向大尺寸地形成，電阻器尺寸係在前述配線的延長方向小尺寸地形成，阻抗大的條紋單位係MOSFET之尺寸在前述配線的延長方向小尺寸地形成，電阻器尺寸在前述配線的延長方向大尺寸地形成，以使前述複數之基本構造的條紋單位之長度差變小。 1 0 .如申請專利範圍第9項所記載之半導體積體電路裝置，其中，前述條紋單位，係進而包含對應前述直線配線而連接的靜電破壞防止用之二極體。 Π ·如申請專利範圍第5項所記載之半導體積體電路裝置，其中，前述第1控制手段係包含連接於外部端子之電阻元件，形成前述輸出MOSFET之選擇訊號，以使成爲最接近連接於前述外部端子之電阻元件的電阻値之輸出阻抗。 12.如申請專利範圍第11項所記載之半導體積體電 -52- 1335134 路裝置，其中，前述輸出電路係分成複數組，分散配置在半導體基板上，前述第1控制手段係在半導體基板上設置1個，藉由前述第1控制手段所形成的選擇訊號係被傳送給設置在前述各組之每一組之閂鎖電路，閂鎖電路係對應時脈脈衝而進行前述選擇訊號之取入，將所取入之選擇訊號傳達給對應的輸出電路。 13.—種半導體積體電路裝置，其特徵爲：具備有，接受由外部端子所供給的輸入訊號之輸入電路，具備連接於前述外部端子，設爲並聯形態之複數所構成之MOSFET之終端電路，調整前述複數之MOSFET中被設爲導通狀態之數目，以進行終端電阻器之電阻値的調整之第3控制手段，前述MOSFET係由：設置在電源電壓側之第1導電型第3M0SFET，和設置在電路之接地電位側之第2導電型第4M0SFET所構成，前述第3M0SFET和第4M0SFET，係設爲可以直線的一條配線加以連接之基本構造的佈局，由前述第3M0SFET和第4M0SFET所構成之基本構造的複數個，係複數個平行排列於與前述配線正交之方向以設爲條紋狀，前述條紋單位，係進而包含對應前述直線配線而連接的靜電破壞防止用之二極體，前述第3控制手段係包含連接於外部端子之電阻元件 -53- 1335134 形成由前述複數所構成之第 3M0SFET以及第 4M0SFET之選擇訊號，以使成爲最接近連接於前述外部端子之電阻元件的電阻値之電阻値。 • 1 4.如申請專利範圍第1 3項所記載之半導體積體電 . 路裝置，其中，前述第3M0SFET以及第4MOSFET之各個，係由導通電阻値具有2進制之權重之複數個所成， φ 藉由前述第3控制手段所形成的2進制碼之選擇訊號，選擇性地被設爲導通狀態。 1 5 ·如申請專利範圍第1 4項所記載之半導體積體電路裝置，其中，前述第3M0SFET以及第4M0SFET之各個，係由導通電阻値具有前述2進制之下位位元的權重之第1複數個，和分配給前述2進制之上位位元，各別具有相同導通電阻値之第2複數個所構成，前述第3控制手段所形成的2進制碼之選擇訊號中的鲁下位位元，係使用於選擇前述第3M0SFET以及第 4M0SFET之複數個中的對應前述第1複數個者，對應上位位元者係供應給解碼器電路，使用於選擇前述第2複數個中之對應的數個。 16.如申請專利範圍第14項所記載之半導體積體電路裝置，其中，前述第3控制手段係具備：連接於前述外部端子之電阻元件，和形成令藉由前述第3M0SFET之第1複製電路所形成的電源電壓的分壓輸出和電源電壓的中點電壓成爲最接近之第1複製電路的2 -54- 1335134 進制控制訊號之第1電路，和藉由前述第1電路所形成之2進制控制訊號所控制，對應前述第3 MOSFET之第2複製電路，和形成令藉由前述第4M0SFET之第3複製電路所形成之電源電壓的分壓輸出與電源電壓的中點電壓成爲最接近之第3複製電路的2進制控制訊號之第2電路，前述第1電路的前述2進制控制訊號，係當成前述第 3M0SFET之選擇訊號而被傳送，前述第2電路的前述2 進制控制訊號，係當成前述第4M0SFET之選擇訊號而被傳送。 1 7 .如申請專利範圍第1 6項所記載之半導體積體電路裝置，其中，前述第1電路之前述2進制控制訊號以及前述第2電路之前述2進制控制訊號，係分別被傳送於移位電路，經過補正之選擇訊號分別被傳送至前述第 3M0SFET 以及第 4M0SFET。 18. —種半導體積體電路裝置，其特徵爲：具備有，具備由設爲並聯形態之複數所成之輸出MOSFET，其之輸出節點連接於外部端子之輸出電路，選擇前述複數之輸出MOSFET中被設爲導通狀態之數目，以進行輸出阻抗之調整之第1控制手段，藉由前述被設爲導通狀態之前述輸出MOSFET之驅動訊號的調整，以進行壓擺率之調整之第2控制手段，接受由前述外部端子所供給之輸入訊號之輸入電路，具備由設爲並聯狀態之複數所構成之MOSFET之終 -55- 1335134 端電路，及調整前述複數之MOSFET中被設爲導通狀態之數目，以進行終端電阻器之電阻値的調整之第3控制手段，前述第3控制手段，係在前述輸出電路被設爲動作狀 ‘態時，令由藉由其所控制之複數所構成之MOSFET的全 .部成爲關閉（OFF)狀態。 i 9.如申請專利範圍第1 8項所記載之半導體積體電 φ路裝置，其中，前述輸出MOSFET係由：形成對應電源電壓側之位準的輸出訊號之第1導電型第1M0SFET，和形成對應電路的接地電位側之位準的輸出訊號之第2導電型第2M0SFET所構成，電阻元件以串聯形態連接於各個 > 構成前述終端電路之MOSFET，係包含：設置於電源電壓側之第1導電型第3M0SFET，和設置於電路的接地電位側之第2導電型第4M0SFET。 • 20.如申請專利範圍第19項所記載之半導體積體電路裝置，其中，前述第1MOSFET和第2MOSFET以及電阻元件以及前述第3MOSFET和第4M0SFET，係設爲可以直線的一條配線加以連接之基本構造的佈局，由前述第1MOSFET和第2MOSFET以及電阻元件以及前述第3M0SFET和第4MOSFET所構成之基本構造的複數個，係複數個平行排列於與前述配線正交之方向而設爲條紋狀。 21-如申請專利範圍第20項所記載之半導體積體電 -56- 1335134 路裝置’其中’前述第丨控制手段係包含連接於第1外部端子之第1電阻元件，形成由則述複數所構成之第1M0SFET以及第 2M0SFET之選擇訊號’以使成爲最接近連接於前述第1 外部端子之第1電阻元件的電阻値之輸出阻抗，前述第3控制手段係包含連接於第2外部端子之第2 電阻元件，形成由前述複數所構成之第 3MOSFET以及第 4M0SFET之選擇訊號，以使成爲最接近連接於前述第2 外部端子之第2電阻元件的電阻値之電阻値。 -57-