JPH10242835A - 出力回路、半導体集積回路、及び電子回路装置 - Google Patents
出力回路、半導体集積回路、及び電子回路装置Info
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- JPH10242835A JPH10242835A JP9043406A JP4340697A JPH10242835A JP H10242835 A JPH10242835 A JP H10242835A JP 9043406 A JP9043406 A JP 9043406A JP 4340697 A JP4340697 A JP 4340697A JP H10242835 A JPH10242835 A JP H10242835A
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Abstract
(57)【要約】
【課題】 スルーレートコントロール機能及びインピー
ダンス整合機能を有する出力回路のチップ占有面積の低
減を図ることにある。 【解決手段】 第１トランジスタ（１１，１３，１５）
と第２トランジスタ（１２，１４，１６）との直列接続
箇所と上記外部端子（２４−１）との間に設けられた第
１導電型の第３トランジスタ（１９）と、それに並列接
続された第２導電型の第４トランジスタ（２０）とを含
んで上記インピーダンス整合回路を構成する。第１導電
型の第３トランジスタと第２導電型の第４トランジスタ
との並列合成インピーダンスにより伝送路とのインピー
ダンス整合をとるようにし、インピーダンス整合回路を
形成する個々のトランジスタのゲート幅の縮小化を図っ
て、レイアウト面積を縮小する。
ダンス整合機能を有する出力回路のチップ占有面積の低
減を図ることにある。 【解決手段】 第１トランジスタ（１１，１３，１５）
と第２トランジスタ（１２，１４，１６）との直列接続
箇所と上記外部端子（２４−１）との間に設けられた第
１導電型の第３トランジスタ（１９）と、それに並列接
続された第２導電型の第４トランジスタ（２０）とを含
んで上記インピーダンス整合回路を構成する。第１導電
型の第３トランジスタと第２導電型の第４トランジスタ
との並列合成インピーダンスにより伝送路とのインピー
ダンス整合をとるようにし、インピーダンス整合回路を
形成する個々のトランジスタのゲート幅の縮小化を図っ
て、レイアウト面積を縮小する。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送路とのインピ
ーダンスを整合させるためのインピーダンス整合回路技
術、さらにはそのようなインピーダンス整合回路を含む
半導体集積回路に関し、例えば複数のＬＳＩ（半導体集
積回路）が、所定の特性インピーダンスを有する伝送路
を介して互いに結合され、当該伝送路を介してデータ転
送が行われる電子回路装置に適用して有効な技術に関す
る。
ーダンスを整合させるためのインピーダンス整合回路技
術、さらにはそのようなインピーダンス整合回路を含む
半導体集積回路に関し、例えば複数のＬＳＩ（半導体集
積回路）が、所定の特性インピーダンスを有する伝送路
を介して互いに結合され、当該伝送路を介してデータ転
送が行われる電子回路装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】電子回路装置、例えばプリント基板に複
数のＬＳＩを搭載して成る電子回路装置において、複数
のＬＳＩ間でのデータ転送が高速に行われる場合には、
信号の反射を抑えるために、データ伝送系のインピーダ
ンス整合が重要になる。例えば複数のＬＳＩ間でデータ
のやり取りを行うための伝送路の特性インピーダンスが
５０Ωに設定されている場合には、そのような伝送路に
５０Ωの終端抵抗を付加し、信号の反射を抑える。
数のＬＳＩを搭載して成る電子回路装置において、複数
のＬＳＩ間でのデータ転送が高速に行われる場合には、
信号の反射を抑えるために、データ伝送系のインピーダ
ンス整合が重要になる。例えば複数のＬＳＩ間でデータ
のやり取りを行うための伝送路の特性インピーダンスが
５０Ωに設定されている場合には、そのような伝送路に
５０Ωの終端抵抗を付加し、信号の反射を抑える。
【０００３】インピーダンスの整合には、５０Ωなどの
所定の終端抵抗を付加する場合の他に、トランジスタの
オン抵抗を利用する場合がある。トランジスタのオン抵
抗を使用してインピーダンス整合をとることができれ
ば、終端抵抗は不要とされる。出力インピーダンスは、
トランジスタのゲート幅を調整することによって変える
ことができる。
所定の終端抵抗を付加する場合の他に、トランジスタの
オン抵抗を利用する場合がある。トランジスタのオン抵
抗を使用してインピーダンス整合をとることができれ
ば、終端抵抗は不要とされる。出力インピーダンスは、
トランジスタのゲート幅を調整することによって変える
ことができる。
【０００４】尚、インピーダンス整合について記載され
た文献の例としては、“DigitallyAdjustable Resistor
s in CMOS for High-Performance Applications,”IEEE
J.Solid-State Circuits,vol.27,no.8,pp.1176-1185,A
ug.1992がある。
た文献の例としては、“DigitallyAdjustable Resistor
s in CMOS for High-Performance Applications,”IEEE
J.Solid-State Circuits,vol.27,no.8,pp.1176-1185,A
ug.1992がある。
【０００５】
【発明が解決しようとする課題】ＬＳＩの内部回路、特
に出力すべき信号に基づいて伝送路に信号出力を行うた
めの出力回路において、電流量が急激に変化すると、電
源電圧の変動を生じ、それは電源ノイズとなって、回路
動作に支障を来す。電源ノイズを低減するには、電流量
の急激な変化を緩和すれば良く、伝送路に信号出力を行
うための出力回路においては、電流量の急激な変化を緩
和するためのスルーレートコントロール機能が搭載され
る。スルーレートコントロール機能は、例えば出力回路
を形成するトランジスタを複数個並列接続して、この複
数個のトランジスタがオンされるタイミングを若干ずら
すことで実現される。そのように複数個のトランジスタ
がオンされるタイミングが若干ずれると、出力回路に流
れる電流の急激な変化を緩和することができるからであ
る。
に出力すべき信号に基づいて伝送路に信号出力を行うた
めの出力回路において、電流量が急激に変化すると、電
源電圧の変動を生じ、それは電源ノイズとなって、回路
動作に支障を来す。電源ノイズを低減するには、電流量
の急激な変化を緩和すれば良く、伝送路に信号出力を行
うための出力回路においては、電流量の急激な変化を緩
和するためのスルーレートコントロール機能が搭載され
る。スルーレートコントロール機能は、例えば出力回路
を形成するトランジスタを複数個並列接続して、この複
数個のトランジスタがオンされるタイミングを若干ずら
すことで実現される。そのように複数個のトランジスタ
がオンされるタイミングが若干ずれると、出力回路に流
れる電流の急激な変化を緩和することができるからであ
る。
【０００６】しかしながら、そのようなスルーレートコ
ントロールのためのトランジスタを利用して伝送路との
インピーダンス整合をとることはできないため、スルー
レート機能及びインピーダンス整合の双方を実現するに
は、スルーレート機能実現用のトランジスタとは別にイ
ンピーダンス整合用のトランジスタを設ける必要があ
る。例えば、スルーレートコントロール用のＭＯＳトラ
ンジスタと、インピーダンス調整のためのトランジスタ
とを直列接続することにより、スルーレート機能、及び
インピーダンス整合機能の双方を実現することができ
る。そのように、インピーダンス整合のためのトランジ
スタと、スルーレートコントロールのためのトランジス
タとを、それぞれ別個に設ける必要があるため、スルー
レートコントロール機能及びインピーダンス整合機能の
双方を有する出力回路は、インピーダンス整合機能を有
さない回路に比べてチップ占有面積の増大を招く。
ントロールのためのトランジスタを利用して伝送路との
インピーダンス整合をとることはできないため、スルー
レート機能及びインピーダンス整合の双方を実現するに
は、スルーレート機能実現用のトランジスタとは別にイ
ンピーダンス整合用のトランジスタを設ける必要があ
る。例えば、スルーレートコントロール用のＭＯＳトラ
ンジスタと、インピーダンス調整のためのトランジスタ
とを直列接続することにより、スルーレート機能、及び
インピーダンス整合機能の双方を実現することができ
る。そのように、インピーダンス整合のためのトランジ
スタと、スルーレートコントロールのためのトランジス
タとを、それぞれ別個に設ける必要があるため、スルー
レートコントロール機能及びインピーダンス整合機能の
双方を有する出力回路は、インピーダンス整合機能を有
さない回路に比べてチップ占有面積の増大を招く。
【０００７】本発明の目的は、スルーレートコントロー
ル機能及びインピーダンス整合機能を有する出力回路の
チップ占有面積の低減を図ることにある。また、本発明
の別の目的は、そのような出力回路を含む半導体集積回
路、及び電子回路装置を提供することにある。
ル機能及びインピーダンス整合機能を有する出力回路の
チップ占有面積の低減を図ることにある。また、本発明
の別の目的は、そのような出力回路を含む半導体集積回
路、及び電子回路装置を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、第１トランジスタ（１１，１
３，１５）と、それに直列接続された第２トランジスタ
（１２，１４，１６）とを含み、出力すべきデータの論
理変化により外部端子（２４−１）を含む経路に流れる
電流を段階的に変化させるためのスルーレート回路（３
５）と、出力インピーダンスを伝送路の特性インピーダ
ンスに整合させるためのインピーダンス整合回路（３
４）とを含んで出力回路（３３）が形成されるとき、上
記第１トランジスタと上記第２トランジスタとの直列接
続箇所と上記外部端子との間に設けられた第１導電型の
第３トランジスタ（１９）と、それに並列接続された第
２導電型の第４トランジスタ（２０）とを含んで上記イ
ンピーダンス整合回路を構成する。
３，１５）と、それに直列接続された第２トランジスタ
（１２，１４，１６）とを含み、出力すべきデータの論
理変化により外部端子（２４−１）を含む経路に流れる
電流を段階的に変化させるためのスルーレート回路（３
５）と、出力インピーダンスを伝送路の特性インピーダ
ンスに整合させるためのインピーダンス整合回路（３
４）とを含んで出力回路（３３）が形成されるとき、上
記第１トランジスタと上記第２トランジスタとの直列接
続箇所と上記外部端子との間に設けられた第１導電型の
第３トランジスタ（１９）と、それに並列接続された第
２導電型の第４トランジスタ（２０）とを含んで上記イ
ンピーダンス整合回路を構成する。
【００１１】上記した手段によれば、第３トランジスタ
と、それに並列接続された第４トランジスタとの並列接
続回路により伝送路とのインピーダンス整合をとるよう
にしているので、ハイレベル出力及びローレベル出力の
いずれにおいても、上記第３トランジスタ及び第４トラ
ンジスタの双方が同時にインピーダンス整合に関与され
る。出力インピーダンスは第３トランジスタ及び第４ト
ランジスタの並列合成インピーダンスにより整合される
から、ハイレベル出力の際のインピーダンス整合をとる
トランジスタと、ローレベル出力の際のインピーダンス
整合をとるトランジスタとを別個に設ける場合に比べ
て、ゲート幅の低減を図ることができ、このことが、ス
ルーレートコントロール機能及びインピーダンス整合機
能を有する出力回路のチップ占有面積の低減を達成す
る。
と、それに並列接続された第４トランジスタとの並列接
続回路により伝送路とのインピーダンス整合をとるよう
にしているので、ハイレベル出力及びローレベル出力の
いずれにおいても、上記第３トランジスタ及び第４トラ
ンジスタの双方が同時にインピーダンス整合に関与され
る。出力インピーダンスは第３トランジスタ及び第４ト
ランジスタの並列合成インピーダンスにより整合される
から、ハイレベル出力の際のインピーダンス整合をとる
トランジスタと、ローレベル出力の際のインピーダンス
整合をとるトランジスタとを別個に設ける場合に比べ
て、ゲート幅の低減を図ることができ、このことが、ス
ルーレートコントロール機能及びインピーダンス整合機
能を有する出力回路のチップ占有面積の低減を達成す
る。
【００１２】また、上記インピーダンス整合回路は、上
記第１トランジスタと上記第２トランジスタとの直列接
続箇所と上記外部端子との間に設けられたｐチャンネル
型ＭＯＳトランジスタ（１９）と、それに並列接続され
たｎチャンネル型ＭＯＳトランジスタ（２０）とを含ん
で構成することができ、このとき、上記ｐチャンネル型
ＭＯＳトランジスタのゲート電極はグランド電位レベル
に設定され、上記ｎチャンネル型ＭＯＳトランジスタの
ゲート電極は高電位側電源電圧レベルに設定される。
記第１トランジスタと上記第２トランジスタとの直列接
続箇所と上記外部端子との間に設けられたｐチャンネル
型ＭＯＳトランジスタ（１９）と、それに並列接続され
たｎチャンネル型ＭＯＳトランジスタ（２０）とを含ん
で構成することができ、このとき、上記ｐチャンネル型
ＭＯＳトランジスタのゲート電極はグランド電位レベル
に設定され、上記ｎチャンネル型ＭＯＳトランジスタの
ゲート電極は高電位側電源電圧レベルに設定される。
【００１３】さらに、上記構成の出力回路（３３）と、
外部入力データを取り込むための入力回路（３２）とを
含んで半導体集積回路（２１）を構成することができ、
そのような半導体集積回路を含んで電子回路装置を構成
することができる。
外部入力データを取り込むための入力回路（３２）とを
含んで半導体集積回路（２１）を構成することができ、
そのような半導体集積回路を含んで電子回路装置を構成
することができる。
【００１４】
【発明の実施の形態】図３には本発明にかかる電子回路
装置の一例が示される。
装置の一例が示される。
【００１５】図３に示される電子回路装置は、特に制限
されないが、一つのプリント基板に載置されたＬＳＩ２
１，２２を含み、それらが伝送路２５−１〜２５−ｎを
介して互いに信号のやり取りが可能に結合されている。
伝送路２５−１〜２５−ｎは、所定の特性インピーダン
スに設定されている。
されないが、一つのプリント基板に載置されたＬＳＩ２
１，２２を含み、それらが伝送路２５−１〜２５−ｎを
介して互いに信号のやり取りが可能に結合されている。
伝送路２５−１〜２５−ｎは、所定の特性インピーダン
スに設定されている。
【００１６】特に制限されないが、ＬＳＩ２１は中央処
理装置とされ、ＬＳＩ２２はその中央処理装置によって
アクセスされる半導体記憶装置とされる。この中央処理
装置と半導体記憶装置との間でデータの高速転送を可能
とするため、データ伝達系のインピーダンス整合が行わ
れる。
理装置とされ、ＬＳＩ２２はその中央処理装置によって
アクセスされる半導体記憶装置とされる。この中央処理
装置と半導体記憶装置との間でデータの高速転送を可能
とするため、データ伝達系のインピーダンス整合が行わ
れる。
【００１７】ＬＳＩ２１は、入出力バッファ２３−１〜
２３−ｎを有し、この入出力バッファ２３−１〜２３−
ｎが、それぞれデータ入出力のための外部端子２４−１
〜２４−ｎを介して伝送路２５−１〜２５−ｎの一端に
結合される。また、ＬＳＩ２２は、入出力バッファ２７
−１〜２７−ｎを有し、この入出力バッファ２７−１〜
２７−ｎが、それぞれデータ入出力のための外部端子２
６−１〜２６−ｎを介して伝送路２５−１〜２５−ｎの
他端に結合される。
２３−ｎを有し、この入出力バッファ２３−１〜２３−
ｎが、それぞれデータ入出力のための外部端子２４−１
〜２４−ｎを介して伝送路２５−１〜２５−ｎの一端に
結合される。また、ＬＳＩ２２は、入出力バッファ２７
−１〜２７−ｎを有し、この入出力バッファ２７−１〜
２７−ｎが、それぞれデータ入出力のための外部端子２
６−１〜２６−ｎを介して伝送路２５−１〜２５−ｎの
他端に結合される。
【００１８】上記入出力バッファ２３−１〜２３−ｎ、
２７−１〜２７−ｎは、特に制限されないが、基本的に
同一構成とされる。そのため、以下の説明では、入出力
バッファ２３−１についてのみ詳細に述べることとす
る。
２７−１〜２７−ｎは、特に制限されないが、基本的に
同一構成とされる。そのため、以下の説明では、入出力
バッファ２３−１についてのみ詳細に述べることとす
る。
【００１９】図１には入出力バッファ２３−１の構成例
が代表的に示される。
が代表的に示される。
【００２０】図１に示されるように、この入出力バッフ
ァ２３−１は、外部端子２４−１を介して伝送路に信号
出力を行うための出力回路３３と、上記伝送路を介して
伝達された信号を取り込むための入力回路３２とを含
む。
ァ２３−１は、外部端子２４−１を介して伝送路に信号
出力を行うための出力回路３３と、上記伝送路を介して
伝達された信号を取り込むための入力回路３２とを含
む。
【００２１】上記出力回路３３は、電流量の急激な変化
を防ぐためのスルーレートコントロール回路２３と、伝
送路の特性インピーダンスとインピーダンス整合させる
ためのトランスファゲート３４とを含んで成る。
を防ぐためのスルーレートコントロール回路２３と、伝
送路の特性インピーダンスとインピーダンス整合させる
ためのトランスファゲート３４とを含んで成る。
【００２２】上記スルーレートコントロール回路２３
は、ｐチャンネル型ＭＯＳトランジスタ１１とｎチャン
ネル型ＭＯＳトランジスタ１２とが直列接続されて成る
第１インバータＩＮＶ１、ｐチャンネル型ＭＯＳトラン
ジスタ１３とｎチャンネル型ＭＯＳトランジスタ１４と
が直列接続されて成る第２インバータＩＮＶ２、ｐチャ
ンネル型ＭＯＳトランジスタ１５とｎチャンネル型ＭＯ
Ｓトランジスタ１６とが直列接続されて成る第３インバ
ータＩＮＶ３を含む。
は、ｐチャンネル型ＭＯＳトランジスタ１１とｎチャン
ネル型ＭＯＳトランジスタ１２とが直列接続されて成る
第１インバータＩＮＶ１、ｐチャンネル型ＭＯＳトラン
ジスタ１３とｎチャンネル型ＭＯＳトランジスタ１４と
が直列接続されて成る第２インバータＩＮＶ２、ｐチャ
ンネル型ＭＯＳトランジスタ１５とｎチャンネル型ＭＯ
Ｓトランジスタ１６とが直列接続されて成る第３インバ
ータＩＮＶ３を含む。
【００２３】第１インバータＩＮＶ１、第２インバータ
ＩＮＶ２、及び第３インバータＩＮＶ３のそれぞれの出
力端子は後段のトランスファゲート３４に結合される。
出力回路３３への入力データＤＡＴＡは、第１インバー
タＩＮＶ１へはそのまま入力されるが、第２インバータ
ＩＮＶ２へはディレイ回路１７を介して、後段の第３イ
ンバータＩＮＶ３へはさらにディレイ回路１８を介して
入力される。そのようにディレイ回路１７，１８が介在
されることにより、第１インバータＩＮＶ１，第２イン
バータＩＮＶ２，第３インバータＩＮＶ３の動作は、Ｉ
ＮＶ１，ＩＮＶ２，ＩＮＶ３の順に遅延される。そのよ
うな動作遅延により、出力回路３３での論理切り換えの
際に回路に流れる電流は、図２に示されるように段階的
に上昇され、それによって電流の急激な変化が抑えられ
る。
ＩＮＶ２、及び第３インバータＩＮＶ３のそれぞれの出
力端子は後段のトランスファゲート３４に結合される。
出力回路３３への入力データＤＡＴＡは、第１インバー
タＩＮＶ１へはそのまま入力されるが、第２インバータ
ＩＮＶ２へはディレイ回路１７を介して、後段の第３イ
ンバータＩＮＶ３へはさらにディレイ回路１８を介して
入力される。そのようにディレイ回路１７，１８が介在
されることにより、第１インバータＩＮＶ１，第２イン
バータＩＮＶ２，第３インバータＩＮＶ３の動作は、Ｉ
ＮＶ１，ＩＮＶ２，ＩＮＶ３の順に遅延される。そのよ
うな動作遅延により、出力回路３３での論理切り換えの
際に回路に流れる電流は、図２に示されるように段階的
に上昇され、それによって電流の急激な変化が抑えられ
る。
【００２４】上記トランスファゲート３４は、出力回路
３３の出力インピーダンスを伝送路２５−１の特性イン
ピーダンスに整合させるために設けられ、ｐチャンネル
型ＭＯＳトランジスタ１９とｎチャンネル型ＭＯＳトラ
ンジスタ２０とが並列接続されて成る。このｐチャンネ
ル型ＭＯＳトランジスタ１９のゲート電極はグランドラ
インに結合され、ｎチャンネル型ＭＯＳトランジスタ２
０のゲート電極は高電位側電源Ｖｄｄに結合される。ｐ
チャンネル型ＭＯＳトランジスタ１９のゲート幅とｎチ
ャンネル型ＭＯＳトランジスタ２０のゲート幅の調整に
より、出力回路３３の出力インピーダンスが伝送路の特
性インピーダンスに整合される。
３３の出力インピーダンスを伝送路２５−１の特性イン
ピーダンスに整合させるために設けられ、ｐチャンネル
型ＭＯＳトランジスタ１９とｎチャンネル型ＭＯＳトラ
ンジスタ２０とが並列接続されて成る。このｐチャンネ
ル型ＭＯＳトランジスタ１９のゲート電極はグランドラ
インに結合され、ｎチャンネル型ＭＯＳトランジスタ２
０のゲート電極は高電位側電源Ｖｄｄに結合される。ｐ
チャンネル型ＭＯＳトランジスタ１９のゲート幅とｎチ
ャンネル型ＭＯＳトランジスタ２０のゲート幅の調整に
より、出力回路３３の出力インピーダンスが伝送路の特
性インピーダンスに整合される。
【００２５】ここで、図１に示される出力回路３３の主
要部であるＭＯＳトランジスタ１５，１６，１９，２０
に着目して、そのレイアウトを図４に示される出力回路
と比較してみる。
要部であるＭＯＳトランジスタ１５，１６，１９，２０
に着目して、そのレイアウトを図４に示される出力回路
と比較してみる。
【００２６】図４に示される出力回路は、スルーレート
コントロールのためのトランジスタと、インピーダンス
調整のためのトランジスタとが縦積み構造とされるもの
で、ｐチャンネル型ＭＯＳトランジスタ４１，４２，及
びｎチャンネル型ＭＯＳトランジスタ４３，４４が直列
接続されて成る。ｐチャンネル型ＭＯＳトランジスタ４
１、及びｎチャンネル型ＭＯＳトランジスタ４４はスル
ーレート回路３５を形成するもので、図１におけるｐチ
ャンネル型ＭＯＳトランジスタ１５、及びｎチャンネル
型ＭＯＳトランジスタ１６にそれぞれ対応する。ｐチャ
ンネル型ＭＯＳトランジスタ４２，４３はインピーダン
ス整合機能を有し、図１におけるｐチャンネル型ＭＯＳ
トランジスタ１９、及びｎチャンネル型ＭＯＳトランジ
スタ２０にそれぞれ対応する。ｐチャンネル型ＭＯＳト
ランジスタ４２とｎチャンネル型ＭＯＳトランジスタ４
３との直列接続箇所は信号の外部出力のため外部端子を
介して伝送路に結合される。出力インピーダンスは、ｐ
チャンネル型ＭＯＳトランジスタ４２のゲート幅、及び
ｎチャンネル型ＭＯＳトランジスタ４３のゲート幅によ
り調整することができる。
コントロールのためのトランジスタと、インピーダンス
調整のためのトランジスタとが縦積み構造とされるもの
で、ｐチャンネル型ＭＯＳトランジスタ４１，４２，及
びｎチャンネル型ＭＯＳトランジスタ４３，４４が直列
接続されて成る。ｐチャンネル型ＭＯＳトランジスタ４
１、及びｎチャンネル型ＭＯＳトランジスタ４４はスル
ーレート回路３５を形成するもので、図１におけるｐチ
ャンネル型ＭＯＳトランジスタ１５、及びｎチャンネル
型ＭＯＳトランジスタ１６にそれぞれ対応する。ｐチャ
ンネル型ＭＯＳトランジスタ４２，４３はインピーダン
ス整合機能を有し、図１におけるｐチャンネル型ＭＯＳ
トランジスタ１９、及びｎチャンネル型ＭＯＳトランジ
スタ２０にそれぞれ対応する。ｐチャンネル型ＭＯＳト
ランジスタ４２とｎチャンネル型ＭＯＳトランジスタ４
３との直列接続箇所は信号の外部出力のため外部端子を
介して伝送路に結合される。出力インピーダンスは、ｐ
チャンネル型ＭＯＳトランジスタ４２のゲート幅、及び
ｎチャンネル型ＭＯＳトランジスタ４３のゲート幅によ
り調整することができる。
【００２７】今、図４に示される回路において、ｐチャ
ンネル型ＭＯＳトランジスタ４１，４２のゲート幅が共
に１００μｍに設定され、ｎチャンネル型ＭＯＳトラン
ジスタ４３，４４のゲート幅が共に５０μｍに設定され
るとき、伝送路の特性インピーダンスと整合する所定の
出力インピーダンスが実現されるものとする。
ンネル型ＭＯＳトランジスタ４１，４２のゲート幅が共
に１００μｍに設定され、ｎチャンネル型ＭＯＳトラン
ジスタ４３，４４のゲート幅が共に５０μｍに設定され
るとき、伝送路の特性インピーダンスと整合する所定の
出力インピーダンスが実現されるものとする。
【００２８】その場合のレイアウトは、図６（ａ）に示
されるようになる。すなわち、ゲート幅１００μｍのｐ
チャンネル型ＭＯＳトランジスタ４１は、ゲート幅２０
μｍの単位ＭＯＳトランジスタＱ１が５個並列接続され
ることにより形成され、ゲート幅１００μｍのｐチャン
ネル型ＭＯＳトランジスタ４２は、ゲート幅２０μｍの
単位ＭＯＳトランジスタＱ２が５個並列接続されること
により形成され、ゲート幅５０μｍのｎチャンネル型Ｍ
ＯＳトランジスタ４３は、ゲート幅１０μｍの単位ＭＯ
ＳトランジスタＱ３が５個並列接続されることにより形
成され、ゲート幅５０μｍのｎチャンネル型ＭＯＳトラ
ンジスタ４４は、ゲート幅１０μｍの単位ＭＯＳトラン
ジスタＱ４が５個並列接続されることにより形成され
る。従って、その場合のレイアウト領域の長さＬ１は、
およそ６０μｍとなる。
されるようになる。すなわち、ゲート幅１００μｍのｐ
チャンネル型ＭＯＳトランジスタ４１は、ゲート幅２０
μｍの単位ＭＯＳトランジスタＱ１が５個並列接続され
ることにより形成され、ゲート幅１００μｍのｐチャン
ネル型ＭＯＳトランジスタ４２は、ゲート幅２０μｍの
単位ＭＯＳトランジスタＱ２が５個並列接続されること
により形成され、ゲート幅５０μｍのｎチャンネル型Ｍ
ＯＳトランジスタ４３は、ゲート幅１０μｍの単位ＭＯ
ＳトランジスタＱ３が５個並列接続されることにより形
成され、ゲート幅５０μｍのｎチャンネル型ＭＯＳトラ
ンジスタ４４は、ゲート幅１０μｍの単位ＭＯＳトラン
ジスタＱ４が５個並列接続されることにより形成され
る。従って、その場合のレイアウト領域の長さＬ１は、
およそ６０μｍとなる。
【００２９】それに対して、図１に示される回路におけ
るＭＯＳトランジスタ１５，１６，１９，２０は、図５
に示されるようにゲート幅が設定されている。すなわ
ち、ｐチャンネル型ＭＯＳトランジスタ１５、及びｎチ
ャンネル型ＭＯＳトランジスタ１６については、共にゲ
ート幅が１００μｍで、それぞれ図４に示されるｐチャ
ンネル型ＭＯＳトランジスタ４１、及びｎチャンネル型
ＭＯＳトランジスタ４４と等しくなるが、ｐチャンネル
型ＭＯＳトランジスタ１９、及びｎチャンネル型ＭＯＳ
トランジスタ２０については、それぞれゲート幅が５０
μｍ，２５μｍであり、それぞれ図４におけるｐチャン
ネル型ＭＯＳトランジスタ４２、及びｎチャンネル型Ｍ
ＯＳトランジスタ４３の１／２のゲート幅で伝送路との
インピーダンス整合をとることができる。それは次の理
由による。
るＭＯＳトランジスタ１５，１６，１９，２０は、図５
に示されるようにゲート幅が設定されている。すなわ
ち、ｐチャンネル型ＭＯＳトランジスタ１５、及びｎチ
ャンネル型ＭＯＳトランジスタ１６については、共にゲ
ート幅が１００μｍで、それぞれ図４に示されるｐチャ
ンネル型ＭＯＳトランジスタ４１、及びｎチャンネル型
ＭＯＳトランジスタ４４と等しくなるが、ｐチャンネル
型ＭＯＳトランジスタ１９、及びｎチャンネル型ＭＯＳ
トランジスタ２０については、それぞれゲート幅が５０
μｍ，２５μｍであり、それぞれ図４におけるｐチャン
ネル型ＭＯＳトランジスタ４２、及びｎチャンネル型Ｍ
ＯＳトランジスタ４３の１／２のゲート幅で伝送路との
インピーダンス整合をとることができる。それは次の理
由による。
【００３０】図４に示される回路では、ハイレベル出力
の際のインピーダンス整合はｐチャンネル型ＭＯＳトラ
ンジスタ４２によりインピーダンスが整合され、ローレ
ベル出力の際のインピーダンス整合はｎチャンネル型Ｍ
ＯＳトランジスタ４３によりインピーダンスが整合され
る。換言すれば、ハイレベル出力の際とローレベル出力
の際とで、それぞれ別個にインピーダンス整合をとるた
めにｐチャンネル型ＭＯＳトランジスタ４２、及びｎチ
ャンネル型ＭＯＳトランジスタ４３が設けられている。
の際のインピーダンス整合はｐチャンネル型ＭＯＳトラ
ンジスタ４２によりインピーダンスが整合され、ローレ
ベル出力の際のインピーダンス整合はｎチャンネル型Ｍ
ＯＳトランジスタ４３によりインピーダンスが整合され
る。換言すれば、ハイレベル出力の際とローレベル出力
の際とで、それぞれ別個にインピーダンス整合をとるた
めにｐチャンネル型ＭＯＳトランジスタ４２、及びｎチ
ャンネル型ＭＯＳトランジスタ４３が設けられている。
【００３１】それに対して、図１に示される回路では、
インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の出力端子と
外部端子２４−１との間にｐチャンネル型ＭＯＳトラン
ジスタ１９とｎチャンネル型ＭＯＳトランジスタ２０と
の並列接続回路が設けられるため、ハイレベル出力及び
ローレベル出力のいずれにおいても、ｐチャンネル型Ｍ
ＯＳトランジスタ１９及びｎチャンネル型ＭＯＳトラン
ジスタ２０の双方が同時にインピーダンス整合に関与さ
れる。そのため、図４に示される回路において、ハイレ
ベルの際のインピーダンス整合のためにゲート幅１００
μｍのｐチャンネル型ＭＯＳトランジスタ４２が必要
で、ローレベル出力の際のインピーダンス整合のために
ゲート幅５０μｍのｎチャンネル型ＭＯＳトランジスタ
４３が必要であるのなら、図１及び図５に示される回路
において、ｐチャンネル型ＭＯＳトランジスタ１９及び
ｎチャンネル型ＭＯＳトランジスタ２０の並列回路によ
るインピーダンス整合では、ｐチャンネル型ＭＯＳトラ
ンジスタ１９及びｎチャンネル型ＭＯＳトランジスタ２
０の並列合成インピーダンスが、伝送路とのインピーダ
ンス整合に関与するから、ｐチャンネル型ＭＯＳトラン
ジスタ１９、及びｎチャンネル型ＭＯＳトランジスタ２
０は、それぞれ図４におけるｐチャンネル型ＭＯＳトラ
ンジスタ４２、及びｎチャンネル型ＭＯＳトランジスタ
４３の１／２のゲート幅で十分であり、その場合に伝送
路とのインピーダンス整合をとることができる。
インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の出力端子と
外部端子２４−１との間にｐチャンネル型ＭＯＳトラン
ジスタ１９とｎチャンネル型ＭＯＳトランジスタ２０と
の並列接続回路が設けられるため、ハイレベル出力及び
ローレベル出力のいずれにおいても、ｐチャンネル型Ｍ
ＯＳトランジスタ１９及びｎチャンネル型ＭＯＳトラン
ジスタ２０の双方が同時にインピーダンス整合に関与さ
れる。そのため、図４に示される回路において、ハイレ
ベルの際のインピーダンス整合のためにゲート幅１００
μｍのｐチャンネル型ＭＯＳトランジスタ４２が必要
で、ローレベル出力の際のインピーダンス整合のために
ゲート幅５０μｍのｎチャンネル型ＭＯＳトランジスタ
４３が必要であるのなら、図１及び図５に示される回路
において、ｐチャンネル型ＭＯＳトランジスタ１９及び
ｎチャンネル型ＭＯＳトランジスタ２０の並列回路によ
るインピーダンス整合では、ｐチャンネル型ＭＯＳトラ
ンジスタ１９及びｎチャンネル型ＭＯＳトランジスタ２
０の並列合成インピーダンスが、伝送路とのインピーダ
ンス整合に関与するから、ｐチャンネル型ＭＯＳトラン
ジスタ１９、及びｎチャンネル型ＭＯＳトランジスタ２
０は、それぞれ図４におけるｐチャンネル型ＭＯＳトラ
ンジスタ４２、及びｎチャンネル型ＭＯＳトランジスタ
４３の１／２のゲート幅で十分であり、その場合に伝送
路とのインピーダンス整合をとることができる。
【００３２】従って、図１に示される出力回路３３にお
いて、ＭＯＳトランジスタ１５，１６，１９，２０のレ
イアウトは、図６（ａ）に示されるように個々のＭＯＳ
トランジスタが５個の単位ＭＯＳトランジスタの並列接
続により形成されるものとすると、図６（ｂ）に示され
るようになる。すなわち、ゲート幅１００μｍのｐチャ
ンネル型ＭＯＳトランジスタ１５は、ゲート幅２０μｍ
の単位ＭＯＳトランジスタＱ５が５個並列接続されるこ
とにより形成され、ゲート幅５０μｍのｐチャンネル型
ＭＯＳトランジスタ１９は、ゲート幅１０μｍの単位Ｍ
ＯＳトランジスタＱ６が５個並列接続されることにより
形成され、ゲート幅２５μｍのｎチャンネル型ＭＯＳト
ランジスタ２０は、ゲート幅５μｍの単位ＭＯＳトラン
ジスタＱ７が５個並列接続されることにより形成され、
ゲート幅５０μｍのｎチャンネル型ＭＯＳトランジスタ
１６は、ゲート幅１０μｍの単位ＭＯＳトランジスタＱ
８が５個並列接続されることにより形成される。その場
合のレイアウト領域の長さＬ２は、およそ４５μｍであ
るから、図６（ａ）の場合のレイアウト領域の長さＬ１
＝６０μｍに比べて、１５μｍほど短くなり、その分、
レイアウト領域のチップ占有面積の縮小を図ることがで
きる。
いて、ＭＯＳトランジスタ１５，１６，１９，２０のレ
イアウトは、図６（ａ）に示されるように個々のＭＯＳ
トランジスタが５個の単位ＭＯＳトランジスタの並列接
続により形成されるものとすると、図６（ｂ）に示され
るようになる。すなわち、ゲート幅１００μｍのｐチャ
ンネル型ＭＯＳトランジスタ１５は、ゲート幅２０μｍ
の単位ＭＯＳトランジスタＱ５が５個並列接続されるこ
とにより形成され、ゲート幅５０μｍのｐチャンネル型
ＭＯＳトランジスタ１９は、ゲート幅１０μｍの単位Ｍ
ＯＳトランジスタＱ６が５個並列接続されることにより
形成され、ゲート幅２５μｍのｎチャンネル型ＭＯＳト
ランジスタ２０は、ゲート幅５μｍの単位ＭＯＳトラン
ジスタＱ７が５個並列接続されることにより形成され、
ゲート幅５０μｍのｎチャンネル型ＭＯＳトランジスタ
１６は、ゲート幅１０μｍの単位ＭＯＳトランジスタＱ
８が５個並列接続されることにより形成される。その場
合のレイアウト領域の長さＬ２は、およそ４５μｍであ
るから、図６（ａ）の場合のレイアウト領域の長さＬ１
＝６０μｍに比べて、１５μｍほど短くなり、その分、
レイアウト領域のチップ占有面積の縮小を図ることがで
きる。
【００３３】図７及び図８には出力回路の出力電圧に対
するインピーダンス特性のシミュレーション結果が示さ
れる。
するインピーダンス特性のシミュレーション結果が示さ
れる。
【００３４】図７において、特性曲線７１は図４に示さ
れる回路のｐチャンネル型ＭＯＳトランジスタ側のイン
ピーダンス特性であり、特性曲線７２は図５に示される
回路のｐチャンネル型ＭＯＳトランジスタ側のインピー
ダンス特性である。また、図８において、特性曲線８１
は図４に示される回路のｎチャンネル型ＭＯＳトランジ
スタ側のインピーダンス特性であり、特性曲線７２は図
５に示される回路のｎチャンネル型ＭＯＳトランジスタ
側のインピーダンス特性である。インピーダンス変動
は、出力電圧のレベル変動に対して少ない方が良く、図
５に示される回路では、図４に示される回路の場合より
もインピーダンスの変動が少なく、良好な結果が得られ
ている。
れる回路のｐチャンネル型ＭＯＳトランジスタ側のイン
ピーダンス特性であり、特性曲線７２は図５に示される
回路のｐチャンネル型ＭＯＳトランジスタ側のインピー
ダンス特性である。また、図８において、特性曲線８１
は図４に示される回路のｎチャンネル型ＭＯＳトランジ
スタ側のインピーダンス特性であり、特性曲線７２は図
５に示される回路のｎチャンネル型ＭＯＳトランジスタ
側のインピーダンス特性である。インピーダンス変動
は、出力電圧のレベル変動に対して少ない方が良く、図
５に示される回路では、図４に示される回路の場合より
もインピーダンスの変動が少なく、良好な結果が得られ
ている。
【００３５】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【００３６】（１）ｐチャンネル型ＭＯＳトランジスタ
１１，１３，１５とｎチャンネル型ＭＯＳトランジスタ
１２，１４，１６との直列接続箇所と外部端子２４−１
との間に設けられたｐチャンネル型ＭＯＳトランジスタ
１９と、それに並列接続されたｎチャンネル型ＭＯＳト
ランジスタ２０とにより伝送路とのインピーダンス整合
をとるようにしているので、ハイレベル出力及びローレ
ベル出力のいずれにおいても、ｐチャンネル型ＭＯＳト
ランジスタ１９及びｎチャンネル型ＭＯＳトランジスタ
２０の双方が同時にインピーダンス整合に関与される。
そのため、出力回路３３の出力インピーダンスはｐチャ
ンネル型ＭＯＳトランジスタ１９及びｎチャンネル型Ｍ
ＯＳトランジスタ２０の並列合成インピーダンスにより
整合され、ｐチャンネル型ＭＯＳトランジスタ１９、及
びｎチャンネル型ＭＯＳトランジスタ２０は、それぞれ
図４におけるｐチャンネル型ＭＯＳトランジスタ４２、
及びｎチャンネル型ＭＯＳトランジスタ４３の１／２の
ゲート幅とすることができ、その分、レイアウト面積を
低減することができる。
１１，１３，１５とｎチャンネル型ＭＯＳトランジスタ
１２，１４，１６との直列接続箇所と外部端子２４−１
との間に設けられたｐチャンネル型ＭＯＳトランジスタ
１９と、それに並列接続されたｎチャンネル型ＭＯＳト
ランジスタ２０とにより伝送路とのインピーダンス整合
をとるようにしているので、ハイレベル出力及びローレ
ベル出力のいずれにおいても、ｐチャンネル型ＭＯＳト
ランジスタ１９及びｎチャンネル型ＭＯＳトランジスタ
２０の双方が同時にインピーダンス整合に関与される。
そのため、出力回路３３の出力インピーダンスはｐチャ
ンネル型ＭＯＳトランジスタ１９及びｎチャンネル型Ｍ
ＯＳトランジスタ２０の並列合成インピーダンスにより
整合され、ｐチャンネル型ＭＯＳトランジスタ１９、及
びｎチャンネル型ＭＯＳトランジスタ２０は、それぞれ
図４におけるｐチャンネル型ＭＯＳトランジスタ４２、
及びｎチャンネル型ＭＯＳトランジスタ４３の１／２の
ゲート幅とすることができ、その分、レイアウト面積を
低減することができる。
【００３７】（２）上記（１）の作用効果を有す出力回
路３３を含む半導体集積回路においては、出力回路３３
のレイアウト面積の低減により、入出力バッファのレイ
アウト面積の低減、さらにはチップサイズの縮小を図る
ことができる。また、出力回路３３のレイアウト面積の
低減により、入出力回路数の増加を図ることもできる。
路３３を含む半導体集積回路においては、出力回路３３
のレイアウト面積の低減により、入出力バッファのレイ
アウト面積の低減、さらにはチップサイズの縮小を図る
ことができる。また、出力回路３３のレイアウト面積の
低減により、入出力回路数の増加を図ることもできる。
【００３８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００３９】例えば、無終端ＧＴＬ回路などのようにｎ
チャンネル型ＭＯＳトランジスタのみで構成される場合
においても、ｐチャンネル型ＭＯＳトランジスタ１９と
ｎチャンネル型ＭＯＳトランジスタ２０との並列接続回
路によりインピーダンスを整合させることができる。
チャンネル型ＭＯＳトランジスタのみで構成される場合
においても、ｐチャンネル型ＭＯＳトランジスタ１９と
ｎチャンネル型ＭＯＳトランジスタ２０との並列接続回
路によりインピーダンスを整合させることができる。
【００４０】また、インピーダンス整合において、ハイ
レベル出力とローレベル出力とで出力インピーダンス値
を異ならせたい場合には入力データＤＡＴＡに基づいて
出力インピーダンス変化させるための補正回路を設ける
ことができる。例えばこの補正回路は、入力データＤＡ
ＴＡがハイレベル（又はローレベル）の場合にオンされ
るようなＭＯＳトランジスタを、図１に示されるトラン
スファゲート３４に並列接続することで実現することが
できる。
レベル出力とローレベル出力とで出力インピーダンス値
を異ならせたい場合には入力データＤＡＴＡに基づいて
出力インピーダンス変化させるための補正回路を設ける
ことができる。例えばこの補正回路は、入力データＤＡ
ＴＡがハイレベル（又はローレベル）の場合にオンされ
るようなＭＯＳトランジスタを、図１に示されるトラン
スファゲート３４に並列接続することで実現することが
できる。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路の入出力バッファに適用した場合について説明
したが、本発明はそれに限定されるものではなく、各種
電子回路装置に広く適用することができる。
なされた発明をその背景となった利用分野である半導体
集積回路の入出力バッファに適用した場合について説明
したが、本発明はそれに限定されるものではなく、各種
電子回路装置に広く適用することができる。
【００４２】本発明は、少なくとも第１トランジスタと
それに直列接続された第２トランジスタとを含むことを
条件に適用することができる。
それに直列接続された第２トランジスタとを含むことを
条件に適用することができる。
【００４３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４４】すなわち、第１トランジスタと第２トラン
ジスタとの直列接続箇所と外部端子との間に設けられた
第１導電型の第３トランジスタと、それに並列接続され
た第２導電型の第４トランジスタとを含んで上記インピ
ーダンス整合回路が構成されることにより、ハイレベル
出力及びローレベル出力のいずれにおいても、上記第３
トランジスタ及び第４トランジスタの双方が同時にイン
ピーダンス整合に関与される。出力インピーダンスは第
３トランジスタ及び第４トランジスタの並列合成インピ
ーダンスにより整合されるから、ハイレベル出力の際の
インピーダンス整合をとるトランジスタと、ローレベル
出力の際のインピーダンス整合をとるトランジスタとを
別個に設ける場合に比べて、ゲート幅の低減を図ること
ができ、それにより、スルーレートコントロール機能及
びインピーダンス整合機能を有する出力回路のチップ占
有面積の低減を図ることができる。
ジスタとの直列接続箇所と外部端子との間に設けられた
第１導電型の第３トランジスタと、それに並列接続され
た第２導電型の第４トランジスタとを含んで上記インピ
ーダンス整合回路が構成されることにより、ハイレベル
出力及びローレベル出力のいずれにおいても、上記第３
トランジスタ及び第４トランジスタの双方が同時にイン
ピーダンス整合に関与される。出力インピーダンスは第
３トランジスタ及び第４トランジスタの並列合成インピ
ーダンスにより整合されるから、ハイレベル出力の際の
インピーダンス整合をとるトランジスタと、ローレベル
出力の際のインピーダンス整合をとるトランジスタとを
別個に設ける場合に比べて、ゲート幅の低減を図ること
ができ、それにより、スルーレートコントロール機能及
びインピーダンス整合機能を有する出力回路のチップ占
有面積の低減を図ることができる。
【図１】本発明にかかる半導体集積回路に含まれる入出
力バッファの構成例回路図である。
力バッファの構成例回路図である。
【図２】上記入出力バッファに含まれるスルーレートコ
ントロール機能による回路電流変化の特性図である。
ントロール機能による回路電流変化の特性図である。
【図３】上記半導体集積回路を含む電子回路装置におけ
る主要部の説明図である。
る主要部の説明図である。
【図４】上記入出力バッファに含まれる出力回路の比較
対照とされる出力回路の構成回路図である。
対照とされる出力回路の構成回路図である。
【図５】上記入出力バッファに含まれる出力回路の構成
例回路図である。
例回路図である。
【図６】上記出力回路のレイアウト例説明図である。
【図７】上記出力回路におけるｐチャンネル型ＭＯＳト
ランジスタ側のインピーダンス特性図である。
ランジスタ側のインピーダンス特性図である。
【図８】上記出力回路におけるｎチャンネル型ＭＯＳト
ランジスタ側のインピーダンス特性図である。
ランジスタ側のインピーダンス特性図である。
２１，２２ 半導体集積回路 ２５−１〜２５−ｎ 伝送路 ２３−１〜２３−ｎ，２７−１〜２７−ｎ 入出力バッ
ファ １１，１３，１５，１９ ｐチャンネル型ＭＯＳトラン
ジスタ １２，１４，１６，２０ ｎチャンネル型ＭＯＳトラン
ジスタ ３２ 入力回路 ３３ 出力回路 ３５ スルーレート回路
ファ １１，１３，１５，１９ ｐチャンネル型ＭＯＳトラン
ジスタ １２，１４，１６，２０ ｎチャンネル型ＭＯＳトラン
ジスタ ３２ 入力回路 ３３ 出力回路 ３５ スルーレート回路
Claims (4)
- 【請求項１】 第１トランジスタと、それに直列接続さ
れた第２トランジスタとを含み、出力すべきデータの論
理変化により外部端子を介して流れる電流を段階的に変
化させるためのスルーレート回路と、出力インピーダン
スを伝送路の特性インピーダンスに整合させるためのイ
ンピーダンス整合回路とを含む出力回路において、 上記インピーダンス整合回路は、上記第１トランジスタ
と上記第２トランジスタとの直列接続箇所と上記外部端
子との間に設けられた第１導電型の第３トランジスタ
と、それに並列接続された第２導電型の第４トランジス
タとを含んで成ることを特徴とする出力回路。 - 【請求項２】 第１トランジスタと、それに直列接続さ
れた第２トランジスタとを含み、出力すべきデータの論
理変化により外部端子を介して流れる電流を段階的に変
化させるためのスルーレート回路と、出力インピーダン
スを伝送路の特性インピーダンスに整合させるためのイ
ンピーダンス整合回路とを含む出力回路において、 上記インピーダンス整合回路は、上記第１トランジスタ
と上記第２トランジスタとの直列接続箇所と上記外部端
子との間に設けられたｐチャンネル型ＭＯＳトランジス
タと、それに並列接続されたｎチャンネル型ＭＯＳトラ
ンジスタとを含み、上記ｐチャンネル型ＭＯＳトランジ
スタのゲート電極がグランド電位レベルとされ、上記ｎ
チャンネル型ＭＯＳトランジスタのゲート電極が高電位
側電源電圧レベルに設定されて成ることを特徴とする出
力回路。 - 【請求項３】 請求項１又は２記載の出力回路と、外部
入力データを取り込むための入力回路とを含んで１チッ
プ化され、上記出力回路と上記入力回路とで上記外部端
子が共有されて成る半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路を含む複
数の半導体集積回路が、所定の特性インピーダンス特性
を有する伝送路を介して互いに信号のやり取りが可能に
結合されて成る電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043406A JPH10242835A (ja) | 1997-02-27 | 1997-02-27 | 出力回路、半導体集積回路、及び電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043406A JPH10242835A (ja) | 1997-02-27 | 1997-02-27 | 出力回路、半導体集積回路、及び電子回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242835A true JPH10242835A (ja) | 1998-09-11 |
Family
ID=12662884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9043406A Withdrawn JPH10242835A (ja) | 1997-02-27 | 1997-02-27 | 出力回路、半導体集積回路、及び電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242835A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038486B2 (en) | 2003-07-15 | 2006-05-02 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
| US7176729B2 (en) | 2003-04-23 | 2007-02-13 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
| US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
| JP2008167286A (ja) * | 2006-12-28 | 2008-07-17 | Ricoh Co Ltd | シリアル伝送出力装置 |
| USRE43539E1 (en) | 2001-12-19 | 2012-07-24 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
| WO2016185847A1 (ja) * | 2015-05-18 | 2016-11-24 | 長瀬産業株式会社 | 入出力インターフェース回路 |
-
1997
- 1997-02-27 JP JP9043406A patent/JPH10242835A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE43539E1 (en) | 2001-12-19 | 2012-07-24 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
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| US7323901B2 (en) | 2003-07-15 | 2008-01-29 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2008167286A (ja) * | 2006-12-28 | 2008-07-17 | Ricoh Co Ltd | シリアル伝送出力装置 |
| WO2016185847A1 (ja) * | 2015-05-18 | 2016-11-24 | 長瀬産業株式会社 | 入出力インターフェース回路 |
| JP2016219948A (ja) * | 2015-05-18 | 2016-12-22 | 長瀬産業株式会社 | 入出力インターフェース回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |