JPH10242835A - 出力回路、半導体集積回路、及び電子回路装置 - Google Patents
出力回路、半導体集積回路、及び電子回路装置Info
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- JPH10242835A JPH10242835A JP9043406A JP4340697A JPH10242835A JP H10242835 A JPH10242835 A JP H10242835A JP 9043406 A JP9043406 A JP 9043406A JP 4340697 A JP4340697 A JP 4340697A JP H10242835 A JPH10242835 A JP H10242835A
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Abstract
(57)【要約】
【課題】 スルーレートコントロール機能及びインピー
ダンス整合機能を有する出力回路のチップ占有面積の低
減を図ることにある。 【解決手段】 第1トランジスタ(11,13,15)
と第2トランジスタ(12,14,16)との直列接続
箇所と上記外部端子(24−1)との間に設けられた第
1導電型の第3トランジスタ(19)と、それに並列接
続された第2導電型の第4トランジスタ(20)とを含
んで上記インピーダンス整合回路を構成する。第1導電
型の第3トランジスタと第2導電型の第4トランジスタ
との並列合成インピーダンスにより伝送路とのインピー
ダンス整合をとるようにし、インピーダンス整合回路を
形成する個々のトランジスタのゲート幅の縮小化を図っ
て、レイアウト面積を縮小する。
ダンス整合機能を有する出力回路のチップ占有面積の低
減を図ることにある。 【解決手段】 第1トランジスタ(11,13,15)
と第2トランジスタ(12,14,16)との直列接続
箇所と上記外部端子(24−1)との間に設けられた第
1導電型の第3トランジスタ(19)と、それに並列接
続された第2導電型の第4トランジスタ(20)とを含
んで上記インピーダンス整合回路を構成する。第1導電
型の第3トランジスタと第2導電型の第4トランジスタ
との並列合成インピーダンスにより伝送路とのインピー
ダンス整合をとるようにし、インピーダンス整合回路を
形成する個々のトランジスタのゲート幅の縮小化を図っ
て、レイアウト面積を縮小する。
Description
【0001】
【発明の属する技術分野】本発明は、伝送路とのインピ
ーダンスを整合させるためのインピーダンス整合回路技
術、さらにはそのようなインピーダンス整合回路を含む
半導体集積回路に関し、例えば複数のLSI(半導体集
積回路)が、所定の特性インピーダンスを有する伝送路
を介して互いに結合され、当該伝送路を介してデータ転
送が行われる電子回路装置に適用して有効な技術に関す
る。
ーダンスを整合させるためのインピーダンス整合回路技
術、さらにはそのようなインピーダンス整合回路を含む
半導体集積回路に関し、例えば複数のLSI(半導体集
積回路)が、所定の特性インピーダンスを有する伝送路
を介して互いに結合され、当該伝送路を介してデータ転
送が行われる電子回路装置に適用して有効な技術に関す
る。
【0002】
【従来の技術】電子回路装置、例えばプリント基板に複
数のLSIを搭載して成る電子回路装置において、複数
のLSI間でのデータ転送が高速に行われる場合には、
信号の反射を抑えるために、データ伝送系のインピーダ
ンス整合が重要になる。例えば複数のLSI間でデータ
のやり取りを行うための伝送路の特性インピーダンスが
50Ωに設定されている場合には、そのような伝送路に
50Ωの終端抵抗を付加し、信号の反射を抑える。
数のLSIを搭載して成る電子回路装置において、複数
のLSI間でのデータ転送が高速に行われる場合には、
信号の反射を抑えるために、データ伝送系のインピーダ
ンス整合が重要になる。例えば複数のLSI間でデータ
のやり取りを行うための伝送路の特性インピーダンスが
50Ωに設定されている場合には、そのような伝送路に
50Ωの終端抵抗を付加し、信号の反射を抑える。
【0003】インピーダンスの整合には、50Ωなどの
所定の終端抵抗を付加する場合の他に、トランジスタの
オン抵抗を利用する場合がある。トランジスタのオン抵
抗を使用してインピーダンス整合をとることができれ
ば、終端抵抗は不要とされる。出力インピーダンスは、
トランジスタのゲート幅を調整することによって変える
ことができる。
所定の終端抵抗を付加する場合の他に、トランジスタの
オン抵抗を利用する場合がある。トランジスタのオン抵
抗を使用してインピーダンス整合をとることができれ
ば、終端抵抗は不要とされる。出力インピーダンスは、
トランジスタのゲート幅を調整することによって変える
ことができる。
【0004】尚、インピーダンス整合について記載され
た文献の例としては、“DigitallyAdjustable Resistor
s in CMOS for High-Performance Applications,”IEEE
J.Solid-State Circuits,vol.27,no.8,pp.1176-1185,A
ug.1992がある。
た文献の例としては、“DigitallyAdjustable Resistor
s in CMOS for High-Performance Applications,”IEEE
J.Solid-State Circuits,vol.27,no.8,pp.1176-1185,A
ug.1992がある。
【0005】
【発明が解決しようとする課題】LSIの内部回路、特
に出力すべき信号に基づいて伝送路に信号出力を行うた
めの出力回路において、電流量が急激に変化すると、電
源電圧の変動を生じ、それは電源ノイズとなって、回路
動作に支障を来す。電源ノイズを低減するには、電流量
の急激な変化を緩和すれば良く、伝送路に信号出力を行
うための出力回路においては、電流量の急激な変化を緩
和するためのスルーレートコントロール機能が搭載され
る。スルーレートコントロール機能は、例えば出力回路
を形成するトランジスタを複数個並列接続して、この複
数個のトランジスタがオンされるタイミングを若干ずら
すことで実現される。そのように複数個のトランジスタ
がオンされるタイミングが若干ずれると、出力回路に流
れる電流の急激な変化を緩和することができるからであ
る。
に出力すべき信号に基づいて伝送路に信号出力を行うた
めの出力回路において、電流量が急激に変化すると、電
源電圧の変動を生じ、それは電源ノイズとなって、回路
動作に支障を来す。電源ノイズを低減するには、電流量
の急激な変化を緩和すれば良く、伝送路に信号出力を行
うための出力回路においては、電流量の急激な変化を緩
和するためのスルーレートコントロール機能が搭載され
る。スルーレートコントロール機能は、例えば出力回路
を形成するトランジスタを複数個並列接続して、この複
数個のトランジスタがオンされるタイミングを若干ずら
すことで実現される。そのように複数個のトランジスタ
がオンされるタイミングが若干ずれると、出力回路に流
れる電流の急激な変化を緩和することができるからであ
る。
【0006】しかしながら、そのようなスルーレートコ
ントロールのためのトランジスタを利用して伝送路との
インピーダンス整合をとることはできないため、スルー
レート機能及びインピーダンス整合の双方を実現するに
は、スルーレート機能実現用のトランジスタとは別にイ
ンピーダンス整合用のトランジスタを設ける必要があ
る。例えば、スルーレートコントロール用のMOSトラ
ンジスタと、インピーダンス調整のためのトランジスタ
とを直列接続することにより、スルーレート機能、及び
インピーダンス整合機能の双方を実現することができ
る。そのように、インピーダンス整合のためのトランジ
スタと、スルーレートコントロールのためのトランジス
タとを、それぞれ別個に設ける必要があるため、スルー
レートコントロール機能及びインピーダンス整合機能の
双方を有する出力回路は、インピーダンス整合機能を有
さない回路に比べてチップ占有面積の増大を招く。
ントロールのためのトランジスタを利用して伝送路との
インピーダンス整合をとることはできないため、スルー
レート機能及びインピーダンス整合の双方を実現するに
は、スルーレート機能実現用のトランジスタとは別にイ
ンピーダンス整合用のトランジスタを設ける必要があ
る。例えば、スルーレートコントロール用のMOSトラ
ンジスタと、インピーダンス調整のためのトランジスタ
とを直列接続することにより、スルーレート機能、及び
インピーダンス整合機能の双方を実現することができ
る。そのように、インピーダンス整合のためのトランジ
スタと、スルーレートコントロールのためのトランジス
タとを、それぞれ別個に設ける必要があるため、スルー
レートコントロール機能及びインピーダンス整合機能の
双方を有する出力回路は、インピーダンス整合機能を有
さない回路に比べてチップ占有面積の増大を招く。
【0007】本発明の目的は、スルーレートコントロー
ル機能及びインピーダンス整合機能を有する出力回路の
チップ占有面積の低減を図ることにある。また、本発明
の別の目的は、そのような出力回路を含む半導体集積回
路、及び電子回路装置を提供することにある。
ル機能及びインピーダンス整合機能を有する出力回路の
チップ占有面積の低減を図ることにある。また、本発明
の別の目的は、そのような出力回路を含む半導体集積回
路、及び電子回路装置を提供することにある。
【0008】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0010】すなわち、第1トランジスタ(11,1
3,15)と、それに直列接続された第2トランジスタ
(12,14,16)とを含み、出力すべきデータの論
理変化により外部端子(24−1)を含む経路に流れる
電流を段階的に変化させるためのスルーレート回路(3
5)と、出力インピーダンスを伝送路の特性インピーダ
ンスに整合させるためのインピーダンス整合回路(3
4)とを含んで出力回路(33)が形成されるとき、上
記第1トランジスタと上記第2トランジスタとの直列接
続箇所と上記外部端子との間に設けられた第1導電型の
第3トランジスタ(19)と、それに並列接続された第
2導電型の第4トランジスタ(20)とを含んで上記イ
ンピーダンス整合回路を構成する。
3,15)と、それに直列接続された第2トランジスタ
(12,14,16)とを含み、出力すべきデータの論
理変化により外部端子(24−1)を含む経路に流れる
電流を段階的に変化させるためのスルーレート回路(3
5)と、出力インピーダンスを伝送路の特性インピーダ
ンスに整合させるためのインピーダンス整合回路(3
4)とを含んで出力回路(33)が形成されるとき、上
記第1トランジスタと上記第2トランジスタとの直列接
続箇所と上記外部端子との間に設けられた第1導電型の
第3トランジスタ(19)と、それに並列接続された第
2導電型の第4トランジスタ(20)とを含んで上記イ
ンピーダンス整合回路を構成する。
【0011】上記した手段によれば、第3トランジスタ
と、それに並列接続された第4トランジスタとの並列接
続回路により伝送路とのインピーダンス整合をとるよう
にしているので、ハイレベル出力及びローレベル出力の
いずれにおいても、上記第3トランジスタ及び第4トラ
ンジスタの双方が同時にインピーダンス整合に関与され
る。出力インピーダンスは第3トランジスタ及び第4ト
ランジスタの並列合成インピーダンスにより整合される
から、ハイレベル出力の際のインピーダンス整合をとる
トランジスタと、ローレベル出力の際のインピーダンス
整合をとるトランジスタとを別個に設ける場合に比べ
て、ゲート幅の低減を図ることができ、このことが、ス
ルーレートコントロール機能及びインピーダンス整合機
能を有する出力回路のチップ占有面積の低減を達成す
る。
と、それに並列接続された第4トランジスタとの並列接
続回路により伝送路とのインピーダンス整合をとるよう
にしているので、ハイレベル出力及びローレベル出力の
いずれにおいても、上記第3トランジスタ及び第4トラ
ンジスタの双方が同時にインピーダンス整合に関与され
る。出力インピーダンスは第3トランジスタ及び第4ト
ランジスタの並列合成インピーダンスにより整合される
から、ハイレベル出力の際のインピーダンス整合をとる
トランジスタと、ローレベル出力の際のインピーダンス
整合をとるトランジスタとを別個に設ける場合に比べ
て、ゲート幅の低減を図ることができ、このことが、ス
ルーレートコントロール機能及びインピーダンス整合機
能を有する出力回路のチップ占有面積の低減を達成す
る。
【0012】また、上記インピーダンス整合回路は、上
記第1トランジスタと上記第2トランジスタとの直列接
続箇所と上記外部端子との間に設けられたpチャンネル
型MOSトランジスタ(19)と、それに並列接続され
たnチャンネル型MOSトランジスタ(20)とを含ん
で構成することができ、このとき、上記pチャンネル型
MOSトランジスタのゲート電極はグランド電位レベル
に設定され、上記nチャンネル型MOSトランジスタの
ゲート電極は高電位側電源電圧レベルに設定される。
記第1トランジスタと上記第2トランジスタとの直列接
続箇所と上記外部端子との間に設けられたpチャンネル
型MOSトランジスタ(19)と、それに並列接続され
たnチャンネル型MOSトランジスタ(20)とを含ん
で構成することができ、このとき、上記pチャンネル型
MOSトランジスタのゲート電極はグランド電位レベル
に設定され、上記nチャンネル型MOSトランジスタの
ゲート電極は高電位側電源電圧レベルに設定される。
【0013】さらに、上記構成の出力回路(33)と、
外部入力データを取り込むための入力回路(32)とを
含んで半導体集積回路(21)を構成することができ、
そのような半導体集積回路を含んで電子回路装置を構成
することができる。
外部入力データを取り込むための入力回路(32)とを
含んで半導体集積回路(21)を構成することができ、
そのような半導体集積回路を含んで電子回路装置を構成
することができる。
【0014】
【発明の実施の形態】図3には本発明にかかる電子回路
装置の一例が示される。
装置の一例が示される。
【0015】図3に示される電子回路装置は、特に制限
されないが、一つのプリント基板に載置されたLSI2
1,22を含み、それらが伝送路25−1〜25−nを
介して互いに信号のやり取りが可能に結合されている。
伝送路25−1〜25−nは、所定の特性インピーダン
スに設定されている。
されないが、一つのプリント基板に載置されたLSI2
1,22を含み、それらが伝送路25−1〜25−nを
介して互いに信号のやり取りが可能に結合されている。
伝送路25−1〜25−nは、所定の特性インピーダン
スに設定されている。
【0016】特に制限されないが、LSI21は中央処
理装置とされ、LSI22はその中央処理装置によって
アクセスされる半導体記憶装置とされる。この中央処理
装置と半導体記憶装置との間でデータの高速転送を可能
とするため、データ伝達系のインピーダンス整合が行わ
れる。
理装置とされ、LSI22はその中央処理装置によって
アクセスされる半導体記憶装置とされる。この中央処理
装置と半導体記憶装置との間でデータの高速転送を可能
とするため、データ伝達系のインピーダンス整合が行わ
れる。
【0017】LSI21は、入出力バッファ23−1〜
23−nを有し、この入出力バッファ23−1〜23−
nが、それぞれデータ入出力のための外部端子24−1
〜24−nを介して伝送路25−1〜25−nの一端に
結合される。また、LSI22は、入出力バッファ27
−1〜27−nを有し、この入出力バッファ27−1〜
27−nが、それぞれデータ入出力のための外部端子2
6−1〜26−nを介して伝送路25−1〜25−nの
他端に結合される。
23−nを有し、この入出力バッファ23−1〜23−
nが、それぞれデータ入出力のための外部端子24−1
〜24−nを介して伝送路25−1〜25−nの一端に
結合される。また、LSI22は、入出力バッファ27
−1〜27−nを有し、この入出力バッファ27−1〜
27−nが、それぞれデータ入出力のための外部端子2
6−1〜26−nを介して伝送路25−1〜25−nの
他端に結合される。
【0018】上記入出力バッファ23−1〜23−n、
27−1〜27−nは、特に制限されないが、基本的に
同一構成とされる。そのため、以下の説明では、入出力
バッファ23−1についてのみ詳細に述べることとす
る。
27−1〜27−nは、特に制限されないが、基本的に
同一構成とされる。そのため、以下の説明では、入出力
バッファ23−1についてのみ詳細に述べることとす
る。
【0019】図1には入出力バッファ23−1の構成例
が代表的に示される。
が代表的に示される。
【0020】図1に示されるように、この入出力バッフ
ァ23−1は、外部端子24−1を介して伝送路に信号
出力を行うための出力回路33と、上記伝送路を介して
伝達された信号を取り込むための入力回路32とを含
む。
ァ23−1は、外部端子24−1を介して伝送路に信号
出力を行うための出力回路33と、上記伝送路を介して
伝達された信号を取り込むための入力回路32とを含
む。
【0021】上記出力回路33は、電流量の急激な変化
を防ぐためのスルーレートコントロール回路23と、伝
送路の特性インピーダンスとインピーダンス整合させる
ためのトランスファゲート34とを含んで成る。
を防ぐためのスルーレートコントロール回路23と、伝
送路の特性インピーダンスとインピーダンス整合させる
ためのトランスファゲート34とを含んで成る。
【0022】上記スルーレートコントロール回路23
は、pチャンネル型MOSトランジスタ11とnチャン
ネル型MOSトランジスタ12とが直列接続されて成る
第1インバータINV1、pチャンネル型MOSトラン
ジスタ13とnチャンネル型MOSトランジスタ14と
が直列接続されて成る第2インバータINV2、pチャ
ンネル型MOSトランジスタ15とnチャンネル型MO
Sトランジスタ16とが直列接続されて成る第3インバ
ータINV3を含む。
は、pチャンネル型MOSトランジスタ11とnチャン
ネル型MOSトランジスタ12とが直列接続されて成る
第1インバータINV1、pチャンネル型MOSトラン
ジスタ13とnチャンネル型MOSトランジスタ14と
が直列接続されて成る第2インバータINV2、pチャ
ンネル型MOSトランジスタ15とnチャンネル型MO
Sトランジスタ16とが直列接続されて成る第3インバ
ータINV3を含む。
【0023】第1インバータINV1、第2インバータ
INV2、及び第3インバータINV3のそれぞれの出
力端子は後段のトランスファゲート34に結合される。
出力回路33への入力データDATAは、第1インバー
タINV1へはそのまま入力されるが、第2インバータ
INV2へはディレイ回路17を介して、後段の第3イ
ンバータINV3へはさらにディレイ回路18を介して
入力される。そのようにディレイ回路17,18が介在
されることにより、第1インバータINV1,第2イン
バータINV2,第3インバータINV3の動作は、I
NV1,INV2,INV3の順に遅延される。そのよ
うな動作遅延により、出力回路33での論理切り換えの
際に回路に流れる電流は、図2に示されるように段階的
に上昇され、それによって電流の急激な変化が抑えられ
る。
INV2、及び第3インバータINV3のそれぞれの出
力端子は後段のトランスファゲート34に結合される。
出力回路33への入力データDATAは、第1インバー
タINV1へはそのまま入力されるが、第2インバータ
INV2へはディレイ回路17を介して、後段の第3イ
ンバータINV3へはさらにディレイ回路18を介して
入力される。そのようにディレイ回路17,18が介在
されることにより、第1インバータINV1,第2イン
バータINV2,第3インバータINV3の動作は、I
NV1,INV2,INV3の順に遅延される。そのよ
うな動作遅延により、出力回路33での論理切り換えの
際に回路に流れる電流は、図2に示されるように段階的
に上昇され、それによって電流の急激な変化が抑えられ
る。
【0024】上記トランスファゲート34は、出力回路
33の出力インピーダンスを伝送路25−1の特性イン
ピーダンスに整合させるために設けられ、pチャンネル
型MOSトランジスタ19とnチャンネル型MOSトラ
ンジスタ20とが並列接続されて成る。このpチャンネ
ル型MOSトランジスタ19のゲート電極はグランドラ
インに結合され、nチャンネル型MOSトランジスタ2
0のゲート電極は高電位側電源Vddに結合される。p
チャンネル型MOSトランジスタ19のゲート幅とnチ
ャンネル型MOSトランジスタ20のゲート幅の調整に
より、出力回路33の出力インピーダンスが伝送路の特
性インピーダンスに整合される。
33の出力インピーダンスを伝送路25−1の特性イン
ピーダンスに整合させるために設けられ、pチャンネル
型MOSトランジスタ19とnチャンネル型MOSトラ
ンジスタ20とが並列接続されて成る。このpチャンネ
ル型MOSトランジスタ19のゲート電極はグランドラ
インに結合され、nチャンネル型MOSトランジスタ2
0のゲート電極は高電位側電源Vddに結合される。p
チャンネル型MOSトランジスタ19のゲート幅とnチ
ャンネル型MOSトランジスタ20のゲート幅の調整に
より、出力回路33の出力インピーダンスが伝送路の特
性インピーダンスに整合される。
【0025】ここで、図1に示される出力回路33の主
要部であるMOSトランジスタ15,16,19,20
に着目して、そのレイアウトを図4に示される出力回路
と比較してみる。
要部であるMOSトランジスタ15,16,19,20
に着目して、そのレイアウトを図4に示される出力回路
と比較してみる。
【0026】図4に示される出力回路は、スルーレート
コントロールのためのトランジスタと、インピーダンス
調整のためのトランジスタとが縦積み構造とされるもの
で、pチャンネル型MOSトランジスタ41,42,及
びnチャンネル型MOSトランジスタ43,44が直列
接続されて成る。pチャンネル型MOSトランジスタ4
1、及びnチャンネル型MOSトランジスタ44はスル
ーレート回路35を形成するもので、図1におけるpチ
ャンネル型MOSトランジスタ15、及びnチャンネル
型MOSトランジスタ16にそれぞれ対応する。pチャ
ンネル型MOSトランジスタ42,43はインピーダン
ス整合機能を有し、図1におけるpチャンネル型MOS
トランジスタ19、及びnチャンネル型MOSトランジ
スタ20にそれぞれ対応する。pチャンネル型MOSト
ランジスタ42とnチャンネル型MOSトランジスタ4
3との直列接続箇所は信号の外部出力のため外部端子を
介して伝送路に結合される。出力インピーダンスは、p
チャンネル型MOSトランジスタ42のゲート幅、及び
nチャンネル型MOSトランジスタ43のゲート幅によ
り調整することができる。
コントロールのためのトランジスタと、インピーダンス
調整のためのトランジスタとが縦積み構造とされるもの
で、pチャンネル型MOSトランジスタ41,42,及
びnチャンネル型MOSトランジスタ43,44が直列
接続されて成る。pチャンネル型MOSトランジスタ4
1、及びnチャンネル型MOSトランジスタ44はスル
ーレート回路35を形成するもので、図1におけるpチ
ャンネル型MOSトランジスタ15、及びnチャンネル
型MOSトランジスタ16にそれぞれ対応する。pチャ
ンネル型MOSトランジスタ42,43はインピーダン
ス整合機能を有し、図1におけるpチャンネル型MOS
トランジスタ19、及びnチャンネル型MOSトランジ
スタ20にそれぞれ対応する。pチャンネル型MOSト
ランジスタ42とnチャンネル型MOSトランジスタ4
3との直列接続箇所は信号の外部出力のため外部端子を
介して伝送路に結合される。出力インピーダンスは、p
チャンネル型MOSトランジスタ42のゲート幅、及び
nチャンネル型MOSトランジスタ43のゲート幅によ
り調整することができる。
【0027】今、図4に示される回路において、pチャ
ンネル型MOSトランジスタ41,42のゲート幅が共
に100μmに設定され、nチャンネル型MOSトラン
ジスタ43,44のゲート幅が共に50μmに設定され
るとき、伝送路の特性インピーダンスと整合する所定の
出力インピーダンスが実現されるものとする。
ンネル型MOSトランジスタ41,42のゲート幅が共
に100μmに設定され、nチャンネル型MOSトラン
ジスタ43,44のゲート幅が共に50μmに設定され
るとき、伝送路の特性インピーダンスと整合する所定の
出力インピーダンスが実現されるものとする。
【0028】その場合のレイアウトは、図6(a)に示
されるようになる。すなわち、ゲート幅100μmのp
チャンネル型MOSトランジスタ41は、ゲート幅20
μmの単位MOSトランジスタQ1が5個並列接続され
ることにより形成され、ゲート幅100μmのpチャン
ネル型MOSトランジスタ42は、ゲート幅20μmの
単位MOSトランジスタQ2が5個並列接続されること
により形成され、ゲート幅50μmのnチャンネル型M
OSトランジスタ43は、ゲート幅10μmの単位MO
SトランジスタQ3が5個並列接続されることにより形
成され、ゲート幅50μmのnチャンネル型MOSトラ
ンジスタ44は、ゲート幅10μmの単位MOSトラン
ジスタQ4が5個並列接続されることにより形成され
る。従って、その場合のレイアウト領域の長さL1は、
およそ60μmとなる。
されるようになる。すなわち、ゲート幅100μmのp
チャンネル型MOSトランジスタ41は、ゲート幅20
μmの単位MOSトランジスタQ1が5個並列接続され
ることにより形成され、ゲート幅100μmのpチャン
ネル型MOSトランジスタ42は、ゲート幅20μmの
単位MOSトランジスタQ2が5個並列接続されること
により形成され、ゲート幅50μmのnチャンネル型M
OSトランジスタ43は、ゲート幅10μmの単位MO
SトランジスタQ3が5個並列接続されることにより形
成され、ゲート幅50μmのnチャンネル型MOSトラ
ンジスタ44は、ゲート幅10μmの単位MOSトラン
ジスタQ4が5個並列接続されることにより形成され
る。従って、その場合のレイアウト領域の長さL1は、
およそ60μmとなる。
【0029】それに対して、図1に示される回路におけ
るMOSトランジスタ15,16,19,20は、図5
に示されるようにゲート幅が設定されている。すなわ
ち、pチャンネル型MOSトランジスタ15、及びnチ
ャンネル型MOSトランジスタ16については、共にゲ
ート幅が100μmで、それぞれ図4に示されるpチャ
ンネル型MOSトランジスタ41、及びnチャンネル型
MOSトランジスタ44と等しくなるが、pチャンネル
型MOSトランジスタ19、及びnチャンネル型MOS
トランジスタ20については、それぞれゲート幅が50
μm,25μmであり、それぞれ図4におけるpチャン
ネル型MOSトランジスタ42、及びnチャンネル型M
OSトランジスタ43の1/2のゲート幅で伝送路との
インピーダンス整合をとることができる。それは次の理
由による。
るMOSトランジスタ15,16,19,20は、図5
に示されるようにゲート幅が設定されている。すなわ
ち、pチャンネル型MOSトランジスタ15、及びnチ
ャンネル型MOSトランジスタ16については、共にゲ
ート幅が100μmで、それぞれ図4に示されるpチャ
ンネル型MOSトランジスタ41、及びnチャンネル型
MOSトランジスタ44と等しくなるが、pチャンネル
型MOSトランジスタ19、及びnチャンネル型MOS
トランジスタ20については、それぞれゲート幅が50
μm,25μmであり、それぞれ図4におけるpチャン
ネル型MOSトランジスタ42、及びnチャンネル型M
OSトランジスタ43の1/2のゲート幅で伝送路との
インピーダンス整合をとることができる。それは次の理
由による。
【0030】図4に示される回路では、ハイレベル出力
の際のインピーダンス整合はpチャンネル型MOSトラ
ンジスタ42によりインピーダンスが整合され、ローレ
ベル出力の際のインピーダンス整合はnチャンネル型M
OSトランジスタ43によりインピーダンスが整合され
る。換言すれば、ハイレベル出力の際とローレベル出力
の際とで、それぞれ別個にインピーダンス整合をとるた
めにpチャンネル型MOSトランジスタ42、及びnチ
ャンネル型MOSトランジスタ43が設けられている。
の際のインピーダンス整合はpチャンネル型MOSトラ
ンジスタ42によりインピーダンスが整合され、ローレ
ベル出力の際のインピーダンス整合はnチャンネル型M
OSトランジスタ43によりインピーダンスが整合され
る。換言すれば、ハイレベル出力の際とローレベル出力
の際とで、それぞれ別個にインピーダンス整合をとるた
めにpチャンネル型MOSトランジスタ42、及びnチ
ャンネル型MOSトランジスタ43が設けられている。
【0031】それに対して、図1に示される回路では、
インバータINV1,INV2,INV3の出力端子と
外部端子24−1との間にpチャンネル型MOSトラン
ジスタ19とnチャンネル型MOSトランジスタ20と
の並列接続回路が設けられるため、ハイレベル出力及び
ローレベル出力のいずれにおいても、pチャンネル型M
OSトランジスタ19及びnチャンネル型MOSトラン
ジスタ20の双方が同時にインピーダンス整合に関与さ
れる。そのため、図4に示される回路において、ハイレ
ベルの際のインピーダンス整合のためにゲート幅100
μmのpチャンネル型MOSトランジスタ42が必要
で、ローレベル出力の際のインピーダンス整合のために
ゲート幅50μmのnチャンネル型MOSトランジスタ
43が必要であるのなら、図1及び図5に示される回路
において、pチャンネル型MOSトランジスタ19及び
nチャンネル型MOSトランジスタ20の並列回路によ
るインピーダンス整合では、pチャンネル型MOSトラ
ンジスタ19及びnチャンネル型MOSトランジスタ2
0の並列合成インピーダンスが、伝送路とのインピーダ
ンス整合に関与するから、pチャンネル型MOSトラン
ジスタ19、及びnチャンネル型MOSトランジスタ2
0は、それぞれ図4におけるpチャンネル型MOSトラ
ンジスタ42、及びnチャンネル型MOSトランジスタ
43の1/2のゲート幅で十分であり、その場合に伝送
路とのインピーダンス整合をとることができる。
インバータINV1,INV2,INV3の出力端子と
外部端子24−1との間にpチャンネル型MOSトラン
ジスタ19とnチャンネル型MOSトランジスタ20と
の並列接続回路が設けられるため、ハイレベル出力及び
ローレベル出力のいずれにおいても、pチャンネル型M
OSトランジスタ19及びnチャンネル型MOSトラン
ジスタ20の双方が同時にインピーダンス整合に関与さ
れる。そのため、図4に示される回路において、ハイレ
ベルの際のインピーダンス整合のためにゲート幅100
μmのpチャンネル型MOSトランジスタ42が必要
で、ローレベル出力の際のインピーダンス整合のために
ゲート幅50μmのnチャンネル型MOSトランジスタ
43が必要であるのなら、図1及び図5に示される回路
において、pチャンネル型MOSトランジスタ19及び
nチャンネル型MOSトランジスタ20の並列回路によ
るインピーダンス整合では、pチャンネル型MOSトラ
ンジスタ19及びnチャンネル型MOSトランジスタ2
0の並列合成インピーダンスが、伝送路とのインピーダ
ンス整合に関与するから、pチャンネル型MOSトラン
ジスタ19、及びnチャンネル型MOSトランジスタ2
0は、それぞれ図4におけるpチャンネル型MOSトラ
ンジスタ42、及びnチャンネル型MOSトランジスタ
43の1/2のゲート幅で十分であり、その場合に伝送
路とのインピーダンス整合をとることができる。
【0032】従って、図1に示される出力回路33にお
いて、MOSトランジスタ15,16,19,20のレ
イアウトは、図6(a)に示されるように個々のMOS
トランジスタが5個の単位MOSトランジスタの並列接
続により形成されるものとすると、図6(b)に示され
るようになる。すなわち、ゲート幅100μmのpチャ
ンネル型MOSトランジスタ15は、ゲート幅20μm
の単位MOSトランジスタQ5が5個並列接続されるこ
とにより形成され、ゲート幅50μmのpチャンネル型
MOSトランジスタ19は、ゲート幅10μmの単位M
OSトランジスタQ6が5個並列接続されることにより
形成され、ゲート幅25μmのnチャンネル型MOSト
ランジスタ20は、ゲート幅5μmの単位MOSトラン
ジスタQ7が5個並列接続されることにより形成され、
ゲート幅50μmのnチャンネル型MOSトランジスタ
16は、ゲート幅10μmの単位MOSトランジスタQ
8が5個並列接続されることにより形成される。その場
合のレイアウト領域の長さL2は、およそ45μmであ
るから、図6(a)の場合のレイアウト領域の長さL1
=60μmに比べて、15μmほど短くなり、その分、
レイアウト領域のチップ占有面積の縮小を図ることがで
きる。
いて、MOSトランジスタ15,16,19,20のレ
イアウトは、図6(a)に示されるように個々のMOS
トランジスタが5個の単位MOSトランジスタの並列接
続により形成されるものとすると、図6(b)に示され
るようになる。すなわち、ゲート幅100μmのpチャ
ンネル型MOSトランジスタ15は、ゲート幅20μm
の単位MOSトランジスタQ5が5個並列接続されるこ
とにより形成され、ゲート幅50μmのpチャンネル型
MOSトランジスタ19は、ゲート幅10μmの単位M
OSトランジスタQ6が5個並列接続されることにより
形成され、ゲート幅25μmのnチャンネル型MOSト
ランジスタ20は、ゲート幅5μmの単位MOSトラン
ジスタQ7が5個並列接続されることにより形成され、
ゲート幅50μmのnチャンネル型MOSトランジスタ
16は、ゲート幅10μmの単位MOSトランジスタQ
8が5個並列接続されることにより形成される。その場
合のレイアウト領域の長さL2は、およそ45μmであ
るから、図6(a)の場合のレイアウト領域の長さL1
=60μmに比べて、15μmほど短くなり、その分、
レイアウト領域のチップ占有面積の縮小を図ることがで
きる。
【0033】図7及び図8には出力回路の出力電圧に対
するインピーダンス特性のシミュレーション結果が示さ
れる。
するインピーダンス特性のシミュレーション結果が示さ
れる。
【0034】図7において、特性曲線71は図4に示さ
れる回路のpチャンネル型MOSトランジスタ側のイン
ピーダンス特性であり、特性曲線72は図5に示される
回路のpチャンネル型MOSトランジスタ側のインピー
ダンス特性である。また、図8において、特性曲線81
は図4に示される回路のnチャンネル型MOSトランジ
スタ側のインピーダンス特性であり、特性曲線72は図
5に示される回路のnチャンネル型MOSトランジスタ
側のインピーダンス特性である。インピーダンス変動
は、出力電圧のレベル変動に対して少ない方が良く、図
5に示される回路では、図4に示される回路の場合より
もインピーダンスの変動が少なく、良好な結果が得られ
ている。
れる回路のpチャンネル型MOSトランジスタ側のイン
ピーダンス特性であり、特性曲線72は図5に示される
回路のpチャンネル型MOSトランジスタ側のインピー
ダンス特性である。また、図8において、特性曲線81
は図4に示される回路のnチャンネル型MOSトランジ
スタ側のインピーダンス特性であり、特性曲線72は図
5に示される回路のnチャンネル型MOSトランジスタ
側のインピーダンス特性である。インピーダンス変動
は、出力電圧のレベル変動に対して少ない方が良く、図
5に示される回路では、図4に示される回路の場合より
もインピーダンスの変動が少なく、良好な結果が得られ
ている。
【0035】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【0036】(1)pチャンネル型MOSトランジスタ
11,13,15とnチャンネル型MOSトランジスタ
12,14,16との直列接続箇所と外部端子24−1
との間に設けられたpチャンネル型MOSトランジスタ
19と、それに並列接続されたnチャンネル型MOSト
ランジスタ20とにより伝送路とのインピーダンス整合
をとるようにしているので、ハイレベル出力及びローレ
ベル出力のいずれにおいても、pチャンネル型MOSト
ランジスタ19及びnチャンネル型MOSトランジスタ
20の双方が同時にインピーダンス整合に関与される。
そのため、出力回路33の出力インピーダンスはpチャ
ンネル型MOSトランジスタ19及びnチャンネル型M
OSトランジスタ20の並列合成インピーダンスにより
整合され、pチャンネル型MOSトランジスタ19、及
びnチャンネル型MOSトランジスタ20は、それぞれ
図4におけるpチャンネル型MOSトランジスタ42、
及びnチャンネル型MOSトランジスタ43の1/2の
ゲート幅とすることができ、その分、レイアウト面積を
低減することができる。
11,13,15とnチャンネル型MOSトランジスタ
12,14,16との直列接続箇所と外部端子24−1
との間に設けられたpチャンネル型MOSトランジスタ
19と、それに並列接続されたnチャンネル型MOSト
ランジスタ20とにより伝送路とのインピーダンス整合
をとるようにしているので、ハイレベル出力及びローレ
ベル出力のいずれにおいても、pチャンネル型MOSト
ランジスタ19及びnチャンネル型MOSトランジスタ
20の双方が同時にインピーダンス整合に関与される。
そのため、出力回路33の出力インピーダンスはpチャ
ンネル型MOSトランジスタ19及びnチャンネル型M
OSトランジスタ20の並列合成インピーダンスにより
整合され、pチャンネル型MOSトランジスタ19、及
びnチャンネル型MOSトランジスタ20は、それぞれ
図4におけるpチャンネル型MOSトランジスタ42、
及びnチャンネル型MOSトランジスタ43の1/2の
ゲート幅とすることができ、その分、レイアウト面積を
低減することができる。
【0037】(2)上記(1)の作用効果を有す出力回
路33を含む半導体集積回路においては、出力回路33
のレイアウト面積の低減により、入出力バッファのレイ
アウト面積の低減、さらにはチップサイズの縮小を図る
ことができる。また、出力回路33のレイアウト面積の
低減により、入出力回路数の増加を図ることもできる。
路33を含む半導体集積回路においては、出力回路33
のレイアウト面積の低減により、入出力バッファのレイ
アウト面積の低減、さらにはチップサイズの縮小を図る
ことができる。また、出力回路33のレイアウト面積の
低減により、入出力回路数の増加を図ることもできる。
【0038】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【0039】例えば、無終端GTL回路などのようにn
チャンネル型MOSトランジスタのみで構成される場合
においても、pチャンネル型MOSトランジスタ19と
nチャンネル型MOSトランジスタ20との並列接続回
路によりインピーダンスを整合させることができる。
チャンネル型MOSトランジスタのみで構成される場合
においても、pチャンネル型MOSトランジスタ19と
nチャンネル型MOSトランジスタ20との並列接続回
路によりインピーダンスを整合させることができる。
【0040】また、インピーダンス整合において、ハイ
レベル出力とローレベル出力とで出力インピーダンス値
を異ならせたい場合には入力データDATAに基づいて
出力インピーダンス変化させるための補正回路を設ける
ことができる。例えばこの補正回路は、入力データDA
TAがハイレベル(又はローレベル)の場合にオンされ
るようなMOSトランジスタを、図1に示されるトラン
スファゲート34に並列接続することで実現することが
できる。
レベル出力とローレベル出力とで出力インピーダンス値
を異ならせたい場合には入力データDATAに基づいて
出力インピーダンス変化させるための補正回路を設ける
ことができる。例えばこの補正回路は、入力データDA
TAがハイレベル(又はローレベル)の場合にオンされ
るようなMOSトランジスタを、図1に示されるトラン
スファゲート34に並列接続することで実現することが
できる。
【0041】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路の入出力バッファに適用した場合について説明
したが、本発明はそれに限定されるものではなく、各種
電子回路装置に広く適用することができる。
なされた発明をその背景となった利用分野である半導体
集積回路の入出力バッファに適用した場合について説明
したが、本発明はそれに限定されるものではなく、各種
電子回路装置に広く適用することができる。
【0042】本発明は、少なくとも第1トランジスタと
それに直列接続された第2トランジスタとを含むことを
条件に適用することができる。
それに直列接続された第2トランジスタとを含むことを
条件に適用することができる。
【0043】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0044】すなわち、第1トランジスタと第2トラン
ジスタとの直列接続箇所と外部端子との間に設けられた
第1導電型の第3トランジスタと、それに並列接続され
た第2導電型の第4トランジスタとを含んで上記インピ
ーダンス整合回路が構成されることにより、ハイレベル
出力及びローレベル出力のいずれにおいても、上記第3
トランジスタ及び第4トランジスタの双方が同時にイン
ピーダンス整合に関与される。出力インピーダンスは第
3トランジスタ及び第4トランジスタの並列合成インピ
ーダンスにより整合されるから、ハイレベル出力の際の
インピーダンス整合をとるトランジスタと、ローレベル
出力の際のインピーダンス整合をとるトランジスタとを
別個に設ける場合に比べて、ゲート幅の低減を図ること
ができ、それにより、スルーレートコントロール機能及
びインピーダンス整合機能を有する出力回路のチップ占
有面積の低減を図ることができる。
ジスタとの直列接続箇所と外部端子との間に設けられた
第1導電型の第3トランジスタと、それに並列接続され
た第2導電型の第4トランジスタとを含んで上記インピ
ーダンス整合回路が構成されることにより、ハイレベル
出力及びローレベル出力のいずれにおいても、上記第3
トランジスタ及び第4トランジスタの双方が同時にイン
ピーダンス整合に関与される。出力インピーダンスは第
3トランジスタ及び第4トランジスタの並列合成インピ
ーダンスにより整合されるから、ハイレベル出力の際の
インピーダンス整合をとるトランジスタと、ローレベル
出力の際のインピーダンス整合をとるトランジスタとを
別個に設ける場合に比べて、ゲート幅の低減を図ること
ができ、それにより、スルーレートコントロール機能及
びインピーダンス整合機能を有する出力回路のチップ占
有面積の低減を図ることができる。
【図1】本発明にかかる半導体集積回路に含まれる入出
力バッファの構成例回路図である。
力バッファの構成例回路図である。
【図2】上記入出力バッファに含まれるスルーレートコ
ントロール機能による回路電流変化の特性図である。
ントロール機能による回路電流変化の特性図である。
【図3】上記半導体集積回路を含む電子回路装置におけ
る主要部の説明図である。
る主要部の説明図である。
【図4】上記入出力バッファに含まれる出力回路の比較
対照とされる出力回路の構成回路図である。
対照とされる出力回路の構成回路図である。
【図5】上記入出力バッファに含まれる出力回路の構成
例回路図である。
例回路図である。
【図6】上記出力回路のレイアウト例説明図である。
【図7】上記出力回路におけるpチャンネル型MOSト
ランジスタ側のインピーダンス特性図である。
ランジスタ側のインピーダンス特性図である。
【図8】上記出力回路におけるnチャンネル型MOSト
ランジスタ側のインピーダンス特性図である。
ランジスタ側のインピーダンス特性図である。
21,22 半導体集積回路 25−1〜25−n 伝送路 23−1〜23−n,27−1〜27−n 入出力バッ
ファ 11,13,15,19 pチャンネル型MOSトラン
ジスタ 12,14,16,20 nチャンネル型MOSトラン
ジスタ 32 入力回路 33 出力回路 35 スルーレート回路
ファ 11,13,15,19 pチャンネル型MOSトラン
ジスタ 12,14,16,20 nチャンネル型MOSトラン
ジスタ 32 入力回路 33 出力回路 35 スルーレート回路
Claims (4)
- 【請求項1】 第1トランジスタと、それに直列接続さ
れた第2トランジスタとを含み、出力すべきデータの論
理変化により外部端子を介して流れる電流を段階的に変
化させるためのスルーレート回路と、出力インピーダン
スを伝送路の特性インピーダンスに整合させるためのイ
ンピーダンス整合回路とを含む出力回路において、 上記インピーダンス整合回路は、上記第1トランジスタ
と上記第2トランジスタとの直列接続箇所と上記外部端
子との間に設けられた第1導電型の第3トランジスタ
と、それに並列接続された第2導電型の第4トランジス
タとを含んで成ることを特徴とする出力回路。 - 【請求項2】 第1トランジスタと、それに直列接続さ
れた第2トランジスタとを含み、出力すべきデータの論
理変化により外部端子を介して流れる電流を段階的に変
化させるためのスルーレート回路と、出力インピーダン
スを伝送路の特性インピーダンスに整合させるためのイ
ンピーダンス整合回路とを含む出力回路において、 上記インピーダンス整合回路は、上記第1トランジスタ
と上記第2トランジスタとの直列接続箇所と上記外部端
子との間に設けられたpチャンネル型MOSトランジス
タと、それに並列接続されたnチャンネル型MOSトラ
ンジスタとを含み、上記pチャンネル型MOSトランジ
スタのゲート電極がグランド電位レベルとされ、上記n
チャンネル型MOSトランジスタのゲート電極が高電位
側電源電圧レベルに設定されて成ることを特徴とする出
力回路。 - 【請求項3】 請求項1又は2記載の出力回路と、外部
入力データを取り込むための入力回路とを含んで1チッ
プ化され、上記出力回路と上記入力回路とで上記外部端
子が共有されて成る半導体集積回路。 - 【請求項4】 請求項3記載の半導体集積回路を含む複
数の半導体集積回路が、所定の特性インピーダンス特性
を有する伝送路を介して互いに信号のやり取りが可能に
結合されて成る電子回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9043406A JPH10242835A (ja) | 1997-02-27 | 1997-02-27 | 出力回路、半導体集積回路、及び電子回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9043406A JPH10242835A (ja) | 1997-02-27 | 1997-02-27 | 出力回路、半導体集積回路、及び電子回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10242835A true JPH10242835A (ja) | 1998-09-11 |
Family
ID=12662884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9043406A Withdrawn JPH10242835A (ja) | 1997-02-27 | 1997-02-27 | 出力回路、半導体集積回路、及び電子回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10242835A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7038486B2 (en) | 2003-07-15 | 2006-05-02 | Renesas Technology Corp. | Semiconductor integrated circuit device |
US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
US7176729B2 (en) | 2003-04-23 | 2007-02-13 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
JP2008167286A (ja) * | 2006-12-28 | 2008-07-17 | Ricoh Co Ltd | シリアル伝送出力装置 |
USRE43539E1 (en) | 2001-12-19 | 2012-07-24 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
WO2016185847A1 (ja) * | 2015-05-18 | 2016-11-24 | 長瀬産業株式会社 | 入出力インターフェース回路 |
-
1997
- 1997-02-27 JP JP9043406A patent/JPH10242835A/ja not_active Withdrawn
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE43539E1 (en) | 2001-12-19 | 2012-07-24 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
US7176729B2 (en) | 2003-04-23 | 2007-02-13 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
US7262643B2 (en) | 2003-04-23 | 2007-08-28 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
US7443212B2 (en) | 2003-04-23 | 2008-10-28 | Renesas Technology Corp. | Semiconductor integrated circuit controlling output impedance and slew rate |
US7038486B2 (en) | 2003-07-15 | 2006-05-02 | Renesas Technology Corp. | Semiconductor integrated circuit device |
US7323901B2 (en) | 2003-07-15 | 2008-01-29 | Renesas Technology Corp. | Semiconductor integrated circuit device |
JP2008167286A (ja) * | 2006-12-28 | 2008-07-17 | Ricoh Co Ltd | シリアル伝送出力装置 |
WO2016185847A1 (ja) * | 2015-05-18 | 2016-11-24 | 長瀬産業株式会社 | 入出力インターフェース回路 |
JP2016219948A (ja) * | 2015-05-18 | 2016-12-22 | 長瀬産業株式会社 | 入出力インターフェース回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |