TWI261214B - Current output type driving circuit and display device - Google Patents

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TWI261214B
TWI261214B TW092123288A TW92123288A TWI261214B TW I261214 B TWI261214 B TW I261214B TW 092123288 A TW092123288 A TW 092123288A TW 92123288 A TW92123288 A TW 92123288A TW I261214 B TWI261214 B TW I261214B
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Hiroshi Tachimori
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1261214 玖、發明說明： 【發明所屬之技術領域】 衣發明係有關於例如採用適合於有機^ (Electroluminescence)顯示裝置之基準電流的時間分割分1 方式之電流輸出型驅動電路及具備該驅動電路 匕 < 頌不'裝置 之相關技術。 【先前技術】 近年來’因鮮明的對比度而使視野角增廣並自行發光， 故不需背照光而適合於薄型化之有機EL顯示面板係備受矚 目。 有機E L顯示面板其在英制尺碼當中係已進入實用化階 段，且因材料或製造技術或驅動電路的進步，近年來，已 相繼發表1 3〜1 7英制尺碼的試作面板。 有機EL元件係具有如二極體之曲線性的電流一電壓特 性，而亮度一電流特性係具有直線性的比例關係。 如此足有機EL元件或薄膜電晶體（1ΤΤ : 丁⑽ 丁ranS1St〇r)係具有臨界電壓，且零亂不均之情形較大。因 此，有機EL顯示面板係使用具有亮度和比例關係之電流控 制的驅動電路，而得以減少顯示面板的亮度不均勾稱者。 個人電腦或電視等之用途的液晶面板，係被要求多位元 之南階調顯示。 由於I藉由形成於面板上之低溫多晶矽TFT的電路，係難 以#作多位tl的數位/類比轉換器（DAC)等之複雜的電路， 故將用以驅動垂亩女A Μ次女L a、
置万向的貝枓線 < 電壓輸出型的驅動器IC 1261214 接著於面板的週邊部而進行模組化。 在大型的顯示面板之驅動電路當中，係使賴數個驅動 器而進行分刻並驅動畫面。在如此之情形了，當特性不均 係存在於驅動器之間時，則為公金丨二 一在刀割而驅動之畫面的境界線 具有產生亮度的段差之問題。 液晶顯示之情形時，資料線驅動器係電壓輸出型。因此， 使用《準電壓的配線線路予以共通地連接於驅動器積體 電路（驅動器ic)間之簡單的方法，即能將亮度段差予以相當 程度地減少。 圖1係表示液晶顯示用之資料線驅動器等所使用之基準 電壓產生電路之電路圖。 該基準電壓產生電路係藉由串接於電源電壓Vdd的供應 線和接地線GND之間的電阻元件R〇〜R7的電阻分割而產生 V〇、V8、…、V64之9個基準電壓。此外’進而藉由DAC等 更細微地將此等之基準電壓間進行間隔修飾，例如藉由作 成8等分，而能取得64階調之電壓輸出。 將該基準電壓產生電路予以設置於驅動器IC内時，即使 電阻之絕對值係在每個驅動器冗產生不均現象，而由於基 準電壓輸出係由電阻比而決纟，故驅動器Ic之間係幾乎不 產生不均之現象。 圖2係用以說明電壓輸出型資料線驅動器之基準電壓的 骚動器1C間連接方式之圖示。 4 1>]形時，顯示面板PNL係藉由以固之陽極驅動器ic ]〜n 而分割並驅動。 1261214 如在驅動器IC間，即使具有基準電壓輸出之不均現 象叨如圖2所示，若在v〇、V8.....V64之每個基準電壓 2 U =诈的驅動态IC之基準電壓的端子，則在每個基準電 壓被平均化之電壓係供應於全部的驅動器Icn〜n。 因此，不致於在分割而驅動之畫面的境界線，產生造成 問題之準位的亮度段差。 '是在有機E]L顯示益時，資料線驅動器係適合電流輸 出型。 在適合於有機EL顯示器之電流輸出型之驅動器1(：當中， 如上逑而供應共通的基準電壓於驅動器1C之後，在各個驅 動态1C進行電壓一電流變換而產生基準電流時，則因構成 電壓〜電流變換電路之運算放大器之補償電壓或電阻元件 之不均，而在驅動器1C間其基準電流係產生不均之情形。 此外在最後的輸出之前，即使進行電壓一電流變換，而 在輸出端子之間其輸出電流亦產生不均現象。 為了減少忒電泥不均之要因，而提案有採用電流輸出型 的「劳極驅動器1C之電流連接方式之有機£1全彩色模組驅動 π '统（例如芩考非專利文獻丨··「有機EL全彩色模組驅動系統 〈開發」、Pmneer R & D VOL. 11，N〇.1; PAGE 29.36: 2 00 1、越智、坂本、石塚、土田）。 圖。A係表示該有機el全彩色模組驅動系統之圖示。在該 ’動系統當中’顯示面板〇p N L亦藉由η個之陽極驅動器 1C 1 1〜In而分割並驅動。 在本驅動系統當中，各個驅動器1C分別設置基準電流源 X(、4(V、 1261214 而設定電流時’則因ic的性能或電流設定部的個體差而使 基準電流微妙地產生差異，且有因1C單位而產生亮度段差 之情形。此外’由於在各IC使用可變電阻並在各IC進行調 整，係並不適合量產化，故藉由將鄰接1C之最接近的電流 輸出作成基準電流，而吸收設定電流之不均，並消除亮度 段差。 根據該電流連接方式，則無須驅動器間之亮度調節步 驟，且亦能較為減少面板上之基準電流的配線。 如上述，圖3 A所示之電流連接方式，其係能消除對應於 鄰接於左右的驅動器的境界線之亮度段差。 然而，如圖3B所示，因加算η個份的驅動器1C内之電流， 而使左端之驅動器的基準電流IREF和右端之基準電流IREF (η-1)產生出差異之情形。 因此’大型之顯示裝置係不僅將顯示面板分割於橫方向 而予以驅動，對於上下方向亦在1/2的位置，將面板上之資 料線予以上下分割，而將資料線之配線電容作成1/2。並 卫·’藉由將配置驅動器於其上下而並列驅動且必須驅動每] 個驅動备之掃描線數量予以減半之措施，而使驅動頻率得 以下降。 在如此之情形下，上述之電流連接方式係在顯示面板之 上下的交界處產生亮度段差。 如上述，習知之基準電流的供應方法係難以實現大型而 向階調顯示之有機EL顯示。 因此，在有機EL顯示面板當中，亦期待適合於有機此元 1261214 之貧料線驅動器（源極驅動器）的出 泮的驅動之電流輸出型 現 【發明内容】 本‘月之目的‘緹供一適合於有機EL元件的驅動之雷一 輸出型驅動電路及具備該驅動電路之顯示裝置，其係能^ 分縮小將顯示器等之驅動對象進行分割驅動的驅動器= 的壳度段差、心咸少顯示面板上之基準電流的配線數量。 為了達成上述目的，本發明的第1觀點之電流輸出型驅動 電路’其係對分割成複數個區域分擔之驅動對象輸出驅動 電流之電流輸出型驅動電路’其係具有對應於驅動對象的 各分擔區域而設置之複數個驅動器，而各驅動器係具有·· 輸出手段，其係輸出因應於被供應的基準電流和圖像資 料之驅動電流於上述驅動對象之對應之分割區域；以及 基準電泥源電路，其係冑自基準電流輸入端子所輸入的 基丰電流施以取樣保持之後，予以供應於輸出手段。 本發明的第2觀點之電流輸出型驅動電路，其係對分割成 女敛個區域分擔之驅動對象輸出驅動電流之電流輸出型驅 動4路，其係具有對應於驅動對象的各分擔區域而設置之 设數個驅動器，而各驅動器係具有： τ則出手段，其係以被供應的基準電流作為上述驅動電流 而輸出於驅動對象之對應的分擔區域；以及 基準電泥源電路，其係將自基準電流輸入端子所輸入的 基準電流施以取樣保持之後，供應於輸出手段； 叫且，基準電流輸入端子係藉由與另外的驅動器之基準 )4()3 • U)- 1261214 電流輸入端子共通的電流配線而連接，而在各驅動器之基 準電流源電路其基準電流係以時間分割方式而分配。 本發明的第3觀點之顯示裝置，其係分割成複數個區域， 並對所分擔之顯示面板的該分擔區域輸出驅動電流之顯示 裝置，其係具有對應於顯示面板的各分擔區域而設置之複 數個驅動器，而各驅動器係具有： 輸出手段，其係以被供應的基準電流作為驅動電流而輸 出於顯示面板之對應的分擔區域；以及 基準電流源電路，其係將自基準電流輸入端子所輸入的 基準電流施以取樣保持之後，予以供應於輸出手段。 本發明的第4觀點之顯示裝置，其係對分割成複數個區域 分擔之顯示面板的該分擔區域輸出驅動電流之顯示裝置， 其係具有對應於顯示面板的各分擔區域而設置之複數個驅 動器，而各驅動器係具有： 輸出手段，其係以被供應的基準電流作為驅動電流而輸 出於顯示面板之對應的分擔區域；以及 基準電流源電路，其係將自基準電流輸入端子所輸入的 基準電流施以取樣保持之後，供應於輸出手段； 而且，基準電流輸入端子係藉由與另外的驅動器之基準 電流輸入端子共通的電流配線而連接，而在各驅動器之基 準電流源電路其基準電流係以時間分割方式而分配。 根據本發明，則例如各驅動器之基準電流輸入端子係藉 由另外的驅動器的基準電流輸入端子和共通的電流配線而 連接。 X()4()3 -11 - 1261214 各驅動器係在接受表示基準電流分配開始的信號時，則 基準電流係自基準電流輸入端子而被取入至基準電流源電 路，且表示基準電流分配開始之信號係輸出於次段之驅動 器電路。 在取入基準電流之基準電流源電路當中，將基準電流施 以取樣保持之後，而供應於輸出手段。 ’ 而且，自基準電流源電路所供應之基準電流係經由輸出 ^ 手段而作為驅動電流，而輸出於驅動對象所對應之分擔區 域。 Φ 此外，例如在停止圖像資料的動作之垂直遮沒期間，進 行往基準電流之各驅動器之分配。在伴隨著圖像資料的傳 < 送而產生數位雜訊之垂直遮沒期間之後，保持於各驅動器 - 之基準電流源電路之電流係作為基準電流而使用。 根據本發明，則能充分縮小分割驅動之驅動器之間的亮 度段差，而且能減少顯示面板上之基準電流的配線數量。
進而藉由在垂直遮沒期間，固定圖像資料的信號而進行 往各資料線驅動器之分配之措施，即能大幅縮小往基準電 流之數位信號的串擾之影響。 此外，在傳送圖像資料時，係藉由使用保持於設置於各 驅動器的基準電流源電路之電流取樣電路之基準電流，而 能縮小動作中之雜訊的影響。 其結果，具有能實現大型而高階調之有機EL顯示之優點。 【實施方式】 <第1實施形態> S(>4() ^ 12 1261214 圖4係表示採用本發明之電流輸出型驅動電路之有機让 顯示裝置之第1實施形態的構成圖。 本顯示裝置100係如圖4所示，具有構成電流輸出型驅動 電路之η個電流輸出型資料線驅動器（以下簡稱為驅動器 ic)101-丨〜101-η、以及驅動對象之顯示面板1〇2。 本顯示裝置100係分割成η個驅動區域DRVA^DRVAn。此 外，在顯示面板102的圖中之長邊方向的一邊側（圖中之上 •k側）’ η個驅動备iC 101 -1〜1 〇 1 -n係以對應於各驅動區域 DRVA1〜DRVAn之方式極並排地配置。顯示裝置1〇〇係藉由门 個驅動器IC 1 01 -1〜1 οl-n而施以分割驅動。 該構成係例如相當於個人電腦之監視器或小型的電視之 情形。 各驅動器IC101-1〜ioi-η其基本上係具有相同的構成，如 圖4所示，含有基準電流源電路（IREFC)2〇〇-i〜2〇〇_n。 基準電 >反源電路200(-1〜-η)係在構成主要的1個驅動器 1C(本實施形態係10 1-1)的基準電流產生電路之外部電阻連 接端子REXT和接地GND之間，連接電阻元件REXT，並因 應於電阻元件REXT的電阻值而在基準電流輸出端子 TIREFOU丁，產生共通於驅動顯示面板102的各分割驅動區 域DRVA1〜DRVAn之各驅動器IC101-卜101-η之基準電流 IREF。 各驅動器IC1 01 -1〜1 01 - η的基準電流源電路 200-卜200-η，係將被供應之基準電流IREF施以取樣保持之 後，而供應於驅動器内部。 S()4()3 -13 - 1261214 基準電流源電路200- 1〜200-ri係具有輸入端子 TREFSTART、輸出端子TREFNEXT、端子TREXT、基準電 流輸出端子丁IREFOUT、基準電流輸入端子TIREFIN、以及 電流分配端子TIREF1〜TIREFm。 在本實施形態當中，係以共通的電流配線CML1而將自主 要的驅動器1C(圖4係101)的基準電流輸出端子TIREFOUT所 輸出之基準電流IREF，連接於各驅動器IC101-1〜101-n的基 準電流輸入端子TIREFIN。 而且，圖4之構成係由於使主要的基準電流IREF和接收各 驅動器IC101-1〜101-n的電流能形成相同，故如其後所詳 述，驅動器1C 101-1、驅動器IC101-2.....驅動器IC101-n 係採取以時間分割方式而能接受基準電流IREF之電流分配 方式。 又，在圖4當中，基準電流IREF雖在驅動器而產 生，但，例如亦可作成另外設置電流輸出型之DAC而供應
足構成。 此外，由於依驅動器1C 101 -1、驅動器1C 1 01 -2.....驅動 器IC 1 0 1 - η之順序而取入基準電流，故理想上，係藉由輸入 端子TREFSTART和輸出端子TREFNEXT而持續移動基準電 流取入用之旗標，而依序連接此等輸出入端子。 具體而言，初段之主要驅動器1C 101-1之基準電流源電路 200-1的輸入端子TREFSTART係連接於信號REFSTART之輸 入端，而輸出端子TREFNEXT係連接於次段之驅動器 [C 10 1-2之基準電流源電路200-2的輸入端子TREFSTART。 <S(»4()3 -14 - 1261214 驅動器IC101-2之輸出端子TREFNEXT係連接於次段的未 圖示之驅動器1(：101-3的輸入端子丁1^下3丁八11丁。 以下相同地處理，驅動器1C 101-(n-1)之輸出端子 丁REFNEXT係連接於最後段白勺驅動器I(：l〇l_n之輸入端子 TREFSTART。 又，不採取如此的方法，而設置表示取樣期間的控制端 子，並藉由設置於面板上之控制用1C而集中以進行控制之 構成亦可。 此外，本顯示裝置100係如上述，以複數個驅動器 1C 10卜卜1(Π-η予以分割而驅動顯示面板102，故圖像資料亦 依序寫入至複數個驅動器1C。 因此，在驅動器1C之間，設置用以繼續表示寫入位置的 旗標之輸出入端子TSTART/NEXT、TNEXT/START。 而且’初段之主要驅動器IC101-1之輸出入端子 TSTART/NEXT，係連接於表示圖像資料的傳送開始的脈衝 信號START輸入端子，而輸出入端子TNEXT/START係連接 於次段的驅動器IC101-2之輸出入端子TSTART/NEXT。驅動 器1C 10 1-2的輸出入端子TNEXT/START係連接於次段的未 圖示之驅動器1C 10卜3的輸出入端子TSTART/NEXT。 以下同樣地處理，驅動器1C 1 01-(η-1)的輸出入端子 TNEXT/START係連接於最後段之驅動器1C 101-η的輸出入 端子 TSTART/NEXT。 在如此之構成當中，依據例如未圖示之寫入方向控制信 號DIR，而DIR=H(邏輯高準位）時，輸出入端子 S()463 1261214 丁START/NEXT係 START輸入而作動。TNEXT/START端子係 作為NEXT輸出而作動，且自圖中驅動器1C的左側往右側移 動旗標而寫入圖像資料。 此外，DIR = L(邏輯低準位）時，輸出入端子TNEXT/START 係作為STAR丁輸入而作動。輸出入端子TSTART/NEXT係作 為NEXT輸出而作動，且在驅動器之輸出入端子 丁NEXT/START，連接於表示圖像資料白勺傳送開始之脈衝信 號START的輸入端子，並自圖中驅動器1C的右侧往左側移 動旗標而寫入圖像資料。 亦即，將驅動器1C配置於顯示面板的上邊時，係作成寫 入方向控制信號DIR=H，而將驅動器1C配置於顯示面板的 下邊時，則作成寫入方向控制信號DIR=L，藉此而以相同的 半導體晶片相對應。 此處，賦予圖5 A〜圖5 Η之時序流程圖而說明有關於圖4的 顯示裝置10 0之基準電流的取樣連續動作。又，以下的動作 之說明，至多亦不過為一例而已，藉由設置於面板上之控 制用1C，而能集中並控制之構成亦可。 該情形時，未圖示之寫入方向控制信號DIR係由 DIR = H(邏輯高準位）所供應。輸出入端子TSTART/NEXT係 作為START輸入而作動，而輸出入端子TNEXT/START係作 為NEXT輸出而作動。 此處，如圖5A所示，在輸入水平同步信號HSYNC之（朝下） 脈衝之後，如圖5B所示，輸入作為表示圖像資料的傳送開 始之第1信號的脈衝信號START二START(l)至驅動器IC101-1 S64h3 -16 - 1261214 的轉T出入端子TSTART(/NEXT)。 當驅動器IC1 0 1 -1之中移動旗標，且結束窝入至驅動器 1C 1 0 1 -1的圖像資料用之記憶體時，則自驅動器1C 1 0 1 -1的輸 出入端子TNEXT(/START)輸出表示驅動器IC101-2的寫入開 始之脈衝信號START(2)於驅動器IC101-2的輸出入端子 TSTART(/NEXT)。據此，而移動旗標於驅動器IC101-2，並 乌入圖像 > 料至驅動裔IC1 01 - 2的圖像資料用之記憶體。 同樣地處理，而依次輸出脈衝信號START(3)〜START(n)， 並寫入圖像 > 料至各驅動^§*IC101-3〜101-n的圖像資料用之 記憶體。 此外，如圖5E所示，輸入作為表示基準電流IREF的分配 開始之第2信號的脈衝信號REFSTART至驅動器1C 101-1的 輸入端子TREFSTART。
脈衝信號REFSTART係如圖5B和圖5E所示，以重疊脈衝 信號START(l)之方式而予以輸入。驅動器IC101-1係以脈衝 信號START(l)作為驅動時脈，而將脈衝信號REFSTART予以 閂鎖，並以1循環後的脈衝信號START(l)之下降邊緣而自輸 出端子TREFNEXT輸出1循環寬幅的信號REFNEXT(l)脈 衝。驅動器IC101_1係在脈衝信號REFNEXT(1)產生時，自基 準電流輸入端子TIREFIN而取入基準電流IREF。 輸入脈衝信號REFNEXT至驅動器IC101-2的輸入端子 TREFSTART。脈衝信號REFNEXT(l)係如圖5(C)和圖5(F)所 示，重疊於脈衝信號START(2)。驅動器IC101-2係以脈衝信 號START(2)作為驅動時脈，而將脈衝信號REFNEXT(l)予以 S6463 17 1261214 閂鎖，並以1循環後的脈衝信號START(2)之下降邊緣而自輸 出端子TREFNEXT輸出1循環寬幅的信號REFNEXT(2)。驅動 器丨C10^2係在脈衝信號REFNEXT(2)產生時，自基準電流輸 入端子TIREFIN而取入基準電流IREF。 同樣地處理，REFNEXT(3)〜REFNEXT(n)之脈衝係自各驅 動器IC101-3〜lOl-(n-l)而依次輸出，並依序取入基準電流 11^?至各驅動器1(：101-3〜101-11。 以下，依據所賦予之圖式而依序說明有關於具有上述功 能的驅動器IC101(-1〜-η)之具體的構成和各部份之功能。 圖6係表示本發明之電流輸出型驅動器1C之構成例的區 塊圖。 本驅動器1C 10 1係如圖6所示，具有基準電流源電路
(IREFC) 200、控制電路（CTL) 3 00、寫入電路（WRT) 400、 旗標用雙方向移位暫存器（FSFT) 500、圖像資料用暫存器陣 列（REGARY) 600、控制信號產生電路（GEN) 700-1、 700-(m/2)、電流輸出型DAC(數位/類比轉換器）800-1、 800-2、…、800-(m-l)、800-m、電流輸出電路（I〇UT) 900-1、 900-2 ..... 900-(m-l)、900-m、以及測試電路（TST) 1000。 各驅動器IC1 01-1〜101-η之基準電流源電路200，係依據輸 入信號REFNEXT的控制而通過基準電流輸入端子 TIREFIN，並將基準電流IREF取入至驅動器1C内部，且以複 製或時間分割之方式而將取入之基準電流IREF分配成DAC 數份，並予以輸出於DAC800-1〜800-m。 基準電流源電路200係在構成主要的1個驅動器1C(本實 S(,4()^ -18 - 1261214 施形態係1 〇 1 -1)的基準電流產生電路之外部電阻連接端子 REXT和接地GND之間，連接電阻元件REXT，並因應於電 阻元件REXT的電阻值而在基準電流輸出端TIREFOUT，產 生共通於驅動顯示面板102的各分割驅動區域 DRVA1〜DRVAn之各驅動器1C之基準電流IREF。 或者，基準電流IREF係作成例如自另外設置於顯示面板 1 02之定電流產生電路或電流輸出型DAC等之電流源，而供 應於構成主要的1個驅動器IC(本實施形態係10 1-1)之構成。 圖7係表示本實施形態之基準電流源電路之第1構成例之 區塊圖。 本基準電流源電路200A係如圖7所示，具有： 定電流源電路（ISRC) 201，其係作為基準電流產生電路； 電流取樣電路（CSMPL) 202，其係用以時間分割方式而取 入基準電流； 電流反射鏡電路（CURMR) 203 ;以及 控制信號產生電路（CLTGEN) 204，其係用以產生控制電 流取樣電路202的動作之控制信號CTL201、CTL202。 定電流源電路201係作為構成主要的1個驅動器1C(本實 施形態係10 1-1)而使用時，連接電阻元件REXT於外部電阻 連接端子TREXT和接地GND之間，並因應於該電阻值而產 生基準電流IREF，且自基準電流輸出端子TIREFOUT而輸 出。 基準電流輸出端子TIREFOUT，係藉由共通的配線 CML 1 (圖7係未圖示）而連接於相同的另外的基準電流源電 X(,463 -19 - 1261214 路之電流取樣電路202之基準電流輸入端子TIREFIN。 該定電流源電路2 0 1係為了減少顯示面板1 0 2上的零件數 而設置於驅動器IC内。 圖8係表示圖7的定電流源電路之構成例之電路圖。 定電流源電路20 1係如圖8所示，而由下列所構成： 能帶間隙定電壓產生電路（BGVGEN); 回授電路2012，其係使用運算放大器； 第1電流源2013，其係由電阻元件R201和pnp型電晶體 Q20 1所組成； 電流源2014，其係由電阻元件R202和pnp型電晶體Q202 所組成； pnp型電晶體Q203、Q204 ;以及 外附電阻元件REXT。
電阻元件R201的一端係連接於電源電壓VDD之供應線，而 另一端係連接於電晶體Q201之射極。電晶體Q201之集極係 連接於電晶體Q203之射極，而電晶體Q203之集極係連接於 端子TREXT和回授電路2012之非反相輸入端子（+)。 電阻元件R202的一端係連接於電源電壓VDD的供應線，而 另一端係連接於電晶體Q202之射極。電晶體Q202之集極係 連接於電晶體204之射極，而電晶體Q204之集極係連接於基 準電流輸出端子TIREFOUT。 電晶體Q201、Q202之基極係連接於回授電路2012的輸 出，而電晶體Q203、Q204之基極係連接於未圖示之偏壓電 路之基極電壓VKP1之供應線。 S()4() ^ -20 - 1261214 此外，回授電路20 12之反相輸入端子㈠係連接於能帶間 隙定電壓產生電路2011之電壓供應線。 能帶間隙定電壓產生電路2011係產生電源電壓依存性或 溫度依存性相當小之電壓VBG。 回授電路2012係以端子丁11£乂1[的電壓為相一致於从3〇之 方式，藉由輸出電壓AMPO而控制流通於第1電流源2013和 第2電流源2014之電流值。 據此，定電流源電路201係產生由下式所供應之基準電流 IREF於電晶體Q204之集極側，且自基準電流輸出端子 TIREFOUT而輸出。 IREF= (VBG/KREXT) X (KR20 1/ KR202) …（1 ) 此處，KREXT係表示外附電阻元件REXT之電阻值， KR201係表示第1電流源2013之電阻元件R201之電阻值， 1〈民202係表示第2電流源2014之電阻元件11202之電阻值。 電流取樣電路202係例如具有2個之第1電流記憶體和第2 電流記憶體，並藉由控制信號產生電路204，且因應於第1 控制信號CTL201和第2控制信號CTL202，而寫入由基準電 流輸入端子TIERFIN所供應的基準電流IREF至第1電流記憶 體或第2電流記憶體。而且，並行於第1電流記憶體或第2電 流記憶體之窝入動作，而將已寫入至第2電流記憶體或第1 電流記憶體之基準電流IREF，自輸出端子TIRCSO而輸出於 電流反射鏡電路203 (讀出）。 電流反射鏡電路203係接受被取樣於電流取樣電路202之 -21 - 1261214 第1或第2電流記憶體的（寫入）基準電流IREF，並複製相當 於DAC800-1〜8 00-m之數量的基準電流IREF1〜IREFm而供應 於 DAC800-1 〜800-m。 圖9係表示圖7之電流取樣電路202和電流反射鏡電路203 之具體的構成例之電路圖。 電流取樣電路202係如圖9所示，具有第1電流記憶體2021 和第2電流記憶體2022。此等第1電流記憶體2021和第2電流 記憶體2022，係對基準電流輸入端子TIREFIN而列連接。 圖9係在第1電流記憶體2021為自基準電流輸入端子 IREFIN而取入基準電流之狀態下，將先行取入第2電流記憶 體2022之電流，自輸出端子TIRCSO而輸出於電流反射鏡電 路 203。 第1電流記憶體2021係絕緣閘型場效電晶體，其係例如具 有η通道MOS (NMOS)電晶體M2U、M212、切換元件SW2U〜 SW216、以及電容器C211、C212。 NMOS電晶體M211之源極係連接於接地GND，且電容器 C2 11之第1電極和電容器C212之第1電極係連接於接地 GND，而汲極係連接於NMOS電晶體M212之源極和切換元 件S W2 11的端子a。閘極係分別連接於電容器c211的第2電 極、切換元件S W211的端子b、以及切換元件s W21 5的端予 NMOS電晶體M212之汲極係連接於切換元件SW212的端 子a、切換元件s W2 13的端子a、以及切換元件s W2 14的端子 a。閘極係連接於電容器C2 1 2的第2電極、切換元件SW2 1 2 S6463 -22 - 1261214 的端子b、以及切換元件S W 2 1 6的端子a、b。 此外，切換元件SW2 1 3的端子b係連接於基準電流輸入端 子TIREFIN，而切換元件SW214的端子b係連接於輸出端子 TIRCSO。 第2電流記憶體2022係具有NMOS電晶體M221、M222、切 換元件SW221〜SW226、以及電容器C221、C222。 NMOS電晶體M221之源極係連接於接地GND，且電容器 C221之第1電極和電容器C222之第1電極係連接於接地 GND。沒極係連接於NMOS電晶體M222的源極和切換元件 SW221的端子a，而閘極係分別連接於電容器C221的第2電 極、切換元件SW221的端子b、以及切換元件SW225的端子
NMOS電晶體M222之汲極係連接於切換元件SW222的端 子a、切換元件SW223的端子a、以及切換元件SW224的端子 a。閘極係連接於電容器C222的第2電極、切換元件SW222 的端子b、以及切換元件S W 2 2 6的端子a、b。 此外，切換元件SW223的端子b係連接於基準電流輸入端 子TIREFIN，而切換元件SW224的端子b係連接於輸出端子 TIRCSO。 具有如上的構成之電流取樣電路202係依據由控制信號 產生電路204所產生之控制信號CTL201、CTL202之各切換 元件SW211〜216、SW221〜SW226之切換（導通/非導通）控 制，而寫入由基準電流輸入端子TIERFIN所供應之基準電流 IREF至第1電流記憶體2021或第2電流記憶體2022，且進行 S6463 -23 - 1261214 往已寫入於第2電流記憶體2022或第1電流202 1之基準電流 1REF之輸出端子TIRCSO之輸出（讀出）動作。 有關於具體的控制係容於後述。 電流反射鏡電路203係例如由下列所構成： 威爾森定電流源203 1，其係由電阻元件R2 11、R2 1 2和pnp 型電晶體Q211、Q212、Q213、Q214所組成； 輸出電流負載2032，其係接受由npn型電晶體Q215、Q216 所組成之威爾森定電流源之輸出電流； 基極電流換能器2033，其係用以消除由npn型電晶體 Q217、Q218、Q219、Q220所組成之電晶體Q214的基極電流； 以及 電流源2034-m，其係由電阻元件R221和pno型電晶體 Q22：l、Q231所組成之電流源2034-1、（由電阻元件R222和pnp 型電晶體Q222、Q232所組成之電流源2034-).....由電阻 元件R22m和pnp型電晶體Q22m、Q23m所組成。 基準電流IREF之輸入端子TIRCSI係連接於電流取樣電路 202的輸出端子TIRCSO。此外，在輸入端子TIRCSI係連接 於電晶體Q 213的集極、電晶體Q 214的基極、以及電晶體 Q217的集極。 電阻元件R211的一端係連接於電源電壓VDD的供應線，而 另一端係連接於電晶體Q211的射極，且電晶體Q2 11之集極 係連接於電晶體Q21 3之射極。電阻元件R212的一端係連接 於電源電壓VDD的供應線，而另一端係連接於電晶體Q2 1 2 的射極，且電晶體Q 2 1 2之集極係連接於電晶體Q 2 14的射 S()463 -24 - 1261214 極、以及電晶體Q2U、Q212之基極、進而係電晶體 Q22卜Q22m之基極。 電晶體Q214之集極係連接於電晶體Q215之射極，而電晶 體Q215之集極係連接於電晶體Q216之集極和基極，且電晶 體Q216之集極係連接於接地GND。
電晶體Q21 5之基極係連接於電晶體Q218之集極、以及電 晶體Q2 17和Q218之基極。電晶體Q2 17之射極係連接於電晶 體Q219之集極、以及電晶體Q219和Q220之基極。電晶體 Q218之射極係連接於電晶體Q220之集極，而電晶體Q219、 Q220之射極係連接於接地GND。 此外，電阻元件R221的一端係連接於電源電壓VDD之供應 線，而另一端係連接於電晶體Q221之射極。電晶體Q221之 集極係連接於電晶體Q231之射極，而電晶體Q231之集極係 連接於基準電流輸出端子TIERF1。
同樣地處理，電阻元件R22n的一端係連接於電源電壓VDD 之供應線，而另一端係連接於電晶體Q22n之射極。電晶體 Q22n之集極係連接於電晶體Q23n之射極，而電晶體Q23n之 集極係連接於基準電流輸出端子TIERFn。 進而電晶體Q213、Q231〜Q23m之基極，係連接於未圖示 之偏壓電壓產生電路之基極電壓VKP2之供應線。 在具有如此之構成之電流反射鏡電路203當中，自電流取 樣電路202而供應之基準電流IREF係傳達於各電流源 203 4-1〜2034-111並進行複製。此等所複製之基準電流11^?1〜 IREFm，係自各基準電流輸出端子TIREF1〜TIREFm而供應 S6463 -25 - 1261214 於 DAC800- 1 〜800-m。 控制信號產生電路204係藉由控制信號CTL201而進行電 流取樣電路202之第1電流記憶體2021之切換元件SW211〜 2 16之切換控制，並藉由控制信號CTL202而進行第2電流記 憶體2022之切換元件SW22 1〜SW226之切換（導通/非導通）控 制，而寫入由基準電流輸入端子TIERFIN所供應之基準電流 IREF至第1電流記憶體2021或第2電流記憶體2022，且輸出 於已寫入於第2電流記憶體2022或第1電流記憶體2021之基 準電流IREF之輸出端子TIRCSO。 控制信號產生電路204係在驅動器1C為產生脈衝信號 REFNEX丁時^ ，進行將基準電流IREF寫入至第1電流記憶體 2021或第2電流記憶體2022之動作 此外，控制信號產生電路204係在每個脈衝信號REFNEXT 之輸入，交互地進行往第1電流記憶體2021和第2電流記憶 體2022之寫入。 亦即，控制信號產生電路204係即使進行寫入於單方之電 流記憶體，亦必定能以自另一方的電流信憶體而供應輸出 電流之方式，而進行電流取樣電路202之控制。 控制信號產生電路204所產生之控制信號CTL201，係含 有： 信號CSW211，其係連行電流取樣電路202之第1電流記憶 體2021之切換元件SW211之導通/非導通控制； 信號CSW212，其係進行切換元件SW212之導通/非導通控 制， S6463 -26 - 1261214 信號CSW213,其係進行切換元件SW213之導通/非導通控 制； 信號CSW214，其係進行切換元件SW214之導通/非導通控 制； 信號CSW215，其係進行切換元件SW215之導通/非導通控 制；以及 信號CSW216,其係進行切換元件SW216之導通/非導通控 制。 相同地，控制信號產生電路204所產生之控制信號CTL202 係含有： 信號CSW221，其係進行電流取樣電路202之第2電流記憶 體2〇22之切換元件SW221之導通/非導通控制； 信號CSW222,其係進行切換元件SW222之導通/非導通控 制； 信號CSW223，其係進行切換元件SW223之導通/非導通控 制； 信號CSW224，其係進行切換元件SW224之導通/非導通控 制； 信號CSW225，其係進行切換元件SW225之導通/非導通控 制；以及 信號CSW226,其係進行切換元件SW226之導通/非導通控 制。 繼之，賦予圖10A〜圖10M而說明有關於控制信號產生電 路204之電流取電路202之控制動作。 S6463 -27 - 1261214 又，此處係說明對於第1電流記憶體202 1之控制動作。由 於對於第2電流記憶體2022之控制動作亦同樣地進行，故此 處係省略其說明。 在電流寫入時係如圖10B〜圖10G所示，切換元件SW214 係以非導通之狀態而使切換元件SW211和SW212與SW213 呈現導通，而藉由控制信號產生電路204而供應控制信號 CSW214、CSW211〜CSW213於電流取樣電路202。
隨此情形，而切換元件SW211和SW212與SW213係呈現導 通狀態，且NMOS電晶體M211和M212係分別形成二極體連 接狀態。據此，輸入電流係流通於各個M〇S電晶體，且各 個汲極電壓係輸入於電容器C211之電極和電容器C212之電 極。此時，由於汲極電壓=閘極電壓，故輸入其輸入電流為 正好形成飽和電流之閘極電壓。
自電流寫入轉移至電流讀出時，切換元件SW214係以非 導通之狀態而依序使切換元件SW211、SW212、SW213呈現 非導通，而藉由控制信號產生電路204而供應控制信號 CSW214、CSW211〜CSW213於電流取樣電路202。 隨此情形，而NMOS電晶體M211的閘極電壓、NMOS電晶 體M2 12之閘極電壓係依序保持於電容器C2 11的電極和電 容器C12之電極。 最後，使切換元件SW214導通，控制信號CSW214係藉由 控制信號產生電路204而供應於電流取樣電路202。 此外，切換元件SW215和SW216係在切換元件SW211、 SW2 1 2為呈現非導通時，相反地以導通狀態，而藉由控制 ΧΓ)463 -28 - 1261214 信號產生電路204而供應控制信號CSW215、CSW216於電流 取樣電路202。 藉由使切換元件SW2 15和SW2 16呈導通狀態，且使切換元 件SW211、SW212呈非導通之措施，而消除由切換元件 SW211、SW212之切換動作所產生之電荷。 在電流讀出時，切換元件SW2U和SW212與SW213係呈現 非導通狀態，且使切換元件SW2 14呈現導通，而藉由控制 信號產生電路204而供應控制信號CSW214、CSW211〜 CSW213於電流取樣電路202。 隨此情形，在切換元件SW211和SW212與SW213係呈現非 導通狀態，且切換元件SW2 14係呈現導通之狀態下，由保 持於電容器C211之閘極電壓而決定之NMOS電晶體M211之 飽和電流，係輸出於輸出端子TIRCSO。在電流讀出時， NMOS電晶體M212係作為串接級之電晶體而作動。 以上，藉由設置具有串接級的構成之MOS電晶體、以及 設置能消除因切換動作而產生之充電的切換元件之措施， 而使電流寫入時和電流讀出時之電流值係以充分之精度而 趨於一致。因此，能以相當高的精度而將主要的基準電流 分配於各驅動器。 藉由追加具有串接級的構成之MOS電晶體之措施，雖能 改善電流窝入時和電流讀出時之電流精度，但，由於採取 串接級之構成，而使保持於電容器之電壓VGS之中，產生 決定電流值IREF之實效性的電壓Veff=VGS-Vth的值係變小 之不利點。 S6463 -29 - 1261214 進行電流取樣電路之動作所必需之電壓Vmax，係由如下 之式2〜式6所提供。首先，此處令VGS1二Veffl + Vth、VGS2 = Veff2 + Vth時，相關之第1M0S電晶體M211係成立次式。
Iniax = (1/2) (Wl/L) * (VGS1 —Vth)2 =(1/2 ) /? (W 1/L ) * Veffl2 ··· ( 2 ) 同樣地，相關之第2M〇S電晶體M212係可獲次式。 I max = (1/2) P (W2/L) * (VGS2 ~Vth) 2 = (1/2) /?(W2/L)* Veff22 …（3) 在式2和式3當中，W1和W2係分別表示電晶體M211和 M2 12之通道寬幅，L係表示電晶體M211和M2 12之通道長 度。Imax係電流輸出型驅動電路之輸出電流之最大值。 式2和式3之Veffl和Veff2可說係為了流通電流於m〇S電 晶體M211和M212所必需之實效性的電壓。該實效性的電壓 較小時，則易於承受沒極一閘極間的韓合電容量的影響或 切換元件SWhl、SW712之導通/非導通時的影響。 施加於採取串接的構成之MOS電晶體]νπΐ丨和M2 12之最 大電壓Vmax，係可由次式提供。
Vmax =VGS1 +· V GS2 +a = Veffl+-Veff2+2 Vth+ 〇r ( A λ 在式4當中，當數《係構成切換元件3~213和3%214之 M〇S電晶體的汲極一源極間的電壓，且2 v程 度。當考量和财輸出之連接時，最大電壓乂_係可由次 式提供。
Vmax^ (1/2)VDD S6463 -30 - 1261214 此處，令Vth=0.75 V、VDD=4.75 V時，則獲得如下之結果。
Veffl + Veff2 = 0.675 V …（6) 根據式6時，則得知Veffl或Veff2係採取數百mV之相當小 的電壓。由於在取樣保持時所產生之數mV之誤差亦造成問 題，故必須充分留意，以使數位信號之串擾等能不搭載於 用以分配於驅動器1C間的基準電流配線。
繼之，賦予圖式而說明構成電流反射鏡電路203之電阻元 件之佈局、基準電流之驅動器1C間的分配動作、以及用以 分配於驅動為1C間之基準電流配線之遮敗和安足化方法。 圖11 A〜圖11C係表示構成電流反射鏡電路203之電阻元件 之佈局例之圖示。 此處係說明有關於令設置於驅動器1C内之DAC的數量為 m = 8日寺之情形。如上述，電阻元件R211、R212係構成威爾 森定電流源2031之電阻元件。此外，電阻R221、R222 ..... R228係構成電流源2034-1、電流源2034-2.....電流源2034-8
之電阻元件。 而且，電流反射鏡電路2 0 3係依據自圖中左側往右側而配 置之DAC800-1、DAC800-2、…、DAC800-8而供應基準電 流 IREF1、IREF2.....IREF8於驅動器 1C 内。 圖11A係表示極佳之佈局例。 圖11八之例中，驅動器1(：晶片左端的0八0800-1之基準電 流源203 4-1的電阻元件R221和晶片右端的DAC800-8之基準 電流源2034-8之電阻元件R228，係以接近威爾森定電流源 203 1之電阻元件R211、R212之方式而進行佈局。 S6403 -31 - 1261214 進行自左至右母隔1個而分配供應於D ac基準電流 源足私阻兀件，且以能回復至自右往左每隔1個之方式而分 配° 藉由如此之佈局，而在維持縮小驅動器1C内之鄰接的 DAC間之冗度的差之原狀下，而亦能縮小對應於驅動器Ic 的左端和驅動器10的右端之部份的亮度差。其結果，例如 固-斤二此縮小將顯示面板1 〇 2予以分割於長邊方向（圖4 中之檢方向）並驅動之驅動器間之亮度段差。 圖11B亦表示極佳之佈局例。 固 之佈局和圖11A相異之點，係例如由1 /2之值的2個 電阻兀件而構成各個電阻元件之所謂斜向交叉佈局之點。 藉由將威爾森定電流源2031之電阻元件R211、R212進行 斜向父又佈局之措施，即能減少威爾森定電流源203 1之不 均現象。 同樣地，藉由將驅動器10：左端之DAC800]的基準電流源 义電阻R21和驅動器右端之DAC800-8的基準電流源之電阻 R28進行斜向叉叉佈局之措施，即能減少對應於驅動器1C '勺左知j f驅動器I C的右端之部份的党度不均。另外的電阻 元件亦配合此等而施以斜向交叉佈局。 卜 里心上’電晶體之配置亦以和圖11A或圖11B所示 义電阻兀件的佈局相同之順序而進行佈局為佳。圖11 C係表 示作為比較用之不良之例。 圖1 ic中’雖接近於驅動器IC晶片左端的daC800]的基 準電流源2034-1的電阻元件R221和威爾森定電流源203 1之 S6463 -32 - 1261214 電阻元件R211、R212，但，由於晶片右端之DAC800-8的基 準電流源2034-8之電阻元件R228係較遠，故即使驅動器1C 内其鄰接之DAC間的亮度差係變小，而對應於驅動器的左 端和驅動器的右端之部份的亮度差則變大。因此，排列複 數個驅動器時，在驅動器之間則易於產生亮度段差。 圖13A〜圖13H係用以說明基準電流IREF之驅動器1C間之 分配動作之圖示。
在本顯示裝置100當中，往基準電流IREF之各驅動器 1C(資料線驅動器）之分配，係如圖13A〜圖13H所示，在垂直 遮沒期間TBLK進行，而各驅動器IC101-1〜101-η係將取樣保 持於電流取樣電路202之電流作為實質的基準電流而使用。
例如大型之顯示面板時，主要的基準電流之配線係長而 圍繞顯示面板上。因此，由於數位信號之串擾或電源系統 之阻抗的存在，而使數位雜訊係形成易於重疊（易於覆蓋） 之狀態。例如當伴隨著圖像資料的傳送而產生之數位雜訊 係覆蓋於主要的基準電流時，在顯示較大之數位雜訊所產 生之特定圖案時，則具有產生因雜訊而導致之亮度不均等 之問題。 通常，垂直遮沒期間係由於未顯示於畫面上，故藉由固 定圖像資料之值，即能抑制數位雜訊的產生。 在該期間，藉由進行往基準電流的各資料線驅動器之分 配，即能分配無覆蓋雜訊之相同值之基準電流。 在垂直遮沒期間之後，未直接使用圍繞面板上之基準電 流，而將取樣保持於各驅動器IC101-1〜101-η之基準電流源 S6463 -33 - 1261214 電路200-1〜200-n的電流取樣電路202之電流作為各驅動器 1C之基準電流而使用。根據該方式，即能消除上述之雜訊 的問題。 此外，在垂直遮沒期間之後，取樣保持各驅動器1C的基 準電流之電路係全部呈非導通狀態，且共通的基準電流配 線的電位係產生變動。因此，理想上係設置電流取樣電路 202之虚擬電路，而抑制共通的基準電流配線之電位變動為 佳。 圖14係說明用以分配於驅動器1C間之基準電流配線之遮 蔽和安定化方法之圖示。 本顯示裝置100係其主要的基準電流IREF的配線為通過 屏蔽用的電源配線之間。 此外，多層基板之情形時係佈走於屏蔽用之電源層之上 (進行配線）。作為屏蔽用之電源係在構成設置於基準電流源 電路200内之電流取樣電路202之例如第1電流記憶體2021 當中，如前述，二極體連接之電晶體M211、M212為η通道 M〇S (NMOS)之情形時，係連接於類比系之接地電壓源 GNDa 〇 二極體連接之電晶體M211、M212為p通道M〇S (PMOS) 之情形時，係連接於類比系之電源電壓源VDDa。 在資料線驅動器1C係輸入多數之數位信號。當在主要的 基準電流IREF之配線和此等之數位信號配線之間產生串擾 現象時，則由於流入至電流取樣電路202之電流係數位信號 為產生變化之後，而在數百ns〜數ps之間產生變動。在產生 S64(>3 -34 - 1261214 變動時，#以電流記憶體而予以保持時，則產生分割並驅 動顯示面板的每個資料線驅動器之亮度段差。 因此，主要的基準電流之配線係作成通過屏蔽用的電源 配線之間，並極力不施加和數位信號配線相耦合之耦合電 容 Ccross 〇 此外，多層基板之情形時，主要的基準電流IREF之配線 係藉由佈走於屏蔽用之電源層之上，而增大配線電容心之 值’以縮小因串擾而產生之變動AVcross。 △vCro …（VIH —VIL)x(Ccr cs)剩“ AI/I^2AVcross/Veff …（7 ) 此處，Veff係保持於電流記憶體之電容器之實效性的電壓 Veff=Vgs-Vth。 進而本顯示裝置100係如已詳述，在垂直遮沒期間將圖像 資料之值予以固定，並減少率擾之量而進行基準電流之分 配。理想上，數位資料之傳送係使用小振幅之傳送技術或 以小振幅而差動之傳送技術（LVDS)。 例如在第1電流記憶體2021當中，如前述而二極體連接之 電晶體M211、M212為NM0S時，由於以類比系之接地GNDa 為基準而決定IDS，故電容器C211、C212之接地端子係連接 於接地電壓源GNDa。 二極體連接之電晶體“211、1^212為？1^〇3時，由於以類 比系之電源電壓源VDDa為基準而決定IDS，故電容器 C211、C212之接地端子係連接於電源電壓源VDDa。 8646 -35 - 1261214 因此，屏蔽用之電源配線亦如同電容器C2 11、C2 1 2之接 地端子，在NMOS之電流記憶體之情形時，係使用類比系之 電源電壓線GNDa，而PMOS之電流記憶體之情形時，係使 用類比系之電源電壓線VDDa。 當將相反極性的電源作為遮蔽使用時，即使為類比系之 接地電壓源GNDa或電源電壓源VDDa，亦具有數十mV以上 之雜訊，而對取樣保持電流記憶體時的精度造成影響。 在傳送圖像資料之間，顯示面板102上之各驅動器係以高 頻而作動。因此，由於電源系之阻抗的存在，故各1C之電 源準位係分別產生變動。 如上述之例，自驅動器IC101-1而輸出主要的基準電流， 並由驅動器1C 101-η而接收時，則就驅動器IC101-η而言，可 發現驅動器1C 101-1的GNDa和驅動器IC101-η的GNDa之準 位差，係作為雜訊而疊覆於基準電流。 藉由設置電流取樣電路202之措施，則即使接地電源壓 GNDa之準位產生變動，而藉由電流記憶體之電容器C211、 C2 12，而閘極電壓亦一起產生變動，其結果，由於電晶體 M2 11、M2 12之閘極源極間電壓係並未變動，故能供應安定 之基準電壓於驅動器内。 圖15係表示本實施形態之基準電流源電路之第2構成例 之區塊圖。 本基準電流源電路200B和圖7之基準規流源電路200A相 異之點，係其基準電流IREF為例如自另外設置於顯示面板 1 02之定電流產生電路或電流輸出型DAC等的電流源，而供 S6463 -36 - 1261214 應於各個驅動器IC(本實施形態係101-1〜η)，以取代設置定 電流源電路。 另外之構成、功能係和圖7的電路相同。 又，亦可作成能連接於複數個電流取樣電路之構成，以 取代電流反射鏡電路。 以上雖詳細說明有關於基準電流源電路200之具體的構 成和功能，但，以下則說明有關於驅動器IC1 01之殘留的另 外的構成要素之功能。
測試電路1000係因應於輸入信號TMODE和TCLK而測試 電路全體的動作，並輸出該電路之測試輸出於TOUT。 控制電路300係因應於方向控制信號DIR、重置信號 RESET、負載脈衝LOAD、閂鎖脈衝LATCH、以及時脈信號 MCLK，而分別將驅動時脈信號或控制信號予以輸出於寫入 電路400、旗標用雙方向移位暫存器500、以及控制信號產 生電路 700-1 〜700-(m/2)。
寫入電路400係依據來自控制電路300之驅動時脈信號或 控制信號，將所輸入之m位元之圖像資料Dm[m-1，0]予以閂 鎖，且理想上係藉由串聯·並聯變換而降低動作頻率，並 輸出於圖像資料用暫存器陣列600。 旗標用雙方向移位暫存器500，係依據自方向控制信號 DIR或控制電路300所輸入之驅動時脈信號或控制信號，將 分別自移位暫存器的兩端所輸入之旗標信號（脈衝信 號）START/NEXT和NEXT/START予以移位於左或右之任意 一個方向。供應已移位之旗標信號於圖像資料用暫存器陣 86463 -37- 1261214 列600，並選擇自寫入電路400所輸入的圖像資料之寫入暫 存器陣列的位置（位址）。 圖像資料用暫存器陣列（圖像用記憶體）600，係例如由雙 緩衝型之暫存器所構成，並以前段之暫存器而保持自寫入 電路400所輸入之圖像資料。將因應於閂鎖脈衝LATCH的輸 入而保持之圖像資料傳送至後段之暫存器，並因應於自控 制信號產生電路700-1、700-(m/2)所輸入之通道選擇信號， 而依次輸出於數位·類比變換電路DAC800-1〜800-m。 DAC800-1〜800-m係電流輸出型數位/類比變換電路。亦 即，此等之變動電路係產生因應於自圖像資料用暫存器陣 列600而依次輸入之圖像資料的電流信號，並以時間分割方 式而輸出於構成電流輸出電路900-1〜900-m之電流取樣電 路。
電流輸出電路900-1、900-2、…、900-m係由前述之本發 明之電流取樣電路、以及高耐壓或中耐壓之電流輸出電晶 體所構成。此等之電流輸出電路係取樣並保持對應於自數 位·類比變換電路DAC800-1、800-2、…、800-m所輸入之 圖像資料的變換電流，繼之，因應於LOAD信號之輸入而將 所保持的電流予以輸出於複數個輸出端子。 本實施形態之電流輸出型驅動器IC1 01係依據自外部而 供應之控制信號，而保持所輸入之圖像資料0]。 依據通道選擇信號而將所保持之圖像資料予以輸出於 DAC800-1 〜800-m。 藉由數位·類比變換電路DAC800-1〜800-m而產生自基準 86463 -38- 1261214 電流源電路200所供應之基準電流IREF、以及因應於所輸入 之圖像資料的電流，並供應於電流輸出電路900-1〜900-m。 繼之，藉由電流輸出電路900-1〜900-m而保持自數位·類比 變換電路DAC800-1〜800-m所供應之電流，而所保持之電流 係因應於LOAD信號的輸入而予以輸出於複數個輸出端 子，並供應於未圖示之顯示面板上的複數條資料線。 圖1 6係表示本實施形態之電流輸出電路的一構成例之電 路圖。
電流輸出電路900係如圖16所示，由下列而構成： 第1排庫901、第2排庫902，其係分別由複數個電流取樣 電路所組成，以及 電流輸出電晶體陣列903，其係由具有足夠驅動顯示面板 1 02所必需的電壓之中耐壓或高耐壓之特定耐壓之複數個 電晶體所組成。
如圖16所示，僅輸出電流之通道數量係分別配置有複數 個電流取樣電路901_1〜901-n、902-1〜902-n於第1排庫901和 第2排庫902。 第1排庫901之各通道的電流取樣電路901-1〜901-n，係對 應於第2排庫902之各通道的電流取樣電路902-1〜902-n而配 置。 而且第1排庫901和第2排庫902之各通道的電流取樣電路 90卜1〜901-n、902-1〜902-n，係對應於具有電流輸出電晶體 陣列903之备通道的特定耐壓之電晶體903-1〜903-n而配置。 例如，在第1排庫90 1當中，對應於第1通道之電流取樣電 86463 -39- 1261214 路901-1和第2排庫902之第1通道之電流取樣電路902-1、以 及對應於具有電流輸出電晶體陣列903之第1通道的特定耐 壓之電晶體903-1而配置。 電流取樣電路90 1-1的電流輸出端子IOUT和電流取樣電 路902-1的電流輸出端子IOUT，係共通地連接於具有特定耐 壓之電晶體903-1的源極。 同樣地，對應於第1排庫901之第η通道的電流取樣電路 901-η和第2排庫902之第η通道的電流取樣電路902-η、以及 對應於具有電流輸出電晶體陣列903之第η通道的特定耐壓 之電晶體903-η而配置。 電流取樣電路90l-n的電流輸出端子IOUT和電流取樣電 路902-n的電流輸出端子IOUT，係共通地連接具有特定耐壓 之電晶體903-n的源極。 在電流輸出電晶體陣列903當中，具有特定耐壓之電晶體 903-1、903-2、…、903-η的汲極，係分別連接於輸出連接 塾片 904-1、904-2、…、904-η。 第1排庫901和第2排庫902之全部的電流取樣電路 901-1〜901-η、902-1〜902-n之電流輸入端子ΙΙΝ，係連接於未 圖示於圖16之電流輸出型DAC的電流輸出端子。第1排庫 901之電流取樣電路901-1〜901-η和第2排庫902之電流取樣 電路902-1〜902-n，係因應於控制信號〇Ε0、ΟΕ1而交互地控 制於寫入模式和讀出模式。 藉由此等之電流取樣電路90 1-1〜901-η、902-1〜902-n，並 中介電流輸出電晶體903-1、903-2 ..... 903-n而輸出因應 <S6463 -40 - 1261214 於D AC的輸出電流的驅動電流於負載側之未圖示之資料 線。 本實施形態之電流輸出電路900係例如在驅動有機EL元 件時’必須以1 0 V〜2 0 V程度之電壓而供應因應於D A C的輸 出電流之驅動電流於有機EL元件。 因此，在每個輸出通道設置1個具有中耐壓或高耐壓之特 定耐壓之電晶體903-1〜903-η，並中介連接墊片904-1〜904-n 而輸出來自電流取樣電路之輸出電流於各通道之有機EL元 件，藉此而對應於高電壓。 圖17係表示電流輸出電路900之第1和第2排庫901、902所 採用之電流取樣電路901-1〜901-η、902-1〜902-n之具體的構 成例之電路圖。 本電流輸出電路900之電流取樣電路係如圖17所示，具有 PMOS電晶體M901，M902、切換元件SW901〜SW906、電容 器C9(H，C902、2輸入NAND閘極NG901〜NG903、以及反相
器 INV901 〜905。 如圖1 7所示，在電流輸出電路9 0 0的電流取樣電路當中， 藉由NAND閘極NG901和反相器INV901的輸出信號而控制 切換元件SW901和SW905之導通/非導通，並藉由NAND閘極 NG902和反相器INV902之輸出信號而控制切換元件SW902 和SW906之導通/非導通。 此外，藉由反相器INV903之輸出信號而控制切換元件 SW903之導通/非導通，並藉由反相器INV905之輸出信號而 控制切換元件SW904之導通/非導通。 S6463 -41 - 1261214 又，如圖17所示，切換元件SW901、SW902、SW905、以 及SW906係由PMOS電晶體所構成，而切換元件SW903和 SW904係由NMOS電晶體所構成。 各個時脈信號CK1和反相器INV903的輸出信號係輸入至 NAND閘極NG901之輸入端子，而各個時脈信號CK2和反相 器INV903的輸出信號係輸入至NAND閘極NG902之輸入端 子。 各個選擇信號SEL和窝入致能信號WE係施加於NAND閘 極NG903之輸入端子。 反相器INV901的輸入端子係連接於NAND閘極NG901之 輸出端子，而反相器INV902的輸入端子係連接於NAND閘 極NG902之輸出端子。反相器INV903的輸入端子係連接於 NAND閘極NG903之輸出端子。 又，反相器INV904之輸入端子係被施加輸出致能信號 〇E。反相器INV905之輸入端子係連接於反相器INV904之輸 出端子。 在本電流取樣電路當中，進行電流寫入（取樣）時，其選擇 信號SEL和寫入致能信號WE均保持於高準位時，反相器 INV903的輸出係形成高準位，且切換元件SW903係呈現導 通狀態。此時，由於時脈信號CK1和CK2係保持於高準位， 故NAND閘極NG901和NG902的輸出係保持於高準位，而反 相器INV901和INV902的輸出係保持於低準位。此時，切換 元件SW901、SW902、以及SW903係呈現導通狀態。而另外 之切換元件SW904、SW905、以及SW906則呈現非導通狀 S6463 -42 - 1261214 態。據此，而電晶體M901和M902之閘極電壓係分別輸入至 電容器C901的電極和C902的電極。 在電流寫入結束之後，時脈信號CK1和CK2係依次切換成 低準位。因應於此而切換元件SW901和SW902係依次切換成 非導通狀態。另一方面，伴隨著切換元件SW901之非導通， 而切換元件SW905係呈導通狀態，且伴隨著切換元件SW902 之非導通，而切換元件SW906係呈導通狀態。 繼之，當寫入致能信號WE切換成低準位時，則切換元件 SW903係呈現非導通狀態。此時，藉由電容器C901和C902 而分別保持電晶體M901和M902之閘極電壓。 在電流讀出（電流輸出）時，輸出致能信號0E係保持於高 準位。因應於此，而由於切換元件SW904係導通狀態，故 藉由保持於電容器C901和C902之電壓，而電晶體M901和 M902係流通依據各個閘極電壓而決定之飽和電流，且該電 流係自輸出端子Tout而輸出於負載側。 由於本電流取樣電路之PMOS電晶體M902係作為串接級 的電晶體而作動，故能改善輸出電流精度，並能減低因負 載的不均而導致之影響。 在本電流取樣電路當中，理想上其構成切換元件SW905 之MOS電晶體之通道寬幅，係形成構成切換元件SW901之 MOS電晶體的通道寬幅的大約1/2。或者，在3個閘極之中， 以1個作為切換元件SW905而使用，且以2個作為切換元件 SW901而使用。又，有關於構成切換元件SW902和SW906 之MOS電晶體亦相同。 S6463 -43 - 1261214 自電流寫入而轉移至保持狀態時，消除切換元件SW90 1 和SW902為非導通時所產生的充電電荷，係為了保持正確 的寫入電流而極為重要。在切換元件SW901或SW902係未導 通之前，而切換元件SW905或SW906即已導通時，則消除之 功效係相當小。因此，以驅動切換元件SW901和SW902之 NAND輸出之後的反相器之輸出而驅動切換元件SW905和 SW906 °
根據本電流取樣電路，則半導體積體電路化時其造成問 題之切換動作的影響亦能改善，此外，電流寫入時和電流 讀出時之電流值係以充分的精度而相一致，而且，能抑制 因輸出負載側的電路之不均而導致之影響。
如上述，在各電流取樣電路當中，選擇信號SEL和寫入致 能信號WE為主動狀態（例如高準位）時，以依據時脈信號 CK1和CK2而設定之時序，而取入因應於來自DAC的輸出電 流之閘極電壓至電流取樣電路之電容器C901和C902，並予 以保持。而且，讀出致能信號0E為主動狀態（例如高準位） 時，則輸出因應於保持於電容器C901和C902的閘極電壓之 電流。 因此，藉由本實施形態之電流輸出電路900，且經由各電 流取樣電路並依據DAC的輸出電流，而供應高精度之驅動 電流於各通道之有機EL元件。 圖18A〜圖18H係表示圖6之電流輸出型驅動器1C的動作 之時序表。以下，參閱圖16和圖18A〜圖18H，而說明有關 於圖6之電流輸出型驅動器1C的動作。 S6463 -44 - 1261214 如圖16所示，第1排庫901和第2排庫902之電流取樣電 路，係交互地依據致能信號〇E0和OE1而控制寫入動作和讀 出動作。亦即，輸入致能信號OE0而作為第1排庫9 0 1的各電 流取樣電路之寫入致能信號WE，並輸入致能信號OE1而作 為讀出致能信號OE。反之，在第2排庫902的各電流取樣電 路當中，輸入致能信號OE1而作為寫入致能信號WE，並輸 入致能信號〇E0而作為讀出致能信號〇E。 因此，在第1排庫901的電流取樣電路係寫入時，第2排庫 902之電流取樣電路即輸出電流，反之，在第2排庫902的電 流取樣電路時，第1排庫901之電流取樣電路即輸出電流。 亦即，第1排庫901之電流取樣電路和第2排庫902之電流取 樣電路係交互地控制於寫入模式和讀出（電流輸出）模式。 如圖18八〜圖18?所示，時脈信號0^1、（^2和致能信號 〇E0、〇E1係同步於閂鎖脈衝LATCH而產生。又，閂鎖脈衝 LATCH係藉由系統而產生，並供應於控制信號產生電路 700-1、700-(m/2)。藉由此等之控制信號產生電路700-1、 700-(m/2)，而分別產生上述之時脈信號CiU、CK2和致能信 號〇E0、OE1，並供應於電流輸出電路900。 如圖18A〜圖18F所示，同步於閂鎖脈衝LATCH而產生時脈 信號CK1、CK2和致能信號〇E0、OE1。在閂鎖脈衝LATCH 之各個週期，致能信號〇E0和致能信號〇E1係交互地保持於 高準位和低準位。 在致能信號〇E0為高準位時，則進行第1排庫901的電流取 樣電路之寫入。此時，在第1排庫901的電流取樣電路90卜1、 H6463 -45 - 1261214 901-2、…、901-η當中，以依據時脈信號CK1和CK2而設定 之時序，而分別施加電晶體M901和M902的閘極電壓於電容 器C901和C902，並予以保持。 在續接之閂鎖脈衝LATCH之週期當中，致能信號OEO係 切換成低準位，而致能信號〇E1係切換成高準位。因此，進 行第2排庫902的電流取樣電路之寫入，而第1排庫901的電 流取樣電路係讀出，亦即進行電流輸出。 如圖18G和圖18H所示，此時，例如自第1排庫901之電流 取樣電路901-1的電流輸出端子IOUT而輸出電流。 如上述，在本實施形態之電流輸出電路900當中，因應於 致能信號OE0和OE1，而第1排庫901的電流取樣電路和第2 排庫902的電流取樣電路係交互地控制於寫入模式和讀出 模式，且寫入模式時，電流取樣電路係因應於來自DAC的 輸出電流而進行窝入，而且，在讀出模式時，因輸出保持 於寫入模式動作時的電流，故能以高精度而供應因應於 DAC的輸出電流的電流於負載側。 圖19係表示圖6之電流輸出型驅動器IC101之暫存器陣列 600(圖像記憶體）的一構成例之電路圖。 又，圖19所示之電路例係對應於圖6之DAC1個份之暫存 器陣列之部份電路。以下之說明中，為了方便而將該部份 電路作成暫存器陣列，並賦予符號600而說明。 如圖19所示，構成暫存器陣列600之單位單元，係例如具 有傳輸閘極之D型閂鎖電路為2段連接之雙緩衝型之閂鎖電 路 602-11、602-12、…、602-ln 〜602-ml、602-m2、…、602-mn〇 86463 -46 - 1261214 閂鎖電路602-1 1〜602-11111係以連接於0八01個的輸出之電 流取樣電路之通道數η作為字組數，而構成以圖像資料之位 元寬幅m作為位元寬幅之η X m之陣列。 在各閂鎖電路602-1 1〜602-mn當中，前段之閂鎖電路的傳 輸閘極，係藉由旗標暫存器500-1、500-2 ..... 500-1的輸出 WD1、WD2.....WDi而進行導通/非導通。 在如此之構成當中，例如起動脈衝信號S TART係輸入於 旗標暫存器500-1。此外，圖像資料係中介寫入電路而輸出 於驅動器1C内部的資料匯流排DX0〜DXm-1、DY0〜DYrn-1和 DZ0 〜DZm-1 〇 起動脈衝信號START係依據旗標暫存器50(M、 500-2 ..... 500-1而依次移位，據此，例如各3通道份之圖 像資料係窝入至2段連接之雙緩衝型之閂鎖電路當中之前 段的閂鎖電路。 當圖像資料的寫入結束時，藉由閂鎖脈衝LATCH的輸 入，在各個雙緩衝型的閂鎖電路當中，保持於前段的閂鎖 電路之圖像資料係輸出於後段的閃鎖電路。後段的問鎖電 路之輸出部份係形成選擇電路，且各選擇電路之輸出係連 接於共通的資料匯流排606[m-l，0]之該位元線。資料匯流 排606[m-l，0]係連接於緩衝器604之輸入側。緩衝器604之輸 出端子係連接於DAC的解碼器的輸入端子。亦即，雙緩衝 型的閂鎖電路之輸出係中介緩衝器604而輸入於DAC的解 碼器。 雙緩衝型之閂鎖電路602_il、602-12 ..... 602-in之中， 86463 -47 - 1261214 何種閂鎖電路之輸出係輸出於緩衝器604，係依據輸入至各 個雙緩衝型閂鎖電路的後段之選擇電路之選擇信號SEL 1、 SEL2 ..... SELn而控制。 如圖16所示，選擇信號SEL1、SEL2、…、SELn係輸入至 緩衝器605，而藉由緩衝器605而予以緩衝之選擇信號係輸 出於各個雙緩衝型閂鎖電路602-1 1、602-12 ..... 602-ln〜602-ml、602-m2、…、602-mn 〇 此外，圖20係表示含有圖6之暫存器陣列600、控制信號 產生電路700、DAC800、以及電流輸出電路900的部份電路 之構成之區塊圖。 在圖20之構成當中，進行以時間分割方式而自暫存器陣 列600予以讀出數位的圖像資料，並藉由DAC800而輸出因 應於圖像資料的電流，且逐次寫入至電流輸出電路900之一 連串的動作。控制信號產生電路700係產生用以控制該一連 串的動作之控制信號，並輸出於電流輸出型驅動電路之各 構成部份。 例如，在DAC800之解碼器的輸入側，其η通道份之暫存 器陣列603-1、603-2 ..... 603-η係中介選擇電路和輸出緩 衝器604而連接。在DAC800之輸出側係連接著輸出η通道份 的電流101、102.....Ι〇η的電流輸出電路900。自暫存器陣 歹600而選擇何種通道的圖像資料並輸出於DAC800，係依 據藉由控制信號產生電路700而產生之選擇信號SEL1、 SEL2.....SELn而控制。所選擇之通道的圖像資料係自暫 存器陣列600而輸入至DAC800之解碼器，並藉由DAC800而 86463 -48 - 1261214 變換成電流輸出，且寫入至電流輸出電路900。 在電流輸出電路900當中，如圖20所示，第1排庫901之各 個電流取樣電路和第2排庫902之各個電流取樣電路，係因 應於自控制信號產生電路700所輸入之交互地以高準位和 低準位而切換之致能信號〇E0和OE1，而重覆著寫入模式和 讀出模式，並取入自DAC800而輸出之電流，進而中介電流 輸出電晶體而輸出於未圖示之圖像顯示元件，例如有機EL 元件。 圖21A〜圖21G係表示圖20的各構成部份的動作之時序流 程圖。以下，參閱圖20和圖21A〜圖21G而說明有關於該電 路群之基本動作。 在各動作週期當中，藉由問鎖脈衝LATCH的輸入而清除 控制信號產生電路700，並開始作動。 如圖21A〜圖21G所示，續接於閂鎖脈衝LATCH而自控制 信號產生電路700，依次產生選擇信號SEL1、SEL2..... SELn。此外，各個選擇信號亦均依次產生供應於各通道之 時月肤信號 CK11、CK12、CK21、CK22.....CKln、CK2n。 選擇信號SEL1、SEL2.....SELn係供應於暫存器陣列 600，且依次讀出因應於此而保持於暫存器陣列600之各通 道的圖像資料，並輸入至數位·類比變換電路DAC800之解 碼器。 藉由DAC800而所輸入之圖像資料係逐次變換成電流輸 出，並予以輸出至電流輸出電路900。在電流輸出電路900 當中，藉由第1排庫901和第2排庫902之中之致能信號〇E0 86463 -49 - 1261214 和〇E 1，則一方係控制於 , 、冩模式，另一方則控制於讀出模 式。自DAC800而輸出之雷、云 SEL2.....SELn而依序寫入 __ 儿係因應於通道選擇信號SEL1、 至寫入模式側之各電流取樣電 又’在電流取樣電路係和 你和通道選擇信號同時地供應著用 以先行使第1開關電路作道 乍成非導通狀怨之第1時脈信號群 CK11、CK12、···、m 、… 11、以及遲緩於第1開關電路而用以 使第2開關電路作成非導通狀態之第〕時脈信號群CD!、 CK22、··<〇!!。此等之選擇信號在各個通道並不齊備，而 以組合數種之選擇信號的形式而減少配線數量亦可，此 外，時脈信號在各通道並不齊備，而亦可共用2〜3組之信號。 如圖21A〜圖21G所示，當自外部而輸入負載脈衝l〇ad 時，控制寫入模式和讀出模式的切換之〇E〇和〇Ει的信號係 反轉，並父互地以低準位和高準位而切換。致能信號〇別 係低準位且致能信號〇E1係高準位時，第}排庫9〇1的電流取 樣電路係以電流讀出模式而作動，並進行電流的輸出，而 第2排庫902的電流取樣電路係以寫入模式而作動，並取入 來自DAC的輸出電流。另一方面，致能信號〇E〇係高準位且 致此仏號〇E 1係低準位時’第2排庫902的電流取樣電路係以 謂出模式而作動，並自各電流取樣電路而輸出保持之電 成’而第1排庫901的電流取樣電路係以窝入模式而作動， 並取入來自DAC的輸出電流。 如上述’使用具有充分的電泥輸出精度之電流取樣（電流 取樣）電路，並以時間分割方式而設置用以控制電流寫入的 S6463 -50- 1261214 控制信號產生電路於電流取樣電路，進而採取以時間分割 万式將電流輸出型的D/a變換電路之輸出電流寫入至複數 個黾ml取I黾路之方式，藉此而能減低d/a變換電路之數 量’且能將多位元之DAC進行佈局。 如上述所說明，根據本第丨實施形態，由於藉由使用電流 取樣電路之措施，即能共用主要的基準電流，故能充分縮 小將顯示予以分割驅動的驅動器之間的亮度段差，而且能 減少顯示面板上之基準電流的配線數量。 此外’在垂直遮沒期間，將圖像資料的信號予以固定而 進行往各資料線驅動器的分配，藉此而能大幅縮小往基準 電流的數位信號之串擾的影響。此外，在傳送圖像資料時， 藉由使用保持於設置於各驅動器的基準電流源電路之基準 電流之措施，即能縮小動作中的雜訊的影響。 依據以上之情形，藉由本實施形態之顯示裝置即能實現 大型而高階調之有機EL顯示。 <第2實施形態> 圖22係表示本發明之有機EL顯示裝置之第2實施形態之 構成圖。 本第2實施形態和上述第1實施形態相異之點，係將顯示 面板102A分割於圖中長邊方向（橫方向），進而亦分割於上 下，並自上下兩方藉由驅動器1(：101-1〜1〇1-11和1〇卜（11+1)〜 101-(2n)而使其驅動之點。 在本第2實施形態當中，顯示面板102A係圖中上半份為藉 由η個之驅動器IC101-1〜101-η而予以分割並驅動，而下半份 Η6463 -51 - 1261214 為相同地藉由η個之驅動器IC101-(n+l)〜101-(2n)而予以分 割並驅動。 該構成係適合於大型顯示之情形。 本第2實施形態當中，亦依驅動器〜10卜(2n)的順 序而取入基準電流，故理想上係藉由輸入端子TREFSTART 和輸出端子REFNEXT，而持續移動基準電流取入用之旗 標，故此等輸出入端子係依序而連接。 未採取如此之方法，而設置表示取樣期間的控制端子， 並藉由設置於面板上之控制用1C而集中且能控制之構成亦 〇 此外，本顯示裝置100Α係和第1實施形態相同地，由於以 複數個驅動器IC101-1〜101-n、101-(n+l)〜101-(2n)而予以分 割並驅動顯示面板102，故圖像資料亦依序而窝入至複數個 驅動器1C。 因此，在驅動器1C間設置用以連續表示寫入位置的旗標 之輸出入端子 TSTART/NEXT、TNEXT/START。 此外，初段的主要的驅動器IC101-1的輸出入端子 TSTART/NEXT，係連接於表示圖像資料的傳送開始之脈衝 信號START的輸入端，而輸出入端子TNEXT/START係連接 於次段的驅動器IC101-2之輸出入端子TSTART/NEXT。驅動 器IC101-2的輸出入端子TNEXT/START係連接於次段的未 圖示之驅動器IC101-3的輸出入端子TSTART/NEXT。 以下同樣地處理，驅動器IC101-(2n-l)之輸出入端子 TNEXT/START係連接於最後段的驅動器1C 1〇1-(2n)之輸出 86463 -52 - 1261214 入端子 TSTART/NEXT。 在如此之構成中，例如藉由未圖示之寫入方向控制信號 DIR，而DIR=H(邏輯高準位）時，輸出入端子TSTART/NEXT 係作為START輸入而作動，而TNEXT/START端子係作為 NEX丁輸出而作動，並自圖中驅動器1C的左側往右側移動旗 標而寫入圖像資料（顯示面板的上侧之驅動器 IC101-1 〜101-n)。
此外，DIR=L(邏輯低準位）時，輸出入端子TNEXT/START 係作為START輸入而作動，而輸出入端子TSTART/NEXT^、 作為NEXT輸出而作動，並自圖中驅動器1C的右側往左側 (在顯示面板則自左側往右側）移動旗標而寫入圖像資料（顯 示面板的下側之驅動器l〇l-(n+l)〜l〇l-(2n))。
此處，賦予圖23A〜圖23N之時序流程圖而說明有關於圖 22的顯示面板1〇〇A之基準電流的取樣連續動作。又，以下 的動作說明至多亦為一例而已’藉由設置於面板上之控制 用1C，而集中並控制之構成亦可。 該情形時，顯示面板的上側之驅動器W101·1〜101·η，其 未圖示之寫入方向控制信號DIR係以DIR=H(邏輯高準位）而 供應，且輸出入端子TSTART/NEXT係作為START輸入而作 動，而輸出入端子TNEXT/START係作為NEXT而作動。 相對於此，顯示面板的下側之驅動器ΐ-(η+ι)〜 101-(2η)，其未圖示之寫入方向控制信號DIR係以DIR=L(邏 輯低準位）而供應，且輸出入端子TSTART/NEXT係作為 NEXT輸入而作動，而輸出入端子TNEXT/START係作為 86463 -53 - 1261214 START輸出而作動。 此處，如圖23 A所示，在輸入水平同步信號HSYNC之（朝 下）脈衝之後，如圖2 3 B和圖2 3 E所示，輸入表示圖像資料的 傳送開始之脈衝信號START脈衝=START(1)脈衝 = START(n+l)於驅動器IC101-1的輸出入端子TSTART (/NEXT)和驅動器IC101-(n+l)之輸出入端子T(NEXT/) START。 當驅動器IC101-1之中移動旗標，而結束寫入至驅動器 IC101-1的圖像資料用的記憶體時，則自驅動器IC1 01-1的輸 出入端子TNEXT(/START)，輸出表示驗動器IC101-2的寫入 開始之脈衝信號START(2)於驅動器IC101-2的輸出入端子 TSTART(/NEXT)。據此，即能移動旗標於驅動器IC101-2， 並進行寫入至驅動器IC101-2的圖像資料用的記憶體。 同樣地，當驅動器IC101-(n+l)之中移動旗標，而結束寫 入至驅動器IC101_(n+l)的圖像資料用之記憶體時，則自驅 動器IC101-(n+l)的輸出入端子TSTART(/NEXT)，輸出表示 驅動器IC101-(n+2)的寫入開始之脈衝信號START(n+2)於驅 動器IC101-(n+2)的輸出入端子（NEXT/)START。據此，即能 移動旗標於驅動器IC101-(n+2)，並進行寫入至驅動器 IC101-(n+2)之圖像資料用之記憶體。 同樣地處理，逐次輸出脈衝信號START(3)〜START(n)、 START(n+3)〜START(2n)，並窝入圖像資料至各驅動器 IC101-3〜101-n、101-(n+3)〜101-(2n)之圖像資料用的記憶體。 此外，如圖23H所示，輸入表示基準電流IREF的分配開始 S6463 54 1261214 之脈衝信號REFSTART於驅動器IClOl-l之輸入端子 TREFSTART。 脈衝信號REFSTART係如圖23B和圖23H所示，以疊覆於 脈衝START(l)之方式而輸入。驅動器IC101-1係以脈衝信號 START(l)作為驅動時脈而將脈衝信號REFSTART予以閂 鎖，並以1循環後之脈衝信號START(l)之下降邊緣，自輸出
端子TREFNEXT端子而輸出1循環寬幅的信號REFNEXT(l) 脈衝。驅動器IC101-1係在脈衝信號REFNEXT(l)脈衝產生 時，自基準電流輸入端子IREFIN而取入基準電流IREF。
輸入脈衝信號REFNEXT(l)於驅動器IC101-2的輸入端子 TREFSTART。脈衝信號REFNEXT(l)係如圖23C和圖231所 示，而疊覆於脈衝信號START(2)。驅動器IC101-2係將脈衝 信號START(2)作為驅動時脈而將脈衝信號REFNEXT(l)予 以閂鎖，並以1循環後之脈衝信號START(2)的下降邊緣，自 輸出端子TREFNEXT而輸出1循環寬幅之脈衝信號 REFNEXT(2)。驅動器IC101-2係在脈衝信號REFNEXT(2)產 生時，自基準電流輸入端子TIREFIN而取入基準電流IREF。 同樣地處理，REFNEXT(3)〜REFNEXT(2n)之脈衝，係自 各驅動器IC101-3〜101-(2n-l)而依次輸出，而基準電流IREF 係依序取入至各驅動器1(：101-3〜101-(211)。 在本第2實施形態當中，另外的構成和功能係和上述之第 1實施形態相同。 根據本第2實施形態，即能獲得和上述之第1實施形態的 功效相同的功效，並具有能極佳地適用於大型的顯示器之 86463 -55 - 1261214 優點。 本發明之電流輸出型驅動電路，係能充分縮小分割驅動 的驅動器之間的亮度段差，此外，能減少顯示面板上之基 準電流的配線數量，並能大幅減少往基準電流之數位信號 的串擾之影響，此外，由於能減少動作中的雜訊之影響， 故能適用於大型而高階調之有機EL顯示器等。 【圖式簡單說明】 圖1係表示液晶顯示用的資料線驅動器等所使用之基準 電壓產生電路之電路圖。 圖2係用以說明電壓輸出型資料線驅動器之基準電壓的 驅動器1C間連接方式之圖示。 圖3A和圖3B係表示採用電流輸出型之陽極驅動器1C之 電流連接方式之有機EL全彩色模組驅動系統之圖示。 圖4係表示採用本發明之電流輸出型驅動電路之有機EL 顯示裝置之第1實施形態之構成圖。 圖5 A〜圖5H係用以說明有關於圖1之顯示裝置之基準電 流的取樣連續動作之圖示。 圖6係表示本發明之電流輸出型驅動器1C的構成例之區 塊圖。 圖7係表示本實施形態之基準電流源電路的第1構成例之 區塊圖。 圖8係表tf圖7之定電流源電路的構成例之電路圖。 圖9係表示圖7之電流取樣電路和電流反射鏡電路之具體 的構成例之電路圖。 S6463 •56 - 1261214 於控制信號產生電路之電 反射鏡電路之電阻元件的 圖10A〜圖ι〇Μ係用以說明有關 泛取樣電路的控制動作之圖示。 圖11A〜圖nc係表示構成電流 佈局例之圖示。 圖12係用以說明圖11A〜圖llc的佈局功效之圖 流的驅動器1C間的分配 圖13A〜圖13H係用以說明基準電 動作之圖示。 圖14係說明用以分配於驅動器Ic間之基$電流配線的遮 蔽和安定化方法之圖示。 圖15係表示本實施形態之基準電流源電路的第2構成例 之區塊圖。 圖16係表示構成本實施形態之電流輸出型驅動器ic之電 流輸出電路的一構成例之電路圖。 圖17係表示電流輸出電路的第丨和第2排庫所採用之電流 取樣電路之構成例的電路圖。 圖18A〜圖18H係表示本實施形態之電流輸出型驅動器1(： 的動作之時序流程圖。 圖19係表示構成本實施形態之電流輸出型驅動器ic之暫 存器陣列的一構成例之電路圖。 圖20係表示含有構成本實施形態之電流輸出型驅動器ic 之暫存器陣列、控制信號產生電路、DAC、以及電流輸出 電路之部份電路的構成之區塊圖。 圖21A〜圖21G係表示本實施形態之電流輸出型驅動器ic 的部份電路之動作的時序流程圖。 86463 -57 - 1261214 圖22係表示採用本發明之電流輸出型驅動電路之有機EL 顯示裝置之第2實施形態之構成圖。 圖23A〜圖23N係用以說明有關於圖22之顯示裝置之基準 電流的取樣連續動作之圖示。 【圖式代表符號說明】 100 有機EL顯示裝置 10 卜 101-1 〜101-n 電流輸出型資料線驅動器（驅動器1C) 200(-1 〜-η)、 200Α、200Β 基準電流源電路（IREFC) 300 控制電路（CTL) 400 寫入電路（WRT) 500 旗標用雙方向移位暫存器（FSFT) 600 圖像資料用暫存器陣列（REGARY) 70(M、700-(m/2) 控制信號產生電路（GEN) 800-1 〜800-m 電流輸出型DAC(數位/類比轉換器） 900-1 〜900-m 電流輸出電路（IOUT) 901 第1排庫 902 第2排庫 903 電流輸出電晶體陣列 1000 測試電路（TST) S6463 -58 -

Claims (1)

1261214 拾、申請專利範圍： 1 . 一種電流輸出型驅動電路，其特徵在於： 其係對分割成複數個區域分擔之驅動對象輸出驅動電 流， 具有對應於上述驅動對象之各分擔區域而設置之複數 個驅動器； 上述各驅動器係具有： 輸出手段，其係輸出因應於被供應的基準電流和圖 像資料之上述驅動電流於上述驅動對象之對應之分擔區 域；以及 基準電流源電路，其係將自基準電流輸入端子所輸 入的基準電流施以取樣保持之後，予以供應於上述輸出 手段。 2. 如申請專利範圍第1項之電流輸出型驅動電路，其中 上述基準電流源電路係至少具有： 電流取樣電路，其係含有因應於控制信號而將上述基 準電流予以取樣保持之電流記憶體；以及 控制電路，其係輸出用以控制上述電流取樣電路的電 流記憶體之上述基準電流的寫入和讀出動作的控制信號 於上述電流取樣電路。 3。 如申請專利範圍第2項之電流輸出型驅動電路，其中 上述電流取樣電路係含有第1電流記憶體和第2電流記 憶體， 上述控制電路係在上述第1電流記憶體和第2電流記憶 86463 1261214 體，交互地進行自上述基準電流輸入端子輸入之基準電 流的寫入和所寫入之基準電流的讀出之方式，而輸出上 述控制信號於上述電流取樣電路。 4. 如申請專利範圍第2項之電流輸出型驅動電路，其中 上述輸出手段係含有複數個電流輸出型之數位·類比 變換電路， 具有進而藉由複製或時間分割方式而將自上述基準電 流源電路的電流取樣電路的電流記憶體所讀出之基準電 流予以分配之措施，而增加成複數個基準電流之手段， 上述複數個基準電流係供應於上述複數個之數位·類 比變換電路。 5. 如申請專利範圍第4項之電流輸出型驅動電路，其中 上述各驅動器係因應於輸入資料，而輸出複數通道之 電流， 更具有保持上述輸入資料之暫存器陣列，
具有進而藉由複製或時間分割方式將自上述基準電流 源電路的取樣保持的基準電流予以分配之措施，而增加 成複數個基準電流之手段， 上述輸出手段係具有： 複數個變換電路，其係接受上述複數個基準電流， 而輸出因應於上述暫存器陣列的保持資料之電流；以及 電流輸出電路，其係具有因應於上述變換電路之輸 出電流，而交互地以電流寫入模式和電流讀出模式而作 動之第1群電流取樣電路和第2群電流取樣電路。 86463 1261214 6. 如申請專利範圍第5項之電流輸出型驅動電路，其中 上述輸入資料係數位圖像資料， 具有在上述圖像資料的停止動作之垂直遮沒期間，進 行將基準電流分配至上述各驅動器之手段， 上述各驅動器係在伴隨著上述圖像資料的傳送而產生 數位雜訊之垂直遮沒期間之後，將保持於各驅動器之基 準電流源電路之電流作為基準電流而使用。 7。 一種電流輸出型驅動電路，其特徵在於： 其係對分割成複數個區域分擔之驅動對象輸出驅動電 流， 具有對應於上述驅動對象的各分擔區域而設置之複數 個驅動器， 上述各驅動器係具有：
輸出手段，其係以被供應的基準電流作為上述驅動 電流，而輸出於上述驅動對象之對應之分擔區域；以及 基準電流源電路，其係將自基準電流輸入端子所輸 入之基準電流施以取樣保持之後，供應於上述輸出手 段；而且， 上述基準電流輸入端子係藉由與另外的驅動器之基 準電流輸入端子共通的電流配線而連接， 在上述各驅動器之基準電流源電路，係以時間分割方 式而分配基準電流。 8.如申請專利範圍第7項之電流輸出型驅動電路，其中 上述各驅動器當接受表示基準電流分配開始之信號 86463 1261214 時’自上迷基準電流輸人端子將上述基準電流取入至上 述基準電流源電路，並輸出表示基準電流分配開始的信 號於次段的驅動器電路。 9.如申請專利範圍第8項之電流輪出型驅動電路，其中 上述各驅動器係具有資料記憶體，且當接受表示資料 的寫入開始之第1信號時，則寫入輸入資料於上述資料記 憶體，並輸出表示資料的寫入開始之上述第丨信號於次段 〈驅動器，而且，當接受表示基準電流分配開始的第2信 號時，則同步於上述第號而自上述基準電流輸入端 子，將上述基準電流取入至上述基準電流源電路，立輸 出表TF基準電流分配開始之上述第2信號於次段之驅動 器電路。 1 0.如申印專利範圍第7項之電流輸出型驅動電路，其中 上述基準電流源電路係至少具有： 電泥取樣電路，其係含有因應於控制信號而將上述基 準電流施以取樣保持之電流記憶體；以及 控制電路’其係將用以控制上述電流取樣電路的電流 。己隐體之上逑基準電流的寫入和讀出動作之控制信號， 輸出於上述電流取樣電路。 11.如申請專利範圍第1〇項之電流輸出型驅動電路，其中 上述電泥取樣電路係含有第1電流記憶體和第2電流記 憶體， 上述制電路係在上述第1電流記憶體和第2電流記憶 睹’以父互進行自上述基準電流輸入端子而輸入之基準 1261214 電流的窝入和所寫入之基準電流的讀出之方式，而輸出 上述控制信號於上述電流取樣電路。 1 2.如申請專利範圍第10項之電流輸出型驅動電路，其中 上述輸出手段係含有複數個電流輸出型之數位·類比 變換電路，
具有進而藉由複製或時間分割方式而將自上述基準電 流源電路的電流取樣電路之電流記憶體所謂出之基準電 流予以分配之措施，而增加成複數個基準電流之手段， 上述複數個基準電流係供應於上述複數個數位·類比 變換電路。 13. 如申請專利範圍第7項之電流輸出型驅動電路，其中 至少構成主要的上述驅動器之基準電流源電路係含有 基準電流產生電路，其係產生基準電流而供應於上述共 通的電流配線。 14. 如申請專利範圍第10項之電流輸出型驅動電路，其中
至少構成主要的上述驅動器之基準電流源電路係含有 基準電流產生電路，其係產生基準電流而供應於上述共 通的電流配線。 1 5。如申請專利範圍第7項之電流輸出型驅動電路，其中 上述各驅動器係因應於輸入資料，而輸出複數個通道 之電流， 更具有保持上述輸入資料之暫存器陣列， 具有藉由以複製或時間分割方式而將上述基準電流源 電路的取樣保持之基準電流予以分配之措施，而增加成 86463 1261214 複數個基準電流之手段， 上述輸出手段係具有： 複數個變換電路，其係接受上述複數個基準電流， 而輸出因應於上述暫存器陣列的保持資料之電流，·以及 電泥輸出電路，其係具有因應於上述變換電路的輸 出電流，而交互地以電流寫入模式和電流讀出模式而作 動之第1群電流取樣電路和第2群電流取樣電路。 如申μ專利範圍第1 5項之電流輸出型驅動電路，其中 上述輸入資料係數位圖像資料， 具有在上述圖像資料停止動作之垂直遮沒期間，進行 將基準電流分配至上述各驅動器之手段， 上述各驅動器係在伴隨著上述圖像資料的傳送而產生 數位雜訊之垂直遮沒期間之後，將保持於各驅動器之基 準電流源電路之電流作為基準電流而使用。 1 7.如申請專利範圍第7項之電流輸出型驅動電路，其中 上述基準電流的配線係配置於屏蔽用的電源配線之 間。 如申請專利範圍第7項之電流輸出型驅動電路，其中 上述基準電流的配線為含有屏蔽用電源層之多層配線 時，係配置於該屏蔽用電源層的上層。 1 9.如申明專利範圍第7項之電流輸出型驅動電路，其中 具有在各驅動器之基準電流施以取樣保持之電路全部 為非導通狀態時，能抑制上述共通的基準電流配線的電 位產生大幅變動之手段。 1261214 2 〇 ·如申請專利範圍第丨2項之電流輸出型驅動電路，其中 將上述基準電流增加成複數基準電流之手段，係具有： 定電流源，其係含有配置於輸入段之電阻元件；以及 電流反射鏡電路，其係以對應於上述輸出手段的輸出 邵之方式而並排配置於輸出段，並由含有電阻元件之複 數個基本電流源所構成； 上述複數個基準電流源之中，配置於兩端部之基準電 >沉源的電阻元件係配置於上述定電流源的電阻元件之附 近° I如申^專利範圍第2 0項之電流輸出型驅動電路，其中 將構成上述基準電流源之電阻元件予以分割，且分別 斜向交又地進行佈局。 22. —種顯示裝置，其特徵在於： 其係對分割成複數個區域分擔之顯示面板之該分擔區 域輸出驅動電流； 具有對應於上述顯示面板的各分擔區域而設置之複數 個驅動器； 上述各驅動器係具有： 輸出手段，其係以被供應之基準電流作為上述驅動 電流，而輸出於上述顯示面板之對應之分擔區域；以及 基準電流源電路，其係將自基準電流輸入端子所輸 入的基準電流施以取樣保持之後，予以供應於上述輸出 手段。 23. —種顯示裝置，其特徵在於： S6463 I26l2l4 其係對分割成複數個區域分擔之顯示面板的該分擔區 域輸出驅動電流， 具有對應於上述顯示面板的各分割區域而設置之複數 個驅動器， 上述各驅動器係具有·· 輸出手段，其係以被供應之基準電流作為上述驅動 電流，而輸出於上述顯示面板之對應之分擔區域；以及 基準電流源電路，其係將自基準電流輸入端子所輸 入 < 基準電流施以取樣保持之後，供應於上述輸出手 段，而且， 上逑基準電流輸入端子係藉由與另外的驅動器之基 準電流輸入端子和共通的電流配線而連接， 上述各驅動器之基準電流源電路，係以時間分割方式 而分配基準電流。 2 4.如申清專利範圍第2 3項之顯示裝置，其中
號於次段的驅動器電路。
之驅動器，而且， 具有貝料記憶體，且當接受表示資料 ^號時’則窝入輸入資料於上述資料記 貝料的寫入開始之上述第1信號於次段 當接f表7K基準電流分配開始的第2信 86463 1261214 號時，則同步於上述第1信號而自上述基準電流輸入端 子將上述基準电流取入主上述基準電流源電路，輸 出表示基準電流分配開始之上述第2信號於次段之驅動 器電路。 26. 27. 28. 如申請專利範圍第23項之顯示裝置，其中 上述基準電流的配線為配置於屏蔽用的電源配線之 間。 如申請專利範圍第23項之顯示裝置，其中 上逑基準電流的配線係含有屏蔽用電源層的多層配線 時’係配置於屏蔽用電源層的上層。 如申請專利範圍第23項之顯示裝置，其中 具有在將各驅動器之基準電流施以取樣保持之電路係 在王部為非導通狀態時，能抑制上述共通的基準電流配 線的電位產生大幅變動之手段。 86463
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