JP4120326B2 - 電流出力型駆動回路およびディスプレイデバイス - Google Patents
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Description
【発明の属する技術分野】
本発明は、たとえば有機EL(Electroluminescence) ディスプレイデバイスに適した基準電流の時分割分配方式を採用した電流出力型駆動回路およびそれを備えたディスプレイデバイスに関するものである。
【0002】
【従来の技術】
液晶ディスプレイやPDP(プラズマディスプレイパネル)などの薄型の表示パネルが商品化されているが、近年、自発光のため、鮮やかなコントラストで視野角が広く応答性が良く、バックライトが不要で薄型化に適している有機ELディスプレイパネルが注目を集めている。
有機ELディスプレイパネルには、輝度ムラが発生しやすく大型化が困難であり、発光体の有機物の劣化が発生しやすく、鮮やかな赤を出しにくいなどの問題点があるが、インチサイズにおいては実用化段階に入り、材料や製造技術や駆動回路の進歩により、近年、13〜17インチサイズの試作パネルの発表が相次いでいる。
【0003】
有機EL素子は、ダイオードのような曲線的な電流_電圧特性をもっており、輝度_電流特性は直線的な比例関係をもっている。
このように有機EL素子や薄膜トランジスタ(TFT:Thin Film Transistor)には、しきい電圧があって、ばらつきが大きい。このため、有機ELディスプレイパネルでは、液晶ディスプレイのような電圧制御の駆動回路ではなく、輝度と比例関係をもつ電流制御の駆動回路を用いることで、ディスプレイパネルの輝度ムラを小さくすることが提案されている。
【0004】
パーソナルコンピュータ(パソコン)やテレビジョン(TV)などの用途の液晶パネルでは、多ビットの高階調表示が要求される。
パネル上に形成される低温ポリシリコンTFTの回路だけでは多ビットのディジタル/アナログコンバータ(DAC)などの複雑な回路を作成することは困難なため、垂直方向のデータ線を駆動する電圧出力型のドライバICをパネルの周辺部に接着してモジュール化することが行われている。
【0005】
ところで、大型のディスプレイパネルの駆動回路においては、複数のドライバを使用して分割して画面を駆動することが行われている。このような場合、ドライバ間に特性ばらつきが存在すると、分割して駆動している画面の境界線に輝度の段差が発生するという問題がある。
液晶ディスプレイの場合には、データ線ドライバは電圧出力型である。このため、基準電圧の配線ラインをドライバ集積回路(ドライバIC)間で共通に接続するという簡単な方法で、輝度段差を非常に小さくすることが可能である。
【0006】
図21は、液晶ディスプレイ用のデータ線ドライバなどで用いられている基準電圧発生回路を示す回路図である。
この基準電圧発生回路は、電源電圧VDDの供給ラインと接地ラインGNDとの間に直列に接続された抵抗素子R0〜R7の抵抗分割によりV0、V8、‥‥、V64の9つの基準電圧を発生している。そして、これらの基準電圧間をさらにDACなどによりさらに細かく補間して、例えば8等分することにより、64階調の電圧出力を得ることができる。
この基準電圧発生回路をドライバIC内に設けた場合、抵抗の絶対値がドライバIC毎にばらついたとしても、基準電圧出力は抵抗比で決まるためドライバIC間でばらつくことはほとんどあり得ない。
【0007】
図22は、電圧出力型データ線ドライバにおける基準電圧のドライバIC間接続方式を説明するための図である。
この場合、ディスプレイパネルPNLはn個のドライバIC1〜nによって分割して駆動される。
たとえドライバIC間で基準電圧出力のばらつきがあったとしても、図22に示すように、V0、V8、‥‥、V64の基準電圧毎に全部のドライバICの基準電圧の端子を接続してしまえば、基準電圧毎に平均化された電圧が全部のドライバIC1〜nに供給されることになる。
このため、分割して駆動している画面の境界線に問題となるレベルの輝度段差が発生することはない。
【0008】
ところで、有機ELディスプレイの場合には、データ線ドライバは電流出力型が適している。
有機ELディスプレイに適した電流出力型のドライバICにおいて、上記のように共通の基準電圧をドライバICに供給してから各々のドライバICで電圧_電流変換して基準電流を発生すると、電圧_電流変換回路を構成するオペアンプのオフセット電圧や抵抗素子のばらつきなどによりドライバIC間で基準電流がばらついてしまう。また、最終的な出力の手前で電圧_電流変換を行っても出力端子間で出力電流がばらついてしまう。
【0009】
この電流ばらつきの要因を減らすために、電流出力型の陽極ドライバICにおける電流つなぎ方式を採用した有機ELフルカラーモジュール駆動システムが提案されている(非特許文献1)。
【0010】
図23(A)は、この有機ELフルカラーモジュール駆動システムを示す図である。この駆動システムにおいても、ディスプレイパネルOPNLはn個の陽極ドライバIC11〜1nにより分割して駆動される。
【0011】
本駆動システムにおいては、各ドライバICそれぞれに基準電流源を設けて電流を設定すると、ICの性能や電流設定部の個体差で基準電流が微妙に異なり、IC単位で輝度段差を生じる場合があり、また、各ICに可変抵抗を用いて、ICごとに調整するのは量産化には不適であることから、隣接ICの一番近い電流出力を基準電流にすることで設定電流のばらつきを吸収し、輝度段差を解消している。
この電流つなぎ方式によれば、ドライバ間の輝度調節工程が不要となり、パネル上の基準電流の配線も比較的少なくすることができる。
【0012】
【非特許文献1】
「 有機ELフルカラーモジュール駆動システムの開発」 、Pioneer R&D VOL.11,NO.1;PAGE.29−36;2001、越智、坂本、石塚、土田
【0013】
【発明が解決しようとする課題】
上述したように、図23(A)に示す電流つなぎ方式では、左右に隣接したドライバの境界線に対応した輝度段差は解消される。
しかしながら、図23(B)に示すように、ドライバIC内の電流ばらつきがn個分加算されていくことにより左端のドライバの基準電流IREFと右端のドライバの基準電流IREF(n−1)が異なってしまうことがある。
【0014】
ところで、大型のディスプレイデバイスでは横方向にディスプレイパネルを分割して駆動するだけでなく、上下方向についてもパネル上のデータ線を1/2の位置で分割して、データ線の配線容量を1/2にするとともに、上下にドライバを配置して並列駆動して1個あたりのドライバが駆動しなければならない走査線本数を半減することで駆動周波数を下げることが行われている。
このような場合、上記の電流つなぎ方式ではディスプレイパネルの上下の境目で輝度段差が発生することがある。
以上のように、従来の基準電流の供給方法では、大型で高階調表示の有機ELディスプレイを実現することが困難である。
このため、有機ELディスプレイパネルにおいても有機EL素子の駆動に適した電流出力型のデータ線ドライバ(ソースドライバ)の出現が待たれている。
【0015】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ディスプレイ等の駆動対象を分割駆動しているドライバ間の輝度段差を十分小さくすることや、ディスプレイパネル上の基準電流の配線本数を削減することができて、有機EL素子の駆動に適した電流出力型駆動回路よびそれを備えたディスプレイデバイスを提供することにある。
【0016】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点に係る電流出力型駆動回路は、複数の領域に分割して分担された駆動対象に対して駆動電流を出力する電流出力型駆動回路であって、上記駆動対象の各分担領域に対応して設けられた複数のドライバを有し、上記各ドライバは、供給される基準電流を上記駆動電流として上記駆動対象の対応する分担領域に出力する出力手段と、基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路とを有し、かつ、上記基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続され、上記各ドライバの基準電流源回路には、基準電流が時分割で分配され、上記各ドライバは、基準電流分配開始を示す信号を受けると、上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す信号を次段のドライバ回路に出力する。
【0019】
本発明では、上記各ドライバは、データメモリを有し、データの書き込み開始を示す第1の信号を受けると、入力データを上記データメモリに書き込み、データの書き込み開始を示す上記第1の信号を次段のドライバに出力し、かつ、基準電流分配開始を示す第2の信号を受けると、上記第1の信号に同期して上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す上記第2の信号を次段のドライバ回路に出力する。
【0020】
好適には、上記基準電流源回路は、制御信号に応じて上記基準電流をサンプルホールドする電流メモリを含むカレントサンプリング回路と、上記カレントサンプリング回路の電流メモリの上記基準電流の書き込みおよび読み出し動作を制御する制御信号を上記カレントサンプリング回路に出力する制御回路とを少なくとも有する。
【0021】
また、上記カレントサンプリング回路は、第1電流メモリおよび第2電流メモリを含み、上記制御回路は、上記第1電流メモリと第2電流メモリに上記基準電流入力端子から入力する基準電流の書き込みと、書き込んだ基準電流の読み出しを交互に行うように上記制御信号を上記カレントサンプリング回路に出力する。
【0022】
また、上記駆動対象の分担領域には、複数の被駆動線を含み、上記基準電流源回路は、上記カレントサンプリング回路の電流メモリから読み出された基準電流を複数に分配して上記出力手段に出力するカレントミラー回路を、さらに有し、上記出力手段は、上記カレントミラー回路による複数の基準電流を駆動電流として上記複数の被駆動線に供給する。
また、上記出力手段は、複数の電流出力型のディジタル・アナログ変換回路を含み、上記基準電流源回路のカレントサンプリング回路の電流メモリから読み出された基準電流をさらに複製または時分割で分配することで複数の基準電流に増やす手段を、有し、上記複数の基準電流は、上記複数のディジタル・アナログ変換回路に供給される。
【0023】
好適には、少なくともマスタとなる上記ドライバの基準電流源回路は、基準電流を生成して上記共通の電流配線に供給する基準電流発生回路を含む。
【0024】
また、上記各ドライバは、入力データに応じて、複数チャネルの電流を出力するドライバであって、上記入力データを保持するレジスタアレイをさらに有し、上記基準電流源回路のサンプルホールドした基準電流を複製または時分割で分配する手段を有し、上記出力手段は、上記複数の基準電流を受けて、上記レジスタアレイの保持データに応じた電流を出力する複数の変換回路と、上記変換回路の出力電流に応じて、交互に電流書き込みモードと電流読み出しモードで動作する第1群の電流サンプリング回路と第2群の電流サンプリング回路とを有する電流出力回路とを有する。
【0025】
好適には、上記入力データは、ディジタル画像データであり、上記画像データの動作が停止している垂直ブランキング期間に基準電流の上記各ドライバへの分配を行う手段を有し、上記各ドライバは、上記画像データの転送に伴いディジタルノイズが発生している垂直ブランキング期間後においては各ドライバの基準電流源回路に保持した電流を基準電流として用いる。
【0026】
好適には、上記基準電流の配線はシールド用の電源配線の間に配置されている。
また、上記基準電流の配線は、シールド用電源層を含む多層配線の場合、当該シールド用電源層の上層に配置されている。
【0027】
好適には、各ドライバの基準電流をサンプルホールドする回路が全てオフしたときに、上記共通の基準電流配線の電位が大幅に変動することを抑制する手段を有する。
【0028】
また、上記サンプルホールドした基準電流に増やす手段は、入力段に配置された抵抗素子を含む定電流源と、出力段に上記出力手段の出力部に対応するように並列に配置され、抵抗素子を含む複数の基準電流源から構成されたカレントミラー回路を有し、上記複数の基準電流源のうち両端部に配置される基準電流源の抵抗素子が上記定電流源の抵抗素子の近傍に配置されている。
【0029】
好適には、上記基準電流源を構成する抵抗素子を分割して各々が襷がけとなるようにレイアウトされている。
【0031】
本発明の第2の観点に係るディスプレイデバイスは、複数の領域に分割して分担されたディスプレイパネルの当該分担領域に対して駆動電流を出力するディスプレイデバイスであって、上記ディスプレイパネルの各分割領域に対応して設けられた複数のドライバを有し、上記各ドライバは、供給される基準電流を上記駆動電流として上記ディスプレイパネルの対応する分担領域に出力する出力手段と、基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路とを有し、かつ、上記基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続され、上記各ドライバの基準電流源回路には、基準電流が時分割で分配され、上記各ドライバは、基準電流分配開始を示す信号を受けると、上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す信号を次段のドライバ回路に出力する。
【0032】
本発明によれば、たとえば各ドライバの基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続される。
そして、たとえば各ドライバでは、基準電流分配開始を示す信号を受けると、基準電流入力端子から基準電流が上記基準電流源回路に取り込まれ、基準電流分配開始を示す信号が次段のドライバ回路に出力される。
基準電流を取り込んだ基準電流源回路において、基準電流をサンプルホールドした後、出力手段に供給される。
そして、基準電流源回路から供給された基準電流が出力手段から駆動電流として駆動対象の対応する分担領域に出力される。
また、たとえば画像データの動作が停止している垂直ブランキング期間に基準電流の各ドライバへの分配が行われる。画像データの転送に伴いディジタルノイズが発生している垂直ブランキング期間後には各ドライバの基準電流源回路に保持した電流が基準電流として用いられる。
【0033】
【発明の実施の形態】
第1実施形態
図1は、本発明に係る電流出力型駆動回路を採用した有機ELディスプレイデバイスの第1の実施形態を示す構成図である。
【0034】
本ディスプレイデバイス100は、図1に示すように、電流出力型駆動回路を構成するn個の電流出力型データ線ドライバ(以下単にドライバICと言う)101−1〜101−n、および駆動対象のディスプレイパネル102を有している。
【0035】
本ディスプレイデバイス100は、n個の駆動領域DRVA1〜DRVnに分割されている。そして、ディスプレイパネル102の図中の長手方向の一辺側(図中の上段側)にn個のドライバIC101−1〜101−nが各駆動領域DRVA1〜DRVnに対応するように並列的に配置されており、ディスプレイデバイス100は、n個のドライバIC101−1〜101−nにより分割駆動される。
この構成は、たとえばパソコンのモニターや小型のテレビジョンの場合に相当する。
【0036】
各ドライバIC101−1〜101−nは、基本的に同一構成を有し、図1に示すように、基準電流源回路(IREFC)200−1〜200−nを含む。
【0037】
基準電流源回路200(−1〜−n)は、マスタとなる1つのドライバIC(本実施形態では101−1)の基準電流発生回路の外部抵抗接続端子REXTと接地GNDとの間に抵抗素子REXTを接続して、抵抗素子REXTの抵抗値に応じて基準電流出力端子TIREFOUTにディスプレイパネル102の各分割駆動領域DRVA1〜DRVAnを駆動する各ドライバIC101−1〜101−nに共通する基準電流IREFを発生する。
各ドライバIC101−1〜101−nの基準電流源回路200−1〜200−nは、供給される基準電流IREFをサンプルホールドしてからドライバ内部に供給する。
基準電流源回路200−1〜200−nは、入力端子TREFSTART、出力端子TREFNEXT、端子TREXT、基準電流出力端子TIREFOUT、基準電流入力端子TIREFIN、電流分配端子TIREF1〜TIREFmを有している。
【0038】
本実施形態においては、マスタのドライバIC(図1では101)の基準電流出力端子TIREFOUTから出力される基準電流IREFを、共通の電流配線CML1で各ドライバIC101−1〜101−nの基準電流入力端子TIREFINに接続している。
そして、図1の構成では、マスタによる基準電流IREFと各ドライバIC101−1〜101−nが受け取る電流が同じになるようにするため、後で詳述するように、ドライバIC101−1、ドライバIC101−2、‥‥、ドライバIC101−nは時分割で基準電流IREFを受け取るように電流分配方式を採用して構成されている。
【0039】
なお、図1において基準電流IREFはドライバIC101−1で発生しているが、たとえば、別に電流出力型のDACを設けて供給するように構成することも可能である。
【0040】
また、ドライバIC101−1、ドライバIC101−2、‥‥、ドライバIC101−nの順番に基準電流を取り込むため、好適には、入力端子TREFSTARTと出力端子TREFNEXTにより基準電流取り込み用のフラグを移動していくために、これら入出力端子が順番に接続されている。
具体的には、初段のマスタドライバIC101−1の基準電流源回路200−1の入力端子TREFSTARTは信号REFSTARTの入力端に接続され、出力端子TREFNEXTが次段のドライバIC101−2の基準電流源回路200−2の入力端子TREFSTARTに接続されている、
ドライバIC101−2の出力端子TREFNEXTが次段の図示しないドライバIC101−3の入力端子TREFSTARTに接続されている。
以下同様にして、ドライバIC101−(n−1)の出力端子TREFNEXTが最終段のドライバIC101−nの入力端子TREFSTARTに接続されている。
【0041】
なお、このような方法をとらずに、サンプリング期間を示す制御端子を設けて、パネル上に設けた制御用ICにより集中して制御するように構成することも可能である。
【0042】
また、本ディスプレイデバイス100は、上述したように、複数のドライバIC101−1〜101−nで分割してディスプレイパネル102を駆動するため、画像データも複数のドライバICに順番に書き込んでいく。
このため、ドライバIC間で書き込み位置を示すフラグを引き継ぐための入出力端子TSTART/NEXT、TNEXT/STARTが設けられている。
そして、初段のマスタドライバIC101−1の入出力端子TSTART/NEXTは、画像データの転送開始を示すパルス信号STARTの入力端子に接続され、入出力端子TNEXT/STARTが次段のドライバIC101−2の入出力端子TSTART/NEXTに接続されている。ドライバIC101−2の入出力端子TNEXT/STARTが次段の図示しないドライバIC101−3の入出力端子TSTART/NEXTに接続されている。
以下同様にして、ドライバIC101−(n−1)の入出力端子TNEXT/STARTが最終段のドライバIC101−nの入出力端子TSTART/NEXTに接続されている。
【0043】
このような構成において、たとえば図示しない書き込み方向制御信号DIRにより、DIR=H(論理ハイレベル)のときは、入出力端子TSTART/NEXTはSTART入力として機能して、TNEXT/START端子はNEXT出力として機能して、図中ドライバICの左から右へフラグが移動して画像データが書き込まれる。
また、DIR=L(論理ローレベル)のときは、入出力端子TNEXT/STARTがSTART入力として機能して、入出力端子TSTART/NEXTはNEXT出力として機能して、ドライバIC101−nの入出力端子TNEXT/STARTに、画像データの転送開始を示すパルス信号STARTの入力端子に接続され、図中ドライバICの右から左へフラグが移動して画像データが書き込まれる。
すなわち、ディスプレイパネルの上辺にドライバICを配置した場合には、書き込み方向制御信号DIR=Hとして、ディスプレイパネルの下辺にドライバICを配置した場合には、書き込み方向制御信号DIR=Lとすることで、同一の半導体チップで対応することが行われている。
【0044】
ここで、図1のディスプレイデバイス100での基準電流のサンプリング引継ぎ動作について、図2のタイミングチャートに関連付けて説明する。なお、以下の動作の説明はあくまでも一例で、パネル上に設けた制御用ICにより、集中して制御するように構成することも可能である。
【0045】
この場合、図示しない書き込み方向制御信号DIRがDIR=H(論理ハイレベル)で供給され、入出力端子TSTART/NEXTはSTART入力として機能して、入出力端子TNEXT/STARTはNEXT出力として機能する。ここで、図2(A)に示すように、水平同期信号HSYNCの(下向き)パルスが入力した後、図2(B)に示すように、ドライバIC101−1の入出力端子TSTART(/NEXT)に画像データの転送開始を示す第1の信号としてのパルス信号START=START(1)が入力される。
ドライバIC101−1の中をフラグが移動してドライバIC101−1の画像データ用のメモリに書き込み終わると、ドライバIC101−1の入出力端子TNEXT(/START)からドライバIC101−2の入出力端子TSTART(/NEXT)へドライバIC101−2の書き込み開始を示すパルス信号START(2)が出力される。これにより、ドライバIC101−2にフラグが移動してドライバIC101−2の画像データ用のメモリに画像データが書き込まれて行く。
同様にして、パルス信号START(3)〜START(n)が次々に出力されて、各ドライバIC101−3〜101−nの画像データ用のメモリに画像データが書き込まれる。
【0046】
また、図2(E)に示すように、ドライバIC101−1の入力端子TREFSTARTに基準電流IREFの分配開始を示す第2の信号としてのパルス信号REFSTARTが入力される。
パルス信号REFSTARTは、図2(B)および(E)に示すように、パルス信号START(1)にオーバーラップするように入力される。ドライバIC101−1は、パルス信号START(1)を駆動クロックとしてパルス信号REFSTARTをラッチして、1サイクル後のパルス信号START(1)の立下りエッジで1サイクル幅の信号REFNEXT(1)パルスを出力端子TREFNEXTから出力する。ドライバIC101−1は、パルス信号REFNEXT(1)発生時に基準電流IREFを基準電流入力端子TIREFINから取り込む。
【0047】
ドライバIC101−2の入力端子TREFSTARTにパルス信号REFNEXTが入力される。パルス信号REFNEXT(1)は、図2(C)および(F)に示すように、パルス信号START(2)にオーバーラップしている。ドライバIC101−2は、パルス信号START(2)を駆動クロックとしてパルス信号REFNEXT(1)をラッチして、1サイクル後のパルス信号START(2)の立下りエッジで1サイクル幅のパルス信号REFNEXT(2)を出力端子TREFNEXTから出力する。ドライバIC101−2は、パルス信号REFNEXT(2)発生時に基準電流IREFを基準電流入力端子TIREFINから取り込む。
同様にして、REFNEXT(3)〜REFNEXT(n)のパルスが各ドライバIC101−3〜101−(n−1)から順次に出力されて、各ドライバIC101−3〜101−nに基準電流IREFが順番に取り込まれて行く。
【0048】
以下に、上記機能を有するドライバIC101(−1〜−n)の具体的な構成および各部の機能ついて、図面に関連付けて順を追って説明する。
【0049】
図3は、本発明に係る電流出力型ドライバICの構成例を示すブロック図である。
本ドライバIC101は、図3に示すように、基準電流源回路(IREFC)200、制御回路(CTL)300、書き込み回路(WRT)400、フラグ用双方向シフトレジスタ(FSFT)500、画像データ用レジスタアレイ(REGARY)600、制御信号発生回路(GEN)700−1,700−(m/2)、電流出力型DAC(ディジタル/アナログコンバータ)800−1,800−2,…,800−(m−1),800−m、電流出力回路(IOUT)900−1,900−2,…,900−(m−1),900−m、およびテスト回路(TST)1000を有している。
【0050】
各ドライバIC101−1〜101−nの基準電流源回路200は、入力信号REFNEXTの制御に従って基準電流入力端子TIREFINを通して基準電流IREFをドライバIC内部に取り込み、取り込んだ基準電流IREFをDAC数分に複製または時分割で分配してDAC800−1〜800−mに出力する。
基準電流源回路200は、たとえば上述したように、マスタとなる1つのドライバIC(本実施形態では101−1)の基準電流発生回路の外部抵抗接続端子REXTと接地GNDとの間に抵抗素子REXTを接続して、抵抗素子REXTの抵抗値に応じて基準電流出力端子TIREFOUTにディスプレイパネル102の各分割駆動領域DRVA1〜DRVAnを駆動する各ドラ1イバICに共通する基準電流IREFを発生する。
あるいは基準電流IREFは、たとえばディスプレイパネル102に別途設けた定電流発生回路や電流出力型DACなどの電流源から、マスタとなる1つのドライバIC(本実施形態では101−1)に供給されるように構成される。
【0051】
図4は、本実施形態に係る基準電流源回路の第1の構成例を示しブロック図である。
本基準電流源回路200Aは、図4に示すように、基準電流発生回路としての定電流源回路(ISRC)201、基準電流を時分割で取り込むためのカレントサンプリング回路(CSMPL)202、カレントミラー回路(CURMR)203、およびカレントサンプリング回路202の動作を制御するための制御信号CTL201,CTL202を発生する制御信号発生回路(CLTGEN)204を有している。
【0052】
定電流源回路201は、たとえば上述したように、マスタとなる1つのドライバIC(本実施形態では101−1)として用いられる場合、外部抵抗接続端子TREXTと接地GNDとの間に抵抗素子REXTを接続して、その抵抗値に応じて基準電流IREFを発生し、基準電流出力端子TIREFOUTから出力する。
基準電流出力端子TIREFOUTは、共通の配線CML1(図4には図示していない)により同一および他の基準電流源回路のカレントサンプリング回路202の基準電流入力端子TIREFINに接続される。
この定電流源回路201は、ディスプレイパネル102上の部品点数を減らすためドライバIC内に設けられている。
【0053】
図5は、図4の定電流源回路の構成例を示す回路図である。
定電流源回路201は、図5に示すように、バンドギャップ定電圧発生回路(BGVGEN)、演算増幅器を用いたフィードバック回路2012、抵抗素子R201とpnp型トランジスタQ201とからなる第1電流源2013、抵抗素子R202とpnp型トランジスタQ202からなる電流源2014、pnp型トランジスタQ203,Q204、および外付け抵抗素子REXTにより構成されている。
【0054】
抵抗素子R201の一端が電源電圧VDDの供給ラインに接続され、他端がトランジスタQ201のエミッタに接続されている。トランジスタQ201のコレクタがトランジスタQ203のエミッタに接続され、トランジスタQ203のコレクタが端子TREXT、およびフィードバック回路2012の非反転入力端子(+)に接続されている。
抵抗素子R202の一端が電源電圧VDDの供給ラインに接続され、他端がトランジスタQ202のエミッタに接続されている。トランジスタQ202のコレクタがトランジスタQ204のエミッタに接続され、トランジスタQ204のコレクタが基準電流出力端子TIREFOUTに接続されている。
トランジスタQ201,Q202のベースがフィードバック回路2012の出力に接続され、トランジスタQ203,Q204のベースが図示していないバイアス回路のベース電圧VKP1の供給ラインに接続されている。
また、フィードバック回路2012の反転入力端子(−)がバンドギャップ定電圧発生回路2011の電圧供給ラインに接続されている。
【0055】
バンドギャップ定電圧発生回路2011は、電源電圧依存性や温度依存性を非常に小さくした電圧VBGを発生する。
フィードバック回路2012は、端子TREXTの電圧がVBGに一致するように、出力電圧AMPOにより、第1電流源2013、および第2電流源2014に流れる電流値を制御する。
これにより、定電流源回路201は、トランジスタQ204のコレクタ側に次式で与えられる基準電流IREFを発生し、基準電流出力端子TIREFOUTから出力する。
【0056】
【数1】
IREF≒(VBG/KREXT)×(KR201/KR202)
【0057】
ここで、KREXTは外付抵抗素子REXTの抵抗値、KR201は第1電流源2013の抵抗素子R201の抵抗値、KR202は第2電流源2014の抵抗素子R202の抵抗値をそれぞれ示している。
【0058】
カレントサンプリング回路202は、たとえば2つの第1電流メモリおよび第2電流メモリを有し、制御信号発生回路204により第1制御信号CTL201および第2制御信号CTL202に応じて、第1電流メモリまたは第2電流メモリに基準電流入力端子TIERFINから供給される基準電流IREFを書き込み、かつ、第1電流メモリまたは第2電流メモリの書き込み動作に並行して、第2電流メモリまたは第1電流メモリに既に書き込んだ基準電流IREFを出力端子TIRCSOからカレントミラー回路203に出力する(読み出す)。
【0059】
カレントミラー回路203は、カレントサンプリング回路202の第1または第2の電流メモリにサンプリングされた(書き込まれた)基準電流IREFを受けて、DAC800−1〜800−mの数に相当する基準電流IREF1〜IREFmを複製して、DAC800−1〜800−mに供給する。
【0060】
図6は、図4のカレントサンプリング回路202およびカレントミラー回路203の具体的な構成例を示す回路図である。
【0061】
カレントサンプリング回路202は、図6に示すように、第1電流メモリ2021および第2電流メモリ2022を有しており、これら第1電流メモリ2021および第2電流メモリ2022が基準電流入力端子TIREFINに対して並列に接続されている。
図6では、第1電流メモリ2021が基準電流入力端子IREFINから基準電流を取り込んでいる状態で、第2電流メモリ2022が先に取り込んだ電流を出力端子TIRCSOからカレントミラー回路203に出力している状態を示している。
【0062】
第1電流メモリ2021は、絶縁ゲート型電界効果トランジスタであり、たとえばnチャネルMOS(NMOS)トランジスタM211,M212、スイッチング素子SW211〜SW216、およびキャパシタC211,C212を有している。
【0063】
NMOSトランジスタM211のソースが接地GNDに接続され、キャパシタC211の第1電極およびキャパシタC212の第1電極が接地GNDに接続され、ドレインがNMOSトランジスタM212のソースおよびスイッチング素子SW211の端子aに接続され、ゲートがキャパシタC211の第2電極、スイッチング素子SW211の端子bおよびスイッチング素子SW215の端子a,bにそれぞれ接続されている。
NMOSトランジスタM212のドレインがスイッチング素子SW212の端子a、スイッチング素子SW213の端子a、およびスイッチング素子SW214の端子aに接続され、ゲートがキャパシタC212の第2電極、スイッチング素子SW212の端子b、スイッチング素子SW216の端子a,bに接続されている。
そして、スイッチング素子SW213の端子bが基準電流入力端子TIREFINに接続され、スイッチング素子SW214の端子bが出力端子TIRCSOに接続されている。
【0064】
第2電流メモリ2022は、NMOSトランジスタM221,M222、スイッチング素子SW221〜SW226、およびキャパシタC221,C222を有している。
【0065】
NMOSトランジスタM221のソースが接地GNDに接続され、キャパシタC221の第1電極およびキャパシタC222の第1電極が接地GNDに接続され、ドレインがNMOSトランジスタM222のソースおよびスイッチング素子SW221の端子aに接続され、ゲートがキャパシタC221の第2電極、スイッチング素子SW221の端子bおよびスイッチング素子SW225の端子a,bにそれぞれ接続されている。
NMOSトランジスタM222のドレインがスイッチング素子SW222の端子a、スイッチング素子SW223の端子a、およびスイッチング素子SW224の端子aに接続され、ゲートがキャパシタC222の第2電極、スイッチング素子SW222の端子b、スイッチング素子SW226の端子a,bに接続されている。
そして、スイッチング素子SW223の端子bが基準電流入力端子TIREFINに接続され、スイッチング素子SW224の端子bが出力端子TIRCSOに接続されている。
【0066】
以上の構成を有するカレントサンプリング回路202は、制御信号発生回路204により発生される制御信号CTL201,CTL202に基づく各スイッチング素子SW211〜216、SW221〜SW226の切替(オン/オフ)制御により、第1電流メモリ2021または第2電流メモリ2022に基準電流入力端子TIERFINから供給される基準電流IREFを書き込み、第2電流メモリ2022または第1電流メモリ2021に既に書き込んだ基準電流IREFの出力端子TIRCSOへの出力(読み出し)動作を行う。
具体的な制御については後述する。
【0067】
カレントミラー回路203は、たとえば抵抗素子R211、R212とpnp型トランジスタQ211、Q212、Q213、Q214からなるウィルソン定電流源2031、npn型トランジスタQ215、Q216からなるウィルソン定電流源の出力電流を受け取る出力電流負荷2032、npn型トランジスタQ217、Q218、Q219、Q220からなるトランジスタQ214のベース電流をキャンセルするためのベース電流シンク2033、および、抵抗素子R221とpnp型トランジスタQ221、Q231からなる電流源2034−1、(抵抗素子R222とpnp型トランジスタQ222、Q232からなる電流源2034−)、‥‥、抵抗素子R22mとpnp型トランジスタQ22m、Q23mからなる電流源2034−mにより構成されている。
【0068】
基準電流IREFの入力端子TIRCSIがカレントサンプリング回路202の出力端子TIRCSOに接続されている。そして、入力端子TIRCSIにトランジスタQ213のコレクタ、トランジスタQ214のベース、およびトランジスタQ217のコレクタに接続されている。
抵抗素子R211の一端が電源電圧VDDの供給ラインに接続され、他端がトランジスタQ211のエミッタに接続され、トランジスタQ211のコレクタがトランジスタQ213のエミッタに接続されている。抵抗素子R212の一端が電源電圧VDDの供給ラインに接続され、他端がトランジスタQ212のエミッタに接続され、トランジスタQ212のコレクタがトランジスタQ214のエミッタ、並びにトランジスタQ211,Q212のベース、さらにはトランジスタQ221〜Q22mのベースに接続されている。
トランジスタQ214のコレクタがトランジスタQ215のエミッタに接続され、トランジスタQ215のコレクタがトランジスタQ216のコレクタおよびベースに接続され、トランジスタQ216のコレクタが接地GNDに接続されている。
トランジスタQ215のベースがトランジスタQ218のコレクタ、並びにトランジスタQ217およびQ218のベースに接続されている。トランジスタQ217のエミッタがトランジスタQ219のコレクタ、並びにトランジスタQ219およびQ220のベースに接続されている。トランジスタQ218のエミッタがトランジスタQ220のコレクタに接続され、トランジスタQ219,Q220のエミッタが接地GNDに接続されている。
また、抵抗素子R221の一端が電源電圧VDDの供給ラインに接続され、他端がトランジスタQ221のエミッタに接続され、トランジスタQ221のコレクタがトランジスタQ231のエミッタに接続され、トランジスタQ231のコレクタが基準電流出力端子TIERF1に接続されている。
同様にして、抵抗素子R22nの一端が電源電圧VDDの供給ラインに接続され、他端がトランジスタQ22nのエミッタに接続され、トランジスタQ22nのコレクタがトランジスタQ23nのエミッタに接続され、トランジスタQ23nのコレクタが基準電流出力端子TIERFnに接続されている。
さらにトランジスタQ213,Q231〜Q23mのベースが図示していないバイアス電圧発生回路のベース電圧VKP2の供給ラインに接続されている。
【0069】
このような構成を有するカレントミラー回路203においては、カレントサンプリング回路202から供給された基準電流IREFが各電流源2034−1〜2034−mに伝達されて複製され、これらの複製された基準電流IREF1〜IREFmが各基準電流出力端子TIREF1〜TIREFmからDAC800−1〜800−mに供給される。
【0070】
制御信号発生回路204は、制御信号CTL201によりカレントサンプリング回路202の第1電流メモリ2021のスイッチング素子SW211〜216、制御信号CTL202により第2電流メモリ2022のスイッチング素子SW221〜SW226の切替(オン/オフ)制御を行って、第1電流メモリ2021または第2電流メモリ2022に基準電流入力端子TIERFINから供給される基準電流IREFを書き込ませ、第2電流メモリ2022または第1電流メモリ2021に既に書き込んだ基準電流IREFの出力端子TIRCSOに出力させる。
【0071】
制御信号発生回路204は、ドライバICがパルス信号REFNEXTを発生しているときに第1電流メモリ2021または第2電流メモリ2022に基準電流IREFを書き込む動作を行わせる。
そして、制御信号発生回路204は、第1電流メモリ2021と第2電流メモリ2022への書き込みを、パルス信号REFNEXTが入力する毎に交互に行わせる。
すなわち、制御信号発生回路204は、片方の電流メモリに書き込みを行っていても、必ず、もう一方の電流メモリから出力電流が供給されるようにカレントサンプリング回路202の制御を行う。
【0072】
制御信号発生回路204が発生する制御信号CTL201には、カレントサンプリング回路202の第1電流メモリ2021のスイッチング素子SW211をオン/オフ制御する信号CSW211、スイッチング素子SW212をオン/オフ制御する信号CSW212、スイッチング素子SW213をオン/オフ制御する信号CSW213、スイッチング素子SW214をオン/オフ制御する信号CSW214、スイッチング素子SW215をオン/オフ制御する信号CSW215、およびスイッチング素子SW216をオン/オフ制御する信号CSW216を含む。
同様に、制御信号発生回路204が発生する制御信号CTL202には、カレントサンプリング回路202の第2電流メモリ2022のスイッチング素子SW221をオン/オフ制御する信号CSW221、スイッチング素子SW222をオン/オフ制御する信号CSW222、スイッチング素子SW223をオン/オフ制御する信号CSW223、スイッチング素子SW224をオン/オフ制御する信号CSW224、スイッチング素子SW225をオン/オフ制御する信号CSW225、およびスイッチング素子SW226をオン/オフ制御する信号CSW226を含む。
【0073】
次に、図7に関連付けて制御信号発生回路204によるカレントサンプリング回路202の制御動作について説明する。
なお、ここでは、第1電流メモリ2021に対する制御動作を説明する。第2電流メモリ2022に対する制御動作も同様に行われることから、ここではその説明は省略する。
【0074】
電流書き込み時には、図7(B)〜(G)に示すように、スイッチング素子SW214がオフした状態でスイッチング素子SW211とSW212とSW213がオンするように制御信号CSW214、CSW211〜CSW213が制御信号発生回路204によりカレントサンプリング回路202に供給される。
これに伴い、スイッチング素子SW211とSW212とSW213がオンしてNMOSトランジスタM211とM212は各々ダイオード接続した状態となる。これにより、入力電流が各々のMOSトランジスタに流れて、各々のドレイン電圧がキャパシタC211の電極およびキャパシタC212の電極に入力される。このとき、ドレイン電圧=ゲート電圧なので、入力電流がちょうど飽和電流となるゲート電圧が入力される。
【0075】
電流書き込みから電流読み出しに移る時には、スイッチング素子SW214がオフした状態でスイッチング素子SW211、SW212、SW213の順番にオフするように、制御信号CSW214、CSW211〜CSW213が制御信号発生回路204によりカレントサンプリング回路202に供給される。
これに伴い、NMOSトランジスタM211のゲート電圧、NMOSトランジスタM212のゲート電圧が順番にキャパシタC211の電極およびキャパシタC12の電極にホールドされる。
最後にスイッチングSW214がオンするように制御信号CSW214が制御信号発生回路204によりカレントサンプリング回路202に供給される。
また、スイッチング素子SW215とSW216は、スイッチングSW211、SW212がオフするときに逆にオンするように、制御信号CSW215,CSW216が制御信号発生回路204によりカレントサンプリング回路202に供給される。
スイッチング素子SW215とSW216がオンし、スイッチングSW211、SW212がオフすることにより、スイッチング素子SW211、SW212のスイッチング動作で発生するチャージがキャンセルされる。
【0076】
電流読み出し時には、スイッチング素子SW211とSW212とSW213がオフして、スイッチング素子SW214がオンするように、制御信号CSW214、CSW211〜CSW213が制御信号発生回路204によりカレントサンプリング回路202に供給される。
これに伴い、スイッチング素子SW211とSW212とSW213がオフして、スイッチング素子SW214がオンした状態で、キャパシタC211にホールドされたゲート電圧で決まるNMOSトランジスタM211の飽和電流が、出力端子TIRCSOに出力される。電流読み出し時に、NMOSトランジスタM212はカスコードのトランジスタとして機能する。
【0077】
以上、カスコードの構成を有するMOSトランジスタを設けたことと、スイッチング動作で発生するチャージをキャンセルするスイッチング素子を設けたことにより電流書き込み時と電流読み出し時の電流値は十分な精度で一致するので、マスタの基準電流を非常に高い精度で各ドライバに分配することが可能になる。
【0078】
カスコードの構成を有するMOSトランジスタを追加することにより電流書き込み時と電流読み出し時の電流精度を改善できるとしたが、カスコードの構成をとることでコンデンサに保持される電圧VGSのうち電流値IREFを決める実効的な電圧Veff=VGS−Vthの値が小さくなるという不利益が発生する。
【0079】
カレントサンプリング回路が動作するのに必要な電圧Vmax は以下の数2〜数6で与えられる。まず、ここで、VGS1 =Veff1+Vth、VGS2 =Veff2+Vthとおくと、第1のMOSトランジスタM211について、次式が成立する。
【0080】
【数2】
【0081】
同様に、第2のMOSトランジスタM212について、次式が得られる。
【0082】
【数3】
【0083】
数2と数3において、W1とW2は、それぞれトランジスタM211とM212のチャネル幅を示し、LはトランジスタM211とM212のチャネル長を示す。Imax は、電流出力型駆動回路の出力電流の最大値である。
【0084】
数2および数3におけるVeff1とVeff2は、MOSトランジスタM211とM212に電流を流すために必要な実効的な電圧と言える。この実効的な電圧が小さいと、ドレイン−ゲート間のカップリング容量の影響やスイッチング素子SW211、SW212のオン/オフ時の影響を受けやすくなる。
カスコードの構成をとるMOSトランジスタM211とM212に印加される最大の電圧Vmax は、次式によって与えられる。
【0085】
【数4】
【0086】
数4において、定数αは、スイッチング素子SW213とSW214を構成するMOSトランジスタのドレイン−ソース間の電圧で、α=VDS≒0.2V程度である。DAC出力との接続を考えると、最大電圧Vmax は、次式によって与えられる。
【0087】
【数5】
Vmax ≦(1/2)VDD
【0088】
ここで、Vth=0.75V、VDD=4.75Vとすると、次の結果が得られる。
【0089】
【数6】
Veff1+Veff2=0.675V
【0090】
数6によると、Veff1やVeff2は、数百mVというかなり小さな電圧をとることが分かる。サンプリングホールド時に発生する数mVの誤差も問題になるため、ドライバIC間に分配するための基準電流配線にディジタル信号のクロストークなどが乗らないよう十分な注意が必要である。
【0091】
次に、カレントミラー回路203を構成する抵抗素子のレイアウト、基準電流のドライバIC間の分配動作、並びに、ドライバIC間に分配するための基準電流配線のシールドおよび安定化方法について、図面に関連付けて説明する。
【0092】
図8(A)〜(C)は、カレントミラー回路203を構成する抵抗素子のレイアウト例を示す図である。
ここでは、ドライバIC内に設けられたDACの個数をm=8とした場合について説明する。上述したように抵抗素子R211、R212はウィルソン定電流源2031を構成する抵抗素子である。また、抵抗R221、R222、‥‥、R228は電流源2034−1、電流源2034−2、‥‥、電流源2034−8を構成する抵抗素子である。
そして、カレントミラー回路203は、ドライバIC内に図中左から右へ配置されているDAC800−1、DAC800−2、‥‥、DAC800−8に基準電流IREF1、IREF2、‥‥、IREF8を供給する。
【0093】
図8(A)は、好適なレイアウト例を示している。
図8(A)の例では、ドライバICチップ左端のDAC800−1の基準電流源2034−1の抵抗素子R221とチップ右端のDAC800−8の基準電流源2034−8の抵抗素子R228が、ウィルソン定電流源2031の抵抗素子R211、R212と近くなるようにレイアウトされている。
また、DACに供給する基準電流源の抵抗素子を左から右に1つおきに割り当てて行き、右から左に1つおきに戻ってくるように割り当てている。
このようにレイアウトすることにより、ドライバIC内の隣接したDAC間の輝度の差を小さくしたままで、ドライバICの左端とドライバICの右端に対応した部分の輝度の差も小さくできる。その結果、たとえば図9に示すように、ディスプレイパネル102を長手方向(図1中、横方向)に分割して駆動するドライバ間の輝度段差を小さくすることができる。
【0094】
図8(B)も、好適なレイアウト例を示している。
図8(B)のレイアウトが図8(A)と異なる点は、各々の抵抗素子を、たとえば1/2の値の2つの抵抗素子で構成して、いわゆる襷がけにレイアウトした点にある。
ウィルソン定電流源2031の抵抗素子R211、R212を襷がけにレイアウトすることにより、ウィルソン定電流源2031のばらつきを小さくすることができる。
同様に、ドライバIC左端のDAC800−1の基準電流源の抵抗R21とドライバ右端のDAC800−8の基準電流源の抵抗R28を襷がけにレイアウトすることにより、ドライバICの左端とドライバICの右端に対応した部分の輝度のばらつきを小さくすることができる。他の抵抗素子も、これらに合わせて襷がけにレイアウトする。
また、好適には、トランジスタの配置も図8(A)または図8(B)に示した抵抗素子のレイアウトと同じような順番にレイアウトすることが望ましい。
【0095】
図8(C)は、比較のために悪い例を示している。
図8(C)では、ドライバICチップ左端のDAC800−1の基準電流源2034−1の抵抗素子R221とウィルソン定電流源2031の抵抗素子R211、R212に近いが、チップ右端のDAC800−8の基準電流源2034−8の抵抗素子R228は遠いため、ドライバIC内で隣接したDAC間の輝度の差が小さくても、ドライバの左端とドライバの右端に対応した部分の輝度の差が大きくなってしまうことがある。このため、ドライバを複数個並べた場合、ドライバ間で輝度段差が発生しやすくなる。
【0096】
図10は、基準電流IREFのドライバIC間の分配動作の説明するための図である。
【0097】
本ディスプレイデバイス100においては、基準電流IREFの各ドライバIC(データ線ドライバ)への分配は、図10(A)〜(H)に示すように、垂直ブランキング期間TBLKに行い、各ドライバIC101−1〜101−nでは、カレントサンプリング回路202にサンプルホールドした電流を実質的な基準電流として用いる。
たとえば大型のディスプレイパネルの場合、マスタの基準電流の配線はディスプレイパネル上を長く引き回されることになる。このため、ディジタル信号とのクロストークや電源系のインピーダンスの存在により、ディジタルノイズが重畳し易く(かぶりやすく)なっている。たとえば画像データの転送に伴って発生したディジタルノイズがマスタの基準電流にかぶってしまうと、大きなディジタルノイズが発生する特定のパターンを表示したときに、ノイズによる輝度ばらつきが発生するなどの問題がある。
通常、垂直ブランキング期間は画面上には表示されないので、画像データの値を固定することでディジタルノイズの発生を抑制することができる。
この期間に基準電流の各データ線ドライバへの分配を行うことで、ノイズがかぶらない同じ値の基準電流を分配することができる。
【0098】
垂直ブランキング期間後は、パネル上を引き回された基準電流を直接用いずに、各ドライバIC101−1〜101−nの基準電流源回路200−1〜200−nのカレントサンプリング回路202にサンプルホールドした電流を各ドライバICの基準電流として用いる。この方式により、上記のノイズの問題を解消することができる。
また、垂直ブランキング期間後は、各ドライバICの基準電流をサンプルホールドする回路が全てオフして共通の基準電流配線の電位が変動してしまうので、好適には、カレントサンプリング回路202のダミー回路を設けて、共通の基準電流配線の電位変動を抑制することが望ましい。
【0099】
図11は、ドライバIC間に分配するための基準電流配線のシールドおよび安定化方法を説明するための図である。
【0100】
本ディスプレイデバイス100では、マスタの基準電流IREFの配線はシールド用の電源配線の間を通す。
また、多層基板の場合には、シールド用の電源層の上を走らせる(配線する)。シールド用の電源としては、基準電流源回路200内に設けられたカレントサンプリング回路202を構成するたとえば第1電流メモリ2021において、前述したように、ダイオード接続するトランジスタM211、M212がnチャネルMOS(NMOS)の場合には、アナログ系の接地電圧源GNDaに接続する。
ダイオード接続するトランジスタM211、M212がpチャネルMOS(PMOS)の場合には、アナログ系の電源電圧源VDDaに接続する。
【0101】
データ線ドライバICには多数のディジタル信号が入力する。マスタの基準電流IREFの配線とこれらのディジタル信号配線の間でクロストークがあると、カレントサンプリング回路202に流れ込む電流はディジタル信号が変化してから数百ns〜数μsの間変動してしまう。ちょうど変動しているときに電流メモリでホールドしてしまうと、ディスプレイパネルを分割して駆動しているデータ線ドライバ毎の輝度段差が発生してしまう。
このため、マスタの基準電流の配線はシールド用の電源配線の間を通して、ディジタル信号配線とのカップリング容量Ccrossが極力付かないようにする。
また、多層基板の場合には、マスタの基準電流IREFの配線はシールド用の電源層の上を走らせることで配線容量Csの値を大きくして、クロストークによる変動ΔVcrossを小さくする。
【0102】
【数7】
ΔVcross=(VIH−VIL)×(Ccross/Cs)×Ndig
ΔI/I≒2ΔVcross/Veff
【0103】
ここで、Veffは電流メモリのキャパシタにホールドされた実効的な電圧Veff=Vgs−Vthである。
【0104】
さらに、本ディスプレイデバイス100では、既に述べたように、垂直ブランキング期間に画像データの値を固定して、クロストークの量を減らして基準電流の分配を行う。好適には、ディジタルデータの転送には、小振幅の転送技術や小振幅で差動の転送技術(LVDS)を用いる。
たとえば第1電流メモリ2021において、前述したようにダイオード接続するトランジスタM211、M212がNMOSの場合には、アナログ系の接地GNDaを基準としてIDSが決まるので、キャパシタC211、C212の接地端子は接地電圧源GNDaに接続する。
ダイオード接続するトランジスタM211、M212がPMOSの場合には、アナログ系の電源電圧源VDDaを基準としてIDSが決まるので、キャパシタC211、C212の接地端子は電源電圧源VDDaに接続する。
このため、シールド用の電源配線もキャパシタC211、C212の接地端子と同じように、NMOSの電流メモリの場合にはアナログ系の接地電圧源GNDaを使用して、PMOSの電流メモリの場合にはアナログ系の電源電圧源VDDaを使用する。
【0105】
逆の極性の電源をシールドに用いてしまうと、アナログ系の接地電圧源GNDaや電源電圧源VDDaといえども、数十mV以上のノイズを持っており、電流メモリがサンプルホールドするときの精度に影響してしまう。
画像データが転送されている間は、ディスプレイパネル102上の各ドライバが高い周波数で動作している。このため、電源系のインピーダンスの存在により、各ICの電源レベルは別々に変動している。
たとえば、上述した例のように、ドライバIC101−1からマスタの基準電流を出力して、ドライバIC101−nで受け取ったとすると、ドライバIC101−nにとっては、ドライバIC101−1のGNDaとドライバIC101−nのGNDaのレベル差がノイズとして基準電流にかぶって見えてしまう。
カレントサンプリング回路202を設けたことにより、接地電源圧GNDaのレベルが変動しても電流メモリのキャパシタC211、C212によりゲート電圧も一緒に変動して、結局、トランジスタM211、M212のゲートソース間電圧は変動しないので、安定した基準電流をドライバ内に供給することができる。
【0106】
図12は、本実施形態に係る基準電流源回路の第2の構成例を示すブロック図である。
本基準電流源回路200Bが図4の基準電流源回路200Aと異なる点は、定電流源回路を設ける代わりに、基準電流IREFは、たとえばディスプレイパネル102に別途設けた定電流発生回路や電流出力型DACなどの電流源から、各々のドライバIC(本実施形態では101−1〜n)に供給するようにしたことにある。
その他の構成、機能は、図4の回路と同様である。
なお、カレントミラー回路の代わりに、複数個のカレントサンプリング回路に接続するように構成することも可能である。
【0107】
以上、基準電流源回路200の具体的な構成および機能について詳細に説明したが、以下、ドライバIC101の残りの他の構成要素の機能について説明する。
【0108】
テスト回路1000は、入力信号TMODEおよびTCLKに応じて、回路全体の動作をテストして、該当する回路のテスト出力をTOUTに出力する。
【0109】
制御回路300は、方向制御信号DIR、リセット信号RESET、ロードパルスLOAD、ラッチパルスLATCHおよびクロック信号MCLKに応じて、書き込み回路400、フラグ用双方向シフトレジスタ500および制御信号発生回路700−1〜700−(m/2)にそれぞれ駆動クロック信号や制御信号を出力する。
【0110】
書き込み回路400は、制御回路300からの駆動クロック信号や制御信号に基づき、入力されるmビットの画像データDin[m−1,0]をラッチして、好適にはシリアル・パラレル変換により動作周波数を低くして、画像データ用レジスタアレイ600に出力する。
【0111】
フラグ用双方向シフトレジスタ500は、方向制御信号DIRや制御回路300から入力される駆動クロック信号や制御信号に従って、シフトレジスタの両端からそれぞれ入力されるフラグ信号(パルス信号)START/NEXTとNEXT/STARTを左または右の何れかの方向にシフトし、シフトしたフラグ信号を画像データ用レジスタアレイ600に供給し、書き込み回路400から入力される画像データを書き込むレジスタアレイの位置(アドレス)を選択する。
【0112】
画像データ用レジスタアレイ(画像用メモリ)600は、たとえばダブルバッファ型のレジスタから構成されており、書き込み回路400から入力される画像データを前段のレジスタで保持し、ラッチパルスLATCHの入力に応じて保持した画像データを後段のレジスタに転送し、制御信号発生回路700−1,700−(m/2)から入力されるチャネル選択信号に応じて、ディジタル・アナログ変換回路DAC800−1〜800−mに順次出力する。
【0113】
DAC800−1〜800−mは、電流出力型ディジタル/アナログ変換回路である。すなわち、これらの変換回路は、画像データ用レジスタアレイ600から順次入力される画像データに対応した電流信号を発生し、電流出力回路900−1〜900−mを構成するカレントサンプリング回路に時分割で出力する。
【0114】
電流出力回路900−1,900−2,‥‥,900−mは、前述した本発明に係るカレントサンプリング回路および高耐圧または中耐圧の電流出力トランジスタによって構成されている。これらの電流出力回路は、ディジタル・アナログ変換回路DAC800−1,800−2,‥‥,800−mから入力される画像データに対応した変換電流をサンプリングして保持し、そして、保持した電流をLOAD信号の入力に応じて複数の出力端子に出力する。
【0115】
本実施形態の電流出力型ドライバIC101は、外部から供給される制御信号に基づき、入力される画像データDin[m−1,0]を保持し、保持した画像データをチャネル選択信号に従ってDAC800−1〜800−mに出力する。
ディジタル・アナログ変換回路DAC800−1〜800−mにより、基準電流源回路200から供給された基準電流IREFおよび入力される画像データに応じた電流が生成されて電流出力回路900−1〜900−mに供給される。そして、電流出力回路900−1〜900−mにより、ディジタル・アナログ変換回路DAC800−1〜800−mから供給された電流が保持され、保持した電流がLOAD信号の入力に応じて複数の出力端子に出力され、図示しないディスプレイパネル上の複数のデータ線に供給される。
【0116】
図13は、本実施形態の電流出力回路の一構成例を示す回路図である。
電流出力回路900は、図13に示すように、それぞれ複数のカレントサンプリング回路からなる第1のバンク901、第2のバンク902およびディスプレイパネル102を駆動するのに必要な電圧に足りる中耐圧または高耐圧の所定の耐圧を有する複数のトランジスタからなる電流出力トランジスタアレイ903により構成されている。
【0117】
図13に示すように、第1のバンク901と第2のバンク902に、出力電流のチャネルの数だけそれぞれ複数のカレントサンプリング回路901−1〜901−n、902−1〜902−nが配置されている。
第1のバンク901の各チャネルのカレントサンプリング回路901−1〜901−nは、第2のバンク902のそれぞれのチャネルのカレントサンプリング回路902−1〜902−nに対応して配置されている。
さらに、第1のバンク901と第2のバンク902の各チャネルのカレントサンプリング回路901−1〜901−n、902−1〜902−nは、電流出力トランジスタアレイ903の各チャネルの所定の耐圧を有するトランジスタ903−1〜903−nに対応して配置されている。
【0118】
たとえば、第1のバンク901において、1チャネル目のカレントサンプリング回路901−1と第2のバンク902の1チャネル目のカレントサンプリング回路902−1、並びに電流出力トランジスタアレイ903における1チャネル目の所定の耐圧を有するトランジスタ903−1に対応して配置されている。
カレントサンプリング回路901−1の電流出力端子IOUTとカレントサンプリング回路902−1の電流出力端子IOUTが所定の耐圧を有するトランジスタ903−1のソースに共通に接続されている。
同様に、第1のバンク901のnチャネル目のカレントサンプリング回路901−nと第2のバンク902のnチャネル目のカレントサンプリング回路902−n、並びに電流出力トランジスタアレイ903におけるnチャネル目の所定の耐圧を有するトランジスタ903−nに対応して配置されている。
カレントサンプリング回路901−nの電流出力端子IOUTとカレントサンプリング回路902−nの電流出力端子IOUTが所定の耐圧を有するトランジスタ903−nのソースに共通に接続されている。
電流出力トランジスタアレイ903において、所定の耐圧を有するトランジスタ903−1,903−2,…,903−nのドレインは、それぞれ出力パッド904−1,904−2,…,904−nに接続されている。
【0119】
第1のバンク901および第2のバンク902のすべてのカレントサンプリング回路901−1〜901−n、902−1〜902−nの電流入力端子IINは、図13に示していない電流出力型DACの電流出力端子に接続されている。第1のバンク901のカレントサンプリング回路901−1〜901−nと第2のバンク902のカレントサンプリング回路902−1〜902−nは、制御信号OE0、OE1に応じて交互に書き込みモードと、読み出しモードに制御される。
これらのカレントサンプリング回路901−1〜901−n、902−1〜902−nにより、DACの出力電流に応じた駆動電流を電流出力トランジスタ903−1,903−2,…,903−nを介して負荷側である図示しないデータ線に出力する。
【0120】
本実施形態の電流出力回路900は、たとえば、有機EL素子を駆動する場合、10V〜20V程度の電圧で、DACの出力電流に応じた駆動電流を有機EL素子の供給する必要がある。
このため、各出力チャネルごとに1個の中耐圧または高耐圧の所定の耐圧を有するトランジスタ903−1〜903−nを設けて、カレントサンプリング回路からの出力電流をパッド904−1〜904−nを介して、各チャネルの有機EL素子に出力することで高電圧に対応している。
【0121】
図14は、電流出力回路900の第1および第2のバンク901,902に採用されるカレントサンプリング回路901−1〜901−n,902−1〜902−nの具体的な構成例を示す回路図である。
【0122】
本電流出力回路900のカレントサンプリング回路は、図14に示すように、PMOSトランジスタM901,M902、スイッチング素子SW901〜SW906、キャパシタC901,C902、2入力NANDゲートNG901〜NG903、およびインバータINV901〜905を有している。
【0123】
図14に示すように、電流出力回路900のカレントサンプリング回路において、NANDゲートNG901とインバータINV901の出力信号により、スイッチング素子SW901とSW905のオン/オフが制御され、NANDゲートNG902とインバータINV902の出力信号により、スイッチング素子SW902とSW906がオン/オフが制御される。
また、インバータINV903の出力信号により、スイッチング素子SW903がオン/オフが制御され、インバータINV905の出力信号により、スイッチング素子SW904がオン/オフが制御される。
【0124】
なお、図14に示すように、スイッチング素子SW901,SW902,SW905とSW906は、PMOSトランジスタにより構成され、スイッチング素子SW903とSW904は、NMOSトランジスタにより構成されている。
【0125】
NANDゲートNG901の入力端子にそれぞれクロック信号CK1とインバータINV903の出力信号が入力され、NANDゲートNG902の入力端子にそれぞれクロック信号CK2とインバータINV903の出力信号が入力される。
NANDゲートNG903の入力端子にそれぞれ選択信号SELと書き込みイネーブル信号WEが印加される。
インバータINV901の入力端子がNANDゲートNG901の出力端子に接続され、インバータINV902の入力端子がNANDゲートNG902の出力端子に接続され、インバータINV903の入力端子がNANDゲートNG903の出力端子に接続されている。
また、インバータINV904の入力端子に、出力イネーブル信号OEが印加される。インバータINV905の入力端子がインバータINV904の出力端子に接続されている。
【0126】
本カレントサンプリング回路において、電流書き込み(サンプリング)のとき、選択信号SELと書き込みイネーブル信号WEがともにハイレベルに保持されるとき、インバータINV903の出力がハイレベルとなり、スイッチング素子SW903がオンする。このとき、クロック信号CK1とCK2がハイレベルに保持されるので、NANDゲートNG901とNG902の出力がハイレベル、インバータINV901とINV902の出力がローレベルにそれぞれ保持される。このとき、スイッチング素子SW901,SW902とSW903がオンし、その他のスイッチング素子SW904,SW905とSW906がオフする。これにより、トランジスタM901とM902のゲート電圧がそれぞれキャパシタC901の電極とC902の電極に入力する。
【0127】
電流書き込み終了後、クロック信号CK1とCK2が順次ローレベルに切り換わる。これに応じて、スイッチング素子SW901とSW902が順次オフ状態に切り換わる。一方、スイッチング素子SW901がオフするに伴って、スイッチング素子SW905がオンし、スイッチング素子SW902がオフするに伴って、スイッチング素子SW906がオンする。
そして、書き込みイネーブル信号WEがローレベルに切り換わると、スイッチング素子SW903がオフする。このとき、キャパシタC901とC902により、トランジスタM901とM902のゲート電圧がそれぞれ保持される。
【0128】
電流読み出し(電流出力)のとき、出力イネーブル信号OEがハイレベルに保持される。これに応じて、スイッチング素子SW904がオンするので、キャパシタC901とC902に保持されている電圧により、トランジスタM901とM902がそれぞれのゲート電圧によって決まる飽和電流を流し、この電流が出力端子Tout から負荷側に出力される。
【0129】
本カレントサンプリング回路のPMOSトランジスタM902は、カスコードのトランジスタとして動作するので、出力電流精度の改善および負荷側のバラツキによる影響を低減できる。
【0130】
本カレントサンプリング回路において、好適には、スイッチング素子SW905を構成するMOSトランジスタのチャネル幅はスイッチング素子SW901を構成するMOSトランジスタのチャネル幅の約1/2に形成される。または、3本のゲートのうち、1本をスイッチング素子SW905として使用して2本をスイッチング素子SW901として使用する。なお、スイッチング素子SW902とSW906を構成するMOSトランジスタについても同様である。
【0131】
電流書き込みからホールド状態に移る時、スイッチング素子SW901とSW902がオフする時に発生するチャージ電荷をキャンセルすることが正確な書き込み電流をホールドするために重要である。スイッチング素子SW901やSW902がオフするより先にスイッチング素子SW905やSW906がオンしてしまうと、キャンセルする効果が非常に小さくなってしまう。このため、スイッチング素子SW901とSW902を駆動するNAND出力より後のインバータの出力でスイッチング素子SW905とSW906を駆動する。
【0132】
本カレントサンプリング回路によれば、半導体集積回路化した場合に問題になるスイッチング動作の影響も改善でき、また、電流書き込み時と電流読み出し時の電流値は十分な精度で一致して、かつ、出力負荷側の回路のばらつきによる影響が抑制される。
【0133】
以上のように、各カレントサンプリング回路において、選択信号SELと書き込みイネーブル信号WEがアクティブ状態(たとえば、ハイレベル)のとき、クロック信号CK1とCK2により設定したタイミングでカレントサンプリング回路のキャパシタC901とC902にDACからの出力電流に応じたゲート電圧が取り込まれて、保持される。そして、読み出しイネーブル信号OEがアクティブ状態(たとえ、ハイレベル)のとき、キャパシタC901とC902に保持されているゲート電圧に応じた電流が出力される。
このため、本実施形態の電流出力回路900によって、各カレントサンプリング回路により、DACの出力電流に基づき、高精度の駆動電流が各チャネルの有機EL素子に供給される。
【0134】
図15は、図3の電流出力型ドライバICの動作を示すタイミングチャートである。以下、図13および図15を参照しつつ、図3の電流出力型ドライバICの動作について説明する。
【0135】
図13に示すように、第1のバンク901と第2のバンク902のカレントサンプリング回路は、交互にイネーブル信号OE0とOE1により、書き込み動作と読み出し動作が制御される。すなわち、第1のバンク901の各カレントサンプリング回路の書き込みイネーブル信号WEとして、イネーブル信号OE0が入力され、読み出しイネーブル信号OEとして、イネーブル信号OE1が入力される。逆に、第2のバンク902の各カレントサンプリング回路において、書き込みイネーブル信号WEとして、イネーブル信号OE1が入力され、読み出しイネーブル信号OEとして、イネーブル信号OE0が入力される。
【0136】
このため、第1のバンク901のカレントサンプリング回路が書き込みのとき、第2のバンク902のカレントサンプリング回路が電流を出力し、逆に、第2のバンク902のカレントサンプリング回路が書き込みのとき、第1のバンク901のカレントサンプリング回路が電流を出力する。すなわち、第1のバンク901のカレントサンプリング回路と第2のバンク902のカレントサンプリング回路が交互に書き込みモードと読み出し(電流出力)モードに制御される。
【0137】
図15(A)〜(F)に示すように、クロック信号CK1,CK2およびイネーブル信号OE0,OE1は、ラッチパルスLATCHに同期して生成される。なお、ラッチパルスLATCHは、システムによって生成され、制御信号発生回路700−1,700−(m/2)に供給される。これらの制御信号発生回路700−1,700−(m/2)により、上述したクロック信号CK1,CK2、イネーブル信号OE0,OE1がそれぞれ生成され、電流出力回路900に供給される。
【0138】
図15(A)〜(F)に示すように、ラッチパルスLATCHに同期して、クロック信号CK1,CK2およびイネーブル信号OE0,OE1が生成される。ラッチパルスLATCHの各周期ごとに、イネーブル信号OE0とイネーブル信号OE1が交互にハイレベルとローレベルに保持される。
【0139】
イネーブル信号OE0がハイレベルのとき、第1のバンク901のカレントサンプリング回路が書き込みを行う。このとき、第1のバンク901のカレントサンプリング回路901−1,901−2,…,901−nにおいて、クロック信号CK1とCK2により設定したタイミングで、キャパシタC901とC902にトランジスタM901とM902のゲート電圧がそれぞれ印加され、保持される。
【0140】
次のラッチパルスLATCHの周期においてに、イネーブル信号OE0がローレベルに切り換わり、イネーブル信号OE1がハイレベルに切り換わる。このため、第2のバンク902のカレントサンプリング回路が書き込みを行い、第1のバンク901のカレントサンプリング回路が読み出し、すなわち電流出力を行う。
図15(G),(H)に示すように、このとき、たとえば、第1のバンク901のカレントサンプリング回路901−1の電流出力端子IOUTから電流が出力される。
【0141】
上述したように、本実施形態の電流出力回路900において、イネーブル信号OE0とOE1に応じて、第1のバンク901のカレントサンプリング回路と第2のバンク902のカレントサンプリング回路が交互に書き込みモードと読み出しモードに制御され、書き込みモードのときカレントサンプリング回路はDACからの出力電流に応じて書き込みを行い、そして、読み出しモードのとき書き込みモード動作時に保持された電流を出力するので、DACの出力電流に応じた電流を高精度で負荷側に供給する。
【0142】
図16は、図3の電流出力型ドライバIC101におけるレジスタアレイ600(画像メモリ)の一構成例を示す回路図である。
なお、図16に示す回路例は、図3にDAC1個分に対応するレジスタアレイの部分回路である。以下の説明では、便宜上この部分回路をレジスタアレイとし、符号600を付して説明する。
【0143】
図16に示すように、レジスタアレイ600を構成する単位セルは、たとえば、トランスミッションゲートを持つD型ラッチ回路が2段接続したダブルバッファ型のラッチ回路602−11,602−12,…,602−1n〜602−m1,602−m2,…,602−mnである。
ラッチ回路602−11〜602−mnは、DAC1個の出力に接続するカレントサンプリング回路のチャンネル数nをワード数として、画像データのビット幅mをビット幅としたn×mのアレイを構成している。
各ラッチ回路602−11〜602−mnにおいて、前段のラッチ回路のトランスミッションゲートは、フラグレジスタ500−1,500−2,…,500−iの出力WD1,WD2,…,WDiによってオン/オフされる。
【0144】
このような構成においては、たとえばスタートパルス信号STARTがフラグレジスタ500−1に入力される。また、画像データが書き込み回路を介してドライバIC内部のデータバスDX0〜DXm−1,DY0〜DYm−1およびDZ0〜DZm−1に出力される。
スタートパルス信号STARTがフラグレジスタ500−1,500−2,…,500−iによって順次シフトされることにより、たとえば、3チャネル分ずつ画像データが2段接続したダブルバッファ型のラッチ回路のうち、前段のラッチ回路に書き込まれる。
【0145】
画像データの書き込みが終わると、ラッチパルスLATCHの入力により、それぞれのダブルバッファ型のラッチ回路において、前段のラッチ回路に保持されている画像データが後段のラッチ回路に出力される。後段のラッチ回路の出力部分は選択回路になっていて、各選択回路の出力が共通のデータバス606[m−1,0]の該当するビット線に接続されている。データバス606[m−1,0]がバッファ604の入力側に接続されている。バッファ604の出力端子がDACのデコーダの入力端子に接続されている。すなわち、ダブルバッファ型のラッチ回路の出力がバッファ604を介して、DACのデコーダに入力される。
【0146】
ダブルバッファ型のラッチ回路602−i1,602−i2,…,602−inのうち、どのラッチ回路の出力がバッファ604に出力されるかは、それぞれのダブルバッファ型ラッチ回路の後段の選択回路に入力される選択信号SEL1,SEL2,…,SELnによって制御される。
図16に示すように、選択信号SEL1,SEL2,…,SELnがバッファ605に入力され、バッファ605によってバッファされた選択信号がそれぞれのダブルバッファ型ラッチ回路602−11,602−12,…,602−1n〜602−m1,602−m2,…,602−mnに出力される。
【0147】
また、図17は、図3のレジスタアレイ600、制御信号発生回路700、DAC800および電流出力回路900を含む部分回路の構成を示すブロック図である。
図17の構成において、時分割でレジスタアレイ600からディジタルの画像データを読み出して、DAC800によって画像データに応じた電流が出力され、逐次電流出力回路900に書き込むという一連の動作が行われる。制御信号発生回路700は、この一連の動作を制御するための制御信号を発生し、電流出力型駆動回路の各構成部分に出力する。
【0148】
たとえば、DAC800のデコーダの入力側には、nチャネル分のレジスタアレイ603−1,603−2,…,603−nが選択回路および出力バッファ604を介して接続されている。DAC800の出力側には、nチャネル分の電流IO1,IO2,…,IOnを出力する電流出力回路900が接続されている。どのチャネルの画像データをレジスタアレイ600から選択して、DAC800に出力するかは、制御信号発生回路700によって生成した選択信号SEL1,SEL2,…,SELnによって制御される。選択されたチャネルの画像データがレジスタアレイ600からDAC800のデコーダに入力され、DAC800により電流出力に変換され、電流出力回路900に書き込まれる。
【0149】
電流出力回路900において、図17に示すように、第1のバンク901のそれぞれのカレントサンプリング回路と第2のバンク902のそれぞれのカレントサンプリング回路は、制御信号発生回路700から入力される交互にハイレベルとローレベルで切り換わるイネーブル信号OE0とOE1に応じて、書き込みモードと読み出しモードを繰り返し、DAC800から出力された電流を取り込み、さらに電流出力トランジスタを介して図示しない画像表示素子、例えば、有機EL素子に出力する。
【0150】
図18は、図17の各構成部分の動作を示すタイミングチャートである。以下、図17および図18を参照しつつ、この回路群の基本動作について説明する。
【0151】
各動作周期において、ラッチパルスLATCHの入力により、制御信号発生回路700がクリアされ、動作がスタートする。
【0152】
図18(A)〜(G)に示すように、ラッチパルスLATCHに続いて、制御信号発生回路700から選択信号SEL1,SEL2,…,SELnが順番に生成される。また、それぞれの選択信号とともに、各チャネルに供給されるクロック信号CK11,CK12,CK21,CK22,…,CK1n,CK2nも順番に生成される。
【0153】
選択信号SEL1,SEL2,…,SELnがレジスタアレイ600に供給され、これに応じてレジスタアレイ600に保持されている各チャネルの画像データが順次読み出されてディジタル・アナログ変換回路DAC800のデコーダに入力される。
DAC800によって、入力される画像データが逐次電流出力に変換され、電流出力回路900に出力される。電流出力回路900において、第1のバンク901と第2のバンク902のうち、イネーブル信号OE0とOE1により、一方が書き込みモードに制御され、他方が読み出しモードに制御される。DAC800から出力される電流が、チャネル選択信号SEL1,SEL2,…,SELnに応じて、書き込みモード側のバンクにある各カレントサンプリング回路に順番に書き込まれる。
【0154】
なお、カレントサンプリング回路には、チャネル選択信号と同時に、第1のスイッチ回路を先にオフさせるための第1のクロック信号群CK11,CK12,…,CK1nと、第1のスイッチ回路に遅れて第2のスイッチ回路をオフさせるための第2のクロック信号群CK21,CK22,…,CK2nが供給される。これらの選択信号は、チャネルごとに揃えないで、数種類の選択信号を組み合わせる形式で配線本数を減らしても良いし、また、クロック信号は、チャネルごとに揃えないで、2〜3組の信号を共用してもよい。
【0155】
図18(A)〜(G)に示すように、外部からロードパルスLOADが入力されると、書き込みモードと読み出しモードの切り換えを制御するOE0とOE1の信号が反転して、交互にローレベルとハイレベルで切り替わる。イネーブル信号OE0がローレベルでイネーブル信号OE1がハイレベルのときには、第1のバンク901のカレントサンプリング回路が電流読み出しモードで動作し、電流の出力が行い、第2のバンク902のカレントサンプリング回路が書き込みモードで動作し、DACからの出力電流を取り込む。一方、イネーブル信号OE0がハイレベルでイネーブル信号OE1がローレベルのときは、第2のバンク902のカレントサンプリング回路が読み出しモードで動作し、各カレントサンプリング回路からホールドした電流が出力され、第1のバンク901のカレントサンプリング回路が書き込みモードで動作し、DACからの出力電流を取り込む。
【0156】
以上のように、十分な電流出力精度を有する電流サンプリング(カレントサンプリング)回路を用いて、カレントサンプリング回路に時分割で電流書き込みを制御する制御信号発生回路を設け、さらに電流出力型のD/A変換回路の出力電流を時分割で複数のカレントサンプリング回路に書き込む方式をとることで、D/A変換回路の個数を低減し、多ビットのDACをレイアウトすることが可能となる。
【0157】
以上説明したように、本第1の実施形態によれば、カレントサンプリング回路を用いることにより、マスターの基準電流を共用できるので、ディスプレイを分割駆動しているドライバ間の輝度段差を十分小さくすることができ、また、ディスプレイパネル上の基準電流の配線本数を削減することができる。
また、垂直ブランキング期間に画像データの信号を固定して各データ線ドライバへの分配を行うことで、基準電流へのディジタル信号のクロストークの影響を大幅に小さくすることができる。また、画像データを転送しているときには、各ドライバの基準電流源回路に設けたカレントサンプリング回路にホールドした基準電流を用いることにより、動作中のノイズの影響を小さくすることができる。以上のことから、本実施形態に係るディスプレイデバイスにより大型で高階調の有機ELディスプレイを実現できる。
【0158】
第2実施形態
図19は、本発明に係る有機ELディスプレイデバイスの第2の実施形態を示す構成図である。
【0159】
本第2の実施形態が上述した第1の実施形態と異なる点は、ディスプレイパネル102Aを図中長手方向(横方向)に分割し、さらに上下にも分割して、上下両方からドライバIC101−1〜101−n、および101−(n+1)〜101−(2n)により駆動するようにした点にある。
【0160】
本第2の実施形態においては、ディスプレイパネル102Aは、図中上半分がn個のドライバIC101−1〜101−nによって分割して駆動され、下半分が同じくn個のドライバIC101−(n+1)〜101−(2n)によって分割して駆動される。
この構成は、大型のディスプレイの場合に好適である。
【0161】
本第2の実施形態においても、ドライバIC101−1〜101−(2n)の順番に基準電流を取り込むため、好適には、入力端子TREFSTARTとT出力端子REFNEXTにより基準電流取り込み用のフラグを移動していくため、これら入出力端子が順番に接続されている。
このような方法をとらずに、サンプリング期間を示す制御端子を設けて、パネル上に設けた制御用ICにより集中して制御するように構成することも可能である。
【0162】
また、本ディスプレイデバイス100Aは、第1の実施形態と同様に、複数のドライバIC101−1〜101−n、101−(n+1)〜101−(2n)で分割してディスプレイパネル102を駆動するため、画像データも複数のドライバICに順番に書き込んでいく。
このため、ドライバIC間で書き込み位置を示すフラグを引き継ぐための入出力端子TSTART/NEXT、TNEXT/STARTが設けられている。
そして、初段のマスタドライバIC101−1の入出力端子TSTART/NEXTは、画像データの転送開始を示すパルス信号STARTの入力端に接続され、入出力端子TNEXT/STARTが次段のドライバIC101−2の入出力端子TSTART/NEXTに接続されている。ドライバIC101−2の入出力端子TNEXT/STARTが次段の図示しないドライバIC101−3の入出力端子TSTART/NEXTに接続されている。
以下同様にして、ドライバIC101−(2n−1)の入出力端子TNEXT/STARTが最終段のドライバIC101−(2n)の入出力端子TSTART/NEXTに接続されている。
【0163】
このような構成において、たとえば図示しない書き込み方向制御信号DIRにより、DIR=H(論理ハイレベル)のときは、入出力端子TSTART/NEXTはSTART入力として機能して、TNEXT/START端子はNEXT出力として機能して、図中ドライバICの左から右へフラグが移動して画像データが書き込まれる(ディスプレイパネルの上側のドライバIC101−1〜101−n)。
また、DIR=L(論理ローレベル)のときは、入出力端子TNEXT/STARTがSTART入力として機能して、入出力端子TSTART/NEXTはNEXT出力として機能して、図中ドライバICの右から左へ(ディスプレイパネルで左から右へ)フラグが移動して画像データが書き込まれる(ディスプレイパネルの下側のドライバ101−(n+1)〜101−(2n))。
【0164】
ここで、図19のディスプレイパネル100Aでの基準電流のサンプリング引継ぎ動作について、図20のタイミングチャートに関連付けて説明する。なお、以下の動作の説明はあくまでも一例で、パネル上に設けた制御用ICにより、集中して制御するように構成することも可能である。
【0165】
この場合、ディスプレイパネルの上側のドライバIC101−1〜101−nは、図示しない書き込み方向制御信号DIRがDIR=H(論理ハイレベル)で供給されて、入出力端子TSTART/NEXTはSTART入力として機能して、入出力端子TNEXT/STARTはNEXT出力として機能する。
これに対して、ディスプレイパネルの下側のドライバ101−(n+1)〜101−(2n)は、図示しない書き込み方向制御信号DIRがDIR=L(論理ローレベル)で供給されて、入出力端子TSTART/NEXTはNEXT入力として機能して、入出力端子TNEXT/STARTはSTART出力として機能する。
【0166】
ここで、図20(A)に示すように、水平同期信号HSYNCの(下向き)パルスが入力した後、図20(B),(E)に示すように、ドライバIC101−1の入出力端子TSTART(/NEXT)とドライバIC101−(n+1)の入出力端子T(NEXT/)STARTに画像データの転送開始を示すパルス信号STARTパルス=START(1)パルス=START(n+1)が入力される。
ドライバIC101−1の中をフラグが移動してドライバIC101−1の画像データ用のメモリに書き込み終わると、ドライバIC101−1の入出力端子TNEXT(/START)からドライバIC101−2の入出力端子TSTART(/NEXT)へドライバIC101−2の書き込み開始を示すパルス信号START(2)が出力される。これにより、ドライバIC101−2にフラグが移動してドライバIC101−2の画像データ用のメモリに書き込まれて行く。
同様に、ドライバIC101−(n+1)の中をフラグが移動してドライバIC101−(n+1)の画像データ用のメモリに書き込み終わると、ドライバIC101−(n+1)の入出力端子TSTART(/NEXT)からドライバIC101−(n+2)の入出力端子T(NEXT/)STARTへドライバIC101−(n+2)の書き込み開始を示すパルス信号START(n+2)が出力される。これにより、ドライバIC101−(n+2)にフラグが移動してドライバIC101−(n+2)の画像データ用のメモリに書き込まれて行く。
同様にして、パルス信号START(3)〜START(n)、START(n+3)〜START(2n)が次々に出力されて、各ドライバIC101−3〜101−n、101−(n+3)〜101−(2n)の画像データ用のメモリに画像データが書き込まれる。
【0167】
また、図20(H)に示すように、ドライバIC101−1の入力端子TREFSTARTに基準電流IREFの分配開始を示すパルス信号REFSTARTが入力される。
パルス信号REFSTARTは、図20(B)および(H)に示すように、パルスSTART(1)にオーバーラップするように入力される。ドライバIC101−1は、パルス信号START(1)を駆動クロックとしてパルス信号REFSTARTをラッチして、1サイクル後のパルス信号START(1)の立下りエッジで1サイクル幅の信号REFNEXT(1)パルスを出力端子TREFNEXT端子から出力する。ドライバIC101−1は、パルス信号REFNEXT(1)パルス発生時に基準電流IREFを基準電流入力端子IREFINから取り込む。
【0168】
ドライバIC101−2の入力端子TREFSTARTにパルス信号REFNEXT(1)が入力される。パルス信号REFNEXT(1)は、図2(C)および(I)に示すように、パルス信号START(2)にオーバーラップしている。ドライバIC101−2は、パルス信号START(2)を駆動クロックとしてパルス信号REFNEXT(1)をラッチして、1サイクル後のパルス信号START(2)の立下りエッジで1サイクル幅のパルス信号REFNEXT(2)を出力端子TREFNEXTから出力する。ドライバIC101−2は、パルス信号REFNEXT(2)発生時に基準電流IREFを基準電流入力端子TIREFINから取り込む。
同様にして、REFNEXT(3)〜REFNEXT(2n)のパルスが各ドライバIC101−3〜101−(2n−1)から順次に出力されて、各ドライバIC101−3〜101−(2n)に基準電流IREFが順番に取り込まれて行く。
【0169】
本第2の実施形態においては、その他の構成および機能は上述した第1の実施形態と同様である。
【0170】
本第2の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得られることはもとより、大型のディスプレイに好適に適用できる利点がある。
【0171】
【発明の効果】
以上説明したように、本発明によれば、分割駆動しているドライバ間の輝度段差を十分小さくすることができ、また、ディスプレイパネル上の基準電流の配線本数を削減することができる。
さらに、垂直ブランキング期間に画像データの信号を固定して各データ線ドライバへの分配を行うことで、基準電流へのディジタル信号のクロストークの影響を大幅に小さくすることができる。
また、画像データを転送しているときには、各ドライバの基準電流源回路に設けたカレントサンプリング回路にホールドした基準電流を用いることにより、動作中のノイズの影響を小さくすることができる。
その結果、大型で高階調の有機ELディスプレイを実現できる利点がある。
【図面の簡単な説明】
【図1】本発明に係る電流出力型駆動回路を採用した有機ELディスプレイデバイスの第1の実施形態を示す構成図である。
【図2】図1のディスプレイデバイスでの基準電流のサンプリング引き継ぎ動作について説明するための図である。
【図3】本発明に係る電流出力型ドライバICの構成例を示すブロック図である。
【図4】本実施形態に係る基準電流源回路の第1の構成例を示すブロック図である。
【図5】図4の定電流源回路の構成例を示す回路図である。
【図6】図4のカレントサンプリング回路およびカレントミラー回路の具体的な構成例を示す回路図である。
【図7】制御信号発生回路によるカレントサンプリング回路の制御動作について説明するための図である。
【図8】カレントミラー回路を構成する抵抗素子のレイアウト例を示す図である。
【図9】図8のレイアウトの効果を説明するための図である。
【図10】基準電流のドライバIC間の分配動作を説明するための図である。
【図11】ドライバIC間に分配するための基準電流配線のシールドおよび安定化方法を説明するための図である。
【図12】本実施形態に係る基準電流源回路の第2の構成例を示すブロック図である。
【図13】本実施形態に係る電流出力型ドライバICを構成する電流出力回路の一構成例を示す回路図である。
【図14】電流出力回路の第1および第2のバンクに採用されるカレントサンプリング回路の構成例を示す回路図である。
【図15】本実施形態に係る電流出力型ドライバICの動作を示すタイミングチャートである。
【図16】本実施形態に係る電流出力型ドライバICを構成するレジスタアレイの一構成例を示す回路図である。
【図17】本実施形態に係る電流出力型ドライバICを構成するレジスタアレイ、制御信号発生回路、DACおよび電流出力回路を含む部分回路の構成を示すブロック図である。
【図18】本実施形態に係る電流出力型ドライバICの部分回路の動作を示すタイミングチャートである。
【図19】本発明に係る電流出力型駆動回路を採用した有機ELディスプレイデバイスの第2の実施形態を示す構成図である。
【図20】図19のディスプレイデバイスでの基準電流のサンプリング引き継ぎ動作について説明するための図である。
【図21】液晶ディスプレイ用のデータ線ドライバなどで用いられる基準電圧発生回路を示す回路図である。
【図22】電圧出力型データ線ドライバにおける基準電圧のドライバIC間接続方式を説明するための図である。
【図23】電流出力型の陽極ドライバICにおける電流つなぎ方式を採用した有機ELフルカラーモジュール駆動システムを示す図である。
【符号の説明】
100…有機ELディスプレイデバイス、101,101−1〜101−n…電流出力型データ線ドライバ(ドライバIC)、200(−1〜−n),200A,200B…基準電流源回路(IREFC)、300…制御回路(CTL)、400…書き込み回路(WRT)、500…フラグ用双方向シフトレジスタ(FSFT)、600…画像データ用レジスタアレイ(REGARY)、700−1,700−(m/2)…制御信号発生回路(GEN)、800−1〜800−m…電流出力型DAC(ディジタル/アナログコンバータ)、900−1〜900−m…電流出力回路(IOUT)、901…第1のバンク、902…第2のバンク、903…電流出力トランジスタアレイ、1000…テスト回路(TST)。
Claims (19)
- 複数の領域に分割して分担された駆動対象に対して駆動電流を出力する電流出力型駆動回路であって、
上記駆動対象の各分担領域に対応して設けられた複数のドライバを有し、
上記各ドライバは、
供給される基準電流を上記駆動電流として上記駆動対象の対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路と
を有し、かつ、
上記基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続され、
上記各ドライバの基準電流源回路には、基準電流が時分割で分配され、
上記各ドライバは、基準電流分配開始を示す信号を受けると、上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す信号を次段のドライバ回路に出力する
電流出力型駆動回路。 - 上記各ドライバは、データメモリを有し、データの書き込み開始を示す第1の信号を受けると、入力データを上記データメモリに書き込み、データの書き込み開始を示す上記第1の信号を次段のドライバに出力し、かつ、基準電流分配開始を示す第2の信号を受けると、上記第1の信号に同期して上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す上記第2の信号を次段のドライバ回路に出力する
請求項1記載の電流出力型駆動回路。 - 上記基準電流源回路は、制御信号に応じて上記基準電流をサンプルホールドする電流メモリを含むカレントサンプリング回路と、
上記カレントサンプリング回路の電流メモリの上記基準電流の書き込みおよび読み出し動作を制御する制御信号を上記カレントサンプリング回路に出力する制御回路と
を少なくとも有する請求項1記載の電流出力型駆動回路。 - 上記カレントサンプリング回路は、第1電流メモリおよび第2電流メモリを含み、
上記制御回路は、上記第1電流メモリと第2電流メモリに上記基準電流入力端子から入力する基準電流の書き込みと、書き込んだ基準電流の読み出しを交互に行うように上記制御信号を上記カレントサンプリング回路に出力する
請求項3記載の電流出力型駆動回路。 - 上記出力手段は、複数の電流出力型のディジタル・アナログ変換回路を含み、
上記基準電流源回路のカレントサンプリング回路の電流メモリから読み出された基準電流をさらに複製または時分割で分配することで複数の基準電流に増やす手段を、有し、
上記複数の基準電流は、上記複数のディジタル・アナログ変換回路に供給される
請求項3記載の電流出力型駆動回路。 - 少なくともマスタとなる上記ドライバの基準電流源回路は、基準電流を生成して上記共通の電流配線に供給する基準電流発生回路を含む
請求項1記載の電流出力型駆動回路。 - 少なくともマスタとなる上記ドライバの基準電流源回路は、基準電流を生成して上記共通の電流配線に供給する基準電流発生回路を含む
請求項3記載の電流出力型駆動回路。 - 上記各ドライバは、入力データに応じて、複数チャネルの電流を出力するドライバであって、
上記入力データを保持するレジスタアレイをさらに有し、
上記基準電流源回路のサンプルホールドした基準電流をさらに複製または時分割で分配することで複数の基準電流に増やす手段を有し、
上記出力手段は、
上記複数の基準電流を受けて、上記レジスタアレイの保持データに応じた電流を出力する複数の変換回路と、
上記変換回路の出力電流に応じて、交互に電流書き込みモードと電流読み出しモードで動作する第1群の電流サンプリング回路と第2群の電流サンプリング回路とを有する電流出力回路と
を有する
請求項1記載の電流出力型駆動回路。 - 上記入力データは、ディジタル画像データであり、
上記画像データの動作が停止している垂直ブランキング期間に基準電流の上記各ドライバへの分配を行う手段を有し、
上記各ドライバは、上記画像データの転送に伴いディジタルノイズが発生している垂直ブランキング期間後においては各ドライバの基準電流源回路に保持した電流を基準電流として用いる
請求項8記載の電流出力型駆動回路。 - 上記基準電流の配線はシールド用の電源配線の間に配置されている
請求項1記載の電流出力型駆動回路。 - 上記基準電流の配線は、シールド用電源層を含む多層配線の場合、当該シールド用電源層の上層に配置されている
請求項1記載の電流出力型駆動回路。 - 各ドライバの基準電流をサンプルホールドする回路が全てオフしたときに、上記共通の基準電流配線の電位が大幅に変動することを抑制する手段を有する
請求項1記載の電流出力型駆動回路。 - 上記基準電流を複数の基準電流に増やす手段は、入力段に配置された抵抗素子を含む定電流源と、出力段に上記出力手段の出力部に対応するように並列に配置され、抵抗素子を含む複数の基準電流源から構成されたカレントミラー回路を有し、
上記複数の基準電流源のうち両端部に配置される基準電流源の抵抗素子が上記定電流源の抵抗素子の近傍に配置されている
請求項5記載の電流出力型駆動回路。 - 上記基準電流源を構成する抵抗素子を分割して各々が襷がけとなるようにレイアウトされている
請求項13記載の電流出力型駆動回路。 - 複数の領域に分割して分担されたディスプレイパネルの当該分担領域に対して駆動電流を出力するディスプレイデバイスであって、
上記ディスプレイパネルの各分割領域に対応して設けられた複数のドライバを有し、
上記各ドライバは、
供給される基準電流を上記駆動電流として上記ディスプレイパネルの対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路と
を有し、かつ、
上記基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続され、
上記各ドライバの基準電流源回路には、基準電流が時分割で分配され、
上記各ドライバは、基準電流分配開始を示す信号を受けると、上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す信号を次段のドライバ回路に出力する
ディスプレイデバイス。 - 上記各ドライバは、データメモリを有し、データの書き込み開始を示す第1の信号を受けると、入力データを上記データメモリに書き込み、データの書き込み開始を示す上記第1の信号を次段のドライバに出力し、かつ、基準電流分配開始を示す第2の信号を受けると、上記第1の信号に同期して上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す上記第2の信号を次段のドライバ回路に出力する
請求項15記載のディスプレイデバイス。 - 上記基準電流の配線はシールド用の電源配線の間に配置されている
請求項15記載のディスプレイデバイス。 - 上記基準電流の配線は、シールド用電源層を含む多層配線の場合、当該シールド用電源層の上層に配置されている
請求項15記載のディスプレイデバイス。 - 各ドライバの基準電流をサンプルホールドする回路が全てオフしたときに、上記共通の基準電流配線の電位が大幅に変動することを抑制する手段を有する
請求項15記載のディスプレイデバイス。
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