TWI248641B - Polished semiconductor wafer, and process for producing it - Google Patents

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Description

1248641 五 、發明說明（1) 一、【發明所屬之技術領域】 一身又半導體晶圓正、北 之努力-致集中在影響平導3加平整度所作 。尤其該等次步驟〔曰圓製造次步驟上 /或研磨及拋光。實際上經常實施者係 面之精研及 光步驟實施之至少-種抱光步驟。但早面或雙面拋 ⑴中清楚顯示者，兩個面鞋 人：：腑 整度、尤其該兩個面邊、缘…整度具有㈣.驟：可對平 前成形操作(例如：半導體晶圓之研磨及/或精研)為移除先 面上之#傷’纟實施第—次拋光步驟之前體 晶圓加以触刻。上述專利申請案中曾述及：若將以， 圓曝露於银刻過程中流至半導體晶圓邊界 = 流動體，經拋光之半導體晶圓正面邊緣區内容易形成 起部分。為避免此效果，建議在半導體晶圓前面放置一屏 遮以防止蝕刻劑能直接沖擊半導體晶圓之邊界。該文獻對 半導體晶圓邊緣區内平整度預定影響，尤其有關使半導體 晶圓適於‘ 0 . 1微米技術方面，之任何潛力並無任何顯示 一、【先前技術】 本發明之目的係展示該潛力。 此乃因為經發現：藉拋光可達成之半導體晶圓邊緣區 平整度可藉半導體晶圓先行蝕刻以預定之方式予以影響。 此係一驚奇之結果，即使用歐洲專利Ep丨丨丨9 〇 3 1 A 2所揭 不之方法，蓋因前此係假設：蝕刻作用對半導體晶圓之幾 口48641 I、發明說明（2) 何形狀具有不良影響，而且唯有藉最適化之拋光作用始可 部分消除该項不良影響。 如諸發明人業已證實者，所申請專利之半導體晶圓背 面幾何形狀係使半導體晶圓適於$ 〇 · 1微米技術之一項重 要特性。此項結果同樣邡非預期者，蓋因就電子結構之可 能最低線寬而言，正面肀整度乃形成興趣之重點。再者， 諸發明人業已證實：製造具有申請專利之背面之半導體晶 圓時，在第一個拋光步驟之前，以一定方式實施蝕刻步驟 非常重要。 三、【發明内容】 本發明之内容係一用以製作電子元件之拋光半導體晶 圓，該晶圓具有一正面、一背面及一邊緣，該邊緣形成該 半導體之圓周且係該晶圓經製輪廓界限之一部分。該晶圓 具有一經拋光之正面，電子元件係製作在該正面内。對正 面平整度之要求非常嚴格，若該晶圓係用以容納線寬〇 . 1 ;ί政米或以下（$ 0 · 1微米技術）則該等要求特別高。為使該 晶圓可聚集最多此型電路，需確保所要求之平整度儘可能 接近該正面之邊緣。 本發明之技術内容係一具有一正面、一背面及一邊緣 R之拋光半導體晶圓，該邊緣r係位於距半導體晶圓中心一 段距離之半徑上且係該半導體晶圓經製輪廓邊^之一部分 ，其中在背面R-6公厘至R-1公厘之範圍内背面平整度與一 理想平面之最大差異是〇 · 1微米或更小。 正又/、 本發明之另一技術内容係一種用以製造拋光半導體晶
頁 1248641
圓之方法’其中包括 圓及至少一次抛=，^ 一次用液體蝕刻劑處理半導體晶 中該蝕刻劑係流至至匕半導體晶圓正面，在實施處理過程 體之半導體晶圓邊$導體晶圓之邊界上，面向蝕刻劑流動 沖擊，其中該半辦f少一部分係經屏遮以免遭受蝕刻劑 距離係沿半暮麯 日日圓之邊界係沿一距離加以屏遮，該 長。 從d之方向延伸且係至少d + 1 0 0微米 四、【實施方式】 實施此方法中之蝕 面及背面一直到達邊緣 至少正面之平整度加以 整度實際上亦屬可能， 相對地普通等級，半導 光步驟加以改進。此對 流動體之半導體晶圓邊 劑流入，而且為覆蓋半 用，如沿垂直於蝕刻劑 之方向所看到者，該邊 度與1 0 0微米長度之和c 刻步驟所 區均特別 最適化， 蓋因若半 體晶圓之 本發明極 界不僅至 導體晶圓 流動方向 界之最低 製成之 平整。 此乃歸 導體晶 正面平 為重要 少部分 邊緣前 及平行 長度對 半導體 在隨後 功於背 圓背面 整度幾 ，.蓋因 加以屏 面一個 於半導 應於半 晶圓’其ϋ 拋光過程4 面之改良今 平整度僅令 乎無法藉拍 面向餘刻齊 遮以防♦ 虫亥丨 區之屏遮竹 體晶圓厚肩 導體晶圓厚
所以，本發明之另一技術内容係一種配（裝）置，其中 包括一半導體晶圓及一屏遮，該屏遮位於半導體晶圓邊界 之七方且至少屏遮該半導體晶圓之邊界以防止液體蝕刻劑 流至邊界上，該半導體晶圓之邊界形成一輪廓，該輪廓自 内輪廓端Ε、通過長度Ρ ，延伸至半導體晶圓之邊緣r，該
1248641 五、發明說明（4) 邊緣位於距半導體晶圓中心一段距離之半徑上並形成該半 導體晶圓之圓周，該屏遮具有一最接近半導體晶圓邊界且 距内輪廓端E —段距離△之邊境S及一位於距半導體晶圓邊 界最遠處之邊境，該屏遮所屏遮之半導體晶圓邊界係沿一 距離面向蝕刻劑之流動體，該距離係沿半導體晶圓厚度d 之方向延伸且係至少d+ 1 0 0微米長。 茲參考諸附圖將本發明加以更詳細之說明如下： 第一圖所示係圖示半導體晶圓橫斷面之一部分。 第二圖所圖示者係半導體晶圓之一邊緣區及該邊緣區與理 想平面之關係。 第三圖所示係本發明半導體晶圓及屏遮配置之一般形式。 第四圖係利用有關一個比較例及三個實施例之圖解以說明 本發明對邊緣區内半導體晶圓背面平整度之影響。 第五圖至第十二圖所示係半導體晶圓蝕刻過程中半導體晶 圓及屏遮配置之不同具體實施例；第五圖内之配置形成既 有技術之一部分。 在第一圖内，半導體晶圓1之圖示僅限於其邊緣區， 蓋因本發明對該區之平整度具有改良效果。半導體晶圓1 之說明係配合一坐標之二維系統，藉助於該坐標二維系統 ，隨後可將半導體晶圓及屏遮之相對位置表達清楚。該坐 標糸統之參考點係半導體晶圓之中心’在貫施名虫刻過程中 ，該半導體晶圓係圍繞該中心轉動。該半導體晶圓之邊緣 R係位於距該中心一段距離之半徑上且形成該半導體晶圓 之圓周。該邊緣係半導體晶圓作過輪廓之邊界4之一部分
1248641 五、發明說明（5) ’ 5亥輪廊係利闲士、 在一習知圓邊牛^工列如：一輪廓（仿形）研磨輪）、 輪廓位置3 ϊ v内、以機械方式製成者。最接近中心之 地或非斜t軚以内輪廓端E。該半導體晶圓之邊界可對稱 5 、稱地磨圓。本發明特烕興趣半、 二係特別位於半導體晶圓正面背面3上 中心R-1公厘至!^6公厘處。 牛¥體晶圓 ,在實施蝕刻過程中，半導體晶圓（最好實質上 :二露於一液體蝕刻劑流動體，該液體蝕刻劑係以特括定2 2、平行於坐標系統所示之徑向流至半導體晶圓 適虽之蝕刻劑係鹼性及酸性兩種反應液。但，以酸^ _ 液為佳，蓋因該等酸性反應液將金屬雜質引進半二 内之風險大幅減低。特別合適之蝕刻劑含有氟化氫水：： 及至少一種氧化酸（尤以硝酸更佳）及（也許）其他添加 為使蝕刻作用之材料移除更加均勻，最好將小氣泡分： 蝕刻劑中。舉例έ之，實施此項工作可依照美國專利U s 5, 451，267 中所述。 面向蝕刻劑流動體之半導體晶圓邊界最好至少部分以 本發明之方式加以屏遮。此乃意謂位於蝕刻劑流動方向半 導體晶圓圓周之至少一部分係加以屏遮。但，若位於I虫刻 劑流動方向半導體晶圓圓周係以本發明之方式加以完全屏 遮，屏遮作用對半導體晶圓正、背兩面平整度之效果則最 高。所以此項選擇係屬最佳者。另一方面，除最低要求之 外，以本發明之方式將半導體晶圓加以部分或完全屏遮亦 屬可能。
第9頁 1248641 五、發明說明（β) 由第二圖可看出：半導體曰曰m 公厘至R - 4公厘之範圍内）顯示材二之邊緣區内（尤其R - 1 成該區内與理想平面之多多少少料之移除量增加。此乃形 及月面成形過程中擬使平整度接差異，该理想平面係正面 作用，僅能對該項差異作有限声近之模式。因隨後之拋光 之後該差異得以縮小。 a之消除，希望在蝕刻步驟 由第三圖可看出，藉半導 之方法可達成此目標，該邊界4 9曰圓之邊界4利用本發明 沿垂直於蝕刻劑流動方向之方向向蝕刻劑流動體，且係 長之距離加以屏遮，此處4係指及^L —至少為d + l〇〇微米 示坐標系統而言，此乃意謂：在¥體晶圓之厚度。就所 前，蝕刻劑係經防止沿徑向流至^ =達半導體晶圓邊界之 坐標系統垂直方向存在之县厗=+ V體晶圓上，障礙物沿 d與一距雛〗 又至少對應於半導體晶圓厚度 洲真獅 和°為達成此目的，建議依照上述歐 119031 A2内所述之方式將一屏遮5置於邊界4 依照 一位於最接 端E之距離為△ 該
第10頁 之鈿面。但，與此既有技術不同，應注意的是，屏遮之厚 度必須滿足一項要求，阻止蝕刻劑流動之長度對應於半導 體晶圓厚度d與一距離1 〇 〇微米之和。依照第三圖所示一般 說明所實施之半導體晶圓及屏遮之配置特別合適。半導體 蟲圓1之厚度d對應於半導體晶圓正面2與背面3間之距離。 該輪廓自内輪廓端E經過一長度p延伸至半導體晶圓之邊緣 R。該屏遮5具有一位於距半導體晶圓邊界最遠之後邊境及 -〜旦^近半導體晶圓邊界之邊境s。該邊境S距内輪靡 △之尺寸以1 0公厘或更小為佳 國 1248641
所示橫 可呈筆 周邊可 ，可設 介於厚 有一凹 凹槽之 相對位 槽内， 屏遮之 為佳， 直或圓护子坐標系統之垂直方向而言，該後邊境 呈再者，依照横斷面圖示，屏遮5本體之 =，其恆常厚度為t_，或依照虛線所示之 ^ 個邊境或兩個邊境傾斜。其傾斜度之範圍 與取低厚度^之間。在邊境s處，該屏遮可^ "玄二槽6係沿徑向形成且向下延伸一深度γ至 盟^ 若此特性出現’最好半導體晶圓及屏遮之 係經適當選擇，俾半導體晶圓之邊界延伸至該凹 f如·甚至到達某種程度，貝E —s之差為負值。該 、度（亦即邊境S與後邊境間之距離）以5至2 〇 〇公厘 尤以30至70公厘更佳。 曰· ί依照ί發明實施蝕刻之半導體晶圓，最顯著之事實 =二正、背兩面即使在邊緣區均特別平整。此種情形 2體晶圓隨後之拋光結果自然亦具有正面之效果，蓋因 ::體晶圓之平整度亦獲得進一步改善。纟其之前或之後 :施之隨後拋光及任何情況步驟係依照既有技術實施。 導體晶圓之至少正面實施至少一次拋光。實施該拋光 =用y採單面拋光或雙面拋光。若係正面單面拋光，該半 V，晶圓之背面係固定在一支撐盤上（例如：藉黏結作用） 二若係雙面拋光，該半導體晶圓係以可自由移動方式置於 一載具之凹槽内。背面之高度平整（即使其邊緣區内）可確 保正面之拋光可製得一半導體晶圓，該晶圓之此面一直到 達=緣區均極為平整。經依照既有技術蝕刻過之半導體晶 圓成乎不能達到如此成功之拋光結果而且正、背兩面邊緣
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&則較不平整，蓋因背 面，嗲_ ^ ^^邊緣區之局部低平整度轉移至正 β處造成與理想平面之差異。 作為㈣光許多次，有利的n —次拋光步驟 拋光之f w ± Φ +扎先步驟作為拋光實施，此兩種 光在於拋光過程中材料之移除量，若係細拋 更古=:u米或更低，若係粗拋光則可高達1 0微米及 ::m步驟夕卜，該半導體晶圓亦可加以塗覆， η:將-外延層沉積在正面上及/或 用一乳化物層將背面加以密封。 飞 ^造=申請專利之半導體晶圓所用之特別合適方法順 η =·藉鋸割一單晶體將半導體晶圓分開，將半導體晶 Α :界=以磨圓，（也許）將半導體晶圓加以研磨（其實 、=二彳木用單面研磨或依序或同時雙面研磨），及/或精研， =a化學飯刻，（也許）邊緣拋光，及半導體晶圓拋光（至少 ^ ^ -人）’清洗步驟（各種加工間實施）及一次或更多次 、、是加工（於正面或背面最後拋光之後實施）。 比較例： 、 "午多石夕半導體晶圓係藉助於鋼絲鋸自一單晶體鋸割而 八’經清洗後並施以邊緣磨圓。之後，將該等半導體晶圓 为組加以研磨、精研並在一充有小氣泡之酸性蝕刻劑浴内 加以蝕刻、轉動。該等半導體晶圓之邊界總是用一屏遮加 以屏遮以防止姓刻劑直接流至邊界上。半導體晶圓及其屏 遮之配置情形如第五圖所示意。在此比較例中（該比較例 化成既有技術之一部分），該屏遮之橫斷面呈矩形、厚度
第12頁 1248641 五、發明說明（9) tmax對應於該半導體晶圓之厚度d。 實施例1至8 : 在同樣條件下（但所用屏遮係依照第三圖所示一般具 體實施例所設計者），將與比較例内所用者同型之半導體 晶圓其他諸組加以蝕刻。特定使用之諸具體實施例如第六 圖至第十二圖所示意。 茲將比較例及諸實施例内配置之重要特性彙整如下表 所示：
表1 Δ (微米） Y (微米） tmax-d (微米） t m i η - d (微米） 傾斜度a 傾斜度b 屏遮磨圓 比較例 350 + p 0 0 0 否 否 否 實驗例1 3 5 0 + p 0 100 100 否 否 否 實驗例2 3 5 0 + p 0 950 950 否 否 否 實驗例3 100 4 5 0 + p 1250 1250 否 否 否 實驗例4 0 350 + p 1250 1250 否 否 否 實驗例5 0 350 + p 1250 1250 否 否 是 實驗例6 0 350 + p 1250 10 0 是 否 否 實驗例7 0 3 5 0 + p 12 5 0 100 否 是 實驗例8 0 350 + p 1250 100 是 是
繼蝕刻步驟之後，將全部各組半導體晶圓.加以清洗並 施以正面單面拋光。第四圖以圖解方式將比較例及實施例 1至3之半導體晶圓邊緣區内半導體晶圓背面平整度之量測
第13頁 1248641 五、發明說明（10) 結果加以比較。可清楚地看出，依照既有技術處理過之半 導體晶圓不能達成「背面R-6公厘至R-1公厘範圍内背面平 整度與理想平面之最大差異為0 · 7微米或更低」之標準。
下表所示係以「局部表面與正面參考最小二乘方之差 異」95%(SFQR 9 5%)表示之比較例及實施例1、2及3半導體 晶圓局部平整度量測數據（電容式量測法，ADE 9 9 0 0，E +模 式）。量測數據所用之網格包括面積為2 2公厘X 2 2公厘之正 方格（部位），周邊除外範圍為1公厘。該等數據顯示：若 使用本發明之方法，可保證特別平整半導體晶圓之產率獲 得大幅改善。該等此型半導體晶圓最適用於$ 〇. 1微米技 術。 表2 比較例 實驗例1 實驗例2 實驗例3 SFQR 95% (微米） 蝕刻後 1.91 1.35 1 · 05 0 . 62 SFQR 95% (微米） 抛光後 0.82 0.65 0.47 0.26
第14頁 1248641 圖式簡單說明 五、【圖式簡單說明】 第一圖所示係圖示半導體晶圓橫斷面之一部分。 第二圖所圖示者係半導體晶圓之一邊緣區及該邊緣區與理 想平面之關係。 第三圖所示係本發明半導體晶圓及屏遮配置之一般形式。 第四圖係利用有關一個比較例及三個實驗例之圖解以說明 本發明對邊緣區内半導體晶圓背面平整度之影響。 第五圖至第十二圖所示係半導體晶圓蝕刻過程中半導體晶 圓及屏遮配置之不同具體實施例；第五圖内之配置形成既 有技術之一部分。 第五圖為比較例之圖解說明。 第六圖為實施例2之圖解說明。 第七圖為實施例3之圖解說明。 第八圖為實施例4之圖解說明。 第九圖為實施例5之圖解說明，其中距離=0。 第十圖為實施例6之圖解說明，其中距離=0。 第十一圖為實施例7之圖解說明，其中距離=0。 第十二圖為實施例8之圖解說明，其中距離=0。 主要元件符號： 1.半導體晶圓； 2 半導體晶圓正面； 3 半導體晶圓背面； 4 邊界；
第15頁 1248641 圖式簡單說明 5 屏遮； 6 凹槽； d 半導體晶圓之厚度 E 内輪廊端， G 底部； P 長度； r 深度； s 邊緣；。
第16頁

Claims (1)

1248641 六、申請專利範圍 及一位於距半導體晶圓邊界最遠處之邊境，該屏遮所屏遮 之半導體晶圓邊界係沿一距離面向蝕刻劑之流動體，該距 離係沿半導體晶圓厚度d之方向延伸且係至少d+ 1 0 0微米長 〇 6. 如申請專利範圍第5項之裝置，其中距離△以1 0公厘 為最大。 7. 如申請專利範圍第5或6項之裝置，其中邊境S之凹槽 向下延伸一深度V至凹槽之底部G，且該半導體晶圓之邊界 延伸至該凹槽内。
8. 如申請專利範圍第5或6項之裝置，其中距半導體晶圓 邊界最遠之屏遮邊境係經磨圓。 9. 如申請專利範圍第5或6項之裝置，其中該屏遮之本體 係朝向該屏遮之至少一個邊境傾斜。 章節結束
第18頁
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI420581B (zh) * 2009-08-12 2013-12-21 Siltronic Ag 用於製造經拋光的半導體晶圓的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4835069B2 (ja) * 2005-08-17 2011-12-14 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP2008198906A (ja) * 2007-02-15 2008-08-28 Sumco Corp シリコンウェーハの製造方法
DE102009011622B4 (de) 2009-03-04 2018-10-25 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung einer epitaxierten Siliciumscheibe
DE102010017751A1 (de) * 2010-07-06 2012-01-12 Infineon Technologies Bipolar Gmbh & Co. Kg Verfahren und Vorrichtung zur Herstellung einer Randstruktur eines Halbleiterbauelements
DE102013204830B4 (de) 2013-03-19 2014-10-09 Siltronic Ag Verfahren und Vorrichtung zur Behandlung einer Halbleiterscheibe mit einem Ätzmedium
DE102015225663A1 (de) * 2015-12-17 2017-06-22 Siltronic Ag Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4838289A (en) * 1982-08-03 1989-06-13 Texas Instruments Incorporated Apparatus and method for edge cleaning
AT389959B (de) * 1987-11-09 1990-02-26 Sez Semiconduct Equip Zubehoer Vorrichtung zum aetzen von scheibenfoermigen gegenstaenden, insbesondere von siliziumscheiben
JPH0715897B2 (ja) * 1991-11-20 1995-02-22 株式会社エンヤシステム ウエ−ハ端面エッチング方法及び装置
US5365031A (en) * 1992-03-23 1994-11-15 Hughes Aircraft Company Apparatus and method for shielding a workpiece holding mechanism from depreciative effects during workpiece processing
JP2929861B2 (ja) 1992-08-31 1999-08-03 信越半導体株式会社 高精度エッチング方法と装置
DE4316096C1 (de) * 1993-05-13 1994-11-10 Wacker Chemitronic Verfahren zur naßchemischen Behandlung scheibenförmiger Werkstücke
JP3067479B2 (ja) * 1993-07-30 2000-07-17 信越半導体株式会社 ウエーハの高平坦度エッチング方法および装置
AT405225B (de) * 1995-05-02 1999-06-25 Sez Semiconduct Equip Zubehoer Vorrichtung zum behandeln annähernd runder oder kreisscheibenförmiger gegenstände, insbesondere siliziumwafer
DE19622015A1 (de) * 1996-05-31 1997-12-04 Siemens Ag Verfahren zum Ätzen von Zerstörungszonen an einem Halbleitersubstratrand sowie Ätzanlage
US6413436B1 (en) * 1999-01-27 2002-07-02 Semitool, Inc. Selective treatment of the surface of a microelectronic workpiece
KR100277522B1 (ko) * 1996-10-08 2001-01-15 이시다 아키라 기판처리장치
JP2954059B2 (ja) * 1997-01-09 1999-09-27 山形日本電気株式会社 エッジリンス機構
US6030887A (en) * 1998-02-26 2000-02-29 Memc Electronic Materials, Inc. Flattening process for epitaxial semiconductor wafers
JP3368799B2 (ja) * 1997-05-22 2003-01-20 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体ウェハおよびその製造方法
DE19805525C2 (de) * 1998-02-11 2002-06-13 Sez Semiconduct Equip Zubehoer Verfahren zum Naßätzen von Halbleiterscheiben zum Erzeugen eines definierten Randbereichs durch Unterätzen
US6632292B1 (en) * 1998-03-13 2003-10-14 Semitool, Inc. Selective treatment of microelectronic workpiece surfaces
US20050217707A1 (en) * 1998-03-13 2005-10-06 Aegerter Brian K Selective processing of microelectronic workpiece surfaces
JP3664593B2 (ja) * 1998-11-06 2005-06-29 信越半導体株式会社 半導体ウエーハおよびその製造方法
DE19905737C2 (de) * 1999-02-11 2000-12-14 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit verbesserter Ebenheit
US6136163A (en) * 1999-03-05 2000-10-24 Applied Materials, Inc. Apparatus for electro-chemical deposition with thermal anneal chamber
JP2000331975A (ja) * 1999-05-19 2000-11-30 Ebara Corp ウエハ洗浄装置
US20030213772A9 (en) * 1999-07-09 2003-11-20 Mok Yeuk-Fai Edwin Integrated semiconductor substrate bevel cleaning apparatus and method
DE19938340C1 (de) * 1999-08-13 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
DE10002354A1 (de) 2000-01-20 2001-08-09 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe
US7000622B2 (en) * 2002-09-30 2006-02-21 Lam Research Corporation Methods and systems for processing a bevel edge of a substrate using a dynamic liquid meniscus
US7584761B1 (en) * 2000-06-30 2009-09-08 Lam Research Corporation Wafer edge surface treatment with liquid meniscus
DE10064081C2 (de) * 2000-12-21 2002-06-06 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe
JP4561950B2 (ja) * 2001-08-08 2010-10-13 信越化学工業株式会社 角形基板
US20030070695A1 (en) * 2001-10-16 2003-04-17 Applied Materials, Inc. N2 splash guard for liquid injection on the rotating substrate
DE10159833C1 (de) * 2001-12-06 2003-06-18 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Vielzahl von Halbleiterscheiben
US6875284B2 (en) * 2002-01-23 2005-04-05 Semitool, Inc. Side-specific cleaning method and apparatus
DE10215960A1 (de) * 2002-04-11 2002-10-17 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von Halbleiterscheiben
US7350315B2 (en) * 2003-12-22 2008-04-01 Lam Research Corporation Edge wheel dry manifold
US7324917B2 (en) * 2004-07-02 2008-01-29 Kla-Tencor Technologies Corporation Method, system, and software for evaluating characteristics of a surface with reference to its edge
US20060046499A1 (en) * 2004-08-20 2006-03-02 Dolechek Kert L Apparatus for use in thinning a semiconductor workpiece
US7354649B2 (en) * 2004-08-20 2008-04-08 Semitool, Inc. Semiconductor workpiece
US7193295B2 (en) * 2004-08-20 2007-03-20 Semitool, Inc. Process and apparatus for thinning a semiconductor workpiece
US7288489B2 (en) * 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
US20080293253A1 (en) * 2004-12-03 2008-11-27 Herman Itzkowitz Wet etching of the edge and bevel of a silicon wafer
JP4417893B2 (ja) 2005-08-10 2010-02-17 芝浦メカトロニクス株式会社 粘着性テープの貼着装置及び貼着方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI420581B (zh) * 2009-08-12 2013-12-21 Siltronic Ag 用於製造經拋光的半導體晶圓的方法

Also Published As

Publication number Publication date
KR20060024825A (ko) 2006-03-17
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